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TW201515222A - 半導體裝置 - Google Patents

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TW201515222A
TW201515222A TW103116524A TW103116524A TW201515222A TW 201515222 A TW201515222 A TW 201515222A TW 103116524 A TW103116524 A TW 103116524A TW 103116524 A TW103116524 A TW 103116524A TW 201515222 A TW201515222 A TW 201515222A
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TW
Taiwan
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semiconductor
diffusion layer
range
gate electrode
active range
Prior art date
Application number
TW103116524A
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English (en)
Inventor
高石芳宏
Original Assignee
Ｐｓ４盧克斯科公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Ｐｓ４盧克斯科公司 filed Critical Ｐｓ４盧克斯科公司
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Abstract

本發明係一種半導體裝置，其中，提供可迴避在光微影之光鄰接效果的影響而確保連接孔形成的容易性之半導體裝置。在具有並聯地連接配置於半導體基板上之活性範圍的複數之縱型電晶體的一個並聯電晶體中，並聯電晶體係由突出於垂直在半導體基板主面之方向的複數之半導體柱，和加以配置於複數之半導體柱下方之下部擴散層，和各加以配置於複數之半導體柱上部之複數之上部擴散層，和藉由閘極絕緣膜而加以配置於複數之半導體柱之側面全體之閘極電極所構成，複數之上部擴散層係加以連接於配置於該複數之上部擴散層上之一個上部接觸塞者。

Description

半導體裝置
本發明係有關半導體裝置，特別是有關具有縱型電晶體的半導體裝置。
近年，作為細微化電晶體之技術，提案有縱型電晶體。縱型電晶體係對於半導體基板之主面(形成電晶體的面，即，經由X方向與Y方向所規定之XY平面)而言，將延伸於垂直方向(Z方向)之半導體柱(基柱)作為通道而使用之電晶體。
具體而言，縱型電晶體係呈從半導體基板開始地加以設置半導體柱，對於半導體柱周圍，係藉由閘極絕緣膜而加以設置有閘極電極。對於半導體柱之下部，係加以設置有汲極範圍及汲極電極，而對於半導體柱之上部，係加以設置有源極範圍及源極電極。
此縱型電晶體係與平行地配置通道於基板主面之以往的電晶體，平面上之占有面積為小，即使加長通道長度(閘極長度)，亦未增加電晶體之平面上的占有面 積。因此，即使加大電晶體之平面上的占有面積，亦可抑制短通道效果。另外，縱型電晶體係成為可作為通道之完全空乏化，具有得到良好之S值(Subthreshold swing value)及大的汲極電流之優點。
在此，使用縱型電晶體之半導體裝置係為了維持電晶體之特性同時，為了得到高電流驅動能力，而有設置複數半導體柱，各並聯地連接設置於此等複數之半導體柱之上下部的上部擴散層與下部擴散層之情況。此時，對於並聯連接上部擴散層，係將較半導體柱之粗度(以平行於矽基板之基板表面的面切開之剖面的大小)為細之接觸塞，個別地連接於各縱型電晶體之上部擴散層，更且將各接觸塞之上面連接於1條之配線者而實現。
對於專利文獻1，係揭示有並聯地連接4個縱型電晶體之一個之並聯電晶體的構成。
〔先前技術文獻〕 〔專利文獻〕
專利文獻1：日本特開2009-081389號公報(段落[0032]、圖2)
在記載於專利文獻1之並聯電晶體中，於一個之活性範圍，加以配置有4個縱型電晶體。各縱型電晶 體係具有上部擴散層，對於各上部擴散層而言，配置有個別之連接孔，再加以配置有埋設連接孔之個別之接觸塞。個別之接觸塞係經由加以連接於配置於上層之同一配線之時，加以構成有4個縱型電晶體所成之一個的並聯電晶體。
但經由半導體裝置之細微化之時，使用光微影法而形成鄰接之複數的連接孔圖案之情況，光鄰接效果之影響則變為顯著而無法對於光罩形成忠實的圖案。其結果接觸塞之導通則無法確保之問題為明顯化。另外，在平面視中當產生接觸塞之位置偏移時，因對於上部擴散層而言之連接面積則下降而配線阻抗增大之故，有著縱型電晶體的特性不安定之問題。
在本發明之觀點的半導體裝置係具有並聯地連接配置於半導體基板上之活性範圍的複數之縱型電晶體的一個並聯電晶體，並聯電晶體係由突出於垂直在半導體基板主面之方向的複數之半導體柱，和加以配置於複數之半導體柱下方之下部擴散層，和各加以配置於複數之半導體柱上部之複數之上部擴散層，和藉由閘極絕緣膜而加以配置於複數之半導體柱之側面全體之閘極電極所構成，而複數之上部擴散層係成為加以連接於配置於該複數之上部擴散層上之一個上部接觸塞的構成。
在本發明之其他的觀點的半導體裝置係具 有：加以配置於半導體基板主面之元件分離範圍，和圍繞於元件分離範圍而鄰接於第1方向之第1活性範圍及第2活性範圍，和夾持於第1活性範圍及第2活性範圍之中間元件分離範圍的半導體裝置，其中，成為，第1活性範圍係具備：鄰接於中間元件分離範圍的第1半導體柱，和位置於第1半導體柱上部之第1上部擴散層，和對於第1半導體柱而言鄰接於第1方向之第2半導體柱，和位置於第2半導體柱上部之第2上部擴散層，和圍繞在第1半導體柱與第2半導體柱周圍而連續之第1閘極電極，第2活性範圍係具備：鄰接於中間元件分離範圍的第3半導體柱，和位置於第3半導體柱上部之第3上部擴散層，和對於第3半導體柱而言鄰接於第1方向之第4半導體柱，和位置於第4半導體柱上部之第4上部擴散層，和圍繞在第3半導體柱與第4半導體柱周圍而連續之第2閘極電極，中間元件分離範圍係具備：跨越第1活性範圍與第2活性範圍而延伸存在於第1方向之虛擬柱，和圍繞在虛擬柱的周圍之供電用閘極電極，第1閘極電極與第2閘極電極係各加以連接於供電用閘極電極，第1上部擴散層及第2上部擴散層係加以連接於一個之第1上部接觸塞，第3上部擴散層及第4上部擴散層係加以連接於一個 之第2上部接觸塞之構成。
如根據本發明之半導體裝置，對於各個上部擴散層而言並不配置個別之上部接觸塞，而配置一次連接於複數之上部擴散層之一個的上部接觸塞之故，迴避在光微影之光鄰接效果的影響而可確保連接孔形成之容易性。另外，即使產生有連接孔之位置偏移，因成為一次開口連接孔之故，而可確保上部擴散層與接觸塞之連接面積，緩和連接面積的降低，可使縱型電晶體的特性安定化者。
1‧‧‧半導體基板(矽基板)
1A‧‧‧第1活性範圍
1B‧‧‧第2活性範圍
2‧‧‧元件分離範圍(STI)
2a‧‧‧溝
2b‧‧‧絕緣膜
2A‧‧‧中間元件分離範圍
3‧‧‧墊片絕緣膜
4‧‧‧光罩膜
5‧‧‧矽柱
5A‧‧‧矽柱
5A1‧‧‧第1矽柱
5A2‧‧‧第2矽柱
5B1‧‧‧第3矽柱
5B2‧‧‧第4矽柱
6‧‧‧虛擬柱
6A‧‧‧第1虛擬矽柱
6B‧‧‧第2虛擬矽柱
6C‧‧‧虛擬絕緣膜柱
8‧‧‧絕緣膜
9a‧‧‧第1下部擴散層
9b‧‧‧第2下部擴散層
10‧‧‧閘極絕緣膜
11a‧‧‧第1閘極電極
11b‧‧‧供電用閘極電極
11c‧‧‧第2閘極電極
12‧‧‧第1層間絕緣膜
13‧‧‧光罩膜
14‧‧‧第1開口部
15‧‧‧第2開口部
16aa‧‧‧第1擴散層
16ab‧‧‧第2擴散層
16ba‧‧‧第3擴散層
16bb‧‧‧第4擴散層
17‧‧‧絕緣膜
18‧‧‧側壁膜
19Aa‧‧‧第1矽插塞
19AA‧‧‧第1上部擴散層
19Ab‧‧‧第2矽插塞
19AB‧‧‧第2上部擴散層
19Ba‧‧‧第3矽插塞
19BA‧‧‧第3上部擴散層
19Bb‧‧‧第4矽插塞
19BB‧‧‧第4上部擴散層
20‧‧‧第2層間絕緣膜
21‧‧‧停止膜
24‧‧‧第3層間絕緣膜
28a‧‧‧第1連接孔(第1上部連接孔)
28b‧‧‧第2連接孔(第2上部連接孔)
28c‧‧‧第3連接孔(閘極連接孔)
29a‧‧‧第4連接孔(第1下部連接孔)
29b‧‧‧第5連接孔(第2下部連接孔)
30‧‧‧上部接觸塞
30A‧‧‧第1上部擴散層接觸塞(第1上部接觸塞)
30B‧‧‧第2上部擴散層接觸塞(第2上部接觸塞)
31A‧‧‧第1下部擴散層接觸塞(第1下部接觸塞)
31B‧‧‧第2下部擴散層接觸塞(第2下部接觸塞)
32A‧‧‧第3上部接觸塞
32B‧‧‧第4上部接觸塞
33‧‧‧上部插塞配線(金屬配線)
33A‧‧‧第1上部插塞配線
33B‧‧‧第2上部插塞配線
34A‧‧‧第1下部插塞配線
34B‧‧‧第2下部插塞配線
35‧‧‧第2閘極供電插塞
36A‧‧‧第3下部接觸塞
36B‧‧‧第4下部接觸塞
41‧‧‧閘極供電接觸塞(閘極供電插塞)
42‧‧‧閘極供電配線
50A‧‧‧第1並聯電晶體
50A1‧‧‧第1電晶體
50A2‧‧‧第2電晶體
50B‧‧‧第2並聯電晶體
50B1‧‧‧第3電晶體
50B2‧‧‧第4電晶體
100‧‧‧半導體裝置
200‧‧‧半導體裝置
300‧‧‧半導體裝置
A‧‧‧柱溝形成範圍
X‧‧‧X方向(第2方向，第1方向)
Y‧‧‧Y方向(第1方向，第2方向)
Z‧‧‧Z方向(第3方向)
圖1係顯示有關本發明之第1實施形態的半導體裝置之構造的模式圖(平面圖)。
圖2係對於圖1之線A-A’之剖面圖。
圖3係對於圖1之線B-B’之剖面圖。
圖4係對於圖1之線C-C’之剖面圖。
圖5係顯示有關本發明之第2實施形態的半導體裝置之構造的模式圖(平面圖)。
圖6係對於圖5之線A-A’之剖面圖。
圖7係對於圖5之線B-B’之剖面圖。
圖8係對於圖5之線C-C’之剖面圖。
圖9係顯示為了說明有關本發明之第1實施形態的半 導體裝置之製造方法之第1工程的圖(平面圖)。
圖10係對於圖9之線C-C’之剖面圖。
圖11係顯示為了說明有關本發明之第1實施形態的半導體裝置之製造方法之第2工程的圖(平面圖)。
圖12係對於圖11之線B-B’之剖面圖。
圖13係對於圖11之線C-C’之剖面圖。
圖14係顯示為了說明有關本發明之第1實施形態的半導體裝置之製造方法之第3工程的圖(平面圖)。
圖15係對於圖14之線B-B’之剖面圖。
圖16係對於圖14之線C-C’之剖面圖。
圖17係顯示為了說明有關本發明之第1實施形態的半導體裝置之製造方法之第4工程的圖(對於線C-C’之剖面圖)。
圖18係顯示為了說明有關本發明之第1實施形態的半導體裝置之製造方法之第5工程的圖(對於線C-C’之剖面圖)。
圖19係顯示為了說明有關本發明之第1實施形態的半導體裝置之製造方法之第6工程的圖(平面圖)。
圖20係對於圖19之線B-B’之剖面圖。
圖21係對於圖19之線C-C’之剖面圖。
圖22係為了說明有關本發明之第3及第4實施形態的半導體裝置之構成的圖，(a)係平面圖，(b)係等效電路圖。
[第1實施形態]
對於本發明之第1實施形態，依據圖面而加以詳細說明。在以下的圖面中，係為了容易理解各構成，而實際的構成與在各構成之比例或數量等則為不同。另外，設定X-Y-Z座標系，說明各構成之配置。在此座標系中，Z方向(第3方向)係垂直於矽基板的主面之方向，X方向(第2方向)係在與矽基板的主面水平的面中，與Z方向正交的方向，Y方向(第1方向)係在與矽基板的主面水平的面中，與X方向正交的方向。在其他的實施形態中，亦成為相同的構成。
(半導體裝置)
參照圖1至圖4，說明有關本發明之第1實施形態之半導體裝置100之構成。
首先，如圖1所示，有關第1實施形態之半導體裝置100係具備：在p型矽單結晶所成之矽基板1的半導體基板上，由STI(Shallow Trench Isolation)所構成之元件分離範圍2，和由元件分離範圍2所圍繞而由半導體基板所成之第1活性範圍1A以及第2活性範圍1B。對於元件分離範圍2內，特別是位置於由第1活性範圍1A與第2活性範圍1B所圍繞之範圍的元件分離範圍2，係作為記載為中間元件分離範圍2A。隨之，第1活性範 圍1A與第2活性範圍1B係藉由中間元件分離範圍2A而鄰接於Y方向。
在圖1中，第1活性範圍1A之構成與第2活性範圍1B之構成則橫斷對於位置於其間之中間元件分離範圍2A的X方向之中心線而言，於Y方向，以線對稱之位置關係而加以配置。但本發明係不限於此等，而各活性範圍的尺寸或電晶體的配置數等不同亦可。另外，本發明係於任一之活性範圍內，附加有另外之構成要素而加以配置亦可。
說明之方便上，在記載於圖1之2個活性範圍1A與1B之構成係因相同之故，之後係主要對於第1活性範圍1A之構成加以說明。然而，對於第1活性範圍1A之構成要素係於符號之末尾賦予A，同樣地對於第2活性範圍1B之構成要素係於符號之末尾賦予B。另外，未區別活性範圍1A以及1B之構成要素而作為總稱之情況，係作為省略末尾之符號的構成。
對於第1活性範圍1A內，係將縱型電晶體所成之第1電晶體50A1和第2電晶體50A2之2個電晶體則排列於Y方向而加以配置。對於位置於各電晶體50A1，50A2之周圍的第1活性範圍1A之表面部分，係加以設置有不純物擴散層，構成共有於各電晶體50A1，50A2之第1下部擴散層9a。對於第1下部擴散層9a，係加以配置有共有於2個電晶體50A1及50A2之第1下部擴散層接觸塞(第1下部接觸塞)31A。2個電晶體50A1及50A2係成 為經由配置於其上方之一個之第1上部擴散層接觸塞(第1上部接觸塞)30A，相互加以連接之構成。隨之，2個電晶體50A1及50A2之各自係經由共有第1下部擴散層9a之時而連接有下部，經由配置第1上部接觸塞30A之時而連接有上部之構成。即，2個縱型電晶體50A1及50A2係構成由第1上部接觸塞30A而加以並聯連接之一個第1並聯電晶體50A。
在第2活性範圍1B中，亦同樣地，加以配置有第3電晶體50B1與第4電晶體50B2之2個電晶體，和共有於各電晶體50B1，50B2之第2下部擴散層9b，和連接於第2下部擴散層9b之第2下部擴散層接觸塞(第2下部接觸塞)31B。另外，各電晶體50B1，50B2係構成經由配置於其上方之一個第2上部擴散層接觸塞(第2上部接觸塞)30B而相互加以連接之一個第2並聯電晶體50B。
加以配置有活性範圍1A以及1B，和包含位置於其間之中間元件分離範圍2A之矩形的柱溝形成範圍A。如後述，對於柱溝形成範圍A內之第1活性範圍1A與中間元件分離範圍2A的邊界，以及第2活性範圍1B與中間元件分離範圍2A的邊界，係加以配置有為了施加閘極電壓於在各活性範圍之2個縱型電晶體之閘極電極的虛擬柱6。
虛擬柱6係由加以配置於第1活性範圍1A側之第1虛擬矽柱6A，和加以配置於第2活性範圍1B側之 第2虛擬矽柱6B，和加以配置於中間元件分離範圍2A內之虛擬絕緣膜柱6C所構成。第1虛擬矽柱6A與虛擬絕緣膜柱6C係構成一側面接觸而合體之第1複合柱。同樣地，第2虛擬矽柱6B與虛擬絕緣膜柱6C亦構成第2複合柱。虛擬絕緣膜柱6C係跨越第1活性範圍1A與第2活性範圍1B，將中間元件分離範圍2A縱斷於Y方向而加以配置。即，虛擬柱6係成為共有虛擬絕緣膜柱6C，而於其Y方向之兩端部加以配置有第1及第2複合柱之構成。
在第1活性範圍1A中，構成各電晶體50A1，50A2之通道的各矽柱(半導體柱)5A係X方向(第2方向)之寬度及垂直於X方向之Y方向(第1方向)的寬度則呈成為同一矩形地加以構成。在光微影之圖案的界線界限，即將最小加工尺寸作為F之情況，矽柱5A之X方向及Y方向之寬度係以F加以構成。在此係將F，例如作為30nm。然而，各矽柱5A的平面形狀係不限於矩形，而亦可為圓形。圓形的情況係將直徑作為30nm。
如上述，各矽柱5A係構成各電晶體50A1，50A2之通道部。即，第1矽柱5A1係對應於第1電晶體50A1之通道部，而第2矽柱5A2係對應於第2電晶體50A2之通道部。
在第2活性範圍1B中亦同樣地，第3矽柱5B1係對應於第3電晶體50B1之通道部，而第4矽柱5B2 係對應於第4電晶體50B2之通道部。
在第1活性範圍1A中，對於各電晶體50A1，50A2之正上方，係如後述，加以配置有個別之矽插塞19Aa，19Ab。另外，共有於個別之矽插塞19Aa，19Ab之第1上部接觸塞30A及第1上部插塞配線33A則加以配置於重疊之位置。
例如，在第1活性範圍1A中，2個電晶體50A1，50A2，和對應之矽插塞19Aa，19Ab係在平面視中，相互重疊加以配置。第1上部接觸塞30A係沿著2個電晶體50A1，50A2之配置，呈共有於2個矽插塞19Aa，19Ab地延伸存在於Y方向加以配置。第1上部插塞配線33A係藉由第1上部接觸塞30A與矽插塞19Aa，19Ab，與構成各電晶體50A1，50A2之擴散層16aa，16ab加以連接，成為對於各電晶體50A1，50A2之供電配線。
如此，在第1活性範圍1A中，2個電晶體50A1及50A2係經由第1上部接觸塞30A而並聯地加以連接，構成1個第1並聯電晶體50A。此第1上部接觸塞30A使其延伸存在於Y方向，但並未加以限定於此，而亦可延伸存在於X方向或者X方向以及Y方向。
在第2活性範圍1B中亦成為同樣之構成。
即，在第2活性範圍1B中，對於各電晶體50B1，50B2之正上方，係如後述，加以配置有個別之矽插塞19Ba，19Bb。另外，共有於個別之矽插塞19Ba，19Bb之第2上部接觸塞30B及第2上部插塞配線33B則加以 配置於重疊之位置。
例如，在第2活性範圍1B中，2個電晶體50B1，50B2，和對應之矽插塞19Ba，19Bb係在平面視中，相互重疊加以配置。第2上部接觸塞30B係沿著2個電晶體50B1，50B2之配置，呈共有於2個矽插塞19Ba，19Bb地延伸存在於Y方向加以配置。第2上部插塞配線33B係藉由第2上部接觸塞30B與矽插塞19Ba，19Bb，與構成各電晶體50B1，50B2之擴散層16ba，16bb加以連接，成為對於各電晶體50B1，50B2之供電配線。
如此，在第2活性範圍1B中，2個電晶體50B1及50B2係經由第2上部接觸塞30B而並聯地加以連接，構成1個第2並聯電晶體50B。此第1上部接觸塞30B係使其延伸存在於Y方向，但並未加以限定於此，而亦可延伸存在於X方向或者X方向以及Y方向。
呈夾持於第1矽柱5A1與第3矽柱5B1而鄰接於Y方向地，以一定的間隔加以配置有矩形之虛擬柱6。矩形之虛擬柱6係跨越各第1活性範圍1A，第2活性範圍1B以及中間元件分離範圍2A而加以配置。在此係將一定的間隔作為F(30nm)。
如上述，虛擬柱6係由加以配置於第1活性範圍1A側之第1虛擬矽柱6A，和加以配置於第2活性範圍1B側之第2虛擬矽柱6B，和加以配置於中間元件分離範圍2A內之1個虛擬絕緣膜柱6C所構成。
在第1虛擬矽柱6A之一方的側面係與在虛擬 絕緣膜柱6C之一方的側面接觸而成為一體，而在第2虛擬矽柱6B之一方的側面亦為同樣。虛擬絕緣膜柱6C之Y方向的寬度W2係加以設定為1.5F~3F。另外，第1虛擬矽柱6A及第2虛擬矽柱6B之各Y方向W1及W3係加以設定為F/2~F。
對於虛擬絕緣膜柱6C之正上方，係加以配置有矩形狀之閘極供電接觸塞(閘極供電插塞)41。閘極供電插塞41係加以配置於與虛擬絕緣膜柱6C部分重疊之位置，但成為在X方向中，若干露出於虛擬絕緣膜柱6C外側之構成。然而，在圖1中，閘極供電插塞41則重疊於在虛擬絕緣膜柱6C之X方向的兩側面部，但本發明係並不限於此，而如偏移於任一之側面部即可。
接著，參照圖2至圖4之剖面圖同時，與圖1同樣地主要對於在第1及第2活性範圍1A及1B之各個電晶體50A1，50A2，50B1，50B2之剖面構造，加以說明。各圖2係顯示對於圖1之線A-A’之剖面圖，而圖3係顯示對於圖1之線B-B’之剖面圖，圖4係顯示圖1之線C-C’之剖面圖。
如圖3，圖4所示，對於第1活性範圍1A，係加以配置有從第1活性範圍1A之所挖掘的表面立起之第1矽柱5A1及第2矽柱5A2。對於第1矽柱5A1及第2矽柱5A2之側面，係藉由閘極絕緣膜10而加以設置第1閘極電極11a。第1閘極電極11a係經由埋設各鄰接之矽柱5A1及5A2間的空間之時而加以相互連接，構成共有於 複數之矽柱5A1及5A2之第1閘極電極11a。
對於加以配置於第2活性範圍1B之第3矽柱5B1及第4矽柱5B2之側面，亦同樣地加以配置有第2閘極電極11c。
另一方面，對於虛擬柱6之側面，係加以設置有供電用閘極電極11b，而供電用閘極電極11b，和第1閘極電極11a及第2閘極電極11c，係經由埋設與最接近於虛擬柱6之矽柱5A1及5B1之間的空間之時而加以連接。隨之，第1並聯電晶體50A與第2並聯電晶體50B係成為共有閘極電極之構成。
如圖2所示，閘極供電插塞41係與在平面視中，從虛擬絕緣膜柱6C露出於X方向之部分，加以設置於虛擬絕緣膜柱6C之側面的供電用閘極電極11b之上面加以連接。如圖2及圖3所示，加以配置於各柱側面之供電用閘極電極11b及第1閘極電極11a之X方向的厚度係作為20nm。第2閘極電極11c亦由相同厚度加以構成。因將閘極電極11之厚度作為20nm之故，如前述作為30nm之各矽柱之間的空間，及矽柱與虛擬柱之間的空間係均作為閘極電極11之厚度的2倍以下。
隨之，加以設置於第1矽柱5A1與第2矽柱5A2與虛擬柱6之側面的厚度20nm之閘極電極11係在各柱間隔作為閘極電極11之膜厚的2倍以下之30nm之部分，相互接觸，作為1個之閘極電極而發揮機能。經由此構成，從虛擬柱6之供電用閘極電極11b所施加之閘極電 壓係藉由第1矽柱5A1之第1閘極電極11a，加以施加於第2矽柱5A2之第1閘極電極11a。
第2閘極電極11c亦成為同樣之構成。
如圖3，圖4所示，對於第1活性範圍1A，係加以立設有半導體之基柱的第1矽柱5A1與第2矽柱5A2。另外，對於第2活性範圍1B，係加以立設有第3矽柱5B1與第4矽柱5B2。4個矽柱5A1，5A2，5B1，5B2係呈成為同一高度地加以配置。另外，各矽柱5A1，5A2，5B1，5B2之粗度(在平行於矽基板1之基板表面的面切斷之剖面的尺寸)係作為成可完全空乏化之尺寸。
各電晶體50係於矽柱5之上端部與下端部，各具有不純物擴散層。位置於矽柱5之上端部的擴散層16係源極/汲極之一方，而位置於矽柱5之下端部的下部擴散層9係源極/汲極之另一方。夾持於擴散層16與下部擴散層9之間的矽柱5之中央部係構成通道部。
對於第1矽柱5A1之上端部，係加以配置有n型半導體層所成之第1擴散層16aa。另外，對於第1擴散層16aa之上面係加以連接有第1矽插塞19Aa。第1矽插塞19Aa係由含有n型不純物的n型半導體層加以構成。隨之，第1擴散層16aa與第1矽插塞19Aa係由個別工程加以形成者，但作為相同n型半導體層而作為一體化者。
在以下的說明中，使第1擴散層16aa與第1矽插塞19Aa作為合體而記載為第1上部擴散層19AA。隨之，第1電晶體50A1係成為具有第1上部擴散層19AA 之構成。
同樣地，第2電晶體50A2係具有第2擴散層16ab與第2矽插塞19Ab作為一體化之第2上部擴散層19AB，而第3電晶體50B1係具有第3擴散層16ba與第3矽插塞19Ba作為一體化之第3上部擴散層19BA。更且，第4電晶體50B2係成為具有第4擴散層16bb與第4矽插塞19Bb作為一體化之第4上部擴散層19BB。
對於第1及第2矽柱5A1，5A2，和位置於第1虛擬矽柱6A周圍之第1活性範圍1A之所挖掘之上面，係加以設置有絕緣膜8。絕緣膜8係被覆第1及第2矽柱5A1，5A2和第1虛擬矽柱6A周圍，到達至元件分離範圍2。第1下部擴散層9a係呈在絕緣膜8之下方與絕緣膜8重疊地加以配置，經由絕緣膜8而電性絕緣第1下部擴散層9a與第1閘極電極11a。第1下部擴散層9a係電性連接2個矽柱5A1，5A2彼此，構成共通於第1電晶體50A1與第2電晶體50A2之下部擴散層。
第2下部擴散層9b亦以同樣的構成而位置於絕緣膜8之下方，經由絕緣膜8而絕緣第2閘極電極11c與第2下部擴散層9b之同時，構成共通於第3電晶體50B1與第4電晶體50B2之下部擴散層。
如圖3所示，對於第1下部擴散層9a之上面係成為藉由第1下部接觸塞31A而加以配置有第1下部插塞配線34A之構成。配置於第2活性範圍1B之第2下部擴散層9b亦由同樣之構成，藉由第2下部接觸塞31B而 加以配置有第2下部插塞配線34B。
對於第1及第2矽柱5A1及5A2，第3及第4矽柱5B1及5B2，第1虛擬矽柱6A，第2虛擬矽柱6B之各側面，係加以配置有閘極絕緣膜10。對於第1及第2矽柱5A1及5A2之側面，係藉由閘極絕緣膜10，而加以配置有厚度20nm之第1閘極電極11a，而對於第3及第4矽柱5B1及5B2之側面，係藉由閘極絕緣膜10，而加以配置有厚度20nm之第2閘極電極11c。另外，於虛擬柱6的側面，加以配置有厚度20nm之供電用閘極電極11b。然而，對於虛擬絕緣膜柱6C之側面，係未藉由閘極絕緣膜而僅配置有供電用閘極電極11b。
在第1活性範圍1A中，閘極絕緣膜10係被覆矽柱5A1及5A2之外周面而與絕緣膜8加以連接。矽柱5A1及5A2之通道部與第1及第2上部擴散層19AA及19AB與第1下部擴散層9a係經由閘極絕緣膜10與絕緣膜8，與第1閘極電極11a加以電性絕緣。
在第2活性範圍1B中，亦同樣地，閘極絕緣膜10係被覆矽柱5B1及5B2之外周面而與絕緣膜8加以連接。矽柱5B1及5B2之通道部與第3及第4上部擴散層19BA及19BB與第2下部擴散層9b係經由閘極絕緣膜10與絕緣膜8，與第2閘極電極11c加以電性絕緣。
如圖4所示，加以配置於第1活性範圍1A，第1電晶體50A1係由第1下部擴散層9a與第1上部擴散層19AA與閘極絕緣膜10與第1閘極電極11a加以構 成，而第2電晶體50A2係由第1下部擴散層9a與第2上部擴散層19AB與閘極絕緣膜10與第1閘極電極11a加以構成。另外，加以配置於第2活性範圍1B，第3電晶體50B1係由第2下部擴散層9b與第3上部擴散層19BA與閘極絕緣膜10與第2閘極電極11c加以構成，而第4電晶體50B2係由第2下部擴散層9b與第4上部擴散層19BB與閘極絕緣膜10與第2閘極電極11c加以構成。
對於元件分離範圍2與虛擬柱6之上方係加以設置有光罩膜4。呈被覆閘極電極11與絕緣膜8地，加以設置有第1層間絕緣膜12。第1層間絕緣膜12係埋設柱溝形成範圍A內之凹部而加以設置。即，第1層間絕緣膜12係加以設置於圍繞於元件分離範圍2與光罩膜4之壁面的範圍。對於光罩膜4與第1層間絕緣膜12之上面，係加以設置有停止膜21，更且被覆停止膜21而加以設置第2層間絕緣膜20。
如圖2，圖4所示，對於第2層間絕緣膜20之上面，係加以配置有閘極供電配線42。閘極供電配線42係經由貫通第2層間絕緣膜20及停止膜21之閘極供電插塞41而加以連接於供電用閘極電極11b之上面。
另外，如圖3，圖4所示，對於第2層間絕緣膜20之上面，係加以配置有第1上部插塞配線33A。第1上部插塞配線33A係藉由第1上部接觸塞30A而加以連接於第1上部擴散層19AA及第2上部擴散層19AB。
第2上部插塞配線33B亦成為同樣的構成。 即，第2上部插塞配線33B係藉由第2上部接觸塞30B而加以連接於第3上部擴散層19BA及第4上部擴散層19BB。
更且，如圖3所示，對於第2層間絕緣膜20之上面，係加以配置有第1下部插塞配線34A。第1下部插塞配線34A係經由貫通第2層間絕緣膜20，停止膜21，第1層間絕緣膜12及絕緣膜8之第1下部接觸塞31A，而與第1下部擴散層9a加以連接。第1下部擴散層9a係由注入砷等n型不純物於半導體基板中之n型半導體層而加以構成。
另外，雖未圖示，但對於第2層間絕緣膜20之上面，係加以配置有第2下部插塞配線34B。第2下部插塞配線34B係經由貫通第2層間絕緣膜20，停止膜21，第1層間絕緣膜12及絕緣膜8之第2下部接觸塞31B，而與第2下部擴散層9b加以連接。第2下部擴散層9b係由注入砷等n型不純物於半導體基板中之n型半導體層而加以構成。
對於各矽插塞之側面，係加以配置有側壁絕緣膜18與絕緣膜17，經由側壁絕緣膜18與絕緣膜17而加以電性絕緣矽插塞與閘極電極11a，11c。
如此，在有關第1實施形態之半導體裝置100中，藉由上部接觸塞30，上部擴散層則加以連接於上部插塞配線33。此時，上部接觸塞30係跨越構成各電晶體之各上部擴散層之上面而加以配置，成為共有於各上部擴 散層之構成。
經由如此之構成，上部接觸塞30之配置位置則即使對於上部擴散層而偏移之情況，延伸存在於偏移之方向的上部接觸塞30之底面則因重新與上部擴散層連接之故，可未使上部接觸塞30與上部擴散層之連接面積減少而保持者。
隨之，在以往技術中，對於複數之矽插塞19而言，配置個別加以分離之上部接觸塞30，而有在配置位置偏移時，連接面積則降低，作為半導體裝置100之特性成為不安定之問題，但如根據本實施形態之構成，可迴避上述問題。
(半導體裝置之製造方法)
接著，對於有關第1實施形態之半導體裝置100之製造方法，參照圖9至圖21同時，加以詳細說明。
首先，如圖9及圖10所示，於p型的矽單結晶所成之半導體基板1，形成溝2a之後，使用以絕緣膜2b而埋設溝2a之周知的STI(Shallow Trench Isolation)法，形成元件分離範圍2。溝2a之深度係例如，作為250nm。經由此，加以形成由STI2所圍繞而鄰接於Y方向之第1活性範圍1A與第2活性範圍1B。對於第1活性範圍1A與第2活性範圍1B之間，係加以形成成為元件分離範圍2之一部分的中間元件分離範圍2A。
接著，如圖11至圖13所示，經由熱氧化 法，於半導體基板1之上面，將矽氧化膜之墊片絕緣膜3，呈成為2nm厚地加以形成。之後，經由CVD(Chemical Vapor Deposition)法，將矽氮化膜之光罩膜4，呈成為120nm厚地加以形成。接著，經由光微影法，形成具有將第1活性範圍1A，第2活性範圍1B及中間元件分離範圍2A之全體開口之開口圖案之未圖示的光阻膜光罩。此開口圖案係相當於柱溝形成範圍A。
然而，對於此光阻膜光罩，係作為包含非晶質碳膜等之硬光罩之構成亦可。此時，對於柱溝形成範圍A內，係加以形成有相當於位置在各活性範圍內之2個矽柱5之配置的島狀圖案，相當於跨越第1活性範圍1A與第2活性範圍1B而將STI2縱斷於Y方向之虛擬柱6之配置的島狀圖案。對應於各矽柱(5A1、5A2、5B1、5B2)之圖案係以X方向及Y方向之寬度各成為30nm之矩形而加以形成。然而，對應於各矽柱的圖案係未限制為矩形，而亦可為直徑30nm之圓形。
另外，將各矽柱5之間隔，作為之後形成之閘極電極之膜厚的2倍以下。具體而言，在圖11中，呈於Y方向之同一線上，中心則作為位置地加以設置之第1矽柱5A1與第2矽柱5A2之間隔係成為30nm。同樣地以閘極電極之膜厚的2倍以下的間隔，與第1矽柱5A1，在Y方向鄰接地，配置1個虛擬柱6。在此，第1矽柱5A1與虛擬柱6的間隔亦作為30nm。
接著，經由使用光阻膜光罩之向異性乾蝕刻 法，轉印圖案於光罩膜4與絕緣膜3。之後，除去包含光阻劑之硬光罩。接著，將光罩膜4作為光罩，將露出之矽基板1與STI2，深度呈150nm地進行向異性乾蝕刻而挖掘，形成構成電晶體之矽柱5A(5A1，5A2)，5B(5B1，5B2)，和1個虛擬柱6。各柱係呈從所挖掘之矽基板1上面，及STI2上面突出於上方地加以形成。經由此，各矽柱5係以將X方向及Y方向的寬度作為30nm之矩形加以形成。
另外，如圖13所示，虛擬柱6係作為立設於第1活性範圍1A側之第1虛擬矽柱6A之一側面，和立設於STI2側之虛擬絕緣膜柱6C之一側面接觸而合體之第1複合柱而加以形成之同時，作為立設於第2活性範圍1B側之第2虛擬矽柱6B之一側面，和立設於STI2側之虛擬絕緣膜柱6C之一側面接觸而合體之第2複合柱而加以形成。
接著，如圖14至圖16所示，將矽柱5與虛擬柱6之側面，以熱氧化法，呈成為1nm厚地進行氧化(未圖示)，再將經由CVD法之矽氮化膜，呈成為10nm厚地成膜後，進行全面回蝕，於矽柱5與虛擬柱6與光罩膜4之側面，形成側壁膜(未圖示)。接著，經由熱氧化法，於位置於各矽柱周圍而露出有上面之矽基板1，形成30nm厚之絕緣膜8。此時，矽柱5與虛擬柱6之側面係因由未圖示之側壁膜而加以被覆之故而未被氧化。
接著，經由離子注入法，於絕緣膜8之下 方，形成第1及第2下部擴散層9a，9b。加以形成於第1活性範圍1A之第1下部擴散層9a係在位置於第1活性範圍1A內之第1矽柱5A1及第2矽柱5A2所共有。加以形成於第2活性範圍1B之第2下部擴散層9b亦成為同樣的構成。即，第2下部擴散層9b係在位置於第2活性範圍1B內之第3矽柱5B1及第4矽柱5B2所共有。然而，所注入之不純物係例如，可使用砷。第1及第2下部擴散層9a，9b係由n型半導體加以形成。接著，除去側壁膜與熱氧化膜。
接著，經由熱氧化法，於矽柱5與虛擬柱6之側面，形成3nm厚之矽氧化膜的閘極絕緣膜10。接著，於矽基板1全面，經由CVD法而將成為閘極電極之20nm厚之不純物含有多結晶矽膜進行成膜。之後，經由乾蝕刻法而進行全面回蝕。經由此，於矽柱5的側面，加以形成有第1閘極電極11a及第2閘極電極11c，對於虛擬柱6之側面，係加以形成有供電用閘極電極11b。
如圖16所示，在第1活性範圍1A中，矽柱5A彼此之間隔，以及矽柱5A與虛擬柱6之間隔係如前述，因作為閘極電極11的膜厚之2倍以下(30nm)之故，各矽柱5A之間的空間係以第1閘極電極11a完全地加以埋入，第1矽柱5A1與虛擬柱6之間係以第1閘極電極11a與供電用閘極電極11b完全地加以埋入。隨之，在第1矽柱5A1與第2矽柱5A2側面的第1閘極電極11a係加以連接而作為一體化，更且，在虛擬柱6之側面的供電 用閘極電極11b則對於在第1矽柱5A1之側面的第1閘極電極11a加以連接。
加以形成於第2活性範圍1B之第2閘極電極11c亦成為同樣的構成。即，各矽柱5B之間的空間係在第2閘極電極11c完全地加以埋入，而第3矽柱5B1與虛擬柱6之間係在第2閘極電極11c與供電用閘極電極11b完全地加以埋入。隨之，在第3矽柱5B1第4矽柱5B2側面的第2閘極電極11c係加以連接而作為一體化，更且，在虛擬柱6之側面的供電用閘極電極11b則對於在第3矽柱5B1之側面的第2閘極電極11c加以連接。
接著，如圖17所示，呈埋入矽柱5與虛擬柱6地，經由CVD法，而形成矽氧化膜之第1層間絕緣膜12。接著，經由CMP(Chemical Mechanical Polishing)法，呈露出有光罩膜4地平坦化第1層間絕緣膜12。接著，經由CVD法，而將矽氧化膜之光罩膜13，呈成為50nm厚地加以成膜。
接著，使用光微影法與蝕刻法，而除去光罩膜13之一部分，形成第1開口部14。第1開口部14，係至少呈一次將形成於一個活性範圍內之複數之矽柱上面進行開口地加以形成。對於第1開口部14內，係露出有位置於矽柱5上之光罩膜4。接著，經由濕蝕刻而選擇性地除去露出之光罩膜4，更且，由除去絕緣膜3者，於矽柱5上方形成第2開口部15。對於第2開口部15的底面，係露出有矽柱5之上面，對於側面係露出有閘極電極 11a，11c之一部分。
接著，如圖18所示，經由熱氧化法，對於第2開口部15之內壁，形成矽氧化膜之絕緣膜17。接著，經由離子注入法，從第2開口部15注入不純物(磷或砷等)於矽柱5之上部，形成n型擴散層16。另外，經由CVD法，而對於第2開口部15之內壁，將矽氮化膜，作為10nm厚而加以成膜之後，經由進行回蝕，形成側壁膜18。
此側壁膜18之形成時，亦除去加以形成於矽柱5上面之絕緣膜17，使矽柱5之上面露出。此時，絕緣膜17係殘留於側壁膜18之下方與在第2開口部15之閘極電極11的露出面。側壁膜18係達成確保閘極電極11與之後形成之矽插塞之間的絕緣作用。
接著，使用選擇磊晶成長法，呈埋設第2開口部15地，對於矽柱5之上面，使矽插塞成長。之後，經由離子注入砷等於矽插塞19之時，將成為n型半導體之矽插塞，形成於擴散層16上。
經由此，對於第1矽柱5A1上部，係加以形成有第1擴散層16aa與第1矽插塞19Aa作為一體化之第1上部擴散層19AA。同樣地，各對於第2矽柱5A2上部，係加以形成有第2上部擴散層19AB，對於第3矽柱5B1上部，係加以形成有第3上部擴散層19BA，對於第4矽柱5B2上部，係加以形成有第4上部擴散層19BB。
接著，如圖19至圖21所示，經由CVD法， 呈埋入第1開口部14地形成矽氧化膜之後，經由CMP法，呈露出有光罩膜4地，平坦化矽氧化膜與光罩膜13。接著，加以經由CVD法，呈被覆第1層間絕緣膜12與光罩膜4之上面地，依序形成矽氮化膜之停止膜21與矽氧化膜之第2層間絕緣膜20。
接著，使用光微影法及乾蝕刻法，形成第1，第2，第3連接孔28a、28b、28c及第4，第5連接孔29a、29b。
然而，第1及第2連接孔28a、28b係各亦稱作第1及第2上部連接孔，第3連接孔28c係亦稱作閘極連接孔，第4及第5連接孔29a、29b係各亦稱作第1及第2下部連接孔。
加以形成於第1活性範圍1A之第1連接孔28a係各第1上部擴散層19AA與第2上部擴散層19AB之上面則呈一次露出地，作為擴大矩形而形成。如此，經由複數之上部擴散層的上面則呈一次露出地，形成第1連接孔28a之時，第1連接孔28a之形成位置則即使對於上部擴散層19AA，19AB而言為偏移之情況，亦可於第1連接孔28a之底面，使2個上部擴散層之上面露出。
加以形成於第2活性範圍1B之第2連接孔28b亦成為同樣的構成。即，第2連接孔28b係各第3上部擴散層19BA與第4上部擴散層19BB之上面則呈一次露出地，作為擴大矩形而形成。如此，經由複數之上部擴散層的上面則呈一次露出地，形成第2連接孔28b之時， 第2連接孔28b之形成位置則即使對於上部擴散層19BA，19BB而言為偏移之情況，亦可於第2連接孔28b之底面，使2個上部擴散層之上面露出。
在形成於中間元件分離範圍2A之第3連接孔28c之形成中，係因殘留之光罩膜4則保護虛擬柱6之上面之故而未被蝕刻第3連接孔28c係因呈從虛擬絕緣膜柱6C之X方向的端部露出地形成之故，對於其底面係形成於虛擬絕緣膜柱6C上方之光罩膜4，和形成於虛擬絕緣膜柱6C側面之供電用閘極電極11b之一部分則露出。
另外，如圖20所示，對於形成於第1活性範圍1A之第1下部擴散層9a上之第4連接孔29a底部，係露出有第1下部擴散層9a之一部分。同樣地，雖未圖示，但對於形成於第2活性範圍1B之第2下部擴散層9b上之第5連接孔29b底部，係露出有第2下部擴散層9b之一部分。此等連接孔28及29係同時形成亦可，但亦可個別地形成。
接著，如圖1至圖4所示，經由CVD法，呈被覆第2層間絕緣膜20地，將由鎢(W)和氮化鈦(TiN)和鈦(Ti)所構成之金屬膜進行成膜，埋入第1~第5連接孔28a、28b、28c、29a、29b的內部。接著，經由CMP法，除去在第2層間絕緣膜20之上面殘留之金屬膜，僅使其殘留於第1~第5連接孔28a、28b、28c、29a、29b的內部。
經由此，對於第1連接孔28a內，係加以形 成有連接於第1上部擴散層19AA及第2上部擴散層19AB之第1上部接觸塞30A，而對於第2連接孔28b內，係加以形成有連接於第3上部擴散層19BA及第4上部擴散層19BB之第2上部接觸塞30B。另外，對於第3連接孔28c內，係加以形成有連接於供電用閘極電極11b之閘極供電插塞41。更且，對於第4連接孔29a內，係加以形成有連接於第1下部擴散層9a之第1下部接觸塞31A，而對於第5連接孔29b內，係加以形成有連接於第2下部擴散層9b之第2下部接觸塞31B。
接著，經由濺鍍法，全面地形成由鎢(W)和氮化鎢(WN)所構成之金屬膜。接著，經由光微影與乾蝕刻法，圖案化金屬膜，形成各部的配線。經由此，各同時加以形成連接於第1上部接觸塞30A之第1上部插塞配線33A，連接於第2上部接觸塞30B之第2上部插塞配線33B，連接於第1下部接觸塞31A之第1下部插塞配線34A，連接於第2下部接觸塞31B之第2下部插塞配線34B，連接於閘極供電插塞41之閘極供電配線42。
經由以上的製造方法，共有閘極電極，可將各配置於2個活性範圍之複數之縱型電晶體的上部擴散層，形成以接觸於各上部擴散層之一個接觸塞加以連接之2個並聯電晶體者。
如根據本實施形態之半導體裝置的製造方法，對於各個上部擴散層而言並不配置個別之接觸孔，而一次配置使複數之上部擴散層露出之擴大連接孔之故，可 迴避在光微影之光鄰接效果的影響而確保連接孔形成之容易性。另外，即使產生有連接孔之位置偏移，因成為一次開口連接孔之故，而可確保上部擴散層與接觸塞之連接面積，緩和連接面積的降低，可使縱型電晶體的特性安定化者。
[第2實施形態]
在第1實施形態中，使上部接觸塞30，延伸存在於縱型電晶體50之配置方向之後，於其上面，配置金屬配線(上部插塞配線)33，但金屬接觸塞(上部接觸塞)30之配置，以及金屬接觸塞30與金屬配線33之連接構成係因可做種種變更之故，於以下加以詳細說明。
然而，與第1實施形態共通之內容係放棄，參照圖5至圖8同時，僅不同點加以說明。然而，有關第2實施形態之半導體裝置200之製造方法係因與有關第1實施形態之半導體裝置100之製造方法同樣之故，而省略說明。
首先，如圖5所示，於共有於各電晶體50A1及50A2而重疊之位置，加以配置有一個第1上部接觸塞30A。第1上部接觸塞30A係沿著2個電晶體之配置而使其延伸存在於Y方向的同時，擴大於X方向而亦配置於一部分之元件分離範圍2的上方。另外，第2上部接觸塞30B係沿著2個電晶體50B1及50B2的配置而使其延伸存在於Y方向，亦配置於一部分之元件分離範圍2上方。第 1上部插塞配線33A係藉由第1上部接觸塞30A與第3上部接觸塞32A，與構成各電晶體之第1上部擴散層19AA，第2上部擴散層19AB連接。
在此，第3上部接觸塞32A係加以配置元件分離範圍2與第1上部接觸塞30A所重疊之位置。然而，在第1活性範圍1A之第1上部插塞配線33A係延伸存在於X方向，在第2活性範圍1B之第2上部插塞配線33B係延伸存在於Y方向。
如圖5，圖6所示，對於第3層間絕緣膜24之上面，係加以配置有閘極供電配線42。閘極供電配線42係經由貫通第2層間絕緣膜20，停止膜21及第1層間絕緣膜12之閘極供電插塞41，和貫通第3層間絕緣膜24之第2閘極供電插塞35，而與供電用閘極電極11b加以連接。在此，第2閘極供電插塞35與閘極供電配線42係加以配置於與元件分離範圍2重疊之位置。
如圖7，圖8所示，對於第3層間絕緣膜24之上面，係加以配置有第1上部插塞配線33A與第1下部插塞配線34A。第1上部插塞配線33A係藉由貫通第2層間絕緣膜20及停止膜21之第1上部接觸塞30A，和貫通第3層間絕緣膜24之第3上部接觸塞32A，加以連接於位置於第1電晶體50A1上部之第1上部擴散層19AA與位置於第2電晶體50A2上部之第2上部擴散層19AB。第1下部插塞配線34A係藉由貫通第2層間絕緣膜20，停止膜21，第1層間絕緣膜12及絕緣膜8之第1下部接觸塞 31A，和貫通第3層間絕緣膜24之第3下部接觸塞36A而與第1下部擴散層9a加以連接。
然而，第1下部接觸塞31A係延伸存在於一方的X方向，加以配置於與元件分離範圍2重疊之位置，而第2下部接觸塞31B係延伸存在於一方的Y方向，加以配置於與元件分離範圍2重疊之位置。另外，第3下部接觸塞36A係加以配置元件分離範圍2與第1下部接觸塞31A所重疊之位置。第4下部接觸塞36B係加以配置元件分離範圍2與第2下部接觸塞31B所重疊之位置。
如此，在有關第2實施形態之半導體裝置200中，藉由第1上部接觸塞30A與第3上部接觸塞32A，第1上部擴散層19AA與第2上部擴散層19AB則加以連接於第1上部插塞配線33A。
另外，藉由第2上部接觸塞30B與第4上部接觸塞32B，第3上部擴散層19BA與第4上部擴散層19BB則加以連接於第2上部插塞配線33B。此時，各上部接觸塞30A，30B係被覆在複數電晶體之複數之上部擴散層上面而加以配置至一部分之元件分離範圍2之上為止，成為共有於各上部擴散層之構成。
經由如此之構成，具有與第1實施形態同樣的效果之同時，在延伸存在至元件分離範圍2上為止之第1及第2上部接觸塞30A，30B之上面，由適宜配置第3及第4上部接觸塞32A，32B者，擴大第1及第2上部插塞配線33A，33B之配置區域，可使佈局設計之自由度提 升。
[第3實施形態]
在第1實施形態及第2實施形態中，對於將配置於一個活性範圍內之複數之縱型電晶體之各上部擴散層，連接於一個接觸塞之構成，加以說明過。
在本第3實施形態中，對於將藉由元件分離範圍而各加以配置於鄰接之兩個活性範圍之複數之縱型電晶體之各上部擴散層，以跨過元件分離範圍而配置之一個上部接觸塞而加以連接之構成，使用圖22而加以說明。剖面之基本的構成係因與圖4相同之故，而取消剖面圖之記載。圖22(a)係顯示有關本發明之第3實施形態之半導體裝置300的佈局之一例的平面圖，圖22(b)係圖22(a)之等效電路圖。
然而，在圖22(a)中，與上述之第1，第2實施形態不同，將X方向稱作第1方向，將Y方向稱作第2方向。
首先，參照圖22(a)。在p型單結晶矽所成之半導體基板上，第1活性範圍1A與第2活性範圍1B則藉由元件分離範圍2而加以鄰接配置於X方向(第1方向)。於第1及第2活性範圍1A，1B之間，加以配置有中間元件分離範圍2A。對於第1活性範圍1A，係將各由縱型電晶體所成之第1電晶體50A1和第2電晶體50A2則鄰接於Y方向(第2方向)而加以配置。對於未配置有第 1及第2電晶體50A1，50A2之第1活性範圍1A之上面，係加以配置有圖4所示之第1下部擴散層9a。第1下部擴散層9a係藉由連接於上面之第1下部接觸塞31A而加以連接於上層之第1下部插塞配線34A。
與第1實施形態之圖4同樣地，第1電晶體50A1和第2電晶體50A2，係具有藉由閘極絕緣膜10而加以配置於各矽柱5A1，5A2之側面之第1閘極電極11a。第1閘極電極11a係至第1虛擬矽柱6A之周圍為止加以連接配置，連接於閘極供電插塞41。另外，第1電晶體50A1和第2電晶體50A2係如圖4所示，具有各第1上部擴散層19AA，第2上部擴散層19AB。
另一方面，對於第2活性範圍1B，係將各由縱型電晶體所成之第3電晶體50B1和第4電晶體50B2則鄰接於Y方向(第2方向)而加以配置。另外，第3電晶體50B1和第4電晶體50B2係呈對於第1電晶體50A1和第2電晶體50A2而言，藉由元件分離範圍2而對向地，鄰接於各X方向(第1方向)而加以配置。
其他的構成係與第1活性範圍1A相同。
當詳述時，對於未配置有第3及第4電晶體50B1，50B2之第2活性範圍1B之上面，係加以配置有圖4所示之第2下部擴散層9b。第2下部擴散層9b係藉由連接於上面之第2下部接觸塞31B而加以連接於上層之第2下部插塞配線34B。
與第1實施形態之圖4同樣地，第3電晶體 50B1和第4電晶體50B2，係具有藉由閘極絕緣膜10而加以配置於各矽柱5B1，5B2之側面之第2閘極電極11c。第2閘極電極11c係至第2虛擬矽柱6B之周圍為止加以連接配置，連接於閘極供電插塞41。另外，第3電晶體50B1和第4電晶體50B2係如圖4所示，具有各第3上部擴散層19BA，第4上部擴散層19BB。
經由作為上述之構成，將各自分離而加以配置之第1~第4電晶體50A1、50A2、50B1、50B2之各上部擴散層19AA、19AB、19BA、19BB，在埋設一個上部接觸孔(未圖示)之一個上部接觸塞30進行一次連接。經由配置跨越藉由元件分離範圍2所分離之第1活性範圍1A及第2活性範圍1B之上部接觸塞30之時，第1電晶體50A1和第2電晶體50A2係構成位置於第1活性範圍1A內之一個第1並聯電晶體50A，而第3電晶體50B1和第4電晶體50B2係構成位置於第2活性範圍1B之一個第2並聯電晶體50B。閘極供電插塞41係作為共有於兩個並聯電晶體50A，50B之構成，加以連接於上層之閘極供電配線42。
隨之，成為依序加以串聯地連接第1下部插塞配線34A，第1下部接觸塞31A，第1下部擴散層9a，第1並聯電晶體50A，上部接觸塞30，第2並聯電晶體50B，第2下部擴散層9b，第2下部接觸塞31B，第2下部插塞配線34B之構成。即，構成串連地連接加以配置於不同之活性範圍之2個並聯電晶體50A，50B之一個串並 聯電晶體。經由此，可得到大電流，高耐壓之電晶體者。
然而，在圖22(a)中，於各活性範圍配置兩個縱型電晶體，但本發明係不限於此，而亦可配置多數之縱型電晶體者。
[第4實施形態]
在本第4實施形態中，將第3實施形態之構成作為基礎，對於更附加連接於上部接觸塞30之上面之上部插塞配線33而構成之C-MOS反相電路加以說明。
最初，使用圖22(a)而說明構成。半導體基板係因由p型矽單結晶所成之半導體而加以構成之故，第1活性範圍1A係直接使用半導體基板，在p型半導體範圍而構成。經由此，第1電晶體50A1和第2電晶體50A2由n通道電晶體所構成。即，第1上部擴散層19AA，第2上部擴散層19AB及所共有之第1下部擴散層9a係均由n型擴散層加以構成。
然而，p型係亦稱作第1導電型，n型係亦稱作第2導電型。
另一方面，第2活性範圍1B係由n型半導體範圍所構成。n型半導體範圍係可使用離子打入法，使用導入n型不純物之周知的n阱型形成法而形成者。經由此，第3電晶體50B1和第4電晶體50B2係由p通道電晶體所構成。即，第3上部擴散層19BA，第4上部擴散層19BB及所共有之第2下部擴散層9b係均由p型擴散層加 以構成。第1閘極電極11a及第2閘極電極11c係均由以CVD法而形成之氮化鈦(TiN)等之金屬膜而構成。
在本第4實施形態中，對於上部接觸塞30之連接端子則為必要。在此係配置加以連接於上部接觸塞30上面之上部插塞配線33。
在上述構成中，在第1下部插塞配線34A，在施加接地電位或相對低電壓之狀態，施加電源電壓或相對高之正電壓VDD於第2下部插塞配線34B之同時，施加特定正電壓Vin於閘極供電配線42。經由此，對於連接於上部接觸塞30之上部插塞配線33，係加以輸出較Vin為低之電壓Vout。即，經由於施加VDD配置p通道電晶體，於接地側配置n通道電晶體之同時，可構成連接p通道電晶體與n通道電晶體，而施加相同電壓於第1閘極電極11a，第2閘極電極11c之時可得到對於輸入閘極電壓Vin而言反轉之輸出電壓Vout之反相電路者。
即，Vin為“high”之情況係對於Vout輸出“Low”，而Vin為“Low”之情況，係輸出“High”至Vout。
圖22(b)係顯示上述構成之等效電路圖。於VDD側加以配置兩個的p通道電晶體所成之第2並聯電晶體50B，於接地側，加以配置兩個n通道電晶體所成之第1並聯電晶體50A。成為對於第1閘極電極11a，第2閘極電極11c之任一，均施加相同輸入電壓Vin之構成。
在圖22(a)中，雖僅圖示1段反相電路，但亦可作為反覆配置作為多段反相電路者。
如上述，如根據本第4實施形態，經由作為將上部接觸塞30跨越複數之上部擴散層之一次擴大接觸塞而形成而可構成反相電路者。
以上，對於本發明之理想實施形態已說明過，但本發明係並不限定於上述實施形態，而在不脫離本發明之內容的範圍可做種種變更，當然此等亦包含於本發明之範圍內者。例如，在本實施形態中，作為半導體基板之一例而使用矽基板，但亦可於矽基板以外之基板，形成半導體之基柱者。另外，亦可於玻璃基板等之絕緣基板上形成半導體層，蝕刻此半導體層而形成半導體之基柱及突起層者。更且，導電插塞或矽插塞，配線的佈局係為一例，可因應設計要求而做任意變更者。
本申請係主張將申請於2013年5月10日之日本申請特願2013-100429號作為基礎之優先權，將其揭示之所有放入於此。
1‧‧‧半導體基板(矽基板)
1A‧‧‧第1活性範圍
1B‧‧‧第2活性範圍
2‧‧‧元件分離範圍(STI)
2A‧‧‧中間元件分離範圍
4‧‧‧光罩膜
5A1‧‧‧第1矽柱
5A2‧‧‧第2矽柱
5B1‧‧‧第3矽柱
5B2‧‧‧第4矽柱
6‧‧‧虛擬柱
6A‧‧‧第1虛擬矽柱
6B‧‧‧第2虛擬矽柱
6C‧‧‧虛擬絕緣膜柱
8‧‧‧絕緣膜
9a‧‧‧第1下部擴散層
9b‧‧‧第2下部擴散層
10‧‧‧閘極絕緣膜
11a‧‧‧第1閘極電極
11b‧‧‧供電用閘極電極
11c‧‧‧第2閘極電極
12‧‧‧第1層間絕緣膜
16aa‧‧‧第1擴散層
16ab‧‧‧第2擴散層
16ba‧‧‧第3擴散層
16bb‧‧‧第4擴散層
17‧‧‧絕緣膜
18‧‧‧側壁膜
19Aa‧‧‧第1矽插塞
19AA‧‧‧第1上部擴散層
19Ab‧‧‧第2矽插塞，
19AB‧‧‧第2上部擴散層
19Ba‧‧‧第3矽插塞，
19BA‧‧‧第3上部擴散層
19Bb‧‧‧第4矽插塞，
19BB‧‧‧第4上部擴散層
20‧‧‧第2層間絕緣膜
21‧‧‧停止膜
30A‧‧‧第1上部擴散層接觸塞(第1上部接觸塞)
30B‧‧‧第2上部擴散層接觸塞(第2上部接觸塞)
33A‧‧‧第1上部插塞配線
33B‧‧‧第2上部插塞配線
41‧‧‧閘極供電接觸塞(閘極供電插塞)
42‧‧‧閘極供電配線
50A‧‧‧第1並聯電晶體
50A1‧‧‧第1電晶體
50A2‧‧‧第2電晶體，
50B‧‧‧第2並聯電晶體
50B1‧‧‧第3電晶體
50B2‧‧‧第4電晶體
A‧‧‧柱溝形成範圍
Y‧‧‧Y方向(第1方向，第2方向)
Z‧‧‧Z方向(第3方向)
W1~W3‧‧‧寬度

Claims (15)

  1. 一種半導體裝置，係具有並聯地連接配置於半導體基板上之活性範圍的複數之縱型電晶體的一個並聯電晶體之半導體裝置，其特徵為：前述並聯電晶體係由突出於垂直在前述半導體基板主面之方向的複數之半導體柱，和加以配置於前述複數之半導體柱下方之下部擴散層，和各加以配置於前述複數之半導體柱上部之複數之上部擴散層，和隔著閘極絕緣膜而加以配置於前述複數之半導體柱之側面全體之閘極電極所構成，前述複數之上部擴散層係加以連接於配置於該複數之上部擴散層上之一個上部接觸塞者。
  2. 如申請專利範圍第1項記載之半導體裝置，其中，前述各複數之上部擴散層係自配置於前述半導體柱之上部的擴散層，和加以連接於該擴散層上面之矽柱加以構成者。
  3. 如申請專利範圍第1項或第2項記載之半導體裝置，其中，更具有加以設置於前述複數之半導體柱周圍之絕緣膜，經由該絕緣膜而電性絕緣前述下部擴散層與前述閘極電極者。
  4. 如申請專利範圍第1項乃至第3項任一項記載之 半導體裝置，其中，前述下部擴散層係加以連接於下部接觸塞者。
  5. 一種半導體裝置，係具有：加以配置於半導體基板主面之元件分離範圍，和圍繞於前述元件分離範圍而鄰接於第1方向之第1活性範圍及第2活性範圍，和夾持於前述第1活性範圍及前述第2活性範圍之中間元件分離範圍的半導體裝置，其特徵為：前述第1活性範圍係具備：鄰接於前述中間元件分離範圍的第1半導體柱，和位置於前述第1半導體柱上部之第1上部擴散層，和對於前述第1半導體柱而言鄰接於第1方向之第2半導體柱，和位置於前述第2半導體柱上部之第2上部擴散層，和圍繞在前述第1半導體柱與前述第2半導體柱周圍而連續之第1閘極電極，前述第2活性範圍係具備：鄰接於前述中間元件分離範圍的第3半導體柱，和位置於前述第3半導體柱上部之第3上部擴散層，和對於前述第3半導體柱而言鄰接於第1方向之第4半導體柱，和位置於前述第4半導體柱上部之第4上部擴散層，和圍繞在前述第3半導體柱與前述第4半導體柱周圍而連續之第2閘極電極，前述中間元件分離範圍係具備： 跨越前述第1活性範圍與前述第2活性範圍而延伸存在於第1方向之虛擬柱，和圍繞在前述虛擬柱的周圍之供電用閘極電極，前述第1閘極電極與前述第2閘極電極係各加以連接於前述供電用閘極電極，前述第1上部擴散層及前述第2上部擴散層係加以連接於一個之第1上部接觸塞，前述第3上部擴散層及前述第4上部擴散層係加以連接於一個之第2上部接觸塞者。
  6. 如申請專利範圍第5項記載之半導體裝置，其中，前述第1活性範圍係具備加以配置於前述第1及第2半導體柱之下方的第1下部擴散層，前述第2活性範圍係具備加以配置於前述第3及第4半導體柱之下方的第2下部擴散層，更具有加以設置於前述第1乃至第4半導體柱周圍之絕緣膜，經由該絕緣膜，加以電性絕緣前述第1下部擴散層與前述第1閘極電極之同時，加以電性絕緣前述第2下部擴散層與前述第2閘極電極者。
  7. 如申請專利範圍第5項或第6項記載之半導體裝置，其中，前述第1及第2下部擴散層係各加以連接於第1及第2下部接觸塞者。
  8. 一種半導體裝置，係具有加以配置於半導體基板主面之元件分離範圍，和圍繞於前述元件分離範圍而隔著 中間元件分離範圍，相互鄰接於第1方向之第1活性範圍及第2活性範圍的半導體裝置，其中，前述第1活性範圍係具備：鄰接於前述中間元件分離範圍，且相互鄰接於與第1方向正交之第2方向的第1及第2半導體柱，和各位置於前述第1及第2半導體柱之上部的第1及第2上部擴散層，和圍繞在前述第1半導體柱與前述第2半導體柱周圍而連續之第1閘極電極，前述第2活性範圍係具備：鄰接於前述中間元件分離範圍，且相互鄰接於與第1方向正交之第2方向的第3及第4半導體柱，和各位置於前述第3及第4半導體柱之上部的第3及第4上部擴散層，和圍繞在前述第3半導體柱與前述第4半導體柱周圍而連續之第2閘極電極，前述中間元件分離範圍係具備：跨越前述第1活性範圍與前述第2活性範圍而延伸存在於第1方向之虛擬柱，和圍繞在前述虛擬柱的周圍之供電用閘極電極，前述第1閘極電極與前述第2閘極電極係各加以連接於前述供電用閘極電極，前述第1上部擴散層乃至前述第4上部擴散層係加以連接於一個上部接觸塞。
  9. 如申請專利範圍第8項記載之半導體裝置，其中，前述第1活性範圍及第2活性範圍係在同一導電型半導體範圍加以構成。
  10. 如申請專利範圍第9項記載之半導體裝置，其中，前述第1活性範圍係具備加以配置於前述第1及第2半導體柱之下方的第1下部擴散層，前述第2活性範圍係具備加以配置於前述第3及第4半導體柱之下方的第2下部擴散層，更具有加以設置於前述第1乃至第4半導體柱周圍之絕緣膜，經由該絕緣膜，加以電性絕緣前述第1下部擴散層與前述第1閘極電極之同時，加以電性絕緣前述第2下部擴散層與前述第2閘極電極者。
  11. 如申請專利範圍第10項記載之半導體裝置，其中，前述第1及第2下部擴散層係各加以連接於第1及第2下部接觸塞者。
  12. 如申請專利範圍第8項記載之半導體裝置，其中，前述第1活性範圍及第2活性範圍係在相互不同之導電型半導體範圍加以構成。
  13. 如申請專利範圍第12項記載之半導體裝置，其中，前述第1活性範圍係具備加以配置於前述第1及第2半導體柱之下方的第1下部擴散層，前述第2活性範圍係具備加以配置於前述第3及第4半導體柱之下方的第2下部擴散層，更具有加以設置於前述第1乃至第4半導體柱周圍之 絕緣膜，經由該絕緣膜，加以電性絕緣前述第1下部擴散層與前述第1閘極電極之同時，加以電性絕緣前述第2下部擴散層與前述第2閘極電極者。
  14. 如申請專利範圍第13項記載之半導體裝置，其中，前述第1及第2下部擴散層係各加以連接於第1及第2下部接觸塞者。
  15. 如申請專利範圍第13項或第14項記載之半導體裝置，其中，前述第1活性範圍係在第1導電型半導體範圍加以構成，前述第2活性範圍係在與第1導電型不同之第2導電型半導體範圍加以構成，前述第1及第2上部擴散層及前述第1下部擴散層係由第2導電型擴散層加以構成，前述第3及第4上部擴散層及前述第2下部擴散層係由第1導電型擴散層加以構成者。
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