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TWI438901B - 具有低閘極輸入電阻之功率半導體元件及其製作方法 - Google Patents

具有低閘極輸入電阻之功率半導體元件及其製作方法 Download PDF

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TWI438901B
TWI438901B TW099116982A TW99116982A TWI438901B TW I438901 B TWI438901 B TW I438901B TW 099116982 A TW099116982 A TW 099116982A TW 99116982 A TW99116982 A TW 99116982A TW I438901 B TWI438901 B TW I438901B
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Wei Chieh Lin
Guo Liang Yang
Jia Fu Lin
Shian Hau Liao
Original Assignee
Sinopower Semiconductor Inc
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Description

具有低閘極輸入電阻之功率半導體元件及其製作方法
本發明係關於一種功率半導體元件與其製作方法，尤指一種具有低閘極輸入電阻的功率半導體元件與其製作方法。
在一般溝渠式電晶體(trench transistor)的結構中，電晶體之閘極係設置於基底的溝渠中，而源極與汲極係分別設置於閘極的上下兩側。此垂直式結構提供了高耐壓能力、低導通電阻(on resistance,Ron)、大電流等優點。因此，溝渠式電晶體被廣泛的應用於電源管理方面，例如作為切換式電源供應器、電腦中心或周邊電源管理IC、背光板電源供應器以及馬達控制等。
一般溝渠式電晶體係操作於大電流下，因此，為了減少功率消耗，在習知技術中會設置一閘極金屬匯流線路(gate metal bus line)，提供額外的閘極電壓輸入路徑，用以改善閘極輸入電阻。請參閱第1圖。第1圖繪示了習知技術中功率半導體元件之佈局圖。為了簡化說明，第1圖僅繪示源極金屬層11與閘極金屬層12的設置位置。如第1圖所示，基底10上設置有兩個源極金屬層11與一個閘極金屬層12，而各源極金屬層11下方係分別配置所需之溝渠式電晶體(圖未示)。其中源極金屬層11係用以提供一源極電壓予溝渠式電晶體之源極，而閘極金屬層12係用以提供一閘極電壓予溝渠式電晶體之閘極。並且，閘極金屬層12具有一閘極金屬匯流線路13，用以達到降低閘極輸入電阻之效果。
然而，如前所述，為了降低閘極輸入電阻，習知技術中的功率半導體元件需要額外的面積設置閘極金屬匯流線路13，因此會將源極金屬層11分割為兩部分，以利閘極金屬匯流線路13提供閘極電壓給各源極金屬層11下方之溝渠式電晶體的閘極，但這卻使得每一部分的源極金屬層11面積因而減少。據此，在後續的封裝打線製程中，較小的源極金屬層11面積將增加封裝打線製程的困難度與製作成本。此外，需要設置額外的間隙來隔絕閘極金屬匯流線路13與源極金屬層11，但這又使得可提供打線的面積進一步減少，也犧牲了整體的積集度。因此，需要改善習知技術中的功率半導體元件，以同時達到降低閘極輸入電阻且維持完整的源極金屬層11面積的效果。
本發明的目的之一在於提供一種具有低閘極輸入電阻之功率半導體元件與其製作方法，以解決習知技術所面臨的問題。
本發明之一較佳實施例提供一種具有低閘極輸入電阻之功率半導體元件。上述功率半導體元件包括一基底、至少一溝渠式電晶體、一導電層與一金屬接觸插塞、一絕緣層與一層間介電層、以及一圖案化金屬層。其中，基底上定義有一主動區與一閘極金屬區，且主動區之基底中具有至少一閘極匯流溝渠(gate bus trench)與複數個元件溝渠(cell trench)，其中閘極匯流溝渠延伸至閘極金屬區，且各元件溝渠與閘極匯流溝渠相連接。溝渠式電晶體係設置於主動區之基底中且設置於閘極匯流溝渠之至少一側。導電層與金屬接觸插塞係設置於閘極匯流溝渠中，並且電性連接至溝渠式電晶體，用以提供一閘極電壓。再者，絕緣層完全覆蓋主動區之金屬接觸插塞，且部分覆蓋閘極金屬區以暴露位於閘極金屬區之部分金屬接觸插塞，而層間介電層覆蓋該導電層。以及，圖案化金屬層係設置基底上，其中圖案化金屬層包括一閘極金屬層與一源極金屬層，分別設置於閘極金屬區與主動區，且閘極金屬層電性連接至金屬接觸插塞用以提供一閘極電壓，而源極金屬層覆蓋於絕緣層上且電性連接至溝渠式電晶體用以提供一源極電壓。
本發明之一較佳實施例提供一種具有低閘極輸入電阻之功率半導體元件之製作方法，包括下列步驟，首先，提供一基底，基底上定義有一主動區與一閘極金屬區，且主動區之基底中具有至少一閘極匯流溝渠與複數個元件溝渠，其中閘極匯流溝渠延伸至閘極金屬區，且各元件溝渠與閘極匯流溝渠相連接。接著，於閘極匯流溝渠中形成一導電層，並於導電層上覆蓋一層間介電層。隨後，於層間介電層與基底中形成一金屬接觸插塞，其中金屬接觸插塞設置於閘極匯流溝渠中。之後，蝕刻部分金屬接觸插塞以形成一凹槽，凹槽延伸至閘極金屬區，並於凹槽中填入一絕緣層。然後，形成一圖案化金屬層於具有絕緣層之基底上，其中圖案化金屬層包括一閘極金屬層與一源極金屬層，分別設置於閘極金屬區與主動區，且閘極金屬層電性連接至金屬接觸插塞，而源極金屬層覆蓋於絕緣層上。
本發明之功率半導體元件中設置有金屬接觸插塞，且金屬接觸插塞可作為一埋藏式(buried)閘極金屬匯流線路。更明確的說，金屬接觸插塞可以穿過設置源極金屬層的主動區，並且仍維持完整的源極金屬層。因此，相較於先前技術，本發明之金屬接觸插塞可以設置於主動區中，用以提供較低的閘極輸入電阻，且可以不需分割源極金屬層，使源極金屬層可以具有較大的面積以利後續的封裝打線製程。此外，本發明製作功率半導體元件之方法，僅需於傳統製作功率半導體元件方法中增加部分步驟，故可相容於現有的製程流程中。
在說明書及後續的申請專利範圍當中使用了某些詞彙來指稱特定的元件。所屬領域中具有通常知識者應可理解，製作商可能會用不同的名詞來稱呼同樣的元件。本說明書及後續的申請專利範圍並不以名稱的差異來作為區別元件的方式，而是以元件在功能上的差異來作為區別的基準。在通篇說明書及後續的申請專利範圍當中所提及的「包括」係為一開放式的用語，故應解釋成「包括但不限定於」。此外，「電性連接」一詞在此係包含任何直接及間接的電性連接手段。因此，文中所描述一第一裝置電性連接於一第二裝置，則代表該第一裝置可直接連接於該第二裝置，或者該第一裝置可透過其他裝置或連接手段間接地連接至該第二裝置。
請參閱第2圖，第2圖繪示了本發明一較佳實施例之功率半導體元件之佈局圖。為了簡化說明，第2圖僅繪示部分元件之設置位置，而未繪示所有元件之設置位置。如第2圖所示，於基底20的上表面上分別定義有一主動區211與一閘極金屬區212。在本較佳實施例中，閘極金屬區212係環繞主動區211，但不以此為限，例如閘極金屬區212可以僅設置於主動區211的一側，例如設置於主動區211的上側或下側。並且，一圖案化金屬層係設置基底20上，且圖案化金屬層包括一源極金屬層221與一閘極金屬層222。其中，源極金屬層221係設置於主動區211中，而閘極金屬層222係設置於閘極金屬區212上。再者，主動區211之基底20中具有至少一閘極匯流溝渠231與複數個元件溝渠232，其中閘極匯流溝渠231係貫穿主動區211並延伸至閘極金屬區212，且各元件溝渠232係與閘極匯流溝渠231相連接並與閘極匯流溝渠231呈一特定角度配置，例如90度角，而構成一網狀佈局。此外，在主動區211之基底20中，至少設置一溝渠式電晶體24，且設置於閘極匯流溝渠231之至少一側，如第2圖所示，本較佳實施例係於閘極匯流溝渠231之兩側均設置有複數個溝渠式電晶體24。其中，閘極匯流溝渠231係用以容納一匯流線路(bus line)，而元件溝渠232係作為一元件溝渠(cell trench)用以容納溝渠式電晶體24之一溝渠式閘極。
請參閱第3圖與第4圖，並一併參考第2圖。第3圖為沿第2圖之剖線A-A’所繪示之剖面示意圖，而第4圖為沿第2圖之剖線B-B’所繪示之剖面示意圖。如第2圖至第4圖所示，在本較佳實施例中，一導電層241與一金屬接觸插塞242係堆疊設置於閘極匯流溝渠231中，而導電層241同時設置於複數個元件溝渠232中。據此，匯流線路係由閘極匯流溝渠231內的金屬接觸插塞242與導電層241所組成，而溝渠式電晶體24之閘極係由元件溝渠232內的導電層241所組成。其中，金屬接觸插塞242之材料可以是鎢等金屬材料，但不以此為限，而可以依照製程需求或溝渠寬度來選用其它合適的填洞能力佳、低阻值的導電材料；導電層241之材料可以是摻雜多晶矽，但不以此為限，同樣可以依照製程需求或溝渠寬度等考量來選用其它合適的導電材料。此外，一絕緣層251係設置於基底20的閘極匯流溝渠231上方，並完全覆蓋主動區211之閘極匯流溝渠231內的金屬接觸插塞242，且部分覆蓋閘極金屬區212內的閘極匯流溝渠231，以暴露位於閘極金屬區212之部分金屬接觸插塞242。一層間介電層252係設置於基底20上，並覆蓋於閘極匯流溝渠231與元件溝渠232內的導電層241上。據此，閘極匯流溝渠231內的金屬接觸插塞242可於閘極金屬區212中與閘極金屬層222電性連接，而在主動區211中的金屬接觸插塞242，可藉由絕緣層251的覆蓋，與設置於主動區211的源極金屬層221電性絕緣，並且於源極金屬層221下方將閘極金屬層222所提供的一閘極電壓傳送到元件溝渠232內的溝渠式電晶體之閘極。換言之，本較佳實施例之金屬接觸插塞242相當於一埋藏式閘極金屬匯流線路，其可以由源極金屬層221下方穿過設置有源極金屬層221的主動區211，並且仍維持完整的源極金屬層221。因此，相較於先前技術，本較佳實施例之金屬接觸插塞242可以設置於主動區中，用以提供較低的閘極輸入電阻，且可以不需分割源極金屬層221，使位於其上之源極金屬層221可以具有較大且完整的面積以利後續的封裝打線製程。此外，由於金屬接觸插塞242是埋藏式的，本發明又可於主動區211中設置複數個彼此平行且貫穿主動區211的金屬接觸插塞242，用以進一步降低閘極輸入電阻，並提高溝渠式電晶體24的配置數量，而不會影響源極金屬層221的面積。
在本較佳實施例中，閘極匯流溝渠231寬度較佳係大於元件溝渠232。據此，可於寬度較大的閘極匯流溝渠231內設置金屬接觸插塞242，來提供較低的閘極輸入電阻。此外，本較佳實施例之功率半導體元件另外包括至少一源極接觸插塞243，例如可以於主動區211中配置複數個源極接觸插塞243，並分別設置於任兩相鄰的元件溝渠232之間。藉此，源極金屬層221可以透過源極接觸插塞243，提供一源極電壓給溝渠式電晶體24之源極。再者，本較佳實施例之功率半導體元件另外包括一汲極金屬層26，設置於基底20相對於圖案化金屬層之一面，亦即基底20的下表面上。如此，設置於元件溝渠232之導電層241係用以作為溝渠式電晶體24之一閘極，源極接觸插塞243係用以作為溝渠式電晶體24之一源極接觸插塞，而汲極金屬層26係用以作為溝渠式電晶體24之一汲極。另外，由於本較佳實施例之閘極金屬區212係環繞主動區211，因此可另外設置兩個閘極接觸插塞244分置於主動區211兩側之閘極金屬區212，並直接電性連接至元件溝渠232之導電層241以及閘極金屬層222，用以提供閘極電壓。
本發明一較佳實施例之功率半導體元件的製作方法，僅需於傳統製作功率半導體元件方法中增加部分步驟，即可製作出具有埋藏式閘極金屬匯流線路的功率半導體元件。為了更清楚說明本發明製作方法的技術特徵，以下主要針對增加的步驟進行說明。
請參閱第5A圖至第7B圖，並一併參考第2圖至第4圖。第5A圖至第7B圖繪示了本發明一較佳實施例製作功率半導體元件之方法示意圖，其中第5A、6A、7A圖為沿第2圖之剖線A-A’所繪示之剖面示意圖，而第5B、6B、7B圖為沿第2圖之剖線B-B’所繪示之剖面示意圖。如第5A、5B圖所示，首先提供一基底20。請一併參閱第2圖，隨後於基底20之主動區211、閘極金屬區212中形成所需之閘極匯流溝渠231、以及複數個元件溝渠232。接著於閘極匯流溝渠231與元件溝渠232之表面形成一閘極絕緣層253，然後於閘極匯流溝渠231與元件溝渠232中形成一摻雜多晶矽，當作導電層241，最後再於基底20與導電層241上全面性覆蓋一層間介電層252。其中，上述相關製程均為習知該項技藝者與通常知識者所熟知，在此不多加贅述。此外，本較佳實施例之基板20又具有一重摻雜基底層201、一輕摻雜磊晶層202、一輕摻雜基體區203、一重摻雜基體區204，其中，重摻雜基底層201與輕摻雜磊晶層具有一第一導電類型，而輕摻雜基體區203與重摻雜基體區204具有不同於第一導電類型之一第二導電類型。例如在本較佳實施例中，第一導電類型為N型，而第二導電類型P型，但不以此為限。而各摻雜區的製程亦為習知該項技藝者與通常知識者所熟知，在此不多加贅述。
請繼續參閱第5A圖至第5B圖，隨後，於層間介電層252與基底20中形成一金屬接觸插塞242與複數個源極接觸插塞243。其中，形成金屬接觸插塞242與源極接觸插塞243之方法可以包括以下步驟。首先，利用微影暨蝕刻製程(photo-etching process,PEP)，於層間介電層252與基底20中形成至少一第一接觸孔271與複數個第二接觸孔272，且第一接觸孔271與各第二接觸孔272係分別曝露閘極匯流溝渠231及各元件溝渠232內的導電層241。接著，於基底20上全面形成一金屬接觸層(圖未示)，例如鎢等填洞能力佳、低阻值的金屬材料，並分別填滿第一接觸孔271與各第二接觸孔272。然後，對此金屬接觸層進行一平坦化製程，例如一回蝕(etching back)製程、一化學機械研磨(CMP)製程或其組合，但不以此為限，使此金屬接觸層與層間介電層252具有一平坦表面。平坦化製程後，設置於第一接觸孔271內的金屬接觸層即為金屬接觸插塞242，而設置於第二接觸孔272內的金屬接觸層即為源極接觸插塞243。
如第6A、6B圖所示，之後，於具有金屬接觸插塞242與源極接觸插塞243之基底20上形成一遮罩圖案28。值得注意的是，遮罩圖案28主要是暴露出主動區211中全部的金屬接觸插塞242與延伸至閘極金屬區212中部分的金屬接觸插塞242，亦即僅暴露閘極匯流溝渠231內部分的金屬接觸插塞242，而未暴露出其他具有金屬材質的區域。隨後，藉由遮罩圖案28之阻隔設計，蝕刻部分金屬接觸插塞242形成一凹槽273，其中，凹槽273係隨著金屬接觸插塞242延伸至閘極金屬區212，且凹槽273的長度小於金屬接觸插塞242的長度，而凹槽273的寬度等於金屬接觸插塞242的寬度。
如第7A、7B圖所示，於凹槽273中填入一絕緣層251。其中，於凹槽273中填入絕緣層251之方法可以包括以下步驟。首先，於基底20上全面沉積一絕緣材料(圖未示)並填滿凹槽273。然後，對絕緣材料進行一平坦化製程，使絕緣材料與層間介電層252具有一平坦表面。平坦化製程後，設置於凹槽273內的絕緣材料即為絕緣層251。同樣的，平坦化製程可以包括一回蝕製程、一化學機械研磨製程或其組合，但不以此為限。之後，如第3、4圖所示，形成一圖案化金屬層於基底20上，其中圖案化金屬層包括一源極金屬層221與一閘極金屬層222，最後於基底20相對於圖案化金屬層之一面，亦即基底20的下表面上形成一汲極金屬層26。至此即完成本發明一較佳實施例之功率半導體元件。
值得注意的是，本發明之金屬接觸插塞242與源極接觸插塞243之形成方式並不以上述實施例為限。更明確的說，如第5A圖所示，上述實施例之金屬接觸插塞242與源極接觸插塞243係同時形成且使用相同材料，例如鎢。然而，在本發明另一實施例中，金屬接觸插塞242與源極接觸插塞243並未同時製作。例如，於上述實施例之第5A圖的步驟時，可以先同時於層間介電層252與基底20中形成至少一第一接觸孔271與複數個第二接觸孔272。隨後，於基底上形成一金屬接觸層(圖未示)，且利用遮罩方式，使金屬接觸層僅填入第一接觸孔271內而未填入第二接觸孔272內。之後，對金屬接觸層進行一平坦化製程，則設置於第一接觸孔271內的金屬接觸層即為金屬接觸插塞242。隨後以相同之方法形成凹槽273及接續之絕緣層251。而源極接觸插塞243再與源極金屬層221同時形成。換言之，於形成源極金屬層221時，源極金屬層221之金屬材料會同時填入第二接觸孔272而形成源極接觸插塞243。其中，在此實施例中，閘極金屬層222、第二接觸孔272與源極金屬層221之材料可以使用鋁，但並不以為限。
綜上所述，本發明之具有低閘極輸入電阻之功率半導體元件中設置有金屬接觸插塞，且金屬接觸插塞可作為一埋藏式閘極金屬匯流線路。更明確的說，本發明之金屬接觸插塞係以埋藏的方式由下方穿過設置源極金屬層的主動區，故仍能維持完整的源極金屬層。因此，相較於先前技術，本發明之金屬接觸插塞可以設置於主動區中，用以提供較低的閘極輸入電阻，且可以不需分割源極金屬層，使源極金屬層可以具有較大的面積以利後續的封裝打線製程。並且，由於金屬接觸插塞是埋藏式的，本發明更可於主動區中設置複數個具有金屬接觸插塞的埋藏式閘極金屬匯流線路，用以進一步降低閘極輸入電阻，而不會影響源極金屬層的面積。此外，本發明製作具有低閘極輸入電阻之功率半導體元件之方法，僅需於傳統製作功率半導體元件方法中增加部分步驟，故可相容於現有的製程流程中。
以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。
10．．．基底
11．．．源極金屬層
12．．．閘極金屬層
13．．．閘極金屬匯流線路
20．．．基底
201．．．重摻雜基底層
202．．．輕摻雜磊晶層
203．．．輕摻雜基體區
204．．．重摻雜基體區
211．．．主動區
212．．．閘極金屬區
221．．．源極金屬層
222．．．閘極金屬層
231．．．閘極匯流溝渠
232．．．元件溝渠
24．．．溝渠式電晶體元件
241．．．導電層
242．．．金屬接觸插塞
243．．．源極接觸插塞
244．．．閘極接觸插塞
251．．．絕緣層
252．．．層間介電層
253．．．閘極絕緣層
26．．．汲極金屬層
271．．．第一接觸孔
272．．．第二接觸孔
273．．．凹槽
28．．．遮罩圖案
第1圖繪示了習知技術中功率半導體元件之佈局圖。
第2圖繪示了本發明一較佳實施例之功率半導體元件之佈局圖。
第3圖為沿第2圖之剖線A-A’所繪示之剖面示意圖。
第4圖為沿第2圖之剖線B-B’所繪示之剖面示意圖。
第5A圖至第7B圖繪示了本發明一較佳實施例製作功率半導體元件之方法示意圖。
20．．．基底
201．．．重摻雜基底層
202．．．輕摻雜磊晶層
203．．．輕摻雜基體區
221．．．源極金屬層
222．．．閘極金屬層
231．．．閘極匯流溝渠
241．．．導電層
242．．．金屬接觸插塞
251．．．絕緣層
252．．．層間介電層
253．．．閘極絕緣層
26．．．汲極金屬層

Claims (16)

  1. 一種具有低閘極輸入電阻之功率半導體元件，包括：一基底，該基底上定義有一主動區與一閘極金屬區，且該主動區之該基底中具有至少一閘極匯流溝渠與複數個元件溝渠，其中該閘極匯流溝渠延伸至該閘極金屬區，且該等元件溝渠與該閘極匯流溝渠相連接；至少一溝渠式電晶體，設置於該主動區之該基底中且設置於該閘極匯流溝渠之至少一側；一導電層與一金屬接觸插塞，堆疊設置於該閘極匯流溝渠中；一絕緣層與一層間介電層，設置於該基底上，其中該絕緣層完全覆蓋該主動區之該金屬接觸插塞，且部分覆蓋該閘極金屬區以暴露位於該閘極金屬區之部分該金屬接觸插塞，而該層間介電層覆蓋該導電層；以及一圖案化金屬層，設置該層間介電層與該絕緣層上，其中該圖案化金屬層包括一閘極金屬層與一源極金屬層分別設置於該閘極金屬區與該主動區，且該閘極金屬層電性連接至該金屬接觸插塞用以提供一閘極電壓，而該源極金屬層覆蓋於該絕緣層上且電性連接至該溝渠式電晶體用以提供一源極電壓。
  2. 如請求項第1項所述之功率半導體元件，其中該導電層同時設置於該等元件溝渠中。
  3. 如請求項第2項所述之功率半導體元件，另包括一閘極絕緣層設置於該閘極匯流溝渠與該等元件溝渠之表面，用以隔絕該導電層與該基底。
  4. 如請求項第1項所述之功率半導體元件，另包括至少一源極接觸插塞，設置於任兩相鄰之該元件溝渠之間，且電性連接至該源極金屬層。
  5. 如請求項第1項所述之功率半導體元件，另包括一汲極金屬層設置於該基底相對於該圖案化金屬層之一面上。
  6. 如請求項第1項所述之功率半導體元件，其中該導電層包括摻雜多晶矽，而該金屬接觸插塞包括鎢。
  7. 一種具有低閘極輸入電阻之功率半導體元件之製作方法，包含：提供一基底，該基底上定義有一主動區與一閘極金屬區，且該主動區之該基底中具有至少一閘極匯流溝渠與複數個元件溝渠，其中該閘極匯流溝渠延伸至該閘極金屬區，且該等元件溝渠與該閘極匯流溝渠相連接；於該閘極匯流溝渠中形成一導電層，並於該導電層上覆蓋一層間介電層；於該層間介電層與該基底中形成一金屬接觸插塞，其中該金屬接觸插塞設置於該閘極匯流溝渠中，並由該主動區延伸至該閘 極金屬區；蝕刻部分該金屬接觸插塞以形成一凹槽，該凹槽延伸至該閘極金屬區；於該凹槽中填入一絕緣層，以完全覆蓋該主動區之該金屬接觸插塞；以及形成一圖案化金屬層於該絕緣層與該層間介電層上，其中該圖案化金屬層包括一閘極金屬層與一源極金屬層，分別設置於該閘極金屬區與該主動區，且該閘極金屬層電性連接至該金屬接觸插塞，而該源極金屬層覆蓋於該絕緣層上。
  8. 如請求項第7項所述之製作方法，其中該導電層同時形成於該等元件溝渠中。
  9. 如請求項第8項所述之製作方法，另包括分別於該閘極匯流溝渠與該等元件溝渠之表面形成一閘極絕緣層，用以隔絕該導電層與該基底。
  10. 如請求項第7項所述之製作方法，另包括於該層間介電層與該基底中形成複數個源極接觸插塞，其中各該源極接觸插塞設置於任兩相鄰之該等元件溝渠之間且電性連接至該源極金屬層。
  11. 如請求項第10項所述之製作方法，其中該等源極接觸插塞與該金屬接觸插塞係同時形成。
  12. 如請求項第11項所述之製作方法，其中形成該金屬接觸插塞與該等源極接觸插塞之步驟包括：於該層間介電層與該基底中形成至少一第一接觸孔與複數個第二接觸孔；於具有該第一接觸孔與該等第二接觸孔的基底上形成一金屬接觸層；以及平坦化該金屬接觸層，使該金屬接觸層與該層間介電層具有一平坦表面且形成該金屬接觸插塞與該等源極接觸插塞。
  13. 如請求項第10項所述之製作方法，其中該等源極接觸插塞與該源極金屬層同時形成。
  14. 如請求項第13項所述之製作方法，其中形成該金屬接觸插塞與該等源極接觸插塞之步驟包括：於該層間介電層與該基底中形成至少一第一接觸孔與複數個第二接觸孔；僅於該第一接觸孔內形成該金屬接觸插塞；以及形成該源極金屬層時同時將該源極金屬層之材料填入該等第二接觸孔內，以形成該等源極接觸插塞。
  15. 如請求項第7項所述之製作方法，其中於該凹槽中填入該絕緣層之步驟包括： 於該基底上全面沉積一絕緣材料並填滿該凹槽；以及平坦化該絕緣材料，使該絕緣材料與該層間介電層具有一平坦表面且形成該絕緣層。
  16. 如請求項第7項所述之製作方法，另包括於該基底相對於該圖案化金屬層之一面上形成一汲極金屬層。
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