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JP2014220465A - 半導体装置 - Google Patents

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JP2014220465A
JP2014220465A JP2013100429A JP2013100429A JP2014220465A JP 2014220465 A JP2014220465 A JP 2014220465A JP 2013100429 A JP2013100429 A JP 2013100429A JP 2013100429 A JP2013100429 A JP 2013100429A JP 2014220465 A JP2014220465 A JP 2014220465A
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gate electrode
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芳宏 高石
Yoshihiro Takaishi
芳宏 高石
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PS4 Luxco SARL
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Abstract

【課題】リソグラフィにおける光近接効果の影響を回避してコンタクトホール形成の容易性を確保すること。【解決手段】半導体基板上の活性領域に配置される複数の縦型トランジスタを並列に接続する一つの並列トランジスタ（５０Ａ）を有する半導体装置（１００）において、並列トランジスタ（５０Ａ）は、半導体基板（１）の主面に垂直な方向に突き出す複数の半導体ピラー（５Ａ１，５Ａ２）と、複数の半導体ピラーの下方に配置される下部拡散層（９ａ）と、複数の半導体ピラーの上部にそれぞれ配置される複数の上部拡散層（１９ＡＡ，１９ＡＢ）と、複数の半導体ピラーの側面全体にゲート絶縁膜（１０）を介して配置されるゲート電極（１１ａ）と、で構成される。複数の上部拡散層（１９ＡＡ，１９ＡＢ）は、当該複数の上部拡散層の上に配置される一つの上部コンタクトプラグ（３０Ａ）に接続される。【選択図】図４

Description

本発明は、半導体装置に関し、特に、縦型トランジスタを有する半導体装置に関する。
近年、トランジスタを微細化する技術として、縦型トランジスタが提案されている。縦型トランジスタは、半導体基板の主面（トランジスタを形成する面、すなわち、Ｘ方向とＹ方向とによって規定されるＸＹ平面）に対して、垂直方向（Ｚ方向）に延びる半導体ピラー（基柱）をチャネルとして用いるトランジスタである。
具体的には、縦型トランジスタは、半導体基板から立ち上がるように半導体ピラーが設けられており、半導体ピラーの周囲には、ゲート絶縁膜を介してゲート電極が設けられている。半導体ピラーの下部にはドレイン領域およびドレイン電極が設けられ、半導体ピラーの上部にはソース領域及びソース電極が設けられている。
この縦型トランジスタは、チャネルを基板主面に平行に配置した従来のトランジスタと比べて、平面上の占有面積が小さく、チャネル長（ゲート長）を長くしてもトランジスタの平面上の占有面積の増加がない。そのため、トランジスタの平面上の占有面積を大きくしなくても、短チャネル効果が抑制できる。また、縦型トランジスタは、チャネルの完全空乏化が可能となり、良好なＳ値（Subthreshold swing value）および大きなドレイン電流が得られるという利点を有している。
ここで、縦型トランジスタを用いた半導体装置は、トランジスタの特性を維持しつつ、高い電流駆動能力を得るために、半導体ピラーを複数設けて、それら複数の半導体ピラーの上下部に設けた上部拡散層と下部拡散層とを夫々並列に接続する場合がある。この際、上部拡散層を並列接続するには、半導体ピラーの太さ（シリコン基板の基板表面に平行な面で切った断面の大きさ）よりも細いコンタクトプラグを各々の縦型トランジスタの上部拡散層へ個別に接続し、さらに各々のコンタクトプラグの上面を１本の配線に接続することで実現している。
特許文献１には、４つの縦型トランジスタを並列に接続する一つの並列トランジスタの構成が開示されている。
特開２００９−０８１３８９号公報（段落［００３２］、図２）
特許文献１に記載された並列トランジスタでは、一つの活性領域に４つの縦型トランジスタが配置されている。各々の縦型トランジスタは上部拡散層を有し、各々の上部拡散層に対して個別のコンタクトホールが配置され、コンタクトホールを埋設する個別のコンタクトプラグが配置されている。個別のコンタクトプラグは上層に配置される同一の配線に接続されることにより４つの縦型トランジスタからなる一つの並列トランジスタが構成されている。
しかしながら、半導体装置の微細化により、リソグラフィ法を用いて近接する複数のコンタクトホールパターンを形成する場合、光近接効果の影響が顕著となってホトマスクに忠実なパターンが形成できなくなる。その結果、コンタクトプラグの導通が確保できない問題が顕在化してきた。また、平面視においてコンタクトプラグの位置ずれが生じると、上部拡散層に対する接続面積が低下して配線抵抗が増大するので、縦型トランジスタの特性が安定しない問題がある。
本発明のある観点における半導体装置は、半導体基板上の活性領域に配置される複数の縦型トランジスタを並列に接続する一つの並列トランジスタを有し、並列トランジスタは、半導体基板の主面に垂直な方向に突き出す複数の半導体ピラーと、複数の半導体ピラーの下方に配置される下部拡散層と、複数の半導体ピラーの上部にそれぞれ配置される複数の上部拡散層と、複数の半導体ピラーの側面全体にゲート絶縁膜を介して配置されるゲート電極と、で構成され、複数の上部拡散層は当該複数の上部拡散層の上に配置される一つの上部コンタクトプラグに接続される構成となる。
本発明の他の観点における半導体装置は、半導体基板の主面に配置される素子分離領域と、素子分離領域に囲まれ第１方向に隣接する第１活性領域および第２活性領域と、第１活性領域および第２活性領域に挟まれる中間素子分離領域と、を有する半導体装置であって、
第１活性領域は、中間素子分離領域に隣接する第１半導体ピラーと、第１半導体ピラーの上部に位置する第１上部拡散層と、第１半導体ピラーに対して第１方向に隣接する第２半導体ピラーと、第２半導体ピラーの上部に位置する第２上部拡散層と、第１半導体ピラーと第２半導体ピラーの周囲を囲んで連続する第１ゲート電極と、を備え、
第２活性領域は、中間素子分離領域に隣接する第３半導体ピラーと、第３半導体ピラーの上部に位置する第３上部拡散層と、第３半導体ピラーに対して第１方向に隣接する第４半導体ピラーと、第４半導体ピラーの上部に位置する第４上部拡散層と、第３半導体ピラーと第４半導体ピラーの周囲を囲んで連続する第２ゲート電極と、を備え、
中間素子分離領域は、第１活性領域と第２活性領域に跨って第１方向に延在するダミーピラーと、ダミーピラーの周囲を囲む給電用ゲート電極と、を備え、
第１ゲート電極と第２ゲート電極とは給電用ゲート電極に各々接続され、
第１上部拡散層および第２上部拡散層は一つの第１上部コンタクトプラグに接続され、
第３上部拡散層および第４上部拡散層は一つの第２上部コンタクトプラグに接続される構成となる。
本発明の半導体装置によれば、個々の上部拡散層に対して個別の上部コンタクトプラグを配置するのではなく、一括して複数の上部拡散層に接続された一つの上部コンタクトプラグを配置しているので、リソグラフィにおける光近接効果の影響を回避してコンタクトホール形成の容易性を確保できる。また、コンタクトホールの位置ずれが発生したとしても一括開口コンタクトホールとなっているので上部拡散層とコンタクトプラグの接続面積を確保でき接続面積の低減を緩和して、縦型トランジスタの特性を安定化させることができる。
本発明の第１の実施形態に係る半導体装置の構造を示す模式図（平面図）である。 図１の線Ａ-Ａ’についての断面図である。 図１の線Ｂ-Ｂ’についての断面図である。 図１の線Ｃ-Ｃ’についての断面図である。 本発明の第２の実施形態に係る半導体装置の構造を示す模式図（平面図）である 図５の線Ａ-Ａ’についての断面図である。 図５の線Ｂ-Ｂ’についての断面図である。 図５の線Ｃ-Ｃ’についての断面図である。 本発明の第１の実施形態に係る半導体装置の製造方法を説明するための、第１の工程を示す図（平面図）である。 図９の線Ｃ-Ｃ’についての断面図である。 本発明の第１の実施形態に係る半導体装置の製造方法を説明するための、第２の工程を示す図（平面図）である。 図１１の線Ｂ-Ｂ’についての断面図である。 図１１の線Ｃ-Ｃ’についての断面図である。 本発明の第１の実施形態に係る半導体装置の製造方法を説明するための、第３の工程を示す図（平面図）である。 図１４の線Ｂ-Ｂ’につての断面図である。 図１４の線Ｃ-Ｃ’についての断面図である。 本発明の第１の実施形態に係る半導体装置の製造方法を説明するための、第４の工程を示す図（線Ｃ-Ｃ’についての断面図）である。 本発明の第１の実施形態に係る半導体装置の製造方法を説明するための、第５の工程を示す図（線Ｃ-Ｃ’についての断面図）である。 本発明の第１の実施形態に係る半導体装置の製造方法を説明するための、第６の工程を示す図（平面図）である。 図１９の線Ｂ-Ｂ’についての断面図である。 図１９の線Ｃ-Ｃ’についての断面図である。 本発明の第３および第４実施形態に係る半導体装置の構成を説明するための図であって、（ａ）は平面図、（ｂ）は等価回路図である。
［第１実施形態］
本発明の第１の実施形態について、図面に基づき詳細に説明する。以下の図面においては、各構成をわかりやすくするために、実際の構成と各構成における縮尺や数等が異なっている。また、Ｘ-Ｙ-Ｚ座標系を設定し、各構成の配置を説明する。この座標系において、Ｚ方向（第３方向）はシリコン基板の主面に垂直な方向であり、Ｘ方向（第２方向）はシリコン基板の主面と水平な面においてＺ方向と直交する方向であって、Ｙ方向（第１方向）はシリコン基板の主面と水平な面においてＸ方向と直交する方向である。他の実施形態においても同じ構成となる。
（半導体装置）
図１から図４を参照して、本発明の第１の実施形態に係る半導体装置１００の構成を説明する。
まず、図１に示すように、第１の実施形態に係る半導体装置１００は、ｐ型シリコン単結晶からなるシリコン基板１である半導体基板上において、ＳＴＩ（Shallow Trench Isolation）で構成される素子分離領域２と、素子分離領域２で囲まれ半導体基板からなる第１活性領域１Ａ並びに第２活性領域１Ｂと、を備えている。素子分離領域２の内、特に第１活性領域１Ａと第２活性領域１Ｂとで挟まれる領域に位置する素子分離領域２については、中間素子分離領域２Ａと記載することとする。したがって、第１活性領域１Ａと第２活性領域１Ｂとは、中間素子分離領域２Ａを介してＹ方向に隣接している。
図１では、第１活性領域１Ａの構成と第２活性領域１Ｂの構成とが、間に位置する中間素子分離領域２ＡのＸ方向に横断する中心線に対してＹ方向に線対称の位置関係で配置されている。しかしながら、本発明はこれに限るものではなく、各々の活性領域の大きさやトランジスタの配置数などが異なっていても構わない。また、本発明はいずれかの活性領域内に別の構成要素が付加されて配置されていても構わない。
説明の便宜上、図１に記載された２つの活性領域１Ａと１Ｂにおける構成は同じとしているので、これ以降は主に第１活性領域１Ａの構成について説明する。なお、第１活性領域１Ａの構成要素には符号の末尾にＡを付与しており、同様に第２活性領域１Ｂの構成要素には符号の末尾にＢを付与している。また、活性領域１Ａ並びに１Ｂの構成要素を区別せずに総称する場合は、末尾の符号を省略するものとする。
第１活性領域１Ａ内には、縦型トランジスタからなる第１トランジスタ５０Ａ１と第２トランジスタ５０Ａ２の２つのトランジスタがＹ方向に並べて配置されている。各トランジスタ５０Ａ１、５０Ａ２の周囲に位置する第１活性領域１Ａの表面部分には不純物拡散層が設けられ、各トランジスタ５０Ａ１、５０Ａ２に共有される第１下部拡散層９ａを構成している。第１下部拡散層９ａには、２つのトランジスタ５０Ａ１及び５０Ａ２に共有される第１下部拡散層コンタクトプラグ（第１下部コンタクトプラグ）３１Ａが配置されている。２つのトランジスタ５０Ａ１及び５０Ａ２は、その上に配置される一つの第１上部拡散層コンタクトプラグ（第１上部コンタクトプラグ）３０Ａによって、相互に接続される構成となっている。したがって、２つのトランジスタ５０Ａ１及び５０Ａ２の各々は、第１下部拡散層９ａを共有することにより下部が接続され、第１上部コンタクトプラグ３０Ａを配置することにより上部が接続される構成となっている。すなわち、２つの縦型トランジスタ５０Ａ１及び５０Ａ２は第１上部コンタクトプラグ３０Ａで並列接続された一つの第１並列トランジスタ５０Ａを構成している。
第２活性領域１Ｂにおいても同様に、第３トランジスタ５０Ｂ１と第４トランジスタ５０Ｂ２の２つのトランジスタと、各トランジスタ５０Ｂ１、５０Ｂ２に共有される第２下部拡散層９ｂと、第２下部拡散層９ｂに接続する第２下部拡散層コンタクトプラグ（第２下部コンタクトプラグ）３１Ｂが配置されている。また、各トランジスタ５０Ｂ１、５０Ｂ２は、その上に配置される一つの第２上部拡散層コンタクトプラグ（第２上部コンタクトプラグ）３０Ｂによって相互に接続され一つの第２並列トランジスタ５０Ｂを構成している。
活性領域１Ａ並びに１Ｂと、その間に位置する中間素子分離領域２Ａを含む矩形のピラー溝形成領域Ａが配置されている。後述するように、ピラー溝形成領域Ａ内の第１活性領域１Ａと中間素子分離領域２Ａの境界、並びに第２活性領域１Ｂと中間素子分離領域２Ａの境界には、各活性領域における２つの縦型トランジスタのゲート電極にゲート電圧を印加するためのダミーピラー６が配置されている。
ダミーピラー６は、第１活性領域１Ａ側に配置される第１ダミーシリコンピラー６Ａと、第２活性領域１Ｂ側に配置される第２ダミーシリコンピラー６Ｂと、中間素子分離領域２Ａ内に配置されるダミー絶縁膜ピラー６Ｃとで構成される。第１ダミーシリコンピラー６Ａとダミー絶縁膜ピラー６Ｃとは、一側面が接触して合体した第１複合ピラーを構成している。同様に、第２ダミーシリコンピラー６Ｂとダミー絶縁膜ピラー６Ｃとも第２複合ピラーを構成している。ダミー絶縁膜ピラー６Ｃは、第１活性領域１Ａと第２活性領域１Ｂとに跨り、中間素子分離領域２ＡをＹ方向に縦断して配置される。すなわち、ダミーピラー６は、ダミー絶縁膜ピラー６Ｃを共有し、そのＹ方向の両端部に第１及び第２複合ピラーが配置される構成となる。
第１活性領域１Ａにおいて、各々のトランジスタ５０Ａ１、５０Ａ２のチャネルを構成する各々のシリコンピラー（半導体ピラー）５Ａは、Ｘ方向（第２方向）の幅およびＸ方向に垂直なＹ方向（第１方向）の幅が同一の矩形となるように構成されている。リソグラフィにおけるパターンの解像限界、すなわち最小加工寸法をＦとした場合、シリコンピラー５ＡのＸ方向およびＹ方向の幅はＦで構成される。ここではＦを例えば３０ｎｍとする。なお、各々のシリコンピラー５Ａの平面形状は、矩形に限らず、円形であっても良い。円形の場合は直径を３０ｎｍとする。
上記のように、各々のシリコンピラー５Ａは、各々のトランジスタ５０Ａ１、５０Ａ２のチャネル部を構成する。すなわち、第１シリコンピラー５Ａ１は、第１トランジスタ５０Ａ１のチャネル部に対応しており、第２シリコンピラー５Ａ２は、第２トランジスタ５０Ａ２のチャネル部に対応している。
第２活性領域１Ｂにおいても同様に、第３シリコンピラー５Ｂ１は、第３トランジスタ５０Ｂ１のチャネル部に対応し、第４シリコンピラー５Ｂ２は、第４トランジスタ５０Ｂ２のチャネル部に対応している。
第１活性領域１Ａにおいて、各々のトランジスタ５０Ａ１、５０Ａ２の直上には、後述するように、個別のシリコンプラグ１９Ａａ、１９Ａｂが配置されている。また、個別のシリコンプラグ１９Ａａ、１９Ａｂに共有される第１上部コンタクトプラグ３０Ａ及び第１上部プラグ配線３３Ａが重なる位置に配置されている。
例えば、第１活性領域１Ａにおいて、２つのトランジスタ５０Ａ１、５０Ａ２と、対応するシリコンプラグ１９Ａａ、１９Ａｂとは、平面視において、互いに重なって配置されている。第１上部コンタクトプラグ３０Ａは、２つのトランジスタ５０Ａ１、５０Ａ２の配置に沿って、２つのシリコンプラグ１９Ａａ、１９Ａｂに共有されるようにＹ方向へ延在して配置されている。第１上部プラグ配線３３Ａは、第１上部コンタクトプラグ３０Ａとシリコンプラグ１９Ａａ、１９Ａｂを介して、各々のトランジスタ５０Ａ１、５０Ａ２を構成している拡散層１６ａａ、１６ａｂと接続されており、各々のトランジスタ５０Ａ１、５０Ａ２への給電配線となっている。
このように、第１活性領域１Ａにおいて、２つのトランジスタ５０Ａ１及び５０Ａ２は、第１上部コンタクトプラグ３０Ａによって並列に接続されており、１つの第１並列トランジスタ５０Ａを構成している。この第１上部コンタクトプラグ３０Ａは、Ｙ方向へ延在させているが、これに限定されることは無く、Ｘ方向あるいはＸ方向並びにＹ方向へ延在させても良い。
第２活性領域１Ｂにおいても同様の構成となっている。
すなわち、第２活性領域１Ｂにおいて、各々のトランジスタ５０Ｂ１、５０Ｂ２の直上には、後述するように、個別のシリコンプラグ１９Ｂａ、１９Ｂｂが配置されている。また、個別のシリコンプラグ１９Ｂａ、１９Ｂｂに共有される第２上部コンタクトプラグ３０Ｂ及び第２上部プラグ配線３３Ｂが重なる位置に配置されている。
例えば、第２活性領域１Ｂにおいて、２つのトランジスタ５０Ｂ１、５０Ｂ２と、対応するシリコンプラグ１９Ｂａ、１９Ｂｂとは、平面視において、互いに重なって配置されている。第２上部コンタクトプラグ３０Ｂは、２つのトランジスタ５０Ｂ１、５０Ｂ２の配置に沿って、２つのシリコンプラグ１９Ｂａ、１９Ｂｂに共有されるようにＹ方向へ延在して配置されている。第２上部プラグ配線３３Ｂは、第２上部コンタクトプラグ３０Ｂとシリコンプラグ１９Ｂａ、１９Ｂｂを介して、各々のトランジスタ５０Ｂ１、５０Ｂ２を構成している拡散層１６ｂａ、１６ｂｂと接続されており、各々のトランジスタ５０Ｂ１、５０Ｂ２への給電配線となっている。
このように、第２活性領域１Ｂにおいて、２つのトランジスタ５０Ｂ１及び５０Ｂ２は、第２上部コンタクトプラグ３０Ｂによって並列に接続されており、１つの第２並列トランジスタ５０Ｂを構成している。この第１上部コンタクトプラグ３０Ｂは、Ｙ方向へ延在させているが、これに限定されることは無く、Ｘ方向あるいはＸ方向並びにＹ方向へ延在させても良い。
第１シリコンピラー５Ａ１と第３シリコンピラー５Ｂ１とに挟まれＹ方向に隣接するように、矩形のダミーピラー６が一定の間隔で配置される。矩形のダミーピラー６は、第１活性領域１Ａ、第２活性領域１Ｂ並びに中間素子分離領域２Ａの各々に跨って配置されている。ここでは、一定の間隔をＦ（３０ｎｍ）としている。
上述したように、ダミーピラー６は、第１活性領域１Ａ側に配置される第１ダミーシリコンピラー６Ａと、第２活性領域１Ｂ側に配置される第２ダミーシリコンピラー６Ｂと、中間素子分離領域２Ａ内に配置される１つのダミー絶縁膜ピラー６Ｃとで構成されている。
第１ダミーシリコンピラー６Ａにおける一方の側面は、ダミー絶縁膜ピラー６Ｃにおける一方の側面と接触して一体となっており、第２ダミーシリコンピラー６Ｂにおける一方の側面も同様である。ダミー絶縁膜ピラー６ＣのＹ方向の幅Ｗ２は１．５Ｆ〜３Ｆに設定される。また、第１ダミーシリコンピラー６Ａのおよび第２ダミーシリコンピラー６Ｂの各々のＹ方向Ｗ１およびＷ２は、Ｆ／２〜Ｆに設定される。
ダミー絶縁膜ピラー６Ｃの直上には、矩形状のゲート給電コンタクトプラグ（ゲート給電プラグ）４１が配置されている。ゲート給電プラグ４１は、ダミー絶縁膜ピラー６Ｃと部分的に重なる位置に配置されているが、Ｘ方向においてダミー絶縁膜ピラー６Ｃの外側へ若干はみ出した構成となっている。なお図１では、ゲート給電プラグ４１がダミー絶縁膜ピラー６ＣのＸ方向における両側面部にオーバーラップしているが、本発明は、これに限るものではなく、いずれかの側面部にオフセットしていれば良い。
次に、図２から図４の断面図を参照しながら、図１と同様に主に第１および第２活性領域１Ａおよび１Ｂにおける個々のトランジスタ５０Ａ１、５０Ａ２、５０Ｂ１、５０Ｂ２の断面構造について、説明する。図２は、図１の線Ａ−Ａ’についての断面図、図３は図１の線Ｂ−Ｂ’についての断面図、図４は図１の線Ｃ−Ｃ’についての断面図を各々示している。
図３、図４に示すように、第１活性領域１Ａには、第１活性領域１Ａの掘り下げられた表面から立ち上がる第１シリコンピラー５Ａ１および第２シリコンピラー５Ａ２が配置されている。第１シリコンピラー５Ａ１および第２シリコンピラー５Ａ２の側面には、ゲート絶縁膜１０を介して第１ゲート電極１１ａが設けられる。第１ゲート電極１１ａは、各々隣接するシリコンピラー５Ａ１および５Ａ２間の空間を埋設することによって相互に接続され、複数のシリコンピラー５Ａ１および５Ａ２に共有される第１ゲート電極１１ａを構成している。
第２活性領域１Ｂに配置される第３シリコンピラー５Ｂ１および第４シリコンピラー５Ｂ２の側面にも同様に、第２ゲート電極１１ｃが配置されている。
一方、ダミーピラー６の側面には給電用ゲート電極１１ｂが設けられ、給電用ゲート電極１１ｂと、第１ゲート電極１１ａおよび第２ゲート電極１１ｃと、はダミーピラー６に最も近接するシリコンピラー５Ａ１および５Ｂ１との間の空間を埋設することによって接続されている。したがって、第１並列トランジスタ５０Ａと第２並列トランジスタ５０Ｂとはゲート電極を共有する構成となる。
図２に示すように、ゲート給電プラグ４１は、平面視においてダミー絶縁膜ピラー６ＣからＸ方向にはみ出した部分でダミー絶縁膜ピラー６Ｃの側面に設けられた給電用ゲート電極１１ｂの上面と接続されている。図２および図３に示されるように、各々のピラー側面に配置される給電用ゲート電極１１ｂおよび第１ゲート電極１１ａのＸ方向の厚さは２０ｎｍとしている。第２ゲート電極１１ｃも同じ厚さで構成される。ゲート電極１１の厚さを２０ｎｍとしているので、前述のように３０ｎｍとした各々のシリコンピラーの間の空間、およびシリコンピラーとダミーピラーの間の空間は、いずれもゲート電極１１の厚みの２倍以下とされている。
したがって、第１シリコンピラー５Ａ１と第２シリコンピラー５Ａ２とダミーピラー６の側面に設けられた厚さ２０ｎｍのゲート電極１１は、各々のピラー間隔がゲート電極１１の膜厚の２倍以下とされた３０ｎｍの部分で互いに接触し、１つのゲート電極として機能する。この構成により、ダミーピラー６の給電用ゲート電極１１ｂから印加されたゲート電圧は、第１シリコンピラー５Ａ１の第１ゲート電極１１ａを介して、第２シリコンピラー５Ａ２の第１ゲート電極１１ａに印加される。
第２ゲート電極１１ｃも同様の構成となっている。
図３、図４に示すように、第１活性領域１Ａには、半導体の基柱である第１シリコンピラー５Ａ１と第２シリコンピラー５Ａ２が立設されている。また、第２活性領域１Ｂには、第３シリコンピラー５Ｂ１と第４シリコンピラー５Ｂ２が立設されている。４つのシリコンピラー５Ａ１、５Ａ２、５Ｂ１、５Ｂ２は、同一の高さとなるように配置されている。また、各々のシリコンピラー５Ａ１、５Ａ２、５Ｂ１、５Ｂ２の太さ（シリコン基板１の基板表面に平行な面で切った断面の大きさ）は、完全空乏化が可能な太さにしている。
各々のトランジスタ５０は、シリコンピラー５の上端部と下端部に、それぞれ不純物拡散層を有している。シリコンピラー５の上端部に位置した拡散層１６はソース／ドレインの一方であり、シリコンピラー５Ａの下端部に位置した下部拡散層９はソース／ドレインの他方である。拡散層１６と下部拡散層９との間に挟まれたシリコンピラー５の中央部は、チャネル部を構成している。
第１シリコンピラー５Ａ１の上端部にはｎ型半導体層からなる第１拡散層１６ａａが配置されている。また、第１拡散層１６ａａの上面には第１シリコンプラグ１９Ａａが接続されている。第１シリコンプラグ１９Ａａはｎ型不純物を含有するｎ型半導体層で構成される。したがって、第１拡散層１６ａａと第１シリコンプラグ１９Ａａとは、各々別工程で形成されるものであるが、同じｎ型半導体層として一体化されているものである。
以下の説明では、第１拡散層１６ａａと第１シリコンプラグ１９Ａａとを合体させて第１上部拡散層１９ＡＡと記載する。したがって、第１トランジスタ５０Ａ１は、第１上部拡散層１９ＡＡを有する構成となっている。
同様に、第２トランジスタ５０Ａ２は、第２拡散層１６ａｂと第２シリコンプラグ１９Ａｂが一体化した第２上部拡散層１９ＡＢを有し、第３トランジスタ５０Ｂ１は、第３拡散層１６ｂａと第３シリコンプラグ１９Ｂａが一体化した第３上部拡散層１９ＢＡを有している。さらに、第４トランジスタ５０Ｂ２は、第４拡散層１６ｂｂと第４シリコンプラグ１９Ｂｂが一体化した第４上部拡散層１９ＢＢを有する構成となっている。
第１および第２シリコンピラー５Ａ１、５Ａ２と、第１ダミーシリコンピラー６Ａの周囲に位置する第１活性領域１Ａの掘り下げられた上面には、絶縁膜８が設けられている。絶縁膜８は、第１および第２シリコンピラー５Ａ１、５Ａ２と第１ダミーシリコンピラー６Ａの周囲を覆って、素子分離領域２に達している。第１下部拡散層９ａは、絶縁膜８の下方で絶縁膜８と重なるように配置されており、絶縁膜８によって第１下部拡散層９ａと第１ゲート電極１１ａとが電気的に絶縁されている。第１下部拡散層９ａは、２つのシリコンピラー５Ａ１、５Ａ２同士を電気的に接続しており、第１トランジスタ５０Ａ１と第２トランジスタ５０Ａ２に共通の下部拡散層を構成する。
第２下部拡散層９ｂも同様の構成で絶縁膜８の下に位置し、絶縁膜８により第２ゲート電極１１ｃと第２下部拡散層９ｂとを絶縁すると共に、第３トランジスタ５０Ｂ１と第４トランジスタ５０Ｂ２に共通の下部拡散層を構成している。
図３に示すように、第１下部拡散層９ａの上面には第１下部コンタクトプラグ３１Ａを介して第１下部プラグ配線３４Ａが配置される構成となっている。第２活性領域１Ｂに配置される第２下部拡散層９ｂも同様の構成で、第２下部コンタクトプラグ３１Ｂを介して第２下部プラグ配線３４Ｂに接続されている。
第１および第２シリコンピラー５Ａ１および５Ａ２、第３および第４シリコンピラー５Ｂ１および５Ｂ２、第１ダミーシリコンピラー６Ａ、第２ダミーシリコンピラー６Ｃの各々の側面には、ゲート絶縁膜１０が配置される。第１および第２シリコンピラー５Ａ１および５Ａ２の側面には、ゲート絶縁膜１０を介して、厚さ２０ｎｍの第１ゲート電極１１ａが配置されており、第３および第４シリコンピラー５Ｂ１および５Ｂ２の側面には、ゲート絶縁膜１０を介して、厚さ２０ｎｍの第２ゲート電極１１ｃが配置されている。また、ダミーピラー６の側面に厚さ２０ｎｍの給電用ゲート電極１１ｂが配置されている。なおダミー絶縁膜ピラー６Ｃの側面には、ゲート絶縁膜を介することなく給電用ゲート電極１１ｂのみが配置されている。
第１活性領域１Ａにおいて、ゲート絶縁膜１０は、シリコンピラー５Ａ１および５Ａ２の外周面を覆って絶縁膜８と接続されている。シリコンピラー５Ａ１および５Ａ２のチャネル部と第１および第２上部拡散層１９ＡＡおよび１９ＡＢと第１下部拡散層９ａは、ゲート絶縁膜１０と絶縁膜８によって、第１ゲート電極１１ａと電気的に絶縁されている。
第２活性領域１Ｂにおいても同様に、ゲート絶縁膜１０は、シリコンピラー５Ｂ１および５Ｂ２の外周面を覆って絶縁膜８と接続されている。シリコンピラー５Ｂ１および５Ｂ２のチャネル部と第３および第４上部拡散層１９ＢＡおよび１９ＢＢと第２下部拡散層９ｂは、ゲート絶縁膜１０と絶縁膜８によって、第２ゲート電極１１ｃと電気的に絶縁されている。
図４に示したように、第１活性領域１Ａに配置される、第１トランジスタ５０Ａ１は第１下部拡散層９ａと第１上部拡散層１９ＡＡとゲート絶縁膜１０と第１ゲート電極１１ａとで構成され、第２トランジスタ５０Ａ２は第１下部拡散層９ａと第２上部拡散層１９ＡＢとゲート絶縁膜１０と第１ゲート電極１１ａとで構成される。また、第２活性領域１Ｂに配置される、第３トランジスタ５０Ｂ１は第２下部拡散層９ｂと第３上部拡散層１９ＢＡとゲート絶縁膜１０と第２ゲート電極１１ｃとで構成され、第４トランジスタ５０Ｂ２は第２下部拡散層９ｂと第４上部拡散層１９ＢＢとゲート絶縁膜１０と第２ゲート電極１１ｃとで構成される。
素子分離領域２とダミーピラー６の上には、マスク膜４が設けられている。ゲート電極１１と絶縁膜８を覆うように、第１層間絶縁膜１２が設けられている。第１層間絶縁膜１２は、ピラー溝形成領域Ａ内の凹部を埋設して設けられている。すなわち、第１層間絶縁膜１２は、素子分離領域２とマスク膜４の壁面に囲まれた領域に設けられている。マスク膜４と第１層間絶縁膜１２の上面には、ストッパー膜２１が設けられており、さらにストッパー膜２１を覆って第２層間絶縁膜２０が設けられている。
図２、図４に示すように、第２層間絶縁膜２０の上面には、ゲート給電配線４２が配置されている。ゲート給電配線４２は、第２層間絶縁膜２０およびストッパー膜２１を貫通するゲート給電プラグ４１によって給電用ゲート電極１１ｂの上面に接続されている。
また、図３、図４に示すように、第２層間絶縁膜２０の上面には、第１上部プラグ配線３３Ａが配置される。第１上部プラグ配線３３Ａは、第１上部コンタクトプラグ３０Ａを介して第１上部拡散層１９ＡＡおよび第２上部拡散層１９ＡＢに接続されている。
第２上部プラグ配線３３Ｂも同様の構成となっている。すなわち、第２上部プラグ配線３３Ｂは、第２上部コンタクトプラグ３０Ｂを介して第３上部拡散層１９ＢＡおよび第４上部拡散層１９ＢＢに接続されている。
さらに、図３に示すように、第２層間絶縁膜２０の上面には、第１下部プラグ配線３４Ａが配置されている。第１下部プラグ配線３４Ａは、第２層間絶縁膜２０、ストッパー膜２１、第１層間絶縁膜１２及び絶縁膜８を貫通する第１下部コンタクトプラグ３１Ａによって、第１下部拡散層９ａと接続されている。第１下部拡散層９ａは、半導体基板中にヒ素等のｎ型不純物を注入したｎ型半導体層で構成される。
また図示はしないが、第２層間絶縁膜２０の上面には、第２下部プラグ配線３４Ｂが配置されている。第２下部プラグ配線３４Ｂは、第２層間絶縁膜２０、ストッパー膜２１、第１層間絶縁膜１２及び絶縁膜８を貫通する第２下部コンタクトプラグ３１Ｂによって、第２下部拡散層９ｂと接続されている。第２下部拡散層９ｂは、半導体基板中にヒ素等のｎ型不純物を注入したｎ型半導体層で構成される。
各々のシリコンプラグの側面には、サイドウォール絶縁膜１８と絶縁膜１７が配置されており、サイドウォール絶縁膜１８と絶縁膜１７によって、シリコンプラグとゲート電極１１ａ、１１ｃとが電気的に絶縁されている。
このように、第１の実施形態に係る半導体装置１００では、上部コンタクトプラグ３０を介して、上部拡散層が上部プラグ配線３３に接続されている。このとき、上部コンタクトプラグ３０は、各々のトランジスタを構成する各々の上部拡散層の上面に跨って配置されており、各々の上部拡散層に共有される構成となっている。
このような構成によって、上部コンタクトプラグ３０の配置位置が上部拡散層に対してずれた場合でも、ずれた方向に延在している上部コンタクトプラグ３０の底面が新たに上部拡散層と接続するので、上部コンタクトプラグ３０と上部拡散層の接続面積を減少させること無く保持することができる。
従って、従来技術では、複数のシリコンプラグ１９に対して個別に分離された上部コンタクトプラグ３０を配置しており、配置位置がずれた際に接続面積が低減して半導体装置１００としての特性が不安定になる問題があったが、本実施形態の構成によれば、上記問題を回避することができる。
（半導体装置の製造方法）
次に、第１の実施形態に係る半導体装置１００の製造方法について、図９から図２１を参照しながら詳細に説明する。
まず図９および図１０に示すように、ｐ型のシリコン単結晶からなる半導体基板１に溝２ａを形成した後、溝２ａを絶縁膜２ｂで埋設する周知のＳＴＩ（Shallow Trench Isolation）法を用いて素子分離領域２を形成する。溝２ａの深さは、例えば２５０ｎｍとする。これにより、ＳＴＩ２で囲まれＹ方向に隣接する第１活性領域１Ａと第２活性領域１Ｂが形成される。第１活性領域１Ａと第２活性領域１Ｂとの間には素子分離領域２の一部となる中間素子分離領域２Ａが形成される。
次に、図１１から図１３に示すように、熱酸化法により、半導体基板１の上面にシリコン酸化膜であるパッド絶縁膜３を２ｎｍ厚となるように形成する。その後、ＣＶＤ（Chemical Vapor Deposition）法によりシリコン窒化膜であるマスク膜４を１２０ｎｍ厚となるように形成する。次に、フォトリソグラフィ法により、第１活性領域１Ａ、第２活性領域１Ｂおよび中間素子分離領域２Ａの全体を開口する開口パターンを有する図示しないホトレジストマスクを形成する。この開口パターンは、ピラー溝形成領域Ａに相当する。
なお、このホトレジストマスクには、非晶質カーボン膜などのハードマスクを含むものとしても良い。この時、ピラー溝形成領域Ａ内には、各々の活性領域内に位置する２つのシリコンピラー５の配置に相当する島状パターン、第１活性領域１Ａと第２活性領域１Ｂに跨りＳＴＩ２をＹ方向に縦断するダミーピラー６の配置に相当する島状パターンが形成される。各シリコンピラー（５Ａ１、５Ａ２、５Ｂ１、５Ｂ２）に対応するパターンは、Ｘ方向およびＹ方向の幅が各々３０ｎｍとなる矩形で形成される。なお、各シリコンピラーに対応するパターンは、矩形に限らず、直径３０ｎｍの円形であっても良い。
また、それぞれのシリコンピラー５の間隔をこの後形成するゲート電極の膜厚の２倍以下とする。具体的には、図１１において、Ｙ方向の同一線上に中心が位置するように設けられた第１のシリコンピラー５Ａ１と第２のシリコンピラー５Ａ２の間隔は３０ｎｍとなっている。同様に、ゲート電極の膜厚の２倍以下の間隔で、第１のシリコンピラー５Ａ１とＹ方向で隣接するように、ダミーピラー６を１つ配置する。ここでは、第１のシリコンピラー５Ａ１とダミーピラー６の間隔も３０ｎｍとしている。
次に、ホトレジストマスクを用いた異方性ドライエッチング法により、マスク膜４と絶縁膜３にパターンを転写する。その後、ホトレジストを含むハードマスクを除去する。次に、マスク膜４をマスクとして、露出させたシリコン基板１とＳＴＩ２を深さが１５０ｎｍとなるように異方性ドライエッチングして掘り下げ、トランジスタを構成するシリコンピラー５Ａ（５Ａ１、５Ａ２）、５Ｂ（５Ｂ１、５Ｂ２）と、１つのダミーピラー６を形成する。各々のピラーは、掘り下げられたシリコン基板１の上面、およびＳＴＩ２の上面から上方に突き出るように形成される。これにより、各シリコンピラー５は、Ｘ方向およびＹ方向の幅を３０ｎｍとする矩形で形成される。
また、図１３に示すように、ダミーピラー６は、第１活性領域１Ａ側に立設する第１ダミーシリコンピラー６Ａの一側面と、ＳＴＩ２側に立設するダミー絶縁膜ピラー６Ｃの一側面とが接触して合体した第１複合ピラーとして形成されると共に、第２活性領域１Ｂ側に立設する第２ダミーシリコンピラー６Ｂの一側面と、ＳＴＩ２側に立設するダミー絶縁膜ピラー６Ｃの一側面とが接触して合体した第２複合ピラーとして形成される。
次に図１４から図１６に示すように、シリコンピラー５とダミーピラー６の側面を熱酸化法で１ｎｍ厚となるように酸化し（図示せず）、ＣＶＤ法によるシリコン窒化膜を１０ｎｍ厚となるように成膜後、全面エッチバックを行って、シリコンピラー５とダミーピラー６とマスク膜４の側面にサイドウォール膜（図示せず）を形成する。次に、熱酸化法によって、各々のシリコンピラーの周囲に位置して上面が露出しているシリコン基板１に３０ｎｍ厚の絶縁膜８を形成する。このとき、シリコンピラー５とダミーピラー６の側面は図示していないサイドウォール膜で覆われているので酸化されない。
次に、イオン注入法によって、絶縁膜８の下方に第１および第２下部拡散層９ａ、９ｂを形成する。第１活性領域１Ａに形成される第１下部拡散層９ａは、第１活性領域１Ａ内に位置する第１シリコンピラー５Ａ１および第２シリコンピラー５Ａ２で共有される。第２活性領域１Ｂに形成される第２下部拡散層９ｂも同様の構成となる。すなわち、第２下部拡散層９ｂは、第２活性領域１Ｂ内に位置する第３シリコンピラー５Ｂ１および第４シリコンピラー５Ｂ２で共有される。なお注入する不純物は、例えばヒ素を用いることができる。第１および第２下部拡散層９ａ、９ｂはｎ型半導体で形成される。次に、サイドウォール膜と熱酸化膜を除去する。
次に、熱酸化法によって、シリコンピラー５とダミーピラー６の側面に３ｎｍ厚のシリコン酸化膜であるゲート絶縁膜１０を形成する。次に、シリコン基板１の全面にゲート電極となる２０ｎｍ厚の不純物含有多結晶シリコン膜をＣＶＤ法により成膜する。その後、ドライエッチング法により全面エッチバックを行う。これにより、シリコンピラー５の側面に第１ゲート電極１１ａおよび第２ゲート電極１１ｃが形成され、ダミーピラー６の側面には給電用ゲート電極１１ｂが形成される。
図１６に示すように、第１活性領域１Ａにおいて、シリコンピラー５Ａ同士の間隔、並びにシリコンピラー５Ａとダミーピラー６の間隔は、前述のように、ゲート電極１１の膜厚の２倍以下（３０ｎｍ）としているので、各々のシリコンピラー５Ａの間の空間は、第１ゲート電極１１ａで完全に埋められており、第１シリコンピラー５Ａ１とダミーピラー６の間は、第１ゲート電極１１ａと給電用ゲート電極１１ｂで完全に埋められている。したがって、第１のシリコンピラー５Ａ１と第２のシリコンピラー５Ａ２の側面における第１ゲート電極１１ａは、接続されて一体化しており、さらにダミーピラー６の側面における給電用ゲート電極１１ｂが、第１のシリコンピラー５Ａ１の側面における第１ゲート電極１１ａへ接続されている。
第２活性領域１Ｂに形成される第２ゲート電極１１ｃも同様の構成となる。すなわち、各々のシリコンピラー５Ｂの間の空間は、第２ゲート電極１１ｃで完全に埋められており、第３シリコンピラー５Ｂ１とダミーピラー６の間は、第２ゲート電極１１ｃと給電用ゲート電極１１ｂで完全に埋められている。したがって、第３のシリコンピラー５Ｂ１と第４のシリコンピラー５Ｂ２の側面における第２ゲート電極１１ｃは、接続されて一体化しており、さらにダミーピラー６の側面における給電用ゲート電極１１ｂが、第３のシリコンピラー５Ｂ１の側面における第２ゲート電極１１ｃへ接続されている。
次に、図１７に示すように、シリコンピラー５とダミーピラー６を埋め込むように、ＣＶＤ法によって、シリコン酸化膜である第１層間絶縁膜１２を形成する。次に、ＣＭＰ（Chemical Mechanical Polishing）法によって、第１層間絶縁膜１２をマスク膜４が露出するように平坦化する。次に、ＣＶＤ法によって、シリコン酸化膜であるマスク膜１３を５０ｎｍ厚となるように成膜する。
次に、フォトリソグラフィ法とエッチング法を用いて、マスク膜１３の一部を除去し、第１開口部１４を形成する。第１開口部１４は、少なくとも、一つの活性領域内に形成された複数のシリコンピラーの上面を一括で開口するように形成される。第１開口部１４内には、シリコンピラー５の上に位置するマスク膜４が露出する。次に、露出したマスク膜４をウェットエッチングによって選択的に除去し、さらに絶縁膜３を除去することで、シリコンピラー５の上方に第２開口部１５を形成する。第２開口部１５の底面には、シリコンピラー５の上面が露出しており、側面にはゲート電極１１ａ、１１ｃの一部が露出している。
次に、図１８に示すように、熱酸化法によって、第２開口部１５の内壁へシリコン酸化膜である絶縁膜１７を形成する。次に、イオン注入法によって、第２開口部１５からシリコンピラー５の上部に不純物（燐やヒ素など）を注入して、ｎ型拡散層１６を形成する。また、ＣＶＤ法によって、第２開口部１５の内壁へシリコン窒化膜を１０ｎｍ厚として成膜してからエッチバックを行うことにより、サイドウォール膜１８を形成する。
このサイドウォール膜１８の形成時に、シリコンピラー５の上面に形成されていた絶縁膜１７も除去して、シリコンピラー５の上面を露出させる。このとき絶縁膜１７は、サイドウォール膜１８の下方と第２開口部１５におけるゲート電極１１の露出面に残留する。サイドウォール膜１８は、ゲート電極１１とこの後形成するシリコンプラグとの間の絶縁を確保する役割を果たす。
次に、選択エピタキシャル成長法を用いて、第２開口部１５を埋設するようにシリコンピラー５の上面へシリコンプラグを成長させる。その後、シリコンプラグ１９へヒ素などをイオン注入することにより、ｎ型半導体となるシリコンプラグを拡散層１６上に形成する。
これにより、第１シリコンピラー５Ａ１の上部には、第１拡散層１６ａａと第１シリコンプラグ１９Ａａとが一体化した第１上部拡散層１９ＡＡが形成される。同様に、第２シリコンピラー５Ａ２の上部には第２上部拡散層１９ＡＢ、第３シリコンピラー５Ｂ１の上部には第３上部拡散層１９ＢＡ、第４シリコンピラー５Ｂ２の上部には第４上部拡散層１９ＢＢ、が各々形成される。
次に図１９から図２１に示すように、ＣＶＤ法によって、第１開口部１４を埋め込むようにシリコン酸化膜を形成してから、ＣＭＰ法によって、マスク膜４が露出するようにシリコン酸化膜とマスク膜１３を平坦化する。次に、ＣＶＤ法によって、第１層間絶縁膜１２とマスク膜４の上面を覆うように、シリコン窒化膜であるストッパー膜２１とシリコン酸化膜である第２層間絶縁膜２０を順次形成する。
次に、フォトリソグラフィ法およびドライエッチング法を用いて、第１、第２、第３コンタクトホール２８ａ、２８ｂ、２８ｃおよび第４、第５コンタクトホール２９ａ、２９ｂを形成する。
なお、第１および第２コンタクトホール２８ａ、２８ｂは、それぞれ、第１および第２上部コンタクトホールとも呼ばれ、第３コンタクトホール２８ｃはゲートコンタクトホールとも呼ばれ、第４および第５コンタクトホール２９ａ、２９ｂは、それぞれ、第１および第２下部コンタクトホールとも呼ばれる。
第１活性領域１Ａに形成される第１コンタクトホール２８ａは、第１上部拡散層１９ＡＡと第２上部拡散層１９ＡＢとの各々の上面が一括して露出するように、拡大矩形として形成している。このように、複数の上部拡散層の上面が一括して露出するように第１コンタクトホール２８ａを形成することにより、第１コンタクトホール２８ａの形成位置が上部拡散層１９ＡＡ、１９ＡＢに対してずれた場合でも、第１コンタクトホール２８ａの底面に２つの上部拡散層の上面を露出させることができる。
第２活性領域１Ｂに形成される第２コンタクトホール２８ｂも同様の構成となる。すなわち、第２コンタクトホール２８ｂは、第３上部拡散層１９ＢＡと第４上部拡散層１９ＢＢとの各々の上面が一括して露出するように、拡大矩形として形成している。このように、複数の上部拡散層の上面が一括して露出するように第２コンタクトホール２８ｂを形成することにより、第２コンタクトホール２８ｂの形成位置が上部拡散層１９ＢＡ、１９ＢＢに対してずれた場合でも、第２コンタクトホール２８ｂの底面に２つの上部拡散層の上面を露出させることができる。
中間素子分離領域２Ａに形成される第３コンタクトホール２８ｃの形成では、残留しているマスク膜４がダミーピラー６の上面を保護するのでエッチングされない。第３コンタクトホール２８ｃは、ダミー絶縁膜ピラー６ＣのＸ方向の端部からはみ出すように形成しているので、その底面には、ダミー絶縁膜ピラー６Ｃの上方に形成したマスク膜４と、ダミー絶縁膜ピラー６Ｃの側面に形成した給電用ゲート電極１１ｂの一部が露出している。
また、図２０に示すように、第１活性領域１Ａの第１下部拡散層９ａ上に形成される第４コンタクトホール２９ａの底部には、第１下部拡散層９ａの一部が露出する。同様に、図示はしないが、第２活性領域１Ｂの第２下部拡散層９ｂ上に形成される第５コンタクトホール２９ｂの底部には、第２下部拡散層９ｂの一部が露出する。これらのコンタクトホール２８および２９は同時に形成しても良いが、別々に形成しても良い。
次に、図１から図４に示したように、ＣＶＤ法によって、第２層間絶縁膜２０を覆うようにタングステン（Ｗ）と窒化チタン（ＴｉＮ）とチタン（Ｔｉ）で構成された金属膜を成膜して、第１〜第５コンタクトホール２８ａ、２８ｂ、２８ｃ、２９ａ、２９ｂの内部を埋め込む。次に、ＣＭＰ法によって、第２層間絶縁膜２０の上面で残留している金属膜を除去して、第１〜第５コンタクトホール２８ａ、２８ｂ、２８ｃ、２９ａ、２９ｂの内部だけに残留させる。
これにより、第１コンタクトホール２８ａ内には、第１上部拡散層１９ＡＡおよび第２上部拡散層１９ＡＢに接続される第１上部コンタクトプラグ３０Ａが形成され、第２コンタクトホール２８ｂ内には、第３上部拡散層１９ＢＡおよび第４上部拡散層１９ＢＢに接続された第２上部コンタクトプラグ３０Ｂが形成される。また、第３コンタクトホール２８ｃ内には、給電用ゲート電極１１ｂに接続されたゲート給電プラグ４１が形成される。さらに、第４コンタクトホール２９ａ内には、第１下部拡散層９ａに接続される第１下部コンタクトプラグ３１Ａが形成され、第５コンタクトホール２９ｂ内には、第２下部拡散層９ｂに接続される第２下部コンタクトプラグ３１Ｂが形成される。
次に、スパッタ法により、タングステン（Ｗ）と窒化タングステン（ＷＮ）で構成された金属膜を全面に形成する。次に、リソグラフィとドライエッチング法により、金属膜をパターニングし、各部の配線を形成する。これにより、
第１上部コンタクトプラグ３０Ａに接続する第１上部プラグ配線３３Ａ、第２上部コンタクトプラグ３０Ｂに接続する第２上部プラグ配線３３Ｂ、第１下部コンタクトプラグ３１Ａに接続する第１下部プラグ配線３４Ａ、第２下部コンタクトプラグ３１Ｂに接続する第２下部プラグ配線３４Ｂ、ゲート給電プラグ４１に接続するゲート給電配線４２が各々同時に形成される。
以上の製造方法により、ゲート電極を共有し、２つの活性領域に各々配置される複数の縦型トランジスタの上部拡散層を、各々の上部拡散層に接する一つのコンタクトプラグで接続された２つの並列トランジスタを形成することができる。
本実施形態の半導体装置の製造方法によれば、個々の上部拡散層に対して個別のコンタクトホールを配置するのではなく、一括して複数の上部拡散層を露出させる拡大コンタクトホールを配置しているので、リソグラフィにおける光近接効果の影響を回避してコンタクトホール形成の容易性を確保できる。また、コンタクトホールの位置ずれが発生したとしても一括開口コンタクトホールとなっているので上部拡散層とコンタクトプラグの接続面積を確保でき接続面積の低減を緩和して、縦型トランジスタの特性を安定化させることができる。
［第２実施形態］
第１実施形態では、上部コンタクトプラグ３０を縦型トランジスタ５０の配置方向に延在させてから、その上面にメタル配線（上部プラグ配線）３３を配置したが、メタルコンタクトプラグ（上部コンタクトプラグ）３０の配置、並びにメタルコンタクトプラグ３０とメタル配線３３の接続構成は、種々変更可能であるので、以下詳細に説明する。
なお説明は、第１実施形態と共通する内容は割愛して、図５から図８を参照しながら相違点だけを説明する。なお、第２の実施形態に係る半導体装置２００の製造方法は、第１の実施形態に係る半導体装置１００の製造方法と同様であるため、説明を省略する。
まず、図５に示すように、各々のトランジスタ５０Ａ１および５０Ａ２に共有されて重なる位置に一つの第１上部コンタクトプラグ３０Ａが配置されている。第１上部コンタクトプラグ３０Ａは、２つのトランジスタの配置に沿ってＹ方向へ延在させると共に、Ｘ方向へ拡大して一部の素子分離領域２の上方にも配置している。また、第２上部コンタクトプラグ３０Ｂは、２つのトランジスタ５０Ｂ１および５０Ｂ２の配置に沿ってＹ方向へ延在させており、一部の素子分離領域２の上方にも配置している。第１上部プラグ配線３３Ａは、第１上部コンタクトプラグ３０Ａと第３上部コンタクトプラグ３２Ａを介して、各々のトランジスタを構成する第１上部拡散層１９ＡＡ、第２上部拡散層１９ＡＢと接続している。
ここで第３上部コンタクトプラグ３２Ａは、素子分離領域２と第１上部コンタクトプラグ３０Ａが重なる位置に配置されている。なお、第１活性領域１Ａにおける第１上部プラグ配線３３Ａは、Ｘ方向に延在させており、第２活性領域１Ｂにおける第２上部プラグ配線３３Ｂは、Ｙ方向へ延在させている。
図５、図６に示すように、第３層間絶縁膜２４の上面には、ゲート給電配線４２が配置されている。ゲート給電配線４２は、第２層間絶縁膜２０、ストッパー膜２１及び第１層間絶縁膜１２を貫通するゲート給電プラグ４１と、第３層間絶縁膜２４を貫通する第２ゲート給電プラグ３５によって給電用ゲート電極１１ｂと接続されている。ここで第２ゲート給電プラグ３５とゲート給電配線４２は、素子分離領域２と重なる位置に配置されている。
図７、図８に示すように、第３層間絶縁膜２４の上面には、第１上部プラグ配線３３Ａと第１下部プラグ配線３４Ａが配置されている。第１上部プラグ配線３３Ａは、第２層間絶縁膜２０及びストッパー膜２１を貫通する第１上部コンタクトプラグ３０Ａと、第３層間絶縁膜２４を貫通する第３上部コンタクトプラグ３２Ａを介して、第１トランジスタ５０Ａ１の上部に位置する第１上部拡散層１９ＡＡと第２トランジスタ５０Ａ２の上部に位置する第２上部拡散層１９ＡＢとに接続されている。第１下部プラグ配線３４Ａは、第２層間絶縁膜２０、ストッパー膜２１、第１層間絶縁膜１２及び絶縁膜８を貫通する第１下部コンタクトプラグ３１Ａと、第３層間絶縁膜２４を貫通する第３下部コンタクトプラグ３６Ａを介して、第１下部拡散層９ａと接続されている。
なお、第１下部コンタクトプラグ３１Ａは、一方のＸ方向へ延在して、素子分離領域２と重なる位置に配置されており、第２下部コンタクトプラグ３１Ｂは、一方のＹ方向へ延在して素子分離領域２と重なる位置に配置されている。また第３下部コンタクトプラグ３６Ａは、素子分離領域２と第１下部コンタクトプラグ３１Ａが重なる位置に配置されている。第４下部コンタクトプラグ３６Ｂは、素子分離領域２と第２下部コンタクトプラグ３１Ｂが重なる位置に配置されている。
このように、第２の実施形態に係る半導体装置２００では、第１上部コンタクトプラグ３０Ａと第３上部コンタクトプラグ３２Ａを介して、第１上部拡散層１９ＡＡと第２上部拡散層１９ＡＢとが第１上部プラグ配線３３Ａに接続されている。
また、第２上部コンタクトプラグ３０Ｂと第４上部コンタクトプラグ３２Ｂを介して、第３上部拡散層１９ＢＡと第４上部拡散層１９ＢＢとが第２上部プラグ配線３３Ｂに接続されている。このとき、各々の上部コンタクトプラグ３０Ａ、３０Ｂは、複数のトランジスタにおける複数の上部拡散層の上面を覆って一部の素子分離領域２の上まで配置されており、各々の上部拡散層に共有された構成となっている。
このような構成によって、第１の実施形態と同じ効果を有するとともに、素子分離領域２の上まで延在させた第１および第２上部コンタクトプラグ３０の上面において、第３および第４上部コンタクトプラグ３２Ａ、３２Ｂを適宜配置することで、第１および第２上部プラグ配線３３Ａ、３３Ｂの配置エリアを拡大して、レイアウト設計の自由度を向上させることができる。
［第３実施形態］
第１実施形態および第２実施形態では、一つの活性領域内に配置された複数の縦型トランジスタの各々の上部拡散層を一つのコンタクトプラグに接続する構成について説明した。
本第３実施形態では、素子分離領域を介して隣接する二つの活性領域に各々配置される複数の縦型トランジスタの各々の上部拡散層を、素子分離領域を跨いで配置する一つの上部コンタクトプラグで接続する構成について、図２２を用いて説明する。断面の基本的構成は図４と同じなので断面図の記載は割愛する。図２２（ａ）は本発明の第３実施形態に係る半導体装置３００のレイアウトの一例を示す平面図、図２２（ｂ）は図２２（ａ）の等価回路図である。
尚、図２２（ａ）では、上述した第１、２実施形態とは異なり、Ｘ方向を第１方向と呼び、Ｙ方向を第２方向と呼ぶことにする。
まず、図２２（ａ）を参照する。ｐ型単結晶シリコンからなる半導体基板上において、第１活性領域１Ａと第２活性領域１Ｂが素子分離領域２を介してＸ方向（第１方向）に隣接配置されている。第１および第２活性領域１Ａ、１Ｂの間に中間素子分離領域２Ａが配置されている。第１活性領域１Ａには、各々が縦型トランジスタからなる第１トランジスタ５０Ａ１と第２トランジスタ５０Ａ２がＹ方向（第２方向）に隣接して配置されている。第１および第２トランジスタ５０Ａ１、５０Ａ２が配置されない第１活性領域１Ａの上面には図４に示される第１下部拡散層９ａが配置されている。第１下部拡散層９ａは、上面に接続される第１下部コンタクトプラグ３１Ａを介して上層の第１下部プラグ配線３４Ａに接続されている。
第１実施形態の図４と同様に、第１トランジスタ５０Ａ１と第２トランジスタ５０Ａ２は、各々のシリコンピラー５Ａ１、５Ａ２の側面にゲート絶縁膜１０を介して配置される第１ゲート電極１１ａを有している。第１ゲート電極１１ａは、第１ダミーシリコンピラー６Ａの周囲まで連接配置され、ゲート給電プラグ４１に接続されている。また、第１トランジスタ５０Ａ１と第２トランジスタ５０Ａ２は、図４に示されるように各々第１上部拡散層１９ＡＡ、第２上部拡散層１９ＡＢを有している。
一方、第２活性領域１Ｂには、各々が縦型トランジスタからなる第３トランジスタ５０Ｂ１と第４トランジスタ５０Ｂ２がＹ方向（第２方向）に隣接して配置されている。また、第３トランジスタ５０Ｂ１と第４トランジスタ５０Ｂ２は、第１トランジスタ５０Ａ１と第２トランジスタ５０Ａ２に対し素子分離領域２を介して対向するように各々Ｘ方向（第１方向）に隣接して配置されている。
他の構成は、第１活性領域１Ａと同じである。
詳述すると、第３および第４トランジスタ５０Ｂ１、５０Ｂ２が配置されない第２活性領域１Ｂの上面には図４に示される第２下部拡散層９ｂが配置されている。第２下部拡散層９ｂは、上面に接続される第２下部コンタクトプラグ３１Ｂを介して上層の第２下部プラグ配線３４Ｂに接続されている。
第１実施形態の図４と同様に、第３トランジスタ５０Ｂ１と第４トランジスタ５０Ｂ２は、各々のシリコンピラー５Ｂ１、５Ｂ２の側面にゲート絶縁膜１０を介して配置される第２ゲート電極１１ｃを有している。第２ゲート電極１１ｃは、第２ダミーシリコンピラー６Ｂの周囲まで連接配置され、ゲート給電プラグ４１に接続されている。また、第３トランジスタ５０Ｂ１と第４トランジスタ５０Ｂ２は、図４に示されるように各々第３上部拡散層１９ＢＡ、第４上部拡散層１９ＢＢを有している。
上記の構成とすることにより、各々分離して配置されている第１〜第４トランジスタ５０Ａ１、５０Ａ２、５０Ｂ１、５０Ｂ２の各々の上部拡散層１９ＡＡ、１９ＡＢ、１９ＢＡ、１９ＢＢを一つの上部コンタクトホール（図示せず）を埋設する一つの上部コンタクトプラグ３０で一括接続している。素子分離領域２を介して分離されている第１活性領域１Ａおよび第２活性領域１Ｂに跨る上部コンタクトプラグ３０を配置することにより、第１トランジスタ５０Ａ１と第２トランジスタ５０Ａ２は第１活性領域１Ａ内に位置する一つの第１並列トランジスタ５０Ａを構成し、第３トランジスタ５０Ｂ１と第４トランジスタ５０Ｂ２は第２活性領域１Ｂに位置する一つの第２並列トランジスタ５０Ｂを構成する。ゲート給電プラグ４１は二つの並列トランジスタ５０Ａ、５０Ｂに共有される構成とし、上層のゲート給電配線４２に接続されている。
したがって、第１下部プラグ配線３４Ａ、第１下部コンタクトプラグ３１Ａ、第１下部拡散層９ａ、第１並列トランジスタ５０Ａ、上部コンタクトプラグ３０、第２並列トランジスタ５０Ｂ、第２下部拡散層９ｂ、第２下部コンタクトプラグ３１Ｂ、第２下部プラグ配線３４Ｂが順次直列に接続された構成となる。すなわち、異なる活性領域に配置された２つの並列トランジスタ５０Ａ、５０Ｂを直列に接続する一つの直並列トランジスタを構成する。これにより、大電流で、高耐圧のトランジスタを得ることができる。
なお、図２２（ａ）では各々の活性領域に二つの縦型トランジスタを配置したが、本発明はこれに限るものではなく、さらに多くの縦型トランジスタを配置することもできる。
［第４実施形態］
本第４実施形態では、第３実施形態の構成を基に、上部コンタクトプラグ３０の上面に接続する上部プラグ配線３３をさらに付加して構成するＣ−ＭＯＳインバータ回路について説明する。
最初に、図２２（ａ）を用いて構成を説明する。半導体基板はｐ型シリコン単結晶からなる半導体で構成されているので、第１活性領域１Ａは、半導体基板をそのまま用いてｐ型半導体領域で構成する。これにより、第１トランジスタ５０Ａ１と第２トランジスタ５０Ａ２はｎチャネルトランジスタで構成される。すなわち、第１上部拡散層１９ＡＡ、第２上部拡散層１９ＡＢおよび共有される第１下部拡散層９ａはいずれもｎ型拡散層で構成される。
尚、ｐ型は第１導電型とも呼ばれ、ｎ型は第２導電型とも呼ばれる。
一方、第２活性領域１Ｂはｎ型半導体領域で構成する。ｎ型半導体領域は、イオン打ち込み法を用いてｎ型不純物を導入する周知のｎウェル形成法を用いて形成することができる。これにより、第３トランジスタ５０Ｂ１と第４トランジスタ５０Ｂ２はｐチャネルトランジスタで構成される。すなわち、第３上部拡散層１９ＢＡ、第４上部拡散層１９ＢＢおよび共有される第２下部拡散層９ｂはいずれもｐ型拡散層で構成される。第１ゲート電極１１ａおよび第２ゲート電極１１ｃは、いずれもＣＶＤ法で形成する窒化チタン（ＴｉＮ）などの金属膜で構成する。
本第４実施形態では、上部コンタクトプラグ３０への接続端子が必要である。ここでは、上部コンタクトプラグ３０の上面に接続される上部プラグ配線３３を配置する。
上記構成において、第１下部プラグ配線３４Ａを接地電位もしくは相対的に低い電圧を印加した状態で、第２下部プラグ配線３４Ｂに電源電圧もしくは相対的に高い正電圧ＶＤＤを印加すると共にゲート給電配線４２に所定の正電圧Ｖｉｎを印加する。これにより、上部コンタクトプラグ３０に接続される上部プラグ配線３３にはＶｉｎより低い電圧Ｖｏｕｔが出力される。すなわち、ＶＤＤを印加する側にｐチャネルトランジスタを配置し、接地側にｎチャネルトランジスタを配置すると共に、ｐチャネルトランジスタとｎチャネルトランジスタを接続して第１ゲート電極１１ａ、第２ゲート電極１１ｃに同じ電圧を印加することにより入力ゲート電圧Ｖｉｎに対して反転する出力電圧Ｖｏｕｔが得られるインバータ回路を構成することができる。
すなわち、Ｖｉｎが“ｈｉｇｈ”の場合はＶｏｕｔに“Ｌｏｗ”が出力され、Ｖｉｎが“Ｌｏｗ”の場合はＶｏｕｔに“Ｈｉｇｈ”が出力される。
図２２（ｂ）は、上記構成の等価回路図を示している。ＶＤＤ側に二つのｐチャネルトランジスタからなる第２並列トランジスタ５０Ｂが配置され、接地側に二つのｎチャネルトランジスタからなる第１並列トランジスタ５０Ａが配置される。第１ゲート電極１１ａ、第２ゲート電極１１ｃのいずれにも同じ入力電圧Ｖｉｎが印加される構成となっている。
図２２（ａ）では、１段インバータ回路しか示されていないが、繰り返し配置して多段インバータ回路とすることもできる。
上記のように、本第４実施形態によれば、上部コンタクトプラグ３０を複数の上部拡散層に跨る一括拡大コンタクトプラグとして形成することによりインバータ回路を構成することができる。
以上、本発明の好ましい実施形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。例えば、本実施形態では半導体基板の一例としてシリコン基板を用いたが、シリコン基板以外の基板に半導体の基柱を形成することも可能である。また、ガラス基板等の絶縁基板上に半導体層を形成し、この半導体層をエッチングして半導体の基柱及び突起層を形成することもできる。さらに、導電プラグやシリコンプラグ、配線のレイアウトは一例であって、設計要求に応じて任意に変更することができる。
１ 半導体基板（シリコン基板）
１Ａ 第１活性領域
１Ｂ 第２活性領域
２ 素子分離領域（ＳＴＩ）
２ａ 溝
２ｂ 絶縁膜
２Ａ 中間素子分離領域
３ パッド絶縁膜
４ マスク膜
５ シリコンピラー
５Ａ シリコンピラー
５Ａ１ 第１シリコンピラー
５Ａ２ 第２シリコンピラー
５Ｂ１ 第３シリコンピラー
５Ｂ２ 第４シリコンピラー
６ ダミーピラー
６Ａ 第１ダミーシリコンピラー
６Ｂ 第２ダミーシリコンピラー
６Ｃ ダミー絶縁膜ピラー
８ 絶縁膜
９ａ 第１下部拡散層
９ｂ 第２下部拡散層
１０ ゲート絶縁膜
１１ａ 第１ゲート電極
１１ｂ 給電用ゲート電極
１１ｃ 第２ゲート電極
１２ 第１層間絶縁膜
１３ マスク膜
１４ 第１開口部
１５ 第２開口部
１６ａａ 第１拡散層
１６ａｂ 第２拡散層
１６ｂａ 第３拡散層
１６ｂｂ 第４拡散層
１７ 絶縁膜
１８ サイドウォール膜
１９Ａａ 第１シリコンプラグ
１９ＡＡ 第１上部拡散層
１９Ａｂ 第２シリコンプラグ
１９ＡＢ 第２上部拡散層
１９Ｂａ 第３シリコンプラグ
１９ＢＡ 第３上部拡散層
１９Ｂｂ 第４シリコンプラグ
１９ＢＢ 第４上部拡散層
２０ 第２層間絶縁膜
２１ ストッパー膜
２４ 第３層間絶縁膜
２８ａ 第１コンタクトホール（第１上部コンタクトホール）
２８ｂ 第２コンタクトホール（第２上部コンタクトホール）
２８ｃ 第３コンタクトホール（ゲートコンタクトホール）
２９ａ 第４コンタクトホール（第１下部コンタクトホール）
２９ｂ 第５コンタクトホール（第２下部コンタクトホール）
３０ 上部コンタクトプラグ
３０Ａ 第１上部拡散層コンタクトプラグ（第１上部コンタクトプラグ）
３０Ｂ 第２上部拡散層コンタクトプラグ（第２上部コンタクトプラグ）
３１Ａ 第１下部拡散層コンタクトプラグ（第１下部コンタクトプラグ）
３１Ｂ 第２下部拡散層コンタクトプラグ（第２下部コンタクトプラグ）
３２Ａ 第３上部コンタクトプラグ
３２Ｂ 第４上部コンタクトプラグ
３３ 上部プラグ配線
３３Ａ 第１上部プラグ配線
３３Ｂ 第２上部プラグ配線
３４Ａ 第１下部プラグ配線
３４Ｂ 第２下部プラグ配線
３５ 第２ゲート給電プラグ
３６Ａ 第３下部コンタクトプラグ
３６Ｂ 第４下部コンタクトプラグ
４１ ゲート給電コンタクトプラグ（ゲート給電プラグ）
４２ ゲート給電配線
５０Ａ 第１並列トランジスタ
５０Ａ１ 第１トランジスタ
５０Ａ２ 第２トランジスタ
５０Ｂ 第２並列トランジスタ
５０Ｂ１ 第３トランジスタ
５０Ｂ２ 第４トランジスタ
１００ 半導体装置
２００ 半導体装置
３００ 半導体装置
Ｘ Ｘ方向（第２方向、第１方向）
Ｙ Ｙ方向（第１方向、第２方向）
Ｚ Ｚ方向（第３方向）

Claims (15)

  1. 半導体基板上の活性領域に配置される複数の縦型トランジスタを並列に接続する一つの並列トランジスタを有する半導体装置であって、
    前記並列トランジスタは、
    前記半導体基板の主面に垂直な方向に突き出す複数の半導体ピラーと、
    前記複数の半導体ピラーの下方に配置される下部拡散層と、
    前記複数の半導体ピラーの上部にそれぞれ配置される複数の上部拡散層と、
    前記複数の半導体ピラーの側面全体にゲート絶縁膜を介して配置されるゲート電極と、
    で構成され、
    前記複数の上部拡散層は、当該複数の上部拡散層の上に配置される一つの上部コンタクトプラグに接続される半導体装置。
  2. 前記複数の上部拡散層の各々は、
    前記半導体ピラーの上部に配置される拡散層と、
    該拡散層の上面に接続されたシリコンプラグと、
    から構成される請求項１に記載の半導体装置。
  3. 前記複数の半導体ピラーの周囲に設けられた絶縁膜を更に有し、該絶縁膜によって前記下部拡散層と前記ゲート電極とが電気的に絶縁されている、請求項１又は２に記載の半導体装置。
  4. 前記下部拡散層は、下部コンタクトプラグに接続される、請求項１乃至３のいずれか１つに記載の半導体装置。
  5. 半導体基板の主面に配置される素子分離領域と、前記素子分離領域に囲まれ第１方向に隣接する第１活性領域および第２活性領域と、前記第１活性領域および前記第２活性領域に挟まれる中間素子分離領域と、を有する半導体装置であって、
    前記第１活性領域は、
    前記中間素子分離領域に隣接する第１半導体ピラーと、
    前記第１半導体ピラーの上部に位置する第１上部拡散層と、
    前記第１半導体ピラーに対して第１方向に隣接する第２半導体ピラーと、
    前記第２半導体ピラーの上部に位置する第２上部拡散層と、
    前記第１半導体ピラーと前記第２半導体ピラーの周囲を囲んで連続する第１ゲート電極と、を備え、
    前記第２活性領域は、
    前記中間素子分離領域に隣接する第３半導体ピラーと、
    前記第３半導体ピラーの上部に位置する第３上部拡散層と、
    前記第３半導体ピラーに対して第１方向に隣接する第４半導体ピラーと、
    前記第４半導体ピラーの上部に位置する第４上部拡散層と、
    前記第３半導体ピラーと前記第４半導体ピラーの周囲を囲んで連続する第２ゲート電極と、を備え、
    前記中間素子分離領域は、
    前記第１活性領域と前記第２活性領域とに跨って第１方向に延在するダミーピラーと、
    前記ダミーピラーの周囲を囲む給電用ゲート電極と、を備え、
    前記第１ゲート電極と前記第２ゲート電極とは前記給電用ゲート電極に各々接続され、
    前記第１上部拡散層および前記第２上部拡散層は一つの第１上部コンタクトプラグに接続され、
    前記第３上部拡散層および前記第４上部拡散層は一つの第２上部コンタクトプラグに接続される半導体装置。
  6. 前記第１活性領域は、前記第１および第２半導体ピラーの下方に配置される第１下部拡散層を備え、
    前記第２活性領域は、前記第３および第４半導体ピラーの下方に配置される第２下部拡散層を備え、
    前記第１乃至第４半導体ピラーの周囲に設けられた絶縁膜を更に有し、該該絶縁膜によって、前記第１下部拡散層と前記第１ゲート電極とが電気的に絶縁されると共に、前記第２下部拡散層と前記第２ゲート電極とが電気的に絶縁される、請求項５に記載の半導体装置。
  7. 前記第１および第２下部拡散層は、それぞれ、第１および第２下部コンタクトプラグに接続される、請求項５又は６に記載の半導体装置。
  8. 半導体基板の主面に配置される素子分離領域と、前記素子分離領域に囲まれ中間素子分離領域を介して第１方向に互いに隣接する第１活性領域および第２活性領域と、を有する半導体装置であって、
    前記第１活性領域は、
    前記中間素子分離領域に隣接し、かつ互いに第１方向と直交する第２方向に隣接する第１および第２半導体ピラーと、
    前記第１および第２半導体ピラーの上部にそれぞれ位置する第１および第２上部拡散層と、
    前記第１半導体ピラーと前記第２半導体ピラーの周囲を囲んで連続する第１ゲート電極と、を備え、
    前記第２活性領域は、
    前記中間素子分離領域に隣接し、かつ互いに第１方向と直交する第２方向に隣接する第３および第４半導体ピラーと、
    前記第３および第４半導体ピラーの上部にそれぞれ位置する第３および第４上部拡散層と、
    前記第３半導体ピラーと前記第４半導体ピラーの周囲を囲んで連続する第２ゲート電極と、を備え、
    前記中間素子分離領域は、
    前記第１活性領域と前記第２活性領域とに跨って第１方向に延在するダミーピラーと、
    前記ダミーピラーの周囲を囲む給電用ゲート電極と、を備え、
    前記第１ゲート電極と前記第２ゲート電極とは前記給電用ゲート電極に各々接続され、
    前記第１上部拡散層乃至前記第４上部拡散層は一つの上部コンタクトプラグに接続される半導体装置。
  9. 前記第１活性領域および第２活性領域は、同一導電型半導体領域で構成されている、請求項８に記載の半導体装置。
  10. 前記第１活性領域は、前記第１および第２半導体ピラーの下方に配置される第１下部拡散層を備え、
    前記第２活性領域は、前記第３および第４半導体ピラーの下方に配置される第２下部拡散層を備え、
    前記第１乃至第４半導体ピラーの周囲に設けられた絶縁膜を更に有し、該該絶縁膜によって、前記第１下部拡散層と前記第１ゲート電極とが電気的に絶縁されると共に、前記第２下部拡散層と前記第２ゲート電極とが電気的に絶縁される、請求項９に記載の半導体装置。
  11. 前記第１および第２下部拡散層は、それぞれ、第１および第２下部コンタクトプラグに接続される、請求項１０に記載の半導体装置。
  12. 前記第１活性領域および第２活性領域は、互いに異なる導電型半導体領域で構成されている、請求項８に記載の半導体装置。
  13. 前記第１活性領域は、前記第１および第２半導体ピラーの下方に配置される第１下部拡散層を備え、
    前記第２活性領域は、前記第３および第４半導体ピラーの下方に配置される第２下部拡散層を備え、
    前記第１乃至第４半導体ピラーの周囲に設けられた絶縁膜を更に有し、該該絶縁膜によって、前記第１下部拡散層と前記第１ゲート電極とが電気的に絶縁されると共に、前記第２下部拡散層と前記第２ゲート電極とが電気的に絶縁される、請求項１２に記載の半導体装置。
  14. 前記第１および第２下部拡散層は、それぞれ、第１および第２下部コンタクトプラグに接続される、請求項１３に記載の半導体装置。
  15. 前記第１活性領域は第１導電型半導体領域で構成され、
    前記第２活性領域は第１導電型と異なる第２導電型半導体領域で構成され、
    前記第１および第２上部拡散層および前記第１下部拡散層は第２導電型拡散層で構成され、
    前記第３および第４上部拡散層および前記第２下部拡散層は第１導電型拡散層で構成される、
    請求項１３又は１４に記載の半導体装置。
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