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TW201507008A - 半導體裝置 - Google Patents

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TW201507008A
TW201507008A TW103116866A TW103116866A TW201507008A TW 201507008 A TW201507008 A TW 201507008A TW 103116866 A TW103116866 A TW 103116866A TW 103116866 A TW103116866 A TW 103116866A TW 201507008 A TW201507008 A TW 201507008A
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佐藤憲
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篠宮勝
土屋慶太郎
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三墾電氣股份有限公司
信越半導體股份有限公司
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Abstract

本發明為一種半導體裝置，其特徵在於具有：矽系基板；第一緩衝層，其設置於前述矽系基板上，由含有Al成份之第一層與Al含量比前述第一層少之第二層交互積層而成；第二緩衝層，其設置於前述第一緩衝層上，由含有Al成份之第三層與Al含量比前述第三層少之第四層交互積層而成；及，第三緩衝層，其設置於前述第二緩衝層上，由含有Al成份之第五層與Al含量比前述第五層少之第六層交互積層而成；並且，整體而言，前述第二緩衝層的Al含量，比前述第一緩衝層和前述第三緩衝層多。藉此，提供一種半導體裝置，其可減低施加在緩衝層上的應力，並抑制漏電流、改善主動層頂面的平坦性。

Description

半導體裝置
本發明是關於一種半導體裝置，特別是關於一種具有氮化物半導體層之半導體裝置。
氮化物半導體層一般形成於低價的矽基板上或藍寶石基板上。然而，這些基板的晶格常數與氮化物半導體層的晶格常數差異大，且熱膨脹係數也相異。因此，在基板上，於藉由磊晶成長所形成的氮化物半導體層中，會產生高應變能。其結果，在氮化物半導體層中容易發生裂痕的產生和結晶品質的低下等。
為了解決上述問題，提出一種方法，該方法在矽基板與由氮化物半導體所構成的主動層之間，配置將氮化物半導體層積層而成的緩衝層(例如，參照專利文獻1)。
將專利文獻1的具有緩衝層之半導體晶圓1顯示於第4圖中。
在第4圖中，緩衝層3設置於矽基板2與主動層4之間，緩衝層3具有：第一多層結構緩衝區域5、設置於第一多層結構緩衝區域5上且由氮化鎵(GaN)所構成的第二單層結構緩衝區域8、及設置於第二單層結構緩衝區域8上的第二多層結構緩衝區域5’。
更且，第一多層結構緩衝區域5和第二多層結構緩衝區域5’具有多層結構，該多層結構是由次多層結構緩衝區域6與第一單層結構緩衝區域7重複積層而成，該第一單層結構緩衝區域7是由GaN所構成且比第二單層結構緩衝區域8更薄。
又，次多層結構緩衝區域6具有由第一層與第二層重複積層而成之多層結構，該第一層是由氮化鋁(AlN)所構成，該第二層是由GaN所構成。
在專利文獻1中，揭示了一種藉由含有第1比例之鋁的氮化物半導體來形成第一層，並使第二層、第一單層結構緩衝區域7及第二單層結構緩衝區域8之鋁的比例(包括0)比第1比例小，以減低半導體晶圓的翹曲。
[先前技術文獻] (專利文獻)
專利文獻1：日本特開2008-205117號公報
如上所述，為了改善形成於矽基板上或藍寶石基板上之氮化物半導體層的特性，進行了緩衝層的設置及緩衝層結構的最佳化。
然而，本案發明人發現了以下問題點。
亦即，在由一定厚度的AlN/GaN重複積層而成之多層緩衝層來構成緩衝層，並使多層緩衝層的GaN層的厚度增加的情況下，在緩衝層或主動層中，會有裂痕產生、或是由於與 基板的熱膨脹係數差異而導致無法調整翹曲這樣的問題。
相反地，在使構成緩衝層之GaN層的厚度薄的情況下，會有緩衝層內的漏電流增加這樣的問題。
又，在將緩衝層作成AlN/GaN的超晶格結構的情況下，若使緩衝層的總膜厚的厚度大，則同樣會有翹曲的問題。
又，在專利文獻1所揭示的緩衝結構中，因為具有由厚的GaN所構成的單層緩衝區域8，故在緩衝層3的頂面會產生凹凸，且凹凸會轉印至主動層4的頂面，於是主動層4的頂面的平坦性會產生問題，而有半導體裝置的電特性偏差和特性惡化等的問題。
更且，若利用插入由厚的GaN所構成的單層結構緩衝區域8而形成厚的緩衝層，則在膜層形成裝置內會因緩衝層與基板的熱膨脹係數差異而翹曲，由膜層形成裝置內取出基板時，基板與基板上的膜層的應力調整會不充分，而有產生翹曲和裂痕等的情況。
本發明是有鑑於上述問題點而完成，目的在於提供一種半導體裝置，其可減低施加在緩衝層上的應力，同時抑制漏電流、改善主動層頂面的平坦性。
為了達成上述目的，本發明提供一種半導體裝置，其特徵在於具有：矽系基板；第一緩衝層，其設置於前述矽系基板上，由含有鋁(Al)成份之第一層與Al含量比前述第一層少之第二層交互積層而成；第二緩衝層，其設置於前述第一緩衝層上，由含有Al成份之第三層與Al含量比前述第 三層少之第四層交互積層而成；及，第三緩衝層，其設置於前述第二緩衝層上，由含有Al成份之第五層與Al含量比前述第五層少之第六層交互積層而成；並且，整體而言，前述第二緩衝層的Al含量，比前述第一緩衝層和前述第三緩衝層多。
如此，藉由緩衝層中央部的膜層(第二緩衝層)的Al含量比緩衝層頂部的膜層(第三緩衝層)及緩衝層底部的膜層(第一緩衝層)多，在緩衝層中央部內會較大規模地發生晶格弛緩(失配差排)，而可減少施加在緩衝層上的應力。
又，藉由使緩衝層中央部的膜層(第二緩衝層)為包括含有Al成份之膜層(第三層)的多層結構而增加緩衝層整體的Al成份，可減低漏電流。
又，藉由使緩衝層中央部的膜層(第二緩衝層)為包括含有Al成份之膜層(第三層)的多層結構，可改善緩衝層頂面的平坦性，因而可改善主動層頂面的平坦性。
此處，較佳是進一步具有主動層，該主動層設置於前述第三緩衝層上；前述第一層是由含有Al成份之第一子層與Al含量比前述第一子層少之第二子層重複而形成；前述第五層是由含有Al成份之第三子層與Al含量比前述第三子層少之第四子層重複而形成；前述第二子層和前述第四子層具有未達臨界膜厚的厚度；前述第二層的Al含量比前述第一子層少，且厚度比前述第二子層厚；前述第六層的Al含量比前述第四子層少，且厚度比前述第四子層厚；前述第四層，比前述第二子層和前述第四子層厚，比前述第二層和前述第六 層薄，且具有前述臨界膜厚以上的厚度；前述第四層的差排，比前述第二層和前述第六層多。
如此，藉由使緩衝層中央部的膜層所包括的第四層比緩衝層底部的膜層所包括的第二子層及緩衝層頂部的膜層所包括的第四子層厚，在緩衝層中央部的膜層所包括的第四層中，晶格弛緩(失配差排)會變得容易發生，藉此，應力控制的範圍會更廣，而可將緩衝層整體更厚地形成。
又，前述第二子層、前述第二層、前述第四層、前述第四子層及前述第六層，可設為由GaN所構成。
作為構成緩衝層之第二子層、第二層、第四層、第四子層及第六層，可適宜地使用如上述的材料。
又，前述第一子層、前述第三層及前述第三子層，可設為由AlN所構成。
作為構成緩衝層之第一子層、第三層及第三子層，可適宜地使用如上述的材料。
又，較佳為：複數個前述第三層的Al含量，距離前述第三緩衝層越近則越少。
如此，藉由在緩衝層中央部的膜層中，相互鄰接之第三層與第四層的Al成份比例差異為距離主動層越近則越小，可使在底側的應力緩和效果大，在頂側則是結晶性良好的效果比起應力緩和效果更大。
又，較佳為在構成前述第二緩衝層的複數個前述第三層中，就配置於前述第二緩衝層的中央部的前述第三層而言，與配置於前述第二緩衝層的頂面側和底面側的前述第三 層相比，其Al含量較少。
如此，藉由在緩衝層中央部的膜層中，相互鄰接之第三層與第四層的Al成份比例差異在中央部為小，可使在底側及頂側的應力緩和效果大，在中央部則是結晶性良好的效果比起應力緩和效果更大。
如上，若依據本發明，可提供一種半導體裝置，其能減低施加在緩衝層上的應力，並抑制漏電流、改善主動層頂面的平坦性。
2‧‧‧矽基板
3‧‧‧緩衝層
4‧‧‧主動層
5‧‧‧第一多層結構緩衝區域
5’‧‧‧第二多層結構緩衝區域
6‧‧‧次多層結構緩衝區域
7‧‧‧第一單層結構緩衝區域
8‧‧‧第二單層結構緩衝區域
11‧‧‧半導體裝置
12‧‧‧矽系基板
13‧‧‧緩衝層
14‧‧‧主動層
15‧‧‧第一緩衝層
15a‧‧‧第三緩衝層
16‧‧‧第一層
16’‧‧‧第一子層
16”‧‧‧第二子層
16a‧‧‧第五層
16a’‧‧‧第三子層
16a”‧‧‧第四子層
17‧‧‧第二層
17a‧‧‧第六層
18a‧‧‧第三層
18b‧‧‧第四層
20‧‧‧第二緩衝層
22‧‧‧二維電子氣
24‧‧‧第一電極
26‧‧‧第二電極
28‧‧‧控制電極
141‧‧‧通道層
142‧‧‧阻障層
第1圖是顯示本發明的半導體裝置的實施態樣的一例的概略剖面圖。
第2圖是顯示第1圖的第一層的細節的概略剖面圖。
第3圖是顯示第1圖的第五層的細節的概略剖面圖。
第4圖是具有習知緩衝層之半導體晶圓的概略剖面圖。
以下，針對本發明，作為實施態樣的一例，一邊參照圖式一邊詳細地說明，但本發明並非僅限於此實施態樣。
如上所述，習知的緩衝層，因為在緩衝層的中央部側插入了由厚的氮化鎵(GaN)所構成的單層緩衝區域，故在緩衝層的頂面會產生凹凸，且凹凸會轉印至主動層的頂面，於是主動層的頂面的平坦性會產生問題，而有半導體裝置的電特性偏差和特性惡化等的問題。
更且，若利用在緩衝層的中央部側插入由厚的GaN所構 成的單層結構緩衝區域而使緩衝層變厚，則在膜層形成裝置內會因緩衝層與基板的熱膨脹係數差異而翹曲，由膜層形成裝置內取出基板時，基板與基板上的膜層的應力調整會不充分，而有產生翹曲和裂痕等的情況。
因此，本案發明人重複深入檢討了一種半導體裝置，其可減低施加在緩衝層上的應力，並改善主動層頂面的平坦性。
其結果，發現藉由緩衝層的中央部的膜層(第二緩衝層)的鋁(Al)含量比緩衝層的頂部的膜層(第三緩衝層)及緩衝層的底部的膜層(第一緩衝層)多，而將緩衝層的中央部的膜層(第二緩衝層)作成包括含有Al成份之膜層(第三層)之多層結構，可減少施加在緩衝層上的應力，並可減低漏電流，更可改善主動層頂面的平坦性，而完成本發明。
第1圖是顯示本發明的半導體裝置的一例的概略剖面圖。
第1圖所顯示的本發明的半導體裝置11具有：矽系基板12；設置於矽系基板12上的緩衝層13；設置於緩衝層13上的主動層14；及，設置於主動層14上的第一電極24、第二電極26及控制電極28。
此處，矽系基板12例如是由矽(Si)或碳化矽(SiC)所構成的基板。
緩衝層13具有：第一緩衝層15、設置於第一緩衝層15上的第二緩衝層20、及設置於第二緩衝層20上的第三緩衝層15a。
第一緩衝層15是由含有Al成份之第一層16與Al含量比第一層16少之第二層17交互積層而成者。
第二緩衝層20是由含有Al成份之第三層18a與Al含量比第三層18a少之第四層18b交互積層而成者。
第三緩衝層15a是由含有Al成份之第五層16a與Al含量比第五層16a少之第六層17a交互積層而成者。
主動層14更具有：通道層141與設置於通道層141上的阻障層142。
第一電極24和第二電極26，以使電流由第一電極24經由形成於通道層141內的二維電子氣22流動至第二電極26的方式來配置。
在第一電極24與第二電極26之間流動的電流，可藉由對控制電極28所施加的電位來控制。
緩衝層13的中央部的膜層也就是第二緩衝層20，就整體而言，其Al含量比第一緩衝層15和第三緩衝層15a多。
藉此，在緩衝層13的中央部會大規模地發生晶格弛緩(失配差排)，而可使施加在緩衝層13上的應力減小。
又，藉由將緩衝層13的中央部的膜層也就是第二緩衝層20作成包括含有Al成份之膜層(第三層18a)之多層結構而增加緩衝層13整體的Al成份，可減低漏電流。
更且，利用將緩衝層13的中央部的膜層也就是第二緩衝層20作成包括含有Al成份之膜層(第三層18a)之多層結構，可改善緩衝層頂面的平坦性，因而可改善主動層頂面 的平坦性。
第一層16，可如第2圖的擴大圖所示，作成由含有Al成份之第一子層16’與Al含量比第一子層16’少之第二子層16”重複而形成者。
又，第五層16a，可如第3圖的擴大圖所示，作成由含有Al成份之第三子層16a’與Al含量比前述第三子層16a’少之第四子層16a”重複而形成者。
第二子層16”和第四子層16a”，可作成具有未達臨界膜厚(若為此以上的膜厚，則可確實地發生失配差排)的厚度者。
第二層17，可作成其Al含量比第一子層16’少，且厚度比第二子層16”厚者。
第六層17a，可作成其Al含量比第四子層16a”少，且厚度比第四子層16a”厚者。
第四層18b，可作成比第二子層16”和第四子層16a”厚，比第二層17和第六層17a薄，且具有臨界膜厚以上的厚度者。
由於第二層17和第六層17a，比第四層18b厚，在膜層的底部所發生的失配差排在膜層中途停止的可能性高，故第四層18b的失配差排，比第二層17和前述第六層17a多。
並且，第四層18b以3.5nm~200nm為佳。若為此範圍，則可使失配差排確實地發生。
又，第四層18b以5nm~50nm更佳。若為此範圍，則可使失配差排更確實地發生。
因此，若緩衝層13的各層具有上述膜厚關係，則在 緩衝層13中央部的膜層所包括的第四層18b中，晶格弛緩(失配差排)會變得容易發生，藉此，應力控制的範圍會更廣，而可將緩衝層整體形成更厚。
第二子層16”、第二層17、第四層18b、第四子層16a”及第六層17a，例如是由GaN所構成。
第一子層16’、第三層18a及第三子層16a’，例如是由氮化鋁(AlN)所構成。
又，較佳為：構成第二緩衝層20之第三層18a的Al含量，距離第三緩衝層15a越近亦即距離主動層14越近則越少。
如此，藉由在緩衝層13的中央部的膜層中，將相互鄰接的第三層18a與第四層18b的Al成份比例的差異，作成距離第三緩衝層15a越近亦即距離主動層14越近則越小，可使在底側的應力緩和效果大，在頂側則是使結晶性良好的效果比應力緩和效果更大。
更且，較佳為：在構成第二緩衝層20之複數個第三層18a中，就配置於第二緩衝層20的中央部的第三層18a而言，作成與配置於第二緩衝層20的頂面側和底面側的前述第三層18a相比，其Al含量較少。
如此，藉由在緩衝層13的中央部的膜層中，將相互鄰接的第三層18a與第四層18b的Al成份比例的差異，作成在中央部為小，可使在底側和頂側的應力緩和效果大，而在中央部則是使結晶性良好的效果比應力緩和效果更大。
其次，說明本發明的半導體裝置的製造方法。
首先，在矽系基板12上，形成構成緩衝層13之第一緩衝層15。
具體而言，藉由有機金屬氣相成長(metal-organic vapor phase epitaxy，MOVPE)法，使由AlN所構成的第一子層16’和由GaN所構成的第二子層16”交互成長而形成的第一層16、與由GaN所構成的第二層17交互成長，而形成第一緩衝層15。
第一子層16’的膜厚例如為3~7nm，第二子層16”的膜厚例如為2~5nm，第二層17的膜厚例如為100~500nm，較佳為100~300nm。
重複形成的第一層16和第二層17的數量，例如可設為4~7；重複形成的第一子層16’和第二子層16”的數量，例如可設為1~15。
其次，在第一緩衝層15上，形成構成緩衝層13之第二緩衝層20。
具體而言，藉由MOVPE法，使由AlN所構成的第三層18a與由GaN所構成的第四層18b交互成長，而形成第二緩衝層20。
第三層18a的膜厚例如為3~7nm，第四層18b的膜厚例如為3.5~200nm。
重複形成的第三層18a和第四層18b的數量，例如可設為10~100。
其次，在第二緩衝層20上，形成構成緩衝層13之第三緩衝層15a。
具體而言，藉由MOVPE法，使由AlN所構成的第三子層16a’和由GaN所構成的第四子層16a”交互成長而形成的第五層16a、與由GaN所構成的第六層17a交互成長，而形成第三緩衝層15a。
第三子層16a’的膜厚例如為3~7nm，第四子層16a”的膜厚例如為2~5nm，第六層17a的膜厚例如為100~500nm，較佳為100~300nm。
重複形成的第五層16a和第六層17a的數量，例如可設為4~7，重複形成的第三子層16a’和第四子層16a”的數量，例如可設為1~15。
並且，使第三子層16a’和第四子層16a”的數量，比第一子層16’和第二子層16”的數量少，則可使結晶性較良好。
其次，在緩衝層13上形成主動層14。
具體而言，在緩衝層13上，藉由MOVPE法，使由GaN所構成的通道層141、由氮化鋁鎵(AlGaN)所構成的阻障層142依序成長。通道層141的膜厚例如為1000~4000nm，阻障層142的膜厚例如為10~50nm。
其次，在主動層14上，形成第一電極24、第二電 極26及控制電極28。第一電極24和第二電極26，例如可利用鈦/鋁(Ti/Al)的積層膜來形成；控制電極28，例如可利用下層膜與上層膜的積層膜來形成，該下層膜是由氧化矽(SiO)、氮化矽(SiN)等金屬氧化物所構成，該上層膜是由鎳(Ni)、金(Au)、鉬(Mo)、鉑(Pt)等金屬所構成。
藉由上述的製造方法，可得到第1圖所示的半導體裝置。
[實施例]
以下，顯示實施例及比較例來進一步具體地說明本發明，但本發明並非僅限於這些例子。
(實施例1)
利用上述的製造方法來製作如第1圖所示的半導體裝置。第一層16是作成如第2圖所示的積層結構，第五層16a是作成如第3圖所示的積層結構。
並且，第一子層16’、第三層18a及第三子層16a’是設為由AlN所構成，第二子層16”、第二層17、第四層18b及第四子層16a”是設為由GaN所構成。
(比較例1)
與實施例1同樣地製作半導體裝置。但是，第二緩衝層20是作成由GaN所構成的單層結構。
已確認實施例1的半導體裝置，與比較例1的半導體裝置相比，可減低施加在緩衝層上的應力，並抑制漏電流、改善主動層頂面的平坦性。
並且，本發明並非限於上述實施形態。上述實施形態為例示，凡是具有與本發明的申請專利範圍所記載的技術思想實質相同的結構而達到相同作用效果者，皆包含於本發明的技術範圍內。
11‧‧‧半導體裝置
12‧‧‧矽系基板
13‧‧‧緩衝層
14‧‧‧主動層
15‧‧‧第一緩衝層
15a‧‧‧第三緩衝層
16‧‧‧第一層
16a‧‧‧第五層
17‧‧‧第二層
17a‧‧‧第六層
18a‧‧‧第三層
18b‧‧‧第四層
20‧‧‧第二緩衝層
22‧‧‧二維電子氣
24‧‧‧第一電極
26‧‧‧第二電極
28‧‧‧控制電極
141‧‧‧通道層
142‧‧‧阻障層

Claims (6)

  1. 一種半導體裝置，其特徵在於具有：矽系基板；第一緩衝層，其設置於前述矽系基板上，由含有Al成份之第一層與Al含量比前述第一層少之第二層交互積層而成；第二緩衝層，其設置於前述第一緩衝層上，由含有Al成份之第三層與Al含量比前述第三層少之第四層交互積層而成；及，第三緩衝層，其設置於前述第二緩衝層上，由含有Al成份之第五層與Al含量比前述第五層少之第六層交互積層而成；並且，整體而言，前述第二緩衝層的Al含量，比前述第一緩衝層和前述第三緩衝層多。
  2. 如請求項1所述的半導體裝置，其中，進一步具有主動層，該主動層設置於前述第三緩衝層上；前述第一層是由含有Al成份之第一子層與Al含量比前述第一子層少之第二子層重複而形成；前述第五層是由含有Al成份之第三子層與Al含量比前述第三子層少之第四子層重複而形成；前述第二子層和前述第四子層具有未達臨界膜厚的厚度；前述第二層的Al含量比前述第一子層少，且厚度比前述第二子層厚；前述第六層的Al含量比前述第四子層少，且厚度比前述 第四子層厚；前述第四層，比前述第二子層和前述第四子層厚，比前述第二層和前述第六層薄，且具有前述臨界膜厚以上的厚度；前述第四層的差排，比前述第二層和前述第六層多。
  3. 如請求項2所述的半導體裝置，其中，前述第二子層、前述第二層、前述第四層、前述第四子層及前述第六層，是由GaN所構成。
  4. 如請求項2或請求項3所述的半導體裝置，其中，前述第一子層、前述第三層及前述第三子層，是由AlN所構成。
  5. 如請求項1或請求項2所述的半導體裝置，其中，複數個前述第三層的Al含量，距離前述第三緩衝層越近則越少。
  6. 如請求項1或請求項2所述的半導體裝置，其中，在構成前述第二緩衝層的複數個前述第三層中，配置於前述第二緩衝層的中央部的前述第三層，與配置於前述第二緩衝層的頂面側和底面側的前述第三層相比，其Al含量較少。
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