TW201133803A - Semiconductor device - Google Patents

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201133803 六、發明說明： 【發明所屬之技術領域】 本發明涉及一種半導體裝置之有效技術，特別涉及一種 適用於具有浮置閘電極之非揮發性記憶胞呈陣列狀排列之 半導體裝置之有效技術。 【先前技術】 非揮發性記憶體係藉由將複數個記憶胞呈陣列狀排列在 半導體基板主面上而形成。各個記憶胞具有可累積電荷之 導電性浮置閘電極和捕捉性絕緣膜，以將在浮置閘電極、 捕捉性絕緣膜中之電荷累積狀態作為存儲資訊，並將前述 存儲資sfl作為電晶體之閾值讀出。 對於使用了浮置閘電極之半導體裝置，例如在日本公開 專利公報特開平4-212471號公報（專利文獻1}、曰本公開專 利公報特開昭59-155968號公報（專利文獻2)、米國專利US 0842374號公報（專利文獻3)、米國專利118 6711064號公報 (專利文獻4)、曰本公開專利公報特開2〇〇4_253685號公報 (專利文獻5)以及日本公開專利公報特開2〇〇5_3丨792 1號公 報（專利文獻6)等中都有記載。 [先前技術文獻] [專利文獻] 專利文獻1:曰本特開平4-212471號公報 專利文獻2 :日本特開昭59-155968號公報 專利文獻3 :美國專利US 6842374號公報 專利文獻4 :美國專利US 6711064號公報 1540l2.doc 201133803 專利文獻5:日本特開2004-253685號公報 專利文獻6:日本特開2005-317921號公報 【發明内容】 [發明欲解決之問題] 非揮發性記憶體係一種可在浮置閘電極等電荷累積層中 保存存儲資訊之記憶體。近年來，半導體裝置朝著多功能 化之方向發展’與現有技術相比，市場上期待著開發出更 能提高對存儲資訊之保存特性之非揮發性記憶體。 本發明之目的在於：提供一種可提高半導體裝置性能之 技術。 本發明之另一目的在於：提供一種可提高半導體裝置可 靠性之技術。 本發明又一目的在於：提供一種在提高半導體裝置性能 之同時，又可提高半導體裝置之可靠性之技術。 本發明之前述内容及前述内容以外之目的和新特徵在本 說明書之描述及圖式簡單說明中寫明。 [解決問題之手段] 下面簡要說明關於本專利申請書中所公開之發明中具有 代表性之實施方式之概要。 根據具有代表性實施方式獲得之半導體裝置包括：半導 體基板；在前述半導體基板之主面上呈陣雜排列在第一 方向和與前述第一方向交又之第二方向上之複數個非揮發 性記憶胞；以及形成在前述半導體基板主面上之複數個佈 線層。前述複數個非揮發性記憶胞巾之每—個非揮發性記 154012.doc 201133803 it胞都具有：具有浮置閘電極之存儲電晶體和與前述存储 電晶體串聯之控制電晶體；將排列在前述第一方向上之前 述非揮純記憶胞巾之前述存儲電晶體线極區域彼此連 接之位TL佈線；其巾，前轻元佈線以按前述第—方向延 伸之方式形成在前述複數個佈線層中最下層之佈線層中。 而且則述位疋佈線之寬度比前述浮置閘電極在前述第二 方向上之尺寸大。 [發明之效果] 下面簡要說明關於本專利中請書中所公開之發明中根據 具有代表性之實施方式所獲得之效果。 根據具有代表性之實施方式可提高半導體裝置之性能。 另外，還可提高半導體裝置之可靠性。

既可提高半導體裝置之性能，又可提高半導體裝置 靠性。 J 【實施方式】 以下實施方式中’為了方便’在必要時將幾個部分 實施方式分割來說明’除了需要特別說 ：’ ~，攻歧都 不疋彼此獨立且無關係的，而係與其他一部分或者全立一 變形例、S細内容及補充說明等相互關聯的。另外 下實施方式中提及要素數等（包括個數、數值、息，以 、毒爸 |^| 等）時，除了特別說明及原理上已經明 j符定之數 量等除外，前述之特定數並非指固定之 ^ 阳係可大於 ·#於該特定數或可小於等於該特定數。而且，在以 ' 方式中，除了特別說明及原理上已經明確/下實把 κ Ά要時除 J54012.doc 201133803 外’前述之構成要素（包括要素步驟等）也並非是必須之要 素。同樣地，在以下實施方式中提及之構成要素等形狀、 位置關係荨時，除了特別說明時及原理上已經明確了並非 如此時，實質上包括與前述形狀等相近或者類似的。同 理’前述之數值及範圍也同樣包括與其相近的。 以下根據附圖詳細說明本發明之實施方式。為了說明實 施方式之所有圖中，原則上對具有同一功能之構件採用同 一符號，省略掉重複之說明。另外’在除了需要特別說明 的以外，對具有同一或同樣之部分原則上不進行重複說 明。 另外’在實施方式所用之圖中，為了使圖面簡單易懂， 有時會省略掉剖面圖之剖面線或者給平面圖加上剖面線。 (實施方式1) 本發明係一種具有非揮發性記憶體（非揮發性記憶元 件、閃速記憶體、非揮發性半導體記憶體）之半導體裝 置。非揮發性s己憶體主要用浮置閘電極作為電荷累積部使 用。在以下實施方式中，對於非揮發性記憶體，對以p溝 道型 MISFET(Metal Insulator Semiconductor Field Effect

Transistor，即金屬絕緣半導體場效應電晶體）為基礎且使 用了浮置閘電極之記憶胞進行說明。而且，以下實施方式 中之極性（寫入、擦除、讀出時施加電壓之極性或載流子 之極性）係用於說明以p溝道型MISFET為基礎之記憶胞之 動作情況。在以η溝道型MISFET為基礎之情況下，藉由將 施加電位、載流子之導電型等所有極性進行反轉，原理上 154012.doc 201133803 來說可獲得同樣之動作。 下面參照附圖對本實施方式中之半導體裝置進行說明。 圖1至圖5係本實施方式中半導體裝置之主要部分之平面 圖。圖6及圖7係將圖!至圖5所示之區域(記憶胞陣列區⑷ 之-部分放大後之部分放大平面圖（主要部分之平面圖广 圖8至圖13係本實施方式中半導體裝置之主要部分之剖面 圖；圖14係圖i至圖5所示區域（記憶胞陣列區域）之電路圖 (等效電路圖）。本實施方式中之半導體裝置具有複數個記 憶胞（非揮發性記憶胞）M c呈p車列狀（行列狀）排列之記憶胞 陣列區域，圖1至圖5係記憶胞陣列區域之主要部分之平面 圖。圖1至圖5係同一區域。但是，圖j僅示出了由元件隔 離區域2確定之活性區域ACV之平面佈置圖；圖2係在圖i 追加了控制閘電極CG與浮置閘電極FG後之平面佈置之平 面圖；圖3係在圖2追加了接觸孔CT之平面佈置後之平面 圖。圖4係在圖3追加了佈線Ml(在圖4中為位元佈線M1B) 之平面佈置後之平面圖，圖5係在圖4追加了佈線m2(在圖5 中為源極佈線M2S與字元佈線M2W)之平面佈置後之平面 圖。此外’圖1與圖2雖為平面圖，但為了使圖面更簡單易 懂’在圖1中用剖面線表示活性區域ACV ;在圖2中，對控 制閘電極CG、浮置閘電極FG與活性區域（半導體區域 MD、MS、SD)也附加了剖面線。在圖4與圖5中，用點劃 線表示位於位元佈線M1B下方之浮置閘電極FG。圖6係將 圖2中用雙點劃線包圍之區域1^}放大後之放大圖。圖7係 在圖ό中追加了佈線M1 (在圖7中為位元佈線M1B)之平面佈 154012.doc 201133803 置後之平面圖。此外，圖7雖為平面圖，但為了使圖面更 簡單易懂，給佈線Ml(在圖7中為位元佈線MlB)加上了剖 面線；用點劃線表示位於佈線M1(在圖7中為位元佈線 M1B)下方之圖6中之各個部分（控制閘電極CG、浮置閘電 極FG與活性區域（半導體區域md、MS、SD))之平面佈 置。圖8大致與圖2中A-A線位置上之剖面圖相對應（因此， 也與圖6中A-A線位置上之剖面圖對應）；圖9大致與圖2中 B-B線位置上之剖面圖相對應；圖1〇大致與圖2中c_c線位 置上之剖面圖相對應；圖11大致與圖2中D-D線位置上之剖 面圖相對應；圖12大致與圖2中E-E線位置上之剖面圖相對 應；圖13大致與圖2中F-F線位置上之剖面圖相對應。 如圖1、圖8至圖13所示，在由具有如丨〜⑺以爪左右之比 電阻、由p型單晶矽等形成之半導體基板（半導體晶圓 上，形成有元件隔離區域2，以對元件進行隔離，且在由 前述元件隔離區域2隔離（確定）之活性區域ACV中形成有n 型阱NW。在記憶胞陣列區域之η型阱NW中，形成有由圖 2、圖6及圖8等所示之存儲電晶體與控制電晶體（選擇電晶 體）構成之非揮發性記憶體中之記憶胞（非揮發性記憶 胞）MC。此外，圖1至圖5、圖14示出了取出記憶胞陣列區 域中形成了 6行x6列共計36個儲單元MC之區域，但是記憶 胞陣列區域中形成記憶胞MC之個數可根據需要作各種變 更。 在記憶胞陣列區域形成有呈陣列狀（行列狀）排列之複數 個記憶胞MC ’記憶胞陣列區域與其他區域被元件隔離區 154012.doc 201133803 域2電隔離。也就是說，記憶胞陣列區域與在半導體基板1 面上呈陣列狀形成（配置、排列）之複數個記憶胞MC之區 域相對應。因此’在記憶胞陣列區域中，複數個記憶胞 (非揮發性記憶胞）MC呈陣列狀排列於半導體基板丨主面中 之X方向（第一方向）和Y方向（第二方向）上❶此外，圖1至 圖7、圖14等所示之丫方向（第二方向）係與χ方向（第一方 向）交又之方向，優選Y方向（第二方向）與χ方向（第一方向） 垂直之方向。而且，Χ方向和Υ方向與半導體基板1之主面 平行。 形成在s己憶胞陣列區域之非揮發性記憶體之記憶胞 MC係將具有控制閘電極（選擇閘電極）Cg之控制電晶體 (選擇電晶體）和具有浮置閘電極（記憶體用浮置閘電極）fg 之存儲電晶體這兩個MISFET串聯而成之記憶胞。因此， 各個記憶胞MC具有存儲電晶體和與前述存儲電晶體串聯 之控制電晶體’其中，前述存儲電晶體具有浮置閘電極 FG。 這裏，將具有用於累積電荷之浮置閘電極FG和位於前 述浮置閘電極FG下方之閘極絕緣膜之MISFET(Metai Insulator Semiconductor Field Effect Transist〇r)稱作存儲 電晶體（存儲用電晶體）；將具有閘極絕緣膜與控制閘電極 CG之MISFET稱作控制電晶體（選擇電晶體 '用於選擇記憶 胞之電晶體）。因此，浮置閘電極（浮游閘電極）FG為存儲 電晶體之閘電極；控制閘電極CG為控制電晶體之閘電 極，浮置閘電極FG與控制閘電極CG為構成非揮發性記憶 154012.doc 201133803 體之記憶胞MC之閘電極。 下面對記憶胞MC之結構進行具體說明。 如圖8至圖13所示’非揮發性記憶體之記憶胞MC具有形 成在半導體基板1上之η型阱NW中之源極用p型半導體區域 MS、汲極用ρ型半導體區域md以及源極/汲極兼用ρ型半導 體區域SD。非揮發性記憶體之記憶胞MC進一步具有經由 絕緣膜（閘極絕緣膜）GF 1形成在半導體基板i (n型阱Nw)上 部之控制閘電極CG、以及經由絕緣膜（閘極絕緣膜）GF2形 成在半導體基板l(n型阱NW)上部之浮置閘電極FG。具有p 型半導體區域MS、MD、SD之η型阱NW形成在圖1所示之 活性區域ACV中。 Ρ型半導體區域MS、MD、SD形成在半導體基板1之!!型 拼NW中，從X方向上看，半導體區域sd佈置在半導體區 域MS和半導體區域MD之間。控制閘電極CG經由絕緣膜 GF1形成在半導體區域MS與半導體區域sd之間上方之半 導體基板l(n型阱NW)之上部，且按半導體基板丨之主面上 之Y方向延伸。浮置閘電極FG經由絕緣膜GF2形成在半導 體區域MD與半導體區域SD之間上方之半導體基板1 (n型阱 NW)之上部’且在半導體基板1之主面上按γ方向延伸。因 此，從X方向上看’控制閘電極CG、半導體區域SD以及浮 置閘電極FG位於半導體區域MS和半導體區域md之間，控 制閘電極CG位於半導體區域MS —側，浮置閘電極FG位於 半導體區域MD—側’半導體區域Sd位於控制閘電極cg和 浮置閘電極FG之間。 154012.doc •10· 201133803 如上則述，在各個δ己憶胞Mc中，存儲電晶體和控制電 晶體按X方向排列，且存儲電晶體之源極區域和控制電晶 體之沒極區域共用一個半導體區域SD。 形成於控制閘電極CG和半導體基板1(n型阱NW)之間之 絕緣膜GF1(即控制閘電極€(}下方之絕緣膜GF1)具有控制 電晶體之閘極絕緣膜之功能。浮置閘電極1?(3和半導體基板 l(n型阱NW)之間之絕緣膜GF2(即浮置閘電極FG下方之絕 緣膜GF2)具有存儲電晶體之閘極絕緣膜之功能。絕緣膜 GF1、GF2例如可由氧化矽膜等形成。 半導體區域MS係一個具有控制電晶體之源極區域功能 之半導體區域，半導體區域MD係一個具有存儲電晶體之 汲極區域功能之半導體區域。半導體區域SD為兼備控制電 晶體之汲極區域和存儲電晶體之源極區域功能之半導體區 域。半導體區域MS、MD、SD由已導入了p型雜質（例如硼 等）之半導體區域（p型雜質擴散層）構成，但也可分別為 LDD(lightly doped drain)構造。 即’半V體區域MS具有p型半導體區域MSb和具有比ρ· 型半導體區域MSb之雜質濃度高之ρ+型半導體區域MSa ; 半導體區域MD具有p_型半導體區域MDb和具有比p-型半導 體區域MDb之雜質濃度高之p+型半導體區域MDa;半導體 區域SD具有p-型半導體區域SDb和具有比p-型半導體區域 SDb之雜質濃度高之p+型半導體區域SDa β p+型半導體區域 MSa之結深比p-型半導體區域MSb深，且雜質濃度比p-型半 導體區域MSb之雜質濃度高；p+型半導體區域MDa之結深 154012.doc 201133803 比P型半導體區域MDb深’且雜質濃度比p-型半導體區域 MDb之雜質濃度南’ p型半導體區域sDa之結深比p-型半 導體區域SDb深’且雜質濃度比p-型半導體區域sDb之雜質 濃度高。在浮置閘電極FG與控制閘電極CG之側壁上，形 成有由氧化矽等絕緣體（絕緣膜）構成之側壁絕緣膜（側壁、 側壁隔離物）SW » 半導體區域MS之p型半導體區域MSb相對於控制閘電極 CG之側壁自對準地形成，半導體區域之p+型半導體區 域MSa相對於控制閘電極CG側壁上之側壁絕緣膜sw之側 面自對準地形成。因此，低濃度p-型半導體區域MSb形成 在控制閘電極CG側壁上之側壁絕緣膜sw下方，高濃度p+ 型半導體區域MSa形成在低濃度p-型半導體區域MSb之外 側。結果，低濃度p型半導體區域MSb鄰接控制電晶體之 溝道區域（形成在控制閘電極CG下方之溝道區域）而形成； 尚濃度p+型半導體區域MSa形成為鄰接低濃度ρ·型半導體 區域MSb，且與控制電晶體之溝道區域（形成在控制閘電極 CG下方之溝道區域）之間之距離為一個〆型半導體區域 MSb的量。 半導體區域MD之ρ·型半導體區域MDb相對於浮置閘電 極FG之側壁自對準地形成，半導體區域MD之〆型半導體 區域MDa相對於浮置閘電極FG側壁上之側壁絕緣膜SW2 側面自對準地形成。因此，低濃度p-型半導體區域MDbB 成在浮置閘電極FG側壁上之側壁絕緣膜sw下方，高濃度p+ 型半導體區域MDa形成在低濃度p-型半導體區KMDb之外 154012.doc -12- 201133803 側。結果，低濃度ρ·型半導體區域MDb鄰接存儲電晶體之 溝道區域（形成在浮置閘電極FG下方之溝道區域）而形成， 高濃度P+型半導體區域MDa形成為鄰接低濃度口-型半導體 區域MDb，且與存儲電晶體之溝道區域（形成在浮置閘電 極FG下方之溝道區域）之間之距離為一個p -型半導體區域 MDb的量。 半導體區域SD之p-型半導體區域SDb相對於控制閘電極 CG之側壁與浮置閘電極FG之側壁自對準地形成，半導體 區域SD之p型半導體區域SDa相對於控制閘電極CG側壁上 之側壁絕緣膜sw之側面及浮置閘電極壁上之側壁絕 緣膜SW之側面自對準地形成。因此，低濃度p-型半導體區 域SDb形成在控制閘電極CG側壁上之側壁絕緣膜sw下方 及浮置閘電極FG側壁上之側壁絕緣膜s w下方，高濃度p+ 型半導體區域SDa形成在低濃度p-型半導體區域SDb之外 側。結果’低濃度ρ·型半導體區域SDb形成在與控制電晶 體之溝道區域（形成在控制閘電極CG下方之溝道區域）鄰接 之區域和與存儲電晶體之溝道區域（形成在浮置閘電極FG 下方之溝道區域）鄰接之區域。高濃度p +型半導體區域SDa 與低濃度p型半導體區域SDb相接’但與控制電晶體之溝 道區域（形成在控制閘電極CG下方溝道區域）之間之距離為 一個P型半導體區域SDb的量，而且與存儲電晶體之溝道 區域（形成在浮置閘電極FG下方之溝道區域）之間之距離為 一個〆型半導體區域SDb的量。 控制閘電極CG下之絕緣膜GF 1下方形成有控制電晶體之 154012.doc -13· 201133803 溝道區域，在浮置閘電極FG下之絕緣膜GF2下方形成有存 儲電晶體之溝道區域。在各個記憶胞MC中，控制電晶體 與存儲電晶體之溝道長度方向（閘極長度方向）為χ方向， 各個記憶胞MC之控制電晶體與存儲電晶體之溝道寬度方 向（閘極寬度方向）為Y方向。 控制閘電極CG由導電體（導電體膜）形成，優選由卩型多 晶矽（導入了雜質之多晶矽、摻雜多晶矽）之類之矽膜形 成；浮置閘電極FG由導電體（導電體膜）形成，優選由p型 多晶矽（導入了雜質之多晶矽、摻雜多晶矽）之類之矽膜形 成。具體地說就是，控制閘電極CG與浮置閘電極FQ由已 被圖案化之矽膜形成，導入了雜質（優選導入p型雜質）且電 阻率低。 在半導體基板1上形成有絕緣膜（層間絕緣膜）IL1作為層 間絕緣膜，以覆蓋控制閘電極CG、浮置閘電極fg及側壁 絕緣膜SW。絕緣膜IL1由氧化矽膜之單體膜形成，或者由 氮化妙膜和形成在前述氣化碎膜上且比前述览化石夕膜厚之 氧化矽膜之疊層膜等形成》且對絕緣膜IL1之上表面進行 平坦化。 在絕緣膜IL1上形成有接觸孔（開口部、通孔）ct，在接 觸孔CT内填埋有作為導電體部（連接用導體部）之導電性柱 塞PG。柱塞PG由形成在接觸孔CT之底部與側壁上較薄之 阻擋導體膜（如鈦膜、氮化鈦膜或其疊層膜）、以及以填埋 接觸孔CT之方式形成在前述阻擋導體膜上之主導體模（如 鎢膜）形成，為簡化附圖，在圖8與圖1〇至圖12中，將構成 154012.doc 14 201133803 柱塞PG之阻擋導體膜與主導體膜一體化示出β 接觸孔CT和已填埋在前述接觸孔ct内之柱塞PG形成在 没極用半導體區域MD(p+型半導體區域MDa)、源極用半導 體區域MS(p+型半導體區域MSa)與控制閘電極CG(字元線） 之上部等。在各個接觸孔CT之底部露出半導體基板1之主 面之一部分，如露出汲極用半導體區域MD(p+型半導體區 域MDa)之一部分、源極用半導體區域MS(p +型半導體區域 MSa)之一部分或者控制閘電極cG(字元線）之一部分等，柱 塞PG與前述露出部（接觸孔CT底部之露出部）相接而電連 接。 在已填埋有柱塞pG之絕緣膜IL1上，形成有構成第一層 (最下層）佈線層即第一佈線層之佈線（佈線層）M1。佈線Ml 例如為金屬鑲嵌結構佈線（掩埋佈線），並填埋設置在絕緣 膜IL2上之佈線槽中，其中，前述絕緣膜IL2形成於絕緣膜 1匕1上。在將佈線MH$為用金屬鑲嵌結構形成之金屬鑲嵌 結構佈線（掩埋佈線）之情況下，例如可將前述佈線Μι作為 銅佈線（掩埋銅佈線）。佈線M1經由柱塞1>(}與汲極用半導 體區域MD(p+型半導體區域河以）、源極用半導體區域 MS(p+型半導體區域MSa)或者控制閘電極CG(字元線）等電 連接。 此外，本實施方式中之半導體裝置係一個具有形成在半 導體基板1上之複數個佈線層（多層佈線構造）之半導體裝 置，佈線Mi形成在前述複數個佈線層（多層佈線構造）中最 下層之佈線層（以下稱為第一佈線層）中，佈線河2形成在前

154012.doc 1C 201133803 述複數個佈線層（多層佈線構造）中由下至上之第二個佈線 層（以下稱為第二佈線層）中。在圖4、圖7至圖13中，用經 由柱塞PG與汲極用半導體區域MD(p+型半導體區域MDa) 電連接之位元佈線（位元線用佈線）Μ丨B表示佈線M i。 在已填埋有佈線]νπ之絕緣膜IL2上形成有構成第二層佈 線層即第一佈線層之佈線（佈線層）M2 ◊例如佈線M2為金 屬鑲嵌結構佈線（掩埋佈線），在已填埋有佈線M12絕緣膜 IL2上由下至上依次形成有絕緣膜IL3、IL4，設置在前述 絕緣膜IL4中之佈線槽裏填埋有佈線M2。在將佈線M2作為 利用金屬鑲嵌結構形成之金屬鑲嵌結構佈線（掩埋佈線） 時’如可將佈線M2作為銅佈線（掩埋銅佈線），也可將佈線 M2作為雙金屬鎮嵌結構佈線。此時，佈線m2經由與佈線 M2 —體形成之通孔部（填埋在絕緣膜IL3上形成之孔部vh 之導體部）電連接於佈線Μ1。在佈線M2為單金屬鑲嵌結構 佈線之情況下，佈線M2和形成在佈線M2下部之通孔部（填 埋形成於絕緣膜IL3上之孔部VH之導體部）在不同之製程中 形成。 在圖5、圖10及圖11中示出了與控制閘電極CG電連接之 字元佈線（字元線用佈線）M2W、與源極用半導體區域Ms (P+型半導體區域MSa)電連接之源極佈線（源極線用佈 線）M2S作為說明佈線M2之佈線情況。也就是說，如圖1〇 所示，字元佈線M2W經由與字元佈線M2W—體形成之通 孔部（填埋形成於絕緣膜IL3上之孔部VH之導體部）與佈線 (佈線部）M1W電連接，因前述佈線M1W經由柱塞PG與控 154012.doc •16- 201133803 制閘電極CG電連接，字元佈線M2W也因此而與控制閘電 極CG電連接。如圖丨丨所示’源極佈線M2S經由與源極佈線 M2S —體形成之通孔部（填埋形成於絕緣膜IL3上之孔部vh 之導體部）與佈線（佈線部）M1S電連接，前述佈線M1S經由 柱塞PG與源極用半導體區域MS電連接，源極佈線M2S由 此而與源極用半導體區域MS電連接。佈線MIS、M1W由 形成在第一佈線層之佈線M1形成，佈線M1S係用於將源極 用半導體區域MS提升到第二佈線層之源極佈線M2S之佈 線’佈線Ml W係用於將控制閘電極cg提升到第二佈線層 之字元佈線M2W之佈線。 在已填埋有佈線M2之絕緣膜IL4上，形成有更上層之佈 線層（佈線）和絕緣膜，這裏省略圖示與說明。佈線Ml、 M2與比佈線Ml、M2更上層之上層佈線並不限於金屬鎮嵌 結構佈線（掩埋佈線），還能夠藉由對佈線用導電體膜進行 圖案化而形成，例如可為鎢佈線或者鋁佈線等。 圖1 5至圖1 7係將佈線用導電膜圖案化而形成佈線mi、 M2時本實施方式中半導體裝置之主要部分之剖面圖，圖 15與圖8相對應’圖16與圖9相對應，圖17與圖10相對應。 在圖15至圖17所示之情況下，在已填埋有柱塞Pg之絕 緣膜IL1上形成佈線用導電膜並將前述導電體膜進行圖案 化’由此形成佈線Ml(含位元佈線M1B)，為了覆蓋前述佈 線Ml而形成了層間絕緣膜即絕緣膜IL2a。在前述絕緣膜 IL2a上形成有孔部（導通孔、開口部、通孔）VHa，並在孔 部VHa内填埋有導電性與上述柱塞pg的相同之柱塞（連接 154012.doc -17- 201133803 用導體部）PGa。在已填埋有柱塞PGa之絕緣膜IL2a上，形 成佈線用導電膜並將前述導電體膜進行圖案化，從而形成 佈線M2(含源極佈線M2S與字元佈線M2W)，為了覆蓋前述 佈線M2而形成了層間絕緣膜即絕緣膜iL4a。不僅在本實施 方式中，在後述之實施方式2至實施方式1〇中，也可藉由 金屬鎮嵌結構形成佈線Ml、M2，或者藉由將佈線用導電 體膜進行圖案化而形成佈線Ml、M2。 接下來，對構成記憶胞陣列之記憶胞MC間之關係進行 說明。 圖2與圖14都示出了在半導體基板1之主面（更確切地說 為§己憶胞陣列區域）上呈陣列狀佈置有複數個非揮發性記 憶體之s己憶胞MC之情況。即，在圖2與圖14中，用點書彳線 包圍之區域構成一個記憶胞MC，前述區域在X方向和γ方 向上呈陣列狀（行列狀）排列即形成記憶胞陣列區域。在圖7 與圖8所示之區域（與圖2中之區域RG對應之區域）中形成有 在X方向上相鄰之兩個記憶胞MC，前述兩個記憶胞MC共 用一個没極區域（半導體區域MD) »由共用一個及極區域 (半導體區域MD)之兩個記憶胞MC構成之區域rg成為重複 出現之單位區域，前述單位區域（區域rG)在X方向和γ方 向上重複排列而形成記憶胞陣列區域。 因此，在各個記憶胞MC中，汲極用半導體區域MD、浮 置閘電極FG、半導體區域SD、控制閘電極CG及源極用半 導體區域MS按X方向排列佈置，由圖2可知，夾著汲極用 半導體區域MD且在X方向上相鄰之兩個記憶胞mc共用前 154012.doc -18 - 201133803 述没極用半導體區域MD°夾著源極用半導體區域MS且在 X方向上相鄰之兩個記憶胞MC共用前述源極用半導體區域 MS。 圖2中也不出了在X方向和γ方向上呈陣列狀（行列狀）佈 置之複數個記憶胞MC中，在γ方向上排列之記憶胞㈣之 控制閘電極（：(3在¥方向上彼此連接而一體形成。即，圖2 中在Υ方向上延伸之一個控制閘電極c G形成在按γ方向排 列之複數個記憶胞MC之控制閘電極上，根據在χ方向上排 列之儲單元MC之個數，在X方向上排列佈置有複數個按γ 方向延伸之控制閘電極CG。因此，各個控制閘電極CG在 圖2中之Y方向上延伸，兼作將圖2中按丫方向延伸之複數 個記憶胞MC之控制閘電極和圖2中按γ方向排列之複數個 δ己憶胞MC之控制閘電極彼此電連接之字元線wl(字元線 WL在圖14中示出）。 圖2也示出了在X方向和γ方向上呈陣列狀佈置之複數個 記憶胞MC之浮置閘電極FG互不連接而係相互分離之情 況。即，母一個§己憶胞MC都設置有獨立之浮置閘電極 FG。因此’浮置閘電極FG在Y方向上延伸，浮置閘電極 FG在Y方向上之尺寸（長度L1)比浮置閘電極fg在X方向上 之尺寸（寬度W2)大（L1>W2) ’但是按γ方向排列之記憶胞 MC之浮置閘電極FG互不連接。由圖6、圖9也可得知，各 個浮置閘電極FG在Y方向之兩端部附近之區域位於元件隔 離區域2上，比此區域（Y方向之兩端部附近區域）更靠内之 内側區域位於η型阱NW上之閘極絕緣膜GF2上。佈線Ml、 154012.doc -19· 201133803 M2不與各個浮置閘電極FG連接。 圖2也示出了在X方向和Υ方向上呈陣列狀佈置之複數個 記憶胞MC中，在圖2中按Υ方向排列之記憶胞MC之源極用 半導體區域MS在Υ方向上彼此連接而一體形成。即，在圖 2中按Y方向延伸之半導體區域MS形成圖2中在Y方向上排 列之複數個記憶胞MC之各個源極區域，且在X方向上佈置 有複數個前述按Y方向延伸之半導體區域MS。因此，各個 半導體區域MS按圖2中之Y方向延伸，並兼作將圖2中按γ 方向排列之複數個記憶胞MC之源極區域彼此電連接之源 極線SL(源極線SL在圖14中示出）。 如圖2所示’呈陣列狀佈置在x方向和γ方向上之複數個 記憶胞MC中，按Y方向排列之記憶胞Mc之汲極用半導體 區域MD彼此位於γ方向之同一條直線上，但互不連接，而 且因之間具有元件隔離區域2而被電隔離。 如圖2所示’呈陣列狀佈置在又方向和γ方向上之複數個 記憶胞MC中，按γ方向排列之記憶胞Mc之半導體區域SD 彼此位於Y方向之同一條直線上，但互不連接，而且因之 間具有元件隔離區域2而被電隔離。 由圖4、圖7至圖13可知，位元佈線M1B係在形成於半導 體基板1上之複數個佈線層（多層佈線構造）中最下層之佈線 層（第佈線層）上形成之佈線’如圖4所示，位元佈線M1B 按X方向延伸。位元佈線M1B係構成位元線BL(位元線BL· 在圖14中不出）之佈線。即，位元佈線M1B係將呈陣列狀 佈置在X方向和γ方向上之複數個記憶胞MC中按X方向排 154012.doc 201133803 列之記憶胞MC之汲極用半導體區域MD彼此連接（電連接） 之佈線（位元線、位元線用佈線）。也就是說，位元佈線 Μ1B係將按X方向排列之記憶胞MC之存儲電晶體之汲極區 域（半導體區域MD)彼此連接之佈線。因此，位元佈線μ 1Β 在按X方向排列之複數個記憶胞MC上延伸，在位元佈線 Μ1Β下方，佈置有按X方向排列之各個記憶胞mc之汲極用 半導體區域MD、浮置閘電極FG、半導體區域SD、控制閘 電極CG以及源極用半導體區域MS。由於位元佈線Μ1Β在 按X方向排列之複數個記憶胞MC之各個半導體區域MD上 延伸’所以位元佈線Μ1Β可經由柱塞PG與前述半導體區域 MD電連接。因此，成為以下狀態：即按X方向排列之複數 個記憶胞MC之半導體區域Md彼此之間經由柱塞Pg及位元 佈線Μ1Β而電連接之狀態。 如上前述’呈陣列狀佈置在X方向和γ方向上之複數個 記憶胞MC中’按Υ方向排列之記憶胞mc之源極用半導體 區域MS在Υ方向上彼此連接，前述在γ方向上彼此連接之 半導體區域MS經由柱塞pg及佈線M1S與源極佈線M2S電 連接。由圖5、圖8及圖11可知，前述源極佈線M2s係在形 成於半導體基板1上之複數個佈線層（多層佈線構造）中由下 至上之第一個佈線層（第二佈線層）上形成之佈線，也就是 說，前述源極佈線M2S形成在比佈線Ml (第一佈線層）更上 一層之佈線層（第二佈線層）中，如圖5所示，在半導體區域 MS中前述源極佈線M2S按Y方向延伸。 如上前述，呈陣列狀佈置在X方向和γ方向上之複數個 154012.doc 21 201133803 記憶胞MC中，按Y方向排列之記憶胞MC之控制閘電極CG 在Y方向上彼此連接，但前述在γ方向彼此連接之控制閘 電極CG經由柱塞PG及佈線M1W而與字元佈線M2W電連 接。由圖5、圖8及圖10可知，前述字元佈線m2 W係在形成 於半導體基板1上之複數個佈線層（多層佈線構造）中由下至 上之第二個佈線層（第二佈線層）上形成之佈線層，即，前 述字元佈線M2W係在比佈線Ml(第一佈線層）更上一層之佈 線層（第二佈線層）上形成之佈線，如圖5所示，在控制閘電 極CG上刖述字元佈線M2W按Y方向延伸。佈線mis、M1W 係在與位元佈線Μ1Β同層（第一佈線層）之佈線層上形成之 佈線，但為了使佈線MIS、M1W不與位元佈線Μ1Β接觸而 避開位元佈線Μ1Β設置。 接下來’對本實施方式中半導體裝置之動作進行說明。 圖18至圖21係說明本實施方式中半導體裝置之動作例之說 明圖’圖18係「寫入」動作’圖19係「擦除（電擦除）」動 作’圖20係「讀出」動作，圖21係「擦除（藉由紫外線進 行擦除）」動作。圖18至圖20中記載了「寫入」（圖ι8)、 擦除」（圖19)與「讀出」（圖20)動作時，施加在選擇記 憶胞之汲極區域（半導體區域MD)之電壓Vd、施加在控制 閘電極CG上之電壓Vcg、施加在源極區域（半導體區域MS) 之電壓Vs以及施加在n型阱NW之基極電壓Vb之情況。此 外’圖1 8至圖2 0係電壓施加條件之一例，但並不僅限於 此，還可根據需要作各種變更《在本實施方式中，將對存 儲電晶體之浮置閘電極FG注入載流子（這裏係指空穴）定義 154012.doc •22· 201133803 為「寫入 、行寫入」動作時，例如藉由將圖丨8所示之電壓施 加在進行寫入之選擇記憶胞之各個部位，以將空穴注入選 擇記憶胞之浮置閉電極心此時，電流在源汲極之間(半 導體區域MS MD間）流動，同時熱空穴被從汲極區域（半 導體區域MD)一側注入浮置閘電極FG。 ’例如藉由將圖19所示之電壓施 記憶胞之各個部位，以將空穴 在進行「擦除」動作時 加在進行擦除動作之選擇 (空穴）從選擇記憶胞之浮置閘電極阳取到汲極區域（半導 體區域MD)。 在進行「讀出」動作時，例如藉由將圖2〇所示之電壓施 加在進行讀出動作之選擇記憶胞之各個部位。以使選擇記 憶胞之控制電晶體（選擇電晶體）成為導通狀態。此時，在 空穴累積在浮置閘電極FG之狀態（即寫入狀態）下，由於存 儲電晶體也為導通狀態’所以電流(讀出電流)將在源極區 域（半導體區域MS)和汲極區域（半導體區域MD)之間流 動。另一方面，在浮置閘電極FG幾乎沒有累積空穴之狀態 (即擦除狀態）下，由於存儲電晶體為戴止狀態，所以電流 (讀出電流）幾乎不會在源極區域（半導體區域MS)和汲極區 域（半導體區域MD)之間流動。由此，可以此分辨出寫入狀 態和擦除狀態。 如圖21所示，也可以藉由紫外線進行「擦除」動作。此 時，藉由用紫外線UV照射記憶胞陣列區域來啟動累積在 浮置閘電極FG中之空穴，並使前述已啟動之空穴隧穿浮置 154012.doc •23- 201133803 間電MG下之閘極絕緣膜（絕緣膜㈣），由此可使浮置問 電極FG成為幾乎未累積空穴之狀態（即擦除狀態）。在藉由 紫外線進行擦除時，無需功耗，而係對所有位—次性進行 删除。 接下來，對本實施方式中之半導體裝置之主要特徵進行 說明。 本案發明人對具有呈陣列狀排列之浮置閘電極之記憶胞 之半植:置進行了研究，明確了將會產生如下問題。 即儘s在半導體基板之主面上形成有複數個層間絕緣 膜’但S水分、離子（例如Na+離子等陽離子）等會從層間 絕緣膜往下方擴散，並到達浮置閘電極，從而導致非揮發 性記憶體對存儲資訊之保存特性下降。這是由於如果已擴 散到層間料財之水分、離子存在於已進行寫人動作之 記憶胞之浮置閘電極周圍’將會取消（抵消）累積在浮置閘 電極之電荷’而本應累積在浮置問電極之電荷看上去就少 二(累積在浮置閘電極之實效電荷量減少)之故。如果出現 别述現象’則會使以浮置閘電;^作為間極之存儲電晶體之 閾值發生文化，在從已進行寫入動作之記憶胞進行讀出 時，便有可能錯誤地作為擦除狀態而被讀出。因此，為了 提高非揮發性記憶體對存儲資訊之保存特性，最好能夠儘 量抑制水分、離子（例如Na+離子等陽離子）等從上層之層間 絕緣膜擴散到浮置閘電極。 在本實施方式中，藉由對位元佈線M1B進行改進，解決 了上述問題。 154012.doc -24· 201133803 位元佈線Μ1B係將按X方向排列之複數個記憶胞MC之沒 極用半導體區域MD彼此連接之佈線，並在X方向上延伸。 由於各個記憶胞MC具有浮置閘電極FG，所以前述浮置閉 電極FG也位於位元佈線M1B下方。本實施方式之一個主要 特徵係，位元佈線M1B之寬度W1 (圖7與圖9中示出）比浮置 閘電極FG之長度L1(圖6與圖9中示出）大（即，W1>L1)。這 裏之浮置閘電極FG之長度L1與浮置閘電極FG在γ方向上之 尺寸相對應，位元佈線M1B之寬度W1與位元佈線河18在丫 方向上之尺寸相對應。藉由將位元佈線Μ1 b之寬度w 1設 定為比浮置閘電極FG之長度L1大（W1>L1)，從平面上看將 成為浮置閘電極FG被位元佈線M1B覆蓋之狀態。 思襄所謂「平視」或者「平面上看」等時，係指在與半 導體基板1之主面平行之平面上所看到之情形。這裏所謂 「上下方向」等時’係指與半導體基板1之厚度方向平行 之方向。這在對本實施方式丨及以下實施方式2至實施方式 1〇都適用。 攸上下方向看時，絕緣膜IL1位於浮置閘電極fg和位元 佈線M1B之間，且浮置閘電極？(}不與位元佈線mib接觸。 因此，浮置閘電極FG不與位元佈線M1B電連接。另一方 面，從與半導體基板1之主面平行之平面上平視時（即平面 地觀看時）’係一種浮置閘電極FG被位元佈線Μ1B覆蓋， 且浮置閘電極FG不從位元佈線Μ1Β露出之狀態。即位元佈 線Μ1Β覆蓋整個浮置閘電極FG之狀態，在整個浮置閘電極 上方具有位元佈線Μ1Β。換句話說，從平面上看， 154012.doc •25· 201133803 係一種各個浮置閘電極FG平面内含於位元佈線M1B之狀 態。再換句話說就是，位元佈線MlB佈置在各個浮置閘電 極FG之各條邊之外側。 與本實施方式不同，在浮置閘電極FGi正上方不具有 佈線Ml之情況下，水分、離子（例如Na+離子等陽離子）等 將很谷易從比絕緣膜IL1更上層之絕緣膜（絕緣膜IL2、 IL3、IL4及更上層之絕緣膜）往下方擴散而到達浮置閘電 極FG，這將導致非揮發性記憶體對存儲資訊之保存特性下 降。 對此，在本實施方式中，用位元佈線M1B來防止水分、 離子（例如Na離子等陽離子）等從比絕緣膜IL丨更上層之絕 緣膜（絕緣膜IL2、IL3、IL4及更上層之絕緣膜）向浮置閘電 極FG擴散，這疋由於水分、離子（例如Na+離子等陽離子） 等雖容易在絕緣膜中擴散，但卻不容易在佈線類之金屬膜 中擴散之故。將位元佈線M1B佈置在浮置閘電極fg之上 方，從平面上看，成為一種浮置閘電極？(3被位元佈線mib 覆蓋之狀態，由此，位元佈線Μ1β便可防止水分、離子 (例如Na+離子等陽離子）等向位元佈線議下方擴散，從而 可減少到達浮置閘電極!^之水分、離子等量。到進行擦除 動作別為止’由於累積在浮置閘電極FG之電荷得到可靠地 保存’所以可提高非揮發性言己憶體對存冑資訊之保存特 ，。結S，可提高具有非揮發性記憶體t半導體裝置之性 能。 . 在本實施方式中’由於整個浮置閘電極被位元佈線咖 154012.doc •26· 201133803 覆蓋，所以從平面上看，從浮置閘電極？〇在丫方向上之端 部到位元佈線M1B在Y方向上之端部之距離L2(圖7與圖9中 示出）大於0(即，L2>0)。如果增大前述距離L2，則可進一 步減少繞過位元佈線M1B到達浮置閘電極FG之水分、離子 (例如N，離子等陽離子）量。從此觀點出發，優選將從浮 置閘電極FG在Y方向上之端部到位元佈線^^…在γ方向上 之端部之平面上之距離L2設為〇·4 μηι以上（即，L2^〇4 μηι)。由此便可進一步提高非揮發性記憶體對存儲資訊之 保存特性。因此，可進行如下設計：即在考慮拓寬位元佈 線Μ1Β可進行平面佈置之佈線寬度（佈線寬度之限界）之同 時，儘量增大位元佈線Μ1Β之寬度W1 (至少比浮置閘電極 FG之長度L1大，優選比浮置閘電極fg之長度L1大〇.8 μηι 以上）。 優選進行下述設計：對浮置閘電極FG和位元佈線Μ1Β之 相對位置進行設計’以保證從平面上看，浮置閘電極F 〇在 Υ方向上之中央部分位於位元佈線Μ1Β在Υ方向上之中央 部分之位置上《此時’浮置閘電極FG對於Υ方向上之兩個 知部之上述長度L2為同樣之長度。由此，便可在以某種程 度抑制位元佈線Μ1Β之寬度W1增加之同時，還可有效地 減少繞過位元佈線Μ1Β到達浮置閘電極FG之水分、離子 (例如Na+離子等陽離子）量。因此，既可提高非揮發性記 憶體對存儲資訊之保存特性，也可使記憶胞陣列高密度 化。 由於使覆蓋浮置閘電極FG之第一佈線層之佈線部（抑制 154012.doc •27- 201133803 水分、離子向浮置閘電極FG擴散之佈線部）兼作位元佈線 M1B，所以可獲得效率良好之佈線平面佈置之效果。 與後述之實施方式2(圖22與圖23)相比，本實施方式（圖4 與圖7)中，由於可將佈線河丨（位元佈線M1B)高密度地鋪設 在記憶胞陣列區域，所以可進一步減少比佈線M1更上層 之佈線層之高度差。 (實施方式2) 圖22與圖23係本實施方式中半導體裝置之主要部分之平 面圖，圖22相當於實施方式！中之圖4，圖23相當於實施方 式1中之圖7。 在實施方式1中，如圖4與圖7所示，位元佈線M1B以相 同之寬度wi在X方向上延伸，位元佈線M1B之寬度（γ方向 上之尺寸）在X方向上之任何一個位置都相同。對此，在本 實施方式中，位元佈線M1B中在浮置閘電極FG上延伸部分 之寬度W1與實施方式〗（圖4與圖7)之情況相同，但是從平 面上看’與浮置閘電極FG分開之部分之寬度wi a(圖23中 示出）比寬度W1小（即，Wl a<W 1)。本實施方式之其他結構 與實施方式1相同。 在實施方式1(圖4與圖7)之位元佈線M1B中，在抑制水 分、離子（例如Na+離子等陽離子）等向浮置閘電極fg擴散 之抑制作用方面，從平面上看離浮置閘電極FG較遠之區域 要比從平面上看離浮置閘電極FG較近之區域之抑制作用 小。因此’不僅在實施方式丨（圖4與圖7)中之位元佈線M1B 之If況下’在圖22與圖23所示之本實施方式中之位元佈線 1540l2.doc -28 - 201133803 、一 凊况下，也可藉由利用前述位元佈線M1B減少到達 洋置閘電極印之水分及離子量，從而可提高用非揮發性記 憶體對存倚資訊之保存特性、结果，可提高具備非揮發性 記憶體之半導體裝置之性能。 在位元佈線M1B中，在浮置閘電極FG上延伸之部分之寬 度W1比浮置間電極FG之長度（γ方向上之尺寸）li大 (W1>L1)，這是實施方式！和本實施方式之共同點。實施方 式1與本實施方式之不同點在於：從平面上看離浮置間電極 FG較遠之部分之寬度不$。因此，實施方式i和本專利申 請書之其他任-實施方式中，都係—種各個浮置閘電極F 内含於位元佈_1Bt，即位元佈線魏覆蓋整個浮置問 電極FG之狀態。換句話說，位元佈線M1B佈置在各個浮置 閘電極FG之各條邊之外側。 在圖22與圖23所示之本實施方式之位元佈線應中由 於位兀佈線M1B覆蓋整個各個浮置閘電極，所以從平面上 看從浮置閘電極F G之端部到位元佈線M】B之端部之距離 L2、L3大於零（即，L2、L3>〇)。增大前述距離L2、幻， 便可減少繞過位元佈線MIB到達浮置閘電極1?(}之水分及離 子量。按照前述觀點，更優選將從浮置閘電極FG之端部 (外周部）到位元佈線M1B之端部（外周部）之距離L2 '。設 定在0.4 pm以上（即，L2、L320.4 μηι)。由此便可進一步提 高非揮發性記憶體對存儲資訊之保存特性。此時，從平面 上看，距離L2(圖23中示出）與從浮置閘電極]?(}在γ方向上 之端部到位元佈線Μ1Β在Υ方向上之端部之距離相對應， 1540J2.doc -29· 201133803 距離L3(圖23中示出）與從浮置閘電極fg在X方向上之端部 到位元佈線Μ1B在X方向上之端部之距離相對應。 圖4與圖7所示之實施方式！中之位元佈線Μ1Β與圖22與 圖23所不之本實施方式中之位元佈線Μ1Β之共同點，係位 兀佈線Μ1Β中在浮置閘電極FG上延伸之部分之寬度W1比 浮置閘電極FG在Y方向上之尺寸以大（即，W1>L1)。由 此，便成為各個浮置閘電極FG平面内含於位元佈線mib中 之狀態，並可借助位元佈線M1B減少到達浮置閘電極FG之 水刀及離子量。因& ’可提高非揮發性記憶體對存儲資訊 之保存特性。 (實施方式3) 非揮發性記憶體之擦除動作有以下兩種方式：即如圖！ 所示之將規定電|施加在進行擦除之選擇記憶胞之各個苟 位而進行電擦除之方式和如圖21所示之藉由照射紫外線造 行擦除之方式。由此，實施方式1、實施方式2中之半導體 裝置便能可靠地進行電擦除料。另一方自，實施方式 ^實施方式2中半導體裝置，還可利用紫外線在半導„ 置内部之散射光’使藉由紫外線照射進行擦除成為可能: 也就是說，由於紫外線可繞過位元料咖料浮 極FG，所以可藉由紫外線進行擦除動作。但是，在位元佈 線廳覆蓋了整個浮置閘電極FG之狀態下，紫外線因 元佈線謂遮斷而不能順利地到達浮置㈣極Μ 可能導致藉由紫外線照射進行擦除之效率下降。 要採取增加進行擦除動作時紫外線之照射時間施’需 154012.doc -30- 201133803 因此，本實施方式3與後述之實施方式4中，在位元佈線 謂設置開口部（0P i、〇p2)，紫外線便會從前述開口部 (OP1 OP2)到達#置閘電極FG。由此便可提高藉由紫外 線…射進订擦除之效率。下面對設在位元佈線之開口 部做具體說明。 圖24與圖25係本實施方式中半導體裝置之主要部分之平 面圖，圖24與實施方式2中之圖22相對應，圖以與實施方 式2中之圖23相對應，圖26與圖27為本實施方式十半導體 裝置之主要部分之剖面圖，圖26與實施方式i中之圖8相對 應’圖27與實施方式丄中之圖9相對應。因此，圖％大致與 圖25中A-A線位置上之剖面圖相對應，圖27大致與圖^中 B-B線位置上之剖面圖相對應。 圖24至圖27所示之本實施方式中之半導體裝置，除了在 位兀佈線M1B上設有開口部（通孔）〇1>1這點與實施方式2不 同以外，其他結構都與實施方式2中之半導體裝置相同， 所以這裏僅對與實施方式2之不同點即開口部〇ρι進行說明 (省略其他部分之說明）。 在本實施方式中，將開口部〇P1設在位元佈線M1B處， 從平面上看，前述開口部〇ρι以被浮置閘電極FG内含之方 式开> 成。換句話說，開口部OP 1佈置在比各個浮置閘電極 FG之各條邊都更靠内之内側。也就是說，在各個位元佈線 M1B中’對位於位元佈線M1B下方之各個浮置閘電極都 設有開口部OP1，各個開口部〇pl之平面尺寸（平面面積）比 浮置閘電極FG之平面尺寸（平面面積）小。由圖25可知，開 I54012.doc -31 · 201133803 口部OP1平面内含於浮置閘電極FG中。因此，係一種在各 個開口部0P1之正下方具有浮置閘電極FG之狀態。開口部 OP 1内被絕緣膜IL2填滿。由於開口部OP 1之正下方具有浮 置閘電極FG之一部分，所以可將開口部〇p丨看做是從平面 上看使浮置閘電極FG部分露出之開口部。也就是說，在本 實施方式之位元佈線M1B中形成有使佈置在位元佈線Mib 下方之浮置閘電極:FG部分露出之開口部opi。 在本貫施方式中’藉由在位元佈線Μ1 b中設置開口部 〇Ρ1(使浮置閘電極FG部分露出之開口部〇ρι)，便可確保 紫外線經由開口部OPi照射到浮置閘電極FG上，因此可提 高藉由紫外線照射進行擦除動作之効率。 電場容易集中之 在已累積了電荷之浮置閘電極Fg中 ％ 1 _巧示τ 部位係浮置閘電極FG之端部（外周部）附近。尤其更容易集 中在浮置閑電極FG之角部。因此，本實施方式在提高非揮 發性記憶料存儲資訊之保存特性方面，尤其在使水分、 離子（例如Na+離子等陽科）等難以擴散到電場料集中之 泮置閘電極FG之端部（外周部）附近方面特別有效。但是， 與本實施方式不同，為了使浮置間電極FG平面内含於開口 而在位元佈線M1B上設置平面尺寸（平面面積）大於浮 ί閘電極FG之前㈣口部時，由於整料置閘電極叩從 =述開口部露出，所以水分、離子（例如^離子等陽 部）附近。 Μ中f置閘電極FG之端部（外周 對此’在本實施方式中 在位元佈線M1B上設置平面内 154012.doc -32· 201133803 含於浮置閘電極FG之開口部ορι，即在被浮置閘電極1?(3平 面内含之位置上和以被浮置閘電極FG平面内含之大小設置 開口部OP1。即開口部0P1與浮置閘電極FG之關係為：不 是浮置閘電極FG内含於開口部〇P1(此時，開口部〇ρι比浮 置閘電極FG大），而係開口部〇ρι内含於浮置閘電極FG(此 時’開口部OP1比浮置問電極⑼小）之狀態。因此，成為 如下之狀態：即從平面上看，浮置閘電極FG内側（中央一 側）之部分從開口部0P1露出，浮置閘電極FG之端部（外周 部）不從開口部〇P1露出’而在電場容易集中之浮置間電極 FG之整個端部（X方向上之端部與γ方向上之端部，即浮置 閘電極FG之外周部）之正上方具有位元佈線。換句話 說就是，佈線M1B至少覆蓋各個浮置閘電極FG之角部和各 條邊。 如上前述，即使形成開口部⑽，也能_用位元佈線 有效地抑麻分、料⑽如Na+離子㈣料）等擴散 到電場容易集中之浮置間電_之端部（外周部）附近。因 此’可提高非揮發性記憶體對存儲資訊之保存特性。 如實施方式！、實施方式2前述，不在位元佈線_上設 置使浮置閘電極FG部分露出之開口部有利於提高非揮發性 記憶體對存儲資訊之保存 式3及後述之實施方气4 一… 面如本實施方 式4則述，在位元佈線M1B上設置有使 浮置閉電極FG部分露出之開口部(〇 非揮發性記憶體對存儲資心仅六好 …狀徒问 貝机之保存特性和提高藉由紫外線 …、射進行擦除動作之效$ ' 效羊因此，如果將本實施方式3與 I54012.doc -33· 201133803 後述之實施方式4應用於藉由紫外線照射進行擦除之情 況，則效果更佳。 圖24至圖27係在實施方式2中之位元佈線M1B上設置有 開口部〇P1之情況，也可在實施方式1中之位元佈線M1B上 没置與本實施方式同樣之開口部〇p J。 由於各個浮置閘電極FG在X方向上之尺寸（寬度W2)比在 Y方向上之尺寸（長度L1)小，所以只要使各個開口部OP1在 X方向上之尺寸小於γ方向上之尺寸，便可進行有效佈 置’以使開口部〇p 1平面内含於浮置閘電極Fg中。例如， 如圖25所示，在浮置閘電極FG之平面形狀為具有Y方向之 長邊和X方向之短邊之長方形狀之情況下，如果開口部 OP1之平面形狀也為具有γ方向之長邊和X方向之短邊之長 方形狀’便可進行有效佈置，以使開口部〇p i平面内含於 浮置閘電極FG中。 本實施方式中之開口部OP1、後述之開口部〇ρ2、〇ρ3、 〇Ρ4、ΟΡ5與後述之狹縫ST，不是在形成佈線Μ1&後再另 外形成’而係在形成佈線Μ1時就形成具有這些開口部或 者狹縫之佈線Μ1。 (實施方式4) 圖28與圖29係本實施方式中半導體裝置之主要部分之平 面圖’圖28與實施方式1中之圖4相對應，圖29與實施方式 1中之圖7相對應。圖30至圖32係本實施方式中半導體裝置 之主要部分之剖面圖’圖30大致與圖29之Α1-Α1線位置上 之剖面圖相對應’圖31大致與圖29之Α2-Α2線位置上之剖 154012.doc •34- 201133803 面圖相對應’圖32大致與圖28之B-B線位置上之剖面圖相 對應。因此’圖30與圖31係大致與圖8相對應之剖面圖（但 是’從圖29可知，圖30(A1-A1線剖面）和圖31(A2-A2線剖 面）在Y方向上多少有點錯開），圖32係大致與圖9相對應之 剖面圖。 圖28至圖32所示之本實施方式中之半導體裝置，除了在 位疋佈線M1B上設有開口部（通孔）OP2這點與實施方式1不 同以外’其他結構都與實施方式1中之半導體裝置相同， 因此’這裏僅對與實施方式1之不同點即開口部〇p2進行說 明（省略其他部分之說明）。 在本實施方式中’在位元佈線Μ1B上設置有開口部 ΟΡ2 ’並將前述開口部〇ρ2加工成在X方向上之尺寸比在γ 方向上之尺寸大之狹縫狀開口部。從平面上看，各個開口 部ΟΡ2以橫穿浮置閘電極FG之方式形成，且與浮置閘電極 FG部分重疊。也就是說，從平面上看，以一個以上之開口 部ΟΡ2橫穿各個記憶胞MC之浮置閘電極fg之方式在位元 佈線M1B上設置開口部〇P2。由於一個以上之開口部〇p2 橫穿各個浮置閘電極FG，所以各個浮置閘電極FG成為如 下狀態：即正上方不具有位元佈線M1B之部分（即，正上 - 方具有開口部〇P2内之絕緣膜IL2之部分）和正上方具有位 几佈線M1B之部分（即，不存在開口部〇p2之部分）混雜之 狀I開口部〇P2内被絕緣膜IL2填滿。由於各個浮置閘電 極FG有一部分與開口部0P2平面重合，且正上方具有開口 部〇P2(開口部0P2内之絕緣膜IL2)，所以也可將開口部 1540I2.doc -35- 201133803 OP2看做是從平面上看使浮置閘電極fg部分露出之開口 部。也就是說’在本實施方式之位元佈線M1B中，形成有 使佈置在位元佈線M1B下方之浮置閘電極FG部分露出之開 口部 OP2。 開口部OP2形成為不僅能夠橫穿浮置閘電極fg，還能夠 橫穿半導體區域SD、控制閘電極CG以及半導體區域 MS(源極區域）之狀態。但優選開口部〇p2不橫穿半導體區 域MD(汲極區域）之狀態。由此便可使開口部〇p2不與形成 在半導體區域MD(汲極區域）上部之接觸孔CT和填埋前述 接觸孔CT之柱塞PG平面重疊。因此’便可簡單且可靠地 將形成在半導體區域MD(沒極區域）上部之柱塞pG與位元 佈線M1B連接。 在本實施方式中，如上前述，藉由在位元佈線M1B上設 置開口部OP2(使浮置閘電極fg部分露出之開口部〇p2)， 便可確保紫外線經由前述開口部〇p2照射到浮置閘電極fg 上》因此，可提高藉由紫外線照射進行擦除動作之效率。 在已累積電荷之浮置閘電極FG中，電場容易集中之部 位係浮置閘電極FG之端部（外周部）附近。藉由使水分、離 子（例如Na+離子等陽離子）等難以擴散到電場容易集中之浮 置閘電極FG之端部（外周部）附近，對於提高非揮發性記憶 體對存儲資訊之保存特性方面尤其有效。但是，與本實施 方式不同，在設置有開口部〇P2以使整個浮置閘電極1?^露 出之情況下，水分、離子（例如Na+離子等陽離子）等則容易 擴散到電場容易集中之浮置閘電極FG之端部（外周部）附 154012.doc •36· 201133803 近。 對此在本貫施方式中，在位元佈線Μ1B上設置有開口 4 ΟΡ2，使得在位元佈線Μ1Β中，從平面上看為一個以上 之開口部ΟΡ2橫穿各個浮置閘電極FG之狀態。也就是說， • 開σ部0P2和浮置閘電極FG之關係為··從平面上看，不是 各個浮置閘電極FG全部從開口部〇P2露出，而係各個浮置 閘電極FG僅有-部分從開口部㈣露出，其他部分未從開 口部OP2露出之狀態。因此，係—種位元佈線咖存在于

電場容易集中之浮置問電極阳之端部（乂方向上之端部與Y 方向上之端部，也就是說，浮置閘電極FG之外周部）正上 方之一部分之狀態。因此，即使形成開口部OP2,也能夠 利用位7G佈線M1B抑制水分、離子（例如Na+離子等陽離子） 等擴散到電場容易集中之浮置間電極阳之端部（外周部）附 近 '结果’可提高非揮發性記憶體對存儲資訊之保存特 性。 在電場容易#中之浮置閘電極FG之端部（外周部）之正上 方具有位元佈線M1B對於提高對存儲資訊之保存特性來說 是有效的。在本實施方式中，雖然設置了開口部㈣來橫 穿浮置閘電極FG，但是從圖29與圖32也可得知，在各個浮 置閘電極FG中’ Y方向上之兩個端部都沒有從開口部⑽ 露出。也就是說’位元佈線Μ1Β存在於各個浮置閘電極FG 在γ方向上之兩個端部(浮置閘電極FG之平面形狀為近似 長方形時，與前述長方形之X方向平行之邊）之正上方。換 句話說’位元佈線聽至少覆蓋各個浮置閘電極FG之角 154012.doc •37· 201133803 部。 如上前述’由於可使從開口部〇P2露出之浮置閘電極fg 之端部（外周部）減少，所以可有效地提高非揮發性記憶體 對存儲資訊之保存特性。此外，實施方式3中，各個浮置 閘電極FG在Y方向上之兩個端部之正上方也具有位元佈線 M1B。 優選開口部OP2之寬度W3(圖29中示出）比浮置閘電極FG 之長度L1(圖9中示出）小（即，W3<L1)。這裏，開口部〇p2 之寬度W3與開口部〇P2在Y方向上之尺寸相對應。因此，便 可防止整個浮置閘電極FG從開口部OP2露出，而成為一種僅 係各個浮置閘電極FG之一部分從開口部〇p2露出之狀態。 在浮置閘電極FG之平面形狀為具有γ方向上之長邊和χ 方向上之短邊之長方形狀之情況下，藉由使開口部〇ρ2之 平面形狀成為具有X方向上之長邊和γ方向上之短邊之長 方形狀，便可對開口部ΟΡ2進行有效地佈置，以使開口部 ΟΡ2橫穿浮置閘電極fg。 在使紫外線易於照射浮置閘電極FG之開口部設在位元 佈線M1B上之情況下，若欲盡可能提高非揮發性記憶體對 存儲資訊之保存特性，上述實施方式3之開口部Op丨以在電 場谷易集中之整個浮置閘電極F G之端部（外周部）之正上方 具有位元佈線Μ1B較有利於提高非揮發性記憶體對存儲資 訊之保存特性。 另一方面，如本實施方式前述，將開口部〇ρ2設在位元 佈線Μ1Β上，並保證有一個以上之開口部〇ρ2橫穿各個浮 154012.doc -38 - 201133803 置閘電極FG之情況下，能夠増大開口部〇p2在χ方向上之 尺寸（也能夠使它比浮置閘電極FG在γ方向上之尺寸大）。 因此，在利用金屬鑲嵌結構形成具有位元佈線Μ1B之佈線 Ml之情況下，由於位元佈線Μ1Β具有前述開口部〇ρ2，所 以可抑制或者防止凹陷之產生。因此，即使不藉由紫外線 照射進行擦除，佈線Ml為金屬鑲嵌結構佈線（掩埋佈線） 時本貫細*方式也可獲得抑制或防止產生凹陷之効果。 杈穿各個浮置閘電極FG之開口部〇p2之個數為一個以 上，如果設為複數個（兩個以上），在利用金屬鑲嵌結構形 成具有位元佈線M1B之佈線M1時便可進一步獲得使抑制 (防止）凹陷產生之效果。 本實她方式與實施方式3之共同點係在位元佈線μ丨b上 形成複數個開口部，以使佈置在前述位元佈線Μΐβ下方之 =數個浮置閘電極阳中每一個浮置閘電極fg部分露出。 則述開口部與實施方式3中之開口部〇ρι相對應，與在本實 施方式中之開口部OP2相對應。從平面上看，各個浮置間 電極FG具有從前述開口部（與實施方式3之開口部0P1相對 應’與本實施方式中之開口部〇1>2相對應）露出之部分（正 上方不具有位元佈線M1B之部分）和沒有露出之部分（正上 方具有位元佈線M1B之部分此外，在實施方式艸，各 個開口部〇P1形成於位元佈線聽中，且各個開口部州 比各個浮置閉電極阳小’以保證各個開口部〇ρι平面内含 於^置在前述位元佈線MIBT方之各個浮置間電極阳中。 另方®，在本實施方式巾，各個開口部〇p2在Y方向上 154012.doc -39- 201133803 之尺寸比在x方向上之尺寸小，從平面上看開口部〇p2 橫穿一個以上之浮置閘電極FG。 此外，在本實施方式4中所示之例子中，將位元佈線 M1B看成一個佈線，而開口部〇p2形成在前述一個位元佈 線M1B上。但是’並不僅限於此，還可以使多個位元佈線 M1B通過浮置閘電極阳上。以本實施方式4為基礎，也可 使四個位元佈線M1B都通過浮置閘電極FG上。各個位元佈 線Μ1B藉由第—層佈線層連接在此時，各個浮置問 電極FG在Y方向上之兩個端部不從開口部〇p2露出。也就 是說，位元佈線M1B存在於各個浮置閘電極F(}在γ方向上 之兩個端部（浮置閘電極FGi平面形狀為近似長方形之情 況下與前述長方形之X方向平行之邊）之正上方。換句話說 就是，位το佈線M1B至少覆蓋各個浮置閘電極FG之角部。 (實施方式5) 在實施方式1至實施方式4中，在形成於半導體基板丄上 之複數個佈線層（多層佈線構造）中最下層之佈線層（佈線 Ml)上形成具有位元線BL功能之位元佈線Μΐβ(即，將按X 方向排列之複數個記憶胞Mc之存儲電晶體之汲極區域彼 此連接之位元佈線而且，藉由對形成在前述最下 層之佈線層（佈線Ml)上之位元佈線M1B進行改進，便可提 高非揮發性記憶體對存儲資訊之保存特性。 在本實施方式中，在形成於半導體基板丨上之複數個佈 線層（多層佈線構造）中由下至上之第二個佈線層（佈線M2) 上形成具有位元線BL功能之位元佈線M2B(即，將按X方向 154012.doc -40- 201133803 排列之複數個記憶胞MC之存儲電晶體之汲極區域連接之 位元佈線M2B)。而且，藉由對形成在半導體基板ι上之複 數個佈線層（多層佈線構造）中最下層之佈線層（佈線μι)進 灯改進’便可提高非揮發性記憶體對存肖資訊之保存特 性。下面對本實施方式進行具體說明。 圖33至圖35係本實施方式中半導體裝置之主要部分之平 面圖，圖33與實施方式丨中之圖4相對應，圖34與實施方式 1中之圖5相㈣’圖35與實施方式！中之圖7相對應。圖刊 至圖39係本實施方式中半導體裝置之主要部分之剖面圖， 圖36與實施方式i中之圖8相對應，圖37與實施方式^中之 圖9相對應，圖38與實施方式i中之圖1〇相對應，圖39與實 把方式1中之圖11相對應。因此’圖36大致與圖35中線 位置上之剖面圖相對應，圖37大致與圖33中B_B線位置上 之剖面圖相對應，圖38大致與圖33*c_c線位置上之剖面 圖相對應，圖39與大致與圖33中D_D線位置上之剖面圖相 對應。 圖33至圖39所示之本實施方式中之半導體裝置，除了佈 線M1、M2以外，其他結構都與實施方式1中之半導體裝置 相同’所以這裏僅對與實施方式1之不同點即佈線Μ1、M2 進行說明（省略其他部分之說明）。 由圖36至圖39也可得知，本實施方式中之半導體裝置之 絕緣膜IL1及比絕緣膜IL丨更下層之構造與實施方式1中之 半導體裝置相同。而且，在本實施方式中，在第一佈線層 (佈線M1)上形成字元佈線（字元線用佈線）’以MlWa代替 154012.doc •41 · 201133803 在實施方式1中形成之佈線MlW與字元佈線M2W，而且， 在第一佈線層（佈線Ml)上形成源極佈線（源極線用佈 線）Μ1 Sa ’以代替在實施方式1中形成之佈線μ 1 §與源極佈 線M2S。形成在第一佈線層（佈線Ml)上之字元佈線Ml Wa 經由柱塞PG與控制閘電極CG電連接，且在控制閘電極cg 上按Y方向延伸。形成在第一佈線層（佈線M1)上之源極佈 線Ml Sa經由柱塞PG與源極用半導體區域MS(p+型半導體區 域MSa)電連接，且在半導體區域MS上按Y方向延伸。 在本實施方式中’在第一佈線層（佈線Ml)上形成按γ方 向延伸之字元佈線MlWa與源極佈線MISa，並在第二佈線 層（佈線M2)上形成作為按X方向延伸之位元線bl之位元佈 線M2B。位元佈線M2B也在X方向上延伸，具體地說就是 位元佈線M2B在按X方向排列之複數個記憶胞mc上延伸， 並在位元佈線M1B下方佈置有按X方向排列之各個記憶胞 MC之汲極用半導體區域MD、浮置閘電極fg、半導體區域 SD、控制閘電極CG及源極用半導體區域MS。 位元佈線M2B係構成位元線bl(位元線BL在圖14中示出） 之佈線’係將在X方向和Y方向上呈陣列狀佈置之複數個 記憶胞MC中按X方向排列之記憶胞MC之汲極用半導體區 域MD彼此連接（電連接）之佈線（位元線、位元線用佈線）。 因此’需要將在X方向上排列之記憶胞MC之汲極用半導體 區域MD與其上方之位元佈線M2B電連接，但是由於無法 僅靠柱塞PG提升到第二佈線層（佈線M2)之位元佈線M2B , 所以在第一佈線層（佈線Ml)中之各個半導體區域md和各 154012.doc -42· 201133803 個半導體區域MD上方之位元佈線M2B之間形成有佈線部 (佈線）MlBa。也就是說，柱塞PG及佈線部MIBa佈置在按 X方向延伸之位元佈線Μ1B和按X方向排列之各個記憶胞 MC之汲極用半導體區域MD之間。 佈線部Μ1B a形成在第一佈線層（佈線Μ1)中，係用以將 没極用半導體區域MD提升到第二佈線層之位元佈線M2 Β 之佈線部（佈線）。也就是說，佈線部MIBa與後述之佈線部 MlBb係為了將存儲電晶體之汲極區域（半導體區域md)提 升到位元佈線M2B而形成在第一佈線層（Ml)之佈線部（佈 線）。因此’在本實施方式中，形成在第一佈線層之佈線 Ml包含字元佈線Ml Wa、源極佈線Ml Sa以及佈線部 MIBa。對每一個半導體區域MD都獨立設置佈線部 MIBa，且對一個半導體區域MD設置一個佈線部MIBa。 各個佈線部MIBa佈置在各個半導體區域MD之上部，半導 體區域MD和其上部之佈線部MIBa經由位於半導體區域 MD和佈線部MIBa之間之柱塞PG而電連接。位元佈線M2B 經由與位元佈線M2B —體形成之通孔部（填埋形成於絕緣 膜IL3上之孔部VH之導體部）而與佈線部MIBa電連接《在 佈線M2為單鑲嵌結構佈線或者藉由將佈線用導電膜圖案 化而形成之佈線之情況下，連接位元佈線M2B和佈線部 MIBa之通孔部可以在與位元佈線M2B不同之製程中形 成。 佈線部Μ1 Ba佈置在按X方向排列之複數個記憶胞mc之 各個半導體區域MD之上方，位元佈線M2B佈置在前述佈 I54012.doc -43- 201133803 線部Μ1 Ba之上方且按χ方向延伸，所以能夠經由柱塞pG 及佈線部MlBa將按X方向排列之複數個記憶胞mc之各個 半導體區域MD與位元佈線M2B電連接。因此，成為如下 狀態：即按X方向排列之複數個記憶胞MC之半導體區域 MD經由柱塞PG、佈線部MIBa及位元佈線M2B而彼此電連 接之狀態。 在本實施方式中，藉由對前述佈線部MIBa進行改進， 可提高非揮發性記憶體對存儲資訊之保存特性。 也就是說，在本實施方式中，增大了佈線部MlBa之平 面尺寸，而且，從平面上看，佈線部M1Ba覆蓋整個浮置 閘電極FG。換句話說，在X方向和γ方向上呈陣列狀佈置 之複數個記憶胞MC中之每一個記憶胞MC中，都係整個浮 置閘電極FG被佈線部MIBa覆蓋之狀態。換言之就是，各 個浮置閘電極FG平面内含於佈線部μ 1 Ba中，且在整個浮 置閘電極FG之正上方具有佈線部MIBa。 為此’只需藉由對佈線Μ1之平面佈置進行設計來擴大 佈線部MIBa之平面尺寸，一直擴大到使佈線部覆蓋 與汲極用半導體區域MD相鄰（在X方向上相鄰）之浮置閉電 極FG為止。 在半導體區域MD被在X方向上相鄰且夾著前述半導體區 域MD之兩個記憶胞MC共用之情況下’由於對每一個半導 體區域MD都設置有佈線部MIBa，所以可對夾著半導體區 域MD且在X方向相鄰之兩個記憶胞MC設置一個佈線部 MIBa。此時，佈線部MIBa形成在半導體區域MD之上 154012.doc 44- 201133803 部’以覆蓋夾著半導體區域MD且在X方向上相鄰之兩個浮 置閘電極FG。 由於需要佈線部MlBa形成為不與字元佈線MlWa和源極 佈線Ml Sa接觸’所以佈線部MlBa不在源極用半導體區域 M S與控制問電極c G上延伸。 在本實施方式中’在第二佈線層（佈線M2)上形成作為按 X方向延伸之位元線BL用之位元佈線Μ2Β。因此，位元佈 線Μ2Β和位於位元佈線Μ2Β下方之浮置閘電極F(J之間之距 離相當大’前述距離大致相當於絕緣膜IL1、IL2、化3之 α计居度。因此，即使用位元佈線M2B平面覆蓋浮置閘電 極FG，水分、離子（例如Na+離子等陽離子）等也會從厚絕 緣膜（絕緣膜IL!、IL2、IL3合在一起之絕緣膜）向浮置閘電 極FG擴散，所以難以有效抑制前述擴散。 所以，在本實施方式中，對佈線部M1Ba進行了改進， 即佈置為從平面上看’浮置閘電極阳整體被佈線部謂& 覆蓋之狀匕、換句活說就是，從平面上看，浮置閘電極FG 内含於佈線部M1Ba中。再換言之就是，佈線部μ·佈置 在各個浮WfMG之各㈣之外側。心使佈線部 MiBa延伸到浮置閘電極FG之上方，且成為從平面上看佈 線部M1Ba覆蓋整個浮置閘電極FG之狀態，便可防止水 分、離子（例如W離子等陽離子）等從前述佈線部聽_ 佈線部Μ1_方擴散，從而減少到達浮置閘電極FG之水 分及離子量。由此，可確保在進行擦除操之前累積在浮置 閘電極FG之電何’所以可提高非揮發性記憶體對存储資訊 154012.doc -45· 201133803 之保存特性。 如上前述，在本實施方式中，由於能夠利用佈線部 MlBa防止水分、離子（例如Na+離子等陽離子）等從比絕緣 膜IL1更上層之絕緣膜（絕緣膜比2、IL3、IL4及更上層之絕 緣膜）向浮置閘電極FG擴散，所以可提高非揮發性記憶體 對存儲資訊之保存特性。結果，也可提高具有非揮發性記 憶體之半導體裝置之性能。 由於浮置閘電極FG與半導體區域MD在X方向上相鄰， 所以藉由將設在半導體區域MD上部之佈線部Ml Ba之平面 形狀按X方向和Y方向（特別是X方向）延伸，便可使佈線部 MIBa覆蓋浮置閘電極fg。因此，更易於進行佈線之平面 佈置設定。 在本實施方式中，由於佈線部MIBa覆蓋了整個浮置閘 電極FG ’所以從平面上看從浮置閘電極fG之端部（外周部） 到佈線部MIBa之端部（外周部）之距離L4(圖35至圖37中示 出）大於零（即，L4>0)。如果增大前述距離[4，便可減少 繞過佈線部MIBa到達浮置閘電極FG之水分、離子（例如 Na+離子等陽離子）量。從此觀點考慮，更優選從浮置閘電 極FG之端部（外周部）到佈線部MIBa之端部（外周部）之距離 L4為0.4 μιη以上（即，L420.4 μιη) »由此，可進一步提高非 揮發性記憶體對存儲資訊之保存特性。因此，只需在考慮 佈線部MIBa可進行佈置之平面之大小（能夠避開字元佈線 Μ1 Wa與源極佈線Μ1 Sa之限界尺寸）之同時，將佈線部 MIBa在X方向上之尺寸和在Y方向上之尺寸儘量設計得大 154012.doc •46· 201133803 一些即可。 實施方式中’對佈線部MlBa覆蓋整個浮置閘電極 FG之情況做了說 盥 1冤枝 ^ ，子置閘電極FG完全不被佈線炭】覆 盍之情況相比’在浮置問電極阳之至少一部分被佈線部 Μ1B a覆羞之‘陪、，5? τ- , '’也可減少到達浮置閘電極FG之水 分、離子（例如離子等陽離子）量。因Λ ’即使佈線部 蓋浮置閘電極FG之—部分也可獲得提高非揮 發性記憶體對存儲資訊之保存特性之效果，毋容置疑，在 佈線部M1Ba覆蓋整個浮置間電極fg時更能提高非揮發性 記憶體對存儲資訊之保存特性。但是，從盡可能提高非揮 發性記憶體對存儲資訊之保存特性這方面來看，應儘量減 =到達浮置閘電極FG之水分及離子量，所以優選如圖价斤 不之佈線部Μ1B a覆蓋整個浮置閘電極F G之佈線情況。 (實施方式6) 在實施方式5之半導體裝置中，可確實可靠地進行電擦 除動作。另-方面’對實施方式5中之半導體裝置，也可 藉由紫外線在半導料置㈣之散射光進行擦除。但是， 在整個浮置閘電極FG被佈線㈣叫覆蓋之狀態下，因紫 外線被佈線部Μ1 Ba遮蔽而不能順利到達浮置閘電極Fg， 所以有可能降低擦除效率。此時，需要採取增加進行擦除 動作時紫外線之照射時間等應對措施。 所以，在本實施方式6中，在佈線部M1Ba上設置開口部 0P3，並在後述之實施方式7中在佈線部M1Ba上設置有狹 縫st ’以使紫外線從前述開口部〇p3或狹縫st到達浮置閘 154012.doc -47- 201133803 電極FG。由此，便可提高藉由紫外線照射進行擦除動作 效率。 之 下面，對設在佈線部Μ1Ba之開口部〇P3進行具體說明 圖40與圖41係本實施方式中半導體裝置之主要部分之平 面圖，圖40與實施方式5中之圖33相對應，圖“與實施方 式5中之圖35相對應。圖42與圖43係本實施方式中半導體 裝置之主要部分之剖面圖，圖Μ與實施方式5中之圖％相 對應’圖43與實施方式5中之圖37相對應。因此，圖與 圖41中A-A線位置上之剖面圖相對應，圖43與圖4〇中^4 線位置上之剖面圖相對應。 圖40至圖43所示之本實施方式中之半導體裝置除了在佈 線部]VllBa設置開口部（通孔）〇P3這點與實施方式5不同以 外，其他結構都與實施方式5中之半導體裝置一樣，所以 這裏僅對與實施方式5之不同點即開口部〇p3進行說明（省 略其他部分之說明）。 在本貫施方式中’設在佈線部Μ1Ba上之開口部〇p3和在 貫把方式3中設在位元佈線M丨B上之開口部〇p丨基本相同。 也就是說’在本實施方式中’設在佈線部厘13&上之開口 部OP3與浮置閘電極FG之關係，與實施方式3中設在位元 佈線M1B上之開口部〇ρι和浮置閘電極ρο之間之關係一 樣。 具體地說就是’在本實施方式中，在佈線部MlBa上設 置開口部OP3，從平面上看，前述開口部〇p3内含於浮置 間電極FG中。也就是說，在各個佈線部μ丨Ba中，對位於 154012.doc -48- 201133803 各個佈線部MlBa下方之每一個浮置閘電極FG都設置有開 口部OP3，且各個開口部〇p3之平面尺寸（平面面積）比浮置 閘電極FG之平面尺寸（平面面積）小，由圖41也可得知，開 口部〇P3平面内含於浮置閘電極FG中。換句話說，開口部 OP3佈置在比各個浮置閘電極fg之各條邊更靠内之内側。 因此，成為在各個開口部〇P3之正下方都具有浮置閘電極 FG之狀態。開口部〇P3内被絕緣膜IL2填滿。由於在開口 部OP3之正下方具有浮置閘電極fg之一部分，所以可將開 口部OP3看成是從平面上看使浮置閘電極FG部分露出之開 口部。也就是說，在本實施方式中之佈線部M1Ba中形成 有開口部OP3，前述開口部0P3使佈置在佈線部河13&下方 之浮置閘電極FG部分露出。 在本實施方式中’在佈線部]VIIBa上設置開口部〇P3所獲 得之效果’和在實施方式3中在位元佈線M1B上設置開口 部OP1所獲得之效果基本相同。在本實施方式中，由於藉 由在佈線部MlBa上設置開口部0P3(;使浮置閘電極fg部分 露出之開口部OP3) ’便可確保紫外線經由前述開口部〇p3 照射到浮置閘電極FG上，因此，可提高藉由紫外線照射進 行擦除動作之效率。 在佈線部Ml Ba上沒設置有使浮置閘電極fG部分露出之 開口部之情況下’上述實施方式5有利於提高非揮發性記 憶體對存儲資訊之保存特性。但另一方面，如本實施方式 及後述之實施方式7前述，在位元佈線μ 1 Ba上設置有使浮 置閘電極FG部分露出之開口部OP3或狹縫ST有利於在提高 154012.doc -49- 201133803 非揮發性記憶體對存儲資訊之保存特性之同時也提高藉由 焦外線照射進行擦除動作之效率。將實施方式6與後述之 實施方式7應用於藉由紫外線照射進行擦除之情況時，則 效果更佳。 在本實施方式中，由於各個開口部〇p3形成為被各個浮 置閘電極FG平面内含之形態，所以成為—種在電場容易集 中之整個浮置閘電極FG之端部（外周部）之正上方具有佈線 JMlBa之狀態。換言之就是，佈線部1^1]5&至少覆蓋各個 浮置閘電極FG之角部和各條邊。 由此，在佈線部MIBa上設置開口部〇p3可使紫外線易於 向浮置閘電極FG照射，同時還可有效地提高非揮發性記憶 體對存儲資訊之保存特性。 (實施方式7) 圖44與圖45係本實施方式中半導體裝置之主要部分之平 面圖，圖44與實施方式5中之圖33相對應，圖扑與實施方 式5中之圖35相對應。圖46與圖47係本實施方式中半導體 裝置之主要。卩分之剖面圖，圖46與實施方式5中之圖36相 對應，圖47與實施方式5中之圖37相對應。因此，圖杨大 致與圖45中A-A線位置上之剖φ圖相對應，圖47大致與圖 44中B-B線位置上之剖面圖相對應。 圖44至圖47所示之本實施方式中之半導體裝置除了在位 元佈線M1Ba上設置有狹縫ST這一點與實施方式5不同以 外，其他結構都和實施方式5中之半導體裝置相同，因 此，這裏僅對與實施方式5之不同點即狹縫灯進行說明（省 154012.doc -50- 201133803 略其他部分之說明）。 在本實施方式中，設在佈線部MIBa上之狹縫ST相當於 在實施方式4中設在位元佈線μ 1B上之開口部〇P2，但是隨 著佈線部MlBa在X方向上之尺寸比實施方式4中之位元佈 線M1B在X方向上之尺寸小，所以在佈線部M1Ba上不是形 成開口部OP2，而係形成狹縫ST。 開口部OP1、〇P2、OP3與後述之開口部〇p4、〇P5在上 下方向上貫通形成前述開口部（開口部OP i至開口部〇p5 )之 佈線（佈線部），但從平面上看，前述開口部為周圍被佈線 (佈線部）包圍之封閉區域（封閉空間）。另一方面，狹縫ST 係在上下方向上貫通形成前述狹縫ST之佈線（佈線 部）MIBa，狭縫ST在X方向上之另一端部未被佈線部M1Ba 封閉（開狀態）。 在本實施方式中’設在佈線部Μ1 Ba上之狭縫ST和浮置 閘電極FG之間之關係，與實施方式4中設在位元佈線M t B 上之開口部OP2和浮置閘電極fg之間之關係一樣。 具體地說就是，設在佈線部MIBa上之狹縫（劃痕部、凹 陷部）ST在X方向上之尺寸大於在γ方向上之尺寸，從平面 上看，狹縫ST從佈線部MIBa在X方向上之兩個端部一側向 佈線部MIBa之中央一側在X方向上延伸。從平面上看，各 個狹縫ST形成為橫穿浮置閘電極FG且與浮置閘電極FG部 为重疊之狀態。也就是說，從平面上看，狹縫§丁設在各個 佈線部MIBa中，且一個以上之狹縫8丁橫穿各個記憶胞Mc 之浮置閘電極FG。由於一個以上之狹縫ST橫穿浮置閘電 1540l2.doc •51 - 201133803 極FG，所以各個浮置閘電極fg成為正上方不具有位元佈 線MIBa之部分（即’正上方具有狹縫8丁内之絕緣膜IL2之 部分）和正上方具有位元佈線MIBa之部分（即，不存在狹縫 ST之部分）混在一起之狀態。狹縫ST内被絕緣膜IL2填滿。 由於各個浮置閘電極FG有一部分與狹縫ST平面重合，且 有一部分之正上方具有狹縫ST(狹縫ST内之絕緣膜IL2)， 所以從平面上看，也可將狹縫ST看做是使浮置閘電極fg 部分露出之狹縫。也就是說，在本實施方式之位元佈線 MIBa中形成有狹縫ST ’以使佈置在位元佈線MlBa下方之 浮置閘電極FG部分露出。 狹縫st能夠形成為從平面上看橫穿浮置閘電極fg之狀 態’但是優選不橫穿半導體區域MD(汲極區域）之狀態。由 此才可使狹縫ST不與形成在半導體區域MD(汲極區域）上 部之接觸孔CT和填埋了前述接觸孔CT之柱塞PG平面重 合。因此，易於將形成在半導體區域MD(汲極區域）上部之 柱塞PG確實可靠地與佈線部MiBa連接。 在本實施方式中，在佈線部M1Ba上設置狹縫ST所獲得 之效果和在實施方式4中在位元佈線M1B上設置開口部〇p2 所獲得之效果基本相同。在本實施方式中，藉由在佈線部 MIBa上設置狹縫ST(使浮置閘電極1?(}部分露出之狹縫 st)，便可確保紫外線經由前述狹縫ST照射到浮置閘電極 FG上。因此，可提高藉由紫外線照射進行擦除動作之效 率〇 在電場容易集中之浮置閘電極17(}之端部（外周部）之正上 154012.doc •52- 201133803 方設置佈線部M1Ba有利於提高對存儲資訊之保存特性， 所以在本實施方式中，設置橫穿浮置閘電極FG之狹縫 ST。由圖45與圖47可知，優選各個浮置閘電極FG在γ方向 上之兩個端部從狹縫ST露出之設置方式。也就是說，優選 各個浮置閘電極FG在Y方向上之兩個端部（在浮置閘電極 FG之平面形狀為近似長方形之情況下，前述長方形中與χ 方向平行之邊）之正上方設置有位元佈線M1B。再換句話 說，優選佈線部MIBa至少覆蓋各個浮置閘電極FC}之角部 之佈線情況。 由此，可以減少浮置閘電極!^^之端部（外周部）從狹縫st 露出，所以可有效提高非揮發性記憶體對存儲資訊之保存 特性。此外，在實施方式6中，各個浮置閘電極FG在γ方 向上之兩個端部之正上方設置有佈線部M1Ba。 如本實施方式前述，在佈線部MlBa上設置有橫穿浮置 閘電極FG之類之狹縫ST時，就可增大狹縫§丁在χ方向上之 尺寸或者增加狹縫ST之數量。因此，在利用金屬鑲嵌結構 形成具有佈線部MlBa之佈線M1之情況下，由於佈線部

MlBa上具有前述狹縫ST，所以可抑制或者防止凹陷之產 生《因此，本實施方式中，即使不藉由紫外線照射進行擦 除，在佈線Ml為金屬鑲嵌結構佈線（掩埋佈線）時也可抑制 或防止凹陷之產生。 k穿各個浮置閘電極FG之狹縫ST之數量為一個以上’ 但如果為複數個（兩個以上），則在利用金屬鑲嵌結構形成 具有位7G佈線MlBa之佈線厘丨時，更能抑制（防止）凹陷之 154012.doc -53- 201133803 產生。 僅從盡可此提兩非揮發性記憶體對存儲資訊之保存特性 之觀點來看’增加浮置閘電極FG之端部（外周部）中被佈線 部MlBa覆蓋之部分係有效之方法。從前述觀點出發在 本實施方式與實施方式6中，優選在佈線部]^^&可覆蓋整 個浮置閘電極FG之外形（與實施方式5之佈線部M1Ba相對 應）上设置有使浮置閘電極FG部分露出之開口部〇p3或者 狹縫ST之形狀。也就是說，在設置有開口部OP3或狹縫ST 之整個佈線部MIBa中，佈線部河18&之外形優選設為如下 之結構.具有開口部〇P3或狹縫ST之佈線部Μ丨Ba之整體 的外形係内含浮置閘電極FG。 (實施方式8) 實施方式5至實施方式7中，經由第一佈線層之佈線 部MIBa將汲極用半導體區域Md提升到第二佈線層（m2)之 位元佈線M2B ’並使前述佈線部MIBa至少覆蓋各個浮置 閘電極FG之一部分’便可以提高非揮發性記憶體對存儲資 訊之保存特性。 在本實施方式中，在第一佈線層（佈線Ml)上形成按γ方 向延伸之字元佈線MlWa與源極佈線MISa，並在第二佈線 層（佈線M2)上形成按X方向延伸且作為位元線BL之位元佈 線M2B ’這與實施方式5至實施方式7—樣，利用形成於第 一佈線層（Ml)且未與位元佈線M2B電連接之佈線M1A，可 以提高非揮發性記憶體對存儲資訊之保存特性。下面，對 本實施方式進行具體說明。 154012.doc -54- 201133803 圖48至圖50係本實施方式中半導體裝置之主要部分之平 面圖，圖48與實施方式i中之圖4相對應，圖49與實施方式 !中之圖5相對應，圖50與實施方式】中之圖7相對應。圖51 與圖52係本實施方式中半導體裝置之主要部分之剖面圖， 圖51與實施方式！中之圖8相對應，圖52與實施方式丄中之 圖9相對應。因此，圖51大致與圖5〇中八_八線位置上之剖面 圖相對應，圖52大致與圖48”·Β線位置上之剖面圖相對 應。 圖48至圖51所示之本實施方式中之半導體裝置，除了在 設置有佈線部河1813及佈線]^1八以取代佈線部14汨3這點與 實施方式5不同以外，其他結構都與實施方式5中之半導體 裝置相同，所以這裏僅對與實施方式5之不同點即佈線部 MIBb與佈線Mi a進行說明（省略其他部分之說明）。 由圖51與圖52可知，本實施方式中之半導體裝置在絕緣 膜IL1和絕緣膜il 1下方之構造與實施方式【中之半導體裝 置一樣。由圖48至圖52可知，在本實施方式中，與實施方 式5—樣，在第一佈線層（佈線M1)上形成按γ方向延伸之字 元佈線MlWa和源極佈線MISa，在第二佈線層（佈線M2)上 形成作為按X方向延伸之位元線BL之位元佈線M2B。 在本實施方式中，在第一佈線層（佈線Ml)上設置有佈線 部M1Bb以取代上述佈線部MIBa。佈線部MIBb對應縮小 後之上述佈線部M1Ba之平面尺寸（平面面積），從平面上 看，上述佈線部Μ1 Ba覆蓋浮置閘電極fg，但本實施方式中 之佈線部MlBb不與浮置閘電極FG平面重合，且不覆蓋浮 154012.doc -55- 201133803 置問電極FG。因此’在各個浮置閘電極fg之正上方不具 有佈線部Μ1 Bb。但是’佈線部μ 1 Bb可經由柱塞PG與汲極 用半導體區域MD連接’並且具有可經由位元佈線M2B之 通孔部與位元佈線M2B連接之平面尺寸（平面面積）。由於 佈線部M1Bb之其他結構與上述佈線部MIBa相同，所以這 畏省略不提。 在本實施方式中，在第一佈線層（佈線M1)上設置有佈線 M1A ’從平面上看佈線M1A覆蓋了浮置閘電極fg。也就是 說’佈線Ml A在Y方向延伸’並覆蓋呈陣列狀排列於X方 向和Y方向之複數個記憶胞MC中按γ方向排列之複數個記 憶胞MC之各個浮置閘電極fg ^按Y方向排列之複數個記 憶胞MC中佈置有一條佈線μια，各個佈線M1A之正下方 佈置有按Υ方向排列之複數個記憶胞MC中之複數個浮置閘 電極FG。前述佈線MlΑ結合記憶胞MC在X方向上之排列 情況在X方向上佈置有多條。從又方向上看，佈線m1a位 於字元佈線MlWa和佈線部MIBb之間。由於佈線M1A在Y 方向上延伸’所以能夠佈置成不與同一層之第一佈線層 (Ml)中按γ方向延伸之字元佈線M1Wa及源極佈線Misa相 接之狀態。由於佈線Ml不與字元佈線Ml Wa及源極佈線 MISa相接’所以佈線mi不在源極用半導體區域MS和控制 閘電極CG上延伸。 上述佈線部MIBa及佈線部MlBb係與位元佈線M2B(即位 元線BL)電連接之佈線部（佈線），而佈線M1A係不與位元 佈線Μ2Β(即位元線BL)電連之佈線。也就是說，上述佈線 154012.doc •56· 201133803 部MIBa及佈線部M1Bb係與任意一個記憶胞Mci汲極用 半導體區域MD電連接之佈線部（佈線），與此相反，佈線

Ml A係不與任何一個記憶胞MC之汲極用半導體區域md電 連接之佈線。 在實施方式5中，用與位元佈線M2B(即位元線BL)電連 接之佈線部MlBa覆蓋浮置閘電極FG，與此相反，在本實 施方式中，用不與位元佈線M2B(即位元線BL)電連接之佈 線Ml A覆蓋浮置閘電極FG。藉由設置為從平面上看佈線 M1A覆蓋洋置閘電極？(}之狀態，可防止水分、離子（例如

Na+離子等陽離子）等向前述佈線M1A下方擴散。因此可以 減少到達浮置閘電極FGi水分及離子量。結果，到進行擦 除動作前為止，由於累積在浮置閘電極FGi電荷得到可靠 地保存，因此可提高非揮發性記憶體對存儲資訊之保存特 性。 如上前述，在本實施方式中，由於可藉由佈線Μι A防止 水分、離子（例如Na+離子等陽離子）等從比絕緣膜化丨更上 層之絕緣膜（絕緣膜IL2、IL3、IL4及更上層之絕緣膜）向浮 置閘電極FG擴散’所以可提高非揮發性記憶體對存赌資訊 之保存特性。結果’可提高具有非揮發性記憶體之半導體 裝置之性能。 佈線Ml A係與任何一個位元佈線M2B(即位元線叫都未 電連接之佈線，但是優選佈線M1A與固定電位連接之佈 線。結合記憶胞MC在X方向上之排列情況，在χ方向上佈 置有多條佈線Μ1Α Μ憂選供給前述複數個佈線μια之固定 154012.doc -57. 201133803 電位為同一電位（尤其是接地電位）之設定。藉由將佈線 M1A連接在固定電位上，可防止佈線μια成為浮游電位而 進行充電。因此可提高佈線MlΑ之電氣之穩定性。 在本實施方式中，更優選佈線Μ1A覆蓋整個浮置閘電極 FG之佈線〃也就是說，更優選一種各個浮置閘電極^^平 面内含於佈線M1A’且整個浮置閘電極FG正上方具有佈線 M1A之狀態。換句話說，優選佈線M1 a佈置在各個浮置閘 電極FG各條邊之外側之佈線狀態。為此，只要將佈線M1A 之寬度W4(圖50中示出）設定為比浮置閘電極fg之寬度 W2(圖6中示出）大（即W4>W2)即可。這裏，佈線M1A之寬 度W4與佈線M1A在X方向上之尺寸相對應，浮置閘電極 FG之寬度W2與浮置閘電極FG在X方向上之尺寸相對應。 與浮置閘電極FG完全不被佈線mi覆蓋之情況相比，在 浮置閘電極FG之至少一部分被佈線M1A覆蓋之情況下，也 可減少到達浮置閘電極FG之水分、離子（例如Na+離子等陽 離子）量。因此，即使佈線M1A只覆蓋浮置閘電極F(}之一 部分’也可獲得提高非揮發性記憶體對存儲資訊之保存特 性之效果，毋容置疑，在佈線Μ1A覆蓋整個浮置閘電極Fg 時更能提高非揮發性記憶體對存儲資訊之保存特性。 但是，從盡可能提高非揮發性記憶體對存儲資訊之保存 特性之觀點來看，應儘量減少到達浮置閘電極FG之水分及 離子量’所以優選如圖50所示之佈線μ 1A覆蓋整個浮置閘 電極FG之佈線情況。也就是說，優選一種各個浮置閘電極 FG平面内含於佈線M1A，且在整個浮置閘電極1?〇之正上 154012.doc -58 · 201133803 方具有佈線ΜΙΑ之狀態。 在佈線M1A覆蓋整個浮置閘電極1?(}之情況下，從平面上 看，從浮置閘電極FG在X方向上之端部到佈線河丨八在乂方 向之端部之距離L5、L6(圖50中示出）大於零（即以， L6>〇)。增大前述距離L5、L6’便可進一步減少繞過佈線 Ml A到達浮置閘電極FG之水分、離子（例如Ν&+離子等陽離 子）量。從刖述觀點出發，將從浮置閘電極FG在χ方向上 之端部到佈線M1A在X方向之端部之距離L5、L6設定為〇4 μιη以上（即L5，L620_4 μηι)，便可進一步提高非揮發性記 憶體對存儲資訊之保存特性。另一方面，藉由縮小距離 L5、L6，便可縮小記憶胞陣列之平面佈置。因此，只需從 如何提高非揮發性記憶體對存儲資訊之保存特性和如何縮 小記憶胞陣列之平面佈置這兩方面入手對距離L5、L6進行 設計即可。 (實施方式9) 在實施方式8中之半導體裝置中，可確實可靠地進行電 擦除動作。另一方面’對實施方式8中之半導體裝置，也 可藉由紫外線在半導體裝置内部之散射光進行擦除，但 是’在整個浮置閘電極FG被佈線部MlA覆蓋之狀態下，因 i外線被佈線部Μ1A遮蔽而不能順利地到達浮置閘電極 FG ,所以有可能降低擦除效率。此時，需要採取增加進行 擦除動作時紫外線之照射時間等應對措施。 因此，貫施方式9中在佈線Μ1A上設置有開口部OP4，並 在後述之貫施方式1 〇中在佈線Μ1 a上設置有開口部〇p 5， I54012.doc -59- 201133803 以使糸外線從刖述開口部〇P4、〇p5到達浮置閉電極 由此可提高藉由紫外線照射進行擦除動作之效率。 下面對在佈線M1A上設置開口部⑽進行具體地說明。 圖53與圖54係本實施方式中半導體裝置之主要部分之平 面圖，圖53與實施方式8中之圖48相對應，圖“與實施方 式8中之圖50相對應。圖55係本實施方式中半導體裝置之 主要部分之剖面圖，並與實施方式8中之圖51相對應。因 此，圖55與圖54中A-A線位置上之剖面圖相對應。 圖53至圖55所示之本實施方式中之半導體裝置，除了在 位元佈線Ml A上設有開口部（通孔）〇]?4這點與實施方式8不 同以外，其他結構都與實施方式8中之半導體裝置相同， 所以這裏僅對與實施方式8之不同點即開口部〇p4進行說明 (省略其他部分之說明）。 在本實施方式中，各個佈線Ml A中設置有開口部〇p4， 但是前述開口部OP4為Y方向上之尺寸大於χ方向上之尺寸 之狹縫狀開口部，並在Y方向上延伸。各個開口部〇1>4形 成為從平面上看橫穿浮置閘電極之結構，且開口部〇p4 與浮置閘電極FG部分重合《也就是說，在佈線M1 a上設置 有開口部OP4，而且從平面上看，開口部〇p4橫穿各個記 憶胞MC之浮置閘電極FG。由於開口部〇p4橫穿各個浮置 閘電極FG，所以各個浮置閘電極FG成為如下之狀態：即 各個浮置閘電極FG之正上方不具有位元佈線M1A之部分 (即正上方具有開口部0P4内之絕緣膜IL2之部分）和正上方 具有位元佈線MlA之部分（即不存在開口部〇P4之部分）混 154012.doc 201133803 雜之狀態。開口部0P4内被絕緣膜IL2填滿。由於各個浮置 閘電極FG之一部分與開口部〇p4平面重合，且在正上方具 有開口部〇P4(開口部OP4内之絕緣膜IL2)，所以也可將開 口部OP4看做是從平面上看使浮置閘電極Fg部分露出之開 口部。也就是說，在本實施方式之位元佈線m1a中，形成 有使位元佈線MlA下方之浮置閘電極FG部分露出之開口部 〇P4。圖53係開口部〇P4橫穿按γ方向排列之複數個浮置閘 電極F G之情形。 本貫私方式中在佈線Μ1A上設置開口部〇P4所獲得之效 果與實施方式4中在位元佈線M1B上設置開口部〇P2所獲得 之效果基本相同。在本實施方式中，藉由在佈線m1a上設 置開口部〇P4(使浮置閘電極FG部分露出之開口部〇p4)， 便可確保紫外線經由前述開口部〇p4照射到浮置閘電極FG 上，因此，可提高藉由紫外線照射進行擦除動作之效率。 優選開口部OP4之寬度W5(圖54中示出）比浮置閘電極fg 之寬度W2(圖6中示出）小（即，W5<W2)之情況。此時，開 口部OP4之寬度W5與開口部〇P4在X方向上之尺寸相對 應。由此便可防止整個浮置閘電極FG從開口部OP4露出， 可使各浮置閘電極FG成為僅有一部分從開口部〇p4露出之 狀態。由此，可獲得以下兩個效果：即因設置開口部〇p4 而獲得之提高紫外線照射之擦除效率和因佈線Μ1A部分覆 蓋各個浮置閘電極FG而獲得之提高非揮發性記憶體對存儲 資訊之保存特性。 圖53至圖55中係示出橫穿各個開口部〇p4之開口部〇p之 154012.doc 61 201133803 個數為一個時之情況’但 開口部o p之個數設定為兩個以上。、個開口部⑽之 二式8前述，佈線M1A上不設置有使浮置閘電極 "H有利於提高非揮發性記憶體對存儲資 訊之保存特性。但另一 ，如本貫施方式及後述之實施 ^切別述’在位元佈線M1A上設置使浮置間電極fg部分 ^之開:dP(0P4、0P5)有利於同時提高非揮發性記憶體 子儲資之保存特性和提高藉由紫外線照射進行擦除動 作之效率°因此，如果將本實施方式9與後述之實施方式 10應用於藉由紫外線照射進行擦除之情況，效果更佳。 在電場容易集中之浮置閉電極阳之端部（外周部）之正上 方具有位元佈線Μ1Α有利於提高對存㈣訊之保存特性。 所以在本實施方式中’設置有橫穿浮置閘電極；FG之開口部 ΟΡ4 1_疋從圖54與圖55也可知’優選各個浮置間電極阳 在X方向上之兩個端部都不從開口部〇ρ4露出之佈線情 況。也就是說，在各個浮置閘電極？(}在又方向上之兩個端 部(浮置閘電極FG之平面形狀為近似長方形時，與前述長 方形中與γ方向平行之邊)之正上方具有位元佈線μια。換 句話說就是，優選位元佈線Μ1Α至少覆蓋各個浮置閘電極 FG之角部之佈線情況。 由此可減少浮置閘電極FG之端部（外周部）從開口部〇ρ4 露出，所以可有效提高非揮發性記憶體對存儲資訊之保存 特性。此外，在後述之實施方式丨〇中，各個浮置閘電極FG 在X方向上之兩個端部之正上方也具有佈線M1A。 154012.doc • 62 * 201133803 如本實施方式前述，在佈線MlA上設置有橫穿浮置閘電 極FG之開口部OP4之情況下，也可增大開口部〇p4在γ方 向上之尺寸。因此’在藉由金屬鑲嵌結構形成具有佈線 Ml A之佈線Ml之情況下，由於佈線Ml A上具有前述開口 部OP4 ’所以能夠抑制或者防止凹陷產生。因此，即使在 不藉由紫外線照射進行擦除之情況下，只要佈線M1為藉 由金屬鑲嵌結構佈線（掩埋佈線）形成之佈線時，本實施方 式也可獲得抑制或防止凹陷產生之效果。 在本實施方式中還可將設置在佈線Ml a上之開口部〇p4 作為狹縫。在設置有開口部〇P4時，從平面上看，前述開 口部OP4可為一個周圍被佈線M1A包圍之封閉區域（封閉空 間）’如果將開口部OP#X方向上之另一個端部開放(即未 被佈線Μ1A封閉之狀態），則可將開口部〇p4作為狹縫。在 將開口部OP4作為狹縫之情況下，狹縫（相當於開口部〇p4 之狹縫）和浮置閘電極F G之間之關係與上述開口部〇 p 4和 浮置閘電極FG之間之關係相同。 (實施方式10)

忡踝纽八上玫有開口部（通孔）〇p5i ^之半導體裝置，除了在 這點與實施方式8不同以 I54012.doc -63· 201133803 外，其他結構都與實施方式8中之半導體裝置相同，所以 這裏僅對與實施方式8之不同點即開口部〇P5進行說明（省 略其他部分之說明）。 在本實知*方式中，設在佈線Μ1A上之開口部〇p5與實施 方式3中設在位元佈線M1B上之開口部〇1>1基本相同，也和 在實施方式6中設在佈線部M1Ba上之開口部〇p3基本相 同。也就是說，在本實施方式中，設在佈線M1A上之開口 部OP5和浮置閘電極FG之間之關係，與實施方式3中設在 位元佈線M1B上之開口部0P1與浮置閘電極FG之間之關係 相同與實施方式6中設在佈線部μ 1 Ba上之開口部〇P3和 浮置閘電極FG之間之關係相同。

具體地說就是，在本實施方式中，在佈線M丨A上設置有 開口。卩OP5，但從平面上看，前述開口部〇p5内含於浮置 閘電極FG*。也就是說，在各個佈線M1A中，對位於佈線 Μ1A下方之每一個浮置閘電極F G都設置有開口部〇 p 5，且 各個開口部OP5之平面尺寸（平面面積）比浮置閘電極之 平面尺寸（平面面積）小，由圓57可知，開口部〇p5平面内 含於浮置閘電極FG中。換句話說，開口部〇p5佈置在比各 個浮置閘電極FG之各條邊更靠内之内側。因此，成為一種 在各個開口部OP5之正下方都具有浮置閘電極FGi狀態。 開口部OP5内被絕緣膜IL2填滿。由於在開口部〇p5之正下 方具有浮置閘電極FG之一部分，所以可將開口部〇p5看成 是從平面上看使浮置閘電極FG部分露出之開口部。也就是 說，在本實施方式之佈線M1A中形成有使佈置在佈線M1A 154012.doc -64 - 201133803 下方之浮置閘電極fg部分露出之開口部OP5。 本實施方式中在佈線Ml A中上設置開口部〇p5所獲得之 效果和實施方式3中在位元佈線M1B上設置開口部〇ρι之效 果基本相同’而且與實施方式6中在佈線部Μ丨Ba上設置開 口部OP3所獲得之效果基本相同。在本實施方式中，由於 藉由在佈線Ml A上設置開口部0P5(使浮置閘電極FG部分 露出之開口部OP5) ’便可確保紫外線經由前述開口部〇p5 照射到浮置閘電極FG上，目此，可提高藉&紫外線照射進 行擦除動作之效率。 在本實施方式中，從平面上看，由於各個開口部〇p5内 含於各個浮置閘電極FG中，所以係一種在電場容易集中之

整個浮置閘電極FG之端部（外周部）之正上方具有佈線M1A 之狀態。換句話說，佈線M1A至少覆蓋各個浮置問電極阳 之角部及各條邊。 因此，在位元佈線ΜΙΑ上設置使紫外線易於照射到浮置 閘電極FG之開口部〇Ρ5，可提高非揮發性記憶體對存儲資 訊之保存特性。 增加佈線Μ1Α對浮置閘電極FG之端部（外周部）之覆蓋部 分，有利於提高非揮發性記憶體對存儲資訊之保存特性。 從前述觀點出發，在本實施方式與實施方式9中，優選在 佈線部M1A覆蓋整個浮置問電極FG之外形（與實施方式8之 佈線部M1A相對應）上形成有使浮置閘電極阳部分露出之 開口部QP4或者開口部qP5之形狀。也就是說，優選對整 個佈線部M1A之外形進行如下設計：即在設置有開口部 154012.doc •65· 201133803 OP4或開口部〇P5之佈線ΜΙΑ中，浮置閘電極FG内含於具 有開口部OP4、OP5之佈線Μ1A中。 以上按照實施方式具體地說明瞭本案發明人所作之發 明’但是本發明並不受到前述實施方式之限定，在不超出 其要旨之範圍内能夠進行種種變更，在此無需贅言。 在實施方式1至實施方式10中’對使用一個記憶胞MC來 存儲1位元（bit)資訊之非揮發性記憶體之情況進行了說 明’在如圖59所示之使用兩個記憶胞MC來存儲1位元（bit) 資訊之非揮發性記憶體之情況下，也可以適用實施方式1 至實施方式10中之技術。圖59係與圖2相對應之平面圖（主 要部分之平面圖）。圖59中之非揮發性記憶體與圖2中之非 揮發性記憶體之不同點在於：在γ方向上將半導體區域SD 連為一體而形成了在Y方向上相鄰之兩個記憶胞MC。在圖 59所示之非揮發性記憶體中，例如在γ方向上相鄰之兩個 記憶胞MCI、MC2中，只要記憶胞MCI、MC2中之一個浮 置閘電極FG為存儲狀態（電荷累積狀態）時，便可將記憶胞 MC1、MC2都看成是存儲狀態。因此，在圖59之非揮發性 記憶體中，只需利用記憶胞MCi、MC2中之一個記憶胞來 保持存儲資訊，便可進一步提高非揮發性記憶體對存儲資 訊之保存特性。另一方面，由於圖59所示之非揮發性記憶 體中可以用一個記憶胞MC來存儲1位元資訊，所以可增加 存儲容量及使半導體裝置小型化（小面積化卜在圖59所示 之非揮發性記憶體中，也與實施方式丨至實施方式1〇中所 說明的一樣，藉由使用位元佈線M1B、佈線或者 I54012.doc 66· 201133803 便可提尚非揮發性記憶體 置。 佈線Μ1A來覆蓋浮置閘電極fg， 對存儲資訊之保存特性。 [產業上之可利性] 本發明可有效應用於半導體裝 【圖式簡單說明】 圖1係本發明一實施方式中半導體裝置之主要部分之 面圖。 圖2係本發明一實施方式中半導體裝置之主要部八 面圖。 刀十 圖3係本發明一實施方式中半導體裝置之主要部分之 面圖。 圖4係本發明一實施方式中半導體裝置之主要部分之 面圖。 圖5係本發明一實施方式中半導體裝置之主要部分之平 面圖。 圖6係本發明一實施方式中半導體裝置之部分玫大平面 圖（主要部分之平面圖）。 圖7係本發明—實施方式中半導體裝置之部 圖（主要部分之平面圖）。 面 圖8係本發明—實施方式中半導體裝置之主要部分之立, 面圖。 圖9係本發明一實施方式中半導體裝置之主 文。卜分之剖 面圖。 圖10係本發明一實施方式中半導體裝置之主要部分之叫 154012.doc •67- 201133803 面圖。 圖11係本發明一實施方式中半導體裝置之主要部分之刊 面圖。 圖12係本發明一實施方式中半導體裝置之主要部分之剖 面圖。 圖13係本發明一實施方式中半導體裝置之主要部分之剖 面圖。 圖14係本發明一實施方式中半導體裝置之記憶胞陣列區 域之電路圖（等效電路圖）。 圖15係將佈線用導電體膜圖案化而形成佈線時本發明一 實施方式中半導體裝置之主要部分之剖面圖。 圖16係將佈線用導電體膜圖案化而形成佈線時本發明一 實施方式中半導體裝置之主要部分之剖面圖。 圖17係將佈線用導電體膜圖案化而形成佈線時本發明一 實施方式中半導體裝置之主要部分之剖面圖。 圖18係說明本發明一實施方式中半導體裝置之動作例 (寫入）之說明圖。 圖19係說明本發明一實施方式中半導體裝置之動作例 (擦除）之說明圖。 圖20係說明本發明一實施方式中半導體裝置之動作例 (讀出）之說明圖。 圖2 1係說明本發明一實施方式中半導體裝置之動作例 (擦除）之說明圖。 圖22係本發明之其他實施方式中半導體裝置之主要部分 1540l2.doc -68- 201133803 之平面圖 圖23係本發明之其他實施方式中半導體裝置之主要部分 之平面圖。 圖24係本發明之其他實施方式令半導體裝置之主要邹分 之平面圖。 要部分 圖25係本發明之其他實施方式中半導體裝置之主 之平面圖。 圖26係本發明之其他實施方式中半導體裝置之主要部八 之剖面圖。 圖27係本發明之其他實施方式中半導體裝置之主要邹分 之剖面圖。 圖28係本發明之其他實施方式中半導體裝置之主要邹八 之平面圖。 圖29係本發明之其他實施方式中半導體裝置之主 之平面圖。 圖30係本發明之其他實施方式中半導體裝置之主 之剖面圖。 圖31係本發明之其他實施方式中半導體裝置之主 之剖面圖。 圖32係本發明之其他實施方式中半導體裝置之主 之剖面圖。 圖33係本發明之其他實施方式中半導體裝置之主 之平面圖。 圖34係本發明之其他實施方式中半導體裝置之主 要部分 要邹分 要邹分 要部分 要部分 要邹分 154012.doc •69· 201133803 之平面圖。 圖3 5係本發明之其他實施方式中半導體裝置之主要邻八 之平面圖。 圖36係本發明之其他實施方式中半導體裝置之主要1八 之剖面圖。 圖37係本發明之其他實施方式中半導體裝置之主 戈分 之剖面圖。 圖3 8係本發明之其他實施方式中半導體裝置之主要部八 之剖面圖。 圖39係本發明之其他實施方式中半導體裝置之主 口卩分 之剖面圖。 圖40係本發明之其他實施方式中半導體裝置之主 "3C 4 分 之平面圖。 圖41係本發明之其他實施方式中半導體裝置之主要部八 之平面圖。 圖42係本發明之其他實施方式中半導體裝置之主要部八 之剖面圖。 圖43係本發明之其他實施方式中半導體裝置之主要部八 之剖面圖。 圖44係本發明之其他實施方式中半導體裝置之主要部分 之平面圖。 圖45係本發明之其他實施方式中半導體裝置之主要部分 之平面圖》 圖46係本發明之其他實施方式中半導體裝置之主要部分 154012.doc • 70· 201133803 之剖面圖。 圖47係本發明之其他實施方式中半導體裝置之主要部八 之剖面圖。 圖48係本發明之其他實施方式中半導體裝置之主要部八 之平面圖。 圖49係本發明之其他實施方式中半導體裝置之主要部八 之平面圖。 。乃 圖50係本發明之其他實施方式中半導體裝置t主要部八 之平面圖。 圖51係本發明之其他實施方式中半導體裝置之主要邹八 之剖面圖。 圖52係本發明之其他實施方式中半導體裝置之主要部八 之剖面圖。 刀 圖53係本發明之其他實施方式中半導體裝置之主要部八 之平面圖。 圖54係本發明之其他實施方式中半導體裝置之主要部分 之平面圖。 乃 圖55係本發明之其他實施方式中半導體裝置之 文〇丨〗分 之剖面圖。 圖56係本發明之其他實施方式中半導體裝置之主要部八 之平面圖。 圖57係本發明之其他實施方式中半導體裝置之主要部分 之平面圖。 圖58係本發明之其他實施方式中半導體裝置之主要部八 154012.doc <7, 201133803 之剖面圖。 圖59係用兩個記憶胞存儲1位元資訊之非揮發性記憶體 之主要部分之平面圖。 【主要元件符號說明】 1 半導體基板 2 元件隔離區域 ACV 活性區域 BL 位元線 CG 控制閘電極（選擇閘電極） CT 接觸孔 FG 浮置閘電極（浮游閘電極） GF1 、 GF2 絕緣膜 IL1、IL2、IL3、 絕緣膜 IL4、IL5 L1 長度 L2、L3、L4、 距離 L5、L6 Ml、M2 佈線 MIA、MIS、M1W 佈線 M1B、M2B 位元佈線 MIBa、MIBb 佈線部 MISa、M2S 源極佈線 MlWa、M2W 字元佈線 MC 記憶胞 154012.doc -72- 201133803

MD、MS、SD MDa、MSa、SDa MDb、MSb、SDb NW OP1、OP2、 OP3、OP4、 OP5 PG、PGa

RG

SL

ST

SW

UV VH、VHa W1、W2、W3、 W4、W5 半導體區域 p +型半導體區域 P_型半導體區域 η型阱 開口部 柱塞 區域 源極線 狹縫 側壁絕緣膜 紫外線 孔部 寬度 WL 字元線 154012.doc -73 -

Claims (1)

1. 201133803 七、申請專利範圍·· 1. 一種半導體裝置，包括： 半導體基板， 複數個非揮發性記憶胞’前述複數個非揮發性記憶胞 在前述半導體基板之主面上呈陣列狀排列在第一方向和 與前述第一方向交又之第二方向上，以及 形成在前述半導體基板主面上之複數個佈線層， 其特徵在於： 前述複數個非揮發性記憶胞中之每一個都具有存儲 電晶體和與前述存儲電晶體串聯之控制電晶體，其 中’前述存儲電晶體具有浮置閘電極；位元佈線以在 前述第一方向上延伸之方式形成在前述複數個佈線層 中最下層之佈線層令，其中，前述位元佈線將排列在 前述第一方向上之前述非揮發性記憶胞中之前述存儲 電晶體之汲極區域彼此連接； 前述位元佈線之寬度比前述浮置閘電極在前述第二 方向上之尺寸大。 2. 如請求項1之半導體裝置，其中 在前述複數個非揮發性記憶胞之每一個非揮發性記憶 胞中，前述存儲電晶體和前述控制電晶體排列在前述第 方向上，並且前述存儲電晶體之源極區域和前述控制 電晶體之汲極區域共用一個半導體區域。 3. 如請求項2之半導體裝置，其中 前述位元佈線中在前述浮置閘電極上延伸之部分之寬 I54012.doc 201133803 度比前述浮置閘電極在前述第二方向上之尺寸大。 4. 如請求項3之半導體裝置，其中 前述位元佈線覆蓋整個前述浮置閘電極。 5. 如請求項3之半導體裝置，其中 在前述位元佈線上形成有複數個開口部，前述複數個 開口部使佈置在前述位元佈線下方之複數個前述浮置間 電極中之每—個浮置間電極之—部分露出。 6. 如請求項5之半導體裝置，其中 ，置於前述位元佈線下方之複數個前述浮置閘電極中 之母一個在前述之第二方向 述位元佈線。 固^之正上方都具有前 7. 如請求項6之半導體裝置，其中 形成在前述位元佈線中此 浮置閑電極小，其中，前各個開口部比前述各個 位凡佈線下方之前述各個 ^ 成。 汁罝閘電極平面内含之方式形 8. 如請求項7之半導體裝置，其中 前述各個浮置開電極在 述第二方向上之尺寸小，前^彳向上之尺寸比在前 向上之尺寸比在前述第二方向上之尺…、。】达第方 9. 如請求項6之半導體裝置，其中 寸】 前述各個開口部在前述第二 -方向上之尺寸小，而且，向上之尺寸比在前述第 前述各個浮置閘電極。 〜開口邛橫穿一個以上之 1540l2.doc 201133803 ίο. —種半導體裝置，包括： 半導體基板， 複數個非揮發性記憶胞，前述複數個非揮發性記憶胞 在别述半導體基板之主面上呈陣列狀排列在第一方向和 與前述第一方向交又之第二方向上，以及 形成在前述半導體基板主面上之複數個佈線層， 其特徵在於： 前述複數個非揮發性記憶胞中之每一個都具有存儲 電晶體和與前述存儲電晶體串聯之控制電晶體，其 I’前述存儲電晶體具有浮置閑f極；位元佈線以在 前述第一方向上延伸之方式形成在前述複數個佈線層 中由下至上之第二層佈線層中，其令，前述位元佈線 將排列在前述第一方向上之前述非揮發性記憶胞中之 前述存儲電晶體之汲極區域彼此連接； 在前述複數個非揮發性記憶胞之每一個非揮發性記 憶胞中’料部至少t蓋前述浮置閘電極之一部分，其 中月，j述佈線部係為了將前述存儲電晶體之沒極區域 提升到前述位元佈線之水準而形成於前述複數個佈線 層中最下層之佈線層中。 11.如請求項1〇之半導體裝置，中 』j複數個非揮發性記憶胞之每—個非揮發性記憶 胞中，則述存儲電晶體和前述控制電晶體按前述第一方 向排列’並且前述存儲電晶體之源極區域和前述控制電 晶體之汲極區域共用—個半導體區域。 154012.doc 201133803 I2·如請求項11之半導體裝置，其中 在前述複數個非揮發性記憶胞之每一個非揮發性記情 胞中’前述佈線部覆蓋整個前述浮置閘電極。 13. 如請求項11之半導體裝置，其中 在前述佈線部形成有開口部或狹縫’以使佈置在前述 佈線部下方之前述浮置閘電極之一部分露出。 14. 如請求項〗丨之半導體裝置，其中 在前述佈線部形成有開口部，以使佈置在前述佈線部 下方之前述浮置閘電極之—部分露出，前述開口部比前 述浮置閘電極小，且以被佈置在前述佈線部下方之前述 浮置閘電極平面内含之方式形成。 15‘如請求項Η之半導體裝置，其中 則述佈線部之形狀為：在可覆蓋整個前述浮置閘電極 之外形上叹置有使前述浮置閘電極之一部分露出之開口 部或狹縫。 16. —種半導體裝置，包括： .半導體基板， 複數個非揮發性記憶胞，前述複數個非揮發性記憶胞 在前述半導體基板之主面上呈陣列狀排列在第一方向和 與前述第一方向交叉之第二方向上，以及 形成在前述半導體基板主面上之複數個佈線層， 其特徵在於： 前述複數個非揮發性記憶胞中之每一個非揮發性記 憶胞都具存儲電晶體和與前述存儲電晶體串聯之控制 154012.doc 201133803 電晶體，其中，前述存儲電晶體具 元佈線以在前述第一方向上μ 閱電極，位 數個佈線層中由下至上延=方式形成在前述複 田卜主上之第一層佈線層中， 述位元佈線將排列在前述第一方向上之前述非揮= 記憶胞中之前述存㈣晶體线極區域彼此連接； 在前述複數個非揮發性記憶胞之每—個非揮發性記 憶胞中’第-佈線至少覆蓋前述浮置閘電極之一部 刀’其中’月.j述第-佈線形成在前述複數個佈線層中 最下層之佈線層上且不與前述位元佈線電連接。 17. 如請求項16之半導體裝置，其中 在前述複數個非揮發性記憶胞之每一個非揮發性記憶 胞中，前述存儲電晶體和前述控制電晶體按前述第—方 向排列，並且前述存儲電晶體之源極區域和前述控制電 晶體之沒極區域共用一個半導體區域。 18. 如請求項17之半導體裝置，其中 前述第一佈線與固定電位連接。 19. 如請求項18之半導體裝置，其中 在前述複數個非揮發性記憶胞之每一個非揮發性記憶 胞中，前述第一佈線覆蓋整個前述浮置閘電極。 20. 如請求項18之半導體裝置，其中 在前述第一佈線形成有開口部或狹縫，以使佈置在前 述第一佈線下方之前述浮置閘電極之一部分露出。 21:如請求項18之半導體裝置，其中 在前述第一佈線形成有開口部，以使佈置在前述第一 154012.doc 201133803 佈線下方之前述浮置閘電極之一部分露出，前述開口部 比前述浮置閘電極小，且以被佈置在前述第一佈線下方 之前述浮置閘電極平面内含之方式形成。 154012.doc •6·