CN102201415A - 半导体器件 - Google Patents

Abstract

本发明公开了一种半导体器件。在半导体衬底的主面上将由具有浮置栅电极FG的存储晶体管和与所述存储晶体管串联的控制晶体管构成的多个存储单元呈阵列状排列在X方向和Y方向上。将按X方向排列的存储单元中的存储晶体管的漏极区域彼此连接的位布线M1B设在形成于半导体衬底上的多层布线构造中最下层的布线层上，以使所述位布线M1B覆盖整个浮置栅电极FG。由此，可提高具有非易失性存储器的半导体器件的性能，或提高半导体器件的可靠性。或者，在提高半导体器件的性能的同时，又可提高半导体器件的可靠性。

Description

半导体器件

技术领域

本发明涉及一种半导体器件的有效技术，特别涉及一种适用于具有浮置栅电极的非易失性存储单元呈阵列状排列的半导体器件的有效技术。

背景技术

非易失性存储器是通过将多个存储单元呈阵列状排列在半导体衬底主面上而形成。各个存储单元具有可累积电荷的导电性浮置栅电极和捕捉性绝缘膜，以将在浮置栅电极、捕捉性绝缘膜中的电荷累积状态作为存储信息，并将所述存储信息作为晶体管的阈值读出。

对于使用了浮置栅电极的半导体器件，例如在日本公开专利公报特开平4-212471号公报(专利文献1)、日本公开专利公报特开昭59-155968号公报(专利文献2)、米国专利US6842374号公报(专利文献3)、米国专利US6711064号公报(专利文献4)、日本公开专利公报特开2004-253685号公报(专利文献5)以及日本公开专利公报特开2005-317921号公报(专利文献6)等中都有记载。

专利文献1日本特开平4-212471号公报

专利文献2日本特开昭59-155968号公报

专利文献3美国专利US6842374号公报

专利文献4美国专利US6711064号公报

专利文献5日本特开2004-253685号公报

专利文献6日本特开2005-317921号公报

发明内容

非易失性存储器是一种可在浮置栅电极等电荷累积层中保存存储信息的存储器。近年来，半导体器件朝着多功能化的方向发展，与现有技术相比，市场上期待着开发出更能提高对存储信息的保存特性的非易失性存储器。

本发明的目的在于：提供一种可提高半导体器件性能的技术。

本发明的另一目的在于：提供一种可提高半导体器件可靠性的技术。

本发明的又一目的在于：提供一种在提高半导体器件性能的同时，又可提高半导体器件的可靠性的技术。

本发明的所述内容及所述内容以外的目的和新特征在本说明书的描述及附图说明中写明。

下面简要说明关于本专利申请书中所公开的发明中具有代表性的实施方式的概要。

根据具有代表性实施方式获得的半导体器件包括：半导体衬底；在所述半导体衬底的主面上呈阵列状排列在第一方向和与所述第一方向交叉的第二方向上的多个非易失性存储单元；以及形成在所述半导体衬底主面上的多个布线层。所述多个非易失性存储单元中的每一个非易失性存储单元都具有：具有浮置栅电极的存储晶体管和与所述存储晶体管串联的控制晶体管；将排列在所述第一方向上的所述非易失性存储单元中的所述存储晶体管的漏极区域彼此连接的位布线；其中，所述位布线以按所述第一方向延伸的方式形成在所述多个布线层中最下层的布线层中。而且，所述位布线的宽度比所述浮置栅电极在所述第二方向上的尺寸大。

下面简要说明关于本专利申请书中所公开的发明中根据具有代表性的实施方式所获得的效果。

根据具有代表性的实施方式可提高半导体器件的性能。

另外，还可提高半导体器件的可靠性。

既可提高半导体器件的性能，又可提高半导体器件的可靠性。

附图说明

图1所示的是本发明一实施方式中半导体器件的主要部分的平面图。

图2所示的是本发明一实施方式中半导体器件的主要部分的平面图。

图3所示的是本发明一实施方式中半导体器件的主要部分的平面图。

图4所示的是本发明一实施方式中半导体器件的主要部分的平面图。

图5所示的是本发明一实施方式中半导体器件的主要部分的平面图。

图6所示的是本发明一实施方式中半导体器件的部分放大平面图(主要部分的平面图)。

图7所示的是本发明一实施方式中半导体器件的部分放大平面图(主要部分的平面图)。

图8所示的是本发明一实施方式中半导体器件的主要部分的剖面图。

图9所示的是本发明一实施方式中半导体器件的主要部分的剖面图。

图10所示的是本发明一实施方式中半导体器件的主要部分的剖面图。

图11所示的是本发明一实施方式中半导体器件的主要部分的剖面图。

图12所示的是本发明一实施方式中半导体器件的主要部分的剖面图。

图13所示的是本发明一实施方式中半导体器件的主要部分的剖面图。

图14所示的是本发明一实施方式中半导体器件的存储单元阵列区域的电路图(等效电路图)。

图15所示的是将布线用导电体膜图案化而形成布线时的本发明一实施方式中半导体器件的主要部分的剖面图。

图16所示的是将布线用导电体膜图案化而形成布线时的本发明一实施方式中半导体器件的主要部分的剖面图。

图17所示的是将布线用导电体膜图案化而形成布线时的本发明一实施方式中半导体器件的主要部分的剖面图。

图18所示的是说明本发明一实施方式中半导体器件的动作例(写入)的说明图。

图19所示的是说明本发明一实施方式中半导体器件的动作例(擦除)的说明图。

图20所示的是说明本发明一实施方式中半导体器件的动作例(读出)的说明图。

图21所示的是说明本发明一实施方式中半导体器件的动作例(擦除)的说明图。

图22所示的是本发明的其他实施方式中半导体器件的主要部分的平面图。

图23所示的是本发明的其他实施方式中半导体器件的主要部分的平面图。

图24所示的是本发明的其他实施方式中半导体器件的主要部分的平面图。

图25所示的是本发明的其他实施方式中半导体器件的主要部分的平面图。

图26所示的是本发明的其他实施方式中半导体器件的主要部分的剖面图。

图27所示的是本发明的其他实施方式中半导体器件的主要部分的剖面图。

图28所示的是本发明的其他实施方式中半导体器件的主要部分的平面图。

图29所示的是本发明的其他实施方式中半导体器件的主要部分的平面图。

图30所示的是本发明的其他实施方式中半导体器件的主要部分的剖面图。

图31所示的是本发明的其他实施方式中半导体器件的主要部分的剖面图。

图32所示的是本发明的其他实施方式中半导体器件的主要部分的剖面图。

图33所示的是本发明的其他实施方式中半导体器件的主要部分的平面图。

图34所示的是本发明的其他实施方式中半导体器件的主要部分的平面图。

图35所示的是本发明的其他实施方式中半导体器件的主要部分的平面图。

图36所示的是本发明的其他实施方式中半导体器件的主要部分的剖面图。

图37所示的是本发明的其他实施方式中半导体器件的主要部分的剖面图。

图38所示的是本发明的其他实施方式中半导体器件的主要部分的剖面图。

图39所示的是本发明的其他实施方式中半导体器件的主要部分的剖面图。

图40所示的是本发明的其他实施方式中半导体器件的主要部分的平面图。

图41所示的是本发明的其他实施方式中半导体器件的主要部分的平面图。

图42所示的是本发明的其他实施方式中半导体器件的主要部分的剖面图。

图43所示的是本发明的其他实施方式中半导体器件的主要部分的剖面图。

图44所示的是本发明的其他实施方式中半导体器件的主要部分的平面图。

图45所示的是本发明的其他实施方式中半导体器件的主要部分的平面图。

图46所示的是本发明的其他实施方式中半导体器件的主要部分的剖面图。

图47所示的是本发明的其他实施方式中半导体器件的主要部分的剖面图。

图48所示的是本发明的其他实施方式中半导体器件的主要部分的平面图。

图49所示的是本发明的其他实施方式中半导体器件的主要部分的平面图。

图50所示的是本发明的其他实施方式中半导体器件的主要部分的平面图。

图51所示的是本发明的其他实施方式中半导体器件的主要部分的剖面图。

图52所示的是本发明的其他实施方式中半导体器件的主要部分的剖面图。

图53所示的是本发明的其他实施方式中半导体器件的主要部分的平面图。

图54所示的是本发明的其他实施方式中半导体器件的主要部分的平面图。

图55所示的是本发明的其他实施方式中半导体器件的主要部分的剖面图。

图56所示的是本发明的其他实施方式中半导体器件的主要部分的平面图。

图57所示的是本发明的其他实施方式中半导体器件的主要部分的平面图。

图58所示的是本发明的其他实施方式中半导体器件的主要部分的剖面图。

图59所示的是用两个存储单元存储1位信息的非易失性存储器的主要部分的平面图。

符号说明

1                                  半导体衬底

2                                  元件隔离区域

ACV                                激活区

BL                                 位线

CG                                 控制栅电极(选择栅电极)

CT                                 接触孔

FG                                 浮置栅电极(浮游栅电极)

GF1、GF2                           绝缘膜

IL1、IL2、IL3、IL4、IL5            绝缘膜

L1                                 长度

L2、L3、L4、L5、L6                 距离

M1、M2                             布线

M1A、M1S、M1W                      布线

M1B、M2B                           位布线

M1Ba、M1Bb                         布线部

M1Sa、M2S                          源极布线

M1Wa、M2W                          字布线

MC                                 存储单元

MD、MS、SD                         半导体区域

MDa、MSa、SDa                      p⁺型半导体区域

MDb、MSb、SDb                      p^-型半导体区域

NW                                 n型阱

OP1、OP2、OP3、OP4、OP5            开口部

PG、PGa                            柱塞

RG                                    区域

SL                                    源极线

ST                                    狭缝

SW                                    侧壁绝缘膜

UV                                    紫外线

VH、VHa                               孔部

W1、W2、W3、W4、W5                    宽度

WL                                    字线

具体实施方式

以下实施方式中，为了方便，在必要时将几个部分或将实施方式分割来说明，除了需要特别说明的以外，这些都不是彼此独立且无关系的，而是与其它一部分或者全部的变形例、详细内容及补充说明等相互关联的。另外，在以下实施方式中提及要素数等(包括个数、数值、量、范围等)时，除了特别说明及原理上已经明确限定了特定的数量等除外，所述的特定数并非指固定的数量，而是可大于等于该特定数或可小于等于该特定数。而且，在以下实施方式中，除了特别说明及原理上已经明确了是必要时除外，所述的构成要素(包括要素步骤等)也并非是必须的要素。同样地，在以下实施方式中提及的构成要素等的形状、位置关系等时，除了特别说明时及原理上已经明确了并非如此时，实质上包括与前述形状等相近或者类似的。同理，前述的数值及范围也同样包括与其相近的。

以下根据附图详细说明本发明的实施方式。为了说明实施方式的所有图中，原则上对具有同一功能的构件采用同一符号，省略掉重复的说明。另外，在除了需要特别说明的以外，对具有同一或同样的部分原则上不进行重复说明。

另外，在实施方式所用的图中，为了使图面简单易懂，有时会省略掉剖面图的剖面线或者给平面图加上剖面线。

(实施方式1)

本发明是一种具有非易失性存储器(非易失性存储元件、闪速存储器、非易失性半导体存储器)的半导体器件。非易失性存储器主要用浮置栅电极作为电荷累积部使用。在以下实施方式中，对于非易失性存储器，对以p沟道型MISFET(Metal Insulator Semiconductor Field Effect Transistor，即金属绝缘半导体场效应晶体管)为基础且使用了浮置栅电极的存储单元进行说明。而且，以下实施方式中的极性(写入、擦除、读出时施加电压的极性或载流子的极性)是用于说明以p沟道型MISFET为基础的存储单元的动作情况。在以n沟道型MISFET为基础的情况下，通过将施加电位、载流子的导电型等所有的极性进行反转，原理上来说可获得同样的动作。

下面参照附图对本实施方式中的半导体器件进行说明。

图1至图5是本实施方式中半导体器件的主要部分的平面图。图6及图7是将图1至图5所示的区域(存储单元阵列区域)的一部分放大后的部分放大平面图(主要部分的平面图)；图8至图13是本实施方式中半导体器件的主要部分的剖面图；图14是图1至图5所示区域(存储单元阵列区域)的电路图(等效电路图)。本实施方式中的半导体器件具有多个存储单元(非易失性存储单元)MC呈阵列状(行列状)排列的存储单元阵列区域，图1至图5所示的是存储单元阵列区域的主要部分的平面图。图1至图5所示的是同一区域。但是，图1仅示出了由元件隔离区域2确定的激活区ACV的平面布置图；图2所示的是在图1追加了控制栅电极CG与浮置栅电极FG后的平面布置的平面图；图3所示的是在图2追加了接触孔CT的平面布置后的平面图。图4所示的是在图3追加了布线M1(在图4中为位布线M1B)的平面布置后的平面图；图5所示的是在图4追加了布线M2(在图5中为源极布线M2S与字布线M2W)的平面布置后的平面图。此外，图1与图2虽为平面图，但为了使图面更简单易懂，在图1中用剖面线表示激活区ACV；在图2中，对控制栅电极CG、浮置栅电极FG与激活区(半导体区域MD、MS、SD)也附加了剖面线。在图4与图5中，用点划线表示位于位布线M1B下方的浮置栅电极FG。图6所示的是将图2中用双点划线包围的区域RG放大后的放大图。图7是在图6中追加了布线M1(在图7中为位布线M1B)的平面布置后的平面图。此外，图7虽为平面图，但为了使图面更简单易懂，给布线M1(在图7中为位布线M1B)加上了剖面线；用点划线表示位于布线M1(在图7中为位布线M1B)下方的图6中的各个部分(控制栅电极CG、浮置栅电极FG与激活区(半导体区域MD、MS、SD))的平面布置。图8大致与图2中A-A线位置上的剖面图相对应(因此，也与图6中A-A线位置上的剖面图对应)；图9大致与图2中B-B线位置上的剖面图相对应；图10大致与图2中C-C线位置上的剖面图相对应；图11大致与图2中D-D线位置上的剖面图相对应；图12大致与图2中E-E线位置上的剖面图相对应；图13大致与图2中F-F线位置上的剖面图相对应。

如图1、图8至图13所示，在由具有如1～10Ωcm左右的比电阻、由p型单晶硅等形成的半导体衬底(半导体晶圆)1上，形成有元件隔离区域2，以对元件进行隔离，且在由所述元件隔离区域2隔离(确定)的激活区ACV中形成有n型阱NW。在存储单元阵列区域的n型阱NW中，形成有由图2、图6及图8等所示的存储晶体管与控制晶体管(选择晶体管)构成的非易失性存储器中的存储单元(非易失性存储单元)MC。此外，图1至图5、图14示出了取出存储单元阵列区域中形成了6行×6列共计36个储单元MC的区域，但是存储单元阵列区域中形成的存储单元MC的个数可根据需要作各种变更。

在存储单元阵列区域形成有呈阵列状(行列状)排列的多个存储单元MC，存储单元阵列区域与其他区域被元件隔离区域2电隔离。也就是说，存储单元阵列区域与在半导体衬底1主面上呈阵列状形成(配置、排列)的多个存储单元MC的区域相对应。因此，在存储单元阵列区域中，多个存储单元(非易失性存储单元)MC呈阵列状排列于半导体衬底1主面中的X方向(第一方向)和Y方向(第二方向)上。此外，图1至图7、图14等所示的Y方向(第二方向)是与X方向(第一方向)交叉的方向，优选Y方向(第二方向)与X方向(第一方向)垂直的方向。而且，X方向和Y方向与半导体衬底1的主面平行。

形成在存储单元阵列区域的非易失性存储器的存储单元MC，是将具有控制栅电极(选择栅电极)CG的控制晶体管(选择晶体管)和具有浮置栅电极(存储器用浮置栅电极)FG的存储晶体管这两个MISFET串联而成的存储单元。因此，各个存储单元MC具有存储晶体管和与所述存储晶体管串联的控制晶体管，其中，所述存储晶体管具有浮置栅电极FG。

这里，将具有用于累积电荷的浮置栅电极FG和位于所述浮置栅电极FG下方的栅极绝缘膜的MISFET(Metal Insulator Semiconductor Field Effect Transistor)称作存储晶体管(存储用晶体管)；将具有栅极绝缘膜与控制栅电极CG的MISFET称作控制晶体管(选择晶体管、用于选择存储单元的晶体管)。因此，浮置栅电极(浮游栅电极)FG为存储晶体管的栅电极；控制栅电极CG为控制晶体管的栅电极，浮置栅电极FG与控制栅电极CG为构成非易失性存储器的存储单元MC的栅电极。

下面对存储单元MC的结构进行具体说明。

如图8至图13所示，非易失性存储器的存储单元MC具有形成在半导体衬底1上的n型阱NW中的源极用p型半导体区域MS、漏极用p型半导体区域MD以及源极/漏极兼用p型半导体区域SD。非易失性存储器的存储单元MC进一步具有经由绝缘膜(栅极绝缘膜)GF1形成在半导体衬底1(n型阱NW)上部的控制栅电极CG、以及经由绝缘膜(栅极绝缘膜)GF2形成在半导体衬底1(n型阱NW)上部的浮置栅电极FG。具有p型半导体区域MS、MD、SD的n型阱NW形成在图1所示的激活区ACV中。

p型半导体区域MS、MD、SD形成在半导体衬底1的n型阱NW中，从X方向上看，半导体区域SD布置在半导体区域MS和半导体区域MD之间。控制栅电极CG经由绝缘膜GF1形成在半导体区域MS与半导体区域SD之间上方的半导体衬底1(n型阱NW)的上部，且按半导体衬底1的主面上的Y方向延伸。浮置栅电极FG经由绝缘膜GF2形成在半导体区域MD与半导体区域SD之间上方的半导体衬底1(n型阱NW)的上部，且在半导体衬底1的主面上按Y方向延伸。因此，从X方向上看，控制栅电极CG、半导体区域SD以及浮置栅电极FG位于半导体区域MS和半导体区域MD之间，控制栅电极CG位于半导体区域MS一侧，浮置栅电极FG位于半导体区域MD一侧，半导体区域SD位于控制栅电极CG和浮置栅电极FG之间。

如上所述，在各个存储单元MC中，存储晶体管和控制晶体管按X方向排列，且存储晶体管的源极区域和控制晶体管的漏极区域共用一个半导体区域SD。

形成于控制栅电极CG和半导体衬底1(n型阱NW)之间的绝缘膜GF1(即控制栅电极CG下方的绝缘膜GF1)具有控制晶体管的栅极绝缘膜的功能。浮置栅电极FG和半导体衬底1(n型阱NW)之间的绝缘膜GF2(即浮置栅电极FG下方的绝缘膜GF2)具有存储晶体管的栅极绝缘膜的功能。绝缘膜GF1、GF2例如可由氧化硅膜等形成。

半导体区域MS是一个具有控制晶体管的源极区域功能的半导体区域，半导体区域MD是一个具有存储晶体管的漏极区域功能的半导体区域。半导体区域SD为兼备控制晶体管的漏极区域和存储晶体管的源极区域功能的半导体区域。半导体区域MS、MD、SD由已导入了p型杂质(例如硼等)的半导体区域(p型杂质扩散层)构成，但也可分别为LDD(lightly doped drain)构造。

即，半导体区域MS具有p^-型半导体区域MSb和具有比p^-型半导体区域MSb的杂质浓度高的p⁺型半导体区域MSa；半导体区域MD具有p^-型半导体区域MDb和具有比p^-型半导体区域MDb的杂质浓度高的p⁺型半导体区域MDa；半导体区域SD具有p^-型半导体区域SDb和具有比p^-型半导体区域SDb的杂质浓度高的p⁺型半导体区域SDa。p⁺型半导体区域MSa的结深比p^-型半导体区域MSb深，且杂质浓度比p^-型半导体区域MSb的杂质浓度高；p⁺型半导体区域MDa的结深比p^-型半导体区域MDb深，且杂质浓度比p^-型半导体区域MDb的杂质浓度高；p⁺型半导体区域SDa的结深比p^-型半导体区域SDb深，且杂质浓度比p^-型半导体区域SDb的杂质浓度高。在浮置栅电极FG与控制栅电极CG的侧壁上，形成有由氧化硅等绝缘体(绝缘膜)构成的侧壁绝缘膜(侧壁、侧壁隔离物)SW。

半导体区域MS的p^-型半导体区域MSb相对于控制栅电极CG的侧壁自对准地形成，半导体区域MS的p⁺型半导体区域MSa相对于控制栅电极CG侧壁上的侧壁绝缘膜SW的侧面自对准地形成。因此，低浓度p^-型半导体区域MSb形成在控制栅电极CG侧壁上的侧壁绝缘膜SW下方，高浓度p⁺型半导体区域MSa形成在低浓度p^-型半导体区域MSb的外侧。结果，低浓度p^-型半导体区域MSb邻接控制晶体管的沟道区域(形成在控制栅电极CG下方的沟道区域)而形成；高浓度p⁺型半导体区域MSa形成为邻接低浓度p^-型半导体区域MSb，且与控制晶体管的沟道区域(形成在控制栅电极CG下方的沟道区域)之间存在一个p^-型半导体区域MSb的量的距离。

半导体区域MD的p^-型半导体区域MDb相对于浮置栅电极FG的侧壁自对准地形成，半导体区域MD的p⁺型半导体区域MDa相对于浮置栅电极FG侧壁上的侧壁绝缘膜SW的侧面自对准地形成。因此，低浓度p^-型半导体区域MDb形成在浮置栅电极FG侧壁上的侧壁绝缘膜SW下方，高浓度p⁺型半导体区域MDa形成在低浓度p^-型半导体区域MDb的外侧。结果，低浓度p^-型半导体区域MDb邻F接存储晶体管的沟道区域(形成在浮置栅电极FG下方的沟道区域)而形成，高浓度p⁺型半导体区域MDa形成为邻接低浓度p^-型半导体区域MDb，且与存储晶体管的沟道区域(形成在浮置栅电极FG下方的沟道区域)之间存在一个p^-型半导体区域MDb的量的距离。

半导体区域SD的p^-型半导体区域SDb相对于控制栅电极CG的侧壁与浮置栅电极FG的侧壁自对准地形成，半导体区域SD的p⁺型半导体区域SDa相对于控制栅电极CG侧壁上的侧壁绝缘膜SW的侧面及浮置栅电极FG侧壁上的侧壁绝缘膜SW的侧面自对准地形成。因此，低浓度p^-型半导体区域SDb形成在控制栅电极CG侧壁上的侧壁绝缘膜SW下方及浮置栅电极FG侧壁上的侧壁绝缘膜SW下方，高浓度p⁺型半导体区域SDa形成在低浓度p^-型半导体区域SDb的外侧。结果，低浓度p^-型半导体区域SDb形成在与控制晶体管的沟道区域(形成在控制栅电极CG下方的沟道区域)邻接的区域和与存储晶体管的沟道区域(形成在浮置栅电极FG下方的沟道区域)邻接的区域。高浓度p⁺型半导体区域SDa与低浓度p^-型半导体区域SDb相接，但与控制晶体管的沟道区域(形成在控制栅电极CG下方沟道区域)之间存在一个p^-型半导体区域SDb的量的距离，而且与存储晶体管的沟道区域(形成在浮置栅电极FG下方的沟道区域)之间存在一个p^-型半导体区域SDb的量的距离。

控制栅电极CG下的绝缘膜GF1下方形成有控制晶体管的沟道区域，在浮置栅电极FG下的绝缘膜GF2下方形成有存储晶体管的沟道区域。在各个存储单元MC中，控制晶体管与存储晶体管的沟道长度方向(栅极长度方向)为X方向，各个存储单元MC的控制晶体管与存储晶体管的沟道宽度方向(栅极宽度方向)为Y方向。

控制栅电极CG由导电体(导电体膜)形成，优选由p型多晶硅(导入了杂质的多晶硅、掺杂多晶硅)之类的硅膜形成；浮置栅电极FG由导电体(导电体膜)形成，优选由p型多晶硅(导入了杂质的多晶硅、掺杂多晶硅)之类的硅膜形成。具体地说就是，控制栅电极CG与浮置栅电极FG由已被图案化的硅膜形成，导入了杂质(优选导入p型杂质)且电阻率低。

在半导体衬底1上形成有绝缘膜(层间绝缘膜)IL1作为层间绝缘膜，以覆盖控制栅电极CG、浮置栅电极FG及侧壁绝缘膜SW。绝缘膜IL1由氧化硅膜的单体膜形成，或者由氮化硅膜和形成在所述氮化硅膜上且比所述氮化硅膜厚的氧化硅膜的叠层膜等形成。且对绝缘膜IL1的上表面进行平坦化。

在绝缘膜IL1上形成有接触孔(开口部、通孔)CT，在接触孔CT内填埋有作为导电体部(连接用导体部)的导电性柱塞PG。柱塞PG由形成在接触孔CT的底部与侧壁上的较薄的阻挡导体膜(如钛膜、氮化钛膜或其叠层膜)、以及以填埋接触孔CT的方式形成在所述阻挡导体膜上的主导体膜(如钨膜)形成，为简化附图，在图8与图10至图12中，将构成柱塞PG的阻挡导体膜与主导体膜一体化示出。

接触孔CT和已填埋在所述接触孔CT内的柱塞PG形成在漏极用半导体区域MD(p⁺型半导体区域MDa)、源极用半导体区域MS(p⁺型半导体区域MSa)与控制栅电极CG(字线)的上部等。在各个接触孔CT的底部露出半导体衬底1的主面的一部分，如露出漏极用半导体区域MD(p⁺型半导体区域MDa)的一部分、源极用半导体区域MS(p⁺型半导体区域MSa)的一部分或者控制栅电极CG(字线)的一部分等，柱塞PG与所述露出部(接触孔CT底部的露出部)相接而电连接。

在已填埋有柱塞PG的绝缘膜IL1上，形成有构成第一层(最下层)布线层即第一布线层的布线(布线层)M1。布线M1例如是金属镶嵌结构布线(掩埋布线)，并填埋设在绝缘膜IL2上的布线槽中，其中，所述绝缘膜IL2形成于绝缘膜IL1上。在将布线M1作为用金属镶嵌结构形成的金属镶嵌结构布线(掩埋布线)的情况下，例如可将所述布线M1作为铜布线(掩埋铜布线)。布线M1经由柱塞PG与漏极用半导体区域MD(p⁺型半导体区域MDa)、源极用半导体区域MS(p⁺型半导体区域MSa)或者控制栅电极CG(字线)等电连接。

此外，本实施方式中的半导体器件是一个具有形成在半导体衬底1上的多个布线层(多层布线构造)的半导体器件，布线M1形成在所述多个布线层(多层布线构造)中最下层的布线层(以下称为第一布线层)中，布线M2形成在所述多个布线层(多层布线构造)中由下至上的第二个布线层(以下称为第二布线层)中。在图4、图7至图13中，用经由柱塞PG与漏极用半导体区域MD(p⁺型半导体区域MDa)电连接的位布线(位线用布线)M1B表示布线M1。

在已填埋有布线M1的绝缘膜IL2上形成有构成第二层布线层即第二布线层的布线(布线层)M2。例如布线M2为金属镶嵌结构布线(掩埋布线)，在已填埋有布线M1的绝缘膜IL2上由下至上依次形成有绝缘膜IL3、IL4，设置在所述绝缘膜IL4中的布线槽里填埋有布线M2。在将布线M2作为利用金属镶嵌结构形成的金属镶嵌结构布线(掩埋布线)时，如可将布线M2作为铜布线(掩埋铜布线)，也可将布线M2作为双金属镶嵌结构布线。此时，布线M2经由与布线M2一体形成的通孔部(填埋在绝缘膜IL3上形成的孔部VH的导体部)电连接于布线M1。在布线M2为单金属镶嵌结构布线的情况下，布线M2和形成在布线M2下部的通孔部(填埋形成于绝缘膜IL3上的孔部VH的导体部)在不同的工序中形成。

在图5、图10及图11中示出了与控制栅电极CG电连接的字布线(字线用布线)M2W、与源极用半导体区域MS(p⁺型半导体区域MSa)电连接的源极布线(源极线用布线)M2S作为说明布线M2的布线情况。也就是说，如图10所示，字布线M2W经由与字布线M2W一体形成的通孔部(填埋形成于绝缘膜IL3上的孔部VH的导体部)与布线(布线部)M1W电连接，因所述布线M1W经由柱塞PG与控制栅电极CG电连接，字布线M2W也因此而与控制栅电极CG电连接。如图11所示，源极布线M2S经由与源极布线M2S一体形成的通孔部(填埋形成于绝缘膜IL3上的孔部VH的导体部)与布线(布线部)M1S电连接，所述布线M1S经由柱塞PG与源极用半导体区域MS电连接，源极布线M2S由此而与源极用半导体区域MS电连接。布线M1S、M1W由形成在第一布线层的布线M1形成，布线M1S是用于将源极用半导体区域MS提升到第二布线层的源极布线M2S的布线，布线M1W是用于将控制栅电极CG提升到第二布线层的字布线M2W的布线。

在已填埋有布线M2的绝缘膜IL4上，形成有更上层的布线层(布线)和绝缘膜，这里省略图示与说明。布线M1、M2与比布线M1、M2更上层的上层布线并不限于金属镶嵌结构布线(掩埋布线)，还能够通过对布线用导电体膜进行图案化而形成，例如可为钨布线或者铝布线等。

图15至图17所示的是将布线用导电膜图案化而形成布线M1、M2时本实施方式中半导体器件的主要部分的剖面图，图15与图8相对应，图16与图9相对应，图17与图10相对应。

在图15至图17所示的情况下，在已填埋有柱塞PG的绝缘膜IL1上形成布线用导电膜并将所述导电体膜进行图案化，由此形成布线M1(含位布线M1B)，为了覆盖所述布线M1而形成了层间绝缘膜即绝缘膜IL2a。在所述绝缘膜IL2a上形成有孔部(导通孔、开口部、通孔)VHa，并在孔部VHa内填埋有导电性与上述柱塞PG相同的柱塞(连接用导体部)PGa。在已填埋有柱塞PGa的绝缘膜IL2a上，形成布线用导电膜并将所述导电体膜进行图案化，从而形成布线M2(含源极布线M2S与字布线M2W)，为了覆盖所述布线M2而形成了层间绝缘膜即绝缘膜IL4a。不仅在本实施方式中，在后述的实施方式2至实施方式10中，也可通过金属镶嵌结构形成布线M1、M2，或者通过将布线用导电体膜进行图案化而形成布线M1、M2。

接下来，对构成存储单元阵列的存储单元MC间的关系进行说明。

图2与图14都示出了在半导体衬底1的主面(更确切地讲是存储单元阵列区域)上呈阵列状布置有多个非易失性存储器的存储单元MC的情况。即，在图2与图14中，用点划线包围的区域构成一个存储单元MC，所述区域在X方向和Y方向上呈阵列状(行列状)排列即形成存储单元阵列区域。在图7与图8所示的区域(与图2中的区域RG对应的区域)中形成有在X方向上相邻的两个存储单元MC，所述两个存储单元MC共用一个漏极区域(半导体区域MD)。由共用一个漏极区域(半导体区域MD)的两个存储单元MC构成的区域RG成为重复出现的单位区域，所述单位区域(区域RG)在X方向和Y方向上重复排列而形成存储单元阵列区域。

因此，在各个存储单元MC中，漏极用半导体区域MD、浮置栅电极FG、半导体区域SD、控制栅电极CG及源极用半导体区域MS按X方向排列布置，由图2可知，夹着漏极用半导体区域MD且在X方向上相邻的两个存储单元MC共用所述漏极用半导体区域MD。夹着源极用半导体区域MS且在X方向上相邻的两个存储单元MC共用所述源极用半导体区域MS。

图2中也示出了在X方向和Y方向上呈阵列状(行列状)布置的多个存储单元MC中，在Y方向上排列的存储单元MC的控制栅电极CG在Y方向上彼此连接而一体形成。即，图2中在Y方向上延伸的一个控制栅电极CG形成在按Y方向排列的多个存储单元MC的控制栅电极上，根据在X方向上排列的储单元MC的个数，在X方向上排列布置有多个按Y方向延伸的控制栅电极CG。因此，各个控制栅电极CG在图2中的Y方向上延伸，兼作将图2中按Y方向延伸的多个存储单元MC的控制栅电极和图2中按Y方向排列的多个存储单元MC的控制栅电极彼此电连接的字线WL(字线WL在图14中示出)。

图2也示出了在X方向和Y方向上呈阵列状布置的多个存储单元MC的浮置栅电极FG互不连接而是相互分离的情况。即，每一个存储单元MC都设置有独立的浮置栅电极FG。因此，浮置栅电极FG在Y方向上延伸，浮置栅电极FG在Y方向上的尺寸(长度L1)比浮置栅电极FG在X方向上的尺寸(宽度W2)大(L1＞W2)，但是按Y方向排列的存储单元MC的浮置栅电极FG互不连接。由图6、图9也可得知，各个浮置栅电极FG在Y方向的两端部附近的区域位于元件隔离区域2上，比此区域(Y方向的两端部附近区域)更靠内的内侧区域位于n型阱NW上的栅极绝缘膜GF2上。布线M1、M2不与各个浮置栅电极FG连接。

图2也示出了在X方向和Y方向上呈阵列状布置的多个存储单元MC中，在图2中按Y方向排列的存储单元MC的源极用半导体区域MS在Y方向上彼此连接而一体形成。即，在图2中按Y方向延伸的半导体区域MS形成图2中在Y方向上排列的多个存储单元MC的各个源极区域，所述在Y方向延伸的半导体区域MS在X方向上布置有多个。因此，各个半导体区域MS按图2中的Y方向延伸，并兼作将图2中按Y方向排列的多个存储单元MC的源极区域彼此电连接的源极线SL(源极线SL在图14中示出)。

如图2所示，呈阵列状布置在X方向和Y方向上的多个存储单元MC中，按Y方向排列的存储单元MC的漏极用半导体区域MD彼此位于Y方向的同一条直线上，但互不连接，而且因之间具有元件隔离区域2而被电隔离。

如图2所示，呈阵列状布置在X方向和Y方向上的多个存储单元MC中，按Y方向排列的存储单元MC的半导体区域SD彼此位于Y方向的同一条直线上，但互不连接，而且因之间具有元件隔离区域2而被电隔离。

由图4、图7至图13可知，位布线M1B是在形成于半导体衬底1上的多个布线层(多层布线构造)中最下层的布线层(第一布线层)上形成的布线，如图4所示，位布线M1B按X方向延伸。位布线M1B是构成位线BL(位线BL在图14中示出)的布线。即，位布线M1B是将呈阵列状布置在X方向和Y方向上的多个存储单元MC中按X方向排列的存储单元MC的漏极用半导体区域MD彼此连接(电连接)的布线(位线、位线用布线)。也就是说，位布线M1B是将按X方向排列的存储单元MC的存储晶体管的漏极区域(半导体区域MD)彼此连接的布线。因此，位布线M1B在按X方向排列的多个存储单元MC上延伸，在位布线M1B下方，布置有按X方向排列的各个存储单元MC的漏极用半导体区域MD、浮置栅电极FG、半导体区域SD、控制栅电极CG以及源极用半导体区域MS。由于位布线M1B在按X方向排列的多个存储单元MC的各个半导体区域MD上延伸，所以位布线M1B可经由柱塞PG与所述半导体区域MD电连接。因此，成为以下状态：即按X方向排列的多个存储单元MC的半导体区域MD彼此之间经由柱塞PG及位布线M1B而电连接的状态。

如上所述，呈阵列状布置在X方向和Y方向上的多个存储单元MC中，按Y方向排列的存储单元MC的源极用半导体区域MS在Y方向上彼此连接，所述在Y方向上彼此连接的半导体区域MS经由柱塞PG及布线M1S与源极布线M2S电连接。由图5、图8及图11可知，所述源极布线M2S是在形成于半导体衬底1上的多个布线层(多层布线构造)中由下至上的第二个布线层(第二布线层)上形成的布线，也就是说，所述源极布线M2S形成在比布线M1(第一布线层)更上一层的布线层(第二布线层)中，如图5所示，在半导体区域MS中所述源极布线M2S按Y方向延伸。

如上所述，呈阵列状布置在X方向和Y方向上的多个存储单元MC中，按Y方向排列的存储单元MC的控制栅电极CG在Y方向上彼此连接，但所述在Y方向彼此连接的控制栅电极CG经由柱塞PG及布线M1W而与字布线M2W电连接。由图5、图8及图10可知，所述字布线M2W是在形成于半导体衬底1上的多个布线层(多层布线构造)中由下至上的第二个布线层(第二布线层)上形成的布线层，即，所述字布线M2W是在比布线M1(第一布线层)更上一层的布线层(第二布线层)上形成的布线，如图5所示，在控制栅电极CG上所述字布线M2W按Y方向延伸。布线M1S、M1W是在与位布线M1B同层(第一布线层)的布线层上形成的布线，但为了使布线M1S、M1W不与位布线M1B接触而避开位布线M1B设置。

接下来，对本实施方式中半导体器件的动作进行说明。图18至图21所示的是说明本实施方式中半导体器件的动作例的说明图，图18所示的是“写入”动作，图19所示的是“擦除(电擦除)”动作，图20所示的是“读出”动作，图21所示的是“擦除(通过紫外线进行擦除)”动作。图18至图20中记载了“写入”(图18)、“擦除”(图19)与“读出”(图20)动作时，施加在选择存储单元的漏极区域(半导体区域MD)的电压Vd、施加在控制栅电极CG上的电压Vcg、施加在源极区域(半导体区域MS)的电压Vs以及施加在n型阱NW的基极电压Vb的情况。此外，图18至图20所示的是电压施加条件之一例，但并不仅限于此，还可根据需要作各种变更。在本实施方式中，将对存储晶体管的浮置栅电极FG注入载流子(这里是指空穴)定义为“写入”。

在进行“写入”动作时，例如通过将图18所示的电压施加在进行写入的选择存储单元的各个部位，以将空穴注入选择存储单元的浮置栅电极FG。此时，电流在源漏极之间(半导体区域MS、MD间)流动，同时热空穴被从漏极区域(半导体区域MD)一侧注入浮置栅电极FG。

在进行“擦除”动作时，例如通过将图19所示的电压施加在进行擦除动作的选择存储单元的各个部位，以将空穴(空穴)从选择存储单元的浮置栅电极FG取到漏极区域(半导体区域MD)。

在进行“读出”动作时，例如通过将图20所示的电压施加在进行读出动作的选择存储单元的各个部位。以使选择存储单元的控制晶体管(选择晶体管)成为导通状态。此时，在空穴累积在浮置栅电极FG的状态(即写入状态)下，由于存储晶体管也为导通状态，所以电流(读出电流)将在源极区域(半导体区域MS)和漏极区域(半导体区域MD)之间流动。另一方面，在浮置栅电极FG几乎没有累积空穴的状态(即擦除状态)下，由于存储晶体管为截止状态，所以电流(读出电流)几乎不会在源极区域(半导体区域MS)和漏极区域(半导体区域MD)之间流动。由此，可以此分辨出写入状态和擦除状态。

如图21所示，也可以通过紫外线进行“擦除”动作。此时，通过用紫外线UV照射存储单元阵列区域来激活累积在浮置栅电极FG中的空穴，并使所述已激活的空穴隧穿浮置栅电极FG下的栅极绝缘膜(绝缘膜GF2)，由此可使浮置栅电极FG成为几乎未累积空穴的状态(即擦除状态)。在通过紫外线进行擦除时，无需功耗，而是对所有的位一次性进行删除。

接下来，对本实施方式中的半导体器件的主要特征进行说明。

本案发明人对具有呈阵列状排列的浮置栅电极的存储单元的半导体器件进行了研究，明确了将会产生如下问题。

即，尽管在半导体衬底的主面上形成有多个层间绝缘膜，但是水分、离子(例如Na⁺离子等阳离子)等会从层间绝缘膜往下方扩散，并到达浮置栅电极，从而导致非易失性存储器对存储信息的保存特性的下降。这是由于如果已扩散到层间绝缘膜中的水分、离子存在于已进行写入动作的存储单元的浮置栅电极周围，将会取消(抵消)累积在浮置栅电极的电荷，而本应累积在浮置栅电极的电荷看上去就少了(累积在浮置栅电极的实效电荷量减少)的缘故。如果出现所述现象，则会使以浮置栅电极作为栅极的存储晶体管的阈值发生变化，在从已进行写入动作的存储单元进行读出时，便有可能错误地作为擦除状态而被读出。因此，为了提高非易失性存储器对存储信息的保存特性，最好能够尽量抑制水分、离子(例如Na⁺离子等阳离子)等从上层的层间绝缘膜扩散到浮置栅电极。

在本实施方式中，通过对位布线M1B进行改进，解决了上述问题。

位布线M1B是将按X方向排列的多个存储单元MC的漏极用半导体区域MD彼此连接的布线，并在X方向上延伸。由于各个存储单元MC具有浮置栅电极FG，所以所述浮置栅电极FG也位于位布线M1B下方。本实施方式的一个主要特征是，位布线M1B的宽度W1(图7与图9中示出)比浮置栅电极FG的长度L1(图6与图9中示出)大(即，W1＞L1)。这里的浮置栅电极FG的长度L1与浮置栅电极FG在Y方向上的尺寸相对应，位布线M1B的宽度W1与位布线M1B在Y方向上的尺寸相对应。通过将位布线M1B的宽度W1设定为比浮置栅电极FG的长度L1大(W1＞L1)，从平面上看将成为浮置栅电极FG被位布线M1B覆盖的状态。

这里所说的“平视”或者“平面上看”等时，指的是在与半导体衬底1的主面平行的平面上所看到的情形。这里所说的“上下方向”等时，指的是与半导体衬底1的厚度方向平行的方向。这在对本实施方式1及以下实施方式2至实施方式10都适用。

从上下方向看时，绝缘膜IL1位于浮置栅电极FG和位布线M1B之间，且浮置栅电极FG不与位布线M1B接触。因此，浮置栅电极FG不与位布线M1B电连接。另一方面，从与半导体衬底1的主面平行的平面上平视时(即平面地观看时)，是一种浮置栅电极FG被位布线M1B覆盖，且浮置栅电极FG不从位布线M1B露出的状态。即位布线M1B覆盖整个浮置栅电极FG的状态，在整个浮置栅电极FG的正上方具有位布线M1B。换句话说，从平面上看，是一种各个浮置栅电极FG平面内含于位布线M1B的状态。再换句话说就是，位布线M1B布置在各个浮置栅电极FG的各条边的外侧。

与本实施方式不同，在浮置栅电极FG正上方不具有布线M1的情况下，水分、离子(例如Na⁺离子等阳离子)等将很容易从比绝缘膜IL1更上层的绝缘膜(绝缘膜IL2、IL3、IL4及更上层的绝缘膜)往下方扩散而到达浮置栅电极FG，这将导致非易失性存储器对存储信息的保存特性下降。

对此，在本实施方式中，用位布线M1B来防止水分、离子(例如Na⁺离子等阳离子)等从比绝缘膜IL1更上层的绝缘膜(绝缘膜IL2、IL3、IL4及更上层的绝缘膜)向浮置栅电极FG扩散，这是由于水分、离子(例如Na⁺离子等阳离子)等虽容易在绝缘膜中扩散，但却不容易在布线之类的金属膜中扩散的缘故。将位布线M1B布置在浮置栅电极FG的上方，从平面上看，成为一种浮置栅电极FG被位布线M1B覆盖的状态，由此，位布线M1B便可防止水分、离子(例如Na⁺离子等阳离子)等向位布线M1B的下方扩散，从而可减少到达浮置栅电极FG的水分、离子的量。到进行擦除动作前为止，由于累积在浮置栅电极FG的电荷得到可靠地保存，所以可提高非易失性存储器对存储信息的保存特性。结果，可提高具有非易失性存储器的半导体器件的性能。

在本实施方式中，由于整个浮置栅电极被位布线M1B覆盖，所以从平面上看，从浮置栅电极FG在Y方向上的端部到位布线M1B在Y方向上的端部的距离L2(图7与图9中示出)大于0(即，L2＞0)。如果增大所述距离L2，则可进一步减少绕过位布线M1B到达浮置栅电极FG的水分、离子(例如Na⁺离子等阳离子)等的量。从此观点出发，优选将从浮置栅电极FG在Y方向上的端部到位布线M1B在Y方向上的端部的平面上的距离L2设为0.4μm以上(即，L2≥0.4μm)。由此便可进一步提高非易失性存储器对存储信息的保存特性。因此，可进行如下设计：即在考虑拓宽位布线M1B的可进行平面布置的布线宽度(布线宽度的限界)的同时，尽量增大位布线M1B的宽度W1(至少比浮置栅电极FG的长度L1大，优选比浮置栅电极FG的长度L1大0.8μm以上)。

优选进行下述设计：对浮置栅电极FG和位布线M1B的相对位置进行设计，以保证从平面上看，浮置栅电极FG在Y方向上的中央部分位于位布线M1B在Y方向上的中央部分的位置上。此时，浮置栅电极FG对于Y方向上的两个端部的上述长度L2为一样的长度。由此，便可在以某种程度抑制位布线M1B的宽度W1增加的同时，还可有效地减少绕过位布线M1B到达浮置栅电极FG的水分、离子(例如Na⁺离子等阳离子)等的量。因此，既可提高非易失性存储器对存储信息的保存特性，也可使存储单元阵列高密度化。

由于使覆盖浮置栅电极FG的第一布线层的布线部(抑制水分、离子向浮置栅电极FG扩散的布线部)兼作位布线M1B，所以可获得效率良好的布线平面布置的效果。

与后述的实施方式2(图22与图23)相比，本实施方式(图4与图7)中，由于可将布线M1(位布线M1B)高密度地铺设在存储单元阵列区域，所以可进一步减少比布线M1更上层的布线层的高度差。

(实施方式2)

图22与图23所示的是本实施方式中半导体器件的主要部分的平面图，图22相当于实施方式1中的图4，图23相当于实施方式1中的图7。

在实施方式1中，如图4与图7所示，位布线M1B以相同的宽度W1在X方向上延伸，位布线M1B的宽度(Y方向上的尺寸)在X方向上的任何一个位置都相同。对此，在本实施方式中，位布线M1B中在浮置栅电极FG上延伸部分的宽度W1与实施方式1(图4与图7)的情况相同，但是从平面上看，与浮置栅电极FG分开的部分的宽度W1a(图23中示出)比宽度W1小(即，W1a＜W1)。本实施方式的其他结构与实施方式1相同。

在实施方式1(图4与图7)的位布线M1B中，在抑制水分、离子(例如Na⁺离子等阳离子)等向浮置栅电极FG扩散的抑制作用方面，从平面上看离浮置栅电极FG较远的区域要比从平面上看离浮置栅电极FG较近的区域的抑制作用小。因此，不仅在实施方式1(图4与图7)中的位布线M1B的情况下，在图22与图23所示的本实施方式中的位布线M1B的情况下，也可通过利用所述位布线M1B减少到达浮置栅电极FG的水分、离子的量，从而可提高用非易失性存储器对存储信息的保存特性。结果，可提高具备非易失性存储器的半导体器件的性能。

在位布线M1B中，在浮置栅电极FG上延伸的部分的宽度W1比浮置栅电极FG的长度(Y方向上的尺寸)L1大(W1＞L1)，这是实施方式1和本实施方式的共同点。实施方式1与本实施方式的不同点在于：从平面上看离浮置栅电极FG较远的部分的宽度不同。因此，实施方式1和本专利申请书的其他任一实施方式中，也都是一种各个浮置栅电极F内含于位布线M1B中，即位布线M1B覆盖整个浮置栅电极FG的状态。换句话说，位布线M1B布置在各个浮置栅电极FG的各条边的外侧。

在图22与图23所示的本实施方式的位布线M1B中，由于位布线M1B覆盖整个各个浮置栅电极，所以从平面上看从浮置栅电极FG的端部到位布线M1B的端部的距离L2、L3大于零(即，L2、L3＞0)。增大所述距离L2、L3，便可减少绕过位布线M1B到达浮置栅电极FG的水分、离子的量。按照所述观点，更优选将从浮置栅电极FG的端部(外周部)到位布线M1B的端部(外周部)的距离L2、L3设定在0.4μm以上(即，L2、L3≥0.4μm)。由此便可进一步提高非易失性存储器对存储信息的保存特性。此时，从平面上看，距离L2(图23中示出)与从浮置栅电极FG在Y方向上的端部到位布线M1B在Y方向上的端部的距离相对应，距离L3(图23中示出)与从浮置栅电极FG在X方向上的端部到位布线M1B在X方向上的端部的距离相对应。

图4与图7所示的实施方式1中的位布线M1B与图22与图23所示的本实施方式中的位布线M1B的共同点是，位布线M1B中在浮置栅电极FG上延伸的部分的宽度W1比浮置栅电极FG在Y方向上的尺寸L1大(即，W1＞L1)。由此，便成为各个浮置栅电极FG平面内含于位布线M1B中的状态，并可借助位布线M1B减少到达浮置栅电极FG的水分、离子的量。因此，可提高非易失性存储器对存储信息的保存特性。

(实施方式3)

非易失性存储器的擦除动作有以下两种方式：即如图19所示的将规定电压施加在进行擦除的选择存储单元的各个部位而进行电擦除的方式和如图21所示的通过照射紫外线进行擦除的方式。由此，实施方式1、实施方式2中的半导体器件便能可靠地进行电擦除动作。另一方面，实施方式1、实施方式2中半导体器件，还可利用紫外线在半导体器件内部的散射光，使通过紫外线照射进行擦除成为可能。也就是说，由于紫外线可绕过位布线M1B到达浮置栅电极FG，所以可通过紫外线进行擦除动作。但是，在位布线M1B覆盖了整个浮置栅电极FG的状态下，紫外线因被位布线M1B遮断而不能顺利地到达浮置栅电极FG，因此有可能导致通过紫外线照射进行擦除的效率下降。此时，需要采取增加进行擦除动作时的紫外线的照射时间等措施。

因此，本实施方式3与后述的实施方式4中，在位布线M1B设置开口部(OP1、OP2)，紫外线便会从所述开口部(OP1、OP2)到达浮置栅电极FG。由此便可提高通过紫外线照射进行擦除的效率。下面对设在位布线M1B的开口部做具体的说明。

图24与图25是本实施方式中半导体器件的主要部分的平面图，图24与实施方式2中的图22相对应，图25与实施方式2中的图23相对应，图26与图27为本实施方式中半导体器件的主要部分的剖面图，图26与实施方式1中的图8相对应，图27与实施方式1中的图9相对应。因此，图26大致与图25中A-A线位置上的剖面图相对应，图27大致与图24中B-B线位置上的剖面图相对应。

图24至图27所示的本实施方式中的半导体器件，除了在位布线M1B上设有开口部(通孔)OP1这点与实施方式2不同以外，其他结构都与实施方式2中的半导体器件相同，所以这里仅对与实施方式2的不同点即开口部OP1进行说明(省略其他部分的说明)。

在本实施方式中，将开口部OP1设在位布线M1B处，从平面上看，所述开口部OP1以被浮置栅电极FG内含的方式形成。换句话说，开口部OP1布置在比各个浮置栅电极FG的各条边都更靠内的内侧。也就是说，在各个位布线M1B中，对位于位布线M1B下方的各个浮置栅电极FG都设有开口部OP1，各个开口部OP1的平面尺寸(平面面积)比浮置栅电极FG的平面尺寸(平面面积)小。由图25可知，开口部OP1平面内含于浮置栅电极FG中。因此，是一种在各个开口部OP1的正下方具有浮置栅电极FG的状态。开口部OP1内被绝缘膜IL2填满。由于开口部OP1的正下方具有浮置栅电极FG的一部分，所以可将开口部OP1看做是从平面上看使浮置栅电极FG部分露出的开口部。也就是说，在本实施方式的位布线M1B中形成有使布置在位布线M1B下方的浮置栅电极FG部分露出的开口部OP1。

在本实施方式中，通过在位布线M1B中设置开口部OP1(使浮置栅电极FG部分露出的开口部OP1)，便可确保紫外线通过开口部OP1照射到浮置栅电极FG上，因此可提高通过紫外线照射进行擦除动作的効率。

在已累积了电荷的浮置栅电极FG中，电场容易集中的部位是浮置栅电极FG的端部(外周部)附近。尤其是更容易集中在浮置栅电极FG的角部。因此，本实施方式在提高非易失性存储器对存储信息的保存特性方面，特别是在使水分、离子(例如Na⁺离子等阳离子)等难以扩散到电场容易集中的浮置栅电极FG的端部(外周部)附近方面特别有效。但是，与本实施方式不同，为了使浮置栅电极FG平面内含于开口部，而在位布线M1B上设置平面尺寸(平面面积)大于浮置栅电极FG的所述开口部时，由于整个浮置栅电极FG从所述开口部露出，所以水分、离子(例如Na⁺离子等阳离子)等容易扩散到电场容易集中的浮置栅电极FG的端部(外周部)附近。

对此，在本实施方式中，在位布线M1B上设置平面内含于浮置栅电极FG的开口部OP1，即在被浮置栅电极FG平面内含的位置上和以被浮置栅电极FG平面内含的大小设置开口部OP1。即开口部OP1与浮置栅电极FG的关系是：不是浮置栅电极FG内含于开口部OP1(此时，开口部OP1比浮置栅电极FG大)，而是开口部OP1内含于浮置栅电极FG(此时，开口部OP1比浮置栅电极FG小)。因此，成为如下的状态：即从平面上看，浮置栅电极FG内侧(中央一侧)的部分从开口部OP1露出，浮置栅电极FG的端部(外周部)不从开口部OP1露出，而在电场容易集中的浮置栅电极FG的整个端部(X方向上的端部与Y方向上的端部，即浮置栅电极FG的外周部)的正上方具有位布线M1B。换句话说就是，布线M1B至少覆盖各个浮置栅电极FG的角部和各条边。

如上所述，即使形成开口部OP1，也能够利用位布线M1B有效地抑制水分、离子(例如Na⁺离子等阳离子)等扩散到电场容易集中的浮置栅电极FG的端部(外周部)附近。因此，可提高非易失性存储器对存储信息的保存特性。

如实施方式1、实施方式2所述，不在位布线M1B上设置使浮置栅电极FG部分露出的开口部有利于提高非易失性存储器对存储信息的保存特性。但另一方面，如本实施方式3及后述的实施方式4所述，在位布线M1B上设置有使浮置栅电极FG部分露出的开口部(OP1、OP2)有利于提高非易失性存储器对存储信息的保存特性和提高通过紫外线照射进行擦除动作的效率。因此，如果将本实施方式3与后述的实施方式4应用于通过紫外线照射进行擦除的情况，则效果更佳。

图24至图27所示的是在实施方式2中的位布线M1B上设置有开口部OP1的情况，也可在实施方式1中的位布线M1B上设置与本实施方式一样的开口部OP1。

由于各个浮置栅电极FG在X方向上的尺寸(宽度W2)比在Y方向上的尺寸(长度L1)小，所以只要使各个开口部OP1在X方向上的尺寸小于Y方向上的尺寸，便可进行有效布置，以使开口部OP1平面内含于浮置栅电极FG中。例如，如图25所示，在浮置栅电极FG的平面形状为具有Y方向的长边和X方向的短边的长方形状的情况下，如果开口部OP1的平面形状也为具有Y方向的长边和X方向的短边的长方形状，便可进行有效布置，以使开口部OP1平面内含于浮置栅电极FG中。

本实施方式中的开口部OP1、后述的开口部OP2、OP3、OP4、OP5与后述的狭缝ST，不是在形成布线M1以后再另外形成，而是在形成布线M1时就形成具有这些开口部或者狭缝的布线M1。(实施方式4)

图28与图29所示的是本实施方式中半导体器件的主要部分的平面图，图28与实施方式1中的图4相对应，图29与实施方式1中的图7相对应。图30至图32所示的是本实施方式中半导体器件的主要部分的剖面图，图30大致与图29的A1-A1线位置上的剖面图相对应，图31大致与图29的A2-A2线位置上的剖面图相对应，图32大致与图28的B-B线位置上的剖面图相对应。因此，图30与图31是大致与图8相对应的剖面图(但是，从图29可知，图30(A1-A1线剖面)和图31(A2-A2线剖面)在Y方向上多少有点错开)，图32所示的是大致与图9相对应的剖面图。

图28至图32所示的本实施方式中的半导体器件，除了在位布线M1B上设有开口部(通孔)OP2这点与实施方式1不同以外，其他结构都与实施方式1中的半导体器件相同，因此，这里仅对与实施方式1的不同点即开口部OP2进行说明(省略其他部分的说明)。

在本实施方式中，在位布线M1B上设置有开口部OP2，并将所述开口部OP2加工成在X方向上的尺寸比在Y方向上的尺寸大的狭缝状开口部。从平面上看，各个开口部OP2以横穿浮置栅电极FG的方式形成，且与浮置栅电极FG部分重叠。也就是说，从平面上看，以一个以上的开口部OP2横穿各个存储单元MC的浮置栅电极FG的方式在位布线M1B上设置开口部OP2。由于一个以上的开口部OP2横穿各个浮置栅电极FG，所以各个浮置栅电极FG成为如下状态：即正上方不具有位布线M1B的部分(即，正上方具有开口部OP2内的绝缘膜IL2的部分)和正上方具有位布线M1B的部分(即，不存在开口部OP2的部分)混杂的状态。开口部OP2内被绝缘膜IL2填满。由于各个浮置栅电极FG有一部分与开口部OP2平面重合，且正上方具有开口部OP2(开口部OP2内的绝缘膜IL2)，所以也可将开口部OP2看做是从平面上看使浮置栅电极FG部分露出的开口部。也就是说，在本实施方式的位布线M1B中，形成有使布置在位布线M1B下方的浮置栅电极FG部分露出的开口部OP2。

开口部OP2形成为不仅能够横穿浮置栅电极FG，还能够横穿半导体区域SD、控制栅电极CG以及半导体区域MS(源极区域)的状态。但优选开口部OP2不横穿半导体区域MD(漏极区域)的状态。由此便可使开口部OP2不与形成在半导体区域MD(漏极区域)上部的接触孔CT和填埋所述接触孔CT的柱塞PG平面重叠。因此，便可简单且可靠地将形成在半导体区域MD(漏极区域)上部的柱塞PG与位布线M1B连接。

在本实施方式中，如上所述，通过在位布线M1B上设置开口部OP2(使浮置栅电极FG部分露出的开口部OP2)，便可确保紫外线经由所述开口部OP2照射到浮置栅电极FG上。因此，可提高通过紫外线照射进行擦除动作的效率。

在已累积电荷的浮置栅电极FG中，电场容易集中的部位是浮置栅电极FG的端部(外周部)附近。通过使水分、离子(例如Na⁺离子等阳离子)等难以扩散到电场容易集中的浮置栅电极FG的端部(外周部)附近，对于提高非易失性存储器对存储信息的保存特性方面尤其有效。但是，与本实施方式不同，在设置有开口部OP2以使整个浮置栅电极FG露出的情况下，水分、离子(例如Na⁺离子等阳离子)等则容易扩散到电场容易集中的浮置栅电极FG的端部(外周部)附近。

对此，在本实施方式中，在位布线M1B上设置有开口部OP2，使得在位布线M1B中，从平面上看为一个以上的开口部OP2横穿各个浮置栅电极FG的状态。也就是说，开口部OP2和浮置栅电极FG的关系是：从平面上看，不是各个浮置栅电极FG全部从开口部OP2露出，而是各个浮置栅电极FG仅有一部分从开口部OP2露出，其他部分未从开口部OP2露出。因此，是一种位布线M1B存在于电场容易集中的浮置栅电极FG的端部(X方向上的端部与Y方向上的端部，也就是说，浮置栅电极FG的外周部)正上方的一部分的状态。因此，即使形成开口部OP2，也能够利用位布线M1B抑制水分、离子(例如Na⁺离子等阳离子)等扩散到电场容易集中的浮置栅电极FG的端部(外周部)附近。结果，可提高非易失性存储器对存储信息的保存特性。

在电场容易集中的浮置栅电极FG的端部(外周部)的正上方具有位布线M1B对于提高对存储信息的保存特性来说是有效的。在本实施方式中，虽然设置了开口部OP2来横穿浮置栅电极FG，但是从图29与图32也可得知，在各个浮置栅电极FG中，Y方向上的两个端部都没有从开口部OP2露出。也就是说，位布线M1B存在于各个浮置栅电极FG在Y方向上的两个端部(浮置栅电极FG的平面形状为近似长方形时，与所述长方形的X方向平行的边)的正上方。换句话说，位布线M1B至少覆盖各个浮置栅电极FG的角部。

如上所述，由于可使从开口部OP2露出的浮置栅电极FG的端部(外周部)减少，所以可有效地提高非易失性存储器对存储信息的保存特性。此外，实施方式3中，各个浮置栅电极FG在Y方向上的两个端部的正上方也具有位布线M1B。

优选开口部OP2的宽度W3(图29中示出)比浮置栅电极FG的长度L1(图9中示出)小(即，W3＜L1)。这里，开口部OP2的宽度W3与开口部OP2在Y方向上的尺寸相对应。因此，便可防止整个浮置栅电极FG从开口部OP2露出，而成为一种仅是各个浮置栅电极FG的一部分从开口部OP2露出的状态。

在浮置栅电极FG的平面形状为具有Y方向上的长边和X方向上的短边的长方形状的情况下，通过使开口部OP2的平面形状成为具有X方向上的长边和Y方向上的短边的长方形状，便可对开口部OP2进行有效地布置，以使开口部OP2横穿浮置栅电极FG。

在使紫外线易于照射浮置栅电极FG的开口部设在位布线M1B上的情况下，实施方式3中在电场容易集中的整个浮置栅电极FG的端部(外周部)的正上方具有开口部OP1，有利于提高非易失性存储器对存储信息的保存特性。

另一方面，如本实施方式所述，将开口部OP2设在位布线M1B上，并保证有一个以上的开口部OP2横穿各个浮置栅电极FG的情况下，能够增大开口部OP2在X方向上的尺寸(也能够使它比浮置栅电极FG在Y方向上的尺寸大)。因此，在利用金属镶嵌结构形成具有位布线M1B的布线M1的情况下，由于位布线M1B具有所述开口部OP2，所以可抑制或者防止凹陷的产生。因此，即使不通过紫外线照射进行擦除，布线M1为金属镶嵌结构布线(掩埋布线)时，本实施方式也可获得抑制或防止产生凹陷的効果。

横穿各个浮置栅电极FG的开口部OP2的个数为一个以上，如果设为多个(两个以上)，在利用金属镶嵌结构形成具有位布线M1B的布线M1时便可进一步获得使抑制(防止)凹陷产生的效果。

本实施方式与实施方式3的共同点是在位布线M1B上形成多个开口部，以使布置在所述位布线M1B下方的多个浮置栅电极FG中每一个浮置栅电极FG部分露出。所述开口部与实施方式3中的开口部OP1相对应，与在本实施方式中的开口部OP2相对应。从平面上看，各个浮置栅电极FG具有从所述开口部(与实施方式3的开口部OP1相对应，与本实施方式中的开口部OP2相对应)露出的部分(正上方不具有位布线M1B的部分)和没有露出的部分(正上方具有位布线M1B的部分)。此外，在实施方式3中，各个开口部OP1形成于位布线M1B中，且各个开口部OP1比各个浮置栅电极FG小，以保证各个开口部OP1平面内含于布置在所述位布线M1B下方的各个浮置栅电极FG中。另一方面，在本实施方式中，各个开口部OP2在Y方向上的尺寸比在X方向上的尺寸小，从平面上看，开口部OP2横穿一个以上的浮置栅电极FG。

此外，在本实施方式4中所示的例子中，将位布线M1B看成一个布线，而开口部OP2形成在所述一个位布线M1B上。但是，并不仅限于此，还可以使多个位布线M1B通过浮置栅电极FG上。以本实施方式4为基础，也可使四个位布线M1B都通过浮置栅电极FG上。各个位布线M1B通过第二层布线层连接在一起。此时，各个浮置栅电极FG在Y方向上的两个端部不从开口部OP2露出。也就是说，位布线M1B存在于各个浮置栅电极FG在Y方向上的两个端部(浮置栅电极FG的平面形状为近似长方形的情况下与所述长方形的X方向平行的边)的正上方。换句话说就是，位布线M1B至少覆盖各个浮置栅电极FG的角部。

(实施方式5)

在实施方式1至实施方式4中，在形成于半导体衬底1上的多个布线层(多层布线构造)中最下层的布线层(布线M1)上形成具有位线BL功能的位布线M1B(即，将按X方向排列的多个存储单元MC的存储晶体管的漏极区域彼此连接的位布线M1B)。而且，通过对形成在所述最下层的布线层(布线M1)上的位布线M1B进行改进，便可提高非易失性存储器对存储信息的保存特性。

在本实施方式中，在形成于半导体衬底1上的多个布线层(多层布线构造)中由下至上的第二个布线层(布线M2)上形成具有位线BL功能的位布线M2B(即，将按X方向排列的多个存储单元MC的存储晶体管的漏极区域连接的位布线M2B)。而且，通过对形成在半导体衬底1上的多个布线层(多层布线构造)中最下层的布线层(布线M1)进行改进，可提高非易失性存储器对存储信息的保存特性。下面对本实施方式进行具体说明。

图33至图35所示的是本实施方式中半导体器件的主要部分的平面图，图33与实施方式1中的图4相对应，图34与实施方式1中的图5相对应，图35与实施方式1中的图7相对应。图36至图39所示的是本实施方式中半导体器件的主要部分的剖面图，图36与实施方式1中的图8相对应，图37与实施方式1中的图9相对应，图38与实施方式1中的图10相对应，图39与实施方式1中的图11相对应。因此，图36大致与图35中A-A线位置上的剖面图相对应，图37大致与图33中B-B线位置上的剖面图相对应，图38大致与图33中C-C线位置上的剖面图相对应，图39与大致与图33中D-D线位置上的剖面图相对应。

图33至图39所示的本实施方式中的半导体器件，除了布线M1、M2以外，其他结构都与实施方式1中的半导体器件相同，所以这里仅对与实施方式1的不同点即布线M1、M2进行说明(省略其他部分的说明)。

由图36至图39也可得知，本实施方式中的半导体器件的绝缘膜IL1及比绝缘膜IL1更下层的构造与实施方式1中的半导体器件相同。而且，在本实施方式中，在第一布线层(布线M1)上形成字布线(字线用布线)，以M1Wa代替在实施方式1中形成的布线M1W与字布线M2W，而且，在第一布线层(布线M1)上形成源极布线(源极线用布线)M1Sa，以代替在实施方式1中形成的布线M1S与源极布线M2S。形成在第一布线层(布线M1)上的字布线M1Wa经由柱塞PG与控制栅电极CG电连接，且在控制栅电极CG上按Y方向延伸。形成在第一布线层(布线M1)上的源极布线M1Sa经由柱塞PG与源极用半导体区域MS(p⁺型半导体区域MSa)电连接，且在半导体区域MS上按Y方向延伸。

在本实施方式中，在第一布线层(布线M1)上形成按Y方向延伸的字布线M1Wa与源极布线M1Sa，并在第二布线层(布线M2)上形成作为按X方向延伸的位线BL的位布线M2B。位布线M2B也在X方向上延伸，具体地说就是位布线M2B在按X方向排列的多个存储单元MC上延伸，并在位布线M1B下方布置有按X方向排列的各个存储单元MC的漏极用半导体区域MD、浮置栅电极FG、半导体区域SD、控制栅电极CG及源极用半导体区域MS。

位布线M2B是构成位线BL(位线BL在图14中示出)的布线，是将在X方向和Y方向上呈阵列状布置的多个存储单元MC中按X方向排列的存储单元MC的漏极用半导体区域MD彼此连接(电连接)的布线(位线、位线用布线)。因此，需要将在X方向上排列的存储单元MC的漏极用半导体区域MD与其上方的位布线M2B电连接，但是由于无法仅靠柱塞PG提升到第二布线层(布线M2)的位布线M2B，所以在第一布线层(布线M1)中的各个半导体区域MD和各个半导体区域MD上方的位布线M2B之间形成有布线部(布线)M1Ba。也就是说，柱塞PG及布线部M1Ba布置在按X方向延伸的位布线M1B和按X方向排列的各个存储单元MC的漏极用半导体区域MD之间。

布线部M1Ba形成在第一布线层(布线M1)中，是用以将漏极用半导体区域MD提升到第二布线层的位布线M2B的布线部(布线)。也就是说，布线部M1Ba与后述的布线部M1Bb是为了将存储晶体管的漏极区域(半导体区域MD)提升到位布线M2B而形成在第一布线层(M1)的布线部(布线)。因此，在本实施方式中，形成在第一布线层的布线M1包含字布线M1Wa、源极布线M1Sa以及布线部M1Ba。对每一个半导体区域MD都独立设置布线部M1Ba，且对一个半导体区域MD设置一个布线部M1Ba。各个布线部M1Ba布置在各个半导体区域MD的上部，半导体区域MD和其上部的布线部M1Ba经由位于半导体区域MD和布线部M1Ba之间的柱塞PG而电连接。位布线M2B经由与位布线M2B一体形成的通孔部(填埋形成于绝缘膜IL3上的孔部VH的导体部)而与布线部M1Ba电连接。在布线M2为单镶嵌结构布线或者通过将布线用导电膜图案化而形成的布线的情况下，连接位布线M2B和布线部M1Ba的通孔部可以在与位布线M2B不同的工序中形成。

布线部M1Ba布置在按X方向排列的多个存储单元MC的各个半导体区域MD的上方，位布线M2B布置在所述布线部M1Ba的上方且按X方向延伸，所以能够经由柱塞PG及布线部M1Ba将按X方向排列的多个存储单元MC的各个半导体区域MD与位布线M2B电连接。因此，成为如下状态：即按X方向排列的多个存储单元MC的半导体区域MD经由柱塞PG、布线部M1Ba及位布线M2B而彼此电连接的状态。

在本实施方式中，通过对所述布线部M1Ba进行改进，可提高非易失性存储器对存储信息的保存特性。

也就是说，在本实施方式中，增大了布线部M1Ba的平面尺寸，而且，从平面上看，布线部M1Ba覆盖整个浮置栅电极FG。换句话说，在X方向和Y方向上呈阵列状布置的多个存储单元MC中的每一个存储单元MC中，都是整个浮置栅电极FG被布线部M1Ba覆盖的状态。换言之就是，各个浮置栅电极FG平面内含于布线部M1Ba中，且在整个浮置栅电极FG的正上方具有布线部M1Ba。

为此，只需通过对布线M1的平面布置进行设计来扩大布线部M1Ba的平面尺寸，一直扩大到使布线部M1Ba覆盖与漏极用半导体区域MD相邻(在X方向上相邻)的浮置栅电极FG为止。

在半导体区域MD被在X方向上相邻且夹着所述半导体区域MD的两个存储单元MC共用的情况下，由于对每一个半导体区域MD都设置有布线部M1Ba，所以可对夹着半导体区域MD且在X方向相邻的两个存储单元MC设置一个布线部M1Ba。此时，布线部M1Ba形成在半导体区域MD的上部，以覆盖夹着半导体区域MD且在X方向上相邻的两个浮置栅电极FG。

由于需要布线部M1Ba形成为不与字布线M1Wa和源极布线M1Sa接触，所以布线部M1Ba不在源极用半导体区域MS与控制栅电极CG上延伸。

在本实施方式中，在第二布线层(布线M2)上形成作为按X方向延伸的位线BL用的位布线M2B。因此，位布线M2B和位于位布线M2B下方的浮置栅电极FG之间的距离相当大，所述距离大致相当于绝缘膜IL1、IL2、IL3的合计厚度。因此，即使用位布线M2B平面覆盖浮置栅电极FG，水分、离子(例如Na⁺离子等阳离子)等也会从厚绝缘膜(绝缘膜IL1、IL2、IL3合在一起的绝缘膜)向浮置栅电极FG扩散，所以难以有效抑制所述扩散。

所以，在本实施方式中，对布线部M1Ba进行了改进，即布置为从平面上看，浮置栅电极FG整体被布线部M1Ba覆盖的状态。换句话说就是，从平面上看，浮置栅电极FG内含于布线部M1Ba中。再换言之就是，布线部M1Ba布置在各个浮置栅电极FG的各条边的外侧。通过使布线部M1Ba延伸到浮置栅电极FG的上方，且成为从平面上看布线部M1Ba覆盖整个浮置栅电极FG的状态，便可防止水分、离子(例如Na⁺离子等阳离子)等从所述布线部M1Ba向布线部M1Ba的下方扩散，从而减少到达浮置栅电极FG的水分、离子的量。由此，可确保在进行擦除操之前累积在浮置栅电极FG的电荷，所以可提高非易失性存储器对存储信息的保存特性。

如上所述，在本实施方式中，由于能够利用布线部M1Ba防止水分、离子(例如Na⁺离子等阳离子)等从比绝缘膜IL1更上层的绝缘膜(绝缘膜IL2、IL3、IL4及更上层的绝缘膜)向浮置栅电极FG扩散，所以可提高非易失性存储器对存储信息的保存特性。结果，也可提高具有非易失性存储器的半导体器件的性能。

由于浮置栅电极FG与半导体区域MD在X方向上相邻，所以通过将设在半导体区域MD上部的布线部M1Ba的平面形状按X方向和Y方向(特别是X方向)延伸，便可使布线部M1Ba覆盖浮置栅电极FG。因此，更易于进行布线的平面布置设定。

在本实施方式中，由于布线部M1Ba覆盖了整个浮置栅电极FG，所以从平面上看从浮置栅电极FG的端部(外周部)到布线部M1Ba的端部(外周部)的距离L4(图35至图37中示出)大于零(即，L4＞0)。如果增大所述距离L4，便可减少绕过布线部M1Ba到达浮置栅电极FG的水分、离子(例如Na⁺离子等阳离子)等的量。从此观点考虑，更优选从浮置栅电极FG的端部(外周部)到布线部M1Ba的端部(外周部)的距离L4为0.4μm以上(即，L4≥0.4μm)。由此，可进一步提高非易失性存储器对存储信息的保存特性。因此，只需在考虑布线部M1Ba可进行布置的平面的大小(能够避开字布线M1Wa与源极布线M1Sa的限界尺寸)的同时，将布线部M1Ba在X方向上的尺寸和在Y方向上的尺寸尽量设计得大一些即可。

在本实施方式中，对布线部M1Ba覆盖整个浮置栅电极FG的情况做了说明。与浮置栅电极FG完全不被布线M1覆盖的情况相比，在浮置栅电极FG的至少一部分被布线部M1Ba覆盖的情况下，也可减少到达浮置栅电极FG的水分、离子(例如Na⁺离子等阳离子)等的量。因此，即使布线部M1Ba只覆盖浮置栅电极FG的一部分，也可获得提高非易失性存储器对存储信息的保存特性的效果，毋容置疑，在布线部M1Ba覆盖整个浮置栅电极FG时更能提高非易失性存储器对存储信息的保存特性。但是，从尽可能提高非易失性存储器对存储信息的保存特性这方面来看，应尽量减少到达浮置栅电极FG的水分、离子的量，所以优选如图35所示的布线部M1Ba覆盖整个浮置栅电极FG的布线情况。

(实施方式6)

在实施方式5的半导体器件中，可确实可靠地进行电擦除动作。另一方面，对实施方式5中的半导体器件，也可通过紫外线在半导体器件内部的散射光进行擦除。但是，在整个浮置栅电极FG被布线部M1Ba覆盖的状态下，因紫外线被布线部M1Ba遮蔽而不能顺利到达浮置栅电极FG，所以有可能降低擦除效率。此时，需要采取增加进行擦除动作的紫外线照射时间等应对措施。

所以，在本实施方式6中，在布线部M1Ba上设置开口部OP3，并在后述的实施方式7中在布线部M1Ba上设置有狭缝ST，以使紫外线从所述开口部OP3或狭缝ST到达浮置栅电极FG。由此，便可提高通过紫外线照射进行擦除动作的效率。

下面，对设在布线部M1Ba的开口部OP3进行具体说明。

图40与图41所示的是本实施方式中半导体器件的主要部分的平面图，图40与实施方式5中的图33相对应，图41与实施方式5中的图35相对应。图42与图43所示的是本实施方式中半导体器件的主要部分的剖面图，图42与实施方式5中的图36相对应，图43与实施方式5中的图37相对应。因此，图42与图41中A-A线位置上的剖面图相对应，图43与图40中B-B线位置上的剖面图相对应。

图40至图43所示的本实施方式中的半导体器件除了在布线部M1Ba设置开口部(通孔)OP3这点与实施方式5不同以外，其他结构都与实施方式5中的半导体器件一样，所以这里仅对与实施方式5的不同点即开口部OP3进行说明(省略其他部分的说明)。

在本实施方式中，设在布线部M1Ba上的开口部OP3和在实施方式3中设在位布线M1B上的开口部OP1基本相同。也就是说，在本实施方式中，设在布线部M1Ba上的开口部OP3与浮置栅电极FG的关系，与实施方式3中设在位布线M1B上的开口部OP1和浮置栅电极FG之间的关系一样。

具体地说就是，在本实施方式中，在布线部M1Ba上设置开口部OP3，从平面上看，所述开口部OP3内含于浮置栅电极FG中。也就是说，在各个布线部M1Ba中，对位于各个布线部M1Ba下方的每一个浮置栅电极FG都设置有开口部OP3，且各个开口部OP3的平面尺寸(平面面积)比浮置栅电极FG的平面尺寸(平面面积)小，由图41也可得知，开口部OP3平面内含于浮置栅电极FG中。换句话说，开口部OP3布置在比各个浮置栅电极FG的各条边更靠内的内侧。因此，成为在各个开口部OP3的正下方都具有浮置栅电极FG的状态。开口部OP3内被绝缘膜IL2填满。由于在开口部OP3的正下方具有浮置栅电极FG的一部分，所以可将开口部OP3看成是从平面上看使浮置栅电极FG部分露出的开口部。也就是说，在本实施方式中的布线部M1Ba中形成有开口部OP3，所述开口部OP3使布置在布线部M1Ba下方的浮置栅电极FG部分露出。

在本实施方式中，在布线部M1Ba上设置开口部OP3所获得的效果，和在实施方式3中在位布线M1B上设置开口部OP1所获得的效果基本相同。在本实施方式中，由于通过在布线部M1Ba上设置开口部OP3(使浮置栅电极FG部分露出的开口部OP3)，便可确保紫外线经由所述开口部OP3照射到浮置栅电极FG上，因此，可提高通过紫外线照射进行擦除动作的效率。

在布线部M1Ba上没设置有使浮置栅电极FG部分露出的开口部的情况下，上述实施方式5有利于提高非易失性存储器对存储信息的保存特性。但另一方面，如本实施方式及后述的实施方式7所述，在位布线M1Ba上设置有使浮置栅电极FG部分露出的开口部OP3或狭缝ST有利于在提高非易失性存储器对存储信息的保存特性的同时也提高通过紫外线照射进行擦除动作的效率。将实施方式6与后述的实施方式7应用于通过紫外线照射进行擦除的情况时，则效果更佳。

在本实施方式中，由于各个开口部OP3形成为被各个浮置栅电极FG平面内含的形态，所以成为一种在电场容易集中的整个浮置栅电极FG的端部(外周部)的正上方具有布线部M1Ba的状态。换言之就是，布线部M1Ba至少覆盖各个浮置栅电极FG的角部和各条边。

由此，在布线部M1Ba上设置开口部OP3可使紫外线易于向浮置栅电极FG照射，同时还可有效地提高非易失性存储器对存储信息的保存特性。

(实施方式7)

图44与图45所示的是本实施方式中半导体器件的主要部分的平面图，图44与实施方式5中的图33相对应，图45与实施方式5中的图35相对应。图46与图47所示的是本实施方式中半导体器件的主要部分的剖面图，图46与实施方式5中的图36相对应，图47与实施方式5中的图37相对应。因此，图46大致与图45中A-A线位置上的剖面图相对应，图47大致与图44中B-B线位置上的剖面图相对应。

图44至图47所示的本实施方式中的半导体器件除了在位布线M1Ba上设置有狭缝ST这一点与实施方式5不同以外，其他结构都和实施方式5中的半导体器件相同，因此，这里仅对与实施方式5的不同点即狭缝ST进行说明(省略其他部分的说明)。

在本实施方式中，设在布线部M1Ba上的狭缝ST相当于在实施方式4中设在位布线M1B上的开口部OP2，但是随着布线部M1Ba在X方向上的尺寸比实施方式4中的位布线M1B在X方向上的尺寸小，所以在布线部M1Ba上不是形成开口部OP2，而是形成狭缝ST。

开口部OP1、OP2、OP3与后述的开口部OP4、OP5在上下方向上贯通形成所述开口部(开口部OP1至开口部OP5)的布线(布线部)，但从平面上看，所述开口部为周围被布线(布线部)包围的封闭区域(封闭空间)。另一方面，狭缝ST是在上下方向上贯通形成所述狭缝ST的布线(布线部)M1Ba，狭缝ST在X方向上的另一端部未被布线部M1Ba封闭(开状态)。

在本实施方式中，设在布线部M1Ba上的狭缝ST和浮置栅电极FG之间的关系，与实施方式4中设在位布线M1B上的开口部OP2和浮置栅电极FG之间的关系一样。

具体地说就是，设在布线部M1Ba上的狭缝(划痕部、凹陷部)ST在X方向上的尺寸大于在Y方向上的尺寸，从平面上看，狭缝ST从布线部M1Ba在X方向上的两个端部一侧向布线部M1Ba的中央一侧在X方向上延伸。从平面上看，各个狭缝ST形成为横穿浮置栅电极FG且与浮置栅电极FG部分重叠的状态。也就是说，从平面上看，狭缝ST设在各个布线部M1Ba中，且一个以上的狭缝ST横穿各个浮置栅电极FG。由于一个以上的狭缝ST横穿浮置栅电极FG，所以各个浮置栅电极FG成为正上方不具有位布线M1Ba的部分(即，正上方具有狭缝ST内的绝缘膜IL2的部分)和正上方具有位布线M1Bb的部分(即，不存在狭缝ST的部分)混在一起的状态。狭缝ST内被绝缘膜IL2填满。由于各个浮置栅电极FG有一部分与狭缝ST平面重合，且有一部分的正上方具有狭缝ST(狭缝ST内的绝缘膜IL2)，所以从平面上看，也可将狭缝ST看做是使浮置栅电极FG部分露出的狭缝。也就是说，在本实施方式的位布线M1Ba中形成有狭缝ST，以使布置在位布线M1Ba下方的浮置栅电极FG部分露出。

狭缝ST能够形成为从平面上看横穿浮置栅电极FG的状态，但是优选不横穿半导体区域MD(漏极区域)的状态。由此才可使狭缝ST不与形成在半导体区域MD(漏极区域)上部的接触孔CT和填埋了所述接触孔CT的柱塞PG平面重合。因此，易于将形成在半导体区域MD(漏极区域)上部的柱塞PG确实可靠地与布线部M1Ba连接。

在本实施方式中，在布线部M1Ba上设置狭缝ST所获得的效果和在实施方式4中在位布线M1B上设置开口部OP2所获得的效果基本相同。在本实施方式中，通过在布线部M1Ba上设置狭缝ST(使浮置栅电极FG部分露出的狭缝ST)，便可确保紫外线经由所述狭缝ST照射到浮置栅电极FG上。因此，可提高通过紫外线照射进行擦除动作的效率。

在电场容易集中的浮置栅电极FG的端部(外周部)的正上方设置布线部M1Ba有利于提高对存储信息的保存特性，所以在本实施方式中，设置横穿浮置栅电极FG的狭缝ST。由图45与图47可知，优选各个浮置栅电极FG在Y方向上的两个端部从狭缝ST露出的设置方式。也就是说，优选各个浮置栅电极FG在Y方向上的两个端部(在浮置栅电极FG的平面形状为近似长方形的情况下，所述长方形的与X方向平行的边)的正上方设置有位布线M1B。再换句话说，优选布线部M1Ba至少覆盖各个浮置栅电极FG的角部的布线情况。

由此，可以减少浮置栅电极FG的端部(外周部)从狭缝ST露出，所以可有效提高非易失性存储器对存储信息的保存特性。此外，在实施方式6中，各个浮置栅电极FG在Y方向上的两个端部的正上方设置有布线部M1Ba。

如本实施方式所述，在布线部M1Ba上设置有横穿浮置栅电极FG之类的狭缝ST时，就可增大狭缝ST在X方向上的尺寸或者增加狭缝ST的数量。因此，在利用金属镶嵌结构形成具有布线部M1Ba的布线M1的情况下，由于布线部M1Ba上具有所述狭缝ST，所以可抑制或者防止凹陷的产生。因此，本实施方式中，即使不通过紫外线照射进行擦除，在布线M1为金属镶嵌结构布线(掩埋布线)时也可抑制或防止凹陷的产生。

横穿各个浮置栅电极FG的狭缝ST的数量为一个以上，但如果为多个(两个以上)，则在利用金属镶嵌结构形成具有位布线M1Ba的布线M1时，更能抑制(防止)凹陷的产生。

仅从尽可能提高非易失性存储器对存储信息的保存特性的观点来看，增加浮置栅电极FG的端部(外周部)中被布线部M1Ba覆盖的部分是有效的方法。从所述观点出发，在本实施方式与实施方式6中，优选在布线部M1Ba可覆盖整个浮置栅电极FG的外形(与实施方式5的布线部M1Ba相对应)上设置有使浮置栅电极FG部分露出的开口部OP3或者狭缝ST的形状。也就是说，在设置有开口部OP3或狭缝ST的整个布线部M1Ba的外形优选设为如下的结构：浮置栅电极FG内含于具有开口部OP3或狭缝ST的布线部M1Ba中。

(实施方式8)

实施方式5至实施方式7中，经由第一布线层(M1)的布线部M1Ba将漏极用半导体区域MD提升到第二布线层(M2)的位布线M2B，并使所述布线部M1Ba至少覆盖各个浮置栅电极FG的一部分，便可以提高非易失性存储器对存储信息的保存特性。

在本实施方式中，在第一布线层(布线M1)上形成按Y方向延伸的字布线M1Wa与源极布线M1Sa，并在第二布线层(布线M2)上形成按X方向延伸且作为位线BL的位布线M2B，这与实施方式5至实施方式7一样，利用形成于第一布线层(M1)且未与位布线M2B电连接的布线M1A，可以提高非易失性存储器对存储信息的保存特性。下面，对本实施方式进行具体说明。

图48至图50所示的是本实施方式中半导体器件的主要部分的平面图，图48与实施方式1中的图4相对应，图49与实施方式1中的图5相对应，图50与实施方式1中的图7相对应。图51与图52所示的是本实施方式中半导体器件的主要部分的剖面图，图51与实施方式1中的图8相对应，图52与实施方式1中的图9相对应。因此，图51大致与图50中A-A线位置上的剖面图相对应，图52大致与图48中B-B线位置上的剖面图相对应。

图48至图51所示的本实施方式中的半导体器件，除了在设置有布线部M1Bb及布线M1A以取代布线部M1Ba这点与实施方式5不同以外，其他结构都与实施方式5中的半导体器件相同，所以这里仅对与实施方式5的不同点即布线部M1Bb与布线M1A进行说明(省略其他部分的说明)。

由图51与图52可知，本实施方式中的半导体器件在绝缘膜IL1和绝缘膜IL1下方的构造与实施方式1中的半导体器件一样。由图48至图52可知，在本实施方式中，与实施方式5一样，在第一布线层(布线M1)上形成按Y方向延伸的字布线M1Wa和源极布线M1Sa，在第二布线层(布线M2)上形成作为按X方向延伸的位线BL的位布线M2B。

在本实施方式中，在第一布线层(布线M1)上设置有布线部M1Bb以取代上述布线部M1Ba。布线部M1Bb对应缩小后的上述布线部M1Ba的平面尺寸(平面面积)，从平面上看，上述布线部M1Ba覆盖浮置栅电极FG，但本实施方式中的布线部M1Bb不与浮置栅电极FG平面重合，且不覆盖浮置栅电极FG。因此，在各个浮置栅电极FG的正上方不具有布线部M1Bb。但是，布线部M1Bb可经由柱塞PG与漏极用半导体区域MD连接，并且具有可经由位布线M2B的通孔部与位布线M2B连接的平面尺寸(平面面积)。由于布线部M1Bb的其他结构与上述布线部M1Ba相同，所以这里省略不提。

在本实施方式中，在第一布线层(布线M1)上设置有布线M1A，从平面上看布线M1A覆盖了浮置栅电极FG。也就是说，布线M1A在Y方向延伸，并覆盖呈阵列状排列于X方向和Y方向的多个存储单元MC中按Y方向排列的多个存储单元MC的各个浮置栅电极FG。按Y方向排列的多个存储单元MC中布置有一条布线M1，各个布线M1A的正下方布置有按Y方向排列的多个存储单元MC中的多个浮置栅电极FG。所述布线M1A结合存储单元MC在X方向上的排列情况在X方向上布置有多条。从X方向上看，布线M1A位于字布线M1Wa和布线部M1Bb之间。由于布线M1A在Y方向上延伸，所以能够布置成不与同一层的第一布线层(M1)中按Y方向延伸的字布线M1Wa及源极布线M1Sa相接的状态。由于布线M1不与字布线M1Wa及源极布线M1Sa相接，所以布线M1不在源极用半导体区域MS和控制栅电极CG上延伸。

上述布线部M1Ba及布线部M1Bb是与位布线M2B(即位线BL)电连接的布线部(布线)，而布线M1A是不与位布线M2B(即位线BL)电连的布线。也就是说，上述布线部M1Ba及布线部M1Bb是与任意一个存储单元MC的漏极用半导体区域MD电连接的布线部(布线)，与此相反，布线M1A是不与任何一个存储单元MC的漏极用半导体区域MD电连接的布线。

在实施方式5中，用与位布线M2B(即位线BL)电连接的布线部M1Ba覆盖浮置栅电极FG，与此相反，在本实施方式中，用不与位布线M2B(即位线BL)电连接的布线M1A覆盖浮置栅电极FG。通过设置为从平面上看布线M1A覆盖浮置栅电极FG的状态，可防止水分、离子(例如Na⁺离子等阳离子)等向所述布线M1A的下方扩散。因此可以减少到达浮置栅电极FG的水分、离子的量。结果，到进行擦除动作前为止，由于累积在浮置栅电极FG的电荷得到可靠地保存，因此可提高非易失性存储器对存储信息的保存特性。

如上所述，在本实施方式中，由于可通过布线M1A防止水分、离子(例如Na⁺离子等阳离子)等从比绝缘膜IL1更上层的绝缘膜(绝缘膜IL2、IL3、IL4及更上层的绝缘膜)向浮置栅电极FG扩散，所以可提高非易失性存储器对存储信息的保存特性。结果，可提高具有非易失性存储器的半导体器件的性能。

布线M1A是与任何一个位布线M2B(即位线BL)都未电连接的布线，但是优选布线M1A与固定电位连接的布线。结合存储单元MC在X方向上的排列情况，在X方向上布置有多条布线M1A，优选供给所述多个布线M1A的固定电位为同一电位(尤其是接地电位)的设定。通过将布线M1A连接在固定电位上，可防止布线M1A成为浮游电位而进行充电。因此可提高布线M1A的电气的稳定性。

在本实施方式中，更优选布线M1A覆盖整个浮置栅电极FG的布线。也就是说，更优选一种各个浮置栅电极FG平面内含于布线M1A，且整个浮置栅电极FG的正上方具有布线M1A的状态。换句话说，优选布线M1A布置在各个浮置栅电极FG各条边的外侧的布线状态。为此，只要将布线M1A的宽度W4(图50中示出)设定为比浮置栅电极FG的宽度W2(图6中示出)大(即W4＞W2)即可。这里，布线M1A的宽度W4与布线M1A在X方向上的尺寸相对应，浮置栅电极FG的宽度W2与浮置栅电极FG在X方向上的尺寸相对应。

与浮置栅电极FG完全不被布线M1覆盖的情形相比，在浮置栅电极FG的至少一部分被布线M1A覆盖的情况下，也可减少到达浮置栅电极FG的水分、离子(例如Na⁺离子等阳离子)等的量。因此，即使布线M1A只覆盖浮置栅电极FG的一部分，也可获得提高非易失性存储器对存储信息的保存特性的效果，毋容置疑，在布线M1A覆盖整个浮置栅电极FG时更能提高非易失性存储器对存储信息的保存特性。

但是，从尽可能提高非易失性存储器对存储信息的保存特性的观点来看，应尽量减少到达浮置栅电极FG的水分、离子的量，所以优选如图50所示的布线M1A覆盖整个浮置栅电极FG的布线情况。也就是说，优选一种各个浮置栅电极FG平面内含于布线M1A，且在整个浮置栅电极FG的正上方具有布线M1A的状态。

在布线M1A覆盖整个浮置栅电极FG的情况下，从平面上看，从浮置栅电极FG在X方向上的端部到布线M1A在X方向的端部的距离L5、L6(图50中示出)大于零(即L5，L6＞0)。增大所述距离L5、L6，便可进一步减少绕过布线M1A到达浮置栅电极FG的水分、离子(例如Na⁺离子等阳离子)等的量。从所述观点出发，将从浮置栅电极FG在X方向上的端部到布线M1A在X方向的端部的距离L5、L6设定为0.4μm以上(即L5，L6≥0.4μm)，便可进一步提高非易失性存储器对存储信息的保存特性。另一方面，通过缩小距离L5、L6，便可缩小存储单元阵列的平面布置。因此，只需从如何提高非易失性存储器对存储信息的保存特性和如何缩小存储单元阵列的平面布置这两方面入手对距离L5、L6进行设计即可。

(实施方式9)

在实施方式8中的半导体器件中，可确实可靠地进行电擦除动作。另一方面，对实施方式8中的半导体器件，也可通过紫外线在半导体器件内部的散射光进行擦除，但是，在整个浮置栅电极FG被布线部M1A覆盖的状态下，因紫外线被布线部M1A遮蔽而不能顺利地到达浮置栅电极FG，所以有可能降低擦除效率。此时，需要采取增加进行擦除动作的紫外线的照射时间等应对措施。

因此，实施方式9中在布线M1A上设置有开口部OP4，并在后述的实施方式10中在布线M1A上设置有开口部OP5，以使紫外线从所述开口部OP4、OP5到达浮置栅电极FG。由此可提高通过紫外线照射进行擦除动作的效率。

下面对在布线M1A上设置开口部OP4进行具体地说明。

图53与图54所示的是本实施方式中半导体器件的主要部分的平面图，图53与实施方式8中的图48相对应，图54与实施方式8中的图50相对应。图55所示的是本实施方式中半导体器件的主要部分的剖面图，并与实施方式8中的图51相对应。因此，图55与图54中A-A线位置上的剖面图相对应。

图53至图55所示的本实施方式中的半导体器件，除了在位布线M1A上设有开口部(通孔)OP4这点与实施方式8不同以外，其他结构都与实施方式8中的半导体器件相同，所以这里仅对与实施方式8的不同点即开口部OP4进行说明(省略其他部分的说明)。

在本实施方式中，各个布线M1A中设置有开口部OP4，但是所述开口部OP4为Y方向上的尺寸大于X方向上的尺寸的狭缝状开口部，并在Y方向上延伸。各个开口部OP4形成为从平面上看横穿浮置栅电极FG的结构，且开口部OP4与浮置栅电极FG部分重合。也就是说，在布线M1A上设置有开口部OP4，而且从平面上看，开口部OP4横穿各个存储单元MC的浮置栅电极FG。由于开口部OP4横穿各个浮置栅电极FG，所以各个浮置栅电极FG成为如下的状态：即各个浮置栅电极FG的正上方不具有位布线M1A的部分(即正上方具有开口部OP4内的绝缘膜IL2的部分)和正上方具有位布线M1A的部分(即不存在开口部OP4的部分)混杂的状态。开口部OP4内被绝缘膜IL2填满。由于各个浮置栅电极FG的一部分与开口部OP4平面重合，且在正上方具有开口部OP4(开口部OP4内的绝缘膜IL2)，所以也可将开口部OP4看做是从平面上看使浮置栅电极FG部分露出的开口部。也就是说，在本实施方式的位布线M1A中，形成有使位布线M1A下方的浮置栅电极FG部分露出的开口部OP4。图53所示的是开口部OP4横穿按Y方向排列的多个浮置栅电极FG的情形。

本实施方式中在布线M1A上设置开口部OP4所获得的效果与实施方式4中在位布线M1B上设置开口部OP2所获得的效果基本相同。在本实施方式中，通过在布线M1A上设置开口部OP4(使浮置栅电极FG部分露出的开口部OP4)，便可确保紫外线经由所述开口部OP4照射到浮置栅电极FG上，因此，可提高通过紫外线照射进行擦除动作的效率。

优选开口部OP4的宽度W5(图54中示出)比浮置栅电极FG的宽度W2(图6中示出)小(即，W5＜W2)的情况。此时，开口部OP4的宽度W5与开口部OP4在X方向上的尺寸相对应。由此便可防止整个浮置栅电极FG从开口部OP4露出而仅露出一部分。由此，可获得以下两个效果：即因设置开口部OP4而获得的提高紫外线照射的擦除効率和因布线M1A部分覆盖各个浮置栅电极FG而获得的提高非易失性存储器对存储信息的保存特性。

图53至图55中所示的是横穿各个开口部OP4的开口部OP的个数为一个时的情况，但是也可将横穿各个开口部OP4的开口部OP的个数设定为两个以上。

如实施方式8所述，布线M1A上不设置有使浮置栅电极FG部分露出的开口部有利于提高非易失性存储器对存储信息的保存特性。但另一方面，如本实施方式及后述的实施方式10所述，在位布线M1A上设置使浮置栅电极FG部分露出的开口部(OP4、OP5)有利于同时提高非易失性存储器对存储信息的保存特性和提高通过紫外线照射进行擦除动作的效率。因此，如果将本实施方式9与后述的实施方式10应用于通过紫外线照射进行擦除的情况，效果更佳。

在电场容易集中的浮置栅电极FG的端部(外周部)的正上方具有位布线M1A有利于提高对存储信息的保存特性。所以在本实施方式中，设置有横穿浮置栅电极FG的开口部OP4，但是从图54与图55也可知，优选各个浮置栅电极FG在X方向上的两个端部都不从开口部OP4露出的布线情况。也就是说，在各个浮置栅电极FG在X方向上的两个端部(浮置栅电极FG的平面形状为近似长方形时，与所述长方形的与Y方向平行的边)的正上方具有位布线M1A。换句话说就是，优选位布线M1A至少覆盖各个浮置栅电极FG的角部的布线情况。

由此可减少浮置栅电极FG的端部(外周部)从开口部OP4露出，所以可有效提高非易失性存储器对存储信息的保存特性。此外，在后述的实施方式10中，各个浮置栅电极FG在X方向上的两个端部的正上方也具有布线M1A。

如本实施方式所述，在布线M1A上设置有横穿浮置栅电极FG的开口部OP4的情况下，也可增大开口部OP4在Y方向上的尺寸。因此，在通过金属镶嵌结构形成具有布线M1A的布线M1的情况下，由于布线M1A上具有所述开口部OP4，所以能够抑制或者防止凹陷的产生。因此，即使在不通过紫外线照射进行擦除的情况下，只要布线M1为通过金属镶嵌结构布线(掩埋布线)形成的布线时，本实施方式也可获得抑制或防止凹陷产生的効果。

在本实施方式中还可将设置在布线M1A上的开口部OP4作为狭缝。在设置有开口部OP4时，从平面上看，所述开口部OP4可以是一个周围被布线M1A包围的封闭区域(封闭空间)，如果将开口部OP4在X方向上的另一个端部开放(即未被布线M1A封闭的状态)，则可将开口部OP4作为狭缝。在将开口部OP4作为狭缝的情况下，狭缝(相当于开口部OP4的狭缝)和浮置栅电极FG之间的关系与上述开口部OP4和浮置栅电极FG之间的关系相同。

(实施方式10)

图56与图57所示的是本实施方式中半导体器件的主要部分的平面图，图56与实施方式8中的图48相对应，图57与实施方式8中的图50相对应。图58所示的是本实施方式中半导体器件的主要部分的剖面图，与实施方式8中的图51相对应。因此，图58与图57中A-A线位置上的剖面图相对应。

图56至图58所示的本实施方式中的半导体器件，除了在布线M1A上设有开口部(通孔)OP5这点与实施方式8不同以外，其他结构都与实施方式8中的半导体器件相同，所以这里仅对与实施方式8的不同点即开口部OP5进行说明(省略其他部分的说明)。

在本实施方式中，设在布线M1A上的开口部OP5与实施方式3中设在位布线M1B上的开口部OP1基本相同，也和在实施方式6中设在布线部M1Ba上的开口部OP3基本相同。也就是说，在本实施方式中，设在布线M1A上的开口部OP5和浮置栅电极FG之间的关系，与实施方式3中设在位布线M1B上的开口部OP1与浮置栅电极FG之间的关系相同，与实施方式6中设在布线部M1Ba上的开口部OP3和浮置栅电极FG之间的关系相同。

具体地说就是，在本实施方式中，在布线M1A上设置有开口部OP5，但从平面上看，所述开口部OP5内含于浮置栅电极FG中。也就是说，在各个布线M1A中，对位于布线M1A下方的每一个浮置栅电极FG都设置有开口部OP5，且各个开口部OP5的平面尺寸(平面面积)比浮置栅电极FG的平面尺寸(平面面积)小，由图57可知，开口部OP5平面内含于浮置栅电极FG中。换句话说，开口部OP5布置在比各个浮置栅电极FG的各条边更靠内的内侧。因此，成为一种在各个开口部OP5的正下方都具有浮置栅电极FG的状态。开口部OP5内被绝缘膜IL2填满。由于在开口部OP5的正下方具有浮置栅电极FG的一部分，所以可将开口部OP5看成是从平面上看使浮置栅电极FG部分露出的开口部。也就是说，在本实施方式的布线M1A中形成有使布置在布线M1A下方的浮置栅电极FG部分露出的开口部OP5。

本实施方式中在布线M1A中上设置开口部OP5所获得的效果和实施方式3中在位布线M1B上设置开口部OP1的效果基本相同，而且与实施方式6中在布线部M1Ba上设置开口部OP3所获得的效果基本相同。在本实施方式中，由于通过在布线M1A上设置开口部OP5(使浮置栅电极FG部分露出的开口部OP5)，便可确保紫外线经由所述开口部OP5照射到浮置栅电极FG上，因此，可提高通过紫外线照射进行擦除动作的效率。

在本实施方式中，从平面上看，由于各个开口部OP5内含于各个浮置栅电极FG中，所以是一种在电场容易集中的整个浮置栅电极FG的端部(外周部)的正上方具有布线M1A的状态。换句话说，布线M1A至少覆盖各个浮置栅电极FG的角部及各条边。

因此，在位布线M1A上设置使紫外线易于照射到浮置栅电极FG的开口部OP5，可提高非易失性存储器对存储信息的保存特性。

增加布线M1A对浮置栅电极FG的端部(外周部)的覆盖部分，有利于提高非易失性存储器对存储信息的保存特性。从所述观点出发，在本实施方式与实施方式9中，优选在布线部M1A覆盖整个浮置栅电极FG的外形(与实施方式8的布线部M1A相对应)上形成有使浮置栅电极FG部分露出的开口部OP4或者开口部OP5的形状。也就是说，优选对整个布线部M1A的外形进行如下设计：即在设置有开口部OP4或开口部OP5的布线M1A中，浮置栅电极FG内含于具有开口部OP4、OP5的布线M1A中。

以上按照实施方式具体地说明了本案发明人所作的发明，但是本发明并不受到所述实施方式的限定，在不超出其要旨的范围内能够进行种种变更，在此无需赘言。

在实施方式1至实施方式10中，对使用一个存储单元MC来存储1位(bit)信息的非易失性存储器的情况进行了说明，在如图59所示的使用两个存储单元MC来存储1位(bit)信息的非易失性存储器的情况下，也可以适用实施方式1至实施方式10中的技术。图59是与图2相对应的平面图(主要部分的平面图)。图59中的非易失性存储器与图2中的非易失性存储器的不同点在于：在Y方向上将半导体区域SD连为一体而形成了在Y方向上相邻的两个存储单元MC。在图59所示的非易失性存储器中，例如在Y方向上相邻的两个存储单元MC1、MC2中，只要存储单元MC1、MC2中的一个的浮置栅电极FG为存储状态(电荷累积状态)时，便可将存储单元MC1、MC2都看成是存储状态。因此，在图59的非易失性存储器中，只需利用存储单元MC1、MC2中的一个存储单元来保持存储信息，便可进一步提高非易失性存储器对存储信息的保存特性。另一方面，由于图59所示的非易失性存储器中可以用一个存储单元MC来存储1位信息，所以可增加存储容量及使半导体器件小型化(小面积化)。在图59所示的非易失性存储器中，也与实施方式1至实施方式10中所说明的一样，通过使用位布线M1B、布线部M1Ba或者布线M1A来覆盖浮置栅电极FG，便可提高非易失性存储器对存储信息的保存特性。

产业上的可利用性

本发明可有效应用于半导体器件。

Claims (21)

1.一种半导体器件，包括：

半导体衬底；

多个非易失性存储单元，所述多个非易失性存储单元在所述半导体衬底的主面上、在第一方向和与所述第一方向交叉的第二方向上呈阵列状地排列；以及

多个布线层，形成在所述半导体衬底的主面上，

其特征在于，

所述多个非易失性存储单元中的每一个非易失性存储单元都具有存储晶体管和与所述存储晶体管串联连接的控制晶体管，其中，所述存储晶体管具有浮置栅电极；

在所述多个布线层中的最下层的布线层中以在所述第一方向上延伸的方式形成有位布线，其中，所述位布线将在所述第一方向上排列的所述非易失性存储单元中的所述存储晶体管的漏极区域彼此连接；

所述位布线的宽度比所述浮置栅电极在所述第二方向上的尺寸大。

2.如权利要求1所述的半导体器件，其特征在于，

在所述多个非易失性存储单元中的每一个非易失性存储单元中，所述存储晶体管和所述控制晶体管排列在所述第一方向上，并且所述存储晶体管的源极区域和所述控制晶体管的漏极区域共用相同的半导体区域。

3.如权利要求2所述的半导体器件，其特征在于，

所述位布线中的在所述浮置栅电极上延伸的部分的宽度比所述浮置栅电极在所述第二方向上的尺寸大。

4.如权利要求3所述的半导体器件，其特征在于，

所述浮置栅电极整体被所述位布线覆盖。

5.如权利要求3所述的半导体器件，其特征在于，

所述位布线形成有使布置在所述位布线下方的多个所述浮置栅电极中的每一个浮置栅电极的一部分露出的多个开口部。

6.如权利要求5所述的半导体器件，其特征在于，

在布置于所述位布线下方的多个所述浮置栅电极中的每一个浮置栅电极的所述第二方向上的两个端部的正上方都存在有所述位布线。

7.如权利要求6所述的半导体器件，其特征在于，

各个所述开口部比各个所述浮置栅电极小，在所述位布线中，以被布置在所述位布线下方的各个所述浮置栅电极平面地内含的方式形成各个所述开口部。

8.如权利要求7所述的半导体器件，其特征在于，

各个所述浮置栅电极在所述第一方向上的尺寸比在所述第二方向上的尺寸小，各个所述开口部在所述第一方向上的尺寸比在所述第二方向上的尺寸小。

9.如权利要求6所述的半导体器件，其特征在于，

各个所述开口部在所述第二方向上的尺寸比在所述第一方向上的尺寸小，所述开口部横切一个以上的各个所述浮置栅电极。

10.一种半导体器件，包括：

半导体衬底，

多个非易失性存储单元，所述多个非易失性存储单元在所述半导体衬底的主面上、在第一方向和与所述第一方向交叉的第二方向上呈阵列状地排列，以及

多个布线层，形成在所述半导体衬底的主面上，

其特征在于，

所述多个非易失性存储单元中的每一个非易失性存储单元都具有存储晶体管和与所述存储晶体管串联连接的控制晶体管，其中，所述存储晶体管具有浮置栅电极；

在所述多个布线层中的从下方算起的第二布线层中以在所述第一方向上延伸的方式形成有位布线，其中，所述位布线将在所述第一方向上排列的所述非易失性存储单元中的所述存储晶体管的漏极区域彼此连接；

在所述多个非易失性存储单元中的每一个非易失性存储单元中，布线部覆盖所述浮置栅电极的至少一部分，其中，所述布线部是为了将所述存储晶体管的漏极区域提升到所述位布线而形成于所述多个布线层中的最下层的布线层。

11.如权利要求10所述的半导体器件，其特征在于，

在所述多个非易失性存储单元中的每一个非易失性存储单元中，所述存储晶体管和所述控制晶体管在所述第一方向上排列，并且所述存储晶体管的源极区域和所述控制晶体管的漏极区域共用相同的半导体区域。

12.如权利要求11所述的半导体器件，其特征在于，

在所述多个非易失性存储单元中的每一个非易失性存储单元中，所述浮置栅电极整体被所述布线部覆盖。

13.如权利要求11所述的半导体器件，其特征在于，

所述布线部形成有使布置在所述布线部下方的所述浮置栅电极的一部分露出的开口部或狭缝。

14.如权利要求11所述的半导体器件，其特征在于，

所述布线部形成有使布置在所述布线部下方的所述浮置栅电极的一部分露出的开口部，所述开口部比所述浮置栅电极小，所述开口部以被布置在所述布线部下方的所述浮置栅电极平面地内含的方式形成。

15.如权利要求11所述的半导体器件，其特征在于，

所述布线部具有在能够覆盖所述浮置栅电极整体的外形中设置有使所述浮置栅电极的一部分露出的开口部或狭缝的形状。

16.一种半导体器件，包括：

半导体衬底，

多个非易失性存储单元，所述多个非易失性存储单元在所述半导体衬底的主面上、在第一方向和与所述第一方向交叉的第二方向上呈阵列状地排列，以及

多个布线层，形成在所述半导体衬底的主面上，

其特征在于，

所述多个非易失性存储单元中的每一个非易失性存储单元都具有存储晶体管和与所述存储晶体管串联连接的控制晶体管，其中，所述存储晶体管具有浮置栅电极；

在所述多个布线层中的从下方算起的第二布线层中以在所述第一方向上延伸的方式形成有位布线，其中，所述位布线将在所述第一方向上排列的所述非易失性存储单元中的所述存储晶体管的漏极区域彼此连接；

在所述多个非易失性存储单元中的每一个非易失性存储单元中，所述浮置栅电极的至少一部分被第一布线覆盖，其中，所述第一布线形成在所述多个布线层中的最下层的布线层中且不与所述位布线电连接。

17.如权利要求16所述的半导体器件，其特征在于，

在所述多个非易失性存储单元中的每一个非易失性存储单元中，所述存储晶体管和所述控制晶体管在所述第一方向上排列，并且所述存储晶体管的源极区域和所述控制晶体管的漏极区域共用相同的半导体区域。

18.如权利要求17所述的半导体器件，其特征在于，

所述第一布线是与固定电位连接的布线。

19.如权利要求18所述的半导体器件，其特征在于，

在所述多个非易失性存储单元中的每一个非易失性存储单元中，所述浮置栅电极整体被所述第一布线覆盖。

20.如权利要求18所述的半导体器件，其特征在于，

所述第一布线形成有使布置在所述第一布线下方的所述浮置栅电极的一部分露出的开口部或狭缝。

21.如权利要求18所述的半导体器件，其特征在于，

所述第一布线中形成有使布置在所述第一布线下方的所述浮置栅电极的一部分露出的开口部，所述开口部比所述浮置栅电极小，所述开口部以被布置在所述第一布线下方的所述浮置栅电极平面地内含的方式形成。

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