CN1750170A - 集成存储装置及方法 - Google Patents
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Abstract
本案提出一种利用穿隧场效晶体管(TFET)以及埋藏位线的存储装置。该存储装置包括一包含储存单元行以及储存单元列的矩阵，其中，每一个储存单元包含至少一单元晶体管，而该单元晶体管则是依次会包含第一掺杂区域以及第二掺杂区域，其一为一漏极区域，以及另一为一源极区域。再者，该存储装置包括字线，其每一个都连接至一行的储存单元，以及位线，各位线连接至一列的储存单元。此外，该等第一掺杂区域为与该等第二掺杂区域不同的掺杂型态。
Description
技术领域
本案涉及一集成存储装置及方法
背景技术
随着电子产品变得越来越小以及越来越精致，对于使用更小架构之装置的需求也更多，特别地是，对于各种型态之存储装置的缩减更是持续地在进行，然而，现今的技术却仍然存在有某些问题，这些问题的其中一些则是包括，不具扩展性(non-scalability)的穿隧氧化物，短沟道效应，以及其它电压临界偏差(voltage variations)，其中，扩展可能会造成电荷保留时间(charge retention time)的减少，耦合比率的下降，或是，于同列单元间之泄漏的增加，此外，缩减内存架构的复杂设计规划也是会增加制造困难度以及成本。
发明内容
仅经由前言，一可以简单地加以制造、且允许单元尺寸缩减的存储装置加以叙述，此外，一种制造如此之一装置的程序亦加以叙述。
该种存储装置包括多个储存单元，加以置于一矩阵之中，而该矩阵则是包含储存单元行以及储存单元列，其中，每一个储存单元包含一、或多个单元晶体管，每一个单元晶体管系包含第一掺杂区域以及第二掺杂区域，该第一掺杂区域为一源极区域，以及该第二掺杂区域为一漏极区域，再者，该存储装置亦包括多个字线，以及多个第一位线，其中，每一个字线连接至此矩阵中一行的储存单元，以及每一个第一位线连接至此矩阵中一列的储存单元。
该存储装置包括至少一单元晶体管，其具有彼此不同之掺杂型态的一源极区域以及一漏极区域，因此，此晶体管之特征在于作为穿隧场效晶体管(tunneling field effect transistor，TFET)，其中，该穿隧乃是穿透一形成在一沟道以及该等源极/漏极区域其中之一之间的一pn接面而发生，而该沟道则是一形成在该晶体管之一p-i-n区域(p掺杂，内部的，n掺杂)的反转沟道，此外，作为该内部区域的替代，相较于在该等源极/漏极区域之中的该掺杂浓度，可以使用一轻度p掺杂、或一轻度n掺杂区域，该等源极/漏极区域乃会耦接外接电压，并且，因此，不同于在该晶体管的该沟道附近部分掺杂(halo orpocket)该穿隧电流系可以到该晶体管之栅极的影响，尤其是，受到一浮动栅晶体管的该浮动栅的影响。
在一实施例之中，一记忆单元的仅一个选择晶体管、或是仅一个储存晶体管会是一TFET，反之，该储存单元的其它晶体管会是在该源极区域以及在该漏极区域之中、具有相同掺杂型态的FETs，或者，二者择一地，一记忆单元的所有晶体管都是TFET。
根据一个实施例，一储存单元仅会在一快闪记忆单元之中包含一个TFET，而此单晶体管快闪记忆单元则是可以没有具有相同掺杂型态之源极/漏极区域之FET的习知问题的情形下进行更进一步的缩减。
该等第一区域以及该等第二区域系为半导体区域，例如，单晶区域，而硅、或是其它元素或化合物的半导体材质亦可以被使用在该等半导体区域之中，该等第一区域可以是n掺杂区域，而该等第二区域则可以是p掺杂区域。
根据一个实施例，该存储装置更包括多个第二位线，而每一个第二位线则是会连接至一列之该等储存单元的该等第二掺杂区域，其中，两个位线会被使用在存储装置，例如，SRAMs之中，以及使用于电子抹除式可编程只读存储器(EEPROM，Electrically ErasableProgrammable Read Only Memory)之中，而在DRAMs之中则是仅能使用一个位线。
根据另一个实施例，该等第一位线为在该等储存单元上方凸起的凸起位线，以及该等第二位线为位在该等储存单元下方的埋藏位线，而在此实施例之中，其单元尺寸则是会小于位线彼此侧向配置的单元尺寸。
根据再一个实施例，该等第一掺杂区域包含轻度掺杂区域以及重度掺杂区域，以及该等第二掺杂区域仅会包含重度掺杂区域，所以，其有可能在该晶体管的一侧上，举例而言，在具有较高电压的该侧之上，具有一小的掺杂浓度梯度，且同时间，其有可能藉由省略在该晶体管之另一侧上的该等轻度掺杂区域而降低该第二掺杂区域的尺寸。
根据不同的实施例，该等第一以及第二掺杂区域会加以硅化、或是仅有该等第一掺杂区域会加以硅化，在前者的例子中，该第二掺杂区域之上就不需要实施避免硅化的手段，而在后者的例子中，就不需要用于硅化该等第二掺杂区域的半导体材质，因此，该等第二掺杂区域有可能有一低连接电阻。
根据一另一实施例，每一个储存单元系包含一个记忆单元晶体管，其中，每一个第一位线会被连接至一列之该等单元晶体管的该第一掺杂区域，以及每一个第二位线会被连接至一列之该等单元晶体管的该第二掺杂区域，而相较于具有二、或多个晶体管的单元，每一个储存单元中仅具有一个晶体管的存储装置乃会具有最小的单元尺寸，再者，该两个位线使得具有一低失败率以及一高速度的控制模式成为可能。
在一再一实施例中，该埋藏位线系为一绝缘掺杂井，其亦包含一列之储存单元的体区域(body regions)、源极区域，以漏极及区域，另外，一TFET以及一埋藏位线的结合使得在该埋藏位线井以及该等源极区域间的一良好电性连接的形成成为可能，并且，由于该井以及在该井的帮助之下所连接的掺杂区域会具有相同的掺杂型态，因此，形成一良好的电性连接，亦即，一具有低欧姆电阻的连接，就不需要额外的手段，再者，在该埋藏位线之中的该掺杂浓度会提供良好的传导性，其中，该埋藏位线的最大掺杂浓度可以至少比该源极区域的最大值少一等级，以允许在该沟道区域中之一小反转沟道(inversionchannel)的形成，在一再一实施例之中，该井的该掺杂型态会与该等第二掺杂区域，举例而言，该源极区域，的该掺杂型态。
根据尚一实施例，该等第一位线的至少其中之一、或是该等第二位线的其中之一乃是埋藏在该等储存单元下方的位线，若是两个位线皆为埋藏线时，则就不需要金属位线，而若是仅使用一个埋藏位线，则在列之间的间距会很小，并且，在假定占用相同侧向面积的情形下，该等位线的剖面就可以比具有两个埋藏位线的例子更大。
在一另一实施例之中，一共同第二区域为在一列中彼此相邻的储存单元所共有，在此，在这些晶体管的浮动栅之间的一第一距离系会小于在相邻于该相同列中之一共同第一区域的晶体管之浮动栅之间的一第二距离，并且，该第一距离可以相等于该存储装置中的一最小结构宽度，而此则是因为用于该第二掺杂区域与该埋藏位线之电性连接的额外手段不再需要使用的关系而成为可能，在此，其足够在该埋藏位线井中植入一重度掺杂带(strap)，且该带也会具有相同的掺杂型态，因此，就不需要与其它区域重叠的硅化区域。
此外，一用于在一半导体基板中制造一存储装置的程序加以呈现，该存储装置会包括一具有多个记忆单元晶体管的记忆数组，其中，该等晶体管乃会加以配置成行以及列，且该程序一可以用于在此所叙述之该存储装置的制造程序。
此总览仅是藉由序言而加以呈现，因此由接下来之权利要求所定义的本发明乃应该与接下来本发明的详细叙述一起进行考虑。
附图说明
图1：其显示在一快闪EEFROM中之一记忆单元区域的部分电路示意图；
图2：其显示该记忆单元区域的一平面图；
图3：其显示沿着图2之A-A’线的一剖面图；
图4：其显示沿着图2之B-B’线的一剖面图；以及
图5：其显示沿着图2之C-C’线的一剖面图。
具体实施方式
虽然，在此所叙述的为一快闪电子抹除式可编程只读存储器(flash-EEPROM，Flash Electrically Erasable Programmable ReadOnly Memory)，不过，该存储装置则是可以为DRAM(Dynamic RandomAccess Memory，动态随机存取内存)，一SRAM(Static Random AccessMemory，静态随机存取内存)，一具有可选择抹除性的EEPROM，一EPROM，一ROM(ready only memory，只读存储器)，或是另外的存储装置(例如，FeRAM，铁电随机存取内存(ferroelectric RAM)，MRAM，磁抗性随机存取内存(magneto resistive RAM))，再者，每一个单元可以包含仅一个晶体管，例如，在一EEPROM、或是一快闪EEPROM的例子之中的一浮动栅晶体管，或者，系可以包含多个晶体管。
图1为一包含多个记忆区段面积12，14的集成存储装置的一部份电路示意图，其中，该等记忆区段区域12，14乃是利用相同的方法而加以制造，因此，接下来仅对该记忆区段区域12的结构进行详细叙述。该存储装置包含多个总体位线(global bit lines)BL0至BLm，而在图1之中，则是显示了其中的三条总体位线BL0，BL1，以及BL2，至于其它的总体位线16就以打点表示。
该记忆单元区域12包含一行的漏极选择晶体管(drain selecttransistors)TD0至TDm，而在图1之中，则是显示了其中的三个漏极选择晶体管TD0，TD1，以及TD2，另外，该等漏极选择晶体管TD0，TD1，以及TD2的栅极就会被电连接至一被配置在一行方向中的漏极选择线DSL。
再者，该记忆区段区域12包含多个记忆单元晶体管T01至Tmn，而在图1中，则是显示了其中的十五个记忆单元晶体管T00至T24，其中，该第一个下标符号m相关于该记忆单元晶体管所配置的列，以及该第二个下标符号n相关于该记忆单元内存所配置的行，举例而言，该记忆单元晶体管T12乃是被配置在具有下标1的列(在此，因为是由0开始计数，因此为第二列)以及具有下标2的行(在此，因为是由0开始计数，因此系为第三列)。
在该记忆区段区域12之每一行中的该等记忆单元晶体管的该等栅极电极，分别地，会被连接至一字线WL0至WLn，在图1中，所显示的为五个字线WL0至WL4，另外的字线18就以打点表示。
该等记忆单元晶体管T00至T24为浮动栅晶体管，而电荷则是储存在电绝缘的该浮动栅之中，该浮动栅可以是具导电性、或是为电绝缘。
该记忆区段区域12包含源极选择晶体管TS0至TSn，而在图1中，则是显示了其中的三个源极选择晶体管TS0至TS2，并且，该等源极选择晶体管TS0至TS2的该等栅极电极乃会藉由一源极选择线SSL而进行电连接。
该记忆区段区域12亦包含电绝缘井(wells)W0至Wm，而在图1中，则是显示了其中的三个电绝缘井W0至W02，其中，该等绝缘井W0至W2乃是由电绝缘沟渠G0至G(m+1)所围出，而在图1中所显示则为其中的四个绝缘沟渠G0至G3，举例而言，该绝缘沟渠G1乃是配置在该绝缘井W0以及该绝缘井W1之间。
在每一个绝缘井W0至W2之中，乃设置有一列的记忆单元晶体管，一个漏极选择晶体管，以及一个源极选择晶体管，而该等漏极选择晶体管以及该等源极选择晶体管则是用于选择该等记忆单元晶体管，举例而言，该绝缘井W0乃会包含该漏极选择晶体管TD0，该等记忆单元晶体管T00至T04，以及该源极选择晶体管TS0，而在每一个绝缘井W0至Wm中之晶体管配置也是相同的，因此，接下来仅对在该绝缘井W0中的该等晶体管配置进行解释。
该漏极选择晶体管TD0的该漏极电极会被电连接至该位线BL0，该漏极选择晶体管TD0的该源极电极会在一凸起漏极线(raised drainline)20(亦称之为一位线)的帮助之下，被连接至该等记忆单元晶体管T00至T04的该等漏极电极，其中，该凸起漏极线20位在第一金属层M1中之该绝缘井W0之上，也就是，该凸起位线乃是接续在该绝缘井W0形成之后而被形成在该绝缘井W0之上，并且，该凸起源极线乃会包括一传导金属，例如，铝，铜，铝合金，或铜合金。
该等记忆单元晶体管T00至T04的该等源极电极会分别在接触部分30，40，50，60，以及70的帮助之下，而与该绝缘井W0产生电连接，因此，该绝缘井W0乃会具有一埋藏源极线、或是一埋藏在一单晶半导体基板之中的埋藏位线的功能，所以，相对于上述的该凸起位线，该埋藏位线(绝缘井W0)乃是被形成在一、或多层，例如，该第一金属层M1，之下。
该漏极选择晶体管TS0的该源极电极会被连接至一总体源极线(global source line)SL0，亦称之为一总体位线，其中，该总体源极线SL0被置于金属层M2之中，位在该凸起漏极线20的上方，至于其它的绝缘井W1，W2等则是分别地会具有总体源极线SL1，SL2等。
使用该等局部漏极线20，22，以及24使得迷你扇区(minisector)200可以形成为仅包含该等记忆单元之一列的部分，而不是完整的列，因此，如此之配置会在相关于该存储装置10之功率消耗，以及相关于该等记忆单元之写入速度、读取速度、以及抹除速度方面具有优势。
图2为该记忆区段面积12的一平面图，在此，需注意的是，为了方便，相同的参考符号乃被用以代表在所有的图式之中的相同部分。该等绝缘沟渠G0至G3的一宽度B0会小于150nm，而在一特殊的实例之中，该宽度B0则为100nm，并且，在两个相邻绝缘沟渠的中心之间的一距离B2会小于300nm，举例而言，该距离B2可以为250nm，而该距离B2则亦称之为位线间距，因为此亦为相邻凸起漏极线20，22，或24之间，或是相邻埋藏源极线之间的距离，所以，为了确保如此之一小距离B2的制造，该等漏极选择晶体管TD0至TD2以及该等源极选择晶体管TS0至TS2乃可以是多栅极晶体管，例如，双栅极晶体管、或三栅极晶体管，例如，在一实施例之中，多栅极晶体管会在一、或多个源极以及一、或多个漏极之间包含多于一个的栅极。
在图2之中，该等记忆单元晶体管T01至T21的浮动栅FG00至FG21加以显示，其中，该等选择晶体管到达源极区域S、或到达漏极区域D的接触区域CA乃会稍微小于被接触的该源极区域S、或是该漏极区域D。
该等记忆单元晶体管T00至T21的该等半导体源极区域S会具有一不同于这些晶体管T00至T21之该等漏极区域D的掺杂型态，因此，若是该等源极区域S具有一n掺杂型态时，则该等漏极区域D就会具有一p掺杂型态，反之亦然。
该等记忆单元晶体管T00至T21的该等漏极区域D以及该等源极区域S乃是在该漏极选择线DSL，该等字线WL至WLm，以及该源极选择线SSL已经制造完成之后，藉由两个自行对准(self-aligned)的植入程序所加以产生，其中，该等漏极区域D乃是利用，举例而言，一覆盖该等源极区域的屏蔽而进行掺杂，然而，若是该屏蔽的边缘乃被置于该等栅极电极上方，举例而言，沿着一中心线的该等边缘会位在该等栅极电极之上表面上方，时，则该漏极区域的该掺杂乃会对该等记忆单元晶体管的该等栅极电极为自行对准。
该漏极选择晶体管TD0，举例而言，同时具有一n型漏极区域150，以及一n型源极区域152，其中，该n型源极区域亦为该记忆单元晶体管100的该漏极电极，亦即，它们为相同的掺杂型态，此外，该等记忆单元晶体管T00至T21的该等漏极电极亦为n型态(举例而言，该记忆单元晶体管T20的漏极电极154)，但该等记忆单元晶体管T00至T21的该等源极区域则为p型态(举例而言，该记忆单元晶体管T20的漏极电极98)，因此，该等记忆单元晶体管T00至T21乃为不仅允许抹除及写入也允许读取的穿隧晶体管，而在该读取模式之中，一穿隧电流则是会流过一反转沟道(inversion channel)以及该源极区域之间的一穿隧接面(tunnel junction)，且在此接面之中的穿隧电流会受到储存在该浮动栅极中之该等电荷的影响，因此，其有可能可以感应该浮动栅的电荷状态。
在该漏极选择线DSL的上方，配置一可选择线(optional line)160，其藉由一绝缘层而与该漏极选择线而相互电性隔离，且该漏极选择线DSL包含有分别到达该等漏极选择晶体管TD0至TD2的控制栅极170，172，174等。
图2亦显示三个剖面图，剖面图A-A’位在列方向上，并与该绝缘井W2的中心线相交，剖面图B-B’位在行方向上，并与该记忆单元晶体管T20之接触部分34相交，以及剖面图C-C’也是位在行方向上，并与该记忆单元晶体管T20的该漏极区域154相交，其中，所有三个剖面A-A’，B-B’，以及C-C’皆是位在平行于用以生产该存储装置10之该半导体基板表面的法线方向的一平面之中。
再者，在列方向中彼此相邻、且与相同源极区域相邻的浮动栅之间的一距离A0为该存储装置10之中的最小结构宽度，举例而言，对一130nm技术(亦即，一利用130nm波长对制程中所使用之光组进行曝光的技术)而言，该宽度为100nm，或是对一90nm技术而言，该宽度为70nm，或者，该距离A0会小于该最小结构宽度加上该最小结构宽度大约百分之十的一空隙距离(clearance distance)，再者，在列方向中彼此相邻、且与相同漏极区域相邻的浮动栅之间的一距离A2为会大于该最小结构宽度加上该宽度的百分之十，特别是，该距离A2会大于该距离A0，而该距离A0可以小于该距离A2则是因为轻微掺杂的漏极(lightly doped drain，LDD)对该等记忆单元晶体管T00至T24的该等源极区域而言是没有必要的，所以，当该等LDD区域没有必要被硅化物所重叠时，该等LDD区域可以被省略，并且，该硅化物也没有必要重叠该埋藏带(buried strap)来完成该埋藏带的电接触，而该等带则是会与该p井，亦即，该埋藏位线，接触，再者，在此源极区域不需要接触区域时，该距离A2会很小，至于该距离A0很小的原因则是会于接下来以图3进行更详尽的解释。
图3为沿着图2之该线A-A’的一剖面图，其中，该存储装置10乃加以配置在一，举例而言，包含轻微p掺杂硅的单晶半导体基板200之中以及之上。
在该硅基板200之中，一n掺杂层202以及一p掺杂层204乃是藉由一掺杂技术，例如，植入，而加以产生，其中，该n掺杂层202在该基板200中比该p掺杂层204为深，并且，该n掺杂层乃是配置在该基板200p区域以及该p掺杂区域204间，再者，在该剖面A-A’的邻近区域之中，该等层202以及204会形成该绝缘井W2，因为它们乃是由该等绝缘沟渠G2以及G3而定出边界，该等绝缘沟渠G2以及G3并未显示于图3之中，而是加以配置在该剖面A-A’前面以及后面。
在该实施例之中，在该基板200之中的掺杂浓度为每立方公分1015个掺杂原子(1015cm-3)，而该n掺杂层202的最大掺杂浓度则会大于1015cm-3，但会小于1020cm-3，至于该p掺杂层202的最大掺杂浓度则是介于一范围1016cm-3至1018cm-3之中。
正如在图3中所示，该记忆单元晶体管T20以及T21的该栅极堆栈会包含自该基板200起增加距离的下列顺序：1)一浮动栅接口质76，77，例如，具有厚度9nm的一氧化物、或一氮化氧化物，2)包含具有厚度100nm之多晶硅的该等浮动栅FG20，FG21，3)一控制栅介电质78，79，例如，形成为一三层堆栈的一ONO介电质，亦即，一氧化物层，一氮化物层，或一氧氮化物层，以及一氧化物层，且该ONO层的厚度为10nm，4)一控制栅极，由一字线WL，WL1的部分所形成，并是由具有厚度100nm之多晶硅所制成，以及5)一硅化区域80，81，包含一金属硅化合物，例如，在该栅极堆栈顶部之上的硅化钴。
该控制栅极介电质78，79的，以及该控制栅极(字线WL0，WL1)的该浮动栅FG20，FG21的侧壁会为一介电质82，84，例如，一热氧化物，所覆盖，并且，包含氧化物、或氮化物，举例而言，的侧壁间隙壁会加以配置为相邻于该介电质82，84，其中，该等侧壁间隙壁为单、或双间隙壁，在此，双间隙壁，较佳地是，被用于形成接下来会进行更详细解释的LDD以及HDD掺杂区域，以及单间隙壁则是在若仅使用HDD区域时加以使用。
该等记忆单元晶体管T20以及T21的该等栅极堆栈，该等侧壁介电质82，84，以及该等侧壁间隙壁86，88会为一介电层89所围绕，例如M一氧化硅层，一TEOS(Tetra Ethyl Ortho Silicate，四乙基硅酸盐)层，或是一硅酸玻璃层，类似一BPSG(Boron PhosphorousSilicate Glass，硼磷硅酸玻璃)层，或者，二者择一地，也可以使用一低k介电层89。
该介电层89亦会包含该金属M1，以及因此，亦包含该凸起漏极线24，一金属接触90位在一接触洞之中，而该接触洞则是会自该漏极线24穿过该介电层89而到达位在该晶体管T20之该漏极区域154的顶部表面之上的一硅化区域91，并且，一金属接触92位在该漏极线24以及位在该晶体管T21之该漏极区域的顶部表面之上的一硅化区域93。
该等记忆单元晶体管T20，T21的该等漏极区域D系会包含p掺杂LDD区域94，95，以及n掺杂HDD区域96，97，并且，在该等区域之中的最大掺杂浓度会是，举例而言：在该等LDD区域94，95之中的浓度会大于、或等于1017cm-3，以及小于1019cm-3，同时，在该等HDD区域之中的浓度则是会大于、或等于1019cm-3。
记忆单元晶体管T20以及T21两者都会具有一共同源极区域(common source region)S，而在该实施例之中，该共同源极区域则是仅会包括一个具有一大于、或等于1019cm-3之最大掺杂浓度的重度掺杂源极区域98，并且，没有金属接触会导通至该等共同源极区域S，98，再者，该等源极区域乃会与位在相邻沟渠G2，G3之间之该层204的条带(strip)产生电连接，而由于没有金属接触会到达该源极区域98，因此，在此区域98之顶部表面上的一硅化区域就没有必要，所以，在一第一实施例中，就不会有硅化区域位在该源极区域98的该顶部表面之上，然而，在替代的实施例之中，一硅化区域99则是会位在该源极区域98的该顶部表面之上，如同在硅化其它区域，亦即，80，81以及91，93，时，不需要另外的步骤来避免一硅化物99的形成一样，其中，一硅化区域则是在，举例而言，该源极区域若包含一量度掺杂区域以及一低掺杂区域时较具有优势。
图4显示沿着图2的该线B-B’的一剖面图，以及图5显示沿着图2之该线C-C’的一剖面图。在图4以及图5中，该等沟渠G0至G3乃会与位在该沟渠底部、以及位在该等具有一饰边介电质(borderdielectric)212，例如，一饰边氧化物，的沟渠侧壁的该基板200相互电绝缘，其中，该饰边介电质212乃会具有一比起该等沟渠G 0，G1等之宽度而言更小的宽度，例如，在一实例中，该饰边介电质212的厚度仅为20nm，小于该沟渠宽度的1/3，并且，该等沟渠G0至G3较深的部分乃会被填满，举例而言，多晶硅，至于在该所显示的实施例之中，则是每一个沟渠G0至G3的大约2/3会被填满多晶硅214，且该等沟渠G0至G3的上部部分会被填满一介电材质220，例如，氧化硅，其中，该等上部区域可以沿着位在该控制电路、字线驱动器、位线驱动器、或读出放大器中的该记忆区段区域12，14的外部区域中的浅沟渠而进行蚀刻，至于该等沟渠的、以及该等浅沟渠的该等上部区域的第二蚀刻可以在一具体实施的存储装置10弱势藉由一逻辑电路，例如，一处理器而加以制造时，同时地加以执行，另外，在一替代实施例之中，该等沟渠乃会被填充以仅一种材质、或是该等沟渠G0至G3的该等上部部分会被填充以多晶硅。
在一实例之中，该等沟渠G0至G3之深度的范围为0.9至1.5μm，且可以为，比如说，1μm，以及该等沟渠G0至G3会穿过该层204，且亦会穿过该层202，至于在一替代实施例中，该等沟渠G0至G3的底部则是会位在该层202之中。
同样地，如在图4以及图5中所示，该记忆单元晶体管T20的该p掺杂源极区域98乃会在形成该晶体管T20之该埋藏源极线的该p掺杂层204的该条带之中结束，并且，该记忆单元晶体管T20的该n掺杂源极区域96也是会在形成该埋藏源极线的该p掺杂层204的该条带之中结束。
接着，转向不同的操作模式，将会对晶体管T11的程序化模式，抹除模式，以及读取模式进行解释。在其它的实例中，乃会使用其它极性的、或其它数值的电压，而在一特别的实例之中，所使用的电压则是会不同于在一实例中仅处于+50％至-50％间的范围里的电压，再者，虽然该电位差异是相同的，但是，该等电压的划分可是不同的，举例而言，+8.5Volts以及-8.5Volts可以被+14Volts以及-3Volts所取代，此外，或者作为替代，划分该绝对电压差异的该电压亦可以，举例而言，在一+50％至-50％之间的范围中做改变。
当进行程序化时，在晶体管T11之上的该等电压会是：+14Volts耦接至该控制栅极电极，以及-3Volts耦接至该源极区域、该体区域(body region)以及该漏极区域，而在这些情况之下，一穿隧电流则是会自在该体区域之中的一反转沟道(inversion channel)流动通过在晶体管T11之该浮动栅之中之一穿隧介电质的整个区域。
当进行程序化时，相同行中之晶体管，如晶体管T11，但却非晶体管T11所在列之中，其上的该等电压，以晶体管T21作为解释，会是：+14Volts耦接至该控制栅极电极，以及-3Volts耦接至该源极区域、该体区域(body region)以及该漏极区域，而在这些情况之下，因为该电压差异太低，因此，不会有穿隧电流流入晶体管T11之中的该浮动栅。
当进行程序化时，相同行中之晶体管，如晶体管T11，但却非晶体管T11所在列之中，其上的该等电压，以晶体管T12作为解释，会是：0 Volts、或3 Volts耦接至该控制栅极电极，以及-3 Volts耦接至该源极区域、该体区域(body region)以及该漏极区域。
当进行程序化时，非晶体管T11所在行，也非晶体管T11所在列之中之晶体管上的该等电压，以晶体管T22作为解释，会是：0 Volts耦接至该控制栅极电极，以及-3 Volts耦接至该源极区域、该体区域(body region)以及该漏极区域。
当进行抹除时，一区段12，14、或是一微型区段100的所有记忆单元乃会同时进行抹除，或者，二者择一地，仅有连接至一位线、或是连接至一位线之部分的该等记忆单元会进行抹除，而在一另一实例之中，则是仅有一个单一单元会在不抹除其它单元的情形下进行抹除，并且，为了抹除所有的晶体管T00至T24，这些晶体管所有都将会具有相同的电压，举例而言，晶体管T11的该等电压会是：+14 Volts耦接至该控制栅极电极，以及-3 Volts耦接至该源极区域、该体区域(body region)以及该漏极区域，再者，当进行抹除时，一穿隧电流，相较于在该程序化程序期间的该电流流动，乃会以相反方向进行流动。
在该读取模式之中，对晶体管T11为有效者如下：+2.5 Volts耦接至该控制栅极电极，0 Volts耦接至该源极区域以及该体区域(bodyregion)，以及-1 Volts、或1.2 Volts耦接至该漏极区域，而在这些情况之下，该漏极电流、或是晶体管T11的临界电压乃会获得检测及放大。
其它型态的EEPROM单元亦可以加以使用，举例而言，分裂栅单元(split gate cells)、或ETOX(EPROM穿隧氧化物)单元，此外，其它的程序化模式，读取模式、或抹除模式也是有可能，例如，沟道热电子(channel hot electron，CHE)程序化。
由于一硬屏蔽，例如，一TEOS硬屏蔽，因此，在该等控制栅极的、或是该等位线WL0至WL2的顶部表面之上可以加以避免如该等控制栅极之一双植入、或是反掺杂(counterdoping)的制造技术，而此则是会造成受到非常良好控制的一工作函数，所以，在该等单元晶体管之间仅存在一小的临界电压偏差以及一小的电流偏差。
虽然传统的快闪扩展(flash scaling)正在接近其极限，不过，使用在此所叙述之实施例则是允许再缩减至65nm代的结构且更进一步，对于单元尺寸扩展而言，省略接触将会变得越来越重要，不过，对快速存取而言，较有利的却是在每一个包括金属连接的单元处使用源极以及漏极接触，因此，每一个记忆单元两条位线(BL)乃是适用于快速存取之闪存架构，例如，UCP(Uniform Channel Programming，均匀沟道程序化)快闪单元，所需要的，但是，由于使用此两条金属线，该单元尺寸乃会在该两金属M1之间之间距(、或是该等金属M1间距)的方向上受限，此外，随着金属M2经常会被用于BLs以及金属M1会被用于设置衬垫(pads)，该单元尺寸乃会在该两个金属M2间距的x方向上受限。
再者，由于该穿隧氧化物的无扩展性，快闪单元晶体管的扩展限制也会受到不利的影响，举例而言，其短沟道效应将会比习知晶体管装置变得更为严重，而低击穿电压(punch through voltage)，由于下滑(roll off)所造成的Vt差异，以及漏电流，则是于扩展晶体管长度时的主要问题，不过，藉由使用上述的实施例，所有这些限制争议都可以克服。
在一所谓之SNOR架构中使用埋藏带使得每一个源极区域可以藉由一CoSi短路(short)(埋藏带)而与该隔离p井相互联系，使得该隔离p井可以取代该等金属源极线(亦即，BBL、或该埋藏位线概念)，以及使得该BL间距的扩展性可以不再受限于该M2间距，事实上，直到现在，该BL间距才会相等于2*M2间距，至于该等实施例则是举例说明了解自该源极至该p井之电性接触的一简单方法。
藉由使用该等实施例，每个单元的两个接触以及位线可以加以避免、且更进一步的单元尺寸降低也成为可能，在该源极侧之上没有必要重叠硅化物、且对埋藏位线来说，在该漏极侧上的硅化物重叠是可以选择的，以及更进一步的单元缩减也成为可能。
当然，当缩减该记忆架构的尺寸时存在有问题，而这些原因则是包括，该等短沟道效应以及氧化物厚度扩展，所以，为了得到对该沟道更好的控制，就会需要穿隧(栅极)氧化物扩展，然而，扩展却会导致移动位率的显著增加以及该保留时间的减少，此外，扩展该穿隧氧化物厚度则是会减少该耦合比率，并且，对一短晶体管长度而言，该泄漏问题乃会使得该单元的读取加重，因为在相同列中的泄漏单元乃会促成该单元被读取的电流。
所呈现的该等实施例省去了源极接触面积，因此使得更小的单元尺寸成为可能，此外，在n+-矩阵以及p+-井接触之间的一硅化物带则是在p+源极以及p-井之间具有一固有的良好连接时变得没有必要，并且，由于穿隧氧化物(栅极氧化物)的扩展并非为必要，因此，可以在该耦合率维持为高的同时，维持一低移动位率以及良好的保留时间，另外，p-i-n接面的该泄漏问题，虽然甚至对短沟道而言都为低，也会随着该内部区域被一轻度掺杂的p-区域、或是n-区域所取代而获得减轻，再者，由于该TFET(Tunneling Field Effect Transistor，穿隧场效晶体管)的接脚结构，因此，该装置的崩溃以及击穿电压，相较于标准MOSFET(金氧半场效晶体管)、或绝缘栅FET(IFFET)，乃会增加。
同样地，由于一较高击穿电压，该短沟道效应的降低系可以加以达成，藉此，系使得更进一步的沟道长度扩展成为可能，换言之，一NMOS单元晶体管的n+源极系会被p+源极所取代，因此，该单元晶体管会作用为一TFET，以减缓、或消除在晶体管扩展中对于氧化物厚度扩展的需求，并且，此系更进一步地使得有利于BBL架构的一简单可实现的源极至一p-井联系成为可能。
虽然本发明已经藉由在图式中所显示且已于前面叙述的实施例进行解释，但是，熟悉此技艺之人应该要了解的是，本发明并未受限于该些实施例，而是在不脱离本发明精神的情形下，各式的改变、或对其的修饰都有可能，举例而言，所使用的材料，以及尺寸规模、掺杂、电压、以及全文所使用的其它数字仅是作为代表，同样地，上述该等实施例的制造可以利用习知的制造设备以及技术而加以执行，据此，本发明的范围应仅由所附权利要求以及其等义事物而加以决定，在此利用这些方法所举例说明以及叙述之结构形成对熟习此技艺之人而言都是适当的。
Claims (19)
1.一种存储装置，包括：
多个储存单元，置于一包含储存单元行以及储存单元列的矩阵中，其中，每一个储存单元包含至少一单元晶体管，而每一个单元晶体管则是包含第一掺杂区域以及第二掺杂区域，且该第一以及第二掺杂区域的其一为一漏极区域而该第一以及第二掺杂区域的另一为一源极区域，以及该等第一掺杂区域与该等第二掺杂区域为不同的掺杂型态；
多个字线，其中，每一个字线连接至一行的储存单元；以及
多个第一位线，其中，每一个第一位线连接至一列的储存单元。
2.根据权利要求1所述的装置，其更包括多个第二位线，且每一个第二位线连接至一列的储存单元。
3.根据权利要求2所述的装置，其中，该等第一位线为在该等储存单元上方凸起的凸起位线，以及该等第二位线为埋藏位线。
4.根据权利要求2所述的装置，其中，每一个储存单元包含一个单元晶体管，且每一个第一位线会连接至一列的该等单元晶体管的该第一掺杂区域，以及每一个第二位线会连接至一列的该等单元晶体管的该第二掺杂区域。
5.根据权利要求3所述的装置，其中，每一个埋藏位线皆为包含一列的该等单元晶体管的体区域(body regions)的一绝缘掺杂井。
6.根据权利要求5所述的装置，其中，每一个井的该掺杂型态乃是与该等第二掺杂区域的掺杂型态相同。
7.根据权利要求1所述的装置，其中，该等第一掺杂区域包含轻度掺杂区域以及重度掺杂区域，以及该等第二掺杂区域包含重度掺杂区域。
8.根据权利要求1所述的装置，其中，该第一以及第二掺杂区域乃经硅化。
9.根据权利要求1所述的装置，其中，该等第一掺杂区域乃经硅化，以及该等第二掺杂区域未经硅化。
10.根据权利要求1所述的装置，其中，该等第一以及第二位线的至少其一为埋藏在该等储存单元下方的一位线。
11.根据权利要求1所述的装置，其中，一共同第二区域为在一列中彼此相邻的储存单元所共有，以及在该等相邻储存单元的晶体管的浮动栅间的一第一距离会小于在相邻于该相同列中的一共同第一区域的晶体管的浮动栅间的一第二距离。
12.根据权利要求1所述的装置，其中，该第一距离等于该存储装置的一最小结构宽度。
13.一种在一半导体基板中制造一存储装置的方法，该装置具有一包括配置成行与列的多个记忆单元晶体管的记忆数组，该方法包括下列步骤：
形成多个字线，其中，每一个字线乃连接至一行的储存单元；
在各列中形成第一掺杂区域以及第二掺杂区域，其中，该第一以及第二掺杂区域的其一为一漏极区域，以及该第一以及第二掺杂区域的另一为一源极区域，且该第一掺杂区域具有一第一掺杂型态，以及该第二掺杂区域具有不同于该第一掺杂型态的一第二掺杂型态；以及
形成多个第一位线，其中，每一个第一位线乃连接至一列的储存单元。
14.根据权利要求13所述的方法，更包括：
形成该第二掺杂型态的一第一井；
形成该第一掺杂型态的一第二井以围绕该第一井；以及
形成深沟渠，其具有足够以穿透该等第一以及第二井的至少其一的深度。
15.根据权利要求14所述的方法，其中，该第一井包括一列的该等记忆单元晶体管的源极区域，漏极区域，以及体区域。
16.根据权利要求13所述的方法，更包括：
在一自行对准硅化程序中，对该等第一掺杂区域以及该等第二掺杂区域进行硅化。
17.根据权利要求13所述的方法，更包括：
在一自行对准硅化程序中，对该等第一掺杂区域进行硅化，但不对该等第二掺杂区域进行硅化。
18.根据权利要求13所述的方法，更包括：
在一自行对准硅化程序中，对储存单元晶体管的控制栅极进行硅化。
19.根据权利要求18所述的方法，更包括：
在该等控制栅极的一顶部表面上，使用一硬屏蔽，以作为用于该第一以及第二掺杂区域自行对准掺杂的屏蔽。
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