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TWI540705B - Semiconductor device - Google Patents

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Publication number
TWI540705B
TWI540705B TW100108415A TW100108415A TWI540705B TW I540705 B TWI540705 B TW I540705B TW 100108415 A TW100108415 A TW 100108415A TW 100108415 A TW100108415 A TW 100108415A TW I540705 B TWI540705 B TW I540705B
Authority
TW
Taiwan
Prior art keywords
wiring
floating gate
gate electrode
bit
memory cells
Prior art date
Application number
TW100108415A
Other languages
English (en)
Other versions
TW201133803A (en
Inventor
Hideaki Yamakoshi
Yasushi Oka
Daisuke Okada
Original Assignee
Renesas Electronics Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Renesas Electronics Corp filed Critical Renesas Electronics Corp
Publication of TW201133803A publication Critical patent/TW201133803A/zh
Application granted granted Critical
Publication of TWI540705B publication Critical patent/TWI540705B/zh

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Description

半導體裝置
本發明涉及一種半導體裝置之有效技術，特別涉及一種適用於具有浮置閘電極之非揮發性記憶胞呈陣列狀排列之半導體裝置之有效技術。
非揮發性記憶體係藉由將複數個記憶胞呈陣列狀排列在半導體基板主面上而形成。各個記憶胞具有可累積電荷之導電性浮置閘電極和捕捉性絕緣膜，以將在浮置閘電極、捕捉性絕緣膜中之電荷累積狀態作為存儲資訊，並將前述存儲資訊作為電晶體之閾值讀出。
對於使用了浮置閘電極之半導體裝置，例如在日本公開專利公報特開平4-212471號公報(專利文獻1)、日本公開專利公報特開昭59-155968號公報(專利文獻2)、米國專利US 6842374號公報(專利文獻3)、米國專利US 6711064號公報(專利文獻4)、日本公開專利公報特開2004-253685號公報(專利文獻5)以及日本公開專利公報特開2005-317921號公報(專利文獻6)等中都有記載。
[先前技術文獻] [專利文獻]
專利文獻1：日本特開平4-212471號公報
專利文獻2：日本特開昭59-155968號公報
專利文獻3：美國專利US 6842374號公報
專利文獻4：美國專利US 6711064號公報
專利文獻5：日本特開2004-253685號公報
專利文獻6：日本特開2005-317921號公報
非揮發性記憶體係一種可在浮置閘電極等電荷累積層中保存存儲資訊之記憶體。近年來，半導體裝置朝著多功能化之方向發展，與現有技術相比，市場上期待著開發出更能提高對存儲資訊之保存特性之非揮發性記憶體。
本發明之目的在於：提供一種可提高半導體裝置性能之技術。
本發明之另一目的在於：提供一種可提高半導體裝置可靠性之技術。
本發明又一目的在於：提供一種在提高半導體裝置性能之同時，又可提高半導體裝置之可靠性之技術。
本發明之前述內容及前述內容以外之目的和新特徵在本說明書之描述及圖式簡單說明中寫明。
下面簡要說明關於本專利申請書中所公開之發明中具有代表性之實施方式之概要。
根據具有代表性實施方式獲得之半導體裝置包括：半導體基板；在前述半導體基板之主面上呈陣列狀排列在第一方向和與前述第一方向交叉之第二方向上之複數個非揮發性記憶胞；以及形成在前述半導體基板主面上之複數個佈線層。前述複數個非揮發性記憶胞中之每一個非揮發性記憶胞都具有：具有浮置閘電極之存儲電晶體和與前述存儲電晶體串聯之控制電晶體；將排列在前述第一方向上之前述非揮發性記憶胞中之前述存儲電晶體之汲極區域彼此連接之位元佈線；其中，前述位元佈線以按前述第一方向延伸之方式形成在前述複數個佈線層中最下層之佈線層中。而且，前述位元佈線之寬度比前述浮置閘電極在前述第二方向上之尺寸大。
下面簡要說明關於本專利申請書中所公開之發明中根據具有代表性之實施方式所獲得之效果。
根據具有代表性之實施方式可提高半導體裝置之性能。
另外，還可提高半導體裝置之可靠性。
既可提高半導體裝置之性能，又可提高半導體裝置之可靠性。
以下實施方式中，為了方便，在必要時將幾個部分或將實施方式分割來說明，除了需要特別說明的以外，這些都不是彼此獨立且無關係的，而係與其他一部分或者全部之變形例、詳細內容及補充說明等相互關聯的。另外，在以下實施方式中提及要素數等(包括個數、數值、量、範圍等)時，除了特別說明及原理上已經明確限定了特定之數量等除外，前述之特定數並非指固定之數量，而係可大於等於該特定數或可小於等於該特定數。而且，在以下實施方式中，除了特別說明及原理上已經明確了是必要時除外，前述之構成要素(包括要素步驟等)也並非是必須之要素。同樣地，在以下實施方式中提及之構成要素等形狀、位置關係等時，除了特別說明時及原理上已經明確了並非如此時，實質上包括與前述形狀等相近或者類似的。同理，前述之數值及範圍也同樣包括與其相近的。
以下根據附圖詳細說明本發明之實施方式。為了說明實施方式之所有圖中，原則上對具有同一功能之構件採用同一符號，省略掉重複之說明。另外，在除了需要特別說明的以外，對具有同一或同樣之部分原則上不進行重複說明。
另外，在實施方式所用之圖中，為了使圖面簡單易懂，有時會省略掉剖面圖之剖面線或者給平面圖加上剖面線。
(實施方式1)
本發明係一種具有非揮發性記憶體(非揮發性記憶元件、閃速記憶體、非揮發性半導體記憶體)之半導體裝置。非揮發性記憶體主要用浮置閘電極作為電荷累積部使用。在以下實施方式中，對於非揮發性記憶體，對以p溝道型MISFET(Metal Insulator Semiconductor Field Effect Transistor，即金屬絕緣半導體場效應電晶體)為基礎且使用了浮置閘電極之記憶胞進行說明。而且，以下實施方式中之極性(寫入、擦除、讀出時施加電壓之極性或載流子之極性)係用於說明以p溝道型MISFET為基礎之記憶胞之動作情況。在以n溝道型MISFET為基礎之情況下，藉由將施加電位、載流子之導電型等所有極性進行反轉，原理上來說可獲得同樣之動作。
下面參照附圖對本實施方式中之半導體裝置進行說明。
圖1至圖5係本實施方式中半導體裝置之主要部分之平面圖。圖6及圖7係將圖1至圖5所示之區域(記憶胞陣列區域)之一部分放大後之部分放大平面圖(主要部分之平面圖)；圖8至圖13係本實施方式中半導體裝置之主要部分之剖面圖；圖14係圖1至圖5所示區域(記憶胞陣列區域)之電路圖(等效電路圖)。本實施方式中之半導體裝置具有複數個記憶胞(非揮發性記憶胞)MC呈陣列狀(行列狀)排列之記憶胞陣列區域，圖1至圖5係記憶胞陣列區域之主要部分之平面圖。圖1至圖5係同一區域。但是，圖1僅示出了由元件隔離區域2確定之活性區域ACV之平面佈置圖；圖2係在圖1追加了控制閘電極CG與浮置閘電極FG後之平面佈置之平面圖；圖3係在圖2追加了接觸孔CT之平面佈置後之平面圖。圖4係在圖3追加了佈線M1(在圖4中為位元佈線M1B)之平面佈置後之平面圖；圖5係在圖4追加了佈線M2(在圖5中為源極佈線M2S與字元佈線M2W)之平面佈置後之平面圖。此外，圖1與圖2雖為平面圖，但為了使圖面更簡單易懂，在圖1中用剖面線表示活性區域ACV；在圖2中，對控制閘電極CG、浮置閘電極FG與活性區域(半導體區域MD、MS、SD)也附加了剖面線。在圖4與圖5中，用點劃線表示位於位元佈線M1B下方之浮置閘電極FG。圖6係將圖2中用雙點劃線包圍之區域RG放大後之放大圖。圖7係在圖6中追加了佈線M1(在圖7中為位元佈線M1B)之平面佈置後之平面圖。此外，圖7雖為平面圖，但為了使圖面更簡單易懂，給佈線M1(在圖7中為位元佈線M1B)加上了剖面線；用點劃線表示位於佈線M1(在圖7中為位元佈線M1B)下方之圖6中之各個部分(控制閘電極CG、浮置閘電極FG與活性區域(半導體區域MD、MS、SD))之平面佈置。圖8大致與圖2中A-A線位置上之剖面圖相對應(因此，也與圖6中A-A線位置上之剖面圖對應)；圖9大致與圖2中B-B線位置上之剖面圖相對應；圖10大致與圖2中C-C線位置上之剖面圖相對應；圖11大致與圖2中D-D線位置上之剖面圖相對應；圖12大致與圖2中E-E線位置上之剖面圖相對應；圖13大致與圖2中F-F線位置上之剖面圖相對應。
如圖1、圖8至圖13所示，在由具有如1~10Ωcm左右之比電阻、由p型單晶矽等形成之半導體基板(半導體晶圓)1上，形成有元件隔離區域2，以對元件進行隔離，且在由前述元件隔離區域2隔離(確定)之活性區域ACV中形成有n型阱NW。在記憶胞陣列區域之n型阱NW中，形成有由圖2、圖6及圖8等所示之存儲電晶體與控制電晶體(選擇電晶體)構成之非揮發性記憶體中之記憶胞(非揮發性記憶胞)MC。此外，圖1至圖5、圖14示出了取出記憶胞陣列區域中形成了6行×6列共計36個儲單元MC之區域，但是記憶胞陣列區域中形成記憶胞MC之個數可根據需要作各種變更。
在記憶胞陣列區域形成有呈陣列狀(行列狀)排列之複數個記憶胞MC，記憶胞陣列區域與其他區域被元件隔離區域2電隔離。也就是說，記憶胞陣列區域與在半導體基板1主面上呈陣列狀形成(配置、排列)之複數個記憶胞MC之區域相對應。因此，在記憶胞陣列區域中，複數個記憶胞(非揮發性記憶胞)MC呈陣列狀排列於半導體基板1主面中之X方向(第一方向)和Y方向(第二方向)上。此外，圖1至圖7、圖14等所示之Y方向(第二方向)係與X方向(第一方向)交叉之方向，優選Y方向(第二方向)與X方向(第一方向)垂直之方向。而且，X方向和Y方向與半導體基板1之主面平行。
形成在記憶胞陣列區域之非揮發性記憶體之記憶胞MC，係將具有控制閘電極(選擇閘電極)CG之控制電晶體(選擇電晶體)和具有浮置閘電極(記憶體用浮置閘電極)FG之存儲電晶體這兩個MISFET串聯而成之記憶胞。因此，各個記憶胞MC具有存儲電晶體和與前述存儲電晶體串聯之控制電晶體，其中，前述存儲電晶體具有浮置閘電極FG。
這裏，將具有用於累積電荷之浮置閘電極FG和位於前述浮置閘電極FG下方之閘極絕緣膜之MISFET(Metal Insulator Semiconductor Field Effect Transistor)稱作存儲電晶體(存儲用電晶體)；將具有閘極絕緣膜與控制閘電極CG之MISFET稱作控制電晶體(選擇電晶體、用於選擇記憶胞之電晶體)。因此，浮置閘電極(浮游閘電極)FG為存儲電晶體之閘電極；控制閘電極CG為控制電晶體之間電極，浮置閘電極FG與控制閘電極CG為構成非揮發性記憶體之記憶胞MC之閘電極。
下面對記憶胞MC之結構進行具體說明。
如圖8至圖13所示，非揮發性記憶體之記憶胞MC具有形成在半導體基板1上之n型阱NW中之源極用p型半導體區域MS、汲極用p型半導體區域MD以及源極/汲極兼用p型半導體區域SD。非揮發性記憶體之記憶胞MC進一步具有經由絕緣膜(閘極絕緣膜)GF1形成在半導體基板1(n型阱NW)上部之控制閘電極CG、以及經由絕緣膜(閘極絕緣膜)GF2形成在半導體基板1(n型阱NW)上部之浮置閘電極FG。具有p型半導體區域MS、MD、SD之n型阱NW形成在圖1所示之活性區域ACV中。
p型半導體區域MS、MD、SD形成在半導體基板1之n型阱NW中，從X方向上看，半導體區域SD佈置在半導體區域MS和半導體區域MD之間。控制閘電極CG經由絕緣膜GF1形成在半導體區域MS與半導體區域SD之間上方之半導體基板1(n型阱NW)之上部，且按半導體基板1之主面上之Y方向延伸。浮置閘電極FG經由絕緣膜GF2形成在半導體區域MD與半導體區域SD之間上方之半導體基板1(n型阱NW)之上部，且在半導體基板1之主面上按Y方向延伸。因此，從X方向上看，控制閘電極CG、半導體區域SD以及浮置閘電極FG位於半導體區域MS和半導體區域MD之間，控制閘電極CG位於半導體區域MS一側，浮置閘電極FG位於半導體區域MD一側，半導體區域SD位於控制閘電極CG和浮置閘電極FG之間。
如上前述，在各個記憶胞MC中，存儲電晶體和控制電晶體按X方向排列，且存儲電晶體之源極區域和控制電晶體之汲極區域共用一個半導體區域SD。
形成於控制閘電極CG和半導體基板1(n型阱NW)之間之絕緣膜GF1(即控制閘電極CG下方之絕緣膜GF1)具有控制電晶體之閘極絕緣膜之功能。浮置閘電極FG和半導體基板1(n型阱NW)之間之絕緣膜GF2(即浮置閘電極FG下方之絕緣膜GF2)具有存儲電晶體之閘極絕緣膜之功能。絕緣膜GF1、GF2例如可由氧化矽膜等形成。
半導體區域MS係一個具有控制電晶體之源極區域功能之半導體區域，半導體區域MD係一個具有存儲電晶體之汲極區域功能之半導體區域。半導體區域SD為兼備控制電晶體之汲極區域和存儲電晶體之源極區域功能之半導體區域。半導體區域MS、MD、SD由已導入了p型雜質(例如硼等)之半導體區域(p型雜質擴散層)構成，但也可分別為LDD(lightly doped drain)構造。
即，半導體區域MS具有p-型半導體區域MSb和具有比p-型半導體區域MSb之雜質濃度高之p+型半導體區域MSa；半導體區域MD具有p-型半導體區域MDb和具有比p-型半導體區域MDb之雜質濃度高之p+型半導體區域MDa；半導體區域SD具有p-型半導體區域SDb和具有比p-型半導體區域SDb之雜質濃度高之p+型半導體區域SDa。p+型半導體區域MSa之結深比p-型半導體區域MSb深，且雜質濃度比p-型半導體區域MSb之雜質濃度高；p+型半導體區域MDa之結深比p-型半導體區域MDb深，且雜質濃度比p-型半導體區域MDb之雜質濃度高；p+型半導體區域SDa之結深比p-型半導體區域SDb深，且雜質濃度比p-型半導體區域SDb之雜質濃度高。在浮置閘電極FG與控制閘電極CG之側壁上，形成有由氧化矽等絕緣體(絕緣膜)構成之側壁絕緣膜(側壁、側壁隔離物)SW。
半導體區域MS之p-型半導體區域MSb相對於控制閘電極CG之側壁自對準地形成，半導體區域MS之p+型半導體區域MSa相對於控制閘電極CG側壁上之側壁絕緣膜SW之側面自對準地形成。因此，低濃度p-型半導體區域MSb形成在控制閘電極CG側壁上之側壁絕緣膜SW下方，高濃度p+型半導體區域MSa形成在低濃度p-型半導體區域MSb之外側。結果，低濃度p-型半導體區域MSb鄰接控制電晶體之溝道區域(形成在控制閘電極CG下方之溝道區域)而形成；高濃度p+型半導體區域MSa形成為鄰接低濃度p-型半導體區域MSb，且與控制電晶體之溝道區域(形成在控制閘電極CG下方之溝道區域)之間之距離為一個p-型半導體區域MSb的量。
半導體區域MD之p-型半導體區域MDb相對於浮置閘電極FG之側壁自對準地形成，半導體區域MD之p+型半導體區域MDa相對於浮置閘電極FG側壁上之側壁絕緣膜SW之側面自對準地形成。因此，低濃度p-型半導體區域MDb形成在浮置閘電極FG側壁上之側壁絕緣膜SW下方，高濃度p+型半導體區域MDa形成在低濃度p-型半導體區域MDb之外側。結果，低濃度p-型半導體區域MDb鄰接存儲電晶體之溝道區域(形成在浮置閘電極FG下方之溝道區域)而形成，高濃度p+型半導體區域MDa形成為鄰接低濃度p-型半導體區域MDb，且與存儲電晶體之溝道區域(形成在浮置閘電極FG下方之溝道區域)之間之距離為一個p-型半導體區域MDb的量。
半導體區域SD之p-型半導體區域SDb相對於控制閘電極CG之側壁與浮置閘電極FG之側壁自對準地形成，半導體區域SD之p+型半導體區域SDa相對於控制閘電極CG側壁上之側壁絕緣膜SW之側面及浮置閘電極FG側壁上之側壁絕緣膜SW之側面自對準地形成。因此，低濃度p-型半導體區域SDb形成在控制閘電極CG側壁上之側壁絕緣膜SW下方及浮置閘電極FG側壁上之側壁絕緣膜SW下方，高濃度p+型半導體區域SDa形成在低濃度p-型半導體區域SDb之外側。結果，低濃度p-型半導體區域SDb形成在與控制電晶體之溝道區域(形成在控制閘電極CG下方之溝道區域)鄰接之區域和與存儲電晶體之溝道區域(形成在浮置閘電極FG下方之溝道區域)鄰接之區域。高濃度p+型半導體區域SDa與低濃度p-型半導體區域SDb相接，但與控制電晶體之溝道區域(形成在控制閘電極CG下方溝道區域)之間之距離為一個p-型半導體區域SDb的量，而且與存儲電晶體之溝道區域(形成在浮置閘電極FG下方之溝道區域)之間之距離為一個p-型半導體區域SDb的量。
控制閘電極CG下之絕緣膜GF1下方形成有控制電晶體之溝道區域，在浮置閘電極FG下之絕緣膜GF2下方形成有存儲電晶體之溝道區域。在各個記憶胞MC中，控制電晶體與存儲電晶體之溝道長度方向(閘極長度方向)為X方向，各個記憶胞MC之控制電晶體與存儲電晶體之溝道寬度方向(閘極寬度方向)為Y方向。
控制閘電極CG由導電體(導電體膜)形成，優選由p型多晶矽(導入了雜質之多晶矽、摻雜多晶矽)之類之矽膜形成；浮置閘電極FG由導電體(導電體膜)形成，優選由p型多晶矽(導入了雜質之多晶矽、摻雜多晶矽)之類之矽膜形成。具體地說就是，控制閘電極CG與浮置閘電極FG由已被圖案化之矽膜形成，導入了雜質(優選導入p型雜質)且電阻率低。
在半導體基板1上形成有絕緣膜(層間絕緣膜)IL1作為層間絕緣膜，以覆蓋控制閘電極CG、浮置閘電極FG及側壁絕緣膜SW。絕緣膜IL1由氧化矽膜之單體膜形成，或者由氮化矽膜和形成在前述氮化矽膜上且比前述氮化矽膜厚之氧化矽膜之疊層膜等形成。且對絕緣膜IL1之上表面進行平坦化。
在絕緣膜IL1上形成有接觸孔(開口部、通孔)CT，在接觸孔CT內填埋有作為導電體部(連接用導體部)之導電性柱塞PG。柱塞PG由形成在接觸孔CT之底部與側壁上較薄之阻擋導體膜(如鈦膜、氮化鈦膜或其疊層膜)、以及以填埋接觸孔CT之方式形成在前述阻擋導體膜上之主導體膜(如鎢膜)形成，為簡化附圖，在圖8與圖10至圖12中，將構成柱塞PG之阻擋導體膜與主導體膜一體化示出。
接觸孔CT和已填埋在前述接觸孔CT內之柱塞PG形成在汲極用半導體區域MD(p+型半導體區域MDa)、源極用半導體區域MS(p+型半導體區域MSa)與控制閘電極CG(字元線)之上部等。在各個接觸孔CT之底部露出半導體基板1之主面之一部分，如露出汲極用半導體區域MD(p+型半導體區域MDa)之一部分、源極用半導體區域MS(p+型半導體區域MSa)之一部分或者控制閘電極CG(字元線)之一部分等，柱塞PG與前述露出部(接觸孔CT底部之露出部)相接而電連接。
在已填埋有柱塞PG之絕緣膜IL1上，形成有構成第一層(最下層)佈線層即第一佈線層之佈線(佈線層)M1。佈線M1例如為金屬鑲嵌結構佈線(掩埋佈線)，並填埋設置在絕緣膜IL2上之佈線槽中，其中，前述絕緣膜IL2形成於絕緣膜IL1上。在將佈線M1作為用金屬鑲嵌結構形成之金屬鑲嵌結構佈線(掩埋佈線)之情況下，例如可將前述佈線M1作為銅佈線(掩埋銅佈線)。佈線M1經由柱塞PG與汲極用半導體區域MD(p+型半導體區域MDa)、源極用半導體區域MS(p+型半導體區域MSa)或者控制閘電極CG(字元線)等電連接。
此外，本實施方式中之半導體裝置係一個具有形成在半導體基板1上之複數個佈線層(多層佈線構造)之半導體裝置，佈線M1形成在前述複數個佈線層(多層佈線構造)中最下層之佈線層(以下稱為第一佈線層)中，佈線M2形成在前述複數個佈線層(多層佈線構造)中由下至上之第二個佈線層(以下稱為第二佈線層)中。在圖4、圖7至圖13中，用經由柱塞PG與汲極用半導體區域MD(p+型半導體區域MDa)電連接之位元佈線(位元線用佈線)M1B表示佈線M1。
在已填埋有佈線M1之絕緣膜IL2上形成有構成第二層佈線層即第二佈線層之佈線(佈線層)M2。例如佈線M2為金屬鑲嵌結構佈線(掩埋佈線)，在已填埋有佈線M1之絕緣膜IL2上由下至上依次形成有絕緣膜IL3、IL4，設置在前述絕緣膜IL4中之佈線槽裏填埋有佈線M2。在將佈線M2作為利用金屬鑲嵌結構形成之金屬鑲嵌結構佈線(掩埋佈線)時，如可將佈線M2作為銅佈線(掩埋銅佈線)，也可將佈線M2作為雙金屬鑲嵌結構佈線。此時，佈線M2經由與佈線M2一體形成之通孔部(填埋在絕緣膜IL3上形成之孔部VH之導體部)電連接於佈線M1。在佈線M2為單金屬鑲嵌結構佈線之情況下，佈線M2和形成在佈線M2下部之通孔部(填埋形成於絕緣膜IL3上之孔部VH之導體部)在不同之製程中形成。
在圖5、圖10及圖11中示出了與控制閘電極CG電連接之字元佈線(字元線用佈線)M2W、與源極用半導體區域MS(p+型半導體區域MSa)電連接之源極佈線(源極線用佈線)M2S作為說明佈線M2之佈線情況。也就是說，如圖10所示，字元佈線M2W經由與字元佈線M2W一體形成之通孔部(填埋形成於絕緣膜IL3上之孔部VH之導體部)與佈線(佈線部)M1W電連接，因前述佈線M1W經由柱塞PG與控制閘電極CG電連接，字元佈線M2W也因此而與控制閘電極CG電連接。如圖11所示，源極佈線M2S經由與源極佈線M2S一體形成之通孔部(填埋形成於絕緣膜IL3上之孔部VH之導體部)與佈線(佈線部)M1S電連接，前述佈線M1S經由柱塞PG與源極用半導體區域MS電連接，源極佈線M2S由此而與源極用半導體區域MS電連接。佈線M1S、M1W由形成在第一佈線層之佈線M1形成，佈線M1S係用於將源極用半導體區域MS提升到第二佈線層之源極佈線M2S之佈線，佈線M1W係用於將控制閘電極CG提升到第二佈線層之字元佈線M2W之佈線。
在已填埋有佈線M2之絕緣膜IL4上，形成有更上層之佈線層(佈線)和絕緣膜，這裏省略圖示與說明。佈線M1、M2與比佈線M1、M2更上層之上層佈線並不限於金屬鑲嵌結構佈線(掩埋佈線)，還能夠藉由對佈線用導電體膜進行圖案化而形成，例如可為鎢佈線或者鋁佈線等。
圖15至圖17係將佈線用導電膜圖案化而形成佈線M1、M2時本實施方式中半導體裝置之主要部分之剖面圖，圖15與圖8相對應，圖16與圖9相對應，圖17與圖10相對應。
在圖15至圖17所示之情況下，在已填埋有柱塞PG之絕緣膜IL1上形成佈線用導電膜並將前述導電體膜進行圖案化，由此形成佈線M1(含位元佈線M1B)，為了覆蓋前述佈線M1而形成了層間絕緣膜即絕緣膜IL2a。在前述絕緣膜IL2a上形成有孔部(導通孔、開口部、通孔)VHa，並在孔部VHa內填埋有導電性與上述柱塞PG的相同之柱塞(連接用導體部)PGa。在已填埋有柱塞PGa之絕緣膜IL2a上，形成佈線用導電膜並將前述導電體膜進行圖案化，從而形成佈線M2(含源極佈線M2S與字元佈線M2W)，為了覆蓋前述佈線M2而形成了層間絕緣膜即絕緣膜IL4a。不僅在本實施方式中，在後述之實施方式2至實施方式10中，也可藉由金屬鑲嵌結構形成佈線M1、M2，或者藉由將佈線用導電體膜進行圖案化而形成佈線M1、M2。
接下來，對構成記憶胞陣列之記憶胞MC間之關係進行說明。
圖2與圖14都示出了在半導體基板1之主面(更確切地說為記憶胞陣列區域)上呈陣列狀佈置有複數個非揮發性記憶體之記憶胞MC之情況。即，在圖2與圖14中，用點劃線包圍之區域構成一個記憶胞MC，前述區域在X方向和Y方向上呈陣列狀(行列狀)排列即形成記憶胞陣列區域。在圖7與圖8所示之區域(與圖2中之區域RG對應之區域)中形成有在X方向上相鄰之兩個記憶胞MC，前述兩個記憶胞MC共用一個汲極區域(半導體區域MD)。由共用一個汲極區域(半導體區域MD)之兩個記憶胞MC構成之區域RG成為重複出現之單位區域，前述單位區域(區域RG)在X方向和Y方向上重複排列而形成記憶胞陣列區域。
因此，在各個記憶胞MC中，汲極用半導體區域MD、浮置閘電極FG、半導體區域SD、控制閘電極CG及源極用半導體區域MS按X方向排列佈置，由圖2可知，夾著汲極用半導體區域MD且在X方向上相鄰之兩個記憶胞MC共用前述汲極用半導體區域MD。夾著源極用半導體區域MS且在X方向上相鄰之兩個記憶胞MC共用前述源極用半導體區域MS。
圖2中也示出了在X方向和Y方向上呈陣列狀(行列狀)佈置之複數個記憶胞MC中，在Y方向上排列之記憶胞MC之控制閘電極CG在Y方向上彼此連接而一體形成。即，圖2中在Y方向上延伸之一個控制閘電極CG形成在按Y方向排列之複數個記憶胞MC之控制閘電極上，根據在X方向上排列之儲單元MC之個數，在X方向上排列佈置有複數個按Y方向延伸之控制閘電極CG。因此，各個控制閘電極CG在圖2中之Y方向上延伸，兼作將圖2中按Y方向延伸之複數個記憶胞MC之控制閘電極和圖2中按Y方向排列之複數個記憶胞MC之控制閘電極彼此電連接之字元線WL(字元線WL在圖14中示出)。
圖2也示出了在X方向和Y方向上呈陣列狀佈置之複數個記憶胞MC之浮置閘電極FG互不連接而係相互分離之情況。即，每一個記憶胞MC都設置有獨立之浮置閘電極FG。因此，浮置閘電極FG在Y方向上延伸，浮置閘電極FG在Y方向上之尺寸(長度L1)比浮置閘電極FG在X方向上之尺寸(寬度W2)大(L1>W2)，但是按Y方向排列之記憶胞MC之浮置閘電極FG互不連接。由圖6、圖9也可得知，各個浮置閘電極FG在Y方向之兩端部附近之區域位於元件隔離區域2上，比此區域(Y方向之兩端部附近區域)更靠內之內側區域位於n型阱NW上之閘極絕緣膜GF2上。佈線M1、M2不與各個浮置閘電極FG連接。
圖2也示出了在X方向和Y方向上呈陣列狀佈置之複數個記憶胞MC中，在圖2中按Y方向排列之記憶胞MC之源極用半導體區域MS在Y方向上彼此連接而一體形成。即，在圖2中按Y方向延伸之半導體區域MS形成圖2中在Y方向上排列之複數個記憶胞MC之各個源極區域，且在X方向上佈置有複數個前述按Y方向延伸之半導體區域MS。因此，各個半導體區域MS按圖2中之Y方向延伸，並兼作將圖2中按Y方向排列之複數個記憶胞MC之源極區域彼此電連接之源極線SL(源極線SL在圖14中示出)。
如圖2所示，呈陣列狀佈置在X方向和Y方向上之複數個記憶胞MC中，按Y方向排列之記憶胞MC之汲極用半導體區域MD彼此位於Y方向之同一條直線上，但互不連接，而且因之間具有元件隔離區域2而被電隔離。
如圖2所示，呈陣列狀佈置在X方向和Y方向上之複數個記憶胞MC中，按Y方向排列之記憶胞MC之半導體區域SD彼此位於Y方向之同一條直線上，但互不連接，而且因之間具有元件隔離區域2而被電隔離。
由圖4、圖7至圖13可知，位元佈線M1B係在形成於半導體基板1上之複數個佈線層(多層佈線構造)中最下層之佈線層(第一佈線層)上形成之佈線，如圖4所示，位元佈線M1B按X方向延伸。位元佈線M1B係構成位元線BL(位元線BL在圖14中示出)之佈線。即，位元佈線M1B係將呈陣列狀佈置在X方向和Y方向上之複數個記憶胞MC中按X方向排列之記憶胞MC之汲極用半導體區域MD彼此連接(電連接)之佈線(位元線、位元線用佈線)。也就是說，位元佈線M1B係將按X方向排列之記憶胞MC之存儲電晶體之汲極區域(半導體區域MD)彼此連接之佈線。因此，位元佈線M1B在按X方向排列之複數個記憶胞MC上延伸，在位元佈線M1B下方，佈置有按X方向排列之各個記憶胞MC之汲極用半導體區域MD、浮置閘電極FG、半導體區域SD、控制閘電極CG以及源極用半導體區域MS。由於位元佈線M1B在按X方向排列之複數個記憶胞MC之各個半導體區域MD上延伸，所以位元佈線M1B可經由柱塞PG與前述半導體區域MD電連接。因此，成為以下狀態：即按X方向排列之複數個記憶胞MC之半導體區域MD彼此之間經由柱塞PG及位元佈線M1B而電連接之狀態。
如上前述，呈陣列狀佈置在X方向和Y方向上之複數個記憶胞MC中，按Y方向排列之記憶胞MC之源極用半導體區域MS在Y方向上彼此連接，前述在Y方向上彼此連接之半導體區域MS經由柱塞PG及佈線M1S與源極佈線M2S電連接。由圖5、圖8及圖11可知，前述源極佈線M2S係在形成於半導體基板1上之複數個佈線層(多層佈線構造)中由下至上之第二個佈線層(第二佈線層)上形成之佈線，也就是說，前述源極佈線M2S形成在比佈線M1(第一佈線層)更上一層之佈線層(第二佈線層)中，如圖5所示，在半導體區域MS中前述源極佈線M2S按Y方向延伸。
如上前述，呈陣列狀佈置在X方向和Y方向上之複數個記憶胞MC中，按Y方向排列之記憶胞MC之控制閘電極CG在Y方向上彼此連接，但前述在Y方向彼此連接之控制閘電極CG經由柱塞PG及佈線M1W而與字元佈線M2W電連接。由圖5、圖8及圖10可知，前述字元佈線M2W係在形成於半導體基板1上之複數個佈線層(多層佈線構造)中由下至上之第二個佈線層(第二佈線層)上形成之佈線層，即，前述字元佈線M2W係在比佈線M1(第一佈線層)更上一層之佈線層(第二佈線層)上形成之佈線，如圖5所示，在控制閘電極CG上前述字元佈線M2W按Y方向延伸。佈線M1S、M1W係在與位元佈線M1B同層(第一佈線層)之佈線層上形成之佈線，但為了使佈線M1S、M1W不與位元佈線M1B接觸而避開位元佈線M1B設置。
接下來，對本實施方式中半導體裝置之動作進行說明。圖18至圖21係說明本實施方式中半導體裝置之動作例之說明圖，圖18係「寫入」動作，圖19係「擦除(電擦除)」動作，圖20係「讀出」動作，圖21係「擦除(藉由紫外線進行擦除)」動作。圖18至圖20中記載了「寫入」(圖18)、「擦除」(圖19)與「讀出」(圖20)動作時，施加在選擇記憶胞之汲極區域(半導體區域MD)之電壓Vd、施加在控制閘電極CG上之電壓Vcg、施加在源極區域(半導體區域MS)之電壓Vs以及施加在n型阱NW之基極電壓Vb之情況。此外，圖18至圖20係電壓施加條件之一例，但並不僅限於此，還可根據需要作各種變更。在本實施方式中，將對存儲電晶體之浮置閘電極FG注入載流子(這裏係指空穴)定義為「寫入」。
在進行「寫入」動作時，例如藉由將圖18所示之電壓施加在進行寫入之選擇記憶胞之各個部位，以將空穴注入選擇記憶胞之浮置閘電極FG。此時，電流在源汲極之間(半導體區域MS、MD間)流動，同時熱空穴被從汲極區域(半導體區域MD)一側注入浮置閘電極FG。
在進行「擦除」動作時，例如藉由將圖19所示之電壓施加在進行擦除動作之選擇記憶胞之各個部位，以將空穴(空穴)從選擇記憶胞之浮置閘電極FG取到汲極區域(半導體區域MD)。
在進行「讀出」動作時，例如藉由將圖20所示之電壓施加在進行讀出動作之選擇記憶胞之各個部位。以使選擇記憶胞之控制電晶體(選擇電晶體)成為導通狀態。此時，在空穴累積在浮置閘電極FG之狀態(即寫入狀態)下，由於存儲電晶體也為導通狀態，所以電流(讀出電流)將在源極區域(半導體區域MS)和汲極區域(半導體區域MD)之間流動。另一方面，在浮置閘電極FG幾乎沒有累積空穴之狀態(即擦除狀態)下，由於存儲電晶體為截止狀態，所以電流(讀出電流)幾乎不會在源極區域(半導體區域MS)和汲極區域(半導體區域MD)之間流動。由此，可以此分辨出寫入狀態和擦除狀態。
如圖21所示，也可以藉由紫外線進行「擦除」動作。此時，藉由用紫外線UV照射記憶胞陣列區域來啟動累積在浮置閘電極FG中之空穴，並使前述已啟動之空穴隧穿浮置閘電極FG下之閘極絕緣膜(絕緣膜GF2)，由此可使浮置閘電極FG成為幾乎未累積空穴之狀態(即擦除狀態)。在藉由紫外線進行擦除時，無需功耗，而係對所有位一次性進行刪除。
接下來，對本實施方式中之半導體裝置之主要特徵進行說明。
本案發明人對具有呈陣列狀排列之浮置閘電極之記憶胞之半導體裝置進行了研究，明確了將會產生如下問題。
即，儘管在半導體基板之主面上形成有複數個層間絕緣膜，但是水分、離子(例如Na+離子等陽離子)等會從層間絕緣膜往下方擴散，並到達浮置閘電極，從而導致非揮發性記憶體對存儲資訊之保存特性下降。這是由於如果已擴散到層間絕緣膜中之水分、離子存在於已進行寫入動作之記憶胞之浮置閘電極周圍，將會取消(抵消)累積在浮置閘電極之電荷，而本應累積在浮置閘電極之電荷看上去就少了(累積在浮置閘電極之實效電荷量減少)之故。如果出現前述現象，則會使以浮置閘電極作為閘極之存儲電晶體之閾值發生變化，在從已進行寫入動作之記憶胞進行讀出時，便有可能錯誤地作為擦除狀態而被讀出。因此，為了提高非揮發性記憶體對存儲資訊之保存特性，最好能夠儘量抑制水分、離子(例如Na+離子等陽離子)等從上層之層間絕緣膜擴散到浮置閘電極。
在本實施方式中，藉由對位元佈線M1B進行改進，解決了上述問題。
位元佈線M1B係將按X方向排列之複數個記憶胞MC之汲極用半導體區域MD彼此連接之佈線，並在X方向上延伸。由於各個記憶胞MC具有浮置閘電極FG，所以前述浮置閘電極FG也位於位元佈線M1B下方。本實施方式之一個主要特徵係，位元佈線M1B之寬度W1(圖7與圖9中示出)比浮置閘電極FG之長度L1(圖6與圖9中示出)大(即，W1>L1)。這裏之浮置閘電極FG之長度L1與浮置閘電極FG在Y方向上之尺寸相對應，位元佈線M1B之寬度W1與位元佈線M1B在Y方向上之尺寸相對應。藉由將位元佈線M1B之寬度W1設定為比浮置閘電極FG之長度L1大(W1>L1)，從平面上看將成為浮置閘電極FG被位元佈線M1B覆蓋之狀態。
這裏所謂「平視」或者「平面上看」等時，係指在與半導體基板1之主面平行之平面上所看到之情形。這裏所謂「上下方向」等時，係指與半導體基板1之厚度方向平行之方向。這在對本實施方式1及以下實施方式2至實施方式10都適用。
從上下方向看時，絕緣膜IL1位於浮置閘電極FG和位元佈線M1B之間，且浮置閘電極FG不與位元佈線M1B接觸。因此，浮置閘電極FG不與位元佈線M1B電連接。另一方面，從與半導體基板1之主面平行之平面上平視時(即平面地觀看時)，係一種浮置閘電極FG被位元佈線M1B覆蓋，且浮置閘電極FG不從位元佈線M1B露出之狀態。即位元佈線M1B覆蓋整個浮置閘電極FG之狀態，在整個浮置閘電極FG之正上方具有位元佈線M1B。換句話說，從平面上看，係一種各個浮置閘電極FG平面內含於位元佈線M1B之狀態。再換句話說就是，位元佈線M1B佈置在各個浮置閘電極FG之各條邊之外側。
與本實施方式不同，在浮置閘電極FG之正上方不具有佈線M1之情況下，水分、離子(例如Na+離子等陽離子)等將很容易從比絕緣膜IL1更上層之絕緣膜(絕緣膜IL2、IL3、IL4及更上層之絕緣膜)往下方擴散而到達浮置閘電極FG，這將導致非揮發性記憶體對存儲資訊之保存特性下降。
對此，在本實施方式中，用位元佈線M1B來防止水分、離子(例如Na+離子等陽離子)等從比絕緣膜IL1更上層之絕緣膜(絕緣膜IL2、IL3、IL4及更上層之絕緣膜)向浮置閘電極FG擴散，這是由於水分、離子(例如Na+離子等陽離子)等雖容易在絕緣膜中擴散，但卻不容易在佈線類之金屬膜中擴散之故。將位元佈線M1B佈置在浮置閘電極FG之上方，從平面上看，成為一種浮置閘電極FG被位元佈線M1B覆蓋之狀態，由此，位元佈線M1B便可防止水分、離子(例如Na+離子等陽離子)等向位元佈線M1B下方擴散，從而可減少到達浮置閘電極FG之水分、離子等量。到進行擦除動作前為止，由於累積在浮置閘電極FG之電荷得到可靠地保存，所以可提高非揮發性記憶體對存儲資訊之保存特性。結果，可提高具有非揮發性記憶體之半導體裝置之性能。
在本實施方式中，由於整個浮置閘電極被位元佈線M1B覆蓋，所以從平面上看，從浮置閘電極FG在Y方向上之端部到位元佈線M1B在Y方向上之端部之距離L2(圖7與圖9中示出)大於0(即，L2>0)。如果增大前述距離L2，則可進一步減少繞過位元佈線M1B到達浮置閘電極FG之水分、離子(例如Na+離子等陽離子)量。從此觀點出發，優選將從浮置閘電極FG在Y方向上之端部到位元佈線M1B在Y方向上之端部之平面上之距離L2設為0.4 μm以上(即，L20.4 μm)。由此便可進一步提高非揮發性記憶體對存儲資訊之保存特性。因此，可進行如下設計：即在考慮拓寬位元佈線M1B可進行平面佈置之佈線寬度(佈線寬度之限界)之同時，儘量增大位元佈線M1B之寬度W1(至少比浮置閘電極FG之長度L1大，優選比浮置閘電極FG之長度L1大0.8 μm以上)。
優選進行下述設計：對浮置閘電極FG和位元佈線M1B之相對位置進行設計，以保證從平面上看，浮置閘電極FG在Y方向上之中央部分位於位元佈線M1B在Y方向上之中央部分之位置上。此時，浮置閘電極FG對於Y方向上之兩個端部之上述長度L2為同樣之長度。由此，便可在以某種程度抑制位元佈線M1B之寬度W1增加之同時，還可有效地減少繞過位元佈線M1B到達浮置閘電極FG之水分、離子(例如Na+離子等陽離子)量。因此，既可提高非揮發性記憶體對存儲資訊之保存特性，也可使記憶胞陣列高密度化。
由於使覆蓋浮置閘電極FG之第一佈線層之佈線部(抑制水分、離子向浮置閘電極FG擴散之佈線部)兼作位元佈線M1B，所以可獲得效率良好之佈線平面佈置之效果。
與後述之實施方式2(圖22與圖23)相比，本實施方式(圖4與圖7)中，由於可將佈線M1(位元佈線M1B)高密度地鋪設在記憶胞陣列區域，所以可進一步減少比佈線M1更上層之佈線層之高度差。
(實施方式2)
圖22與圖23係本實施方式中半導體裝置之主要部分之平面圖，圖22相當於實施方式1中之圖4，圖23相當於實施方式1中之圖7。
在實施方式1中，如圖4與圖7所示，位元佈線M1B以相同之寬度W1在X方向上延伸，位元佈線M1B之寬度(Y方向上之尺寸)在X方向上之任何一個位置都相同。對此，在本實施方式中，位元佈線M1B中在浮置閘電極FG上延伸部分之寬度W1與實施方式1(圖4與圖7)之情況相同，但是從平面上看，與浮置閘電極FG分開之部分之寬度W1a(圖23中示出)比寬度W1小(即，W1a<W1)。本實施方式之其他結構與實施方式1相同。
在實施方式1(圖4與圖7)之位元佈線M1B中，在抑制水分、離子(例如Na+離子等陽離子)等向浮置閘電極FG擴散之抑制作用方面，從平面上看離浮置閘電極FG較遠之區域要比從平面上看離浮置閘電極FG較近之區域之抑制作用小。因此，不僅在實施方式1(圖4與圖7)中之位元佈線M1B之情況下，在圖22與圖23所示之本實施方式中之位元佈線M1B之情況下，也可藉由利用前述位元佈線M1B減少到達浮置閘電極FG之水分及離子量，從而可提高用非揮發性記憶體對存儲資訊之保存特性。結果，可提高具備非揮發性記憶體之半導體裝置之性能。
在位元佈線M1B中，在浮置閘電極FG上延伸之部分之寬度W1比浮置閘電極FG之長度(Y方向上之尺寸)L1大(W1>L1)，這是實施方式1和本實施方式之共同點。實施方式1與本實施方式之不同點在於：從平面上看離浮置閘電極FG較遠之部分之寬度不同。因此，實施方式1和本專利申請書之其他任一實施方式中，都係一種各個浮置閘電極F內含於位元佈線M1B中，即位元佈線M1B覆蓋整個浮置閘電極FG之狀態。換句話說，位元佈線M1B佈置在各個浮置閘電極FG之各條邊之外側。
在圖22與圖23所示之本實施方式之位元佈線M1B中，由於位元佈線M1B覆蓋整個各個浮置閘電極，所以從平面上看從浮置閘電極FG之端部到位元佈線M1B之端部之距離L2、L3大於零(即，L2、L3>0)。增大前述距離L2、L3，便可減少繞過位元佈線M1B到達浮置閘電極FG之水分及離子量。按照前述觀點，更優選將從浮置閘電極FG之端部(外周部)到位元佈線M1B之端部(外周部)之距離L2、L3設定在0.4 μm以上(即，L2、L30.4 μm)。由此便可進一步提高非揮發性記憶體對存儲資訊之保存特性。此時，從平面上看，距離L2(圖23中示出)與從浮置閘電極FG在Y方向上之端部到位元佈線M1B在Y方向上之端部之距離相對應，距離L3(圖23中示出)與從浮置閘電極FG在X方向上之端部到位元佈線M1B在X方向上之端部之距離相對應。
圖4與圖7所示之實施方式1中之位元佈線M1B與圖22與圖23所示之本實施方式中之位元佈線M1B之共同點，係位元佈線M1B中在浮置閘電極FG上延伸之部分之寬度W1比浮置閘電極FG在Y方向上之尺寸L1大(即，W1>L1)。由此，便成為各個浮置閘電極FG平面內含於位元佈線M1B中之狀態，並可借助位元佈線M1B減少到達浮置閘電極FG之水分及離子量。因此，可提高非揮發性記憶體對存儲資訊之保存特性。
(實施方式3)
非揮發性記憶體之擦除動作有以下兩種方式：即如圖19所示之將規定電壓施加在進行擦除之選擇記憶胞之各個部位而進行電擦除之方式和如圖21所示之藉由照射紫外線進行擦除之方式。由此，實施方式1、實施方式2中之半導體裝置便能可靠地進行電擦除動作。另一方面，實施方式1、實施方式2中半導體裝置，還可利用紫外線在半導體裝置內部之散射光，使藉由紫外線照射進行擦除成為可能。也就是說，由於紫外線可繞過位元佈線M1B到達浮置閘電極FG，所以可藉由紫外線進行擦除動作。但是，在位元佈線M1B覆蓋了整個浮置閘電極FG之狀態下，紫外線因被位元佈線M1B遮斷而不能順利地到達浮置閘電極FG，因此有可能導致藉由紫外線照射進行擦除之效率下降。此時，需要採取增加進行擦除動作時紫外線之照射時間等措施。
因此，本實施方式3與後述之實施方式4中，在位元佈線M1B設置開口部(OP1、OP2)，紫外線便會從前述開口部(OP1、OP2)到達浮置閘電極FG。由此便可提高藉由紫外線照射進行擦除之效率。下面對設在位元佈線M1B之開口部做具體說明。
圖24與圖25係本實施方式中半導體裝置之主要部分之平面圖，圖24與實施方式2中之圖22相對應，圖25與實施方式2中之圖23相對應，圖26與圖27為本實施方式中半導體裝置之主要部分之剖面圖，圖26與實施方式1中之圖8相對應，圖27與實施方式1中之圖9相對應。因此，圖26大致與圖25中A-A線位置上之剖面圖相對應，圖27大致與圖24中B-B線位置上之剖面圖相對應。
圖24至圖27所示之本實施方式中之半導體裝置，除了在位元佈線M1B上設有開口部(通孔)OP1這點與實施方式2不同以外，其他結構都與實施方式2中之半導體裝置相同，所以這裏僅對與實施方式2之不同點即開口部OP1進行說明(省略其他部分之說明)。
在本實施方式中，將開口部OP1設在位元佈線M1B處，從平面上看，前述開口部OP1以被浮置閘電極FG內含之方式形成。換句話說，開口部OP1佈置在比各個浮置閘電極FG之各條邊都更靠內之內側。也就是說，在各個位元佈線M1B中，對位於位元佈線M1B下方之各個浮置閘電極FG都設有開口部OP1，各個開口部OP1之平面尺寸(平面面積)比浮置閘電極FG之平面尺寸(平面面積)小。由圖25可知，開口部OP1平面內含於浮置閘電極FG中。因此，係一種在各個開口部OP1之正下方具有浮置閘電極FG之狀態。開口部OP1內被絕緣膜IL2填滿。由於開口部OP1之正下方具有浮置閘電極FG之一部分，所以可將開口部OP1看做是從平面上看使浮置閘電極FG部分露出之開口部。也就是說，在本實施方式之位元佈線M1B中形成有使佈置在位元佈線M1B下方之浮置閘電極FG部分露出之開口部OP1。
在本實施方式中，藉由在位元佈線M1B中設置開口部OP1(使浮置閘電極FG部分露出之開口部OP1)，便可確保紫外線經由開口部OP1照射到浮置閘電極FG上，因此可提高藉由紫外線照射進行擦除動作之効率。
在已累積了電荷之浮置閘電極FG中，電場容易集中之部位係浮置閘電極FG之端部(外周部)附近。尤其更容易集中在浮置閘電極FG之角部。因此，本實施方式在提高非揮發性記憶體對存儲資訊之保存特性方面，尤其在使水分、離子(例如Na+離子等陽離子)等難以擴散到電場容易集中之浮置閘電極FG之端部(外周部)附近方面特別有效。但是，與本實施方式不同，為了使浮置閘電極FG平面內含於開口部，而在位元佈線M1B上設置平面尺寸(平面面積)大於浮置閘電極FG之前述開口部時，由於整個浮置閘電極FG從前述開口部露出，所以水分、離子(例如Na+離子等陽離子)等容易擴散到電場容易集中之浮置閘電極FG之端部(外周部)附近。
對此，在本實施方式中，在位元佈線M1B上設置平面內含於浮置閘電極FG之開口部OP1，即在被浮置閘電極FG平面內含之位置上和以被浮置閘電極FG平面內含之大小設置開口部OP1。即開口部OP1與浮置閘電極FG之關係為：不是浮置閘電極FG內含於開口部OP1(此時，開口部OP1比浮置閘電極FG大)，而係開口部OP1內含於浮置閘電極FG(此時，開口部OP1比浮置閘電極FG小)之狀態。因此，成為如下之狀態：即從平面上看，浮置閘電極FG內側(中央一側)之部分從開口部OP1露出，浮置閘電極FG之端部(外周部)不從開口部OP1露出，而在電場容易集中之浮置閘電極FG之整個端部(X方向上之端部與Y方向上之端部，即浮置閘電極FG之外周部)之正上方具有位元佈線M1B。換句話說就是，佈線M1B至少覆蓋各個浮置閘電極FG之角部和各條邊。
如上前述，即使形成開口部OP1，也能夠利用位元佈線M1B有效地抑制水分、離子(例如Na+離子等陽離子)等擴散到電場容易集中之浮置閘電極FG之端部(外周部)附近。因此，可提高非揮發性記憶體對存儲資訊之保存特性。
如實施方式1、實施方式2前述，不在位元佈線M1B上設置使浮置閘電極FG部分露出之開口部有利於提高非揮發性記憶體對存儲資訊之保存特性。但另一方面，如本實施方式3及後述之實施方式4前述，在位元佈線M1B上設置有使浮置閘電極FG部分露出之開口部(OP1、OP2)有利於提高非揮發性記憶體對存儲資訊之保存特性和提高藉由紫外線照射進行擦除動作之效率。因此，如果將本實施方式3與後述之實施方式4應用於藉由紫外線照射進行擦除之情況，則效果更佳。
圖24至圖27係在實施方式2中之位元佈線M1B上設置有開口部OP1之情況，也可在實施方式1中之位元佈線M1B上設置與本實施方式同樣之開口部OP1。
由於各個浮置閘電極FG在X方向上之尺寸(寬度W2)比在Y方向上之尺寸(長度L1)小，所以只要使各個開口部OP1在X方向上之尺寸小於Y方向上之尺寸，便可進行有效佈置，以使開口部OP1平面內含於浮置閘電極FG中。例如，如圖25所示，在浮置閘電極FG之平面形狀為具有Y方向之長邊和X方向之短邊之長方形狀之情況下，如果開口部OP1之平面形狀也為具有Y方向之長邊和X方向之短邊之長方形狀，便可進行有效佈置，以使開口部OP1平面內含於浮置閘電極FG中。
本實施方式中之開口部OP1、後述之開口部OP2、OP3、OP4、OP5與後述之狹縫ST，不是在形成佈線M1以後再另外形成，而係在形成佈線M1時就形成具有這些開口部或者狹縫之佈線M1。
(實施方式4)
圖28與圖29係本實施方式中半導體裝置之主要部分之平面圖，圖28與實施方式1中之圖4相對應，圖29與實施方式1中之圖7相對應。圖30至圖32係本實施方式中半導體裝置之主要部分之剖面圖，圖30大致與圖29之A1-A1線位置上之剖面圖相對應，圖31大致與圖29之A2-A2線位置上之剖面圖相對應，圖32大致與圖28之B-B線位置上之剖面圖相對應。因此，圖30與圖31係大致與圖8相對應之剖面圖(但是，從圖29可知，圖30(A1-A1線剖面)和圖31(A2-A2線剖面)在Y方向上多少有點錯開)，圖32係大致與圖9相對應之剖面圖。
圖28至圖32所示之本實施方式中之半導體裝置，除了在位元佈線M1B上設有開口部(通孔)OP2這點與實施方式1不同以外，其他結構都與實施方式1中之半導體裝置相同，因此，這裏僅對與實施方式1之不同點即開口部OP2進行說明(省略其他部分之說明)。
在本實施方式中，在位元佈線M1B上設置有開口部OP2，並將前述開口部OP2加工成在X方向上之尺寸比在Y方向上之尺寸大之狹縫狀開口部。從平面上看，各個開口部OP2以橫穿浮置閘電極FG之方式形成，且與浮置閘電極FG部分重疊。也就是說，從平面上看，以一個以上之開口部OP2橫穿各個記憶胞MC之浮置閘電極FG之方式在位元佈線M1B上設置開口部OP2。由於一個以上之開口部OP2橫穿各個浮置閘電極FG，所以各個浮置閘電極FG成為如下狀態：即正上方不具有位元佈線M1B之部分(即，正上方具有開口部OP2內之絕緣膜IL2之部分)和正上方具有位元佈線M1B之部分(即，不存在開口部OP2之部分)混雜之狀態。開口部OP2內被絕緣膜IL2填滿。由於各個浮置閘電極FG有一部分與開口部OP2平面重合，且正上方具有開口部OP2(開口部OP2內之絕緣膜IL2)，所以也可將開口部OP2看做是從平面上看使浮置閘電極FG部分露出之開口部。也就是說，在本實施方式之位元佈線M1B中，形成有使佈置在位元佈線M1B下方之浮置閘電極FG部分露出之開口部OP2。
開口部OP2形成為不僅能夠橫穿浮置閘電極FG，還能夠橫穿半導體區域SD、控制閘電極CG以及半導體區域MS(源極區域)之狀態。但優選開口部OP2不橫穿半導體區域MD(汲極區域)之狀態。由此便可使開口部OP2不與形成在半導體區域MD(汲極區域)上部之接觸孔CT和填埋前述接觸孔CT之柱塞PG平面重疊。因此，便可簡單且可靠地將形成在半導體區域MD(汲極區域)上部之柱塞PG與位元佈線M1B連接。
在本實施方式中，如上前述，藉由在位元佈線M1B上設置開口部OP2(使浮置閘電極FG部分露出之開口部OP2)，便可確保紫外線經由前述開口部OP2照射到浮置閘電極FG上。因此，可提高藉由紫外線照射進行擦除動作之效率。
在已累積電荷之浮置閘電極FG中，電場容易集中之部位係浮置閘電極FG之端部(外周部)附近。藉由使水分、離子(例如Na+離子等陽離子)等難以擴散到電場容易集中之浮置閘電極FG之端部(外周部)附近，對於提高非揮發性記憶體對存儲資訊之保存特性方面尤其有效。但是，與本實施方式不同，在設置有開口部OP2以使整個浮置閘電極FG露出之情況下，水分、離子(例如Na+離子等陽離子)等則容易擴散到電場容易集中之浮置閘電極FG之端部(外周部)附近。
對此，在本實施方式中，在位元佈線M1B上設置有開口部OP2，使得在位元佈線M1B中，從平面上看為一個以上之開口部OP2橫穿各個浮置閘電極FG之狀態。也就是說，開口部OP2和浮置閘電極FG之關係為：從平面上看，不是各個浮置閘電極FG全部從開口部OP2露出，而係各個浮置閘電極FG僅有一部分從開口部OP2露出，其他部分未從開口部OP2露出之狀態。因此，係一種位元佈線M1B存在于電場容易集中之浮置閘電極FG之端部(X方向上之端部與Y方向上之端部，也就是說，浮置閘電極FG之外周部)正上方之一部分之狀態。因此，即使形成開口部OP2，也能夠利用位元佈線M1B抑制水分、離子(例如Na+離子等陽離子)等擴散到電場容易集中之浮置閘電極FG之端部(外周部)附近。結果，可提高非揮發性記憶體對存儲資訊之保存特性。
在電場容易集中之浮置閘電極FG之端部(外周部)之正上方具有位元佈線M1B對於提高對存儲資訊之保存特性來說是有效的。在本實施方式中，雖然設置了開口部OP2來橫穿浮置閘電極FG，但是從圖29與圖32也可得知，在各個浮置閘電極FG中，Y方向上之兩個端部都沒有從開口部OP2露出。也就是說，位元佈線M1B存在於各個浮置閘電極FG在Y方向上之兩個端部(浮置閘電極FG之平面形狀為近似長方形時，與前述長方形之X方向平行之邊)之正上方。換句話說，位元佈線M1B至少覆蓋各個浮置閘電極FG之角部。
如上前述，由於可使從開口部OP2露出之浮置閘電極FG之端部(外周部)減少，所以可有效地提高非揮發性記憶體對存儲資訊之保存特性。此外，實施方式3中，各個浮置閘電極FG在Y方向上之兩個端部之正上方也具有位元佈線M1B。
優選開口部OP2之寬度W3(圖29中示出)比浮置閘電極FG之長度L1(圖9中示出)小(即，W3<L1)。這裏，開口部OP2之寬度W3與開口部OP2在Y方向上之尺寸相對應。因此，便可防止整個浮置閘電極FG從開口部OP2露出，而成為一種僅係各個浮置閘電極FG之一部分從開口部OP2露出之狀態。
在浮置閘電極FG之平面形狀為具有Y方向上之長邊和X方向上之短邊之長方形狀之情況下，藉由使開口部OP2之平面形狀成為具有X方向上之長邊和Y方向上之短邊之長方形狀，便可對開口部OP2進行有效地佈置，以使開口部OP2橫穿浮置閘電極FG。
在使紫外線易於照射浮置閘電極FG之開口部設在位元佈線M1B上之情況下，若欲盡可能提高非揮發性記憶體對存儲資訊之保存特性，上述實施方式3之開口部OP1以在電場容易集中之整個浮置閘電極FG之端部(外周部)之正上方具有位元佈線M1B較有利於提高非揮發性記憶體對存儲資訊之保存特性。
另一方面，如本實施方式前述，將開口部OP2設在位元佈線M1B上，並保證有一個以上之開口部OP2橫穿各個浮置閘電極FG之情況下，能夠增大開口部OP2在X方向上之尺寸(也能夠使它比浮置閘電極FG在Y方向上之尺寸大)。因此，在利用金屬鑲嵌結構形成具有位元佈線M1B之佈線M1之情況下，由於位元佈線M1B具有前述開口部OP2，所以可抑制或者防止凹陷之產生。因此，即使不藉由紫外線照射進行擦除，佈線M1為金屬鑲嵌結構佈線(掩埋佈線)時，本實施方式也可獲得抑制或防止產生凹陷之効果。
橫穿各個浮置閘電極FG之開口部OP2之個數為一個以上，如果設為複數個(兩個以上)，在利用金屬鑲嵌結構形成具有位元佈線M1B之佈線M1時便可進一步獲得使抑制(防止)凹陷產生之效果。
本實施方式與實施方式3之共同點係在位元佈線M1B上形成複數個開口部，以使佈置在前述位元佈線M1B下方之複數個浮置閘電極FG中每一個浮置閘電極FG部分露出。前述開口部與實施方式3中之開口部OP1相對應，與在本實施方式中之開口部OP2相對應。從平面上看，各個浮置閘電極FG具有從前述開口部(與實施方式3之開口部OP1相對應，與本實施方式中之開口部OP2相對應)露出之部分(正上方不具有位元佈線M1B之部分)和沒有露出之部分(正上方具有位元佈線M1B之部分)。此外，在實施方式3中，各個開口部OP1形成於位元佈線M1B中，且各個開口部OP1比各個浮置閘電極FG小，以保證各個開口部OP1平面內含於佈置在前述位元佈線M1B下方之各個浮置閘電極FG中。另一方面，在本實施方式中，各個開口部OP2在Y方向上之尺寸比在X方向上之尺寸小，從平面上看，開口部OP2橫穿一個以上之浮置閘電極FG。
此外，在本實施方式4中所示之例子中，將位元佈線M1B看成一個佈線，而開口部OP2形成在前述一個位元佈線M1B上。但是，並不僅限於此，還可以使多個位元佈線M1B通過浮置閘電極FG上。以本實施方式4為基礎，也可使四個位元佈線M1B都通過浮置閘電極FG上。各個位元佈線M1B藉由第二層佈線層連接在一起。此時，各個浮置閘電極FG在Y方向上之兩個端部不從開口部OP2露出。也就是說，位元佈線M1B存在於各個浮置閘電極FG在Y方向上之兩個端部(浮置閘電極FG之平面形狀為近似長方形之情況下與前述長方形之X方向平行之邊)之正上方。換句話說就是，位元佈線M1B至少覆蓋各個浮置閘電極FG之角部。
(實施方式5)
在實施方式1至實施方式4中，在形成於半導體基板1上之複數個佈線層(多層佈線構造)中最下層之佈線層(佈線M1)上形成具有位元線BL功能之位元佈線M1B(即，將按X方向排列之複數個記憶胞MC之存儲電晶體之汲極區域彼此連接之位元佈線M1B)。而且，藉由對形成在前述最下層之佈線層(佈線M1)上之位元佈線M1B進行改進，便可提高非揮發性記憶體對存儲資訊之保存特性。
在本實施方式中，在形成於半導體基板1上之複數個佈線層(多層佈線構造)中由下至上之第二個佈線層(佈線M2)上形成具有位元線BL功能之位元佈線M2B(即，將按X方向排列之複數個記憶胞MC之存儲電晶體之汲極區域連接之位元佈線M2B)。而且，藉由對形成在半導體基板1上之複數個佈線層(多層佈線構造)中最下層之佈線層(佈線M1)進行改進，便可提高非揮發性記憶體對存儲資訊之保存特性。下面對本實施方式進行具體說明。
圖33至圖35係本實施方式中半導體裝置之主要部分之平面圖，圖33與實施方式1中之圖4相對應，圖34與實施方式1中之圖5相對應，圖35與實施方式1中之圖7相對應。圖36至圖39係本實施方式中半導體裝置之主要部分之剖面圖，圖36與實施方式1中之圖8相對應，圖37與實施方式1中之圖9相對應，圖38與實施方式1中之圖10相對應，圖39與實施方式1中之圖11相對應。因此，圖36大致與圖35中A-A線位置上之剖面圖相對應，圖37大致與圖33中B-B線位置上之剖面圖相對應，圖38大致與圖33中C-C線位置上之剖面圖相對應，圖39與大致與圖33中D-D線位置上之剖面圖相對應。
圖33至圖39所示之本實施方式中之半導體裝置，除了佈線M1、M2以外，其他結構都與實施方式1中之半導體裝置相同，所以這裏僅對與實施方式1之不同點即佈線M1、M2進行說明(省略其他部分之說明)。
由圖36至圖39也可得知，本實施方式中之半導體裝置之絕緣膜IL1及比絕緣膜IL1更下層之構造與實施方式1中之半導體裝置相同。而且，在本實施方式中，在第一佈線層(佈線M1)上形成字元佈線(字元線用佈線)，以M1Wa代替在實施方式1中形成之佈線M1W與字元佈線M2W，而且，在第一佈線層(佈線M1)上形成源極佈線(源極線用佈線)M1Sa，以代替在實施方式1中形成之佈線M1S與源極佈線M2S。形成在第一佈線層(佈線M1)上之字元佈線M1Wa經由柱塞PG與控制閘電極CG電連接，且在控制閘電極CG上按Y方向延伸。形成在第一佈線層(佈線M1)上之源極佈線M1Sa經由柱塞PG與源極用半導體區域MS(p+型半導體區域MSa)電連接，且在半導體區域MS上按Y方向延伸。
在本實施方式中，在第一佈線層(佈線M1)上形成按Y方向延伸之字元佈線M1Wa與源極佈線M1Sa，並在第二佈線層(佈線M2)上形成作為按X方向延伸之位元線BL之位元佈線M2B。位元佈線M2B也在X方向上延伸，具體地說就是位元佈線M2B在按X方向排列之複數個記憶胞MC上延伸，並在位元佈線M1B下方佈置有按X方向排列之各個記憶胞MC之汲極用半導體區域MD、浮置閘電極FG、半導體區域SD、控制閘電極CG及源極用半導體區域MS。
位元佈線M2B係構成位元線BL(位元線BL在圖14中示出)之佈線，係將在X方向和Y方向上呈陣列狀佈置之複數個記憶胞MC中按X方向排列之記憶胞MC之汲極用半導體區域MD彼此連接(電連接)之佈線(位元線、位元線用佈線)。因此，需要將在X方向上排列之記憶胞MC之汲極用半導體區域MD與其上方之位元佈線M2B電連接，但是由於無法僅靠柱塞PG提升到第二佈線層(佈線M2)之位元佈線M2B，所以在第一佈線層(佈線M1)中之各個半導體區域MD和各個半導體區域MD上方之位元佈線M2B之間形成有佈線部(佈線)M1Ba。也就是說，柱塞PG及佈線部M1Ba佈置在按X方向延伸之位元佈線M1B和按X方向排列之各個記憶胞MC之汲極用半導體區域MD之間。
佈線部M1Ba形成在第一佈線層(佈線M1)中，係用以將汲極用半導體區域MD提升到第二佈線層之位元佈線M2B之佈線部(佈線)。也就是說，佈線部M1Ba與後述之佈線部M1Bb係為了將存儲電晶體之汲極區域(半導體區域MD)提升到位元佈線M2B而形成在第一佈線層(M1)之佈線部(佈線)。因此，在本實施方式中，形成在第一佈線層之佈線M1包含字元佈線M1Wa、源極佈線M1Sa以及佈線部M1Ba。對每一個半導體區域MD都獨立設置佈線部M1Ba，且對一個半導體區域MD設置一個佈線部M1Ba。各個佈線部M1Ba佈置在各個半導體區域MD之上部，半導體區域MD和其上部之佈線部M1Ba經由位於半導體區域MD和佈線部M1Ba之間之柱塞PG而電連接。位元佈線M2B經由與位元佈線M2B一體形成之通孔部(填埋形成於絕緣膜IL3上之孔部VH之導體部)而與佈線部M1Ba電連接。在佈線M2為單鑲嵌結構佈線或者藉由將佈線用導電膜圖案化而形成之佈線之情況下，連接位元佈線M2B和佈線部M1Ba之通孔部可以在與位元佈線M2B不同之製程中形成。
佈線部M1Ba佈置在按X方向排列之複數個記憶胞MC之各個半導體區域MD之上方，位元佈線M2B佈置在前述佈線部M1Ba之上方且按X方向延伸，所以能夠經由柱塞PG及佈線部M1Ba將按X方向排列之複數個記憶胞MC之各個半導體區域MD與位元佈線M2B電連接。因此，成為如下狀態：即按X方向排列之複數個記憶胞MC之半導體區域MD經由柱塞PG、佈線部M1Ba及位元佈線M2B而彼此電連接之狀態。
在本實施方式中，藉由對前述佈線部M1Ba進行改進，可提高非揮發性記憶體對存儲資訊之保存特性。
也就是說，在本實施方式中，增大了佈線部M1Ba之平面尺寸，而且，從平面上看，佈線部M1Ba覆蓋整個浮置閘電極FG。換句話說，在X方向和Y方向上呈陣列狀佈置之複數個記憶胞MC中之每一個記憶胞MC中，都係整個浮置閘電極FG被佈線部M1Ba覆蓋之狀態。換言之就是，各個浮置閘電極FG平面內含於佈線部M1Ba中，且在整個浮置閘電極FG之正上方具有佈線部M1Ba。
為此，只需藉由對佈線M1之平面佈置進行設計來擴大佈線部M1Ba之平面尺寸，一直擴大到使佈線部M1Ba覆蓋與汲極用半導體區域MD相鄰(在X方向上相鄰)之浮置閘電極FG為止。
在半導體區域MD被在X方向上相鄰且夾著前述半導體區域MD之兩個記憶胞MC共用之情況下，由於對每一個半導體區域MD都設置有佈線部M1Ba，所以可對夾著半導體區域MD且在X方向相鄰之兩個記憶胞MC設置一個佈線部M1Ba。此時，佈線部M1Ba形成在半導體區域MD之上部，以覆蓋夾著半導體區域MD且在X方向上相鄰之兩個浮置閘電極FG。
由於需要佈線部M1Ba形成為不與字元佈線M1Wa和源極佈線M1Sa接觸，所以佈線部M1Ba不在源極用半導體區域MS與控制閘電極CG上延伸。
在本實施方式中，在第二佈線層(佈線M2)上形成作為按X方向延伸之位元線BL用之位元佈線M2B。因此，位元佈線M2B和位於位元佈線M2B下方之浮置閘電極FG之間之距離相當大，前述距離大致相當於絕緣膜IL1、IL2、IL3之合計厚度。因此，即使用位元佈線M2B平面覆蓋浮置閘電極FG，水分、離子(例如Na+離子等陽離子)等也會從厚絕緣膜(絕緣膜IL1、IL2、IL3合在一起之絕緣膜)向浮置閘電極FG擴散，所以難以有效抑制前述擴散。
所以，在本實施方式中，對佈線部M1Ba進行了改進，即佈置為從平面上看，浮置閘電極FG整體被佈線部M1Ba覆蓋之狀態。換句話說就是，從平面上看，浮置閘電極FG內含於佈線部M1Ba中。再換言之就是，佈線部M1Ba佈置在各個浮置閘電極FG之各條邊之外側。藉由使佈線部M1Ba延伸到浮置閘電極FG之上方，且成為從平面上看佈線部M1Ba覆蓋整個浮置閘電極FG之狀態，便可防止水分、離子(例如Na+離子等陽離子)等從前述佈線部M1Ba向佈線部M1Ba下方擴散，從而減少到達浮置閘電極FG之水分及離子量。由此，可確保在進行擦除操之前累積在浮置閘電極FG之電荷，所以可提高非揮發性記憶體對存儲資訊之保存特性。
如上前述，在本實施方式中，由於能夠利用佈線部M1Ba防止水分、離子(例如Na+離子等陽離子)等從比絕緣膜IL1更上層之絕緣膜(絕緣膜IL2、IL3、IL4及更上層之絕緣膜)向浮置閘電極FG擴散，所以可提高非揮發性記憶體對存儲資訊之保存特性。結果，也可提高具有非揮發性記憶體之半導體裝置之性能。
由於浮置閘電極FG與半導體區域MD在X方向上相鄰，所以藉由將設在半導體區域MD上部之佈線部M1Ba之平面形狀按X方向和Y方向(特別是X方向)延伸，便可使佈線部M1Ba覆蓋浮置閘電極FG。因此，更易於進行佈線之平面佈置設定。
在本實施方式中，由於佈線部M1Ba覆蓋了整個浮置閘電極FG，所以從平面上看從浮置閘電極FG之端部(外周部)到佈線部M1Ba之端部(外周部)之距離L4(圖35至圖37中示出)大於零(即，L4>0)。如果增大前述距離L4，便可減少繞過佈線部M1Ba到達浮置閘電極FG之水分、離子(例如Na+離子等陽離子)量。從此觀點考慮，更優選從浮置閘電極FG之端部(外周部)到佈線部M1Ba之端部(外周部)之距離L4為0.4 μm以上(即，L40.4 μm)。由此，可進一步提高非揮發性記憶體對存儲資訊之保存特性。因此，只需在考慮佈線部M1Ba可進行佈置之平面之大小(能夠避開字元佈線M1Wa與源極佈線M1Sa之限界尺寸)之同時，將佈線部M1Ba在X方向上之尺寸和在Y方向上之尺寸儘量設計得大一些即可。
在本實施方式中，對佈線部M1Ba覆蓋整個浮置閘電極FG之情況做了說明。與浮置閘電極FG完全不被佈線M1覆蓋之情況相比，在浮置閘電極FG之至少一部分被佈線部M1Ba覆蓋之情況下，也可減少到達浮置閘電極FG之水分、離子(例如Na+離子等陽離子)量。因此，即使佈線部M1Ba只覆蓋浮置閘電極FG之一部分，也可獲得提高非揮發性記憶體對存儲資訊之保存特性之效果，毋容置疑，在佈線部M1Ba覆蓋整個浮置閘電極FG時更能提高非揮發性記憶體對存儲資訊之保存特性。但是，從盡可能提高非揮發性記憶體對存儲資訊之保存特性這方面來看，應儘量減少到達浮置閘電極FG之水分及離子量，所以優選如圖35所示之佈線部M1Ba覆蓋整個浮置閘電極FG之佈線情況。
(實施方式6)
在實施方式5之半導體裝置中，可確實可靠地進行電擦除動作。另一方面，對實施方式5中之半導體裝置，也可藉由紫外線在半導體裝置內部之散射光進行擦除。但是，在整個浮置閘電極FG被佈線部M1Ba覆蓋之狀態下，因紫外線被佈線部M1Ba遮蔽而不能順利到達浮置閘電極FG，所以有可能降低擦除效率。此時，需要採取增加進行擦除動作時紫外線之照射時間等應對措施。
所以，在本實施方式6中，在佈線部M1Ba上設置開口部OP3，並在後述之實施方式7中在佈線部M1Ba上設置有狹縫ST，以使紫外線從前述開口部OP3或狹縫ST到達浮置閘電極FG。由此，便可提高藉由紫外線照射進行擦除動作之效率。
下面，對設在佈線部M1Ba之開口部OP3進行具體說明。
圖40與圖41係本實施方式中半導體裝置之主要部分之平面圖，圖40與實施方式5中之圖33相對應，圖41與實施方式5中之圖35相對應。圖42與圖43係本實施方式中半導體裝置之主要部分之剖面圖，圖42與實施方式5中之圖36相對應，圖43與實施方式5中之圖37相對應。因此，圖42與圖41中A-A線位置上之剖面圖相對應，圖43與圖40中B-B線位置上之剖面圖相對應。
圖40至圖43所示之本實施方式中之半導體裝置除了在佈線部M1Ba設置開口部(通孔)OP3這點與實施方式5不同以外，其他結構都與實施方式5中之半導體裝置一樣，所以這裏僅對與實施方式5之不同點即開口部OP3進行說明(省略其他部分之說明)。
在本實施方式中，設在佈線部M1Ba上之開口部OP3和在實施方式3中設在位元佈線M1B上之開口部OP1基本相同。也就是說，在本實施方式中，設在佈線部M1Ba上之開口部OP3與浮置閘電極FG之關係，與實施方式3中設在位元佈線M1B上之開口部OP1和浮置閘電極FG之間之關係一樣。
具體地說就是，在本實施方式中，在佈線部M1Ba上設置開口部OP3，從平面上看，前述開口部OP3內含於浮置閘電極FG中。也就是說，在各個佈線部M1Ba中，對位於各個佈線部M1Ba下方之每一個浮置閘電極FG都設置有開口部OP3，且各個開口部OP3之平面尺寸(平面面積)比浮置閘電極FG之平面尺寸(平面面積)小，由圖41也可得知，開口部OP3平面內含於浮置閘電極FG中。換句話說，開口部OP3佈置在比各個浮置閘電極FG之各條邊更靠內之內側。因此，成為在各個開口部OP3之正下方都具有浮置閘電極FG之狀態。開口部OP3內被絕緣膜IL2填滿。由於在開口部OP3之正下方具有浮置閘電極FG之一部分，所以可將開口部OP3看成是從平面上看使浮置閘電極FG部分露出之開口部。也就是說，在本實施方式中之佈線部M1Ba中形成有開口部OP3，前述開口部OP3使佈置在佈線部M1Ba下方之浮置閘電極FG部分露出。
在本實施方式中，在佈線部M1Ba上設置開口部OP3所獲得之效果，和在實施方式3中在位元佈線M1B上設置開口部OP1所獲得之效果基本相同。在本實施方式中，由於藉由在佈線部M1Ba上設置開口部OP3(使浮置閘電極FG部分露出之開口部OP3)，便可確保紫外線經由前述開口部OP3照射到浮置閘電極FG上，因此，可提高藉由紫外線照射進行擦除動作之效率。
在佈線部M1Ba上沒設置有使浮置閘電極FG部分露出之開口部之情況下，上述實施方式5有利於提高非揮發性記憶體對存儲資訊之保存特性。但另一方面，如本實施方式及後述之實施方式7前述，在位元佈線M1Ba上設置有使浮置閘電極FG部分露出之開口部OP3或狹縫ST有利於在提高非揮發性記憶體對存儲資訊之保存特性之同時也提高藉由紫外線照射進行擦除動作之效率。將實施方式6與後述之實施方式7應用於藉由紫外線照射進行擦除之情況時，則效果更佳。
在本實施方式中，由於各個開口部OP3形成為被各個浮置閘電極FG平面內含之形態，所以成為一種在電場容易集中之整個浮置閘電極FG之端部(外周部)之正上方具有佈線部M1Ba之狀態。換言之就是，佈線部M1Ba至少覆蓋各個浮置閘電極FG之角部和各條邊。
由此，在佈線部M1Ba上設置開口部OP3可使紫外線易於向浮置閘電極FG照射，同時還可有效地提高非揮發性記憶體對存儲資訊之保存特性。
(實施方式7)
圖44與圖45係本實施方式中半導體裝置之主要部分之平面圖，圖44與實施方式5中之圖33相對應，圖45與實施方式5中之圖35相對應。圖46與圖47係本實施方式中半導體裝置之主要部分之剖面圖，圖46與實施方式5中之圖36相對應，圖47與實施方式5中之圖37相對應。因此，圖46大致與圖45中A-A線位置上之剖面圖相對應，圖47大致與圖44中B-B線位置上之剖面圖相對應。
圖44至圖47所示之本實施方式中之半導體裝置除了在位元佈線M1Ba上設置有狹縫ST這一點與實施方式5不同以外，其他結構都和實施方式5中之半導體裝置相同，因此，這裏僅對與實施方式5之不同點即狹縫ST進行說明(省略其他部分之說明)。
在本實施方式中，設在佈線部M1Ba上之狹縫ST相當於在實施方式4中設在位元佈線M1B上之開口部OP2，但是隨著佈線部M1Ba在X方向上之尺寸比實施方式4中之位元佈線M1B在X方向上之尺寸小，所以在佈線部M1Ba上不是形成開口部OP2，而係形成狹縫ST。
開口部OP1、OP2、OP3與後述之開口部OP4、OP5在上下方向上貫通形成前述開口部(開口部OP1至開口部OP5)之佈線(佈線部)，但從平面上看，前述開口部為周圍被佈線(佈線部)包圍之封閉區域(封閉空間)。另一方面，狹縫ST係在上下方向上貫通形成前述狹縫ST之佈線(佈線部)M1Ba，狹縫ST在X方向上之另一端部未被佈線部M1Ba封閉(開狀態)。
在本實施方式中，設在佈線部M1Ba上之狹縫ST和浮置閘電極FG之間之關係，與實施方式4中設在位元佈線M1B上之開口部OP2和浮置閘電極FG之間之關係一樣。
具體地說就是，設在佈線部M1Ba上之狹縫(劃痕部、凹陷部)ST在X方向上之尺寸大於在Y方向上之尺寸，從平面上看，狹縫ST從佈線部M1Ba在X方向上之兩個端部一側向佈線部M1Ba之中央一側在X方向上延伸。從平面上看，各個狹縫ST形成為橫穿浮置閘電極FG且與浮置閘電極FG部分重疊之狀態。也就是說，從平面上看，狹縫ST設在各個佈線部M1Ba中，且一個以上之狹縫ST橫穿各個記憶胞MC之浮置閘電極FG。由於一個以上之狹縫ST橫穿浮置閘電極FG，所以各個浮置閘電極FG成為正上方不具有位元佈線M1Ba之部分(即，正上方具有狹縫ST內之絕緣膜IL2之部分)和正上方具有位元佈線M1Ba之部分(即，不存在狹縫ST之部分)混在一起之狀態。狹縫ST內被絕緣膜IL2填滿。由於各個浮置閘電極FG有一部分與狹縫ST平面重合，且有一部分之正上方具有狹縫ST(狹縫ST內之絕緣膜IL2)，所以從平面上看，也可將狹縫ST看做是使浮置閘電極FG部分露出之狹縫。也就是說，在本實施方式之位元佈線M1Ba中形成有狹縫ST，以使佈置在位元佈線M1Ba下方之浮置閘電極FG部分露出。
狹縫ST能夠形成為從平面上看橫穿浮置閘電極FG之狀態，但是優選不橫穿半導體區域MD(汲極區域)之狀態。由此才可使狹縫ST不與形成在半導體區域MD(汲極區域)上部之接觸孔CT和填埋了前述接觸孔CT之柱塞PG平面重合。因此，易於將形成在半導體區域MD(汲極區域)上部之柱塞PG確實可靠地與佈線部M1Ba連接。
在本實施方式中，在佈線部M1Ba上設置狹縫ST所獲得之效果和在實施方式4中在位元佈線M1B上設置開口部OP2所獲得之效果基本相同。在本實施方式中，藉由在佈線部M1Ba上設置狹縫ST(使浮置閘電極FG部分露出之狹縫ST)，便可確保紫外線經由前述狹縫ST照射到浮置閘電極FG上。因此，可提高藉由紫外線照射進行擦除動作之效率。
在電場容易集中之浮置閘電極FG之端部(外周部)之正上方設置佈線部M1Ba有利於提高對存儲資訊之保存特性，所以在本實施方式中，設置橫穿浮置閘電極FG之狹縫ST。由圖45與圖47可知，優選各個浮置閘電極FG在Y方向上之兩個端部從狹縫ST露出之設置方式。也就是說，優選各個浮置閘電極FG在Y方向上之兩個端部(在浮置閘電極FG之平面形狀為近似長方形之情況下，前述長方形中與X方向平行之邊)之正上方設置有位元佈線M1B。再換句話說，優選佈線部M1Ba至少覆蓋各個浮置閘電極FG之角部之佈線情況。
由此，可以減少浮置閘電極FG之端部(外周部)從狹縫ST露出，所以可有效提高非揮發性記憶體對存儲資訊之保存特性。此外，在實施方式6中，各個浮置閘電極FG在Y方向上之兩個端部之正上方設置有佈線部M1Ba。
如本實施方式前述，在佈線部M1Ba上設置有橫穿浮置閘電極FG之類之狹縫ST時，就可增大狹縫ST在X方向上之尺寸或者增加狹縫ST之數量。因此，在利用金屬鑲嵌結構形成具有佈線部M1Ba之佈線M1之情況下，由於佈線部M1Ba上具有前述狹縫ST，所以可抑制或者防止凹陷之產生。因此，本實施方式中，即使不藉由紫外線照射進行擦除，在佈線M1為金屬鑲嵌結構佈線(掩埋佈線)時也可抑制或防止凹陷之產生。
橫穿各個浮置閘電極FG之狹縫ST之數量為一個以上，但如果為複數個(兩個以上)，則在利用金屬鑲嵌結構形成具有位元佈線M1Ba之佈線M1時，更能抑制(防止)凹陷之產生。
僅從盡可能提高非揮發性記憶體對存儲資訊之保存特性之觀點來看，增加浮置閘電極FG之端部(外周部)中被佈線部M1Ba覆蓋之部分係有效之方法。從前述觀點出發，在本實施方式與實施方式6中，優選在佈線部M1Ba可覆蓋整個浮置閘電極FG之外形(與實施方式5之佈線部M1Ba相對應)上設置有使浮置閘電極FG部分露出之開口部OP3或者狹縫ST之形狀。也就是說，在設置有開口部OP3或狹縫ST之整個佈線部M1Ba中，佈線部M1Ba之外形優選設為如下之結構：具有開口部OP3或狹縫ST之佈線部M1Ba之整體的外形係內含浮置閘電極FG。
(實施方式8)
實施方式5至實施方式7中，經由第一佈線層(M1)之佈線部M1Ba將汲極用半導體區域MD提升到第二佈線層(M2)之位元佈線M2B，並使前述佈線部M1Ba至少覆蓋各個浮置閘電極FG之一部分，便可以提高非揮發性記憶體對存儲資訊之保存特性。
在本實施方式中，在第一佈線層(佈線M1)上形成按Y方向延伸之字元佈線M1Wa與源極佈線M1Sa，並在第二佈線層(佈線M2)上形成按X方向延伸且作為位元線BL之位元佈線M2B，這與實施方式5至實施方式7一樣，利用形成於第一佈線層(M1)且未與位元佈線M2B電連接之佈線M1A，可以提高非揮發性記憶體對存儲資訊之保存特性。下面，對本實施方式進行具體說明。
圖48至圖50係本實施方式中半導體裝置之主要部分之平面圖，圖48與實施方式1中之圖4相對應，圖49與實施方式1中之圖5相對應，圖50與實施方式1中之圖7相對應。圖51與圖52係本實施方式中半導體裝置之主要部分之剖面圖，圖51與實施方式1中之圖8相對應，圖52與實施方式1中之圖9相對應。因此，圖51大致與圖50中A-A線位置上之剖面圖相對應，圖52大致與圖48中B-B線位置上之剖面圖相對應。
圖48至圖51所示之本實施方式中之半導體裝置，除了在設置有佈線部M1Bb及佈線M1A以取代佈線部M1Ba這點與實施方式5不同以外，其他結構都與實施方式5中之半導體裝置相同，所以這裏僅對與實施方式5之不同點即佈線部M1Bb與佈線M1A進行說明(省略其他部分之說明)。
由圖51與圖52可知，本實施方式中之半導體裝置在絕緣膜IL1和絕緣膜IL1下方之構造與實施方式1中之半導體裝置一樣。由圖48至圖52可知，在本實施方式中，與實施方式5一樣，在第一佈線層(佈線M1)上形成按Y方向延伸之字元佈線M1Wa和源極佈線M1Sa，在第二佈線層(佈線M2)上形成作為按X方向延伸之位元線BL之位元佈線M2B。
在本實施方式中，在第一佈線層(佈線M1)上設置有佈線部M1Bb以取代上述佈線部M1Ba。佈線部M1Bb對應縮小後之上述佈線部M1Ba之平面尺寸(平面面積)，從平面上看，上述佈線部M1Ba覆蓋浮置閘電極FG，但本實施方式中之佈線部M1Bb不與浮置閘電極FG平面重合，且不覆蓋浮置閘電極FG。因此，在各個浮置閘電極FG之正上方不具有佈線部M1Bb。但是，佈線部M1Bb可經由柱塞PG與汲極用半導體區域MD連接，並且具有可經由位元佈線M2B之通孔部與位元佈線M2B連接之平面尺寸(平面面積)。由於佈線部M1Bb之其他結構與上述佈線部M1Ba相同，所以這裏省略不提。
在本實施方式中，在第一佈線層(佈線M1)上設置有佈線M1A，從平面上看佈線M1A覆蓋了浮置閘電極FG。也就是說，佈線M1A在Y方向延伸，並覆蓋呈陣列狀排列於X方向和Y方向之複數個記憶胞MC中按Y方向排列之複數個記憶胞MC之各個浮置閘電極FG。按Y方向排列之複數個記憶胞MC中佈置有一條佈線M1A，各個佈線M1A之正下方佈置有按Y方向排列之複數個記憶胞MC中之複數個浮置閘電極FG。前述佈線M1A結合記憶胞MC在X方向上之排列情況在X方向上佈置有多條。從X方向上看，佈線M1A位於字元佈線M1Wa和佈線部M1Bb之間。由於佈線M1A在Y方向上延伸，所以能夠佈置成不與同一層之第一佈線層(M1)中按Y方向延伸之字元佈線M1Wa及源極佈線M1Sa相接之狀態。由於佈線M1不與字元佈線M1Wa及源極佈線M1Sa相接，所以佈線M1不在源極用半導體區域MS和控制閘電極CG上延伸。
上述佈線部M1Ba及佈線部M1Bb係與位元佈線M2B(即位元線BL)電連接之佈線部(佈線)，而佈線M1A係不與位元佈線M2B(即位元線BL)電連之佈線。也就是說，上述佈線部M1Ba及佈線部M1Bb係與任意一個記憶胞MC之汲極用半導體區域MD電連接之佈線部(佈線)，與此相反，佈線M1A係不與任何一個記憶胞MC之汲極用半導體區域MD電連接之佈線。
在實施方式5中，用與位元佈線M2B(即位元線BL)電連接之佈線部M1Ba覆蓋浮置閘電極FG，與此相反，在本實施方式中，用不與位元佈線M2B(即位元線BL)電連接之佈線M1A覆蓋浮置閘電極FG。藉由設置為從平面上看佈線M1A覆蓋浮置閘電極FG之狀態，可防止水分、離子(例如Na+離子等陽離子)等向前述佈線M1A下方擴散。因此可以減少到達浮置閘電極FG之水分及離子量。結果，到進行擦除動作前為止，由於累積在浮置閘電極FG之電荷得到可靠地保存，因此可提高非揮發性記憶體對存儲資訊之保存特性。
如上前述，在本實施方式中，由於可藉由佈線M1A防止水分、離子(例如Na+離子等陽離子)等從比絕緣膜IL1更上層之絕緣膜(絕緣膜IL2、IL3、IL4及更上層之絕緣膜)向浮置閘電極FG擴散，所以可提高非揮發性記憶體對存儲資訊之保存特性。結果，可提高具有非揮發性記憶體之半導體裝置之性能。
佈線M1A係與任何一個位元佈線M2B(即位元線BL)都未電連接之佈線，但是優選佈線M1A與固定電位連接之佈線。結合記憶胞MC在X方向上之排列情況，在X方向上佈置有多條佈線M1A，優選供給前述複數個佈線M1A之固定電位為同一電位(尤其是接地電位)之設定。藉由將佈線M1A連接在固定電位上，可防止佈線M1A成為浮游電位而進行充電。因此可提高佈線M1A之電氣之穩定性。
在本實施方式中，更優選佈線M1A覆蓋整個浮置閘電極FG之佈線。也就是說，更優選一種各個浮置閘電極FG平面內含於佈線M1A，且整個浮置閘電極FG正上方具有佈線M1A之狀態。換句話說，優選佈線M1A佈置在各個浮置閘電極FG各條邊之外側之佈線狀態。為此，只要將佈線M1A之寬度W4(圖50中示出)設定為比浮置閘電極FG之寬度W2(圖6中示出)大(即W4>W2)即可。這裏，佈線M1A之寬度W4與佈線M1A在X方向上之尺寸相對應，浮置閘電極FG之寬度W2與浮置閘電極FG在X方向上之尺寸相對應。
與浮置閘電極FG完全不被佈線M1覆蓋之情況相比，在浮置閘電極FG之至少一部分被佈線M1A覆蓋之情況下，也可減少到達浮置閘電極FG之水分、離子(例如Na+離子等陽離子)量。因此，即使佈線M1A只覆蓋浮置閘電極FG之一部分，也可獲得提高非揮發性記憶體對存儲資訊之保存特性之效果，毋容置疑，在佈線M1A覆蓋整個浮置閘電極FG時更能提高非揮發性記憶體對存儲資訊之保存特性。
但是，從盡可能提高非揮發性記憶體對存儲資訊之保存特性之觀點來看，應儘量減少到達浮置閘電極FG之水分及離子量，所以優選如圖50所示之佈線M1A覆蓋整個浮置閘電極FG之佈線情況。也就是說，優選一種各個浮置閘電極FG平面內含於佈線M1A，且在整個浮置閘電極FG之正上方具有佈線M1A之狀態。
在佈線M1A覆蓋整個浮置閘電極FG之情況下，從平面上看，從浮置閘電極FG在X方向上之端部到佈線M1A在X方向之端部之距離L5、L6(圖50中示出)大於零(即L5，L6>0)。增大前述距離L5、L6，便可進一步減少繞過佈線M1A到達浮置閘電極FG之水分、離子(例如Na+離子等陽離子)量。從前述觀點出發，將從浮置閘電極FG在X方向上之端部到佈線M1A在X方向之端部之距離L5、L6設定為0.4 μm以上(即L5，L60.4 μm)，便可進一步提高非揮發性記憶體對存儲資訊之保存特性。另一方面，藉由縮小距離L5、L6，便可縮小記憶胞陣列之平面佈置。因此，只需從如何提高非揮發性記憶體對存儲資訊之保存特性和如何縮小記憶胞陣列之平面佈置這兩方面入手對距離L5、L6進行設計即可。
(實施方式9)
在實施方式8中之半導體裝置中，可確實可靠地進行電擦除動作。另一方面，對實施方式8中之半導體裝置，也可藉由紫外線在半導體裝置內部之散射光進行擦除，但是，在整個浮置閘電極FG被佈線部M1A覆蓋之狀態下，因紫外線被佈線部M1A遮蔽而不能順利地到達浮置閘電極FG，所以有可能降低擦除效率。此時，需要採取增加進行擦除動作時紫外線之照射時間等應對措施。
因此，實施方式9中在佈線M1A上設置有開口部OP4，並在後述之實施方式10中在佈線M1A上設置有開口部OP5，以使紫外線從前述開口部OP4、OP5到達浮置閘電極FG。由此可提高藉由紫外線照射進行擦除動作之效率。
下面對在佈線M1A上設置開口部OP4進行具體地說明。
圖53與圖54係本實施方式中半導體裝置之主要部分之平面圖，圖53與實施方式8中之圖48相對應，圖54與實施方式8中之圖50相對應。圖55係本實施方式中半導體裝置之主要部分之剖面圖，並與實施方式8中之圖51相對應。因此，圖55與圖54中A-A線位置上之剖面圖相對應。
圖53至圖55所示之本實施方式中之半導體裝置，除了在位元佈線M1A上設有開口部(通孔)OP4這點與實施方式8不同以外，其他結構都與實施方式8中之半導體裝置相同，所以這裏僅對與實施方式8之不同點即開口部OP4進行說明(省略其他部分之說明)。
在本實施方式中，各個佈線M1A中設置有開口部OP4，但是前述開口部OP4為Y方向上之尺寸大於X方向上之尺寸之狹縫狀開口部，並在Y方向上延伸。各個開口部OP4形成為從平面上看橫穿浮置閘電極FG之結構，且開口部OP4與浮置閘電極FG部分重合。也就是說，在佈線M1A上設置有開口部OP4，而且從平面上看，開口部OP4橫穿各個記憶胞MC之浮置閘電極FG。由於開口部OP4橫穿各個浮置閘電極FG，所以各個浮置閘電極FG成為如下之狀態：即各個浮置閘電極FG之正上方不具有位元佈線M1A之部分(即正上方具有開口部OP4內之絕緣膜IL2之部分)和正上方具有位元佈線M1A之部分(即不存在開口部OP4之部分)混雜之狀態。開口部OP4內被絕緣膜IL2填滿。由於各個浮置閘電極FG之一部分與開口部OP4平面重合，且在正上方具有開口部OP4(開口部OP4內之絕緣膜IL2)，所以也可將開口部OP4看做是從平面上看使浮置閘電極FG部分露出之開口部。也就是說，在本實施方式之位元佈線M1A中，形成有使位元佈線M1A下方之浮置閘電極FG部分露出之開口部OP4。圖53係開口部OP4橫穿按Y方向排列之複數個浮置閘電極FG之情形。
本實施方式中在佈線M1A上設置開口部OP4所獲得之效果與實施方式4中在位元佈線M1B上設置開口部OP2所獲得之效果基本相同。在本實施方式中，藉由在佈線M1A上設置開口部OP4(使浮置閘電極FG部分露出之開口部OP4)，便可確保紫外線經由前述開口部OP4照射到浮置閘電極FG上，因此，可提高藉由紫外線照射進行擦除動作之效率。
優選開口部OP4之寬度W5(圖54中示出)比浮置閘電極FG之寬度W2(圖6中示出)小(即，W5<W2)之情況。此時，開口部OP4之寬度W5與開口部OP4在X方向上之尺寸相對應。由此便可防止整個浮置閘電極FG從開口部OP4露出，可使各浮置閘電極FG成為僅有一部分從開口部OP4露出之狀態。由此，可獲得以下兩個效果：即因設置開口部OP4而獲得之提高紫外線照射之擦除效率和因佈線M1A部分覆蓋各個浮置閘電極FG而獲得之提高非揮發性記憶體對存儲資訊之保存特性。
圖53至圖55中係示出橫穿各個開口部OP4之開口部OP之個數為一個時之情況，但是也可將橫穿各個開口部OP4之開口部OP之個數設定為兩個以上。
如實施方式8前述，佈線M1A上不設置有使浮置閘電極FG部分露出之開口部有利於提高非揮發性記憶體對存儲資訊之保存特性。但另一方面，如本實施方式及後述之實施方式10前述，在位元佈線M1A上設置使浮置閘電極FG部分露出之開口部(OP4、OP5)有利於同時提高非揮發性記憶體對存儲資訊之保存特性和提高藉由紫外線照射進行擦除動作之效率。因此，如果將本實施方式9與後述之實施方式10應用於藉由紫外線照射進行擦除之情況，效果更佳。
在電場容易集中之浮置閘電極FG之端部(外周部)之正上方具有位元佈線M1A有利於提高對存儲資訊之保存特性。所以在本實施方式中，設置有橫穿浮置閘電極FG之開口部OP4，但是從圖54與圖55也可知，優選各個浮置閘電極FG在X方向上之兩個端部都不從開口部OP4露出之佈線情況。也就是說，在各個浮置閘電極FG在X方向上之兩個端部(浮置閘電極FG之平面形狀為近似長方形時，與前述長方形中與Y方向平行之邊)之正上方具有位元佈線M1A。換句話說就是，優選位元佈線M1A至少覆蓋各個浮置閘電極FG之角部之佈線情況。
由此可減少浮置閘電極FG之端部(外周部)從開口部OP4露出，所以可有效提高非揮發性記憶體對存儲資訊之保存特性。此外，在後述之實施方式10中，各個浮置閘電極FG在X方向上之兩個端部之正上方也具有佈線M1A。
如本實施方式前述，在佈線M1A上設置有橫穿浮置閘電極FG之開口部OP4之情況下，也可增大開口部OP4在Y方向上之尺寸。因此，在藉由金屬鑲嵌結構形成具有佈線M1A之佈線M1之情況下，由於佈線M1A上具有前述開口部OP4，所以能夠抑制或者防止凹陷產生。因此，即使在不藉由紫外線照射進行擦除之情況下，只要佈線M1為藉由金屬鑲嵌結構佈線(掩埋佈線)形成之佈線時，本實施方式也可獲得抑制或防止凹陷產生之效果。
在本實施方式中還可將設置在佈線M1A上之開口部OP4作為狹縫。在設置有開口部OP4時，從平面上看，前述開口部OP4可為一個周圍被佈線M1A包圍之封閉區域(封閉空間)，如果將開口部OP4在X方向上之另一個端部開放(即未被佈線M1A封閉之狀態)，則可將開口部OP4作為狹縫。在將開口部OP4作為狹縫之情況下，狹縫(相當於開口部OP4之狹縫)和浮置閘電極FG之間之關係與上述開口部OP4和浮置閘電極FG之間之關係相同。
(實施方式10)
圖56與圖57係本實施方式中半導體裝置之主要部分之平面圖，圖56與實施方式8中之圖48相對應，圖57與實施方式8中之圖50相對應。圖58係本實施方式中半導體裝置之主要部分之剖面圖，與實施方式8中之圖51相對應。因此，圖58與圖57中A-A線位置上之剖面圖相對應。
圖56至圖58所示之本實施方式中之半導體裝置，除了在佈線M1A上設有開口部(通孔)OP5這點與實施方式8不同以外，其他結構都與實施方式8中之半導體裝置相同，所以這裏僅對與實施方式8之不同點即開口部OP5進行說明(省略其他部分之說明)。
在本實施方式中，設在佈線M1A上之開口部OP5與實施方式3中設在位元佈線M1B上之開口部OP1基本相同，也和在實施方式6中設在佈線部M1Ba上之開口部OP3基本相同。也就是說，在本實施方式中，設在佈線M1A上之開口部OP5和浮置閘電極FG之間之關係，與實施方式3中設在位元佈線M1B上之開口部OP1與浮置閘電極FG之間之關係相同，與實施方式6中設在佈線部M1Ba上之開口部OP3和浮置閘電極FG之間之關係相同。
具體地說就是，在本實施方式中，在佈線M1A上設置有開口部OP5，但從平面上看，前述開口部OP5內含於浮置閘電極FG中。也就是說，在各個佈線M1A中，對位於佈線M1A下方之每一個浮置閘電極FG都設置有開口部OP5，且各個開口部OP5之平面尺寸(平面面積)比浮置閘電極FG之平面尺寸(平面面積)小，由圖57可知，開口部OP5平面內含於浮置閘電極FG中。換句話說，開口部OP5佈置在比各個浮置閘電極FG之各條邊更靠內之內側。因此，成為一種在各個開口部OP5之正下方都具有浮置閘電極FG之狀態。開口部OP5內被絕緣膜IL2填滿。由於在開口部OP5之正下方具有浮置閘電極FG之一部分，所以可將開口部OP5看成是從平面上看使浮置閘電極FG部分露出之開口部。也就是說，在本實施方式之佈線M1A中形成有使佈置在佈線M1A下方之浮置閘電極FG部分露出之開口部OP5。
本實施方式中在佈線M1A中上設置開口部OP5所獲得之效果和實施方式3中在位元佈線M1B上設置開口部OP1之效果基本相同，而且與實施方式6中在佈線部M1Ba上設置開口部OP3所獲得之效果基本相同。在本實施方式中，由於藉由在佈線M1A上設置開口部OP5(使浮置閘電極FG部分露出之開口部OP5)，便可確保紫外線經由前述開口部OP5照射到浮置閘電極FG上，因此，可提高藉由紫外線照射進行擦除動作之效率。
在本實施方式中，從平面上看，由於各個開口部OP5內含於各個浮置閘電極FG中，所以係一種在電場容易集中之整個浮置閘電極FG之端部(外周部)之正上方具有佈線M1A之狀態。換句話說，佈線M1A至少覆蓋各個浮置閘電極FG之角部及各條邊。
因此，在位元佈線M1A上設置使紫外線易於照射到浮置閘電極FG之開口部OP5，可提高非揮發性記憶體對存儲資訊之保存特性。
增加佈線M1A對浮置閘電極FG之端部(外周部)之覆蓋部分，有利於提高非揮發性記憶體對存儲資訊之保存特性。從前述觀點出發，在本實施方式與實施方式9中，優選在佈線部M1A覆蓋整個浮置閘電極FG之外形(與實施方式8之佈線部M1A相對應)上形成有使浮置閘電極FG部分露出之開口部OP4或者開口部OP5之形狀。也就是說，優選對整個佈線部M1A之外形進行如下設計：即在設置有開口部OP4或開口部OP5之佈線M1A中，浮置閘電極FG內含於具有開口部OP4、OP5之佈線M1A中。
以上按照實施方式具體地說明瞭本案發明人所作之發明，但是本發明並不受到前述實施方式之限定，在不超出其要旨之範圍內能夠進行種種變更，在此無需贅言。
在實施方式1至實施方式10中，對使用一個記憶胞MC來存儲1位元(bit)資訊之非揮發性記憶體之情況進行了說明，在如圖59所示之使用兩個記憶胞MC來存儲1位元(bit)資訊之非揮發性記憶體之情況下，也可以適用實施方式1至實施方式10中之技術。圖59係與圖2相對應之平面圖(主要部分之平面圖)。圖59中之非揮發性記憶體與圖2中之非揮發性記憶體之不同點在於：在Y方向上將半導體區域SD連為一體而形成了在Y方向上相鄰之兩個記憶胞MC。在圖59所示之非揮發性記憶體中，例如在Y方向上相鄰之兩個記憶胞MC1、MC2中，只要記憶胞MC1、MC2中之一個浮置閘電極FG為存儲狀態(電荷累積狀態)時，便可將記憶胞MC1、MC2都看成是存儲狀態。因此，在圖59之非揮發性記憶體中，只需利用記憶胞MC1、MC2中之一個記憶胞來保持存儲資訊，便可進一步提高非揮發性記憶體對存儲資訊之保存特性。另一方面，由於圖59所示之非揮發性記憶體中可以用一個記憶胞MC來存儲1位元資訊，所以可增加存儲容量及使半導體裝置小型化(小面積化)。在圖59所示之非揮發性記憶體中，也與實施方式1至實施方式10中所說明的一樣，藉由使用位元佈線M1B、佈線部M1Ba或者佈線M1A來覆蓋浮置閘電極FG，便可提高非揮發性記憶體對存儲資訊之保存特性。
[產業上之可利性]
本發明可有效應用於半導體裝置。
1．．．半導體基板
2．．．元件隔離區域
ACV．．．活性區域
BL．．．位元線
CG．．．控制閘電極(選擇閘電極)
CT．．．接觸孔
FG．．．浮置閘電極(浮游閘電極)
GF1、GF2．．．絕緣膜
IL1、IL2、IL3、IL4、IL5．．．絕緣膜
L1．．．長度
L2、L3、L4、L5、L6．．．距離
M1、M2．．．佈線
M1A、M1S、M1W．．．佈線
M1B、M2B．．．位元佈線
M1Ba、M1Bb．．．佈線部
M1Sa、M2S．．．源極佈線
M1Wa、M2W．．．字元佈線
MC．．．記憶胞
MD、MS、SD．．．半導體區域
MDa、MSa、SDa．．．p+型半導體區域
MDb、MSb、SDb．．．p-型半導體區域
NW．．．n型阱
OP1、OP2、OP3、OP4、OP5．．．開口部
PG、PGa．．．柱塞
RG．．．區域
SL．．．源極線
ST．．．狹縫
SW．．．側壁絕緣膜
UV．．．紫外線
VH、VHa．．．孔部
W1、W2、W3、W4、W5．．．寬度
WL．．．字元線
圖1係本發明一實施方式中半導體裝置之主要部分之平面圖。
圖2係本發明一實施方式中半導體裝置之主要部分之平面圖。
圖3係本發明一實施方式中半導體裝置之主要部分之平面圖。
圖4係本發明一實施方式中半導體裝置之主要部分之平面圖。
圖5係本發明一實施方式中半導體裝置之主要部分之平面圖。
圖6係本發明一實施方式中半導體裝置之部分放大平面圖(主要部分之平面圖)。
圖7係本發明一實施方式中半導體裝置之部分放大平面圖(主要部分之平面圖)。
圖8係本發明一實施方式中半導體裝置之主要部分之剖面圖。
圖9係本發明一實施方式中半導體裝置之主要部分之剖面圖。
圖10係本發明一實施方式中半導體裝置之主要部分之剖面圖。
圖11係本發明一實施方式中半導體裝置之主要部分之剖面圖。
圖12係本發明一實施方式中半導體裝置之主要部分之剖面圖。
圖13係本發明一實施方式中半導體裝置之主要部分之剖面圖。
圖14係本發明一實施方式中半導體裝置之記憶胞陣列區域之電路圖(等效電路圖)。
圖15係將佈線用導電體膜圖案化而形成佈線時本發明一實施方式中半導體裝置之主要部分之剖面圖。
圖16係將佈線用導電體膜圖案化而形成佈線時本發明一實施方式中半導體裝置之主要部分之剖面圖。
圖17係將佈線用導電體膜圖案化而形成佈線時本發明一實施方式中半導體裝置之主要部分之剖面圖。
圖18係說明本發明一實施方式中半導體裝置之動作例(寫入)之說明圖。
圖19係說明本發明一實施方式中半導體裝置之動作例(擦除)之說明圖。
圖20係說明本發明一實施方式中半導體裝置之動作例(讀出)之說明圖。
圖21係說明本發明一實施方式中半導體裝置之動作例(擦除)之說明圖。
圖22係本發明之其他實施方式中半導體裝置之主要部分之平面圖。
圖23係本發明之其他實施方式中半導體裝置之主要部分之平面圖。
圖24係本發明之其他實施方式中半導體裝置之主要部分之平面圖。
圖25係本發明之其他實施方式中半導體裝置之主要部分之平面圖。
圖26係本發明之其他實施方式中半導體裝置之主要部分之剖面圖。
圖27係本發明之其他實施方式中半導體裝置之主要部分之剖面圖。
圖28係本發明之其他實施方式中半導體裝置之主要部分之平面圖。
圖29係本發明之其他實施方式中半導體裝置之主要部分之平面圖。
圖30係本發明之其他實施方式中半導體裝置之主要部分之剖面圖。
圖31係本發明之其他實施方式中半導體裝置之主要部分之剖面圖。
圖32係本發明之其他實施方式中半導體裝置之主要部分之剖面圖。
圖33係本發明之其他實施方式中半導體裝置之主要部分之平面圖。
圖34係本發明之其他實施方式中半導體裝置之主要部分之平面圖。
圖35係本發明之其他實施方式中半導體裝置之主要部分之平面圖。
圖36係本發明之其他實施方式中半導體裝置之主要部分之剖面圖。
圖37係本發明之其他實施方式中半導體裝置之主要部分之剖面圖。
圖38係本發明之其他實施方式中半導體裝置之主要部分之剖面圖。
圖39係本發明之其他實施方式中半導體裝置之主要部分之剖面圖。
圖40係本發明之其他實施方式中半導體裝置之主要部分之平面圖。
圖41係本發明之其他實施方式中半導體裝置之主要部分之平面圖。
圖42係本發明之其他實施方式中半導體裝置之主要部分之剖面圖。
圖43係本發明之其他實施方式中半導體裝置之主要部分之剖面圖。
圖44係本發明之其他實施方式中半導體裝置之主要部分之平面圖。
圖45係本發明之其他實施方式中半導體裝置之主要部分之平面圖。
圖46係本發明之其他實施方式中半導體裝置之主要部分之剖面圖。
圖47係本發明之其他實施方式中半導體裝置之主要部分之剖面圖。
圖48係本發明之其他實施方式中半導體裝置之主要部分之平面圖。
圖49係本發明之其他實施方式中半導體裝置之主要部分之平面圖。
圖50係本發明之其他實施方式中半導體裝置之主要部分之平面圖。
圖51係本發明之其他實施方式中半導體裝置之主要部分之剖面圖。
圖52係本發明之其他實施方式中半導體裝置之主要部分之剖面圖。
圖53係本發明之其他實施方式中半導體裝置之主要部分之平面圖。
圖54係本發明之其他實施方式中半導體裝置之主要部分之平面圖。
圖55係本發明之其他實施方式中半導體裝置之主要部分之剖面圖。
圖56係本發明之其他實施方式中半導體裝置之主要部分之平面圖。
圖57係本發明之其他實施方式中半導體裝置之主要部分之平面圖。
圖58係本發明之其他實施方式中半導體裝置之主要部分之剖面圖。
圖59係用兩個記憶胞存儲1位元資訊之非揮發性記憶體之主要部分之平面圖。
BL．．．位元線
FG．．．浮置閘電極(浮游閘電極)
L2．．．距離
M1．．．佈線
M1B．．．位元佈線
W1．．．寬度

Claims (13)

  1. 一種半導體裝置，包括：半導體基板，複數個非揮發性記憶胞，前述複數個非揮發性記憶胞在前述半導體基板之主面上呈陣列狀排列在第一方向和與前述第一方向交叉之第二方向上，及形成在前述半導體基板主面上之複數個佈線層，其特徵在於：前述複數個非揮發性記憶胞中之每一個都具有存儲電晶體和與前述存儲電晶體串聯之控制電晶體，其中，前述存儲電晶體具有浮置閘電極；位元佈線以在前述第一方向上延伸之方式形成在前述複數個佈線層中最下層之佈線層中，其中，前述位元佈線將排列在前述第一方向上之前述非揮發性記憶胞中之前述存儲電晶體之汲極區域彼此連接；前述位元佈線之寬度比前述浮置閘電極在前述第二方向上之尺寸大；在前述複數個非揮發性記憶胞之每一個非揮發性記憶胞中，前述存儲電晶體和前述控制電晶體排列在前述第一方向上，並且前述存儲電晶體之源極區域和前述控制電晶體之汲極區域共用相同半導體區域；前述位元佈線中在前述浮置閘電極上延伸之部分之寬度比前述浮置閘電極在前述第二方向上之尺寸大；在前述位元佈線上形成有複數個開口部，前述複數 個開口部使佈置在前述位元佈線下方之複數個前述浮置閘電極中之每一個之一部分露出；佈置於前述位元佈線下方之複數個前述浮置閘電極中之每一個在前述之第二方向兩個端部之正上方都存在有前述位元佈線；前述各個開口部在前述第二方向上之尺寸比在前述第一方向上之尺寸小，而且，前述開口部橫穿一個以上之前述各個浮置閘電極。
  2. 一種半導體裝置，包括：半導體基板，複數個非揮發性記憶胞，前述複數個非揮發性記憶胞在前述半導體基板之主面上呈陣列狀排列在第一方向和與前述第一方向交叉之第二方向上，及形成在前述半導體基板主面上之複數個佈線層，其特徵在於：前述複數個非揮發性記憶胞中之每一個都具有存儲電晶體和與前述存儲電晶體串聯之控制電晶體，其中，前述存儲電晶體具有浮置閘電極；位元佈線以在前述第一方向上延伸之方式形成在前述複數個佈線層中由下算來為第二的佈線層中，其中，前述位元佈線將排列在前述第一方向上之前述非揮發性記憶胞之前述存儲電晶體之汲極區域彼此連接；在前述複數個非揮發性記憶胞之每一個非揮發性記憶胞中，佈線部至少覆蓋前述浮置閘電極之一部分，其 中，前述佈線部係為了將前述存儲電晶體之汲極區域提升到前述位元佈線而形成於前述複數個佈線層中最下層之佈線層中。
  3. 如請求項2之半導體裝置，中在前述複數個非揮發性記憶胞之每一個非揮發性記憶胞中，前述存儲電晶體和前述控制電晶體按前述第一方向排列，並且前述存儲電晶體之源極區域和前述控制電晶體之汲極區域共用相同半導體區域。
  4. 如請求項3之半導體裝置，其中在前述複數個非揮發性記憶胞之每一個非揮發性記憶胞中，前述佈線部覆蓋整個前述浮置閘電極。
  5. 如請求項3之半導體裝置，其中在前述佈線部形成有開口部或狹縫，以使佈置在前述佈線部下方之前述浮置閘電極之一部分露出。
  6. 如請求項3之半導體裝置，其中在前述佈線部形成有開口部，以使佈置在前述佈線部下方之前述浮置閘電極之一部分露出，前述開口部比前述浮置閘電極小，且以被佈置在前述佈線部下方之前述浮置閘電極平面地內含之方式形成。
  7. 如請求項3之半導體裝置，其中前述佈線部之形狀為：在可覆蓋整個前述浮置閘電極之外形上設置有使前述浮置閘電極之一部分露出之開口部或狹縫。
  8. 一種半導體裝置，包括： 半導體基板，複數個非揮發性記憶胞，前述複數個非揮發性記憶胞在前述半導體基板之主面上呈陣列狀排列在第一方向和與前述第一方向交叉之第二方向上，以及形成在前述半導體基板主面上之複數個佈線層，其特徵在於：前述複數個非揮發性記憶胞中之每一個非揮發性記憶胞都具存儲電晶體和與前述存儲電晶體串聯之控制電晶體，其中，前述存儲電晶體具有浮置閘電極；位元佈線以在前述第一方向上延伸之方式形成在前述複數個佈線層中由下算來為第二的佈線層中，其中，前述位元佈線將排列在前述第一方向上之前述非揮發性記憶胞之前述存儲電晶體之汲極區域彼此連接；在前述複數個非揮發性記憶胞之每一個非揮發性記憶胞中，第一佈線至少覆蓋前述浮置閘電極之一部分，其中，前述第一佈線形成在前述複數個佈線層中最下層之佈線層且不與前述位元佈線電性連接。
  9. 如請求項8之半導體裝置，其中在前述複數個非揮發性記憶胞之每一個非揮發性記憶胞中，前述存儲電晶體和前述控制電晶體於前述第一方向排列，並且前述存儲電晶體之源極區域和前述控制電晶體之汲極區域共用相同半導體區域。
  10. 如請求項9之半導體裝置，其中前述第一佈線與固定電位連接。
  11. 如請求項10之半導體裝置，其中在前述複數個非揮發性記憶胞之每一個非揮發性記憶胞中，前述第一佈線覆蓋整個前述浮置閘電極。
  12. 如請求項10之半導體裝置，其中在前述第一佈線形成有開口部或狹縫，以使佈置在前述第一佈線下方之前述浮置閘電極之一部分露出。
  13. 如請求項10之半導體裝置，其中在前述第一佈線形成有開口部，以使佈置在前述第一佈線下方之前述浮置閘電極之一部分露出，前述開口部比前述浮置閘電極小，且以被佈置在前述第一佈線下方之前述浮置閘電極平面地內含之方式形成。
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