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TW201034169A - Integrated circuit self aligned 3D memory array and manufacturing method - Google Patents

Integrated circuit self aligned 3D memory array and manufacturing method Download PDF

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TW201034169A
TW201034169A TW098144282A TW98144282A TW201034169A TW 201034169 A TW201034169 A TW 201034169A TW 098144282 A TW098144282 A TW 098144282A TW 98144282 A TW98144282 A TW 98144282A TW 201034169 A TW201034169 A TW 201034169A
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memory
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Hang-Ting Lue
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Macronix Int Co Ltd
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Description

201034169 六、發明說明： 【發明所屬之技術領域】 本發明係關於高密度記憶錢，$進一步而言，係關於將 記憶胞之複數平面安排成為三度空間陣列之記憶裝置。 【先前技術】 由於在積體電路中，裝置臨界尺寸已經降低到習知記憶胞 技術之極限，因此設計者們曾試圖開發堆疊記憶胞之複數平 面，藉以達成更高之儲存能力，同時降低每一位元之成本。舉 例而言’薄臈電晶體技術即被利用於電荷捕捉記憶體技術中， 如 Lai，ei β/·，A Multi-Layer Stackable Thin-Film Transistor (TFT) NAND-Type Flash Memory”，IEEE Int’l Electron Devices Meeting，11-13 Dec. 2006;以及如 Jimg 以此 “Three
Dimensionally Stacked NAND Flash Memory Technology Using Stacking Single Crystal Si Layers on ILD and TANOS Structure for Beyond 30nm Node”，IEEE Int’l Electron Devices Meeting， 11-13 Dec. 2006. 此外，交叉點陣列技術也被應用於反熔絲記憶體中，如 Johnson et al., U512-Mb PROM With a Three-Dimensional Array of Diode/Anti-fuse Memory Cells^ IEEE J. of Solid-State Circuits, vol. 38, no. 11, Nov. 2003.在 Johnson a/.，所揭露之設計 中，其提供複數層之字元線與位元線，而將記憶元件設置在複 數個交叉點上。該記憶元件包含連接至P+多晶石夕陽極的字元 線，以及連接至位元線的η型多晶石夕陰極，而該陽極與陰極係 由反熔絲材料所分隔。 在 Lai, β a/.，Jung，fl/.與 Johnson a/.，戶斤揭露之製程 201034169 中，各記憶體層均有幾個關鍵的微影步驟。因此，關鍵微影製 程^步驟數目，必須乘上層數，才是完整的製程步驟數目。關 鍵微影步雜科貴’因此希望盡量減少在積體電路製程中使 用。=以，雖然可以利用三度空間陣列來達成高密度之優點， 但較尚的製作成本會限制該技術之利用。 士另一種在電荷捕捉記憶技術中提供垂直NAND記憶胞的 結構可見於 Tanaka 扣 β/.，“Bit cost ScalaWe Techn〇bgy —
Punch and Plug Process f〇r ultra ffigh ^ Mem〇ry„? 2007 Symposium on VLSI Technology Digest of Technical Papers; 2 14 June 2007，第14頁至第i5頁。在Tanaka扣所揭露 之結構包含一多閘極場效電晶體結構，其具有一垂直通道，可 如NAND閘極般操作，並利用石夕化物-氧化物_氮化物_氧化物_ 石夕化物的SONOS電荷捕捉技術，在各個閘極/垂直通道介面建 立儲存位置。該記憶結構係建構於半導體材料之支柱（piUar )， 其係設置如多閘極記憶胞之垂直通道，巾具有鄰接至基材的下 方選擇閘極’以及錄獅的上额剩極。概個水平控 制閘極係利用平面電極層而形成，其與該些支柱相交。該些控 制間極所_之平面電極層無須採關鍵微影，因此可以^ 成本。然而’各個垂直記憶胞需要許多的關鍵微影步驟。此外， 受到垂直通道之導雜、所採雌式化與抹除方法等因素限 制，控制閘極的數量會受到限制。 因此產生需求’希望能提供—種三度空間積體電路記憶 體’其具有低至作成本’但具有可靠、小贿之記憶元件。 【發明内容】 一二度空間記憶陣列包含複數山脊狀之堆疊，其為複數導 電材料條紋之型態，並為絕緣材料所分隔，其舉例而言設置如 5 201034169 可藉由解碼電路麵合至感應放大器。導電材料之條 邊牆上。複料銳舉例而言 時垂直延伸於複數二::::上其至橫列解碼器’同 ^八）,覆鱗#之表面。順形覆蓋找置形成於多層陣 線之二3域位於該堆疊上之導電條紋的邊牆表面與導電 ^捉社構mi件仰錢，例如賊絲或者電荷 參 :ί===之堆疊中的導電條紋之組合，形= 胞隹疊上述陣列結構，即可構成三度空間記憶胞陣列。 為自數山脊狀之堆疊與複數導電線，故記憶胞可 & 以形成導電條紋之邊牆表面均為垂直對準排列 。記航件可·—層或者複數層之材料，以全面沈積 之^形fT复:隹疊之上’同時使用其他無須關鍵對準步驟 記憶元件二：= 尤;=1 复數導電線於該提供 -峨罩的導電線:由此，利;： :陣列’而其係僅就複數術的導電二二=
驟，而另外就複數導電線利用一對準步驟。 早對旱V 與申目的錄料料實施方式 實施方式】 以下參照圖式第1圖至第29目，說明本發明 方式。 之詳細實師 6 201034169 第1圖為顯示-個三度空間可程式化電阻記憶陣列的2χ2 π分之透棚’但其巾將填紐料從圖式巾刪除，以顯示導電 條紋之堆疊與垂直導電線所構成之三度空間陣列。在此實施例 令，僅顯示兩個平面。然而，平面的數量可以增加到相當大的 數量。如第1圖所示’該記憶陣列形成於積體電路基材上，其 具有絕緣層10位於下方的半導體或者其他結構（未顯示）之 上。該記憶陣列包含複數導電條紋uu、丨3、丨4 最， 其為絕緣材料21、22、23、24所分隔。該躲#呈山脊^， 延^於，式中之Z軸方向’因此導電條紋u至14可組態為位 =。導電條紋U與13可作為第—記憶平面的位元線；導電 =紋12與14可最作為第二記憶平面的位元線。記憶材料層 ^熔材料’在本實施例+包覆導電條紋 ί逢，其他實施例中至少包覆導電條紋之側壁。複 2導電線16、17之安排係與該複解魏紋 導電線、Π之表面順形地覆蓋導電條紋之複數堆疊= 定之溝槽(如元件2〇)，並在導電條紋11至Μ ί表面以及導電線16、17之交又點上定義介面區域之多層陣 ❹ 物層（例如魏嫣、魏銘、石夕化欽）Μ、 形成於導電線16、17之頂部表面之上。 了 記憶材料層15可由反炼絲材料所構成，例如 ΓίΓϋ或ί他氧切㈣；舉例衫其厚度之數量級約為 Γ採用其他反_材料，例如氮化石夕。ί 2條、、文至14可為具有第一導電型態（例如為ρ型） 體材料。導電線16、17可為具有第二導雷剞能 導 半導體材料。舉例而言，導電條纹η至14'、=型） ，作’而導電線16、17可利用相城摻雜的 ^ = 作。導電條紋之寬度蚁以提供空乏區域所需之空間 7 201034169 持極體之運作。因此，在多晶妙條紋與線條之三度空間中， =可在陽極與陰極之間’形成包含整流器之記憶胞，而該整流 器係^ p-η接面與可程式化之反熔_卿成。在其他實施例 中’可採，不同的程式化電阻記憶材料，包含過渡金屬氧化 物，例如氧化鎢於鎢之上或者摻雜之金屬氧化物導電線條。此 種材料可被程式化或被抹除，同時可資顧使得各記憶胞得儲 存多個位元。 二第2圖顯示形成於導電線16與導電條紋14之交叉點上的 記憶胞之X-Y平面剖面圖。主動區域25、26形成於條紋14 的兩側’位於導電線16與條紋14之間。在原始之狀況(native state)= ’反簡材料層15具有高電阻。程細後，反溶絲材 料層崩潰，造成主動區域25、26之中的反熔絲區域之一（或 者兩者/、同）回到其低電阻狀態。在此處所述之實施例中，如 第3圖所示，各記憶胞均具有兩個主動區域25、26，個別位 於導電條紋14的_側。如圖巾實線箭頭所示之電子流，係由 導電線16、流向p型導電條紋，同時沿著導電條紋（虛線箭 頭）流向感應放大器，藉以量測並探知一選定記憶胞之狀態。 在典型之實施例中’採用厚度約為1奈米之二氧化矽作為反熔 絲材料，則程式化脈衝可能包含5V至7V之脈充電壓，而脈 衝時間約為1微秒，而其施加係由晶片中的控制電路所控制， ，即如稍後第28圖所示。一讀取脈衝可能包含iv至2V之脈 衝，其脈衝時間可視狀況而設置，而其施加係由晶片中的控制 電路所控制，即如稍後第28圖所示。讀取脈衝可能遠短於程 式化脈衝。 ▲第3圖顯示導電線16、17與導電條紋14之交叉點所形成 =记憶胞的X-Z平面剖面圖。如圖所示，由字元線而來的電 流路徑，係定義為導電線16穿越反熔絲材料層15，而下至導 201034169 電條紋14。 ❹ 第4圖為一示意圖，其顯示個別具有6記憶胞的兩個記憶 胞平面。該記憶胞係以二極體之圖示表示，其中該虛線代表位 於陽極與陰極之間的反熔絲材料。這兩個記憶胞平面係定義於 導電線60、61 (其可作為第一字元線wLn以及第二字元線 WLn+Ι)與第一導電條紋堆疊51、52,第二導電條紋堆疊53、 54，第三導電條紋堆疊55、56 (可作為於陣列第一層與第二 層中之位元線BLn、BLn+卜；BLn+2)之交叉點上。記^胞之 第一平面包含記憶胞30、31位於導電條紋52之上，記憶胞 32、33位於導電條紋54之上，以及記憶胞34、35位於導電 條紋56之上。記憶胞之第二平面包含記憶胞4〇、41位於導電 條紋51之上，記憶胞42、43位於導電條紋53之上，以及記 憶胞=4、45位於導電條紋55之上。如圖所示，導電線6〇可 作為字元線WLn，其包含垂直延伸60-丨、6〇_2、6〇·3對應於 第1圖之溝槽20中的材料，位於堆疊之間，藉以在各個平面 中所示的三條導電條紋，將導電線6G與記憶胞輕合。藉由此 處揭露之方法’即可形成具有錢之_，形成高密度之 體，或者在單一晶片中形成上兆位元之資料。 第5 ®為為顯示—個三度空間可程式化電阻記憶陣 X2部分之透視圖，但其中將填充材料從圖式中刪除，以 導電條紋之堆#與垂直導電線所構成之三度空間陣列。在此實 ΐϋΓ旦僅顯柏辦面。細，平面的數4可以增加到相當 上，ίί右圖所示，該記憶陣列形成於積體電路基： …、有絕緣層110位於下方的半導體或者其他結構（未顯 不之上。该記憶陣列包含複數導電條紋lu、、US 1、 其==:121、122、123、124所分隔。該些堆 且呈含狀，延伸於圖式中之z軸方向，因此導電條紋⑴至 201034169 114可組態為位元線。導電條紋U1與113可作為第一記憶平 面的位兀線；導電條紋112與Π4可作為第二記憶平面的位元 線。記憶材料層115 ’例如介電電荷捕捉結構，在本實施例中 包覆導電條紋之複數堆疊。複數導電線116、117之安排係與 該複數導電條紋之堆疊垂直。該導電線116、m之表面順形 地覆蓋導電條紋之複數堆疊，填充該複數堆疊所界定之溝槽 (如元件20)，並在導電條紋ιη至114側表面以及導電線 16 117之父叉點上疋義介面區域之多層陣列。一梦化物層
(例如石夕化鶴、石夕化銘、石夕化鈦）118、119可形成於導電^ 116、117之頂部表面之上。 奈米線MOSFET型記憶胞亦可如此設置，藉由提供奈米線 或奈米管結構於通道區域的導線’類似揭露於 等人的論文”Impact of a PrOeess VariatiQn Qn Nan()wirc and
Nanotube Device Performance^, IEEE Transactions on Electron
Deices，第54卷第9期，細年9月，此論文在此引為參考 負料。 ❿ ^如此可在NAND快閃陣列中形成三度空間之s〇N〇s型態 峨胞。源極、汲極與通道形成於含树⑻導電條咬^ ，1H中’記憶材料層ls包含穿随介電層97其可為氧化石夕 (〇) ’電荷捕捉層98其可為氮化石夕⑼，阻障介電層99其可 為氧化石夕(〇)，以及閘極包含導電線116、117之多晶石夕⑻、。 導電舰m至m可為半導體材料，其具有第一導電型 :、_(例如為p型）的半導體材料。導電線116、117可為 ^或相異導電型態（例如為p+型）半導體材料。舉例而 =條紋I11至114可以利W型多祕或是P型蟲晶單晶石夕 而導電、線116、117可利用相對濃摻雜的P+型多晶石夕製 如此來，即可在X又點所形成之三度空間陣列裡，形成 10 201034169 ” 脉.，σ構的％效f晶體纖胞 之寬度位於約25奈米之寬度，在^Π電線 奈米左右，即可形成具有數十^ //^#之如亦’約在25 在輩-s Η 層裝置（儀^3G層），藉以 在早日曰片中達成上兆位元⑽2)儲存量之目標。 人層15可由其他電荷捕捉結構所構成，例如可包 層97，其中包含可在0偏壓下形成反轉U型價帶 „料。依據本發明之—種實施例，該複 = 層第可-?電職層;一第二層，可稱為能以
7 2洞m層包含二氧切’其位於導電條紋；2 =例而言係利用同位蒸鑛產生ISSG以及選擇 =、其係_後_ NO退火或者在沈積之環境中增加 t 一乳化梦之第一層的厚度係低於20埃，較佳實施例中 =為15埃以T。代表性的實施例中，其厚度可為1〇 2 埃。 本實施例中的能帶補償層包含位於電洞穿隧層之上的氮 士石夕’舉例而言係_低壓化學氣相沈積所形成，其中舉例而 利用二氯石夕曱烧(dichl〇r〇silane)DCS與ΝΗ3前驅物在 嶋C之溫度下完成。在其他做巾，能帶漏魏含氮氧化 矽，其利用類似的製程而以ν20作為前驅物。氮化矽層之能 帶補償層的厚度係小於30埃，較佳實施例中係小於或等於25 埃。 *、本^施例中的絕緣層包含二氧化石夕，其位於氮石夕化物之能 帶，償層之上，舉例而言其係利用LPVCD高溫氧化ΗΤ0沈 積製作。二氧化矽之絕緣層厚度係低於35埃，較佳實施例中 係小於或等於25埃。該三層穿隧層可導致反轉υ型價帶能階。 位於該第一位置(01)之價帶能階如此，使得電場足以誘發 201034169 電洞穿隨經過半導體主體與該第一位置介面之間的薄層區 f ’亦足以在第一位置之後提高價帶能階，使其足以消除位於 ，第一位置之後複合穿隧介電層的電洞穿隧障礙。該結構令電 場協助電、取高速親’啊有效地在沒有電場或者為其他用 途，用之小電場情況下（例如由記憶胞讀取資料或者寫入鄰接 之兄憶胞）’預防電荷藉由複合穿隧介電層漏散。 a在一種代表性的裝置中，記憶材料層15包含能帶加工複 合f隧介電層，其包含超薄氧化矽層ΟΙ (例如小於15埃）， ，錢化％層N1 (例如小於3G埃），以及超薄氧切層〇2 (例如小於35埃），如此可在距離半導體主體之介面小於或等 =^埃之補償區將價帶能階提高約2 6eV。〇2層位於第二補 償，（舉例而言距離該介面約30至45埃），利用具有較低價 帶能階（較高電洞穿賊障）與較高導電帶能階的區域，將 一層與f荷捕捉層分隔。該電場足輯發電洞雜，以提高 第-位置之後的價魏社—階級，其足財效地齡電 隧能障。這是因為第二位置與介面之距離較大。因此，〇2芦 1與協助電洞穿駄電場產生重大的相互干擾，卻可提升： 工穿隧介電層防止低電場情況下之漏電流的情形。 在此實施例中，記憶材料層ls中的電荷捕捉材料包 化石夕，其厚度大於50埃’舉例而言約為7〇埃；本實施例之带 舉例而言可_ LPCVD。亦可_其他電荷捕捉材料 ϋ例如氮氧化砍（&ΑΝζ)，氮化轉、氧化富麵2 捉層包含埋藏之奈米粒子等。 在本實施例中’記憶材料層us巾的阻障介電層包含一芦 層’其厚度大於約如埃，在本實施例中舉例而言; ^為90埃’其可彻爐氧域程，由氮化物之濕反轉製 成、他實施例可藉由高溫氧化（HT〇)或LpcvD吨製作。 201034169 其他ΓΓ實介:可包含高介電常數材料，例如氧化銘。 在本實施例尹，電洞穿隧層可為 補償層可為20埃的氮化石夕，絕緣層可氧切，能帶 層可為70埃的氮化石夕，介、 厚度為90埃。導電線116、u 丨電層了為乳化梦，其 晶矽(功函數約5.leV)。 中斤使用的閘極材料為P+多 第6圖顯示導電線116與導電條 荷捕捉記憶胞平面剖面====形成的電
Ο 形，條紋m之兩側，其位於導電_與== =。就此處所揭露之實施例而言’如第6圖所 ； 均為具有主動電荷儲存區域125、12 °己隐胞 條紋114的兩側。圖中===充 Λ3者P型導電條紋仃進’直域應放 指明所選取之記憶胞的狀態。 Μ電子流並 第7圖顯示導電線m、m解電條紋m 的電荷捕捉記憶胞之χ_ζ平面剖面圖。其情示下至 ^=之電流路徑。位於導電線116、117之間的源極/及極區 11 、、L30可作為「無接面」之字元線，而無須將源極 ^及玉區域進行與子元線底下之通道區域的導電型態相反的 摻雜。在此”無接面”實施例中’電荷捕捉場效電晶體具有p型 通道結構。 在另一實施例中，導電條紋m至114可利用淡摻雜之n 型半導體主體，造成埋藏通道場效電晶體，其可在加強模式下 運作，而具有自然偏移至較低之電荷捕捉記憶胞臨界分佈"。 同時，在某些實施例中，源極與汲極摻雜可在定義字元 後，利用自對準植入之方式完成。 v 第8圖為示意圖’顯示具有9個電荷捕捉記憶胞的兩個平 13 201034169 面’其設置為NAND _。靖胞 160、161、1 義導電線 肌州，似㈣元線^，第二字元線 第-堆疊、導電條紋94、91的第二堆疊、導電停:: 位於導電條紋90之上，記㈣^7H憶胞7G、71、72 之上，〜，。 4、75位於導電條紋91 之上識胞76、77、78位於導電條紋％之上 二·!=記憶胞（例如8G)位於導電條紋93之i二己㈣ ❹ ^ K导罨條紋95之上。如圖所示，.盔 160包含垂直延伸，其對應於第位^饥11的導電線 ㈣料，祕鳴 160與記憶胞耦合。 更條、、文將導電線 第9圖為類似第5圖之另―種社 _的結構採用相同的元件符號= 不同的地方在於:絕緣層no的表面=二㊁ Θ 因此，記憶材料層元線的結果。 但不會損害細t。_，於字元線之間’ 捉結構的記憶材料層115。 魏刻穿越形成介電電荷捕 第10圖為類似第6圖之記恒偷的 6 , ° ^ 10 構，即如在第5圖之結構中所_二斤=的第9圖的結 之記憶胞的X-Z平面剖面圖。第 第圖為類似第7圖 區域128a、129a、與130a沿著條(圖之相異點在於， 導電條紋114之侧表面（例如 14 201034169 1UA)之記憶材料可能被去除。 、第12冑至第16圖繪示上述製作三度空間記憶陣列之基本 流程步驟’其在形成陣贿僅湘賴關鍵賴案化光罩牛 驟。在第12圖中顯示一種結構，其係利用半導體沈積之方法^ 諸如全面沈積於晶片的陣舰域上，來交互形成絕緣層2ι〇、 212、214與導電層2U、2B。依據形成之方法而定，導 211、213可利用多晶碎或者單晶料晶之方式形成n型: 型之摻雜。層間絕緣層21〇、212、214舉例而言可為二氧化P 其他氧化矽、或氮化矽。
第13圖繪示第-微細案化步微的結果，其可界定 電條紋的複數山脊狀堆疊25〇，其中該導電條紋係细 211、213所構成’並藉由絕緣層212、214所分隔。 第14A圖與第14B圖顯示下一個步驟，其個別為包含可程 式化電阻記憶制|之實酬’諸如為反熔絲繩胞結構；以及 包含可程式化電荷捕捉記憶結構的實施例，例如包s〇N〇s 型態的記憶胞結構。 第14A圖顯示全面沈積記憶材料層215之後的結構，在此 實施例中記憶材料包含-單層，即如第丨圖所繪示之反炼絲結 構。在另-實施例巾，若不彻全面沈積，亦可_氧化製程 在導電條崎暴露之赠上形魏錄，*魏化物作為 第14B圖顯示全面沈積薄層315之結果，其由多層電荷捕 捉結構所構成’包含穿隧層397、電荷捕捉層398以及阻障声 汾9」其與第4圖所示者相連結。如第MA圖與第妳圖所示曰， 冗憶層2丨5、315係以順形之方式形成於導電條紋的 疊（第13圖之250)之上。 第I5圖顯示利用高深寬比填充之步驟，其中導電材料， 201034169 例=有n型摻雜與p型摻雜之多晶石夕，可 而導電線可作為沈積於薄層22 ，、奴材枓’ 例中，矽化物226可形成於薄層μ品5 ’，在此實施 如圖所示，紐寬比之_技術，•林 =相沈積’可用於完整填充山脊狀二多二： 的=可完全填充寬度為10奈米之數量級而具有高= ^ 16圖顯示第二微影_化步驟之後的結果，其界 數導電線260，其可作為三度空間< 憧陳 _ 、 微影圖案卿在陣轉尺寸=陣:=導 =餘刻“深寬比的溝槽’而不會_穿越山脊狀之 利用働彳製程來侧多轉，其對於氧化料氮化敎上 具有高度選擇性。因此，可利用其健刻方法，藉由同 樣的光罩來侧？麟電層與絕緣層，趙製 絕緣層210之上。 r v、r乃们 ❹ 第17圖為透視圖，顯示在單—解碼結構中複數導電條紋 連接之狀態，並例示-種選擇性的植入步驟。第7圖之透視圖 ，在Y軸上旋轉9G度’因此γ軸與z轴所構成之平面與說明 曰之頁面相同，而其所謂旋轉係與第丨圖之方向以及第16圖 之方向做比較’該二圖之X軸與γ軸平面與說明書頁面相同。
同時，位於導電條紋之間以及位於山脊狀堆疊 未顯示於圖式中，藉此清楚顯露額外的結構。 W H 記憶材料層415將導電線4254至425_η與導電條紋412 至414分隔’其詳細内容如前述。 電晶體（例如電晶體50)形成於延伸412Α、413Α、414Α 與導電線425_1之間。在電晶體中，導電條紋（例如祀）係 做為裝置之通道區域。閘極結構（例如429)在相同的步驟中 16 201034169 圖案化，由此導電線425-1至425-n即可被界宏。功仆札思^ 可沿著導電線之頂部表面形成，同時位極 記憶材料層415可做為電晶體之閑極 f =極’其綠至解碼電路，以沿著該陣列中 另-種製造方式包含形成硬遮罩4〇M至4〇i n ，而硬遮罩402與403位於間極結構必之上。該』
^_職厚魏切或者其讀卿成，其可 佈植製程的轉。形成魏科，可進行· ^紋412髓4中以及延伸412A至德中的換雜‘度導 並藉此降低沿者導電條紋之電流路徑的電阻。利用控制佈植的 能量’佈植可用於引發穿隨至底部導電條紋412，同時 中各個上方的導電條紋。 且 第I8圖繪示製作如第π圖所示之記憶陣列的下一個步 驟。在^圖中使用相同的元件符號，而不再重述。帛18圖之 結構繪示移除硬遮罩、暴露沿著導電線425_丨到425_n的頂部 表面之石夕化物層426的結果’而該石夕化物層426位於以及閘極 j吉構429之上。稍後形成一層間介電物（未顯示）於該陣列頂 部之上’開啟介層孔以提供給例如鎢之充填材料459的接觸拴 塞458與閘極結構429之頂部表面連接。圖案化上方金屬線 460η、460Π+1以連接SSL線至縱行解碼電路。上述方法即可 形成二平面之解碼架構，利用一字元線、一位元線、與一 SSL· 線存取一個選取之記憶胞。此技術可參考美國專利第6 9〇6 94〇 號’專利名稱為 Plane Decoding Method and Device for Three Dimensional Memories. 欲程式化一選取之反熔絲型記憶胞，在本實施例中可將選 取的字元線施加-7V之偏壓’而未選取的字元線則施加〇v之 17 201034169 偏壓，選取的位元線可設定為ov，而未選取的位元線可設定 為0V，選取的SSL線可設為_3 3V，而未選取的SSl線可設 0V。欲讀取一選取之記憶胞，在本實施例中可將選取的字元 線施加-1.5V之偏壓，而未選取的字元賴施加QV之偏壓， 選取的位猶可蚊為GV，而未選取的位元線可^定為〇v， 選取的SSL線可設為-3.3V，而未選取的SSL線可設〇v。 第19圖提供線路佈局圖’其繪示複數观線與位元線47〇 至472的设置’其位於山脊狀堆疊之上，包含導電條紋414以
及可作為字元_導紐紋4仏。辭元線延伸至橫列解碼 器電路。 如圖所示，接觸拴塞（例如458)連接問極結構與選取之 導電條紋414至上方的SSL線（例如460)。亦可採用扭曲的 電路佈局’圖式中的閘極結構以交錯方式排列，如此圖案化導 電鋪拴塞458時所需的對準空間（例如458A)可沿著複數 橫列的接觸拴塞所共用，降低了山脊狀 間距。該些观線延伸至縱行解碼電路。 心的千均 第19圖同時繪示導電條紋之延伸（例如414α)至位元έ
=連結的電路佈局。如圖所述，延伸414Α外延至陣列以外 輕域。通道以交錯之方胡啟，暴露_中各平d 的導電條紋之延伸。在此實施例中，接觸拾塞48ι之 一平面之導電條紋。接觸拾塞482直至第二平面之導 $ ，觸拴塞483直到第三平面之導電條紋，以後均同。非關条鍵 ^可應用於，成拾塞的製程中，其所需的精 =，元線、471、472連接至接觸拾塞481、482如2 、” SL料愧伸值鮮爾碼魏以及祕放大器。、 而示一透視圖，其中Y軸與2軸和說明書頁面轉 面’而其她於第18圖具有不同的解碼電路佈局。在頁第面= 18 201034169 用」:係在界定多晶矽構成的複數SSL線（例如491 ) 求 卜的圖案化步驟，舉例而言可應用於陣列之各個佈局 於導魏（例如425])的部分。形成電晶體獨， 放於J t文（例如412)作為通道區域。問極介電層492施 SSL綠仙1與導電條紋412之間。魏物柳可施放於 電路i桩ϊ上。SSL線491延伸向外穿越陣列，直至與解碼 孔中护缝ί述如下。經由結構中的介層孔，同時在各該介層
盥It Ϊ構奶、5〇2、4%、503，上方的位元線· -/…導電條紋412、413、414之各個脊狀堆疊耦合。 —f 1 ®、’會示第2G圖之解碼電路佈局的示意圖。如圖所 不:接觸拾塞（例如5〇2)可形成於導電條紋（例如4⑷與 ΪΪ、ΪΡί例如498)之間。接觸栓塞可設置為交錯型態，因此 對準二間可沿著複數縱行被共用。 複數SSL、線（例如491)向外延伸穿越陣列至一區域，其 上方設置總體SSL線520、52卜522。接觸拾塞51〇、5U、、 512形成於介層孔之中，其延伸至陣列之各個平面的ssl線。 =樣地，_鍵對準空間（例如513、514)可在佈局此結構 、使用在此實知例中，該些SSL線延伸至平面解碼電路。 複數位it線延伸至崎解碼·触應放A|§，其可設置於頁 面緩衝結構中，以允許較寬的平行讀取與寫入運作。該些字元 線延伸至橫列解碼電路。 一 第22圖為NAND快閃陣列之透視圖，其顯示導電條紋在 單-解碼結構中相連接，同時顯示硬遮罩與選擇性佈植之步 驟。第22圖之透視圖係經旋轉，如此χ轴與z軸與說明書頁 面共平面，相較而言第3圖則是X軸與γ軸和說明書頁面共 平面。 同時，導電條紋之間的絕緣層係位於脊狀堆疊之間，但本 19 201034169 圖式將該導電條紋刪除以顯示其他的結構。 『層陣歹„絕緣層61〇之上，同時包含複數之導電線 為字元線繼，而其可作 含導電條紋612、613、614.，.及數個山脊狀堆叠包 方二平行山脊狀堆#之間的導電條紋。沿著X轴 方向延伸的導電條紋之延伸㈣、613 脊狀堆妓合。_，如_示，秘_ 6= 3A、614A可_被_化，藉以界定複數個山脊狀堆疊。 黯記^料層615包含多層電荷捕捉結構，藉由上述之導電 條，次612至614分隔導電線625-1至625-n。 ，數，體，例如電晶體_，形成於延伸舰、6i3A、 651，之間。同時’複數電晶體，例如電晶體 續r去1導電條1 文之相反終端’藉以控制陣列與共同源極 線（未顯不）連接之部分。在電晶體6S0、651中導電條紋 ❹ j例如612)可作為裝置中的通道區域。而在同一步驟中可圖 案化閘極結構（例如629、649)，藉此界定導電線625]至 62S n GSL選擇線科9可沿著一橫列延伸，穿越複數導電 紋之山脊狀堆疊。一槪物層626之可沿著導電線的頂部表面 形成，，時位於閘極結構629、649之上。記憶材料層仍可 作為電晶體之閘極介電物。這些電晶體65G、651可作為選擇 閘極’其輕合至解碼電路’以作為陣列中沿著山脊 行以及選擇區段。 額外的製程步驟包含形成硬遮罩60M至601-n於複數導 電線上，硬遮罩648位於GSL選擇線649以及之上以及硬遮 ’、、、j02 603位於閘極結構629之上。硬遮罩可利用相對較厚' 的氮化矽層形成，或者其他可以阻擋離子佈植製程之材料。形 20 201034169 成硬遮罩後’依據所的縣_，可選㈣植_n型或 P型之摻雜’藉以增加導電條紋612至614與延伸612A至614a 的掺雜遭度’並藉此減少沿著導電條紋之電流路徑的電阻。同 時’可對導電條’紋主體施加具有相反導電型態的摻雜物（例如 在導電條紋為P型時’加人n^|之摻雜），以在必要時沿著導 電條紋形成祕級極接面。细紐制之佈植能量，植入物 可以誘發穿隨’達到導電條紋612的底部，同時至堆 各個導電條紋。
在本實施射，為財域取^NAND關獅〇s 憶胞，選取的字元線可設置為+2〇v之偏壓，料選取 線可設定為+10V之偏壓，選取的位元線可設為〇v之偏壓， 而未選取的位元線可設為0V，選取的SSL線可設為3 3V，而 未選取的SSL線與GSL線可設為GV。在本實施例中為讀取 選取之雜胞，選取的字元線之偏壓可設為讀取之參考電壓， 未選取的字元線可設為6V，選取的位元線可設為1¥之偏壓， 而未選取的位元線可設為GV，選取的规線可設為3 3v，而 未選取的SSL線可設為〇v。 第/3圖繪示接續第22圖之製作記憶陣列的流程步驟。圖 式中係利用相同的元件符號’故在此不重述。第23圖 構顯不移除硬遮罩，沿著導電線625-1至6254之 j 露石夕化物層626的結果’同時其位於閘極結構㈣與649之 層顯Γ形成於陣列的頂部之上後，開啟 ^孔並以例如為鎢之接觸拴塞665、666填充。同時形金 屬八同源極線670,以和鄰接於選取電晶體651的導 端相互連接。圖案化上方金屬線661、662 觸^ 665、666連接SSL閘極與縱行解碼電路。 接觸拾塞 第24圖為電路佈局圖，顯示SSL線（例如661)與位元線 21 201034169 671至673的佈局圖，其位於脊狀堆疊之上，包含導電條紋 似，以及作為複數字元線的複數導電條紋6仏。字元線延伸 至橫列解碼電路。同時，GSL選擇線_位於該些说線之 下’而與字元線平行延伸至段落解石馬器（sect〇r dec〇de〇。金 屬共同源極線67G延伸於該些SSL線之下，其平行於字元線。 如圖所示，接觸拴塞⑽）例如連接至閘極結構以選擇 電條紋614至上方的SSL線（例如661)。亦可採用扭曲的 電路佈局，圖式中的閘極結構以交錯方式排列，如此圖案化導 電接觸拴塞458時所需的對準空間（例如6跑）可沿著 ❹ 橫列的接觸拾塞所共用，降低山脊狀堆疊之電路佈局的平均間 距。該些SSL線延伸至縱行解碼電路。 、第24圖同時綠示導電條紋之延伸（例如6i4A)至位元 之連結的電路佈局。如圖所述，延伸614A外延至陣列以外， =位元線區域。通道以錢之方式開啟，暴露陣列中各平面 的導電條紋之延伸。在此實施财，接觸拴塞681之直通至第 二紋。接觸拾塞682直至第二平面之導電條紋。 土 直到第二平面之導電條紋，以後均同。非關鍵對 =可應用於形成栓塞的製程中，其所需的精確度較低，如_ 不。位兀線670、671、672連接至接觸拴塞68卜682、砧3 並與SSL線平行延伸值至平面解碼電路以及感應放大器 第25繪示-透視圖，其tY轴與2轴和說明書頁面共平 :肩不將延伸612A至614A個別逹接至接觸拾塞_、嫩、 電。上方位元線_至672連接至接觸栓塞。形成導 一，塞683至681的對準精確度之容忍空間雜、_，表 =-圖案化步驟為非騎步驟，而不會影響辦狀 。 =中其他的it件符號與絲所述的相同結構相同，故不在^重 22 201034169 軸盥面一快閃實施例之透視圖，其x轴與γ 備ί㈣第23 者為不同之解碼 〇 圖之實施例中’係在界定多晶 I、
線（例如491)與GSL線（例如 :的複數SSL „言可應用於陣列之各個 7 2=r分。利用線691與649形成== ======: ❿ 導el條紋6U之間。矽化物_可施放於ML線二 、 、' 之上。SSL線691延伸向外穿越陣列，直至與 中如下。經由結構中的介層孔以及在介層孔 ^ 〇2、伽、703 ’上方的位元線_與 :、導電條紋612、613、⑽之各個山脊狀堆疊輕合。 一第27圖4會示第26圖之解碼電路佈局的示意圖。如圖所 不，接觸检塞（例如7〇2)可形成於導電條紋（例如6⑷盥 位兀線（例如698)之間。接觸拾塞可設置為交錯型態，因^ 對準空間可沿著複數縱行被共用 複數SSL線（例如649)向外延伸穿越陣列至一區域，其 上方没總體SSL線720、72卜722。接觸拴塞710、711、712 形成於通道之中，其延伸至陣列之各個平面的SSL線，直到 總匯SSL線720、72卜722。同樣地，非關鍵對準空間（例如 713、714)可於佈局此結構時的使用。在此實施例中該些 SSL線延伸至平面解碼電路。複數位元線延伸至縱行解碼電路 與感應放大器，其可設置於頁面緩衝結構中，以允許較寬的平 行讀取與寫入運作。該些字元線延伸至橫列解碼電路。 如圖所示，GSL·選擇線649位於位元線之下，且平行於字 元線延伸至區段解碼器。金屬共同源極線67〇延伸於位元線之 23 201034169 下’平行於字元線（例如625η)，直到接觸拾塞68〇並上 列上的共同源極線725。 第28圖為依據本發明-種實施例之積體電路的方塊圖。 該積體電路線875包含製作於半導體基材上的三产*門 式化電阻記憶陣列_ (祖M)，如本發明所述^列解碼 輕合至複數字元線·，並沿著記憶陣列_ 置。縱行解碼H 863齡域触元線864 (翁述之^ 線），其設置係沿記憶陣列_之縱行 Φ ΙΙίΓΓ式化。平面解碼器858祕至』二二 (或上述之位元線）°位址藉由匯流 排船祕至縱仃解碼器863、橫列解碼器86ί，以及平 = 方塊866中的感應放大器與資料輸入，舉例而古係 合至縱行解碼11 863。資料藉由資料輸入線 1來扣供’其係源自積體電路875上 3^=!入結構。在所示的實施例中，其他電路請ί 應用電路，或者為模组之组合吊或者特殊目的的 ❿ 系‘二阻= 積㈣路π之响或者外部的資料終點。 用調整偏壓狀態機構869作為控制器，其 了控制整偏壓供應電壓之施加或經由供 2 仏’例如讀取或者寫入電壓 用: 8來k 輯電路。在其他實施例中，=1_二知的特殊目的邏 其可能製作於相同的積體電路°】通“的的處理器， A a ^ ,，"可執行電腦程式以控制 運作在另—實施例中，特殊目的邏輯電路以及通常目 24 201034169 的處理器之組合亦可作為控制器。 編，其位於半導體基材上， 設置。縱行解碼器陣列_的橫列 t二^列_之縱行，藉以自陣請中的 =胞=取與程式化。平面解碼器祝_规 料由合至記憶陣列_中的複數平面。位址 #解碼器％3、橫列解碼_，以 及千面解碼〶958。方塊966中的感應放大器 =言係藉由匯流排967麵合至縱行解碼器％ J； “ :輸入線971來提供，其係源自積體電路975上的== 其他積體電路975之内部或外部的其他來源，並且 中的資料輸人結構。在所示的實施例中，其他 牲社匕3於積财路上，例如—觸常目的之處理器或者 H 7的應用電路，或者為模組之組合，以提供麵D快 支援的單晶片系統功能。經由資料輸出線972， =4自方塊966令的感應放大器到達積體電路奶之上的輸入 輸出埠，或者至積體電路975之内部或者外部的資料終點。 本實施例中係利用偏麼安排狀態機器969作為控制器 之施t ’已供給方塊968之電壓來源所產生或者提 慮：例如讀取、抹除、寫人、抹除驗證與程式化驗證電 ^。控制㈢可利闕知的特殊目的邏輯電路。在其他實施例 2控制器包含-通常目的的處理器，其可製作於相同的積體 电路之上，其可執行電腦程式以控制裝置的運作。在另一實施 例中，特殊目的邏輯電路以及通常目的處理器之組合亦可作為 25 201034169 控制器 • 士 詳細實财仏經參難佳實侧以及範例揭 仿μ㈣後熟悉本齡領域之人而言，均可 ίϊί 神以对請專利範圍之内容輕易地進行變換 【圖式簡單說明】 第^為三度空間記憶結構之透 =數平:，其平行於2軸，設置於複數的脊= ί憶層位轉祕紋之絲面，以域解電舰，纽有勺 覆的底部表面設置於複數的脊狀轉之上......有匕 J2圖是第1圖結構中的記憶胞之Χ·γ平面剖面圖。 ΐ 3圖是第1圖結射的記憶胞之泣平面剖面圖。 反Γ記憶體之示意圖，其具有如第1圖之結構。 道圖為二度郎NAND快閃記憶結構的透視示音、圖，a 導電條紋構成的複數平面，其平杆 、^ 、 ❹ 堆疊中，一雷押捕招qp@；軸，s又置於複數的脊狀 電捕捉憶層於導電條紋之侧表面，以及偷 ，條、、、文、、具有包覆的底部表面設置於複數的脊狀堆二 第6圖是第5圖結構中的記憶胞之Χ-Υ平面剖面圖。 f圖是第5圖結構中的記憶胞之Χ·ζ平面剖面圖。 結構第8圖為Ν湯快閃記憶體的示意圖，其具有如第5圖之 第9圖為透視圖，顯示如第 憶結構的另-種實施例，其UNAND快閃記 具中未顯不位於導電線之間的吃 26 201034169 層。 第10圖是第9圖結構中的記憶胞之Χ-Υ平面剖面圖。 第11圖是第9圖結構中的記憶胞之X-Z平面剖面圖。 第12 _示製作如第i圖、第5圖、第9圖之記憶裝置 的第一階段流程。 第13圖繪示製作如第！圖、第5圖、第9圖之記憶裝置 的第二階段流程。 第嫩圖繪示製作如第1圖之記憶裝置的第三階段流程。 第14A圖繪示製作如第5圖之記憶裝置的第三階段流程。 段流1 ^圖繪示製作如第5圖、第9圖之記憶裝置的第三階 第16 _示製作如第丨圓、第5圖 的第二階段流程。 圑·^膊戒罝 第17圖_串列之選擇結構，其為γ轴旋轉9〇度 其竭職流程步驟， Φ 構。第18圖為透視示意圖’顯示反熔絲記憶體之串列選擇結 圖所示装置之電路佈局圖，其顯示平面解 碼結^冓?0圖為透視不意圖’顯示另一種反溶絲記憶結構的解 f21圖為如第2G圖之裝置的電路佈局圖。 製作流程，梅硬爾㈣第五階段 27 201034169 構，包含_ NAND咖的串列選擇結 面解連23接圖之裝置的電路佈局示意圖，其顯示平 第25圖為透視不意圖’ 碼結構的位元線結構。’圖之電路佈局中之解 解=_視_，顯示N勝1 第27圖為第26 ®之結構的電路佈局圖。 第28圖為積體電路之示意圖，其包含 電阻記憶陣列，其中包含橫列、縱行與平面解t電i程式化 第29圖為積體電路之示意圖，其包含二戶* 閃記憶陣列，射包含橫列、縱行與平轉快 【主要元件符號說明】 10、 110、210、212、214、610 :絕緣層 11、 12、13、14、90、9卜 92、93、94、95、1U、112、113 114、412、413、414、425η、612、613、614、625η :導電條 _ 紋 〃 15、 115、215、315、415、615 :記憶材料 16、 17、60、6卜 116、117、260、425-卜 425-η、625-1、625 n . 導電線 18、19、118、119、226、290 :矽化物層 20、 220 :溝槽 21、 22、23、24、12卜 122、123、124 :絕緣材料 25、26、125、126 :主動區域 28 201034169 51、52、53、54、55、56 :導電條紋堆疊 6(M、60_2、60-3、412A、413A、414A、612A、613A、614A : 延伸 70、71、72、73、74、75、76、77、78、80、82、84、85 :記 憶胞 97、 397 :穿隧介電層 98、 398 :氮化梦 * 99、399 :阻障介電層 110A、113A、114A :表面 φ 128、129、130、670、725 :源極/汲極 128a、129a、130a :區域 211、213 :導電層 225 :薄層 250 :堆疊 401-1、401_n、402、403、601-1、601-n、648 :硬遮罩 429、629、649 :閘極結構 458、48卜 482、483、502、510、511、512、513、514、665、 665、666、680、682、683、702、710、711、712 :接觸拴塞 # 459 :充填材料 460η、460n+l、661、662 :金屬線 ‘ 460、470、491、520、521、522、649、661、691、720、721、 - 722、859、959 : SSL 線 472、498、499、670、671、672、673、698、699、864 :位元線 492、692 :閘極介電層 495、502、496、503、686、695、702、703 :接觸結構 650、651、700、702 :電晶體 649 : GSL 線 29 201034169 665A、713、714 :對準空間 680a、680b :容忍空間 860 :可程式化電阻記憶陣列 861、 961 :橫列解碼器 862、 962 :字元線 863、 963 :縱行解碼器 865、 ％5、967 :匯流排 866、 966放大器與資料輸入 869、969安排狀態機器 871、 971 :資料輸入線 872、 972 :資料輸出線 874 :其他電路 875、975 :積體電路線 958 :平面解碼器 960 : NAND快閃記憶陣列 964 :位元線

Claims (1)

  1. 201034169 七 申請專利範圍： h 一種記憶裝置，包含_· 一積體電路基材； ，導電條紋之堆疊，該堆疊 電條紋，其被絕緣材料所分隔；山合狀’同時包3 h 一導 =導其位於與該複數堆疊之上且與該複數堆疊垂直 一 j ’同時該複數導電線具有表面與該減堆麵形，界定 二t層陣列之介面區域於該堆疊之該導電條紋之複數側表 面與該導電線之交叉點；以及 複數記憶元件位於該介面區域，其藉由該複數導電條紋與該 複數導電線建立一可存取之三度空間記憶陣列。 2·如申請專利範圍第1項之記憶裝置，更包含： 複數解碼電路輕合至該複數堆疊中之該複數導電條紋，同時 輕合至該複數導電線，以存取該些記憶胞。 3，如申請專利範圍第1項之記憶裝置，其中該記憶元件包含一 反熔絲。 ⑩ 4.如申請專利範圍第1項之記憶裝置，其中該記憶元件包含一 電何儲存結構。 5·如申請專利範圍第1項之記憶裝置，其中該些記憶胞包含埋 藏通道電荷儲存電晶體。 6.如申請專利範圍第1項之記憶裝置，其中該些堆疊中之該複 數導電條紋為一摻雜之半導體。 7·如申請專利範圍第1項之記憶裝置，其中該複數導電線包含 31 201034169 一摻雜之半導體。 8.如申請專利範圍第〗項之記憶裝置， 於該複數導電線與該複數堆，几件包含位 的部分。 <間的圮憶材料之一共同層 9. ^請專利細第】項之記憶裝置 荷捕捉層與一阻障層位於該 3穿隧層，一電 間，其t該穿隨層、該電荷^ 電線與該複數堆疊之 複數記憶元件於該介面區域中。I、該轉層之組合形成該 ίο. 種記憶裝置，包含： 一積體電路基材； 同時包含至少二導 導電條紋之複數堆疊，該堆疊為 電條紋，其被絕緣材料所分隔； 複數導電線，其錄無魏堆 排列，同時該複數導電線具有表面食複數堆疊垂直 一多層陣列之介面區域於該堆#之該隹叠順形，界定 面與該導電線之交叉點； 等電條紋之複數側表 二可程式化電阻記憶材料層位於 疊之間，其藉由該複數導電條紋與 該複數= 取之三度纠記憶_ ; ㈣Μ線建立一可存 一橫列解碼器耦合至複數導電線.以及 疊中的該複 數=器與一縱行解碼·至該複數堆 程式化電阻 11.如申請專利範圍第10項之記憶裝置， 吾己憶材料包含一反溶絲材料。 Λ 了 32 201034169 項之記憶裝置，其中該可程式化電阻 疏、材料包含二氧化魏具有—厚度小於5奈米。 範圍第Η)項之記憶裝置，其中該複數堆疊中之 文包含一摻雜之半導體，其具有-第-導電型 ::广複數導電線包含—摻雜之半導體材料，其具有一第二 導電型態，藉以在該介面建立p_n接面。 14t #咖第1G項之記憶裝置，其找縱行解碼器與 r二古，11包含複數組區域選擇電晶體，其設置為可連接 於雜堆疊之複數導電條紋的複數選擇平面，以對應 2複數組位讀，同晚縱行選擇電晶 =所選擇之位元線以提供偏壓，或者連接至複數個感g 利細第1G項之記齡置，其中該縱行解碼器與 解碼fg包含複數組區域選擇電晶體，其設置為可連接 於雜堆疊之複數導鶴紋的複數選擇平面，以對應 縱行選擇電晶體係設置為連接至複數 ’、、擇位7G線Μ提供偏壓’或者連接至複誠應電路。 16. —種記憶裝置，包含： 一積體電路基材； 電半導體條紋之複數堆疊，該堆疊為山脊狀，同時包含至 >一半導體條紋，其被絕緣材料所分隔； 2導電線，其位於與該複數堆疊之上且與該複數堆疊垂直 一夕同時4複數導電線具有表面與該複數堆疊順形，界定 之介面區域於該堆疊之該半導體條紋之複數側 表面與該導電線之交叉點； 33 201034169 一記憶層包含電荷捕捉結構位於該複數導電線與該複數堆 疊之間，其藉由該複數半導體條紋與該複數導電線建立一可 存取的電荷捕捉記憶電晶體之三度空間NAND記憶陣列； 一參考源極由第一終端耦合至該複數堆疊中之該複數半導 體條紋； 一橫列解碼器耦合至複數導電線；以及 一平面解碼器與一縱行解碼器由第二終端耦合至該複數堆 疊中的該複數半導體條紋。 17. 如申請專利範圍第16項之記憶裝置，其中該記憶層包含一 穿随層、一電荷捕捉層與一阻障層。 18. 如申請專利範圍第17項之記憶裝置，其中該穿隨層包含一 材料組合’其係可建立相對低的一價帶能階靠近於該半導體 條紋之該側表面，同時在距離該侧表面小於2nm之一第一 距離形成一增加之價帶能階，並於距離該侧表面大於該第一 距離之一第二距離，形成一降低之價帶能階。 34 201034169 22.如申請專利範圍第16項之記憶裝置’其中該縱行解竭器與 該平面解碼器包含複數組區域選擇電晶體，其設置為可連接 至平行於該堆疊之複數半導體條紋的複數選擇平面，以及一 組位元線’同時縱行選擇電晶體係設置為連接至複數條所選 擇之位元線以提供偏壓，或者連接至複數感應電路。 23, 一種製作一記憶裝置之方法，包含： 形成複數層之第一導電材料於一積體電路基材上，其為絕緣 材料所分隔； ❹
    蝕刻該複數層以界定複數導電條紋之複數堆疊，該複數堆疊 為山脊狀，並包含至少由絕緣材料所分隔之二導電條紋； 形成一記憶層位於該複數堆疊中之複數條紋的侧邊之上，該 έ己憶層接觸該複數導電條紋之複數側表面； 形成一第二導電材料層於該複數堆疊上與覆蓋記憶層之一 表面於該複數堆疊上；以及 侧該，二導電材料層’以界定魏導電線，該複數導電線 係位於j複數堆疊之該記憶層上且與其垂直，同時具有複數 蓋於該複數堆疊之該記憶層上，藉以界定—記憶胞之 t度ΐ間陣列於該堆疊上之該導電條紋之侧表面與該導電 線之父又點的介面區域中。 項所述之方法，其中該記憶層包含一 24.如申§青專利範圍第23 反熔絲材料層。 25.==;:23項所述之方法’其中該_包含- 包25項所述之方法’其中該第了導電材料 ” 導體，由此該導電條紋係可如埋藏通道電荷 35 201034169 儲存電晶體運作於記憶胞中。 27. 如申請專利範圍第23項所述之方法，其中該第一導電材料 包含一摻雜之半導體。 28. 如申請專利範圍第27項所述之方法，其中該複數導電線包 含一摻雜之半導體，其具有一導電型態相反於該第一導電材 . 料。 29. 如申請專利範圍第23項所述之方法，其中該記憶層包含一 穿随層、一電荷捕捉層與一阻障層。 ❿
    36
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