CN102637576A - 半导体结构及其制造方法 - Google Patents
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Abstract
本发明公开一种半导体结构及其制造方法。该制造方法包括以下步骤。在基底上形成第一含硅导电材料。在第一含硅导电材料上形成第二含硅导电材料。第一含硅导电材料与第二含硅导电材料具有不同的掺杂质条件。热氧化第一含硅导电材料与第二含硅导电材料，以使第一含硅导电材料全部转变成绝缘氧化结构，第二含硅导电材料转变成含硅导电结构与绝缘氧化层。
Description
技术领域
本发明涉及半导体结构及其制造方法，特别是涉及特性良好且尺寸小的半导体结构及其制造方法。
背景技术
存储装置使用于许多产品之中，例如MP3播放器、数字相机、电脑档案等等的存储元件中。随着应用的增加，对于存储装置的需求也趋向较小的尺寸、较大的存储容量。因应这种需求，需要制造高元件密度的存储装置。
设计者们开发一种提高存储装置密度的方法是使用三维堆叠存储装置，用于达成更高的存储容量，同时降低每一位元的成本。然而，目前此种存储装置的存储单元尺寸的微缩极限仍大于50nm，很难有重大的突破。存储装置的效能可也能受到使用的元件材料而有所限制。
发明内容
本发明的目的在于一种半导体结构及其制造方法，能形成特性良好且尺寸小的半导体结构。
为达上述目的，本发明提供一种半导体结构的制造方法。其方法包括以下步骤。在基底上形成第一含硅导电材料。在第一含硅导电材料上形成第二含硅导电材料。第一含硅导电材料与第二含硅导电材料具有不同的掺杂质条件。热氧化第一含硅导电材料与第二含硅导电材料，以使第一含硅导电材料全部转变成绝缘氧化结构，第二含硅导电材料转变成含硅导电结构与绝缘氧化层。
提供一种半导体结构。半导体结构包括基底、绝缘氧化结构、含硅导电结构与绝缘氧化层。绝缘氧化结构形成于基底上。含硅导电结构与绝缘氧化层形成于绝缘氧化结构上。绝缘氧化结构与绝缘氧化层至少之一具有鸟嘴轮廓。。
下文特举较佳实施例，并配合所附附图，作详细说明如下：
附图说明
图1至图4为本发明一实施例中半导体结构的制造方法；
图5为本发明一实施例的半导体装置。
主要元件符号说明
2：基底
4：第一含硅导电材料
6：第二含硅导电材料
8、22、122：堆叠结构
16：绝缘氧化结构
18、118：含硅导电结构
20：绝缘氧化层
124：介电元件
126：导电线
128、130、132：介电层
D：堆叠结构的宽度
W：堆叠结构之间的距离
具体实施方式
图1至图4绘示一实施例中半导体结构的制造方法。请参照图1，在基底2上堆叠第一含硅导电材料4与第二含硅导电材料6。第二含硅导电材料6通过第一含硅导电材料4互相分开。举例来说，第一含硅导电材料4的厚度T1约为20nm。第二含硅导电材料6的厚度T2约为40nm。
请参照图1，在一实施例中，基底2是单晶硅，且第一含硅导电材料4与第二含硅导电材料6是从基底2外延成长所形成的单晶硅。举例来说，基底2是单晶硅；第一含硅导电材料4是从基底2外延成长所形成的单晶硅；第二含硅导电材料6是从第一含硅导电材料4外延成长所形成的单晶硅；第一含硅导电材料4又是从第二含硅导电材料6外延成长所形成的单晶硅。因此第一含硅导电材料4与第二含硅导电材料6能具有结构非常良好的单晶硅。又此单晶硅具有良好的导电特性，因此能提升半导体结构的效能。
图案化第一含硅导电材料4与第二含硅导电材料6，以形成如图2所示的堆叠结构8。请参照图2，堆叠结构8的各个是包括交错堆叠的第一含硅导电材料4与第二含硅导电材料6。图案化的方法包括利用蚀刻制作工艺移除部分的第一含硅导电材料4与第二含硅导电材料6。在一实施例中，第一含硅导电材料4与第二含硅导电材料6为相似的材料例如硅，因此蚀刻制作工艺对第一含硅导电材料4与第二含硅导电材料6的蚀刻速率大致上是相同的。因此蚀刻制作工艺能精确地控制第一含硅导电材料4与第二含硅导电材料6在图案化后具有精细的轮廓或高的高宽比(aspect ratio)。举例来说，堆叠结构8的宽度W约为20nm。两个相邻近的堆叠结构8之间的距离D约为130nm。
热氧化每个第一含硅导电材料4(图2)与第二含硅导电材料6，以使第一含硅导电材料4全部转变成绝缘氧化结构16，第二含硅导电材料6转变成含硅导电结构18与绝缘氧化层20，其中绝缘氧化层20是位于含硅导电结构18的表面上并与含硅导电结构18接触，如图3所示。请参照图3，绝缘氧化结构16与绝缘氧化层20具有鸟嘴轮廓。举例来说，热氧化制作工艺包括将第一含硅导电材料4(图2)与第二含硅导电材料6放置在含氧气的环境中进行高温加热，使氧气从第一含硅导电材料4与第二含硅导电材料6的表面扩散进入并反应产生氧化绝缘材料例如氧化硅。
在实施例中，第一含硅导电材料4(图2)与第二含硅导电材料6具有不同的掺杂质条件，因此在相同条件的热氧化过程中，或者同时热氧化第一含硅导电材料4与第二含硅导电材料6的过程中，第一含硅导电材料4与第二含硅导电材料6会具有不同的氧化扩散速率。在实施例中，第一含硅导电材料4与第二含硅导电材料6具有不同浓度且相同导电型的掺杂质。举例来说，第一含硅导电材料4与第二含硅导电材料6皆具有N型掺杂质，且第一含硅导电材料4的N型掺杂质的浓度大于第二含硅导电材料6的N型掺杂质的浓度，例如相差2等级至3等级，因此第一含硅导电材料4的氧化扩散速率大于第二含硅导电材料6的氧化扩散速率。N型掺杂质包括P、As等5A(VA)族元素。或者，第一含硅导电材料4与第二含硅导电材料6皆具有P型掺杂质，且第一含硅导电材料4的P型掺杂质的浓度不同于第二含硅导电材料6的P型掺杂质的浓度。P型掺杂质包括B等3A(IIIA)族元素。第一含硅导电材料4与第二含硅导电材料6的氧化状况也可通过调变氧化制作工艺的参数例如加热温度、加热时间等等来适当地控制。
移除绝缘氧化层20，以形成如图4所示的堆叠结构22。在实施例中，是使用对绝缘氧化物(例如氧化硅)与含硅导电物(例如单晶硅)具有蚀刻选择性的蚀刻制作工艺来移除绝缘氧化层20，因此在移除绝缘氧化层20的过程中也同时会移除部分的绝缘氧化结构16，使得绝缘氧化结构16的尺寸变小，而大致上不会损坏到含硅导电结构18。蚀刻制作工艺包括例如干式蚀刻与湿式蚀刻。
图5绘示一实施例的半导体装置。请参照图5，在实施例中，是在与图4的堆叠结构22相似的堆叠结构122上形成介电元件124，并在介电元件124上形成导电线126，以形成三维垂直栅极存储装置(3D vertical gate memorydevice)，例如包括反及栅(NAND)型快闪存储体或反熔丝存储体等等。举例来说，堆叠结构22中不同层次的含硅导电结构118分别作为不同存储平面的位线(BL)。导电线126包括例如多晶硅。导电线126可用作为字线(WL)、接地选择线(GSL)或串列选择线(SSL)。介电元件124可具有多层结构，例如是ONO复合层或ONONO复合层或BE-SONOS复合层(其结构可参考美国申请案号11/419,977，专利号7414889)，或是包括例如介电层128、130、132。在一实施例中，介电层128为氧化硅，介电层130为氮化硅，介电层132为氧化硅。在其他实施例中，介电元件124是单一层介电材料(未显示)，包括氮化硅或氧化硅例如二氧化硅、氮氧化硅。
虽然结合以上较佳实施例揭露了本发明，然而其并非用以限定本发明，任何熟悉此项技术者，在不脱离本发明的精神和范围内，可做些许更动与润饰，因此本发明的保护范围应以附上的权利要求所界定的为准。
Claims (10)
1.一种半导体结构的制造方法，包括：
在一基底上形成一第一含硅导电材料；
在该第一含硅导电材料上形成一第二含硅导电材料，其中该第一含硅导电材料与该第二含硅导电材料具有不同的掺杂质条件；以及
热氧化该第一含硅导电材料与该第二含硅导电材料，以使该第一含硅导电材料全部转变成一绝缘氧化结构，该第二含硅导电材料转变成一含硅导电结构与一绝缘氧化层。
2.如权利要求1所述的半导体结构的制造方法，其中该第一含硅导电材料与该第二含硅导电材料具有不同浓度且相同导电型的掺杂质。
3.如权利要求1所述的半导体结构的制造方法，其中该绝缘氧化结构具有鸟嘴轮廓。
4.如权利要求1所述的半导体结构的制造方法，其中该第一含硅导电材料与该第二含硅导电材料同时热氧化。
5.如权利要求1所述的半导体结构的制造方法，其中在热氧化的过程中，该第一含硅导电材料的氧化扩散速率大于该第二含硅导电材料的氧化扩散速率。
6.如权利要求1所述的半导体结构的制造方法，其中该基底是单晶硅，该第一含硅导电材料是从该基底外延成长所形成的单晶硅。
7.如权利要求1所述的半导体结构的制造方法，其中该第一含硅导电材料与该第二含硅导电材料皆为硅，该半导体结构的制造方法还包括：
在热氧化该第一含硅导电材料与该第二含硅导电材料之前，蚀刻部分的该第一含硅导电材料与该第二含硅导电材料，以图案化该第一含硅导电材料与该第二含硅导电材料。
8.如权利要求1所述的半导体结构的制造方法，其中形成多数个该第一含硅导电材料与多数个该第二含硅导电材料，该些第二含硅导电材料是通过该些第一含硅导电材料互相分开。
9.一种半导体结构，包括：
基底；
绝缘氧化结构，形成于该基底上；以及
含硅导电结构与一绝缘氧化层，形成于该绝缘氧化结构上，其中该绝缘氧化结构与该绝缘氧化层至少之一具有鸟嘴轮廓。
10.如权利要求9所述的半导体结构，其中该绝缘氧化结构与该绝缘氧化层皆具有鸟嘴轮廓。
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