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TW201007946A - Semiconductor device and method of manufacturing the same - Google Patents

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TW201007946A
TW201007946A TW098122827A TW98122827A TW201007946A TW 201007946 A TW201007946 A TW 201007946A TW 098122827 A TW098122827 A TW 098122827A TW 98122827 A TW98122827 A TW 98122827A TW 201007946 A TW201007946 A TW 201007946A
Authority
TW
Taiwan
Prior art keywords
type
semiconductor region
trenches
region
semiconductor
Prior art date
Application number
TW098122827A
Other languages
English (en)
Inventor
Hiroki Hozumi
Yuji Sasaki
Shusaku Yanagawa
Original Assignee
Sony Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sony Corp filed Critical Sony Corp
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Description

201007946 六、發明說明： 【發明所屬之技術領域】 本發明係關於一種半導體裝置及其一製造方法，且更特 定而言係關於具有一超接面結構之一半導體裝置及其一製 造方法。 【先前技術】 近年來，對由一液晶電視機、一等離子電視機、一有機 EL(電致發光）電視機及類似電視機所代表之薄化及重量減 輕之電子設備之需求已很強烈。連同上述需求，對電源設 備之小型化及高效能促進之一需求亦已很強烈。回應於此 需求，在一功率半導體元件中，例如高耐受電壓促進、大 電流促進、低損失促進、高速度促進及高斷路耐受電壓促 進之效能改良已引起注意。舉例而言，一垂直功率 MOSFET(金屬氧化物半導體場效電晶體）已知為一功率電 子應用之一切換元件。 一 MOSFET之一導通電阻及一耐受電壓中之每一者極大 地相依於作為MOSFET之一傳導層之一 N型區之一雜質濃 度。儘管出於降低導通電阻之目的已增大該傳導層之該雜 質濃度以確保一所需耐受電壓，但難以使該雜質濃度增大 至某一值或更大值。亦即，透過其一源極區與一汲極區彼 此連接之一 MOSFET之一半導體區通常稱為一漂移區（漂移 層）。在該MOSFET之一導通狀態之一階段中，該漂移區變 成一電流路徑，而在該MOSFET之一關斷狀態之一階段 中，基於自由該漂移區及一基極區形成之一 pn接面延伸之 139792.doc -4- 201007946 · 一空乏層而保持MOSFET之一耐受電壓。 該MOSFET之導通電阻相依於一傳導層（漂移區）之一電 阻。為達成低導通電阻，期望增大漂移區之一雜質濃度以 降低該漂移區之電阻。然而，增大漂移區之雜質濃度致使 空乏層之延伸變得不充分，且因此降低耐受電壓。亦即， ' 儘管增大漂移區之雜質濃度允許降低導通電阻，但出於確 ^ 保所需耐受電壓之目的，存在對增大雜質濃度之一限制。 如所述，在MOSFET中，低導通電阻之促進及高耐受電壓 ❿ 之促進顯示一折衷關係。因此，需要針對低功率消耗元件 改良該折衷關係。 稱為一多RESURF結構或一超接面結構（在下文中通常稱 為一「超接面結構」）之一技術已知為用於打破該折衷之 一個技術。舉例而言，該技術闡述於日本專利特許公開案 第 2004-146689號、第 2006-313892號及第 2007-149736號及 曰本專利第39405 18號及第3943732號（在下文中分別稱為 φ 專利文件1至5)中。 如在專利文件1至5中所述，包含具有一超接面結構之一 漂移區之一MOSFET具有一結構，在該結構中p型柱形半 1 導體區（一 P型區、一 p型柱區及一 p型垂直resurf層）與η型柱 ' 形半導體區（一 Ν型區、一 η型柱區及一 η型垂直resurf層）係 週期性、交替地設置，或沿平行於一半導體基板之一表面 之一方向呈島形形狀設置。換言之，所關注之MOSFET具 有一垂直resurf結構，在該結構中該p型柱區與該η型枉區 交替、橫向且重複地設置於經設置以便將一源極電極及一 139792.doc 201007946 汲極電極保持在半導體層之間的半導體層内。 基於自由此等半導體區形成之一 ρη接面延伸之一空乏層 保持耐党電壓。即使當因針對低導通電阻增加一雜質濃度 而使得空乏層之延伸變小時，使此等半導體區之寬度中之 每一者變小，此致使可能完全空乏該等半導體區。在一導 ^-狀中’導致一電流流過傳導層之Ν型區’而在一關斷 狀態令，完全空乏Ρ型區及區中之每一者，從而使得能
夠確保耐受電壓。因此，可同時達到在MOSFET中之低導 通電阻促進及高耐受電壓促進。 如所述，超接面結構相依於ρ型半導體區中之每一者之 寬度，及在每兩個Ρ型半導體區之間的η型半導體區中之每 一者之寬度。當ρ型半導體區及η型半導體區之寬度中之每 一者進一步變窄時，η型半導體區之雜質濃度可進一步增 加。因此，可能達到導通電阻之進一步降低及較高耐受電 廢之促進。如可自此看到’ _質濃度變成基於其確定耐受 電壓及導通電阻之要點。
因此，參照較佳形式，出於進一步增加耐受電壓之丨 的，在Ρ型半導體區之雜質與η型半導體區之雜質之間達文 平衡（亦即，所謂的電荷平衡）變得很重要。亦即，ρ型半； 體區中含有之雜質之量與η型半導體區中含有之雜質之^ 彼此相等，藉此雜質濃度等同於零，從而使得可能獲得: _受電壓。在反偏壓之-階段中（在關斷狀態之一階j 中）’實ί見完全空乏以保持高《受電a，而在零偏壓之· 階段中（在導通狀態之-階段中），導致—電流流過重_ 139792.doc -6 - 201007946 有一 η型雜質之型 玉牛導體區，從而實現具有超過材料限 之一低導通電阻之一元件。 ’、有超接面結構之該低導通電阻元件極大地有助於促進 在電路中之低功率消耗。然而，對於導通電阻之設計 超接面結構部分> _ . 之一電阻、切換電晶體之導通電阻、1 寄生電阻及類似雷阳 '、 U電阻之中達成正好平衡變得很重要。在盥 在-石夕表面中具有一溝道之一平面型麵之一組合^ 情形中，出於M + m i • 、错由使用超接面結構改良耐受電壓與導通電 1之間的折衷之目的有必要使該超接面結構之—橫向週期 鲨窄此外，出於降低整個元件之導通電阻之目的有必要 亦使MOS閘極結構之一橫向週期（單 元間距）變窄。 在最近幾年十，具有作為一溝槽閘極結構之一 刪間極結構之—垂直刪FET已用在-中間或低耐受電 [應用上，而非使用與平面型MOSFET之組合。垂直 MOSFET具有其中—閘極絕緣膜形成於一相對淺的溝槽之 ^ 之、’、°構’ s亥溝槽形成於一基極區中，且形成一 電極以便被填充至該溝槽中。在垂直MOSFET之情形 中，可針對電晶體間距做出高整合，此致使在相同半導體 區域中可獲得一大的有效閘極寬度。因此，垂直MOSFET 適於低導通電阻。 另方面，期望以下三種技術成為製造超接面結構之一 方法。 ()藉由利用一離子植入方法將一 η型雜質及一 p型雜質 至猫晶層（由蟲晶發製成），且多次重複地形成 139792.doc 201007946 磊晶結構以便依序層廢該等蟲晶結構，從而製造超接面社 構(夕稱為「一第'"製造方法」）。巾即，該第-製造方法係 一多蠢晶製造方法，其中多次4複地實施 長。 一擴散方法 且將一絕緣 一第二製造 (2) 在一厚磊晶層中形成一溝槽，藉由利用 或類似方法將一雜質引入至該溝槽之側表面， 材料或一非傳導材料填充於該溝槽中（稱為「 方法」）。 (3) 在-厚i晶層中形成—溝槽，且在_蟲晶生長製程 中將其中含有一雜質之矽填充於該溝槽中（稱為「一第三 製造方法」亦即，該第三製造方法係其中該溝槽一旦 形成即在磊晶生長製程中用其中含有雜質之矽回填之一製 造方法（溝槽形成磊晶回填製造方法）。 此外，當將垂直MOSFET用作與超接面結構組合之一切 換電晶體時’顯示於項目⑴至（3)中之超接面結構之製造 方法與相對淺溝槽之形成彼此如何組合變得很重要。 舉例而言，超接面結構在促進低導通電阻及晶片收縮方 面已變得有效。然而，在構成超接面結構之pn接面之一配 置間距P1及切換電晶體之一閘極間距P2中分別存在最佳大 小。因此，不可以說實現配置間距P丨及閘極間距P2兩者通 常係可能的。
Pn接面之配置間距P1受到深溝槽形成及雜質擴散之約 束。同樣’無論電晶體係平面型還是垂直型，淺溝槽技 術 '閘極至汲極電容器Qgd之最佳化、製造製程線產生及 I39792.doc -8 - 201007946 類似技術對間極間距P2皆施加_影_。 舉例而言’建提其中如在專利文件2中所述之結構之情 形中垂直電晶體之閘極間距與超接面結構之間距設定在一 起之-情形實例，或其中如在專利文件3中所述之結構之 情形中垂直電晶體之閘極間距加倍之一情形實例。 此外，亦提議一情形實例，其中使超接面結構與垂直電 晶體結構之配置方向彼此垂直相交，從而解除如在專利文 件4及5中所述之結構之情形中共同間距之限制條件。 【發明内容】 然而，根據在專利文件2及3中所述之結構中之任一者， 強制垂直電晶體之重複間距與超接面結構之pn接面間距一 致’此成為最佳化低導通電阻之促進之限制條件。因此， 不可能合適地同時吸取該兩個效能，例如，一般而言，pn 接面之配置間距P1在數十微米至十微米之範圍中，且閘極 間距P2在十微米至三微米之範圍中。因此’閘極間距？2比 pn接面之配置間距p 1更精細。然而，根據在專利文件2及3 中所述之結構中之任一者，強迫閘極間距？2適於pn接面之 配置間距P1。 儘管根據在專利文件4及5中所述之結構中之任一者可解 除共同間距之限制條件，但未提及電晶體間距之最佳化。 本發明係根據上述情況製作而成’且因此期望本發明提 供一種半導體裝置及其製造方法，該半導體裝置具有可在 一簡單製程中形成之一超接面結構’且其中在不受其他配 置間距影響之情形下可合適地吸取超接面結構及一垂直切 139792.doc 201007946 換裝置兩者之效能。 為達到上逑期望，根據 體裝置，其包含：一第一 本發明之一實施例提供一種半導 導電型之一第一半導體區，其設 置於-第-電極之一侧上；一第二半導體區，其具有成對 的第一導電型之若干第一柱區及—第二導電型之若干第二 柱區’該等第-柱區與該等第二柱區係沿設置於與該第一 半導體區的該第一電極之相對側上的一第二電極之一侧上 該第二導電型之一第三半導體區 之一表面交替地提供； 二電極之一侧上之一表面 其形成於該第二半導體區之該第 第四半導體區，其形成於該第 分上以便連接至該第二電極； 部分上；該第一導電型之一 二半導趙區之一表面之一部 及若干控制電極，其每—者透過—絕緣膜提供於一溝槽 内’該溝槽之-側壁經形成以便接觸該第三半導體區及該 第四半導體區令之每__者。在該半導體裝置中，該等第二 柱區係藉由將該第二導電型之—半導體填充於經由遙晶生 長而形成於第二半導體區中之溝槽中之每—者中而形成， 且沿相同方向在其中設置有該第三半導體區及該第四半導 體區之一元件部分中配置成條帶形狀；該等第一柱區形成 為各自保持在每兩個第二柱區之間㈣；且該等控制電極 配置成條帶形狀以便與該等第二柱區之條帶之-縱向方向 成一 45°角垂直相交。 根據本發明之另一實施例，提供一種半導體裴置，其包 含：一第—導電型之-第-半導體區，其設置於—第一^ 極之側上，一第二半導體區，其具有成對的第一導電型 139792.doc 201007946 之若干第-柱區及-第二導電型之若干第二柱區，該等第 -柱區與該等第二柱區係沿設置於與該第—半導體區的节 第-電極之相對側上的一第二電極之一側上之一表面交替 地提供；t亥第二導電型之一第三半導體區，其形成於該第 二半導體區之該第二電極之一側上之一表面部分上。亥第 =導電型之-第四半導體區，其形成於該第三半導體區之 -表面之-部分上以便連接至該第二電極；及若干控制電
極，其每-者透過一絕緣膜提供於一溝槽内，該溝槽之一 側壁經形成以便接觸該第三半導體區及該第四半導體區中 之每-者。在該半導體裝置中，該等第二柱區係藉由將該 第-導電型之-半導體填充於經由蠢晶生長而形成於該第 二半導體區中之溝槽中之每一者中而形成，且沿相同方向 在其中設置有該第三半導體區及該第四半導體區之一元件 ，分中配置成條帶形狀；該等第_柱區形成為各自保持在 母兩個第二柱區之間的區；構成該等第二柱區之溝槽中之 者經形成以使得一（110)平面定向出現於該等溝槽令之 每一者之一側壁中；且構成該等控制電極之溝槽中之每一 者經形成以使得一（100)平面定向出現於該等溝槽中之每一 者之一侧壁中。 根據本發明之再一實施例，提供一種半導體裝置，其包 含·第—導電型之一第一半導體區，其設置於一第一電 極之側上；一第二半導體區，其具有成對的該第一導電 型之第—柱區及一第二導電型之若干第二柱區，該等第一 柱區與該等第二柱區係沿設置於與該第一半導體區的該第 139792.doc -11 - 201007946 側上之一表面交替地 一電極之相對側上的一第二電極之一 提供；該第二導電型之一篦二主道姊戌 ^ ^ 弟—丰導體區，其形成於該第二
半導體區之該第二電極之一側上之一表面部分上；該第一 導電型之-第四半導體區’其形成於區 表面之-部分上以便連接至該第二電極；及電 極，其每一者透過一絕緣膜提供於一溝槽内，該溝槽之一 側壁經形成以便接觸該第三半導體區及該第四半導^區中 之每一者。在該半導體裝置中，該等第二柱區係藉由將該 第-導電型之-半導體填充於經由蟲晶生長而形成於該第 二半導體區中之溝槽中之每—者中而形成，且沿相同方向 在其中設置有該第三半導體區及該第四半導體區之一元件 :分中配置成條帶形狀；該等第一柱區形成為各自保持在 每兩個第二柱區之間的區；該等控制電極配置成條帶形狀 以便與該等第二柱區之條帶形狀相交；且出現於構成該等 控制電極之溝槽中之每—者之—側壁中之—日日日體平面定向 係當植入一雜質時其載子移動率高於出現於構成該等第二 柱區之溝槽中之每一者之側壁中之一晶體平面定向之—a ^〜 曰曰 體平面定向。 根據本發明之又一實施例，提供一種製造一半導體裴置 之方法，其包含以下步驟：在第一導電型之一第一半導體 區上形成一第一導電型之一第二半導體區；在該第二半導 體區中形成沿相同方向具有相同深度及相同形狀之第一溝 槽，從而形成該第一導電型之第一柱區；經由磊晶生長將 一第二導電型之一半導體填充於該等溝槽中之每一者中， 139792.doc -12- 201007946 從而形成該第二導電型 -第-電枝之， 柱區；在該第二半導體區之 乐一更極之一側上之—桌 〜 一第=丰導p p * °p为上形成該第二導電型之 第—+導體q，在該第三半導體區 形成該第-導電型之 面U刀上 具有相同深度及相同形狀之第… 成“目Η方向 ^ , 之第一溝槽，以使得該等第-、、盖
參 者，在該等第二溝槽四半導趙區中之每-膜，且中之每一者上形成一絕緣 "、將一電極構件填充於該等第二溝槽中之每一者中， 從而形成若干控制電極。在 m導體裝置製造方法中，在 ^成第一溝槽之步驟中及在形成第二溝槽之步驟中，料 極配置成條帶形狀以便與第二柱區之條帶形狀相/ 父，且貫施設定以使得出㈣第二溝槽之側壁中之每 中之一晶體平面定向變成當植入一雜質時其載子移動卜 於出現於第-溝槽之側壁中之每―者令之―晶體平面定= 之一晶體平面定向。 备垂直切換裝置之控制電極之配置間距不受到具有超接 面結構之Pn柱對之配置間距限制時，可根據用㈣製程之 小型化取佳規則製造該垂直切換裝置。同樣，可自導通 電阻及耐受㈣之態樣最優化帅對之配置間距。使允許 改良載子移動率特性之晶體平面定向出現於控制電極之溝 槽之側壁中之每-者中’從而使得能夠最佳化垂直切換裝 置之特性。 、、 根據本發明，由於其中形成有卯柱對之超接面結構係藉 由溝槽之形成及經由磊晶生長對該等溝槽之填充而獲得， 139792.doc -13- 201007946 因此可在簡單製程中形成半導體裝置。除此之外，可在不 受到另-配置間距之影響之情況下使電晶體間距變窄且改 良垂直切換裝置之載子移動率特性。因此，可適當地、令 人滿意地吸取超接面結構之導通電阻效能及财受電壓效: 兩者及垂直切換裝置之切換特性。 【實施方式】 下文將參照隨附圖式詳細闡述本發明之較佳實施例。當 在該等實施例中使功能元件彼此區別開時，藉由將參考符 號大寫字母(例如A、B、…)添加至該等功能元件而給出說 明。另一方面，特別係當在不進行區別之情況下給出—說 明時，該說明係以省略掉此等參考符號之方式給出。此亦 適用於圖式。 此外，、要不存在應特殊注意之事項，即在下列條件下 給出以下說明：矽Si被用作一基極材料，一第一導電型係 一 η型，且一第二導電型係一 p型。此外，「&」、 Ρ+」係分別用於表示 nj、「n+」及「p-」、rp」 η型之一濃度及一 ρ型之一濃度。當將「η」用作濃度之 一參考時，rn+」表示η型雜質之濃度係高，且「^」表 示η型雜質之濃度係低。此亦適用於卩型。隨著「_」或 「+」之數目增多，其趨勢相對變強。 比較實例 圖1八及1Β及圖2八及23分別係顯示根據本發明之一第一 實施例或第二實施例之—半導體裝置之比較實例之視圖。 此處，圖以及⑺分別係顯示一第一比較實例之一半導體 139792.doc -14- 201007946 裝置lx之π意性結構之剖視圖。同樣，圖2A及分別 係顯示n較實例之—半導縣置lz^m结構 之烏瞰圖。 w半導體裝置lx係具有其中具有-平行Pn結構之大量元件 . 單元°又置成相互平行之一結構之一垂直功率MOSFET。如 在圖1A及1B中所示，半導體裝置1χ包含^型磊晶層 20(20」至20_6)，其每一者之雜質濃度皆低於一高雜質集 φ 巾η型基板1 〇 ’該等_蟲晶層係以預定間距配置在高雜質 集中η型基板1〇( —奸型汲極層）之一表面上作為具有一相 對兩雜質濃度之-第一導電型之一半導體層t一實例。該 等間距設定為彼此大致相同，除一最低層（高雜質集中η型 基板10側）之外。 η型磊晶層20劃分為一元件部分3(一超接面元件區），及 端接。Ρ刀5(周邊結構區）。此處，在元件部分3中提供具 有由一對ρ型半導體區（ρ型柱區）及η型半導體區&型柱區） • 構成之平行Ρη結構之一元件單元2。亦提供端接部分5以便 包圍元件部分3。在元件部分3中，ρ型柱擴散層22(ρ型漂 移層），及η型柱擴散層24(η型漂移層）分別以預定間距（其 每一者等同於η型磊晶層20(^^至2〇_6)之間距）形成於11型 猫晶層20中。該超接面結構由P型柱擴散層22形成，且n型 柱擴散層24係保持在每兩個ρ型柱擴散層22之間。將ρ型柱 擴散層22及η型柱擴散層24分別形成為條帶形狀，以便沿 垂直於圖紙平面之方向延伸。鄰近Ρ型柱擴散層22之一表 面在與高雜質集中η型基板10側相對之一側上選擇性地形 139792.doc •15· 201007946 成㈣基極區26以便可分別連接至p型柱擴散層22。 就Ρ型柱擴散層22&η型柱擴散層24中之每一者之大小之 一實例而言’當—崩潰電麼（亦即’对受電Μ)係Vb，ρ型 柱擴散層22^型柱擴散層24中之每一者之深度（厚度）係 D(=«.納.2 :例如，α=〇 〇24細]，其寬度係心叫，且 雜質3濃度係C時，滿足—關係、㈡.2xiGAi6.vbA(_〇學 [cm ]亦即，p型柱擴散層22及^型柱擴散層_之每一 者之深度d及寬度料目依於耐受電餘崩潰電麼狗及雜質 濃。當需要約500至約800 V之崩潰電壓時，將寬度w 设疋於1至i〇 μιη之範討，且將深度〇設定於約％至⑽ μπι之範圍中。亦對應於此設定雜質濃度c。如亦可自此看 到’ Ρ型柱擴散層22及η型柱擴散層中之每—者之寬度” 窄，且深度D係深（亦即，縱橫比係大 、儘管未圖解說明，電連接至高雜質集中η型基板1〇之一 汲極電極（第一主電極）係形成於與11型磊晶層2〇相對之一側 亡之高雜質集中η型基板1Q之-表面上。此外，在ρ型基極 品之表面邛刀上形成各自接觸一源極電極之一接觸區 及一 型源極區。源極電極（第二主電極）經形成以便接觸 η+型源極區及ρ型基極區26之表面中之每一者。此外，透 過一閘極絕緣膜在保持在毗鄰卩型基極區26之間的η型柱擴 散層24之表面上，及在與η型磊晶層2〇之源極電極之表面 侧相同之表面側上之毗鄰ρ型基極區^與…型源極區中之 每一者之表面上形成一閘極電極（控制電極），以便可由源 極電極包圍^ ρ型基極區26、η+型源極區、源極電極及閘 139792.doc -16- 201007946 極電極亦沿與P型柱擴散層22及〇型柱擴散層24中之每一者 之方向相同之方向形成為條帶形狀。藉助此—結構，半導 體裝置IX構成用於電子注人之— η溝道m〇sfet，該η溝道 刪耐具有Ρ型基極區26之正好在㈣絕緣膜下方之表 面部分來作為一溝道區。 、此處，在具有一超接面結構之一垂直功率MOSFET中， 適當地設計一區之其中一半導體裝置主動地運作之一結構
(對應於半導體裝置1Χ之幻牛部分3)及—元件周邊部分中 之：結構(對應於半導體裝置ιχ之端接部分5)係重要的。 特定而言，需要端接部分5確保耐受電壓等於或高於元件 部分3中之耐受電Μ。亦即，端接部分5之耐受電壓特性可 成為確定垂直功率M〇SFET裝置特性之—主要因素。 在端接部分5中，當在其中在—關斷狀態下將—適當電 7加至&極電極之—狀態中完全空乏P型柱區（對應於半 裝置IX之p型柱擴散層22)及η型柱區（對應於半導體裝 之η型柱擴散層24)中之每—者時，端視空乏層之沿一 ^向方向之厚度而確定耐受錢H可藉由增加_ =之雜質濃度來降低導通電阻。然而，對於端接部分5 :要的是確保财受電壓’而空乏層在關斷狀態下之橫向延 :疋針對耐受電壓所考量。此外’製作用於防 2沿橫向方向延伸之空乏層中一臨界電場之一裝 重要的。 導體裝置（包含用於 ’多resurf結構或超 換言之，在用於一功率應用之一半 力率應用之一切換MOSFET元件）中 139792.doc -17- 201007946 接面結構（其中一 P型區與型區係交替、重複地設置， 且在一反向偏壓階段中完全空乏）用於確保一高耐受電 墨’例如’等於或高於500 V。此技術與MOSFET之一組合 致使同時實現切換元件之低導通電阻及高耐受電壓之促 進。 現在，期望以下三種技術來作為製造超接面結構之一種 方法。 (1) 一第一製造方法，其中藉由利用一離子植入方法將 一 η型雜質及一 p型雜質單獨地引入至一磊晶層（由磊晶矽 製成）中，且多次重複地形成該磊晶結構以便依序層壓該 等磊晶結構，從而製造超接面結構（多磊晶製造方法）。 (2) —第二製造方法，其中在一厚磊晶層中形成一溝 槽，藉由利用一擴散方法或類似方法將一雜質引入至該溝 槽之側表面中’且將一絕緣材料或一非傳導材料填充於該 溝槽中。 (3) -第三製造方法，纟中在—厚蠢晶層中形成一溝 槽且在蟲曰曰生長製程中將其中含有一雜質之石夕填充於 該溝槽中（溝槽形成磊晶回填製造方法）。 儘管為實現此等製造方法存在㈣問題，但特定而言， 現聞述下列問題。首先’將該第一製造方法應用於半導體 裝置IX之裝&。將具有向電阻之㈣蟲晶層生長在晶圓 表面（高雜質集中η型基板1〇)上以具有約為1〇叫之一厚 度，且藉由利用離子植入方法形成Ρ財導體區及η型半導 體區Λ 生長具有兩電阻之η型蟲晶層（η型蟲晶層 139792.doc •18- 201007946 2〇)，且形成p型半導體區及n型半導體區。重複此等步驟 約5至10次，從而形成p型柱擴散層22&n型柱擴散層 舉例而s，在多次磊晶生長中（例如，在圖丨A中所示之一 半導體裝置IX—1中之六次蟲晶生長中）开）成η型蟲晶層。 , 依序層屡在相應生長製程中形成之六個蟲晶層20_1至 2〇一6，攸而形成η型磊晶層2〇。藉由使複數個擴散層u j 至22—6彼此耦合且使複數個擴散層彼此耦合形 φ 成13型柱擴散層22及η型柱擴散層24，該等擴散層係藉由利 用離子植入及擴散在一深度方向上形成。 因此，藉助該第一製造方法（亦稱作多磊晶製造方法）， 可月b在元件σ卩分3及端接部分5中形成輪廓彼此不同之η型 半導體區及ρ型半導體區。第一製造方法之特徵係，該第 一製造方法相對地易於實現，且該裝置係針對引入至經層 壓層之雜質之量及圖案而製成’從而隨意控制在元件部分 3及端接部分5中之雜質輪廓。 Φ 然而，Ρ型柱擴散層22及η型柱擴散層24被交替地設置至 距矽表面約40至約80 μΓη之深度處。因此，該結構係複 雜，且例如離子植入次數或磊晶生長之層壓次數之製程數 目相對地大，且因此製造製程變得複雜。此外，由於所需 用於沿縱向方向連接ρ型柱擴散層22與11型柱擴散層24之必 要及充分的擴散溫度及時間，+能忽視橫向擴散。因此， 而要又裝置用於相對小型化。相反地，當嘗試縮短溫度 及時間時’有必要—次性地薄化蠢晶層之厚度。此對應於 猫日日層之重複層壓次數之增加。因此，如在圖1Β中所示， 139792.doc •19- 201007946 一步增加（在圖1B中之一半導體 ’晶片大小之減小，及晶圓成本 此導致上述製程之數目進 裝置1X—2中係8倍）。亦即 之降低顯示折衷關係。 ,關於該第二製造方法，材料選擇對於欲填充之一絕緣材 料係重要# gj此’有必要關注所選材料之絕緣崩潰電麼 及具有邦i)作為基極材料之介^此外，經填充絕緣材 料與邦υ之間的熱膨脹係數之差別對於—晶體缺陷（其可 由於將來熱處理而產生)之產生施加-影響，2因此需要 針對該熱膨脹係數採取預防性措施。 另一方面，在半導體裝置IX中，當意欲形成具有平行胙 結構之元件單S2時，亦期望應用該第三製造方法。在此 睛开7中冑η型蟲晶層生長在一晶圓基板上以具有一 μη!至80 μηι之厚度，且然後以一條帶形狀形成一圖案。亦 將11型從Ba層蝕刻為一溝槽形狀從而形成深度大致等於 或稍微淺於η型磊晶層（例如，具有在約為3〇 μιη至約7〇 之範圍中之深度)之溝槽。此後，經由磊晶生長製程將?型 半導體回填至該溝槽中。藉助此一第三製造方法存在此 種可能性，亦即儘管製程之數目較少，仍可能實現具有高 整合之超接面結構。 然而，*亥第二製造方法在防止在磊晶生長至溝槽期間產 生一缺陷之條件下且在控制雜質摻雜量時帶來一問題。特 定而言，由於在溝槽形成期間出現之一晶體平面定向而導 致在磊晶速度及雜質濃度中出現差別，因此以高精度控制 該磊晶速度及該雜質濃度且獲得無該等缺陷中之任一者之 139792.doc -20· 201007946 生產條件係重要的。
此外’當㈣直则F则作意欲與超接面結構組合之 切換電晶體時，在上述項目⑴至(3)中所示之超接面結構 之製造及相對淺的溝槽之形成係如何彼此組合在一起可成 為-問題。此乃因構成超接面結構之pn接面之配置間㈣ 受到深溝槽形成及雜質擴散之約纟，而垂直m〇sfet之閉 極間距P2則受到淺溝槽形成技術、閘極_至_汲極電容器 Qgd之最佳化、製造製程產生或類似技術之影響。因此， 在pn接面之配置間距P1及閘極間距p2令分別存在最佳大 小，且因此考量將採取各種措施。然而，該等現存技術不 必要同時地以充分的效能實現配置間距ρι及閘極間距”兩 者0 舉例而言，如在圖2A及2B令所示之一第二比較實例之 一半導體裝置1Z係一結構實例，其中超接面結構及平面型 MOSFET彼此組合在一起。在此情形中，設定平面型 MOSFET之閘極間距P2以便獲得與pn接面（pn柱對）之配置 間距P1之一致。自然，強制平面電晶體之閘極間距p2獲得 與超接面結構中之元件單元2之間距（pn接面之配置間距 P1)之一致。因此，難以在基於超接面結構之低導通電阻 之促進與在切換電晶體侧上之效能最佳化（例如移動率及 閘極-至-汲極電容Qgd)之間達成一平衡。即使當使用垂直 MOSFET而非使用平面型m〇sfeT時，只要垂直MOSFET 之閘極間距P2經設定以便獲得與pn接面之配置間距pi之一 致，則上文亦可應用於此。 139792.doc •21- 201007946 為應對上述情況，在本發明之實施例中之任一者中，設 計出-結構，其允許pn接面之配置間ffipi及間極間距打分 別具有最佳大小，同時採用第三製造方法期望其如簡單製 造方法-樣有效。因此，實現令人滿意地確保一耐受電壓 且因此具有令人滿意的切換特性之一種半導體元件之一結 構’及製造該半導體元件之一方法。此後將給出一具體閣 述。 第一實施例 圖3A及3B刀別係各自顯示根據本發明之一第—實施例_ 之一半導體裝置以之-結構之視圖。此處，圖3a係示意
性顯示該半導體裝置1A之結構之一頂視平面圖且圖U 係藉由注意沿圖3A之線A_A，截取之一又2橫截面而獲得之 一鳥蛾圖。圖3A及3B各自係示意性視圖，且因此本發明 決不限於該等圖式之大小。此亦適用於隨後將聞述之其他 實施例中之任一者。 第一實施例之半導體裝置1A包含位於一高雜質集中㈣ 基板110( — Π+型汲極層）之一表面上之一η型磊晶層12〇(一 _ 第導電型之-第二半導體區）作&具有一相對高雜質濃 度之第冑電型之一第一半導體區之一實例。此處，η型 磊晶層120之雜質濃度低型基板u〇之雜質濃度。儘管 未在圖式中圖解說明，一汲極電極（第一主電極）形成於在 _ 與相對於尚雜質集中η型基板11〇2nS磊晶層12〇相對之一 側上之一表面上。 η型磊晶層120劃分為一元件部分3(超接面元件區），及 139792.doc -22- 201007946 一端接部分5(周邊結構區）。此處’在元件部分3中提供各 自具有一平行Pn接面結構，且各自由一對p型半導體區（p 型柱區）及η型半導體區（n型柱區）構成之元件單元2 ^亦提 供端接部分5以便包圍元件部分3。舉例而言，元件部分3 係數毫米（例如，2至5 mm)x數毫米，且端接部分5之寬度 係數百微米。 在元件部分3中，經由蠢晶生長，分別在溝槽i2i内形成 構成超接面結構之複數個P型磊晶隱埋層122(一第二導電 型之第二柱區）。同樣，在端接部分5中，經由磊晶生長，
在溝槽121内分別形成構成超接面結構之複數 埋層叫第二導電型之第二柱區亦即，沿一預定方向: 局雜質集中η型基板U0之側至與其相對之_側不僅將_ 磊晶隱埋層122及123週期性地設置於元件部分3中，而且 將其設置於端接部分5中。因而形成超接面結構。因此，ρ 型磊晶隱埋層122及123中之每一者充當一ρ型漂移層。同 樣，在由一η型i晶層120之每兩對？型蟲晶隱埋層⑴及 123保持之一區部分中之-n型磊晶層124(第一導電型之一 第一柱區）充當一 η型漂移層。 使η型磊晶層120之整個表面具有相同雜質濃度，藉此元 件部分3中之晶層124及端接部分5中之㈣ ㈣為具有相㈣雜質濃度。當隱埋溝槽i2i時亦使元件 部分3及端接部分5具有相同雜質濃度，藉此p型屋晶释埋 層122及123形成為具有相同雜質濃度。 但如可有必要 儘管此處為簡化起見省略了—圖解說明 139792.doc -23- 201007946 t端接部分5之間的—邊緣區中形成-p型保護環，且如可 側：：在端接部分5之周邊中之n型磊晶層12°之源極電極 1 表面°p分中形成一溝道截斷環。此亦適用於隨後 將閱述之其他實施例中之任一者。 石獲得/、有超接面結構之半導體裝置，其中所有的P型 a S曰埋層122及123對，及_蟲晶層124交替、重複地設 置於形成於西雜質集中η型基板η〇上之η型遙晶層12〇内。 4於半導體裝置!八之下部表面側上之高雜質集中η型基板 〇成為β電麼電極（沒極電極），且與高雜f集中η型基 板110相對之側成為一低電壓電極（源極電極卜通常，在接 地電位處使用該低電壓電極。 Ρ型柱區（Ρ型蟲晶隱埋層122及123)及η型柱區（η型蟲晶層 124)在其剖面結構中成為—對ρ型柱形半導體區及打型柱形 半導體區。亦即，㈣蟲晶隱埋層122及123分別在構成η型 柱G之n3L細日日層丨2〇内配置成柱形形狀（沿一 γ方向）。亦 將如保持於每兩對p型蟲晶隱埋層122及123之間的一 η型柱 半導體區之η型磊晶層124配置成一柱形形狀。另一方面， Ρ型柱區及η型柱區之平面結構係如此，亦即ρ型蟲晶隱埋 層122及123分別在構成該η型柱區之_蟲晶層12〇内配置 成條帶形狀。同樣，亦將如保持於每兩對？型蠢晶隱埋層 122及！23之㈣η型柱形半導體區之η型蟲晶層124配置成 一條帶形狀。 在圖3Α及3Β中所示之佈局中，構成超接面結構之溝槽 121及填充於溝槽121中之ρ型石夕^曰曰層（ρ型蟲晶隱埋層122 139792.doc -24- 201007946 及123)分別在此等圖式中沿γ方向相互平行地延伸以便具 有條帶佈置。在此情形中，當注意到位於元件部分3之周 邊中之端接部分5時，特徵係溝槽121及填充於該等溝槽中 之Ρ型矽磊晶層分別沿縱向方向（沿γ方向）不僅在元件部分 3(裝置主部分）内延伸而且亦向上延伸至端接部分5，且亦 以與元件部分3之間距與大小大致相同之間距及大小（寬度 •及深度）沿X方向相互平行地配置。「該寬度」意指大約沿 ❹ 如下方向之一寬度.沿該方向（X方向），ρ型磊晶隱埋層 122及123與η型磊晶層124在相同深度位置中交替地出現。 「大致相同」意指可允許約為數個百分率（例如，5%或更 小）之一差別。在此情形中，應注意，儘管用於形成ρ型磊 晶隱埋層122及ρ型磊晶隱埋層123之溝槽121大致以相等的 溝槽寬度間隔及以相等的溝槽間隔（以配置間距）重複地形 成’但此對於本發明並非係必要的。然而，在「大致相 同」之情形而非任何其他情形中，可獲得如下優點：可均 • 句地形成該等裝置且亦可獲得對促進端接部分5中之高耐 受電壓之作用。 此處’藉由應用第三製造方法形成Ρ型磊晶隱埋層122及 123。亦即’ Ρ型磊晶隱埋層122及123(第二導電型之條帶 形柱區）係大致以相同大小（寬度及深度）且大致以相同間距 沿預定方向形成於該裝置之整個區上方。ρ型磊晶隱埋層 122及123亦係基於溝槽之形成及ρ型（第二導電型）半導體之 蠢晶生長而製成。此時，以12或大於12之一縱橫比形成ρ 型麻日日隱埋層122及123中之每一者以具有一 3 μιη或更小之 139792.doc -25- 201007946 寬度。應注意，此並不意味著寬度之一下限係〇 ，且因 此寬度之下限相依於耐受電壓Vb& ρ型磊晶隱埋層122及 123中之每一者或11型磊晶層124之雜質濃度c，且因此被設 定為（例如）約1 μηι。用於以12或大於12之一高縱橫比來 「挖掘」—溝槽之技術可由（例如）一感應耦合等離子體 (icp)蝕刻器或反應性離子蝕刻（RIE)之製程實現。或者， 亦可採用由一矽深蝕刻技術（例如各向異性蝕刻或一 LIga 製程）代表之一特殊製造方法。 如所述，第一實施例之半導體裝置〖A係其中卩型磊晶隱 _ 埋層122(半導體p型區）及n型磊晶層124(半導體^^型區）交替 重複地配置，且在反向偏壓之階段中被完全空乏之一裝 置。在此情形中，將η型磊晶層124(第一導電型之柱區）與 高雜質集中η型基板110成一整體地形成以便覆蓋高雜質集 中η型基板110之整個表面。亦藉由重複地形成條帶形溝槽 而形成凡件部分3中之Ρ型磊晶隱埋層122(第二導電型之柱 區）。除此之外，ρ型磊晶隱埋層123沿與ρ型磊晶隱埋層 m中之每一者之方向相同之方向且以與ρ型磊晶隱埋層 © 122中之母一者之配置關係相同之配置關係形成於包圍元 件部分3之端接部分5(周邊區）中。 亦P使得P型磊晶隱埋層123沿與ρ型磊晶隱埋層122之 條帶中之母纟之延伸方向相同之方向延伸，且沿該等條 帶之重複方向彼此遠離地配置該等ρ型磊晶隱埋層123。在 形成此一結構期間，在n型之磊晶基板上形成n型區（η型磊 晶層124)作為第―導電料型蟲晶層12())。同樣，藉由在^ I39792.doc -26- 201007946 型磊晶層120中形成溝槽之後經由磊晶生長將p型半導體填 充於溝槽中之每一者中來形成p型區（p型磊晶隱埋層122及 123)。此時’使溝槽開口中之溝槽寬度及晶體平面定向兩 者恆定。 採用此一製造方法及一結構致使在形成溝槽及形成ρ型 磊晶隱埋層122及123期間可在不出現各種矽基板晶體平面 疋向之情況下在晶片内（亦即’在元件部分3内）及在晶圓之 整個區域上方（亦即，向上直至端接部分5)實現大致相同的 晶體平面定向及溝槽孔面積比率。因此，可在製造之階段 中獲得穩定的超接面結構。同樣，在不依賴於說明書之情 形下，對於圖案最佳化之研究變得容易，且圖案設計變得 簡單。由於端接部分5經形成以具有與元件部分3之結構相 同之結構，因此可在不增加製程數目之情形下在不昂責之 製造製程中製造半導體裝置1Α。此外，當在晶圓之整個表 面上方延伸ρ型磊晶隱埋層123之條帶配置超過半導體裝置 1Α時，只要位於裝置側邊緣（半導體裝置^中之端接部分$ 之最周邊部分）中之ΡΜ晶隱埋層123用作溝道截斷環， 即沒必要特意形成溝道截斷（溝道截斷有可能減少）。 舉例而言，當端接部分5中之?型磊晶隱埋層⑵之溝槽 開口大小(寬度)中之每-者皆製作得比元件部分3中之ρ型 磊晶隱埋層122之溝槽中之每一者之寬度更窄時，一般而 5蝕刻深度變淺’且因此?型磊晶隱埋層122中之每一者沿 沐度方向之大小變得尤猩A ,, 雙侍不穩疋。此外，與此相對， 口大小(寬度)中之每一者太官_ 再價開 者太寬時，換吕之，當縱橫比（深度/ 139792.doc -27- 201007946 寬度)中之每一者太小時’導致一問題，亦即該等溝槽不 能經由蟲晶生長在P型蠢晶隱埋層123之後續形成階段中充 分地用P型半導體填充。此外，當使端接部分5中之p型蟲 晶隱埋層⑵之溝槽中之每-者之延伸方向與元件部分3中 之P型磊晶隱埋層122之溝槽中之每一者之延伸方向不同 (例如’使垂直）時，此等溝槽受到基板（高雜f集中η型基 板11〇)之晶體平面定向之影響。因此，導致該等溝槽不能 經由蟲晶生長在？縣晶隱埋層123之後續形成階段中用ρ 型半導體充分地填充之-問題、不—致（例如異常生長）及 類似情況。 另一方面，在第一實施例之半導體裝置丨八中以12或大 於12之縱橫比形成ρ型磊晶隱埋層122及123中之每一者以 -有3 μιη或少於3 μπι之寬度，從而解決上述問題。因此， 端接部分5之特性變得穩定，以便獲得端接部分5中之高对 受電壓之促進。此乃因其有助於端接部分5中之高耐受電 麼之促進，亦即在溝槽之形成期間，晶體平面定向及形狀 (具有縱向方向之矩形條帶）兩者皆係固^，從而使姓刻形 狀保持恒定，且在經由ρ型半導體之蠢晶生長填充該等溝 槽期間，使晶體平面定向及形狀兩者恆定且因此穩定地保 持該遙晶生長條件。 此外，在第一實施例之半導體裝置丨八中，將在與具有元 件早冗2、構成超接面結構、配置成條帶形狀之高雜質集 中η型基板110相對之側上之表面上之m〇sfet中之每一者 構造成具有如-M0S閘極結構之_溝槽間極結構之— η溝 139792.doc 201007946 道垂直MOSFET 150之形式，而非構造成平面型M〇SFET 之形式。 除此之外，第一實施例之半導體裝置1A展示金直 M〇SFET 15G之配置形式。特^而言，^置在其型蟲晶 隱埋層122(第—導電型之柱區）與〇型羞晶層124(第一導電 型之柱區）係交替重複地配置之超接面結構上之垂直 MOSFET之特徵係，儘f—閘極氧化物膜及—閘極電極形 成於相對淺的溝槽内，但是該等閘極電極在一個側上相對 於圖3A及3B中之Y軸方向（將一順時針方向設定為正）成一 4 5 °角相互平行地延伸。 圖3A及3B顯示條帶形配置之實例，在該條帶形配置 中，溝槽m中之每一者（亦即，閘極電極m中之每一者） 相對於作為溝槽121中之每-者之延伸方向之丫軸方向成一 e角順時針相交。然而，與此相反，亦可採用一㈣形 配置之形狀以使得溝槽154中之每一者相對於Y轴方向成 一-45°角逆時針相交。 一在第-實施例之半導體裝置1A+，如在圖从及财所 不，在元件部分3之表面部分側之整個表面上方形成一p型 基極區⑸以便接觸p型蟲晶隱埋層122及n型层晶層124兩 者。沿與Ρ型遙晶隱埋層122中之每一者之方向相同之方向 將Ρ型基極區161選擇性地形成為條帶形狀以便在ρ型基極 區151之表面上與相應之ρ型磊晶隱埋層122對準。因此， 在第-實施例中，亦將ρ型基極區161之配置間距調整成超 接面結構之間距。在元件部分3中，超接面結構之高耐受 139792.doc -29· 201007946 電壓結構之一間距（p型蟲晶隱埋層12 2之一重複間距）通常 在約大於10 μηι至約數十微米之範圍中。？型基極區151之 雜質濃度與ρ型基極區161中之每一者之雜質濃度可係彼此 相同。因此’基本上不必要在ρ型基極區丨^與卩型基極區 161中之每一者之間進行區別。 在Ρ型基極區151之表面上選擇性地形成η型源極區152。 ✓主意’關於圖3 Α及3 Β中之平面表面側，為簡化起見，在 對其進行圖解說明時省略了分別形成於溝槽154中之每一 者之兩側上之η型源極區152。此外，配置且形成各自具有 一相對淺的深度（其每一者比溝槽121中之每一者淺）且各畜 透過ρ型基極區151自η型源極區152中之一個對應η型源極 區延伸至ρ型磊晶隱埋層122及η型磊晶層124中之一個對應 層以便分別對應於η型源極區1 5 2。在此一溝槽閘極結構 中’出於確保一溝道之目的，形成溝槽154中之每一者之 一底部部分以便與ρ型基極區151相等或比其深。 在溝槽154中之每一者之一内壁上形成一閘極氧化物膜 156(閘極絕緣膜），透過閘極氧化物膜156中之一個對應閘 極氧化物膜將一閘極電極15 8填充於溝槽15 4中之每一者 中。儘管未圖解說明，但源極電極分別形成於η型源極區 1 52之上層侧上且通常彼此連接。藉助此等結構，閘極電 極158、η型源極區152及ρ型基極區151構成用於電子注入 之一 η溝道MOSFET，該η溝道MOSFET具有形成於位於溝 槽154中之一個對應溝槽之一側壁上之ρ型基極區151之一 表面上之溝道區。 139792.doc -30- 201007946 此處’在第一實施例之半導體裝置1A中，形成用於形成 Ρ型磊晶隱埋層122及123之相對深的溝槽121(比溝槽154深） 以使得一（110)平面定向出現於溝槽121之側壁中。同樣， 藉由其中含有如第二導電型之？型雜質之矽之磊晶生長在 溝槽121内形成ρ型磊晶隱埋層122及123。 此外’設置在超接面結構上作為一切換元件之一 MOSFET具有一垂直結構，在該結構中針對選擇性地形成 ^ 於卩型基極區151之表面部分上之每一 η型源極區152，閘極 氧化物膜156及閘極電極ι58形成於溝槽154内（下文中稱為 「一垂直MOSFET 150」）。亦形成垂直MOSFET 150以使 得一（100)平面定向出現於溝槽154之側壁中。相對於用於 此之結構，使超接面之深溝槽121之延伸方向（γ轴方向）及 垂直MOSFET 150之溝槽154之延伸方向成一45。角在一個 側上彼此相交。較佳地以相等溝槽寬度間隔且以相等溝槽 間隔（以配置間距）重複地配置用於形成超接面結構之溝槽 φ 121及用於形成垂直MOSFET之溝槽I54。 如所述，形成相應之垂直]^081^丁 15〇之溝槽154提供於 超接面結構上，亦即，閘極電極158相互平行地被配置成 條帶形狀以便相對於γ軸方向成45。角延伸。在此情形尹， 閘極電極158之特徵係，閘極電極158係大致以相等間距且 大致以相等大小（寬度及深度）在元件部分3中相互平行地配 置。「該寬度」意指大約沿相對於γ軸方向成45。角之方向 在相同深度位置中所形成之寬度。「大致相同」意指可允 許約為數個百分率（例如’ 5%或更小）之一差別。應注意， 139792.doc -31 · 201007946 儘管在此情形令，大致以相等溝槽寬度且以相等溝槽間隔 (以相等配置間距）重複用於形成閘極電極158之溝槽154， 但此對於本發明並非係必要的。然而，在「大致相同」之 情形而非任何其他情形中獲得可統一形成之垂直M〇SFEt 150之優點。此外，溝槽154相對於γ軸方向成45。角形成， 此致使（100)平面定向曝露為溝槽i 54之沿深度方向之底部 部分及側表面中之每一者之矽晶體平面定向。因此，形成 於具有曝露於其中之（100)平面定向之溝槽154之底部部分 及側表面上之閘極絕緣膜確保與形成於（丨00) 31基板之表 面上之閘極絕緣媒之膜品質及介面位準相同之膜品質及介 面位準’該Si基板通常用於MOS裝置、BiCMOS(雙極互補 金屬氧化物半導體）裝置、BCD(二進制編碼之十進製）裝置 及類似裝置中。因此，存在可形成高度可靠之閘極絕緣膜 之一優勢。 使用一矽基板平面定向來基於深溝槽121形成”柱（超接 面結構）以便獲得（11 〇)平面定向。除此之外，給予切換裝 置之垂直MOSFET 150之閘極電極（淺溝槽154之側壁）一 450 偏移以便導致（100)平面定向出現。垂直M〇SFET 150充當 在η型磊晶層124(n型柱區）上具有一溝道之一開關，而垂直 MOSFET 150並不有助於對p型磊晶隱埋層122(p型柱區）之 切換作業，此乃因其僅與p型基極區151整合在一起。 關於第一特徵，在兩種溝槽之形成期間使該兩種溝槽彼 此斜著相交（在第一實施例中成45。角）。因此，可根據小型 化最佳規則以電晶體間距在不限於超接面結構之pn接面之 139792.doc -32- 201007946 配置間距P1内之情形下製造垂直MOSFET 150。通常，溝 槽154中之每一者比溝槽121中之每一者淺，且因此可根據 更精細之製程規則製造垂直MOSFET 150之溝槽154中之每 一者。 關於第二特徵，在矽（Si)用作基極材料之情形中，當形 成超接面結構之溝槽121t之每一者以獲得⑽)平面定向 時使每一溝槽丨21與每一溝槽154彼此成45。角相交，此 參致使（100)平面定向經選定用於垂直M0SFET 15〇之閘極電 極之相對淺的溝槽154中之每一者之側壁。端視半導體之 晶體之平面定向，導電率（特定而言，當植入雜質之後之 載子移動率）不同。然而，在係矽之情形中，由於（1 〇〇)平 面定向之特徵係介面位準之數目較少且因此移動率係高， 因此使低導通電阻及臨限電壓Vth穩定。因此，獲得令人 滿意的切換特性。 關於第三特徵，在兩種溝槽之形成期間，使該兩種溝槽 • f此斜著相交（在第一實施例中成45。角），此致使無必要考 罝該兩種溝槽之間的位置未對準之一影響。因此，在製造 中獲得經穩定之超接面結構。 如所述’在第-實施例中，藉由經由蟲晶生長將其令含 有P型雜質之石夕填充於深溝槽121中之每一者中形成超接面 結構’且形成溝槽12UX使得⑴〇)平面定向出現於溝槽⑵ ^壁中之每一者卜除此之外’沿使得與溝槽121_之 母一者之縱向方向成45。角之方向設置具有各自擁有預定 閘極寬度之溝槽154之垂直M〇SFET 15〇，藉此構造垂直 139792.doc -33- 201007946 MOSFET 150以使得（100)平面定向出現於淺溝槽154之側 壁中之每一者中。因此，可以較佳間距分別設置深溝槽 121及淺溝槽154，藉此實現低導通電阻，且可同時使基於 設定深溝槽121中之每一者之平面定向之穩定磊晶填充性 質與基於設定淺溝槽154中之每一者之平面定向之正向電 壓降V fb之穩定性彼此相容。 在電源應用之切換MOSFET元件中，其中p型柱區及η型 柱區重複設置且在反向偏壓之應用階段中完全空乏之超接 面結構係用來確保500 V或大於500 V之高耐受電壓。此技 術與MOSFET之一組合使能夠同時實現切換元件之低導通 電阻及高耐受電壓。在此技術與閘極金屬隱埋型垂直切換 電晶體之一組合中，超接面結構中之溝槽平面定向及垂直 切換裝置之控制電極中之溝槽平面定向經調節以使得彼此 之間成45。角，此致使獲得超接面結構及垂直切換裝置兩 者之最佳效能，且可使晶片區域之減小彼此相容。 第二實施例 圖4A及4B係分別顯示根據本發明之一第二實施例之一 半導體裝置1B之一結構之視圖。此處’圖係示意性地 顯示半導體裝置1B之結構之一頂視平面圖，且圖4B係藉 由注意沿圖4A之線A-A’截取之一 χζ剖面而獲得之一鳥雖 圖。 在第二實施例之半導體裝置1B中，垂直M〇SFET 15〇之 佈置形式稍微得到改變，而第一實施例之結構基本上應用 於超接面結構。思考該改變之基本方式之特徵係，儘管在 139792.doc •34· 201007946 金直MOSFET中閘極之閘極氧化物膜156及閘極電極Mg形 成於淺溝槽154内，但閘極電極158在圖式之γ軸方向之兩
側上成一45。角（亦即，與γ軸方向成±45。角）相互平行地延 伸亦即，在弟二貫施例中，溝槽1 5 4中之每一者（亦即， 閘極電極158中之每一者）具有與作為溝槽121中之每一者 之延伸方向之γ轴方向成一 45。角順時針相交之一第一條帶 形配置，及與γ軸方向成一45。角逆時針相交之一第二條帶 形配置兩者。因此，基於第一及第二條帶之一組合將閑極 電極158配置在一晶格（在相對於γ軸係斜之一正方形晶格） 中。其他方面與該第一實施例中之彼等方面相同。 相對於超接面中之深溝槽⑵中之每-者之延伸方向(γ 軸方向）及垂直MOSFET 15〇之溝槽154中之每一者中之延 伸方向’將與作為溝槽121之延伸方向之Y軸方向成+45。角 相交之溝槽15以義為-溝槽1543。另_方面，將與γ轴方 向成七。角相交之溝槽154定義為一溝槽15处。較佳地以 相等溝槽寬度間隔且以相等溝槽間隔（以配置間距）分別重 複用於形成超接面結構之溝槽121及用於形 :了。之溝㈣。儘管此重複導致正方形晶格結 圖案之特徵係溝槽154认15处與超接面結構之叩 接面方向分別成±45。角傾斜。 言分別成±45°角之兩個方向對應於就石夕晶體而 之fi極之特徵之平面定向°因此’在tiM0SFET 150 =之兩個方向中分別沿平面定向形成之相對淺㈣ a 5仆兩者皆具有在其側表面（侧壁）中之⑽）平面定 139792.doc •35- 201007946 向。亦相對於該結構，給予切換裝置之垂直MOSFET 150 之閘極（淺溝槽154之側壁）之一 45。偏移以使得（1〇〇)平面定 向出現於淺溝槽15 4之側壁中。 因此，類似於第一實施例之情形，垂直M0SFET 150充 當在η型蟲晶層124(11型柱區）上具有一溝道之一開關，而垂 直MOSFET 150並不有助於對ρ型磊晶隱埋層122(ρ型柱區） 之切換作業，此乃因其僅與Ρ型基極區151整合在一起。因 此，亦在第二實施例中類似地獲得第一實施例所特有之第 一至第三特徵。 此處富將第一與第一實施例相互比較時，第二實施例 與第一實施例之情形相比具有垂直M〇SFET 15〇係稠密地 設置之一優勢。此外，即使當溝槽154係分別沿與γ軸方向 成±45°角之兩個方向形成時，〇〇〇)平面定向曝露為在底部 部分中沿深度方向之Si晶體平面定向’且溝槽154之側表 面類似於第f施例之情形。因此，形成於具有曝露於其 中之（100)平面定向之溝槽154之底部部分及側表面上之問 極絕緣膜確保與形成於（100) Si基板之表面上之問極絕緣 膜之膜品質及介面位準相同之膜品質及介面位準，該^基 板通4用於MOS裝置、BiCM〇s裝置、BCD裝置及類似裝 置中目&，存在可形成高度可靠之閘極絕緣膜之一優 勢。 製造方法 圖5 A至5N係、刀別解釋根據本發明之第—實施例製造半 導體裝置1A之彳法之一技術之視圖。圖至亦顯示 139792.doc 201007946 元件部分3(圍繞其中央），及自元件部分3至端接部分$之部 分（對應於沿圖3A之線A-A，截取之剖面）。在圖式中， 左手側之圖5A、5C、5E、5G、51、5κ；5…々太 在其 Κ及5Μ各自顯示元件 部分3之中央部分，而在其右手側之圖5Β、5〇、订、汛、 5J、5L及5N各自顯示自元件部分3至端接部分化部分及 該部分之-邊界部分。注意，為簡化起見，在圖5C:5” 之每一者中省略對高雜質集中„型基板11〇之—圖解說明。 如先前所述，應用其中溝槽形成於厚磊晶層（η型磊晶層
120)中，一旦形成即經由磊晶生長將其中含有雜質之矽回 填於該等溝槽中之每一者中之溝槽形成磊晶回填製造方法 (第三製造方法）’從而形成Ρ型磊晶隱埋層m及123。可將 溝槽形成及隱埋生長次數設定為一次。 首先，在構成汲極層之高雜質集型基板11〇上形成η 型磊晶層120。此時，將雜質濃度設定為（例如）約5Eu至 約1Ε16 ions/cml。同樣，經由蝕刻處理藉由使用一光阻 劑、一氧化物膜硬遮罩或類似物以實現最終所需之p型蟲 曰曰隱埋層122及123之寬度W及深度D之一縱橫比在形成於 元件部分3及端接部分5兩者中之高雜質集中η型基板110上 之η型磊晶層120内形成該等溝槽（溝槽12丨）（參照圖5Α及 5Β)。此時，大致以相同大小、大致以相同間距且沿給定 方向在裝置之整個區上方形成ρ型磊晶隱埋層i22及123之 溝槽121(使溝槽121中之每一者之寬度及重複間距在該整 個區上方恆定）。此外，較佳地，以1至3 μιη之寬度且以12 或大於12之縱橫比形成ρ型磊晶隱埋層122及123。 139792.doc •37· 201007946 此後’經由磊晶生長將P型半導體填充於溝槽121中之每 一者中’從而形成超接面結構。舉例而言，磊晶生長隨後 將構成p型磊晶隱埋層122及123之p型磊晶隱埋層125以便 將其填充於溝槽121中之每一者中（參照圖5(：及5D)。此 外’在蟲晶生長隨後將構成p型磊晶隱埋層122及123之p型 蟲晶隱埋層125以便將其填充於溝槽121中之每一者中之 後’藉由利用一化學機械拋光（CMp)技術或類似技術向後 抛光P型蟲晶隱埋層125直至曝露n型磊晶層124之表面，從 而使Ρ型遙晶隱埋層125之表面經受鏡面拋光處理。因此， 獲得填充於溝槽121中之每一者中乏ρ型磊晶隱埋層122及 123(參照圖5Ε及5F)。 藉由實施上述製程，獲得超接面結構，其中卩型磊晶隱 埋層122及123對與η型磊晶層124大致以相同寬度且大致以 相同間距交替、重複地設置於形成於高雜質集中η型基板 110上之η型磊晶層12〇内。η型磊晶層124*ns磊晶層12〇 本身形成。同樣，藉由經由磊晶生長將其中含有具有預定 雜質濃度之雜質之p型半導體填充於形成於11型磊晶層12〇 中之溝槽121中之每一者中來形成p型磊晶隱埋層122及123 中之每一者。大致以相同大小、大致以相同間距且沿給定 方向在裝置之整個區上方形成溝槽121。因此，藉由經由 磊晶生長將η型半導體填充於溝槽121中之每一者中大致以 相同大小且大致以相同間距且沿給定方向在裝置之整個區 上方形成ρ型磊晶隱埋層122及123對。 在藉由利用CMP技術或類似技術使ρ型磊晶隱埋層125之 139792.doc -38- 201007946 表面經受鏡面拋光處理之後，在端接部分5側上之周邊中 之η型磊晶層120之表面部分中形成—溝道截斷環14〇。此 外，將一保護環部分147設置在邊緣區之表面部分（如必要 連同元件部分3)上（參照圖5Η)。 此外’在元件部分3側上形成構成m〇SFET之各種元件 (例如基極區、閘極絕緣膜、閘極電極、源極區及源極電 極）’從而完成具有超接面結構之垂直MOSFET。舉例而 言’在與高雜質集中η型基板11〇之相對於ρ型磊晶隱埋層 122之側相對之一側上之表面上形成一遮罩以便使其與ρ型 蟲晶隱埋.層122對準’且在此條件下植入具有一預定濃度 之一雜質以便形成ρ型半導體區（參照圖及5Η)。因此， 在元件部分3中形成ρ型基極區15丨及161以便將其連接至ρ 型磊晶隱埋層122。為簡化起見，在圖5g及5H中省略了平 面表面側上之η型源極區中之任一者之一圖解說明。注 意，如先前所述’儘管與圖3Α及3Β—致地給出闡述，但ρ 型基極區151之雜質濃度與ρ型基極區161之雜質濃度可係 彼此相同。因此，基本上不必要在ρ型基極區151與1)型基 極區161之間進行區別，且因此可不必要特定形成ρ型基極 區 161。 此外’藉由使用光阻劑或氧化物膜硬遮罩實施蝕刻處理 在Ρ型基極區151之表面中形成其每一者比溝槽ι21中之每 一者淺之溝槽（溝槽154)以便經由ρ型基極區ι51到達相應ρ 型磊晶隱埋層122及相應η型磊晶層丨24(參照圖51及5J)。 此時’將每一溝槽121與每一溝槽154之間的角設定為 139792.doc •39- 201007946 45。。該歧意指’當”用作基極材料時，將閘極電極 158配置成條帶形狀以便分別與pn柱對（尤其係p型磊晶隱 埋層122)之溝槽121之條帶相交。該設定亦意指該情 定，亦即出現於構成閘極電極158之溝槽154之側壁中之每 一者中之晶體彳面定向成|當植入雜冑時其載子移動率高 於出現於溝槽12i之侧壁中之每一者中之晶體平面定向之 一平面定向。 亦在溝槽154中之每一者内形成閘極氧化物膜156(閘極 絕緣膜），且在此之後，將（例如）成為閘極電極丨58中之每 一者之一η型多晶矽材料填充於溝槽154中之每一者中’從 而形成分別在閘極電極15 8中之每一者之兩個側上平行之η 型源極區152(參照圖5Κ及5L)。η型源極區152之形成次序 與溝槽154之形成次序可係相反。應注意，關於圖汉及几 中之平面表面側，為簡化起見省略了形成於溝槽154中之 每一者之兩個側上之η型源極區丨52中之每一者之一圖解說 明。 此外’形成一絕緣膜164(例如，一CVD氧化物膜）作為 上覆於上述組成元件上之一上層，在絕緣膜164中提供用 於與閘極電極1 58及η型源極區1 52連接之接觸開口，且亦 形成源極電極及閘極電極之金屬層作為表面層。此後，處 理該等表面層且將其分成源極電極168及閘極電極（未顯 示）（參照圖5Μ及5Ν)。 儘管目前為止基於第一及第二實施例闡述了本發明，但 本發明之技術範疇決不限於在第一及第二實施例中所述之 139792.doc -40- 201007946 範嘴。亦即，可在不背離本發明之要旨之情形下針對上述 第-及第二實施例做出各種變化及改良，且針對其作出此 等變化及改良之說明性實施例亦包含於本發明之技術範脅 中。 此外，上述實施例不應視為限定隨附申請專利範圍令所 述之本發明，且在本發明巾所述之特徵之所有組合對由本 發明用來解決問題之方法亦並不必要。上述實施例中含有 本發明之各個階段，且因此可基於所揭示之複數個組成要 求中之合適組合來引用各種發明。即使當自在上述實施例 中揭示之所有組成要求中刪除某些組成要求時，亦可引用 經由刪除組成要求中之某些組成要求所獲得之構造作為本 發明。 舉例而言，儘管在第一及第二實施例中之每一者中，p 型磊晶隱埋層122及123之底部表面（亦即，溝槽121)皆不到 達高雜質集中η型基板110，但是亦可採用一結構以使得p 型磊晶隱埋層122及123之底部表面中之每一者到達高雜質 集中η型基板11〇。 儘S在第一及第一實施例中之每一者中，將ρ型半導體 區用作填充於溝槽121中之每一者中之半導體區，但亦可 使用一 η型半導體區而非使用ρ型半導體區。亦即，亦可採 用一結構以便在設置於高雜質集中η型基板u〇上之一ρ型 單晶半導體層中形成溝槽121，且將一η型磊晶層填充於溝 槽121中之每一者中。 儘管在第一及第二實施例中之每一者中使用η型半導體 139792.doc -41 - 201007946 基板（高雜質集中n型基板110)，但亦可替代地使用_p型半 導體基板。亦即，第一及第二結構中之任一者亦可替代地 用作超接面結構。一第一結構係此種結構，亦即溝槽i 2 ^ 係形成於設置在p型半導體基板上之一p型單晶半導體層 中’且一 η型磊晶層係填充於溝槽ι21中之每一者中。同 樣，一第二結構係此種結構，亦即溝槽121係形成於設置 在Ρ型半導體基板上之一 η型單晶半導體層中，且一ρ型磊 晶層係填充於溝槽121中之每一者中。 儘管在第一及第二實施例中之每一者中，11溝道垂直 MOSFET 150顯示為M0SFET作為設置在超接面結構上之 切換裝置之一實例，但替代地亦可使用一 p溝道垂直 MOSFET。 儘管在第一及第二實施例中之每一者中例示功率 M〇SFET(絕緣閘極場效電晶體），但只要可將超接面結構 應用於一半導體裝置即亦可將本發明應用於該半導體裝 置。舉例而言，亦可將本發明應用於一垂直半導體结構 (例如’-絕緣閘極雙極電晶體（IGBT)、_蕭特基障壁二 極體（SBT)或一正常雙極電晶體或二極體），用於允 耐受電麼之促進與大電流容量之促進彼此相容。 网 儘管第-及第二實施例中之每—者顯示使用邦〇作為 半導體材料之半導體I置，但是材料（基極材料）決不限於 此。亦即，亦可使用材料中之任—者，只要該該材料使得 將在具有垂直閘極結構之電晶體之閘極電極與設置成條帶 形狀、構成超接面結構之一沖柱對之間的一角嗖定為 139792.doc -42- 201007946 45° ’即使得出現於用於 -者中之…對之溝槽之侧壁中之每 考中之日日體平面定向成為 於裉忐k )十面疋向，且使出現於用 Μ成閑極電極之溝槽之侧壁 向成為⑽)平面定向。另一選 者中之0日體千面疋 定右 選擇係，亦可端視基極材料設 形壯, 日日體之閘極電極與設置成條帶 形狀、構成超接面結構之一 ^ p枉野之間的一角，以使得出 見於用㈣成帅對之溝槽之_巾 參
面定向成為（11G)平面Μ n/± M + # 15，且使出現於用於形成閘極電極 J之側壁中之每-者中之晶體平面定向成為陶平面 疋向。 概言之，㈣直電晶體之㈣電極配置錢帶形狀以便 /刀別與弟二柱區之條帶相交。此時，需要使出現於構成控 制電極之溝槽之側壁中之每一者中之晶體平面定向成為當 植入雜質時其載子移動率高於出現於構成第二柱區之溝槽 之側壁中之每一者中之晶體平面定向之平面定向。此乃因 在兩種溝槽之形成期間，使該兩種溝槽彼此斜著相交，藉 此可根據小型化最佳規則在不將電晶體間距限定於超接面 結構之pn接面對之配置間距中之情形下製造垂直 MOSFET，無必要考慮該兩種溝槽之間的位置未對準之一 影響，且目此㈣造階段中獲得穩定的超接面結構。除此 之外’此乃因在使當植人雜f時其載子移動率係高之乎面 定向出現於構成控制電極之溝槽之側壁中之每一者中時， 可實現低導通電阻及臨限電壓之穩定性。 端視基極材料，個別地調節柱對之溝槽平面定向及金直 139792.doc -43· 201007946 切換裝置之控制電極之溝槽平面定向，且形成該等溝槽平 面定向以使得彼此成預定角相交。因此，吸取超接面择構 及垂直切換裝置兩者之最佳效能，且亦減小晶片區域，此 乃因垂直切換裝置之配置間距經變窄以適於高整合。 本申5月案含有在2008年8月8曰向日本專利局提出申古主之 曰本優先權專利申請案JP 2008-205327中揭示之相關標的 物，該申請案之全部内容以引用方式併入本文中。 熟習此項技術者應瞭解，端視設計要求及其他因素可作 出各種修改、組合、子組合及變更，只要其歸屬於隨附申 凊專利範圍及其等效範圍之範_内即可。 【圖式簡單說明】 圖1A及1B分別係顯示一第一比較實例之半導體裝置之 示意性結構之剖視圖； 圖2A及2B分別係顯示一第二比較實例之一半導體裝置 之一示意性結構之鳥瞰圖； 圖3 A及3 B刀別係各自顯示根據本發明之一第一實施例 之一半導體裝置之一結構之一頂視平面圖及一鳥瞰圖； 圖4 A及4B为別係各自顯示根據本發明之一第二實施例 之半導體裝置之一結構之一項視平面圖及一鳥敵圖；及 圖5A及5B、圖5C及5D及圖5E至5N分別係解釋製造根據 本發明之第—實施例之半導體裝置之-方法之鳥瞰圖、剖 視圖及鳥瞰圖。 【主要元件符號說明】 1A 半導體裝置 139792.doc 201007946
IB 半導體裝置 1X_1 半導體裝置 1X_2 半導體裝置 2 元件單元 3 元件部分 5 端接部分 10 高雜質集中η型基板 20 η型蟲晶層 20_1 η型蟲晶層 20_2 η型蟲晶層 20_3 η型蟲晶層 20_4 η型蟲晶層 20_5 η型蟲晶層 20_6 η型蟲晶層 22 Ρ型柱擴散層 24 η型柱擴散層 26 Ρ型基極區 100 平面定向 110 平面定向 120 η型蟲晶層 121 溝槽 122 ρ型蠢晶隱埋層 123 Ρ型磊晶隱埋層 124 η型蠢晶層 139792.doc -45- ρ型蠢晶隱埋層 溝道截斷環 保護環部分 垂直MOSFET p型基極區 η型源極區 溝槽 閘極氧化物膜 閘極電極 Ρ型基極區 絕緣膜 源極電極 -46-

Claims (1)

  1. 201007946 七、申請專利範園： l 一種半導體裝置，其包括： 第導電型之一第一半導體區，其設置於一第一電 極之—側上； 第一半導體區，其具有成對的第一導電型之若干第 一柱區及-第二導電型之若干第二柱區，該等第一柱區 與该等第二柱區係沿設置於與該第—半導體區的該第一
    電極之相對側上的—第二電極之一側上之一表面交替地 提供； 該第二導電型之—第三半導體區，其形成於位於該第 二半導體區之該第二電極之一側上之一表面部分上； 第導電型之一第四半導體區，其形成於該第三半 導體區之一表面之-部分上以便可連接至該第二電 極；及 右干控制電極，其每一者透過一絕緣膜提供於一溝槽 内，該溝槽之一側壁經形成以便接觸該第三半導體區及 *亥第四半導體區中之每一者，其中 該等第二柱區係藉由經由磊晶生長將該第二導電率 ;員孓導電型之一半導體填充於在該第二半導體區尹形 成之該等溝槽中之每一者中而形成，且沿相同方向在 其中設置有該第三半導體區及該第四半導體區之一元 件部分中配置成條帶形狀， 該等第一柱區形成為各自保持在每兩個第二柱區之 間的區，且 139792.doc 201007946 該等控制電極配置成條帶形狀以便成一 45。角與該 等第二柱區之該等條帶之一縱向方向相交。 2.如請求項1之半導體裝置，其中 該等第二柱區沿配置方向在相同的深度位置中之寬度 及配置間距彼此相同；且 該等控制電極沿配置方向在相同的深度位置中之寬度 及配置間距彼此相同。 3· —種半導體裝置，其包括： 一第一導電型之一第一半導體區，其設置於—第一電 極之一側上； 一第二半導體區，其具有成對的該第一導電型之若干 第一柱區及一第二導電型之若干第二柱區，該等第一柱 區與該等第二柱區係沿設置於與該第一半導體區的該第 一電極之相對側上的一第二電極之一侧上之一表面交替 地提供； 該第二導電型之-第三半導體區，其形成於在該第二 半導體區之該第：電極之—侧上之—表面部分上； 該^導電型之—第四半導體區，其形成於該第三半 導：區之-表面之-部分上以便連接至該第二電極；及 右干控制電極，其每一者透過一絕緣膜提供於一溝槽 内，該溝槽之—側壁經形成以便接觸該第三半導體區及 該第四半導體區中之每一者，其中 該等第二柱區係藉由、經由磊晶生長將該第二導電率 類型導電型 1之+導體填充於在該第二半導體區中形 139792.doc 201007946 成之該等溝槽中之每—去φ & + 者中而形成’且沿相同方向在 其中設置有該第三半導贈πs^ 干导體£及該第四半導體區之一元 件部分中配置成條帶形狀， 該等第-fen形成為各自保持在每兩個第二柱區之 間的區， 構成該等第二柱區之該等溝槽中之每—者經形成以 使杈一（110)平面定向出現於該等溝槽中之每一者之一 側壁中；且 構成該等控制電極之該等溝槽中之每一者經形成以 使得一（100)平面定向出現於該等溝槽中之每一者之一 側壁中。 4. 如請求項3之半導體裝置，其中該等控制電極中之每一 者具有一第一條帶形配置，其配置成一條帶形狀以便與 該第二柱區之該條帶之該縱向方向成一 4S。角順時針相 交，及一第二條帶形配置，其配置成一條帶形狀以便與 • 該第二柱區之該條帶之該縱向方向成一 45。角逆時針相 交。 5. 如請求項3之半導體裝置，其中 s亥專第二柱區沿配置方向在相同的深度位置中之寬度 及配置間距彼此相同；且 該等控制電極沿配置方向在相同的深度位置中之宽度 及配置間距彼此相同。 6. —種半導體裝置，其包括： 一第一導電型之一第一半導體區，其設置於一第一電 139792.doc ， 201007946 極之一側上； 一第二半導體區，其具有成對的該第—導電型之若干 第-柱區及一第二導電型之若干第二柱區，該等第一柱 區與該等第二柱區係沿設置於與該第—半導體區的該第 一電極之相對側上的-第二電極之—侧上之—表面交替 地提供； 省第一導電型之一第三半導體區，其形成於該第二半 導體區之該第二電極之一側上之一表面部分上； 該第-導電型之-第四半導體區，其形成於該第三半 導體區之-表面之-部分上以便連接至該第二電極；及 若干控制電極，其每一者透過一絕緣膜提供於一溝槽 内，該溝槽之一側壁經形成以便接觸該第三半導體區及 該第四半導體區中之每一者，其中 該等第二柱區係藉由經由磊晶生長將該第二導電率 類型導電型之-半導體填充於在該第二半導體區中形 成之該等溝槽中之每一者中而形成，且沿相同方向在 其中設置有該第三半導體區及該第四半導體區之一元 件部分中配置成條帶形狀， 該等第一柱區形成為各自保持於每兩個第二柱區之 間的區， 該等控制電極配置成條帶形狀以便與該等第二柱區 之該等條帶形狀相交，且 出現在構成該等控制電極之該等溝槽中之每一者之 一側壁中之一晶體平面定向係當植入一雜質時其载子 139792.doc -4· 201007946 移動率高於出現於構成該等第二柱區之該等溝槽中之 母一者之一側壁中之一晶體平面定向之晶體平面定 向。 7_如請求項6之半導體裝置，其中 該等第二柱區沿配置方向在相同的深度位置中之寬度 及配置間距彼此相同；且 ❹ 該等控制電極沿配置方向在相同的深度位置中之寬度 及配置間距彼此相同。 8. 一種製造一半導體裝置之方法，其包括以下步驟： 在該第-導電型之-第-半導體區上形成一第一導電 型之一第二半導體區； 沿相同方向在該第二半導體區中形成具有相同深度及 相同形狀之若干第一溝槽’從而形成該第一導電型之若 干第一柱區； 經由蟲日日日生長將-第二導電型之—半導體填充於該等 溝槽中之每一者中，從而形成該第二導電型之若干第二 柱區； 在該第二半導體區之一第二電極之一側上之一表面部 分上形成該第二導電型之一第三半導體區； 在該第三半導贈區夕_主工 等體&之纟面之-部分上形成該第-導 电型之一第四半導體區；及 形成沿相同方向具有相同 衣度及相同形狀之若干第二 溝槽，以使得該等第二溝 馉之側壁接觸該第三半導禮區 及忒苐四半導體區中每一 ^者在该等第二溝槽中之每 139792.doc 201007946 -者之該等側壁上形成-絕緣膜，且將—電極構件填充 於該等第二溝槽中之每一者中，從而形成若干控制電 極，其申 在形成該等第一溝槽之步驟t，及在形成該等第二 溝槽之步驟中，將該等控制電極配置成條帶形狀以便 與該等第二柱區之該等條帶形狀相交，且 實施設定，以使得出現於該等第二溝槽中之每一者 之邊側壁中之-晶體平面定向變成當植入一雜質時其 載子移動率高於出現於該等第一溝槽中之每—者之該瘳 側壁中之一晶體平面定向之一晶體平面定向。 ❹ 139792.doc 6 -
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Families Citing this family (28)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5298488B2 (ja) * 2007-09-28 2013-09-25 富士電機株式会社 半導体装置
KR101186011B1 (ko) * 2009-11-27 2012-09-25 에스케이하이닉스 주식회사 반도체 소자 및 그의 형성 방법
JP2012074441A (ja) 2010-09-28 2012-04-12 Toshiba Corp 電力用半導体装置
US8610204B2 (en) * 2011-03-15 2013-12-17 Toyota Jidosha Kabushiki Kaisha Semiconductor device
CN102214581A (zh) * 2011-05-26 2011-10-12 上海先进半导体制造股份有限公司 用于深槽超结mos器件的终端结构的制作方法
US8421127B2 (en) * 2011-07-15 2013-04-16 Windbond Electronics Corp. Semiconductor device and method for fabricating the same
CN102303844B (zh) * 2011-08-15 2014-07-09 上海先进半导体制造股份有限公司 Mems器件及其形成方法
CN102420250B (zh) * 2011-11-18 2014-03-19 无锡新洁能股份有限公司 具有超结结构的半导体器件及其制造方法
CN102569411B (zh) * 2012-03-02 2014-12-03 成都芯源系统有限公司 半导体器件及其制作方法
CN105190897A (zh) * 2013-03-15 2015-12-23 丰田自动车株式会社 半导体装置及其制造方法
CN203910808U (zh) * 2013-10-30 2014-10-29 英飞凌科技奥地利有限公司 半导体器件
JP6375176B2 (ja) * 2014-08-13 2018-08-15 ルネサスエレクトロニクス株式会社 半導体装置および半導体装置の製造方法
US9698256B2 (en) * 2014-09-24 2017-07-04 Taiwan Semiconductor Manufacturing Co., Ltd. Termination of super junction power MOSFET
CN104934465A (zh) * 2015-05-12 2015-09-23 电子科技大学 一种超结结构的制备方法
WO2017130374A1 (ja) * 2016-01-29 2017-08-03 新電元工業株式会社 パワー半導体装置及びパワー半導体装置の製造方法
CN107346738B (zh) * 2016-05-04 2020-03-06 北大方正集团有限公司 超结功率器件的制作方法
JP6565815B2 (ja) * 2016-07-21 2019-08-28 株式会社デンソー 半導体装置
DE212018000097U1 (de) 2017-01-25 2019-07-31 Rohm Co., Ltd. Halbleitervorrichtung
JP7059556B2 (ja) * 2017-10-05 2022-04-26 富士電機株式会社 半導体装置
JP6377302B1 (ja) * 2017-10-05 2018-08-22 三菱電機株式会社 半導体装置
JP7608043B2 (ja) * 2019-06-28 2025-01-06 ルネサスエレクトロニクス株式会社 半導体装置
JP2021111752A (ja) * 2020-01-15 2021-08-02 ルネサスエレクトロニクス株式会社 半導体装置及びその製造方法
US11728421B2 (en) * 2020-02-27 2023-08-15 Semiconductor Components Industries, Llc Split trench gate super junction power device
CN111933711B (zh) * 2020-08-18 2022-08-23 电子科技大学 一种集成sbd的超结mosfet
KR102434890B1 (ko) * 2021-09-17 2022-08-22 누보톤 테크놀로지 재팬 가부시키가이샤 반도체 장치
CN114361262B (zh) * 2021-12-31 2022-09-20 先之科半导体科技(东莞)有限公司 一种具有深沟槽的肖特基二极管及其生产方法
DE112023000171T5 (de) * 2022-03-16 2024-04-18 Fuji Electric Co., Ltd. Halbleitervorrichtung
CN117133791B (zh) * 2023-10-26 2024-01-26 江苏应能微电子股份有限公司 一种自适应超结沟槽式mosfet器件及其制备方法

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3943732B2 (ja) 1998-10-27 2007-07-11 株式会社東芝 高耐圧半導体素子
JP3940518B2 (ja) 1999-03-10 2007-07-04 株式会社東芝 高耐圧半導体素子
JP2004047967A (ja) * 2002-05-22 2004-02-12 Denso Corp 半導体装置及びその製造方法
JP4265201B2 (ja) 2002-10-25 2009-05-20 富士電機デバイステクノロジー株式会社 超接合半導体素子
JP4536366B2 (ja) * 2003-12-22 2010-09-01 株式会社豊田中央研究所 半導体装置とその設計支援用プログラム
JP2006313892A (ja) 2005-04-07 2006-11-16 Toshiba Corp 半導体素子
JP5002148B2 (ja) 2005-11-24 2012-08-15 株式会社東芝 半導体装置
JP2009295749A (ja) * 2008-06-04 2009-12-17 Toshiba Corp 半導体装置及びその製造方法

Also Published As

Publication number Publication date
CN101645459A (zh) 2010-02-10
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