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CN111933711B - 一种集成sbd的超结mosfet - Google Patents

一种集成sbd的超结mosfet Download PDF

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Abstract

本发明属于功率半导体技术领域，具体涉及一种集成了SBD的超结MOSFET。本发明相对与传统结构，具有以下几个特点：一、器件采用双槽结构，分别为槽栅结构和肖特基槽型结构，肖特基槽型结构的槽侧壁引入肖特基接触，能够有效节省版图面积和增大续流能力；二、双槽下方引入横向伸长的P型屏蔽层对双槽进行保护，可以抑制集成肖特基二极管的反向泄漏电流，并避免肖特基接触和槽栅底部提前击穿，有效提高击穿电压；三、漂移区采用了超结结构，有效地克服了P型屏蔽层带来的小电流能力问题。本发明的有益效果为，相对于传统集成SBD的SiC MOSFET结构，本发明能够节省版图面积、增强续流能力和抑制体二极管开启能力，同时具有更低的导通压降和更高的击穿电压。

Description

一种集成SBD的超结MOSFET
技术领域
本发明属于功率半导体技术领域，涉及一种集成SBD(Schottky Barrier Diode，肖特基势垒二极管)的低损耗超结MOSFET。
背景技术
碳化硅材料优越的特性使得SiC MOSFET具有良好的静态和动态特性，但由于其禁带宽度较大，SiC MOSFET的体二极管开启电压较高；同时，SiC MOSFET存在双极退化的现象，即体二极管的导通会使漂移区内的缺陷增多，从而引起导通电阻的增大。因此，应在续流过程中尽量避免其体二极管的开启。由于SBD具有比PN结二极管更低的导通压降，目前现有的方法常采用反并联SBD的方式来阻止SiC MOSFET体二极管的开启。然而，外部的SiCSBD会引入额外的寄生电感和电容，这将极大影响SiC MOSFET的开关性能。同时，外部的SiCSBD还会提高封装成本，增大模块体积。因此，MOSFET集成SBD成为关注热点，然而集成的SBD由于其较大的反向泄漏电流以及较低的反向耐压，制约了SiC MOSFET器件的阻断能力，并且集成SBD占用芯片的表面积，限制了芯片面积的利用率。
发明内容
本发明的目的，就是针对上述问题，提出一种集成SBD的低损耗超结MOSFET，可以在保证集成SBD的MOSFET低导通压降的同时，能够拥有更高的阻断电压，并且能够拥有较强的续流能力，节省版图面积。
本发明的技术方案是：一种集成SBD的低损耗超结MOSFET，包括N+衬底层2、位于N+衬底层2上方的漂移区以及位于漂移区上方的槽栅结构、源极结构和肖特基槽型结构；所述衬底层2下方具有与其相连的第一导电材料1，第一导电材料1引出为漏极；所述漂移区由横向等间距交替排列的N型条区3和P型条区4构成；所述槽栅结构位于P型条区4上方，包括位于槽底部和侧壁的第一绝缘介质层6和槽内的N+多晶硅7，N+多晶硅7的侧面和底部被第一绝缘介质层6包围，N+多晶硅7顶部具有与其相连的第二导电材料13，第二导电材料13引出为栅极；所述源极结构位于漂移区顶部且在槽栅结构的两侧，包括P型基区8、位于P型基区8顶部横向并列的P+源接触区9和N+源区10，P型基区8和N+源区10与第一绝缘介质层6横向接触，P+源接触区9和N+源区10顶部具有第三导电材料12，第三导电材料12引出为源极；所述肖特基槽型结构位于源极结构外侧的P型条区4上方，包括位于沟槽侧壁的金属11和槽内的第二绝缘介质层14，金属11与N型条区3形成肖特基接触；
所述肖特基槽型结构与P型条区4之间、槽栅结构与P型条区4之间均具有P型屏蔽层5，所述P型屏蔽层5的横向宽度大于P型条区4，不同P型屏蔽层5横向之间有间距；所述肖特基槽型结构与源极结构之间有间距；所述金属11与第三导电材料12相短接。
进一步的，所述的P型屏蔽层5与源极相短接。
进一步的，所述漂移区和衬底层之间插入缓冲层16。
进一步的，所述P型屏蔽层5上方及间隙处采用高浓度N型掺杂区17。
进一步的，所述槽栅结构的N+多晶硅7横向被第一绝缘介质层6隔开为两部分。
进一步的，所述结构的半导体材料为SiC、GaN、Ga2O3等宽禁带半导体材料。
本发明的有益效果为：与传统表面集成SBD的SiC MOSFET相比，本发明在沟槽侧壁形成肖特基接触，可以在节省芯片面积的同时，增大肖特基接触面积，增强续流能力和抑制体二极管开启能力；P型埋层之间的耗尽层同时能够夹断肖特基二极管的反向泄漏电流流通路径，降低泄漏电流和功耗，提高器件的阻断电压，同时阻断状态下P型埋层与N型漂移区相互耗尽，引入附加PN结改善体内电场分布，从而可以实现提高耐压；漂移区采用超结结构，一方面优化电场分布，进一步提升器件的阻断能力，另一方面可以采用较高的漂移区掺杂浓度，显著降低导通电阻。相对于传统集成SBD技术，本发明能够节省芯片面积、增强续流能力和抑制体二极管开启能力，同时可以在降低导通电阻，提高阻断电压。
附图说明
图1为传统集成SBD的SiC MOSFET的结构示意图；
图2为实施例1的结构示意图；
图3为实施例3的结构示意图；
图4为实施例4的结构示意图；
图5为实施例5的结构示意图；
图6、图7分别为仿真相同条件下实施例4与传统集成SBD的SiC MOSFET的阻断电压和导通电流对比图。
具体实施方式
下面结合附图和实施例，详细描述本发明的技术方案：
实施例1
如图2所示一种集成SBD的低损耗超结MOSFET，包括N+衬底层2、位于N+衬底层2上方的漂移区以及位于漂移区上方的槽栅结构、源极结构和肖特基槽型结构；所述衬底层2与第一导电材料1相连，第一导电材料1引出为漏极；所述漂移区包括横向等间距交替排列的N型条区3和P型条区4；所述槽栅结构位于元胞中间P型条区4上方，包括槽底部和侧壁的第一绝缘介质层6和槽内的N+多晶硅7，N+多晶硅7与第二导电材料13相连，第二导电材料13引出为栅极；所述源极结构位于N型漂移区顶部且在槽栅结构的两侧，包括P型基区8、位于P型基区8顶部横向并列的P+源接触区9和N+源区10，P型基区8和N+源区10与第一绝缘介质层6横向接触，并与第三导电材料12相连，第三导电材料12引出为源极；所述肖特基槽型结构位于源极结构外侧P型条区4上方，包括沟槽侧壁的金属11和槽内的第二绝缘介质层14，金属11与N型条区3形成肖特基接触；
肖特基槽型结构的肖特基结面位于体内的纵向，肖特基槽型结构与P型条区4之间、槽栅结构与P型条区4之间分别插入P型屏蔽层5，所述P型屏蔽层5的横向宽度大于P型条区4，不同P型屏蔽层5横向留有间距；所述肖特基槽型结构与源极结构之间有一定间距；所述金属11与第三导电材料12相短接。
本例的工作原理为：
与传统集成SBD的SiC MOSFET相比，本例采用侧面集成肖特基接触的方式，有效降低了芯片的版图面积；反向导通时肖特基金属与源极短接为高电位，可以抑制体二极管的开启。本例在漂移区引入超结结构和伸长出沟槽区的P型埋层，阻断状态下，由于超结结构的辅助耗尽作用加上P型埋层间耗尽区的夹断作用，能够有效提高器件的阻断电压，并有效遏制了集成肖特基二极管的反向漏电；反向导通状态下，由于形成侧面纵向肖特基接触而可以实现较大的续流能力并节约芯片表面积。
实施例2
本例与实施例1相比，区别在于本例中将P型屏蔽层5与源极相短接。与源极短接的P型屏蔽层5可以抑制SiC MOSFET动态特性恶化。
实施例3
如图3所示，本例与实施例1相比，区别在于本例中在N+衬底层2与漂移区之间插入了缓冲层16，将超结结构调整为半超结结构，在保证较好的静态特性(如高耐压和低导通电阻)的同时能够降低了工艺实现难度。
实施例4
如图4所示，本例与实施例1相比，区别在于本例中在P型屏蔽层5上方及其间隙处的N型漂移区3处引入更高掺杂浓度的N型区17，可以有效降低导通电阻，提高器件的电流能力。
实施例5
如图5所示，本例与实施例1相比，区别在于本例中将N+多晶硅7横向分为用第一绝缘介质层6隔开的两部分，可以有效降低栅极金属与漏极金属的交叠面积，从而降低器件的栅漏电容，进一步改善器件的动态特性。
实施例6
本例与实施例1相比，区别在于本例中所述结构的半导体材料可以为SiC、GaN、Ga2O3等宽禁带半导体材料。
图6、图7分别是仿真相同条件下实施例4与传统集成SBD的SiC MOSFET的阻断电压和正向导通电流对比图。从图中可以看出实施例4与传统结构相比，有着明显的阻断电压优势，同时由于高掺杂浓度的N型区17的存在，使得实施例4也有着相对优越的导通性能。

Claims (6)

1.一种集成SBD的超结MOSFET，包括N+衬底层(2)、位于N+衬底层(2)上方的漂移区以及位于漂移区上方的槽栅结构、源极结构和肖特基槽型结构；所述衬底层(2)下方具有与其相连的第一导电材料(1)，第一导电材料(1)引出为漏极；所述漂移区由横向等间距交替排列的N型条区(3)和P型条区(4)构成；所述槽栅结构位于P型条区(4)上方，包括位于槽底部和侧壁的第一绝缘介质层(6)和槽内的N+多晶硅(7)，N+多晶硅(7)的侧面和底部被第一绝缘介质层(6)包围，N+多晶硅(7)顶部具有与其相连的第二导电材料(13)，第二导电材料(13)引出为栅极；所述源极结构位于漂移区顶部且在槽栅结构的两侧，包括P型基区(8)、位于P型基区(8)顶部横向并列的P+源接触区(9)和N+源区(10)，P型基区(8)和N+源区(10)与第一绝缘介质层(6)横向接触，P+源接触区(9)和N+源区(10)顶部具有第三导电材料(12)，第三导电材料(12)引出为源极；所述肖特基槽型结构位于源极结构外侧的P型条区(4)上方，包括位于沟槽侧壁的金属(11)和槽内的第二绝缘介质层(14)，金属(11)与N型条区(3)形成肖特基接触；
所述肖特基槽型结构与P型条区(4)之间、槽栅结构与P型条区(4)之间均具有P型屏蔽层(5)，所述P型屏蔽层(5)的横向宽度大于P型条区(4)，不同P型屏蔽层(5)横向之间有间距；所述肖特基槽型结构与源极结构之间有间距；所述金属(11)与第三导电材料(12)相短接。
2.根据权利要求1所述的一种集成SBD的超结MOSFET，其特征在于，所述的P型屏蔽层(5)与源极相短接。
3.根据权利要求1或2所述的一种集成SBD的超结MOSFET，其特征在于，所述漂移区和N+衬底层(2)之间具有缓冲层(16)。
4.根据权利要求3所述的一种集成SBD的超结MOSFET，其特征在于，所述P型屏蔽层(5)上方及相邻P型屏蔽层(5)之间间隙处具有高浓度N型掺杂区(17)。
5.根据权利要求4所述的一种集成SBD的超结MOSFET，其特征在于，所述槽栅结构的N+多晶硅(7)在横向方向被第一绝缘介质层(6)隔开为两部分。
6.根据权利要求5所述的一种集成SBD的超结MOSFET，其特征在于，所述超结MOSFET采用的半导体材料为SiC、GaN、Ga2O3宽禁带半导体材料中的一种。
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Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN114447101B (zh) * 2022-01-24 2023-04-25 电子科技大学 一种集成续流沟道二极管的垂直GaN MOSFET
CN115132725A (zh) * 2022-08-09 2022-09-30 湖北九峰山实验室 一种半导体器件及制作方法
CN116435335B (zh) * 2023-03-22 2024-03-22 瑶芯微电子科技(上海)有限公司 沟槽型mosfet电场屏蔽保护结构及制备方法
CN119855213B (zh) * 2025-03-20 2025-07-29 南京邮电大学 一种双沟道超结碳化硅mosfet

Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20050199918A1 (en) * 2004-03-15 2005-09-15 Daniel Calafut Optimized trench power MOSFET with integrated schottky diode
CN100565908C (zh) * 2004-07-08 2009-12-02 半南实验室公司 由碳化硅制造的单片垂直结场效应晶体管和肖特基势垒二极管及其制造方法
JP2006269720A (ja) * 2005-03-24 2006-10-05 Toshiba Corp 半導体素子及びその製造方法
JP2008066708A (ja) * 2006-08-09 2008-03-21 Toshiba Corp 半導体装置
JP2008182054A (ja) * 2007-01-25 2008-08-07 Toshiba Corp 半導体装置
JP5617175B2 (ja) * 2008-04-17 2014-11-05 富士電機株式会社 ワイドバンドギャップ半導体装置とその製造方法
JP4670915B2 (ja) * 2008-08-08 2011-04-13 ソニー株式会社 半導体装置
JP2011233701A (ja) * 2010-04-27 2011-11-17 Toshiba Corp 電力用半導体素子
JP2013201268A (ja) * 2012-03-23 2013-10-03 Toshiba Corp 半導体装置
JP5852555B2 (ja) * 2012-12-26 2016-02-03 株式会社豊田中央研究所 半導体装置
EP2942804B1 (en) * 2014-05-08 2017-07-12 Flosfia Inc. Crystalline multilayer structure and semiconductor device
GB2569497B (en) * 2016-09-23 2021-09-29 Dynex Semiconductor Ltd A power MOSFET with an integrated Schottky diode
JP6930197B2 (ja) * 2017-04-20 2021-09-01 富士電機株式会社 半導体装置および半導体装置の製造方法
JP6984347B2 (ja) * 2017-11-24 2021-12-17 富士電機株式会社 半導体装置
CN108962977B (zh) * 2018-07-12 2021-08-20 中国科学院半导体研究所 一种集成SBD的碳化硅沟槽型MOSFETs及其制备方法
CN109065540A (zh) * 2018-08-06 2018-12-21 中国科学院半导体研究所 一种集成SBD的SiC UMOSFET的结构及制备方法
JP7127445B2 (ja) * 2018-09-11 2022-08-30 富士電機株式会社 半導体装置
CN109244137A (zh) * 2018-09-19 2019-01-18 电子科技大学 一种高可靠性SiC MOSFET器件
CN111403474A (zh) * 2020-03-23 2020-07-10 电子科技大学 一种集成肖特基二极管的双沟道碳化硅mosfet器件

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