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TW201631759A - 具場電極功率電晶體 - Google Patents

具場電極功率電晶體 Download PDF

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TW201631759A
TW201631759A TW104136985A TW104136985A TW201631759A TW 201631759 A TW201631759 A TW 201631759A TW 104136985 A TW104136985 A TW 104136985A TW 104136985 A TW104136985 A TW 104136985A TW 201631759 A TW201631759 A TW 201631759A
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羅爾夫 魏斯
馬丁 巴特爾斯
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英飛凌科技德累斯頓有限公司
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Landscapes

  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

揭露一種半導體裝置以及一種用於製造半導體裝置的方法。該半導體裝置包括至少兩個電晶體單元。這些至少兩個電晶體單元的每一個包括：在半導體本體的半導體鰭片中的汲極區、漂移區以及本體區；鄰接本體區的源極區；閘電極，鄰近本體區、並藉由閘極介電質而與本體區介電絕緣；以及場電極，藉由場電極介電質而與漂移區介電絕緣、並連接至源極區。場電極介電質被設置在半導體鰭片以及場電極之間的第一溝渠中。至少兩個電晶體單元包括第一電晶體單元以及第二電晶體單元。第一電晶體單元的半導體鰭片是藉由與第一溝渠不同的第二溝渠而與第二電晶體單元的半導體鰭片分開。

Description

具場電極功率電晶體
本發明的實施例與功率電晶體有關，特別是功率場效應電晶體。
功率電晶體，特別是功率場效應電晶體，例如功率MOSFET（金屬氧化物場效應電晶體）或功率IGBT（絕緣閘雙極電晶體）被廣泛地用作例如電動機驅動應用或功率轉換應用（例如AC/DC轉換器、DC/AC轉換器、或DC/DC轉換器）之類的驅動應用中的電子開關。
有需要提供能夠阻擋高電壓且具有低特定導通電阻（功率電晶體的導通電阻乘以半導體面積（晶片大小））的功率電晶體。此外，尤其是如果在相同的晶圓上製造的話，使用最小尺寸的電晶體對於簡單的類比或邏輯電路系統是非常有用的。
一個實施例與功率電晶體有關。功率電晶體包括至少兩個電晶體單元，每個單元包括在半導體本體的半導體鰭片中的汲極區、漂移區以及本體區、鄰接本體區的源極區、鄰近本體區並藉由閘極介電質與本體區介電絕緣的閘電極、以及藉由場電極介電質與漂移區介電絕緣以及與源極區連接的場電極。場電極介電質被設置在半導體鰭片以及場電極之間的第一溝渠中。至少兩個電晶體單元包括第一電晶體單元以及第二電晶體單元。第一電晶體單元的半導體鰭片藉由與第一溝渠不同的第二溝渠而與第二電晶體單元的半導體鰭片分開。
另一個實施例與一種方法有關。該方法包括在鄰近第一半導體鰭片的第一溝渠以及鄰近第二半導體鰭片的第二溝渠的每一個中形成閘電極、閘電極介電質以及場電極介電質、在第一以及第二半導體鰭片之間的第三溝渠中形成絕緣層、形成與絕緣層以及第一半導體鰭片間隔開且鄰近在第一溝渠中形成的場電極介電質的第一場電極、以及形成與絕緣層以及第二半導體鰭片間隔開且鄰近在第二溝渠中形成的場電極介電質的第二場電極。
在下面的詳細描述中，參考所附圖式。圖式形成描述的一部分，並藉由示例示出了其中可實施本發明的特定實施例。要了解的是，除非另外註釋，本文中所描述各種實施例的特徵可彼此結合。
第1圖以及第2圖說明根據一個實施例的功率電晶體。第1圖示出了一部分半導體本體100的垂直截面圖，其中整合了功率電晶體的主動裝置區，且第2圖示出了半導體本體100的俯視圖。參考第1圖以及第2圖，功率電晶體包括多個實質上相同的電晶體單元。「實質上相同」意指單獨的電晶體單元具有相同的裝置特徵，但就它們在半導體本體100中的定向方面可能不同。特別地，功率電晶體包括至少兩個電晶體單元101 、102 ，其在下述中將分別指第一以及第二電晶體單元。在下述中，當參考任一個電晶體單元或多個電晶體單元時，以及當沒有必要區分單獨的電晶體單元時，元件符號10將用以表示多個電晶體單元的其中一個或更多。
參考第1圖，每個電晶體單元10包括在半導體本體100的半導體鰭片中的汲極區11、漂移區12以及在本體區13。此外，源極區14鄰接每個電晶體單元10的本體區13。在本實施例中，單獨的電晶體單元10具有共同的源極區14。也就是，源極區14是鄰接單獨的電晶體單元10的本體區13的連續半導體區，其中單獨的電晶體單元10的本體區13（以及汲極區11與漂移區12)是分開的半導體區。在另一個實施例中，每個單獨的電晶體的源極及/或本體區可在結構上分開但為電連接的。
參考第1圖，每個電晶體單元10更包括鄰近本體區13並藉由閘極介電質31與本體區13介電絕緣的閘電極21。此外，場電極41藉由場電極介電質32與漂移區12介電絕緣、並與源極區14電連接。
第3圖以及第4圖說明包括至少三個電晶體單元的功率電晶體的一個實施例。除了參考第1圖以及第2圖說明的第一以及第二電晶體單元101 、102 之外，第3圖以及第4圖中所示的功率電晶體包括鄰近第一電晶體單元101 的第三電晶體單元103 。在此實施例中，兩個鄰近的電晶體單元共享一個場電極41。也就是，一個且相同的場電極41是藉由一個場電極介電質32而與一個電晶體單元的漂移區介電絕緣、並藉由另一個場電極介電質32而與另一個電晶體單元的漂移區12介電絕緣。例如，第一電晶體單元101 以及第三電晶體單元103 共享一個場電極41，使得第一以及第三電晶體單元101 、103 的場電極41是藉由第一電晶體單元101 的場電極介電質32而與第一電晶體單元101 的漂移區12介電絕緣、並藉由第三電晶體單元103 的場電極介電質32而與鄰近的第三電晶體單元103 的漂移區12介電絕緣。同樣地，第二電晶體單元102 以及鄰近第二電晶體單元102 的第四電晶體單元共享一個場電極，使得第二以及第四電晶體單元102 、104 的場電極41是藉由第二電晶體單元102 的場電極介電質32而與第二電晶體單元102 的漂移區12介電絕緣、並藉由第四電晶體單元103 的場電極介電質32而與鄰近的第四電晶體單元104 的漂移區12介電絕緣。
在第1圖以及第3圖中所示的實施例中，每個電晶體單元10的閘電極21、閘極介電質31、以及場電極介電質32（其中在第3圖中，元件符號10代表電晶體單元101 -104 ）被設置在鄰近相對應電晶體單元10的汲極區11、漂移區12以及本體區13的第一溝渠中。場電極可在橫向終止功率電晶體，或，如第3圖中所示，可位於共享場電極41的兩個電晶體單元的第一溝渠之間。
在第3圖中所示的實施例中，第一電晶體單元101 以及第三電晶體單元103 共享的場電極41被設置在容納第一電晶體單元101 的閘電極21、閘極介電質31及場電極介電質32的第一溝渠、與容納第三電晶體單元103 的閘電極21、閘極介電質31及場電極介電質32的第一溝渠之間。同樣地，第二電晶體單元102 以及第四電晶體單元104 共享的場電極41被設置在容納第二電晶體單元102 的閘電極21、閘極介電質31及場電極介電質32的第一溝渠、與容納第四電晶體單元104 的閘電極21、閘極介電質31及場電極介電質32的第一溝渠之間。
包括第一電晶體單元101 的汲極區11、漂移區12以及本體區13的半導體鰭片是藉由第二溝渠絕緣而與第二電晶體單元102 的汲極區11、漂移區12以及本體區13的半導體鰭片分開，第二溝渠包括電絕緣或介電絕緣的材料33。
在第1圖以及第3圖中所示的實施例中，第一電晶體單元101 以及第二電晶體單元102 為實質上軸向對稱，對稱軸通過具有絕緣材料33的第二溝渠。在第3圖中所示的實施例中，第一電晶體單元101 與第三電晶體單元103 、以及第二電晶體單元102 與第四電晶體單元104 為實質地軸向對稱，對稱軸通過共同的場電極41。
參考第1圖以及第3圖，藉由使它們的汲極區11電連接至汲極節點D、藉由使它們的閘電極21經由閘極節點G而電連接、藉由使源極區14連接至源極節點S來並聯地連接多個單獨的電晶體單元10。第1圖僅示意性地說明汲極區11以及汲極節點D之間的電連接。可使用於半導體本體上實施的傳統佈線設置來實施此電連接。同樣地，在第1圖以及第3圖中僅示意性地說明場電極41以及源極節點S之間的電連接。在第1圖以及第3圖中以虛線說明閘電極21以及閘極節點G之間的電連接。在第1圖以及第3圖中所示的實施例中，這些閘電極21埋在第一溝渠中的場電極介電質32下。參考本文下述的第6圖說明了這些閘電極21如何連接至閘極節點G的一個方式。
在第1圖以及第3圖中，元件符號101表示單獨的電晶體單元10的半導體鰭片的表面。元件符號102表示場電極41的表面，元件符號103表示場電極介電質32的表面，且元件符號104表示第二溝渠中絕緣材料33的表面。根據一個實施例，這些表面101、102、103以及104實質上在相同的水平平面中。可在表面101處接觸汲極區11，以將汲極區11連接至汲極節點D，且可在表面102中接觸場電極41，以將場電極41連接至共同的源極節點S。
參考第1圖以及第3圖，每個電晶體單元10的半導體鰭片具有第一寬度w1。此第一寬度w1對應於鄰接半導體鰭片並容納場電極介電質32的第一溝渠、與鄰接半導體鰭片並容納絕緣材料33的第二溝渠之間的距離。根據一個實施例，第一寬度w1選自10 nm（奈米）以及100 nm之間的範圍。根據一個實施例，單獨的電晶體單元10的半導體鰭片具有實質上相同的第一寬度w1。根據另一個實施例，單獨半導體鰭片的第一寬度w1彼此不同。
如第3圖中所示，當由兩個電晶體單元共享場電極41時，場電極41的寬度w2可在參考第一寬度w1說明的相同範圍中。當場電極41終止具有數個電晶體單元的單元區時，其可能較寬。場電極介電質32的第三寬度w3在例如30 nm以及300 nm之間。參考第1圖以及第3圖，場電極介電質33填充閘電極21以及閘極介電質31之上的溝渠，場電極介電質33的寬度w3大於閘極介電質31的厚度。
第一寬度w1是半導體鰭片在半導體本體100的第一水平方向x中的尺寸。參考第2圖以及第4圖，其示出了半導體本體100的俯視圖，具有汲極區11、漂移區12以及本體區13（而第2圖以及第4圖只示出了汲極區11）的半導體鰭片具有在與第一水平方向x垂直的方向中的長度。在第2圖以及第4圖中，虚線示出了在場電極介電質32之下的第一溝渠中的閘電極位置。根據一個實施例，半導體鰭片的長度遠長於第一寬度w1。根據一個實施例，長度與寬度w1之間的比例為至少2：1、至少100：1、至少1000：1或至少10000：1。相同的比例分別適用於場電極41的長度與相對應寬度w2、以及場電極介電質32的長度與相對應寬度w3之間的比例。
第1圖至第4圖中所示的功率電晶體是FET（場效應電晶體），且更特別地，是MOSFET（金屬氧化物場效應電晶體）或IGBT（絕緣閘雙極電晶體）。應注意的是，不管閘電極是否包括金屬或另一類型的導電材料，且不管閘極介電質是否包括氧化物或另一類型的介電絕緣材料，於此使用的用語MOSFET表示具有絕緣閘電極的任何類型的場效應電晶體（常稱為IGFET）。單獨的電晶體單元10的汲極區11、漂移區12、本體區13以及源極區14可包括傳統的單晶半導體材料，例如，矽（Si）、鍺（Ge）、碳化矽（SiC）、氮化鎵（GaN）、砷化鎵（GaAs）、或諸如此類。閘電極21可包括金屬、TiN、碳或高度摻雜的多晶半導體材料，例如多晶矽或非晶矽。閘極介電質31可包括氧化物（例如，二氧化矽（SiO2 ））、氮化物（例如，氮化矽（Si3 N4 ））、氮氧化物或諸如此類。如同閘電極21，場電極41可包括金屬、TiN、碳或高度摻雜的多晶半導體材料。如同閘極介電質31，場電極介電質32可包括氧化物或氮化物或氮氧化物。相同的適用於絕緣材料33。
可將功率電晶體實施為可n型電晶體或p型電晶體。在第一個例子中，每個電晶體單元10的源極區14以及漂移區12為n摻雜。在第二個例子中，每個電晶體單元10的源極區14以及漂移區12為p摻雜。
此外，可將電晶體實施為增強型（常閉）電晶體或耗盡型（常開）電晶體。在第一個例子中，本體區13具有與源極區14以及漂移區12的摻雜類型互補的摻雜類型。在第二個例子中，本體區13具有與源極14以及漂移區12的摻雜類型對應的摻雜類型。此外，可將電晶體實施為MOSFET或IGBT。在MOSFET中，汲極區具有與源極區相同的摻雜類型。IGBT（絕緣閘雙極電晶體）與MOSFET的不同在於汲極區11（其也稱為IGBT中的集極區）具有與源極以及漂移區14、12的摻雜類型互補的摻雜類型。
汲極區11的摻雜濃度為例如1E19cm-3 以及1E21cm-3 之間，漂移區12的摻雜濃度為例如1E14cm-3 以及1E18cm-3 之間，本體區13的摻雜濃度為例如1E14cm-3 以及1E18cm-3 之間，以及源極區14的摻雜濃度為例如1E17cm-3 以及1E21cm-3 之間。
參考第1圖以及第3圖，源極區14是埋入的半導體區（半導體層），其遠離單獨半導體鰭片的表面101。根據一個實施例（第1圖以及第3圖中以虛線顯示），源極區14鄰接了可提供功率電晶體機械穩定性的載體50。根據一個實施例，載體50是半導體基板。此半導體基板可具有與源極區14的摻雜類型互補的摻雜類型。根據另一個實施例，載體50包括半導體基板以及在基板上的絕緣層。在此實施例中，源極區14可鄰接載體50的絕緣層。
可如同傳統場效應電晶體，也就是，如同傳統MOSFET或傳統IGBT來操作第1圖中所示的功率電晶體。可藉由將適合的驅動電位經由閘極節點G施加至單獨的閘電極21來打開或關閉功率電晶體。當施加至閘電極21的驅動電位使得在源極區14以及漂移區12之間的本體區13中有傳導通道時，功率電晶體被打開（在接通狀態）。當將功率電晶體實施為增強型電晶體時，當相對應的閘電極21被加偏壓使得在本體區13中沿著閘電極介電質31有反轉通道時，在每個電晶體單元的本體區13中有傳導通道。例如，在n型增強型電晶體中，要施加至閘電極21以打開電晶體的驅動電位是相對於源極節點S處的電位為正的電位。在耗盡型電晶體中，當閘電極21被加偏壓使得閘電極21不造成本體區13被耗盡時，在每個電晶體單元10的本體區13中有傳導通道。例如，在耗盡型電晶體中，閘電極21處的電位可與源極節點S處的電位對應，以打開電晶體。
當功率電晶體在關閉狀態中，且在汲極以及源極節點D、S之間施加電壓時，耗盡區（空間電荷區）可在本體區13開始在漂移區12中延伸。例如，在n型電晶體中，當在汲極以及源極節點D、S之間施加正電壓、且當電晶體在關閉狀態時，耗盡區在漂移區12中延伸。延伸漂移區12的耗盡區與漂移區12中的離子化摻雜物原子關聯。在第1圖中所示的功率電晶體中，漂移區12中一部分的這些離子化摻雜物原子找到場電極41中相對應的相反電荷。此效應可從具有鄰近漂移區的場電極（場板）的場效應電晶體得知。例如第1圖中所示的場電極41之類的場電極允許實施具有漂移區12的摻雜濃度比不具有場電極的可相比功率電晶體的摻雜濃度高的功率電晶體，而不降低電壓阻斷能力。然而，較高的漂移區12摻雜濃度提供了功率電晶體的較低導通電阻。
在第1圖以及第3圖中所示的功率電晶體，場電極21不僅作為場電極，也用於將埋入的源極區14電連接至源極節點S。由於場電極41這兩個功能性，可以省空間的方式實施功率電晶體。也導致省空間實施的是，第3圖以及第4圖所示的具有三個或更多個裝置單元的設置中，由兩個鄰近的電晶體單元（例如第3圖中所示的第一以及第三電晶體單元101 、103 ）共享一個場電極41。
在第1圖以及第3圖中所示的實施例中，每個電晶體單元10的閘電極21被設置在第一溝渠中，鄰近本體區13，並藉由閘極介電質31而與本體區13介電絕緣。根據另一個實施例（第1圖以及第3圖中以虛線顯示），一個電晶體單元的閘電極21不僅被設置在第一溝渠中，也被設置在絕緣材料33下的第二溝渠中，鄰近本體區13，並藉由閘極介電質31而與本體區13介電絕緣。如同第一溝渠中的閘電極21，第二溝渠中的閘電極21被連接至閘極節點G。
可選地，除了在第一溝渠中的閘電極21，第二溝渠中的閘電極21被連接至源極節點S。在此實施例中，第二溝渠中的閘電極21作為場電極、且不用於控制本體區13中的傳導通道。
根據再一個實施例中（未示出），每個電晶體單元的閘電極21只被設置在第二溝渠中。在此例子中，第一溝渠是以場電極介電質32完全填滿。
第5圖示出了根據另一個實施例的功率電晶體的垂直截面圖。不像第1圖以及第3圖中所示的實施例，在第5圖中所示的功率電晶體中，第一溝渠中的閘電極21只位於鄰近本體區13的那些區段中。也就是，閘電極21只鄰近面對本體區13的第一溝渠的側壁。這幫助降低閘極-源極電容。第二溝渠（在具有汲極區11、漂移區12以及本體區13的兩個半導體鰭片之間）中的可選閘電極21鄰近第二溝渠的兩個側壁，而第二溝渠的兩個側壁面對鄰近的第一以及第二電晶體單元101 、102 之下的本體區。
第6圖示出了在剖面C-C中一個電晶體單元的的閘電極21以及場電極介電質32（見第1圖）的垂直截面圖。參考第6圖，閘極連接電極22可從閘電極21延伸至場電極介電質32的表面103。在此表面103中，可接觸閘極連接電極22，以連接至閘極節點G。參考第2圖以及第4圖（其每個示出了單獨的電晶體單元的閘極連接電極22的俯視圖），在此實施例中，閘極連接電極22是藉由場電極介電質32的區段而與半導體鰭片以及場電極41絕緣。
參考第2圖以及第4圖，半導體鰭片以及場電極41可由另一溝渠在它們的縱向終止。此另一溝渠可實質上與容納閘電極21以及場電極介電質32、33的溝渠垂直。此另一溝渠包括在下溝渠區段中的閘電極21的區段以及在上溝渠區段中的另一介電質34。閘極連接電極22與另一溝渠中的閘電極21的區段電連接。參考第2圖以及第4圖，其中以虛線說明了閘電極21的位置，在場電極介電質32及/或場電極介電質33之下的溝渠中的閘電極21可經由另一溝渠中的電極彼此電連接。閘極連接電極22連接至此電極。雖然第2圖以及第4圖示出了數個閘極連接電極22，應注意的是，在此實施例中，一個閘極連接電極會是足夠的。閘極連接電極連接至閘極節點G（第2圖以及第4圖中未示出）。
根據另一個實施例（未示出），閘電極21延伸至另一溝渠、但在該另一溝渠中未彼此電連接。在此實施例中，每個閘電極21連接至閘極連接電極22，其中單獨的閘極連接電極連接至閘極節點G。
第7圖示出了根據另一個實施例的功率電晶體的俯視圖。在此實施例中，閘極連接電極22為縱向電極、並被設置在實質上與單獨電晶體單元的第一溝渠垂直的溝渠中。第8圖示出了第7圖中所示的剖面F-F中的第7圖中所示的功率電晶體的垂直截面圖。參考第7圖以及第8圖，閘極連接電極22往下延伸至單獨的第一溝渠中的閘電極21、並藉由絕緣層33分別與半導體鰭片的半導體區以及源極區14電或介電絕緣。
第9圖示出了根據一個實施例的一個電晶體單元的半導體鰭片的垂直截面圖（第1圖以及第3圖中所示的剖面E-E中）。在此實施例中，本體區13經由從半導體鰭片的表面101往下延伸至本體區13的接觸區15電連接至源極節點S。在半導體鰭片的縱向中，接觸區15是藉由絕緣層35而與汲極以及漂移區11、12電或介電絕緣。此絕緣層被設置在從半導體鰭片的表面往下延伸至本體區13的溝渠中。根據一個實施例，接觸區15位於接近半導體鰭片的縱向末端。在第9圖中所示的實施例中，半導體鰭片的縱向末端是由從表面101往下延伸至源極區14（或甚至超過源極區14）並以電或介電絕緣材料36填充的溝渠所形成。
第10A圖至第10H圖示出了用於製造根據前文說明的其中一個實施例的功率電晶體的方法的一個實施例。第10A圖示出了在方法開始的半導體本體100的俯視圖，且第10B圖示出了垂直截面圖。參考第10B圖，半導體本體100可包括兩個半導體層，完成的功率電晶體中形成電晶體單元的汲極區的第一半導體層110、以及其中形成有單獨電晶體單元的漂移區12、本體區13以及源極區14的第二半導體層120。可選地，第二半導體層120鄰接載體50。根據一個實施例，載體50包括電絕緣材料，例如陶瓷。根據另一個實施例，載體50是半導體基板。半導體基板可具有與第二半導體層120相同的摻雜類型、或與第二半導體層120的摻雜類型互補的摻雜類型。當載體是半導體基板時，第一以及第二層110、120可為於基板50上生長的部分磊晶層。第二層120的摻雜濃度可與在生長過程期間形成的晶膜層的基礎摻雜濃度對應。第一層110是例如由植入以及擴散過程的至少其中之一形成的摻雜層。根據另一個實施例，藉由植入以及擴散過程的至少其中之一在半導體基板50中形成第一以及第二層110、120。
第10C圖示出了半導體本體100的俯視圖，且第10D圖示出了其中在半導體本體100中形成多個溝渠201的處理步驟之後的半導體本體100的垂直截面圖。這些溝渠201延伸通過第一層110進入到第二層120、且可使用例如非等向蝕刻過程之類的傳統蝕刻過程來形成。
參考第10E圖，該方法更包括在第二半導體層120中形成源極區14。形成源極區14可包括將摻雜物原子植入至溝渠201的底部、並在第二半導體層120中擴散所植入的摻雜物原子。保護層（未示出）可覆蓋由蝕刻溝渠形成的半導體鰭片的頂部表面101，以防止摻雜物原子被植入半導體鰭片中。
根據一個實施例，省略了保護層，使得摻雜物原子被植入溝渠201的底部並進入接近表面101的半導體鰭片中。植入鰭片中的那些摻雜物原子（在擴散過程之後）形成了汲極區。在此實施例中，由相同的處理步驟形成源極區14以及汲極區11。在此例子中，省略了形成第一層110。
根據另一個實施例（未示出），藉由將摻雜物原子經由第一表面101植入半導體本體100中以在形成溝渠201（也就是，在第10B圖中所示的半導體本體100中）之前形成源極區14。
根據再另一個實施例，在磊晶過程中形成源極區14作為部分第二層120。
參考第10F圖，進一步的方法步驟包括至少在形成完成的功率電晶體中的第一溝渠的那些溝渠中形成閘電極21以及閘極介電質31。在第10F圖中所示的實施例中，於每個溝渠201中，也就是，在形成完成的功率電晶體中的第一溝渠以及第二溝渠的那些溝渠中，形成閘電極21以及閘極介電質31。形成閘電極21以及閘極介電質31可包括在單獨的溝渠201的底部上以及至少下側壁區段上形成閘極介電質31。單獨的溝渠201的「下側壁區段」是完成的功率電晶體中鄰近本體區13的單獨溝渠的那些區段。形成閘極介電質31可包括氧化過程。形成閘電極21可包括在與完成的功率電晶體中的本體區13鄰近的那些區域中以電極材料填充溝渠201。這可包括以電極材料完全地填滿溝渠201、並將電極材料下凹以鄰近本體區13。在閘電極21之上，可以介電絕緣材料填充溝渠201。此介電絕緣材料，可選地與部分的閘極介電質31一起，形成完成的功率電晶體的第一溝渠中的場電極介電質32、以及完成的功率電晶體的第二溝渠中的絕緣材料33。
參考第10G圖以及第10H圖，進一步的方法步驟包括移除位於兩個鄰近的第一溝渠（其為具有場電極介電質32的溝渠）之間的那些半導體鰭片。移除鄰近的第一溝渠之間的那些半導體鰭片可包括蝕刻過程，特別是等向蝕刻過程。參考第10H圖，以導電材料填充藉由移除第一溝渠之間的半導體鰭片所形成的溝渠202，以形成場電極41。
在耗盡型電晶體中，本體區13具有與漂移區12相同的摻雜類型。在此例子中，可由第二半導體層120形成本體區13，使得不需要額外的方法步驟以形成本體區13。在增強型電晶體中，本體區13具有與源極區14以及漂移區12的摻雜類型互補的摻雜類型。有形成此種本體區13的數種方法，在下述中說明了其中一些。
根據一個實施例，將源極區14、本體區13以及漂移區12被形成為基板50上部分的晶膜層。在此實施例中，在形成溝渠201之前已在半導體本體100中形成了源極以及本體區14、13。汲極區11可藉由植入（以及擴散）摻雜物原子來形成、或也可被形成為部分的晶膜層。.
根據另一個實施例，在形成溝渠之前，藉由將摻雜物原子經由表面101植入半導體本體100中來形成源極以及本體區14、13。在這些過程中選擇不同的植入能量，以將源極區14的摻雜物原子植入半導體本體100中比本體區13的摻雜物原子還深。
根據再另一個實施例，藉由將摻雜物原子植入溝渠201的底部中並擴散所植入的摻雜物原子來形成源極區14。在此實施例中，在兩個步驟中形成溝渠201。在第一步驟中，將溝渠往下蝕刻至本體區13的想要位置，並將本體區13的摻雜物原子植入溝渠的底部中並擴散。在下一個步驟中，將溝渠往下蝕刻至其最終深度，並將源極區14的摻雜物原子植入至溝渠的底部中並擴散。根據一個實施例，只使用一個擴散過程以擴散本體區13以及源極區14的摻雜物原子。
根據一個實施例，參考第10C圖，在半導體本體100中不僅產生了形成半導體鰭片的多個平行溝渠201，也產生了兩個另外的溝渠203（以虛線闡明）。那些另外的溝渠在半導體鰭片的縱向方向中間隔開，並可延伸入半導體本體100中與形成半導體鰭片的溝渠一樣深。在這些另外的溝渠203中，如同在溝渠201中，可在下溝渠區段中形成閘電極以及閘電極介電質。然而，不像溝渠201，這些溝渠在閘電極之上可不完全以介電絕緣材料填充，但在這些溝渠201的至少其中之一中形成連接電極，以形成如第6圖中所示的至少一個閘極連接電極22。這兩個溝渠203在它們的縱向末端終止了半導體鰭片。取決於溝渠203的寬度，溝渠可以第9圖中所示的絕緣材料36完全填滿。此外，如第9圖中所示，具有較淺深度下至本體區13的一個溝渠203可在鰭片內分開本體接觸區。也可使用蝕刻作用來形成與其中一個溝渠203平行的具有第9圖所示的絕緣材料35的溝渠，根據蝕刻作用，溝渠深度取決於溝渠的寬度。
在前文的描述中，方向性術語，例如「頂部」、「底部」、「前」、「後」、「引導的」、「蔓延的」等等是參考所描述圖式的方位來使用。因為實施例的元件可在許多不同的定向中被定位，方向性術語是用於示例的目的，且決非限制。要了解的是，可使用其他的實施例，且可做出結構或邏輯的改變，而不悖離本發明的範圍。因此，不以限制性概念來理解下述詳細的描述，且本發明的範圍是由所附申請專利範圍定義。
雖然已揭露了本發明的各種示範性實施例，對於本領域中具有通常知識者而言為顯而易見的是，可做出將達成本發明一些優勢的各種改變以及修飾，而不悖離本發明的精神以及範圍。對於本領域具有通常知識者而言為顯而易見的是，執行相同功能的其他元件可被適當地取代。應提及的是，即使在其中此未被明確提及的那些例子中，參考特定圖式說明的特徵可與其他圖式的特徵結合。此外，可在所有的軟體實施中使用適當的處理器指示、或使用硬體邏輯與軟體邏輯以達成相同結果的混合實施中達成本發明的方法。對於發明性概念的這種修飾意欲由所附申請專利範圍涵蓋。
空間相關的用語，例如「之下（under）」、「之下（below）」、「下」、「之上（over）」、「上」以及諸如此類是用於能簡單描述以說明一個元件相對於第二個元件的定位。這些用語意欲包含除了與圖式中描繪的那些不同的定向之外的裝置的不同定向。此外，例如「第一」、「第二」以及諸如此類的用語也是用以描述各種元件、區域、區段等等，且也不意欲為限制。類似的用語意指整個描述的類似元件。
如本文中使用的，用語「具有」、「含有」、「包括（including）、「包括（comprising）」以及諸如此類為指出所描述的元件或特徵的存在的開放式用語結尾，但不排除額外的元件或特徵。除非上下文另外清楚地指出，冠詞「一（a）」、「一（an）」以及「該」意欲包括複數以及單數。
考慮到上述變化以及應用的範圍，應了解的是，本發明不由前述描述所限制，其也不由所附圖式所限制。反而是，本發明僅由下述申請專利範圍以及它們的法定均等物所限制。
要了解的是，除非另外特別附註，本文中描述各種實施例的特徵可彼此結合。
10、101、102、103、104‧‧‧電晶體單元
11‧‧‧汲極區
12‧‧‧漂移區
13‧‧‧本體區
14‧‧‧源極區
21‧‧‧閘電極
31‧‧‧閘極介電質
32‧‧‧場電極介電質
33‧‧‧電絕緣或介電絕緣的材料
41‧‧‧場電極
50‧‧‧載體
100‧‧‧半導體本體
101、102、103、104‧‧‧表面
110‧‧‧第一半導體層
120‧‧‧第二半導體層
201、202、203‧‧‧溝渠
參考圖式說明了範例。圖式用於說明基本原理，使得僅說明了用於了解基本原理所需的方面。圖式未按比例。在圖式中，相同的元件符號代表類似的特徵。 第1圖    說明根據一個實施例的功率電晶體的垂直截面圖； 第2圖    說明根據一個實施例的第1圖中所示的功率電晶體的俯視圖； 第3圖    說明根據一個實施例的功率電晶體的垂直截面圖； 第4圖    說明根據一個實施例的第3圖中所示的功率電晶體的俯視圖； 第5圖    說明根據另一個實施例的功率電晶體的垂直截面圖； 第6圖    示出了根據一個實施例在與第1圖、第3圖以及第5圖中所示功率電晶體其中之一的第1圖、第3圖以及第5圖中所示的剖面垂直的剖面中的垂直截面圖； 第7圖    說明根據一個實施例的第1圖、第3圖以及第5圖中所示功率電晶體其中之一的俯視圖； 第8圖    說明第7圖中所示的功率電晶體的垂直截面圖； 第9圖    說明在與第1圖、第3圖以及第5圖中所示功率電晶體其中之一的第1圖、第3圖以及第5圖中所示的剖面垂直的剖面中的垂直截面圖； 第10A圖至第10H圖 說明根據一個實施例的製造功率電晶體的方法。
10、101、102、103、104‧‧‧電晶體單元
11‧‧‧汲極區
12‧‧‧漂移區
13‧‧‧本體區
14‧‧‧源極區
21‧‧‧閘電極
31‧‧‧閘極介電質
32‧‧‧場電極介電質
33‧‧‧電絕緣或介電絕緣的材料
41‧‧‧場電極
50‧‧‧載體
100‧‧‧半導體本體
101、102、103、104‧‧‧表面

Claims (23)

  1. 一種包括至少兩個電晶體單元的功率電晶體，每個電晶體單元包括：        在一半導體本體的一半導體鰭片中的一汲極區、一漂移區以及一本體區；        一源極區，其鄰接該本體區；        一閘電極，其鄰近該本體區並藉由一閘極介電質而與該本體區介電絕緣；        一場電極，其藉由一場電極介電質而與該漂移區介電絕緣、並連接至該源極區，其中該場電極介電質被設置在該半導體鰭片以及該場電極之間的一第一溝渠中；        其中該至少兩個電晶體單元包括一第一電晶體單元以及一第二電晶體單元， 其中該第一電晶體單元的該半導體鰭片由與該第一溝渠不同的一第二溝渠而與該第二電晶體單元的該半導體鰭片分開。
  2. 如申請專利範圍第1項所述的功率電晶體，其中該至少兩個電晶體單元包括一第三電晶體單元，其中該第一電晶體單元以及該第三電晶體單元具有相同的場電極。
  3. 如申請專利範圍第1項或第2項所述的功率電晶體，其中該閘電極以及該閘極介電質被設置在該第一溝渠中。
  4. 如申請專利範圍第1項或第2項所述的功率電晶體，其中該閘電極以及該閘極介電質被設置在該第二溝渠中。
  5. 如前述申請專利範圍中任一項所述的功率電晶體，其中該至少兩個電晶體單元是藉由使每個電晶體單元的該閘電極連接至一閘極節點、藉由使每個電晶體單元的該汲極區連接至一汲極節點、以及藉由使每個電晶體單元的該場電極連接至一源極節點而並聯連接。
  6. 如前述申請專利範圍中任一項所述的功率電晶體，其中該第二溝渠容納一另一閘電極，該另一閘電極是藉由一另一閘極介電質而與該第一以及第二電晶體單元的該本體區介電絕緣。
  7. 如前述申請專利範圍中任一項所述的功率電晶體，其中該本體區具有與該源極區相同的摻雜類型。
  8. 如申請專利範圍第1項至第7項所述的功率電晶體，其中該本體區具有與該源極區的該摻雜類型互補的一摻雜類型。
  9. 如前述申請專利範圍中任一項所述的功率電晶體，其中該場電極包括從由下述組成的群組選出的一材料：        一金屬；        一金屬氮化物；        碳；以及        一高度摻雜的多晶半導體材料。
  10. 如申請專利範圍第5項至第7項中任一項所述的功率電晶體， 其中該至少兩個電晶體單元的每一個更包括一本體接觸電極， 其中該本體接觸電極從該半導體鰭片的一表面延伸至該本體區、與該漂移區電絕緣、與該半導體鰭片的一縱向方向中的該漂移區鄰近、並連接至該源極節點。
  11. 如申請專利範圍第5項至第10項中任一項所述的功率電晶體，更包括： 至少一個閘極接觸電極，連接於該至少兩個電晶體單元的該閘電極、以及該閘極節點之間。
  12. 如申請專利範圍第11項所述的功率電晶體，其中每個電晶體單元包括一閘極接觸電極。
  13. 如申請專利範圍第11項或第12項所述的功率電晶體， 其中該至少兩個電晶體單元具有設置在一第三溝渠中的一共同閘極接觸電極， 其中該第三溝渠具有與該半導體鰭片的一縱向方向垂直的一縱向方向。
  14. 如前述申請專利範圍中任一項所述的功率電晶體，        其中該半導體鰭片具有一寬度以及一長度，        其中該長度以及該寬度之間的一比例是選自下述其中之一        至少2：1，        至少100：1，        至少1000：1，以及        至少10000：1。
  15. 如前述申請專利範圍中任一項所述的功率電晶體，其中該多個電晶體單元的數目是選自下述其中之一        至少100，        至少1000，以及        至少10000。
  16. 如前述申請專利範圍中任一項所述的功率電晶體，        其中該源極區被實施於一埋入層中，以及        其中該埋入層鄰接一載體層。
  17. 一種用於製造一功率電晶體的方法，包括：        在鄰近一第一半導體鰭片的一第一溝渠以及鄰近一第二半導體鰭片的一第二溝渠的每一個中形成一閘電極、一閘電極介電質以及一場電極介電質；        在該第一半導體鰭片以及該第二半導體鰭片之間的一第三溝渠中形成一絕緣層；        形成一第一場電極，該第一場電極與該絕緣層以及該第一半導體鰭片間隔開、並鄰近在該第一溝渠中形成的該場電極介電質；以及        形成一第二場電極，該第二場電極與該絕緣層以及該第二半導體鰭片間隔開、並鄰近在該第二溝渠中形成的該場電極介電質。
  18. 如申請專利範圍第17項所述的方法，更包括：        在鄰近一第三半導體鰭片並與該第一場電極間隔開的一第四溝渠中形成一閘電極、一閘電極介電質以及一場電極介電質，        其中該第三半導體鰭片鄰接該第一場電極。
  19. 如申請專利範圍第17項或第18項所述的方法， 其中形成該第一場電極包括至少部分地移除鄰近該第一溝渠的一半導體鰭片，以及 其中形成該第二場電極包括至少部分地移除鄰近該第二溝渠的另一半導體鰭片。
  20. 如申請專利範圍第17項至第19項任一項所述的方法，更包括：        在形成該溝渠之後以及在形成該閘電極、該閘極介電質以及該場電極介電質之前，形成一埋入源極區。
  21. 如申請專利範圍第17項至第20項任一項所述的方法，更包括：        在該第一半導體鰭片、該第二半導體鰭片以及該第三半導體鰭片的每一者中形成一本體區、一漂移區以及一汲極區。
  22. 如申請專利範圍第21項所述的方法，更包括： 在該第一半導體鰭片以及該第二半導體鰭片的每一者中形成一本體接觸電極，使得該本體接觸電極從該半導體鰭片的一表面延伸至該本體區、與該漂移區電絕緣、並在該第一第二半導體鰭片以及該第二半導體鰭片的每一者的一縱向方向中鄰近該漂移區。
  23. 如申請專利範圍第17項至第22項任一項所述的方法，更包括： 形成連接於該至少兩個電晶體單元的該閘電極、以及該閘極節點之間的至少一個閘極接觸電極。
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Publication number Priority date Publication date Assignee Title
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JP2014027182A (ja) * 2012-07-27 2014-02-06 Toshiba Corp 半導体装置
US20140103439A1 (en) * 2012-10-15 2014-04-17 Infineon Technologies Dresden Gmbh Transistor Device and Method for Producing a Transistor Device
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