RU2010118571A

RU2010118571A - Устройство компенсации структурных помех

Info

Publication number: RU2010118571A
Application number: RU2010118571/08A
Authority: RU
Inventors: Валерий Николаевич Бондаренко (RU); Валерий Николаевич Бондаренко; Владимир Иванович Кокорин (RU); Владимир Иванович Кокорин; Александр Геннадьевич Клевлин (RU); Александр Геннадьевич Клевлин; Тимур Валериевич Краснов (RU); Тимур Валериевич Краснов
Priority date: 2010-05-07
Filing date: 2010-05-07
Publication date: 2011-11-20
Also published as: RU2450445C2

Abstract

Устройство компенсации структурных помех, содержащее приемник мешающего сигнала, модулятор, блок режекции, один вход которого соединен с выходом модулятора, коммутатор, первый и второй входы которого соединены соответственно с входом устройства и выходом блока режекции, а третий вход которого подключен к командному выходу приемника мешающего сигнала, отличающееся тем, что вход устройства соединен с вторым входом блока режекции и входом приемника мешающего сигнала, содержащего блок фазовой синхронизации, включающий фазовый дискриминатор, содержащий первый и второй перемножители, сигнальные входы которых соединены с входом устройства, третий и четвертый, пятый и шестой перемножители, выходы которых объединены соответственно через первый вычитатель и сумматор, первый и второй интеграторы, входы которых соответственно подключены к выходам первого вычитателя и сумматора, первый решающий блок, вход которого подключен к выходу первого интегратора, а выход которого соединен с опорным входом седьмого перемножителя, сигнальный вход которого подключен к выходу второго интегратора, а к выходу которого подключены последовательно соединенные первый петлевой фильтр и подстраиваемый генератор несущей частоты, квадратурные выходы которого соединены соответственно с опорными входами первого и второго перемножителей, при этом сигнальные входы третьего и пятого, четвертого и шестого перемножителей попарно объединены и подключены к выходам соответственно первого и второго перемножителей, блок кодовой синхронизации, включающий последовательно соединенные временной дискриминатор, содержащий последовательно �

Claims

Устройство компенсации структурных помех, содержащее приемник мешающего сигнала, модулятор, блок режекции, один вход которого соединен с выходом модулятора, коммутатор, первый и второй входы которого соединены соответственно с входом устройства и выходом блока режекции, а третий вход которого подключен к командному выходу приемника мешающего сигнала, отличающееся тем, что вход устройства соединен с вторым входом блока режекции и входом приемника мешающего сигнала, содержащего блок фазовой синхронизации, включающий фазовый дискриминатор, содержащий первый и второй перемножители, сигнальные входы которых соединены с входом устройства, третий и четвертый, пятый и шестой перемножители, выходы которых объединены соответственно через первый вычитатель и сумматор, первый и второй интеграторы, входы которых соответственно подключены к выходам первого вычитателя и сумматора, первый решающий блок, вход которого подключен к выходу первого интегратора, а выход которого соединен с опорным входом седьмого перемножителя, сигнальный вход которого подключен к выходу второго интегратора, а к выходу которого подключены последовательно соединенные первый петлевой фильтр и подстраиваемый генератор несущей частоты, квадратурные выходы которого соединены соответственно с опорными входами первого и второго перемножителей, при этом сигнальные входы третьего и пятого, четвертого и шестого перемножителей попарно объединены и подключены к выходам соответственно первого и второго перемножителей, блок кодовой синхронизации, включающий последовательно соединенные временной дискриминатор, содержащий последовательно соединенные восьмой перемножитель, сигнальный вход которого подключен к выходу сумматора, третий интегратор, синхронизирующий вход которого соединен с синхронизирующими входами первого и второго интеграторов и подключен к выходу дешифратора, подключенного к дополнительным выходам генератора кода, и девятый перемножитель, опорный вход которого подключен к выходу первого решающего блока, второй петлевой фильтр и управляемый фазовращатель, другой вход которого соединен с выходом делителя частоты, входом соединенного с первым квадратурным выходом подстраиваемого генератора несущей частоты, а выход которого соединен со входом генератора кода, инверсный выход которого соединен с опорным входом восьмого перемножителя, а прямой выход которого соединен со входом синтезатора опорных квадратурных сигналов, выходы которого соединены соответственно с попарно объединенными опорными входами третьего и шестого, четвертого и пятого перемножителей, блок оценки амплитуды, содержащий аттенюатор, вход которого подключен к выходу первого интегратора, а выход которого соединен с сигнальным входом десятого перемножителя, опорный вход которого подключен к выходу первого решающего блока, последовательно соединенные фильтр нижних частот, вход которого подключен к выходу десятого перемножителя, и пороговый элемент, выход которого является командным выходом приемника мешающего сигнала, последовательно соединенные четвертый интегратор, вход которого подключен к выходу первого вычитателя, а первый и второй синхронизирующие входы которого соединены соответственно с выходом дешифратора и выходом делителя частоты, и второй решающий блок, к выходу которого подключен один вход одиннадцатого перемножителя, другой вход которого соединен с выходом фильтра нижних частот, а выход которого является выходом блока оценки амплитуды, модулятор, содержащий двенадцатый и тринадцатый перемножители, сигнальные входы которых подключены соответственно к квадратурным выходам подстраиваемого генератора несущей частоты, опорные входы которых соединены соответственно с выходами синтезатора опорных квадратурных сигналов, а выходы которых объединены через второй вычитатель, выход которого соединен с сигнальным входом четырнадцатого перемножителя, опорный вход которого подключен к выходу блока оценки амплитуды, а выход которого является выходом модулятора.