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KR102801852B1 - 스퍼터링 타겟, 스퍼터링 타겟의 제조 방법 및 박막의 형성 방법 - Google Patents

스퍼터링 타겟, 스퍼터링 타겟의 제조 방법 및 박막의 형성 방법 Download PDF

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KR102801852B1
KR102801852B1 KR1020237002589A KR20237002589A KR102801852B1 KR 102801852 B1 KR102801852 B1 KR 102801852B1 KR 1020237002589 A KR1020237002589 A KR 1020237002589A KR 20237002589 A KR20237002589 A KR 20237002589A KR 102801852 B1 KR102801852 B1 KR 102801852B1
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테츠노리 마루야마
유키 이모토
히토미 사토
마사히로 와타나베
미츠오 마시야마
켄이치 오카자키
모토키 나카시마
타카시 시마즈
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가부시키가이샤 한도오따이 에네루기 켄큐쇼
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Abstract

본 발명은 산화물 반도체를 사용하여 형성된 트랜지스터는 비정질 실리콘을 사용하여 형성된 트랜지스터에 비해 신뢰성이 떨어지는 경우가 있었다. 따라서, 본 발명에서는, 산화물 반도체를 사용하여 형성된 신뢰성이 높은 트랜지스터를 포함하는 반도체 소자를 제조한다. 결정의 c축 방향이 산화물 반도체의 상부 표면의 법선 벡터에 평행한 결정화도를 갖는 산화물 반도체를 포함하는 스퍼터링 타겟을 이용하는 스퍼터링 방법에 의해 산화물 반도체 막을 증착시킨다. 조성 비가 결정 구조를 얻을 수 있도록 원료를 혼합하여 타겟을 형성시킨다.

Description

스퍼터링 타겟, 스퍼터링 타겟의 제조 방법 및 박막의 형성 방법{SPUTTERING TARGET, METHOD FOR MANUFACTURING SPUTTERING TARGET, AND METHOD FOR FORMING THIN FILM}
본 발명은 스퍼터링 타겟 및 이의 제조 방법에 관한 것이다. 또한, 본 발명은 스퍼터링 타겟을 사용하는 스퍼터링 방법에 의해 증착된 산화물 반도체 막, 및 상기 산화물 반도체 막을 포함하는 반도체 소자에 관한 것이다.
본 명세서에서, 반도체 소자는 일반적으로 반도체 특성을 이용하여 기능할 수 있는 소자를 지칭하며; 전기광학 소자, 반도체 회로 및 전자 소자는 모두 반도체 소자의 카테고리에 포함된다.
절연 표면을 갖는 기판 위에 형성된 반도체 박막을 사용하여 트랜지스터를 형성시키는 기술이 주목을 받아 왔다. 트랜지스터는 집적 회로(IC) 또는 화상 표시 소자(표시 소자)와 같은 광범위한 전자 소자에 적용된다. 트랜지스터에 적용 가능한 반도체 박막의 재료로서 실리콘계 반도체 재료가 널리 사용되어 왔지만, 대안적인 재료로서 산화물 반도체가 주목을 받아 왔다.
예컨대, In, Ga 및 Zn을 포함하고 전자 운반자 농도가 1018 /㎤ 미만인 산화물 반도체를 사용하여 활성층을 형성시키는 트랜지스터가 개시되어 있으며, 스퍼터링 방법은 산화물 반도체 막을 증착시키는 방법으로서 가장 적절한 것으로 고려되고 있다(특허문헌 1 참조).
일본 공개 특허 출원 제2006-165528호
발명의 개시
산화물 반도체를 사용하여 형성된 트랜지스터는 비정질 실리콘을 사용하여 형성된 트랜지스터에 비해 신뢰성이 떨어지는 경우가 있었다. 따라서, 본 발명에서는, 산화물 반도체를 사용하여 형성된 신뢰성이 높은 트랜지스터를 포함하는 반도체 소자를 제조한다.
또한, 본 발명의 일구체예의 다른 목적은 신뢰성이 높은 트랜지스터를 얻을 수 있는 산화물 반도체의 형성 방법을 제공하는 것이다.
c축 방향이 산화물 반도체의 상부 표면의 법선 벡터에 평행한 결정 영역을 갖는 산화물 반도체를 포함하는 스퍼터링 타겟을 사용하는 스퍼터링 방법에 의해 산화물 반도체 막을 증착시킨다.
이러한 방식으로, 스퍼터링 타겟의 결정 상태를 기판에 옮겨서, c축 방향이 산화물 반도체 막의 상부 표면의 법선 벡터에 평행한 결정 영역을 갖는 산화물 반도체 막을 용이하게 얻을 수 있다.
조성 비가 단결정 상태와 동일하도록 원료를 혼합하여 c축 방향이 산화물 반도체의 상부 표면의 법선 벡터에 평행한 결정 영역을 갖는 산화물 반도체를 포함하는 스퍼터링 타겟을 형성시킨다.
이온이 스퍼터링 타겟의 표면과 충돌시, 스퍼터링 타겟에 포함된 결정 영역이 a-b 평면을 따라 분할되고, 상부 및 하부 표면이 각각 a-b 평면에 평행한 층과 정렬된 스퍼터링된 입자(편평한 플레이트형의 스퍼터링된 입자 또는 펠렛형의 스퍼터링된 입자)가 스퍼터링 타겟으로부터 분리된다. 편평한 플레이트형의 스퍼터링된 입자가 이의 원래의 결정 상태를 유지한 채로 기판 표면에 도달하여, c축 방향이 산화물 반도체의 상부 표면의 법선 벡터에 평행한 결정 영역을 가지며 스퍼터링에 의해 형성된 산화물 반도체 막을 용이하게 얻을 수 있다.
In-Ga-Zn-O 화합물이 스퍼터링 타겟으로서 사용되는 경우, 편평한 플레이트형의 스퍼터링된 입자의 최외 표면층은 다수의 경우 Ga 및 Zn을 포함하는 평면임을 알아야 한다.
스퍼터링 타겟의 밀도가 더 높은 것이 더 바람직하다. 스퍼터링 타겟의 밀도가 증가하는 경우, 증착되어야 하는 막의 밀도도 증가할 수 있다. 구체적으로는, 스퍼터링 타겟의 상대 밀도를 90% 이상, 바람직하게는 95% 이상, 더욱 바람직하게는 99% 이상으로 설정한다. 스퍼터링 타겟의 상대 밀도는 스퍼터링 타겟의 밀도와 스퍼터링 타겟과 동일한 조성을 갖는 다공성이 없는 재료의 밀도 사이의 비를 지칭함을 알아야 한다.
또한, c축 방향이 산화물 반도체 막의 상부 표면의 법선 벡터에 평행한 결정 영역을 갖는 산화물 반도체 막을 용이하게 얻기 위해서는 하기 조건 중 1 이상을 적용하는 것이 바람직하다.
제1 조건은 스퍼터링 타겟의 충분히 낮은 표면 온도, 바람직하게는 대략 실온이다.
대형 기판용 스퍼터링된 장치에서, 면적이 큰 스퍼터링 타겟을 종종 사용한다. 그러나, 접합 없이 대형 기판에 스퍼터링 타겟을 형성시키는 것은 어렵다. 사실상, 다수의 스퍼터링 타겟을 조립하여 큰 형상을 얻는다. 서로 간의 간격이 가능한 작도록 타켓을 배열하지만, 어쩔 수 없이 아주 작은 공간이 생긴다. 스퍼터링 타겟의 표면 온도가 증가하면, 일부 경우, Zn 등이 이러한 아주 작은 공간으로부터 기화되어, 공간이 점차 팽창할 수 있다. 공간이 팽창시, 백킹 플레이트(backing plate)의 재료 또는 접착에 사용되는 재료가 스퍼터링되어 불순물 농도를 증가시킬 수 있다. 따라서, 스퍼터링 타겟은 충분히 냉각되는 것이 바람직하다.
제2 조건은 증착 챔버로부터의 불순물 오염물(예컨대 수소, 물, 이산화탄소 및 질소)의 감소이다.
제3 조건은 증착시에 사용된 가스에 함유된 불순물의 감소이다.
증착시에 산화물 반도체 막에 도입된 불순물을 감소시킴으로써, 불순물에 의해 결정 상태가 파괴되는 것을 방지하여, c축 방향이 산화물 반도체 막의 상부 표면의 법선 벡터에 평행한 결정 영역을 갖는 산화물 반도체 막을 용이하게 얻을 수 있다.
제4 조건은 베이스로서 작용하는 막의 평면성의 향상이다.
베이스로서 작용하는 막의 상부 표면이 미세하게 불균일할 경우, 이는 결정 성장을 방해할 수 있다. 따라서, 베이스로서 작용하는 막이 편평할 경우, c축 방향이 산화물 반도체 막의 상부 표면의 법선 벡터에 평행한 결정 영역을 갖는 산화물 반도체 막을 용이하게 얻을 수 있다.
제5 조건은 증착시의 기판 온도의 증가이다.
기판 온도를 증가시킴으로써, 스퍼터링된 입자의 이동이 기판 표면에서 발생할 수 있다. 이 효과로, 편평한 플레이트형의 스퍼터링된 입자가 기판 표면에 도달하고, 약간 이동한 후, 기판 표면에 대향하는 스퍼터링된 입자의 편평한 평면(a-b 평면)을 갖는 기판 표면에 부착된다. 따라서, c축 방향이 산화물 반도체 막의 상부 표면의 법선 벡터에 평행한 결정 영역을 갖는 산화물 반도체 막을 용이하게 얻을 수 있다.
제6 조건은 증착시에 사용되는 가스에 함유된 산소의 비율의 증가이다.
제7 조건은 증착에 사용되는 전력의 최적화이다.
증착 가스에 함유된 산소의 비율을 증가시키고 증착에 사용되는 전력을 최적화함으로써, 증착시의 플라즈마 손실을 경감할 수 있다. 따라서, c축 방향이 산화물 반도체 막의 상부 표면의 법선 벡터에 평행한 결정 영역을 갖는 산화물 반도체 막을 용이하게 얻을 수 있다.
c축 방향이 산화물 반도체 막의 상부 표면의 법선 벡터에 평행한 결정 영역을 갖는 이러한 산화물 반도체 막을 사용하면, 신뢰성이 높은 트랜지스터를 얻을 수 있다.
이는, c축 방향이 산화물 반도체 막의 상부 표면의 법선 벡터에 평행한 결정 영역을 갖는 산화물 반도체 막을 사용하면, 산화물 반도체 막에서의 그리고 산화물 반도체 막과 접촉하고 있는 절연 막과 산화물 반도체 막 사이의 계면에서의 결함 수준 및 불순물 수준이 감소하고, 이러한 감소가 트랜지스터의 신뢰성을 개선할 수 있기 때문이다.
또한, 증착 후 열 처리를 수행함으로써 산화물 반도체 막의 불순물 농도를 감소시키는 것이 바람직하다. 열 처리는 불활성 분위기 또는 감압 분위기에서 수행시 불순물 농도를 감소시키는 데에 매우 효과적이다. 열 처리에 있어서, 불활성 분위기 또는 감압 분위기에서 제1 열 처리를 수행한 후, 산화 분위기에서 제2 열 처리를 수행하는 것이 바람직하다. 이는, 불활성 분위기 또는 감압 분위기에서 수행된 열 처리가 산화물 반도체 막에서 산소 결핍을 생성시킬 뿐 아니라 산화물 반도체 막의 불순물 농도를 감소시키기 때문이다. 산화 분위기에서 열 처리를 수행함으로써, 산화물 반도체 막의 산소 결핍을 감소시킬 수 있다.
c축 방향이 산화물 반도체 막의 상부 표면의 법선 벡터에 평행한 결정 영역을 갖는 산화물 반도체 막의 예로서, c축 정렬 결정질 산화물 반도체(c-axis aligned crystalline oxide semiconductor, CAAC-OS) 막을 사용할 수 있다.
CAAC-OS 막은 완전히 단결정도 아니고 완전히 비정질도 아니다. CAAC-OS 막은 결정 영역 및 비정질 영역이 비정질 상에 포함된 결정-비정질 혼합 상 구조를 갖는 산화물 반도체 막이다. 대부분의 경우, 결정 영역은 한 쪽이 100 nm 미만인 입방체에 맞음을 알아야 한다. 투과 전자 현미경(TEM)으로 얻은 관찰 이미지로부터, CAAC-OS 막 내 비정질 영역과 결정 영역 사이의 경계는 명확하지 않다. 또한, TEM으로는, CAAC-OS 막 내 결정립 경계가 발견되지 않는다. 따라서, CAAC-OS 막에서는, 결정립 경계로 인한 전자 이동도가 억제된다.
CAAC-OS 막에 포함된 결정 영역 각각에서, CAAC-OS 막이 형성되는 표면의 법선 벡터에, 또는 CAAC-OS 막의 상부 표면의 법선 벡터에 평행한 방향으로 c축이 정렬되고, a-b 평면에 수직인 방향에서 보아 삼각형 또는 육각형 원자 배열이 형성되며, c축에 수직인 방향에서 보아 금속 원자가 층상 방식으로 배열되거나 또는 금속 원자 및 산소 원자가 층상 방식으로 배열된다. 결정 영역 중에서, 1개의 결정 영역의 a 축 및 b 축의 방향은 다른 결정 영역과는 상이할 수 있음을 알아야 한다. 본 명세서에서, 간단한 용어 "수직인"은 85° 내지 95° 범위를 포함한다. 또한, 간단한 용어 "평행인"은 -5° 내지 5°의 범위를 포함한다.
CAAC-OS 막에서, 결정 영역의 분포는 반드시 균일하지는 않다. 예컨대, CAAC-OS 막의 형성 공정에서, 결정 성장이 산화물 반도체 막의 상부 표면 측에서 발생할 경우, 산화물 반도체 막의 상부 표면의 부근에서의 결정 영역의 비율은 일부 경우 산화물 반도체 막이 형성된 표면의 부근에서보다 높다. 또한, 불순물을 CAAC-OS 막에 첨가할 때, 불순물이 첨가되는 영역에서 결정 영역은 일부 경우 비정질이 된다.
CAAC-OS 막에 포함된 결정 영역의 c축은 CAAC-OS 막이 형성된 표면의 법선 벡터에, 또는 CAAC-OS 막의 상부 표면의 법선 벡터에 평행한 방향으로 정렬되며, c축 방향은 CAAC-OS 막의 형상(CAAC-OS 막이 형성되는 표면의 단면 형상 또는 CAAC-OS 막의 상부 표면의 단면 형상)에 따라 서로 상이할 수 있다. CAAC-OS 막이 형성될 때, 결정 영역의 c축 방향은 CAAC-OS 막이 형성되는 표면의 법선 벡터에, 또는 CAAC-OS 막의 상부 표면의 법선 벡터에 평행한 방향임을 알아야 한다. 결정 영역은 증착에 의해, 또는 증착 후 열 처리와 같은 결정화를 위한 처리를 수행하여 형성시킨다.
트랜지스터에 CAAC-OS 막을 사용하면, 가시광선 또는 자외선의 조사로 인한 트랜지스터의 전기 특성의 변화를 감소시킬 수 있다. 따라서, 트랜지스터는 높은 신뢰성을 갖는다.
CAAC-OS 막의 결정 구조의 예를 도 22A 내지 22E, 도 23A 내지 23C, 도 24A 내지 24C, 및 도 25A 및 25B를 참조하여 상세히 설명한다. 도 22A 내지 22E, 도 23A 내지 23C, 도 24A 내지 24C, 및 도 25A 및 25B에서, 달리 명시하지 않는 한, 수직 방향은 c축 방향에 해당하고, c축 방향에 수직인 평면은 a-b 평면에 해당한다. "상부 1/2" 및 "하부 1/2"이라는 표면을 간단히 사용한 경우, 이들은 a-b 평면 위쪽의 상부 1/2 및 a-b 평면 아래쪽의 하부 1/2을 지칭한다(a-b 평면에 대한 상부 1/2 및 하부 1/2). 또한, 도 22A 내지 22E에서, 원으로 둘러싸인 O는 4 배위 O를 나타내고, 이중 원으로 둘러싸인 O는 3 배위 O를 나타낸다.
도 22A는 1개의 6 배위 In 원자, 및 In 원자에 인접한 6개의 4 배위 산소(이하, 4 배위 O로 지칭함) 원자를 포함하는 구조를 도시한다. 여기서, 1개의 금속 원자 및 이에 인접한 산소 원자를 포함하는 구조를 소그룹으로 지칭한다. 도 22A의 구조는 실질적으로는 8면체 구조이지만, 간단히 평면 구조로 도시되어 있다. 도 22A에서 상부 1/2 및 하부 1/2 각각에 3개의 4 배위 O 원자가 존재함을 알아야 한다. 도 22A에 도시된 소그룹에서, 전하는 0이다.
도 22B는 1개의 5 배위 Ga 원자, Ga 원자에 인접한 3개의 3 배위 산소(이하, 3 배위 O로서 지칭함) 원자, 및 Ga 원자에 인접한(또는 Ga 원자의 근처에 가까운) 2개의 4 배위 O 원자를 포함하는 구조를 도시한다. 모든 3 배위 O 원자는 a-b 평면 위에 있다. 1개의 4 배위 O 원자가 도 22B에서 상부 1/2 및 하부 1/2 각각에 위치한다. In 원자는 또한 도 22B에 도시된 구조를 가질 수 있는데, In 원자가 5개의 리간드를 가질 수 있기 때문이다. 도 22B에 도시된 소그룹에서, 전하는 0이다.
도 22C는 1개의 4 배위 Zn 원자, 및 Zn 원자에 인접한 4개의 4 배위 O 원자를 포함하는 구조를 도시한다. 도 22C에서, 1개의 4 배위 O 원자는 상부 1/2에 존재하고, 3개의 4 배위 O 원자는 하부 1/2에 존재한다. 도 22C에 도시된 소그룹에서, 전하는 0이다.
도 22D는 1개의 6 배위 Sn 원자, 및 Sn 원자에 인접한 6개의 4 배위 O 원자를 포함하는 구조를 도시한다. 도 22D에서, 3개의 4 배위 O 원자는 상부 1/2 및 하부 1/2 각각에 존재한다. 도 22D에 도시된 소그룹에서, 전하는 +1이다.
도 22E는 2개의 Zn 원자를 포함하는 소그룹을 도시한다. 도 22E에서, 1개의 4 배위 O 원자는 상부 1/2 및 하부 1/2 각각에 존재한다. 도 22E에 도시된 소그룹에서, 전하는 -1이다.
여기서, 복수의 소그룹은 중간 그룹을 형성하고, 복수의 중간 그룹은 대그룹(단위 셀로도 지칭함)을 형성한다.
이제, 소그룹 사이의 결합의 법칙을 설명한다. 도 22A의 6 배위 In 원자에 대해 상부 1/2에 있는 3개의 O 원자는 하향 방향으로 3개의 인접한 In 원자를 가지며, 하부 1/2에 있는 3개의 O 원자는 상향 방향으로 3개의 인접한 In 원자를 갖는다. 도 22B에서 5 배위 Ga 원자에 대해 상부 1/2에 있는 1개의 O 원자는 하향 방향으로 1개의 인접한 Ga 원자를 가지며, 하부 1/2에 있는 1개의 O 원자는 상향 방향으로 1개의 인접한 Ga 원자를 갖는다. 도 22C에서 1개의 4 배위 Zn 원자에 대해 상부 1/2에 있는 1개의 O 원자는 하향 방향으로 1개의 인접한 Zn 원자를 가지며, 하부 1/2에 있는 3개의 O 원자는 상향 방향으로 3개의 인접한 Zn 원자를 갖는다. 이러한 방식으로, 금속 원자 위의 4 배위 O 원자의 수는 4 배위 O 원자에 인접하고 그 아래에 있는 금속 원자의 수와 동일하고; 유사하게, 금속 원자 아래에 있는 4 배위 O 원자의 수는 4 배위 O 원자와 인접하고 그 위에 있는 금속 원자의 수와 동일하다. 4 배위 O 원자의 배위 수는 4이기 때문에, O 원자와 인접하고 그 아래에 있는 금속 원자의 수와 O 원자와 인접하고 그 위에 있는 금속 원자의 수는 4이다. 따라서, 금속 원자 위의 4 배위 O 원자의 수 및 다른 금속 원자 아래의 4 배위 O 원자의 수의 합은 4이고, 금속 원자를 포함하는 2 종류의 소그룹이 각각에 결합할 수 있다. 예컨대, 6 배위 금속(In 또는 Sn) 원자가 하부 1/2에서 3개의 4 배위 O 원자를 통해 결합된 경우, 이는 5 배위 금속(Ga 또는 In) 원자 또는 4 배위 금속(Zn) 원자에 결합된다.
배위 수가 4, 5 또는 6인 금속 원자가 c축 방향으로 4 배위 O 원자를 통해 다른 금속 원자에 결합된다. 또한, 중간 그룹을 층상 구조의 총 전하가 0이 되도록 복수의 소그룹을 조합하여 상이한 방식으로 형성시킬 수 있다.
도 23A는 In-Sn-Zn-O 화합물의 층상 구조에 포함되는 중간 그룹의 모델을 도시한다. 도 23B는 3개의 중간 그룹을 포함하는 대그룹을 도시한다. 도 23C는 도 23B의 층상 구조가 c축 방향에서 관찰되는 원자 배열을 도시한다.
도 23A에서, 3 배위 O 원자를 간단히 생략하고, 4 배위 O 원자를 원으로 도시하며; 원 안의 숫자는 4 배위 O 원자의 수를 나타낸다. 예컨대, Sn 원자에 대해 상부 1/2 및 하부 1/2 각각에 존재하는 3개의 4 배위 O 원자를 원 3으로 나타낸다. 유사하게, 도 23A에서, In 원자에 대해 상부 1/2 및 하부 1/2 각각에 존재하는 1개의 4 배위 O 원자를 원 1로 나타낸다. 도 23A는 또한 하부 1/2에서 1개의 4 배위 O 원자 및 상부 1/2에서 3개의 4 배위 O 원자에 인접한 Zn 원자, 및 상부 1/2에서 1개의 4 배위 O 원자 및 하부 1/2에서 3개의 4 배위 O 원자와 인접한 Zn 원자를 도시한다.
도 23A의 In-Sn-Zn-O 화합물의 층상 구조에 포함된 중간 그룹에서, 위에서부터 시작하는 순서로, 상부 1/2 및 하부 1/2 각각에서의 3개의 4 배위 O 원자에 인접한 Sn 원자가 상부 1/2 및 하부 1/2 각각에서 1개의 4 배위 O 원자에 인접한 In 원자에 결합되며, In 원자가 상부 1/2에서 3개의 4 배위 O 원자에 인접한 Zn 원자에 결합되고, Zn 원자가 Zn 원자에 대해 하부 1/2에서 1개의 4 배위 O 원자를 통해 상부 1/2 및 하부 1/2 각각에서 3개의 4 배위 O 원자에 인접한 In 원자에 결합되고, In 원자가 2개의 Zn 원자를 포함하고 상부 1/2에서 1개의 4 배위 O 원자에 인접한 소그룹에 결합되며, 소그룹이 소그룹에 대해 하부 1/2에서 1개의 4 배위 O 원자를 통해 상부 1/2 및 하부 1/2 각각에서 3개의 4 배위 O 원자에 인접한 Sn 원자에 결합된다. 복수의 이러한 중간 그룹이 결합되어 대그룹이 형성된다.
여기서, 3 배위 O 원자의 하나의 결합에 대한 전하 및 4 배위 O 원자의 하나의 결합에 대한 전하는 각각 -0.667 및 -0.5로 가정될 수 있다. 예컨대, (6 배위 또는 5 배위) In 원자의 전하, (4 배위) Zn 원자의 전하, 및 (5 배위 또는 6 배위) Sn 원자의 전하는 각각 +3, +2 및 +4이다. 따라서, Sn 원자를 포함하는 소그룹의 전하는 +1이다. 따라서, +1을 취소하는 -1의 전하가 Sn 원자를 포함하는 층상 구조의 형성에 필요하다. -1의 전하를 갖는 구조로서, 도 22E에 도시된 바의 2개의 Zn 원자를 포함하는 소그룹을 제공할 수 있다. 예컨대, 2개의 Zn 원자를 포함하는 하나의 소그룹으로, Sn 원자를 포함하는 하나의 소그룹의 전하를 취소시킬 수 있으며, 이에 따라 층상 구조의 총 전하는 0이 될 수 있다.
구체적으로는, 도 23B에 도시된 대그룹이 반복될 때, In-Sn-Zn-O 화합물(In2SnZn3O8)의 결정을 얻을 수 있다. In-Sn-Zn-O 화합물의 얻어진 결정의 층상 구조를 조성식 In2SnZnO6(ZnO)m(m은 자연수임)으로 표현할 수 있음을 알아야 한다.
상기 설명한 법칙은 하기 산화물에도 적용된다: In-Sn-Ga-Zn-O 화합물, In-Ga-Zn-O 화합물, In-Al-Zn-O 화합물, Sn-Ga-Zn-O 화합물, Al-Ga-Zn-O 화합물, Sn-Al-Zn-O 화합물, In-Hf-Zn-O 화합물, In-La-Zn-O 화합물, In-Ce-Zn-O 화합물, In-Pr-Zn-O 화합물, In-Nd-Zn-O 화합물, In-Sm-Zn-O 화합물, In-Eu-Zn-O 화합물, In-Gd-Zn-O 화합물, In-Tb-Zn-O 화합물, In-Dy-Zn-O 화합물, In-Ho-Zn-O 화합물, In-Er-Zn-O 화합물, In-Tm-Zn-O 화합물, In-Yb-Zn-O 화합물, In-Lu-Zn-O 화합물, In-Zn-O 화합물, Sn-Zn-O 화합물, Al-Zn-O 화합물, Zn-Mg-O 화합물, Sn-Mg-O 화합물, In-Mg-O 화합물, In-Ga-O 화합물 등.
예컨대, 도 24A는 In-Ga-Zn-O 화합물의 층상 구조에 포함된 중간 그룹의 모델을 도시한다.
도 24A의 In-Ga-Zn-O 화합물의 층상 구조에 포함된 중간 그룹에서, 위에서 시작하는 순서로, 상부 1/2 및 하부 1/2 각각에서 3개의 4 배위 O 원자에 인접한 In 원자가 상부 1/2에서 1개의 4 배위 O 원자에 인접한 Zn 원자에 결합되고, Zn 원자가 Zn 원자에 대해 하부 1/2에서 3개의 4 배위 O 원자를 통해 상부 1/2 및 하부 1/2 각각에서 1개의 4 배위 O 원자에 인접한 Ga 원자에 결합되고, Ga 원자가 Ga 원자에 대해 하부 1/2에서 1개의 4 배위 O 원자를 통해 상부 1/2 및 하부 1/2 각각에서 3개의 4 배위 O 원자에 인접한 In 원자에 결합된다. 복수의 이러한 중간 그룹이 결합되어 대그룹이 형성된다.
도 24B는 3개의 중간 그룹을 포함하는 대그룹을 도시한다. 도 24C는 도 24B의 층상 구조를 c축 방향에서 관찰한 경우의 원자 배열을 도시한다.
여기서, (6 배위 또는 5 배위) In 원자의 전하, (4 배위) Zn 원자의 전하, 및 (5 배위) Ga 원자의 전하는 각각 +3, +2 및 +3이며, In 원자, Zn 원자 및 Ga 원자 중 어느 것을 포함하는 소그룹의 전하는 0이다. 그 결과, 이러한 소그룹의 조합을 갖는 중간 그룹의 총 전하는 항상 0이다.
In-Ga-Zn-O 화합물의 층상 구조를 형성시키기 위해, 도 18A에 도시된 중간 그룹 뿐 아니라 In 원자, Ga 원자 및 Zn 원자의 배열이 도 24A와 상이한 중간 그룹도 사용하여 대그룹을 형성시킬 수 있다.
구체적으로는, 도 24B에 도시된 대그룹이 반복될 때, In-Ga-Zn-O 화합물의 결정을 얻을 수 있다. In-Ga-Zn-O 화합물의 얻어진 결정의 층상 구조를 조성식 InGaO3(ZnO)n(n은 자연수임)으로서 표시할 수 있음을 알아야 한다.
n=1(InGaZnO4)일 경우, 예컨대 도 25A에 도시된 결정 구조를 얻을 수 있다. 도 25A에 도시된 결정 구조에서, Ga 원자 및 In 원자는 각각 도 22B에 도시된 바와 같이 5개의 리간드를 가지므로, Ga이 In으로 대체된 구조를 얻을 수 있음을 알아야 한다.
n=2(InGaZn2O5)일 경우, 예컨대 도 25B에 도시된 결정 구조를 얻을 수 있다. 도 25B의 결정 구조에서, Ga 원자 및 In 원자는 각각 도 22B에 도시된 바와 같이 5개의 리간드를 가지므로, Ga이 In으로 대체된 구조를 얻을 수 있음을 알아야 한다.
스퍼터링 타겟은 In, Ga 및 Zn을 포함하는 것이 바람직함을 알아야 한다.
스퍼터링 타겟은 예컨대 하기 방식으로 형성시킨다. 우선, InOX 원료, GaOY 원료 및 ZnOZ 원료를 미리 결정된 비로 혼합하고; 혼합 재료를 소성 및 분쇄하여 In-Ga-Zn-O 화합물 분말을 형성시키고; 화합물 분말을 주형에 스프레딩(spreading)하고 성형하고; 소성을 수행하고; 압력 처리를 수행한 후; 화합물 막을 형성시킨다. 화합물 분말을 재차 주형에서 화합물 막 위에 스프레딩하고 성형하고, 소성을 수행한 후, 압력 처리를 수행하여 화합물 막을 더 두껍게 한다. 화합물 막의 두께를 n 회(n은 자연수임) 증가시키는 단계를 수행하여 두께가 2 mm 이상 20 mm 이하인 화합물 막인 플레이트형 화합물을 형성시키며, 플레이트형 화합물을 백킹 플레이트에 부착하여 스퍼터링 타겟을 형성시킨다. X, Y 및 Z는 각각의 양수임을 알아야 한다.
백킹 플레이트는 스퍼터링 타겟이 부착된 플레이트형 부재이다. 전도성이 높고 열 발산 특성이 높은 금속 재료, 바람직하게는 Cu를 백킹 플레이트에 사용한다. 그러나, 일부 경우, 백킹 플레이트는 Cu를 사용시에도 충분한 냉각능을 갖지 못 한다. 냉각능이 불충분할 경우, 스퍼터링 타겟의 상부 표면의 온도는 스퍼터링시에 상당히 높아진다. 백킹 플레이트가 충분한 강도와 함께 충분한 냉각능을 가지도록 백킹 플레이트에 형성된 수로를 통과하는 물을 냉각시켜 스퍼터링 타겟의 충분히 냉각시키는 것이 바람직하다. 또한, 냉각능을 개선시키기 위해, 백킹 플레이트와 스퍼터링 타겟 사이의 접착력을 충분히 개선시키는 것이 중요하다. 백킹 플레이트 및 스퍼터링 타겟이 충분한 열 전도율 및 낮은 융점을 갖는 금속(예컨대 In)으로 그 사이의 공간 없이 서로 부착되는 것이 필수적이다.
본 명세서에서, 스퍼터링 타겟은 그 자체가 스퍼터링되는 재료를 지칭하지만, 일부 경우, 백킹 플레이트, 및 백킹 플레이트 위에 재공된 스퍼터링되어야 하는 재료를 간단히 스퍼터링 타겟으로 총칭함을 알아야 한다.
InOX 원료, GaOY 원료 및 ZnOZ 원료를 미리 결정된 비로 혼합하고 혼합 재료를 소성하여, In-Ga-Zn-O 화합물의 다결정을 얻을 수 있다. X, Y 및 Z는 각각 양수로 제공됨을 알아야 한다. 다결정은 c축 방향에 수직인 방향에서 보아 층 형태의 다수의 결정 구조를 포함한다. 따라서, 혼합 재료를 분쇄하여 얻은 화합물 분말은 다수의 편평한 플레이트형의 결정 입자를 포함한다. 이들 편평한 플레이트형의 결정 입자를 주형 위에 스프레딩하고, 성형시에 진동을 외부에서 적용하면, 편평한 평면을 위로 향하게 하여 결정 입자가 배열된다. 그 다음, c축 방향에 수직인 방향에서 보아 층 형태의, 즉 c축 방향에 수직인 방향에서 볼 수 있는 중첩 층을 형성하는 결정 구조의 비율을, 얻어진 화합물 분말을 스프레딩 및 성형한 후 소성 및 압력 처리를 수행하여 더 증가시킨다. 이러한 방식으로, 분쇄, 성형, 소성 및 압력 처리의 단계를 반복할 수 있고, 이러한 반복으로, c축 방향에 수직인 방향에서 보아 층 형태의 결정 구조의 비율을 점차 증가시킬 수 있다.
c축 방향에 수직인 방향에서 보아 층 형태의 다수의 결정 구조를 포함하는 In-Ga-Zn-O 화합물을 하기에 설명한다.
결정이 평형 형태를 가질 때, 작은 표면 에너지를 갖는 평면을 따르는 표면의 면적은 커진다. 또한, 작은 표면 에너지를 갖는 평면에 결정의 분할이 일어날 수 있다. 각각의 평면의 표면 에너지의 계산 결과를 하기에 기재한다.
여기서, 표면 에너지는 표면 구조의 에너지에서 결정 구조의 에너지를 빼고 이 값을 표면적으로 나누어 얻은 에너지를 지칭한다.
밀도 기능 이론에 기초한 제1 원리 계산 소프트웨어인 CASTEP을 계산에 이용하였고, 울트라소프트형을 유사 전위에 사용하였으며, 컷오프 에너지는 400 eV였다.
도 40 내지 43은 각각 계산에 사용되는 결정 구조 및 표면 구조를 도시한다. 도 40 내지 43의 표면 구조에서, 공간 부분은 진공을 지칭함을 알아야 한다. 즉, 공간 부분과 접촉하는 평면이 표면이다. 상부 표면 및 하부 표면 모두가 존재하지만, 하부 공간은 간단히 생략함을 알아야 한다.
도 40의 표면 구조 (1)의 표면 에너지는 In 및 O를 포함하는 (001) 평면의 표면 에너지와, Ga 및 O를 포함하는 (001) 평면의 표면 에너지의 평균 값이다. 표면 구조 (2)의 표면 에너지는 Ga 및 O를 포함하는 (001) 평면의 표면 에너지와, Zn 및 O를 포함하는 (001) 평면의 표면 에너지의 평균 값이다. 표면 구조 (3)의 표면 에너지는 Zn 및 O를 포함하는 (001) 평면의 표면 에너지와, In 및 O를 포함하는 (001) 평면의 표면 에너지의 평균 값이다. In 및 O를 포함하는 (001) 평면의 표면 에너지, Ga 및 O를 포함하는 (001) 평면의 표면 에너지, 및 Zn 및 O를 포함하는 (001) 평면의 표면 에너지를, 표면 구조 (1), 표면 구조 (2) 및 표면 구조 (3)의 얻어진 표면 에너지를 계산하여 동시에 계산하였다. 본 명세서에서, a-b 평면에 평행한 평면을 간단히 (001) 평면으로 기재한다. 일부 경우, 다른 평면[예컨대 (100) 평면 및 (10-1) 평면]을 유사한 방식으로 기재할 수 있음을 알아야 한다.
도 41에 도시된 표면 구조 (4)는 상부 표면 및 하부 표면 모두에 존재하며 Ga 및 Zn이 혼합된 (001) 평면이다.
도 42에 도시된 구조 및 도 43에 도시된 구조는 각각 (100) 평면 및 (10-1) 평면임을 알아야 한다. (100) 평면 및 (10-1) 평면은 각각 복수 종의 표면 에너지를 포함한다. (100) 평면 및 (10-1) 평면의 최외 표면에 모든 종류의 원소가 존재하기 때문에, 통상적인 두 가지 표면 에너지의 평균 값을 각각의 평면의 표면 에너지로 간주하였다. 또한, 표면 구조 (6) 및 표면 구조 (7)은 상이한 표면을 도시하고, 각각 간단히 (10-1) 평면_a 및 (10-1) 평면_b로 기재한다.
표면 구조 (1)의 표면 에너지는 1.54 J/㎡였다.
표면 구조 (2)의 표면 에너지는 1.24 J/㎡였다.
표면 구조 (3)의 표면 에너지는 1.57 J/㎡였다.
표면 구조 (1), 표면 구조 (2) 및 표면 구조 (3)의 표면 에너지를 동시에 계산시, In 및 O를 포함하는 (001) 평면의 표면 에너지는 1.88 J/㎡였다.
표면 구조 (1), 표면 구조 (2) 및 표면 구조 (3)의 표면 에너지를 동시에 계산시, Ga 및 O를 포함하는 (001) 평면의 표면 에너지는 1.21 J/㎡였다.
표면 구조 (1), 표면 구조 (2) 및 표면 구조 (3)의 표면 에너지를 동시에 계산시, Zn 및 O를 포함하는 (001) 평면의 표면 에너지는 1.26 J/㎡였다.
표면 구조 (4)의 표면 에너지는 0.35 J/㎡였다.
표면 구조 (5)의 표면 에너지는 1.64 J/㎡였다.
표면 구조 (6)의 표면 에너지는 1.72 J/㎡였다.
표면 구조 (7)의 표면 에너지는 1.79 J/㎡였다.
상기 계산은 표면 구조 (4)의 표면 에너지가 가장 작음을 보여준다. 즉, c축 방향에 수직인 표면 구조의 표면 에너지가 가장 작다.
따라서, In-Ga-Zn-O 화합물의 결정은 c축 방향에 수직인 표면 구조의 비율이 높다.
여기서, InOX 원료, GaOY 원료 및 ZnOZ 원료의 미리 결정된 비는 몰 비로 2:2:1, 8:4:3, 3:1:1, 1:1:1, 4:2:3 또는 3:1:2이다.
원료 및 이의 혼합물 비는 형성해야 할 스퍼터링 타겟에 따라 적절하게 변화시킬 수 있음을 알아야 한다.
플레이트형 화합물을 백킹 플레이트에 부착하기 전에, 1000℃ 이상 1500℃ 이하의 온도에서 플레이트형 화합물에 대해 열 처리를 수행할 수 있음을 알아야 한다.
상기 방식으로 형성된 스퍼터링 타겟을 사용하여 산화물 반도체 막을 증착시켜 신뢰성이 높은 트랜지스터를 얻을 수 있다.
c축 방향이 산화물 반도체의 상부 표면의 법선 벡터에 평행한 결정 영역을 갖는 산화물 반도체를 포함하는 스퍼터링 타겟을 제공할 수 있다.
스퍼터링 타겟을 사용하면, c축 방향이 산화물 반도체 막의 상부 표면의 법선 벡터에 평행한 결정 영역을 갖는 산화물 반도체 막을 증착시킬 수 있고, 산화물 반도체 막을 사용하여 신뢰성이 높은 트랜지스터를 얻을 수 있다.
도 1은 스퍼터링 타겟의 제조 방법의 예를 도시하는 흐름도이다.
도 2A 내지 2E는 스퍼터링 타켓의 제조 방법의 예를 도시한다.
도 3A 내지 3D는 스퍼터링 타켓의 제조 방법의 예를 도시한다.
도 4A 및 4B는 스퍼터링 타켓의 제조 방법의 예를 도시한다.
도 5A 및 5B는 EBSD에 의한 샘플 A의 이미지이다.
도 6은 샘플 A의 XRD 스펙트럼을 도시하는 그래프이다.
도 7A 및 7B는 증착 장치의 예를 도시하는 상면도이다.
도 8은 증착 챔버의 예를 도시한다.
도 9는 증착 챔버의 예를 도시한다.
도 10은 열 처리 챔버의 예를 도시한다.
도 11A 및 11B는 트랜지스터의 예를 도시하는 상면도 및 단면도이다.
도 12A 및 12B는 트랜지스터의 예를 도시하는 상면도 및 단면도이다.
도 13A 및 13B는 트랜지스터의 예를 도시하는 상면도 및 단면도이다.
도 14A 및 14B는 트랜지스터의 예를 도시하는 상면도 및 단면도이다.
도 15A 내지 15C는 트랜지스터의 예를 도시하는 상면도 및 단면도이다.
도 16A 및 16B는 트랜지스터의 예를 도시하는 상면도 및 단면도이다.
도 17은 표시 소자의 예를 도시하는 회로도이다.
도 18A는 반도체 소자의 예를 도시하는 단면도이고, 도 18B는 반도체 소자의 회로도이며, 도 18C는 이의 전기 특성을 도시한다.
도 19A는 반도체 소자의 예를 도시하는 단면도이고, 도 19B는 반도체 소자의 회로도이며, 도 19C는 이의 전기 특성을 도시한다.
도 20A는 본 발명의 일구체예에 따른 트랜지스터를 포함하는 CPU의 특정 예를 도시하는 블록도이고, 도 20B 및 20C는 각각 CPU의 일부를 도시하는 회로도이다.
도 21A 내지 21C는 본 발명의 일구체예에 따른 전자 소자의 예를 도시하는 사시도이다.
도 22A 내지 22E는 각각 본 발명의 일구체예에 따른 산화물 반도체의 결정 구조를 도시한다.
도 23A 내지 23C는 본 발명의 일구체예에 따른 산화물 반도체의 결정 구조를 도시한다.
도 24A 내지 24C는 본 발명의 일구체예에 따른 산화물 반도체의 결정 구조를 도시한다.
도 25A 및 25B는 각각 본 발명의 일구체예에 따른 산화물 반도체의 결정 구조를 도시한다.
도 26은 본 발명의 일구체예에 따른 산화물 반도체의 결정 구조를 도시한다.
도 27은 계산에 의해 얻어진 전계 효과 이동도의 Vgs 의존도를 도시한다.
도 28A 내지 28C는 계산에 의해 얻어진 드레인 전류 Ids 및 전계 효과 이동도의 Vgs 의존도를 도시한다.
도 29A 내지 29C는 계산에 의해 얻어진 드레인 전류 Ids 및 전계 효과 이동도의 Vgs 의존도를 도시한다.
도 30A 내지 30C는 는 계산에 의해 얻어진 드레인 전류 Ids 및 전계 효과 이동도의 Vgs 의존도를 도시한다.
도 31A 및 31B는 트랜지스터의 예를 도시하는 상면도 및 단면도이다.
도 32A 및 32B는 샘플 1 및 2의 트랜지스터의 Vgs-Ids 특성 및 전계 효과 이동도를 도시한다.
도 33A 및 33B는 BT 시험 전후의 샘플 1의 트랜지스터의 Vgs-Ids 특성을 도시한다.
도 34A 및 34B는 BT 시험 전후의 샘플 2의 트랜지스터의 Vgs-Ids 특성을 도시한다.
도 35A 및 35B는 샘플 2의 트랜지스터의 기판 온도와 임계 전압 사이의 관계, 및 기판 온도와 전계 효과 이동도 사이의 관계를 도시한다.
도 36은 산화물 반도체 막을 사용하여 형성된 트랜지스터의 오프 상태 전류를 도시한다.
도 37은 샘플 4 내지 6의 XRD 스펙트럼을 도시한다.
도 38은 샘플 7 내지 10의 XRD 스펙트럼을 도시한다.
도 39는 샘플 11 내지 16의 XRD 스펙트럼을 도시한다.
도 40은 결정 구조 및 표면 구조를 도시한다.
도 41은 결정 구조 및 표면 구조를 도시한다.
도 42는 결정 구조 및 표면 구조를 도시한다.
도 43은 결정 구조 및 표면 구조를 도시한다.
도 44는 아르곤 원자와 충돌 전후의 계산된 결정 구조를 도시한다.
도 45는 증착시의 압력을 도시한다.
이하, 첨부 도면을 참조하여 본 발명의 구체예를 상세히 설명한다. 그러나, 본 발명은 하기 설명에 한정되지 않으며, 양태 및 이의 상세가 다양한 방식으로 변경될 수 있음을 당업자는 용이하게 이해할 것이다. 따라서, 본 발명은 구체예의 설명에 한정되는 것으로 이해되지 않는다. 도면을 참조하는 본 발명의 구조의 설명에서, 상이한 도면에서 동일한 부분에 대해서는 동일한 참조 부호를 공통 사용한다. 동일한 음영 패턴을 동일한 부분에 적용하고, 동일한 부분을 일부 경우 동일한 부호로 특별히 지칭하지는 않음을 알아야 한다.
본 명세서에서 "제1" 및 "제2"와 같은 서수는 편의상 사용하며, 단계의 순서 또는 층 적층 순서를 지칭하지 않음을 알아야 한다. 또한, 본 명세서에서 서수는 본 발명을 특정하는 특정 명칭을 지칭하지 않는다.
[구체예 1]
이 구체예에서는, c축 방향이 산화물 반도체의 상부 표면의 법선 벡터에 평행한 결정 영역을 갖는 산화물 반도체를 포함하는 스퍼터링 타겟의 제조 방법을 설명한다.
우선, c축 방향이 산화물 반도체의 상부 표면의 법선 벡터에 평행한 결정 영역을 갖는 산화물 반도체를 포함하는 스퍼터링 타겟의 제조 방법을 도 1, 도 2A 내지 2E, 도 3A 내지 3D, 및 도 4A 및 4B를 참조하여 설명한다.
우선, 원료를 칭량한다(단계 S101).
여기서, InOX 원료, GaOY 원료 및 ZnOZ 원료를 스퍼터링 타겟의 원료로서 준비한다. X, Y 및 Z는 각각 양수로서 제공되며; 예컨대, X, Y 및 Z는 각각 1.5, 1.5 및 1이다. 말할 필요도 없이, 상기 원료는 예이며, 원하는 화합물을 얻기 위해 적절히 원료를 선택할 수 있다. 예컨대, MOY 원료를 GaOY 원료 대신에 사용할 수 있다. Sn, Hf 또는 Al을 M으로서 선택할 수 있다. 대안적으로, 하기 란탄족을 M으로서 사용할 수 있다: La, Ce, Pr, Nd, Sm, Eu, Gd, Tb, Dy, Ho, Er, Tm, Yb 또는 Lu. 3 종의 원료를 사용하는 경우를 이 구체예에서는 예로서 나타내지만, 본 발명의 일구체예는 이에 한정되지 않는다. 예컨대, 이 구체예를 4 종 이상의 원료를 사용하는 경우, 또는 1 또는 2 종의 원료를 사용하는 경우에 적용할 수 있다.
다음으로, InOX 원료, GaOY 원료 및 ZnOZ 원료를 미리 결정된 비로 혼합한다.
예컨대, InOX 원료, GaOY 원료 및 ZnOZ 원료의 미리 결정된 비는 몰 비로 2:2:1, 8:4:3, 3:1:1, 1:1:1, 4:2:3, 1:1:2, 3:1:4 또는 3:1:2이다. 이러한 비를 갖는 혼합 재료를 사용하면, c축 방향이 산화물 반도체의 상부 표면의 법선 벡터에 평행한 결정 영역을 갖는 산화물 반도체를 포함하는 스퍼터링 타겟을 용이하게 얻을 수 있다. MOY 원료를 GaOY 원료 대신에 사용하는 경우에도, InOX 원료, MOY 원료 및 ZnOZ 원료의 비는 몰 비로 2:2:1, 8:4:3, 3:1:1, 1:1:1, 4:2:3, 1:1:2, 3:1:4 또는 3:1:2임을 알아야 한다.
미리 결정된 비로 혼합된 InOX 원료, GaOY 원료 및 ZnOZ 원료의 혼합 재료의 제1 소성을 수행하여 In-Ga-Zn-O 화합물을 얻는다(단계 S102).
다음으로, 화합물을 분쇄하여 화합물 분말(5002)을 얻는다(단계 S103).
In-Ga-Zn-O 화합물은 c축 방향에 수직인 방향에서 보아 층 형태의 다수의 결정 구조를 포함한다. 따라서, 얻어진 화합물 분말(5002)은 다수의 편평한 플레이트형의 결정 입자를 포함한다.
400℃ 이상 1700℃ 이하, 바람직하게는 900℃ 이상 1500℃ 이하의 온도에서 불활성 분위기, 산화 분위기 또는 감압 분위기에서 제1 소성을 수행한다. 제1 소성은 예컨대 3 분 이상 24 시간 이하, 바람직하게는 30 분 이상 17 시간 이하, 더욱 바람직하게는 30 분 이상 5 시간 이하 동안 수행한다. 제1 소성을 상기 조건 하에서 수행할 경우, 주반응 외의 2차 반응이 억제될 수 있어, 화합물 분말(5002) 중 불순물 농도가 감소하여, c축 방향이 산화물 반도체의 상부 표면의 법선 벡터에 평행한 결정 영역을 갖는 산화물 반도체를 포함하는 스퍼터링 타겟을 용이하게 얻을 수 있다.
상이한 온도 및/또는 상이한 분위기에서 제1 소성을 복수 회 수행할 수 있다. 예컨대, 혼합 재료를 제1 온도에서 제1 분위기에서 우선 유지한 후, 제2 온도에서 제2 분위기에서 유지할 수 있다.
구체적으로는, 제1 분위기는 불활성 분위기 또는 감압 분위기이고 제2 분위기는 산화 분위기인 것이 바람직하다. 이는 혼합 재료에 함유된 불순물이 제1 분위기에서 감소될 때 화합물에 산소 결핍이 생겨서, 얻어진 화합물의 산소 결핍을 제2 분위기에서 감소시키는 것이 바람직하기 때문이다. 후에 설명하지만, 산화물 반도체에서, 수소와 같은 불순물 및 산소 결핍이 운반자의 생성을 일으키며, 이는 산화물 반도체를 포함하는 트랜지스터의 전기 특성의 열화 및 신뢰성을 저하를 가져온다. 따라서, 산화물 반도체의 불순물 및 산소 결핍을 감소시키기 위해, 스퍼터링 타겟의 불순물 및 산소 결핍 자체를 감소시키는 것이 바람직하다.
다음으로, 도 2A에 도시된 바와 같이, 화합물 분말(5002)을 주형(5001) 위에 스프레딩하여 성형한다(단계 S104). 성형은 주형 위에 화합물 분말을 균일하게 스프레딩하는 것을 지칭한다. 예컨대, 화합물 분말을 주형에 도입한 후, 진동을 외부에서 적용하여 화합물 분말을 성형한다. 대안적으로, 화합물 분말을 주형에 도입한 후, 롤러 등을 이용하여 성형을 수행하여 균일한 두께를 얻는다.
다수의 편평한 플레이트형의 결정 입자를 포함하는 화합물 분말(5002)을 주형(5001) 위에 스프레딩하여 성형시, 편평한 평면을 위로 향하게 하여 결정 입자가 배열된다. 따라서, 얻어진 화합물 분말을 스프레딩 및 성형함으로써 c축 방향에 수직인 방향에서 보아 층 형태의 결정 구조의 비율을 더 증가시킬 수 있다.
주형(5001)은 금속 또는 산화물로 형성시킬 수 있으며, 이의 상부 형상은 직사각형 또는 원형이다.
다음으로, 화합물 분말(5002)에 대해 제2 소성을 수행한다(단계 S105). 그 후, 화합물 분말(5002)에 대해 제1 압력 처리를 수행하고, 이를 제2 소성하여(단계 S106), 화합물 막(5012)을 얻는다(도 2B 참조). 제2 소성은 제1 소성과 유사한 조건 하에서 수행한다. 제2 소성을 수행함으로써 화합물의 결정화도를 향상시킬 수 있다.
화합물 분말(5002)을 압착할 수 있는 한, 제1 압력 처리는 임의의 방식으로 수행할 수 있음을 알아야 한다. 예컨대, 주형(5001)으로서 동일 종의 재료로 형성된 물질을 사용할 수 있다. 대안적으로, 화합물 분말(5002)을 압축 공기를 이용하여 고압 하에서 압착할 수 있다. 게다가, 공지된 기술을 이용하여 제1 압력 처리를 수행할 수 있다. 제1 압력 처리를 제2 소성과 동일 회수 수행할 수 있음을 알아야 한다.
제1 압력 처리 후 평탄화 처리를 수행할 수 있다. 평탄화 처리로서, 화학적 기계적 연마(CMP) 처리 등을 이용할 수 있다.
이러한 방식으로 얻어진 화합물 막(5012)은 c축 방향이 화합물 막(5012)의 상부 표면의 법선 벡터에 평행한 결정 영역의 비율이 높다.
다음으로, 얻어진 화합물 막(5012)의 두께를 확인한다(단계 S107). 나중에 설명하는 바와 같이, 화합물 막(5012)이 원하는 두께를 가질 경우[플레이트형 화합물(5032)이 얻어질 경우], 제조 방법은 단계 S113으로 진행되어, 플레이트형 화합물(5032)을 백킹 플레이트(5003)에 부착한다. 백킹 플레이트에 대해서는, 전도성이 높고 열 발산 특성이 높은 금속 재료(예컨대, Cu)를 사용한다. 백킹 플레이트에 형성된 수로를 통과하는 물을 냉각시켜 스퍼터링 타겟을 냉각시키는 것이 바람직하다. 또한, 백킹 플레이트와 스퍼터링 타겟 사이의 접착성을 개선하기 위해, 백킹 플레이트 및 스퍼터링 타겟을 충분히 높은 열 전도율 및 낮은 융점을 갖는 금속(예컨대 In)으로 그 사이의 공간 없이 서로 부착한다.
단계 107 동안 화합물 막(5012)의 두께가 원하는 두께보다 작은 것으로 결정될 때, 화합물 분말(5002)을 도 2C에 도시된 바와 같이 화합물 막(5012) 위에 스프레딩하고 성형한다(단계 S104).
다음으로, 주형(5001)을 포함하여 화합물 분말(5002) 및 화합물 막(5012)에 대해 제3 소성을 수행한다(단계 S105). 그 후, 제3 소성을 거친 화합물 분말(5002) 및 화합물 막(5012)에 대해 제2 압력 처리를 수행하여(단계 S106), 화합물 막(5012)의 두께보다 큰 두께를 갖는 화합물 막(5012)을 얻는다(도 2D 참조). 씨드 결정으로서 작용하는 화합물 막(5012)의 결정 성장을 통해 화합물 막(5022)을 얻고; 이에 따라, 화합물 막(5022)은 c축 방향이 화합물 막(5012)의 상부 표면의 법선 벡터에 평행한 결정 영역의 비율이 높다.
제3 소성을 수행함으로써 화합물 분말 및 화합물 막의 결정화도를 향상시킬 수 있다. 제3 소성은 제1 소성과 유사한 조건 하에서 수행한다.
제1 압력 처리와 유사한 조건 하에서 제2 압력 처리를 수행한다. 제2 압력 처리를 통해, 얻어진 화합물 막(5022)의 결정 정렬을 화합물 막(5012)에 비해 점차 개선시킨다. 즉, 화합물 막(5022)은 화합물 막(5022)의 상부 표면의 법선 벡터에 평행한 결정 영역의 비율이 훨씬 높다. 이는, 편평한 플레이트형의 결정 입자가 제2 압력 처리에 의해 편평한 평면이 위로 향하도록 배열되기 때문이다. 제2 압력 처리를 제3 소성과 동일 회수 수행할 수 있음을 알아야 한다.
재차, 얻어진 화합물 막(5022)의 두께를 확인한다(단계 S107).
상기 설명한 바와 같이, 결정 정렬이 개선되면서 화합물 막의 두께를 점차 증가시킬 수 있다.
화합물 막의 두께를 n 회(n은 자연수임) 증가시키는 이들 단계를 반복함으로써, 원하는 두께(t), 예컨대 2 mm 이상 20 mm 이하, 바람직하게는 3 mm 이상 20 mm 이하를 갖는 플레이트형 화합물(5032)을 얻을 수 있다(도 2E 참조).
그 후, 평탄화 처리를 수행할 수 있다.
다음으로, 얻어진 플레이트형 화합물(5032)을 도 4A에 도시된 바와 같이 백킹 플레이트(5003)에 부착한다(단계 S113). In과 같은 저융점 재료를 백킹 플레이트(5003)의 표면 상의 접착제로서 제공할 수 있음을 알아야 한다. 상기 방식으로, c축 방향이 산화물 반도체의 상부 표면의 법선 벡터에 평행한 결정 영역을 갖는 산화물 반도체를 포함하는 스퍼터링 타겟을 형성시킬 수 있다.
대안적으로, 얻어진 플레이트형 화합물(5032)에 대해 제4 소성을 수행하여 플레이트형 화합물(5042)을 얻고, 얻어진 플레이트형 화합물(5042)을 백킹 플레이트(5003)에 부착한다(도 4B 참조). In을 백킹 플레이트(5003)의 표면 상의 접착제로서 제공할 수 있음을 알아야 한다. 제4 소성은 제1 소성과 유사한 조건 하에서 수행한다. 상기 방식으로, c축 방향이 산화물 반도체의 상부 표면의 법선 벡터에 평행한 결정 영역을 갖는 산화물 반도체를 포함하는 스퍼터링 타겟을 형성시킬 수 있다.
유사한 방식으로, 단계 S101 내지 S107과는 상이한 단계를 거치는, 플레이트형 화합물(5032)과 유사한 플레이트형 화합물(5132)의 제조 방법을 도 1 및 도 3A 내지 3D를 참조하여 설명한다.
단계 S102까지의 단계는 동일함을 알아야 하며; 따라서, 설명을 생략한다.
단계 S102에서 얻어진 화합물을 분쇄하여 화합물 분말을 얻는다. 그 후, 화합물 분말을 물, 분산제 및 결합제와 혼합하여 슬러리를 얻는다(단계 S108).
다음으로, 슬러리(5102)를 습기를 투과하는 필터로 피복된 주형(5101)에 붓는다(도 3A 참조). 바닥에 하나 또는 복수의 미세 구멍을 갖는 예컨대 주형(5001)과 유사한 재료로 제조된 주형(5101)을 제공할 수 있다. 복수의 미세 구멍으로, 슬러리를 빠르게 건조시킬 수 있다.
그 후, 슬러리(5102)를 부은 주형(5101)의 바닥에 있는 하나 또는 복수의 미세 구멍 및 필터를 통해 석션을 적용한다(단계 S109). 석션 및 성형을 수행함으로써, 다수의 편평한 플레이트형의 결정 입자를 포함하는 결정 입자를 편평한 평면을 위로 향하게 하여 배열한다.
다음으로, 얻어진 성형체를 건조시키고, 결합제를 제거한다. 건조는 바람직하게는 자연 건조인데, 왜냐하면 성형체가 덜 균열되기 때문이다. 건조 후, 성형체를 300℃ 이상 700℃ 이하의 온도에서 열 처리하여, 자연 건조에 의해 제거될 수 없는 잔류 습기 및 결합제를 제거한다.
다음으로, 건조된 성형체를 소성한다(단계 S110). 소성은 제2 소성과 유사한 조건 하에서 수행한다(단계 S105).
다음으로, 도 3B에 도시된 바와 같이, 소성된 성형체에 대해 압력 처리를 수행하여, 화합물 막(5112)을 얻는다(단계 S111). 얻어진 화합물 막(5112)은 c축 방향이 화합물 막(5112)의 상부 표면의 법선 벡터에 평행한 결정 영역의 비율이 높다. 압력 처리는 제1 압력 처리와 유사한 조건 하에서 수행한다(단계 S106).
그 후, 평탄화 처리를 수행할 수 있다.
다음으로, 얻어진 화합물 막(5112)의 두께를 확인한다(단계 S112). 화합물 막(5112)이 원하는 두께를 가질 경우[플레이트형 화합물(5132)이 얻어질 경우], 제조 방법은 단계 S113로 진행되어, 플레이트형 화합물(5132)을 백킹 플레이트(5003)에 부착한다. 화합물 막(5112)의 두께가 원하는 두께보다 작은 경우의 설명을 하기에 제공한다.
여기서, 화합물 막(5112)의 두께가 원하는 두께보다 작을 경우, 단계 S109를 반복한다. 그 다음, 단계 S109에서 얻은 성형체를 화합물 막(5112)과 중첩하여 소성(단계 S110) 및 압력 처리(단계 S111)를 재차 거치게 하여, 화합물 막(5112)의 두께보다 두꺼운 화합물 막(5122)을 얻을 수 있다(도 3C 참조). 소성은 제3 소성과 유사한 조건 하에서 수행한다. 압력 처리는 제2 압력 처리와 유사한 조건 하에서 수행한다.
상기 단계를 반복함으로써, 원하는 두께를 갖는 플레이트형 화합물(5132)을 얻을 수 있다(도 3D 참조).
그 후, 평탄화 처리를 수행할 수 있다.
또한, 제4 소성과 유사한 소성을 얻어진 플레이트형 화합물(5132)에 대해 수행할 수 있다.
얻어진 플레이트형 화합물(5132)을 백킹 플레이트(5003)에 부착한다(단계 S113).
여기서, 하기 방식으로 얻은 화합물(샘플 A)의 결정 상태가 나타난다. In2O3 원료, Ga2O3 원료 및 ZnO 원료를 혼합하고 분쇄하여 슬러리를 얻고; 슬러리체를 성형, 건조 및 탈기한 후; 산소 분위기에서 1400℃에서 소성을 수행하였다.
전자 후방 산란 회절(EBSD) 패턴에 의해 샘플 A의 표면 결정 상태를 평가하였다. 도 5A는 이미지 품질 맵을 도시하고, 도 5B는 역극점도(inverse pole figure) 컬러 맵을 도시한다.
EBSD에 의해 샘플 A의 하기 포인트를 발견하였다; 샘플 A는 다결정이었고; 보이지는 않았지만, 각각의 결정 입자를 배향 분석에 의해 InGaZnO4 회절 전자빔(Kikuchi lines)의 패턴으로 맵핑할 수 있었으며; 샘플 A는 In2O3 원료, Ga2O3 원료 및 ZnO 원료의 결정 입자를 포함하지 않았다.
다음으로, 샘플 A를 X선 회절(XRD)을 거치게 하여 결정 상태를 평가하였다. Rigaku Corporation 제조의 X선 회절계 ATX-G를 XRD에 사용하였다. XRD의 조건을 하기와 같았다: 스캐닝은 2θ/ω에서 평면외(out-of-plane) 방법에 의해 수행하였고, 스캐닝 범위를 5° 내지 100°로 설정하였으며, 스텝 폭은 0.02°로 설정하였고, 스캐닝 속도는 3.0°/분으로 설정하였다.
도 6에 따르면, 샘플 A는 (009) 평면에서 가장 높은 강도를 갖는 피크를 갖는 InGaZnO4 결정이었다. 이는 샘플 A인 화합물이 c축 방향이 화합물의 상부 표면의 법선 벡터에 평행한 결정 영역의 비율이 높음을 나타낸다.
따라서, 이 구체예에 나타낸 화합물에서, c축 방향 정렬의 속도가 분쇄, 성형, 소성 및 압력 처리를 반복함으로써 점차 증가함이 시사된다.
이러한 방식으로 형성된 스퍼터링 타겟은 높은 밀도를 가질 수 있음을 알아야 한다. 스퍼터링 타겟의 밀도가 증가할 때, 증착되어야 하는 막의 밀도도 증가할 수 있다. 구체적으로는, 스퍼터링 타겟의 상대 밀도를 90% 이상, 바람직하게는 95% 이상, 더욱 바람직하게는 99% 이상으로 설정할 수 있다.
상기 방법에 의해, c축 방향이 산화물 반도체의 상부 표면의 법선 벡터에 평행한 결정 영역을 갖는 고밀도의 산화물 반도체를 포함하는 스퍼터링 타겟을 얻을 수 있다.
[구체예 2]
이 구체예에서는, c축 방향이 산화물 반도체 막의 상부 표면의 법선 벡터에 평행한 결정 영역을 갖는 산화물 반도체 막을 증착시키기 위한 증착 장치를 설명한다.
우선, 증착시에 약간의 불순물의 진입을 허용하는 증착 장치의 구조를 도 7A 및 7B를 참조하여 설명한다.
도 7A는 멀티챔버 증착 장치를 도시한다. 증착 장치는 기판을 유지하기 위한 3개의 카세트 포트(14)를 구비한 기판 공급 챔버(11), 부하 록 챔버(load lock chamber; 12a, 12b), 이송 챔버(13), 기판 가열 챔버(15), 및 증착 챔버(10a, 10b, 10c)를 포함한다. 기판 공급 챔버(11)는 부하 록 챔버(12a, 12b)에 연결되어 있다. 부하 록 챔버(12a, 12b)는 이송 챔버(13)에 연결되어 있다. 기판 가열 챔버(15) 및 증착 챔버(10a, 10b, 10c)는 각각 이송 챔버(13)에만 연결되어 있다. 각각의 챔버가 독립적으로 진공 하에서 유지될 수 있도록 챔버 사이의 부분을 연결하기 위한 게이트 밸브가 제공된다. 도시되지는 않았지만, 이송 챔버(13)는 1 이상의 기판 이송 로봇을 갖는다. 여기서, 기판 가열 챔버(15)는 또한 플라즈마 처리 챔버로서 작용하는 것이 바람직하다. 단일 웨이퍼 멀티챔버 증착 장치를 이용하면, 처리와 처리 사이에 공기에 노출되지 않고 기판을 이송할 수 있고, 기판에 대한 불순물의 흡착을 억제할 수 있다. 또한, 증착, 열 처리 등의 순서는 자유롭게 결정할 수 있다. 증착 챔버의 수, 부하 록 챔버의 수, 및 기판 가열 챔버의 수는 상기에 한정되지 않으며, 공정 또는 배치를 위한 공간에 따라 적절히 결정할 수 있음을 알아야 한다.
도 7A에 도시된 증착 챔버(스퍼터링 챔버) 내부의 배출을 도 8을 참조하여 설명한다. 증착 챔버(10)는 스퍼터링 타겟(32), 및 스퍼터링 타겟을 유지하기 위한 타겟 홀더(34)를 포함한다.
도 8에 도시된 증착 챔버(10)는 게이트 밸브를 통해 이송 챔버(13)에 연결되어 있고, 이송 챔버(13)는 게이트 밸트를 통해 부하 록 챔버(12)에 연결되어 있다.
도 8의 증착 챔버(10)는 질량 흐름 제어기(60)를 통해 정제기(54)에 연결되어 있다. 정제기(54) 및 질량 흐름 제어기(60)는 복수 종의 가스 각각에 대해 제공할 수 있지만, 단 하나의 정제기(54) 및 하나의 질량 흐름 제어기(60)를 간단히 제공하고, 다른 것들은 생략함을 알아야 한다.
도 8의 증착 챔버(10)는 밸브를 통해 저온 펌프(58a)에 연결되어 있다.
도 8의 이송 챔버(13)는 밸브를 통해 저온 펌프(58b)에 연결되어 있다.
도 8의 부하 록 챔버(12)는 밸브를 통해 진공 펌프(59)에 연결되어 있다.
건조 펌프 및 기계적 부스터 펌프가 일련 연결된 진공 펌프(59)를 펌핑할 수 있음을 알아야 한다. 이 경우, 진공 펌프(59)의 기계적 부스터 펌프는 각각 밸브를 통해 증착 챔버(10) 및 이송 챔버(13)에 연결되어 있다. 이러한 구조로, 증착 챔버(10) 내부의 압력이 대기압 내지 저진공(약 0.1 Pa 내지 10 Pa) 범위일 때 진공 펌프(59)를 이용하여 배출을 수행할 수 있고, 그 다음 증착 챔버(10) 내부의 압력이 저진공 내지 고진공(1×10-4 Pa 내지 1×10-7 Pa) 범위일 때 밸브를 스위칭함으로써 저온 펌프(58a 또는 58b)를 이용하여 배출을 수행할 수 있다.
유사한 방식으로, 도 7A의 증착 챔버의 배출 예를 도 9를 참조하여 설명한다.
도 9에 도시된 증착 챔버(10)는 게이트 밸브를 통해 이송 챔버(13)에 연결되어 있고, 이송 챔버(13)는 게이트 밸브를 통해 부하 록 챔버(12)에 연결되어 있다.
도 9의 증착 챔버(10)는 가스 가열 시스템(62)을 통해 질량 흐름 제어기(60)에 연결되어 있고, 가스 가열 시스템(62)은 질량 흐름 제어기(60)를 통해 정제기(54)에 연결되어 있다. 가스 가열 시스템(62)을 이용하면, 증착 챔버(10)에 도입되는 가스를 40℃ 이상 400℃ 이하, 바람직하게는 50℃ 이상 200℃ 이하의 온도로 가열할 수 있다. 가스 가열 시스템(62), 정제기(54) 및 질량 흐름 제어기(60)를 복수 종의 가스 각각에 대해 제공할 수 있지만, 단 하나의 가스 가열 시스템(62), 하나의 정제기(54) 및 하나의 질량 흐름 제어기(60)를 간단히 제공하고, 다른 것들은 생략함을 알아야 한다.
도 9의 증착 챔버(10)는 밸브를 통해 터보 분자 펌프(58c)에 연결되어 있다. 보조 펌프로서, 진공 펌프(59a)가 밸브를 통해 터보 분자 펌프(58c)에 제공됨을 알아야 한다. 진공 펌프(59a)는 진공 펌프(59)와 유사한 구조를 가질 수 있다.
또한, 도 9의 증착 챔버(10)에는 저온 트랩(66)이 제공된다.
터보 분자 펌프(58c)는 크기가 큰 분자를 안정하게 배출할 수 있고, 유지 보수의 빈도가 낮아서, 생산성을 높일 수 있는 반면, 수소 및 물의 배출능이 낮은 것으로 공지되어 있다. 따라서, 물과 같이 비교적 융점이 높은 분자를 배출하는 능력이 큰 저온 트랩(66)이 증착 챔버(10)에 연결되어 있다. 저온 트랩(66)의 냉장고의 온도는 100 K 이하, 바람직하게는 80 K 이하로 설정한다. 저온 트랩(66)이 복수의 냉장고를 포함하는 경우, 각각의 냉장고의 온도를 상이한 온도로 설정하는 것이 바람직한데, 왜냐하면 충분한 배출이 가능하기 때문이다. 예컨대, 제1 단계 냉장고 및 제2 단계 냉장고의 온도를 각각 100 K 이하 및 20 K 이하로 설정할 수 있다.
도 9의 이송 챔버(13)는 각각 밸브를 통해 저온 펌프(58d, 58e)에 연결되어 있다. 하나의 저온 펌프의 경우, 저온 펌프가 재생되는 동안은 배출을 수행할 수 없지만; 평행으로 연결된 2 이상의 저온 폄프의 경우, 저온 펌프 중 하나가 재생 중일 때에도, 나머지 저온 펌프를 이용하여 배출을 수행할 수 있다. 저온 펌프의 재생은 저온 펌프에 포집된 분자의 방출을 위한 처리를 지칭함을 알아야 한다. 분자가 저온 펌프에 너무 많이 포집되면, 저온 펌프의 배출능이 저하되므로; 재생을 정기적으로 수행한다.
도 9의 부하 록 챔버(12)는 각각 밸브를 통해 저온 펌프(58f) 및 진공 펌프(59c)에 연결되어 있다.
진공 펌프(59b)는 각각 밸브를 통해 증착 챔버(10) 및 이송 챔버(13)에 연결되어 있다. 진공 펌프(59b)는 진공 펌프(59)와 유사한 구조를 가질 수 있음을 알아야 한다.
유사한 방식으로, 도 7A의 기판 가열 챔버의 배출 예를 도 10을 참조하여 설명한다.
도 10에 도시된 기판 가열 챔버(15)는 게이트 밸브를 통해 이송 챔버(13)에 연결되어 있다. 게이트 밸브를 통해 부하 록 챔버(12)에 연결되어 있는 이송 챔버(13)를 도면에서 생략함을 알아야 한다. 또한, 부하 록 챔버(12)의 내부는 도 9와 유사한 방식으로 배출한다.
도 10의 기판 가열 챔버(15)는 질량 흐름 제어기(60)를 통해 정제기(54)에 연결되어 있다. 가스의 종류의 수 만큼 많은 정제기(54) 및 질량 흐름 제어기(60)가 제공될 수 있지만, 단 하나의 정제기(54) 및 하나의 질량 흐름 제어기(60)를 간단히 제공하고, 다른 것들은 생략함을 알아야 한다.
도 10의 기판 가열 챔버(15)가 밸브를 통해 진공 펌프(59b)에 연결되어 있다.
기판 가열 챔버(15)에는 복수의 기판이 세팅될 수 있는 스테이지가 제공될 수 있다. 기판 가열 챔버(15)에서는, 예컨대 저항 히터 등을 가열을 위해 사용할 수 있다. 대안적으로, 가열된 가스와 같은 매체로부터의 열 전도 또는 열 방사가 가열을 위해 이용될 수 있다. 예컨대, 고속 열 어닐링(RTA) 장치, 예컨대 가스 고속 열 어닐링(GRTA) 장치 또는 램프 고속 열 어닐링(LRTA) 장치를 이용할 수 있다. LRTA 장치는 할로겐 램프, 금속 할라이드 램프, 크세논 아크 램프, 카본 아크 램프, 고압 나트륨 램프 또는 고압 수은 램프와 같은 램프로부터 방출된 빛(전자파)의 방사에 의해 물체를 가열하는 장치이다. GRTA 장치에서는, 고온 가스를 이용하여 열 처리를 수행한다. 불활성 가스를 가스로서 사용한다.
증착 챔버(10) 및 기판 가열 챔버(15) 각각의 배압은 1×10-4 Pa 이하, 바람직하게는 3×10-5 Pa 이하, 더욱 바람직하게는 1×10-5 Pa 이하임을 알아야 한다.
증착 챔버(10) 및 기판 가열 챔버(15) 각각에서, 질량 대 전하 비(m/z)가 18 이하인 가스 분자의 부분압은 3×10-5 Pa 이하, 바람직하게는 1×10-5 Pa 이하, 더욱 바람직하게는 3×10-6 Pa 이하임을 알아야 한다.
증착 챔버(10) 및 기판 가열 챔버(15) 각각에서, 질량 대 전하 비(m/z)가 28 이하인 가스 분자의 부분압은 3×10-5 Pa 이하, 바람직하게는 1×10-5 Pa 이하, 더욱 바람직하게는 3×10-6 Pa 이하임을 알아야 한다.
증착 챔버(10) 및 기판 가열 챔버(15) 각각에서, 질량 대 전하 비(m/z)가 44 이하인 가스 분자의 부분압은 3×10-5 Pa 이하, 바람직하게는 1×10-5 Pa 이하, 더욱 바람직하게는 3×10-6 Pa 이하임을 알아야 한다.
또한, 증착 챔버(10) 및 기판 가열 챔버(15) 각각에서, 누출 속도는 3×10-6 Pa·㎥/s 이하, 바람직하게는 1×10-6 Pa·㎥/s 이하이다.
증착 챔버(10) 및 기판 가열 챔버(15) 각각에서, 질량 대 전하 비(m/z)가 18 이하인 가스 분자의 누출 속도는 1×10-7 Pa·㎥/s 이하, 바람직하게는 3×10-8 Pa·㎥/s 이하이다.
증착 챔버(10) 및 기판 가열 챔버(15) 각각에서, 질량 대 전하 비(m/z)가 28 이하인 가스 분자의 누출 속도는 1×10-5 Pa·㎥/s 이하, 바람직하게는 1×10-6 Pa·㎥/s 이하이다.
증착 챔버(10) 및 기판 가열 챔버(15) 각각에서, 질량 대 전하 비(m/z)가 44 이하인 가스 분자의 누출 속도는 3×10-6 Pa·㎥/s 이하, 바람직하게는 1×10-6 Pa·㎥/s 이하이다.
총압 및 부분압은 질량 분석기를 이용하여 측정할 수 있음을 알아야 한다. 예컨대, ULVAC, Inc. 제조의 Qulee CGM-051, 4중극 질량 분석기(Q-mass로도 지칭함)를 이용할 수 있다. 누출 속도는 질량 분석기를 이용하여 측정된 총압 및 부분압으로부터 도출할 수 있다.
누출 속도는 외부 누출 및 내부 누출에 따라 달라진다. 내부 누출은 미세 구멍, 밀봉 결함 등을 통한 진공 시스템의 외부로부터의 가스의 유입을 지칭한다. 내부 누출은 진공 시스템에서는 밸브와 같은 파티션을 통한 누출로 인한 것이거나, 또는 내부 부재로부터 방출된 가스로 인한 것이다. 누출 속도를 상기 값 이하로 설정하기 위해 외부 누출 및 내부 누출 모두의 측면에서 대책을 세울 필요가 있다.
예컨대, 증착 챔버의 개방/폐쇄 부분을 금속 개스킷으로 밀봉할 수 있다. 금속 캐스킷으로서는, 불화철, 산화알루미늄 또는 산화크롬으로 피복된 금속 재료를 사용하는 것이 바람직하다. 금속 개스킷은 O 링보다 접착력이 커서 외부 누출의 감소를 가져온다. 또한, 패시브 상태인 불화철, 산화알루미늄, 산화크롬 등으로 피복된 금속 재료를 사용하면, 금속 개스킷으로부터 방출된 불순물을 함유하는 가스의 방출이 억제되어, 내부 유출을 감소시킬 수 있다.
증착 장치의 부재로서, 더 소량의 불순물을 함유하는 가스를 방출하는 알루미늄, 크롬, 티탄, 지르코늄, 니켈 또는 바나듐을 사용한다. 대안적으로, 상기 재료로 피복된 철, 크롬, 니켈 등을 포함하는 합금 재료를 사용할 수 있다. 철, 크롬, 니켈 등을 포함하는 합금 재료는 강성이고, 내열성이어서, 가공에 적절하다. 여기서, 표면적을 감소시키기 위해 연마 등에 의해 부재의 표면 불균일성을 감소시킬 때, 가스의 방출을 감소시킬 수 있다.
대안적으로, 증착 장치의 상기 부재를 불화철, 산화알루미늄, 산화크롬 등으로 피복할 수 있다.
증착 장치의 부재는 바람직하게는 가능할 경우 금속 재료만을 사용하여 형성시킨다. 예컨대, 석영 등을 사용하여 형성된 투시창을 제공할 경우, 표면을 바람직하게는 불화철, 산화알루미늄, 산화크롬 등으로 피복하여 가스의 방출을 억제한다.
증착 가스를 도입하기 직전에 정제기를 제공할 경우, 정제기와 증착 챔버 사이의 파이프의 길이는 10 m 이하, 바람직하게는 5 m 이하, 더욱 바람직하게는 1 m 이하이다. 파이프의 길이가 10 m 이하, 5 m 이하 또는 1 m 이하일 경우, 파이프로부터의 가스의 방출 효과가 이에 따라 감소될 수 있다.
증착 가스에 대한 파이프로서, 내부가 불화철, 산화알루미늄, 산화크롬 등으로 피복된 금속 파이프를 사용할 수 있다. 상기 파이프를 사용하면, 불순물을 함유하는 방출 가스량이 적어, 증착 가스에의 불순물의 진입을 예컨대 SUS316L-EP 파이프에 비해 감소시킬 수 있다. 또한, 고성능 초컴팩트 금속 개스킷 조인트(UPG 조인트)를 파이프의 조인트로서 사용할 수 있다. 파이프의 모든 재료가 금속 재료인 구조가 바람직한데, 왜냐하면 생성된 방출 가스 또는 외부 누출의 효과를 수지 등이 사용된 구조에 비해 감소시킬 수 있기 때문이다.
흡착물이 증착 챔버에 존재할 경우, 흡착물은 증착 챔버 내 압력에 영향을 미치지 않는데, 왜냐하면 이는 내벽 등에 흡착되기 때문이며; 그러나, 흡착물은 증착 챔버의 내부가 배출될 때 가스를 방출시킨다. 따라서, 누출 속도와 배출 속도 사이의 상관 관계는 없지만, 증착 챔버에 존재하는 흡착물을 가능한 한 많이 탈착시키고, 고배출능을 갖는 펌프를 사용하여 사전에 배출을 수행하는 것이 중요하다. 증착 챔버는 흡착물의 탈착을 촉진시키도록 소성할 수 있음을 알아야 한다. 소성에 의해, 흡착물의 탈착 속도를 약 10 배 증가시킬 수 있다. 소성은 100℃ 내지 450℃ 범위의 온도에서 수행할 수 있다. 이 때, 불활성 가스가 증착 챔버에 도입되면서 흡착물이 제거될 때, 배출에 의해 간단히 탈착되기 어려운 물 등의 탈착 속도를 더 증가시킬 수 있다. 도입되는 불활성 가스를 실질적으로 증착 챔버의 소성 온도와 동일한 온도로 가열할 때, 흡착물의 탈착 속도를 더 증가시킬 수 있다. 여기서, 희가스를 바람직하게는 불활성 가스로서 사용한다. 증착되는 막의 종류에 따라, 산소 등을 불활성 가스 대신에 사용할 수 있다. 예컨대, 산화물을 증착시키는 경우, 산화물의 주성분인 산소를 사용하는 것이 일부 경우 바람직하다.
대안적으로, 증착 챔버 내부를 배출하기 위한 처리는 바람직하게는 가열된 산소 가스, 가열된 희가스와 같은 가열된 불활성 가스 등을 도입한 후에 특정 기간 동안 수행하여 증착 챔버 내 압력을 증가시킨다. 가열된 가스의 도입으로 증착 챔버 내 흡착물을 탈착할 수 있으며, 증착 챔버에 존재하는 불순물을 감소시킬 수 있다. 이 처리를 2 회 이상 30 회 이하, 바람직하게는 5 회 이상 15 회 이하 반복시 유리한 효과가 달성될 수 있음을 알아야 한다. 구체적으로는, 40℃ 내지 400℃, 바람직하게는 50℃ 내지 200℃ 범위의 온도에서, 불활성 가스, 산소 등을 증착 챔버에 공급하여, 내부 압력을 1 분 이상 300 분 이하, 바람직하게는 5 분 이상 120 분 이하 동안 0.1 Pa 내지 10 kPa, 바람직하게는 1 Pa 내지 1 kPa, 더욱 바람직하게는 5 Pa 내지 100 Pa 범위로 유지할 수 있다. 그 후, 증착 챔버의 내부를 5 분 이상 300 분 이하, 바람직하게는 10 분 이상 120 분 이하 동안 배출한다.
모조(dummy) 증착에 의해서도 흡착물의 탈착 속도를 더 증가시킬 수 있다. 여기서, 모조 증착은 증착 챔버 내 불순물 및 증착 챔버의 내벽 상의 흡착물이 막에 한정되도록, 막을 모조 기판 및 증착 챔버의 내벽에 증착시키는 스퍼터링 방법 등에 의한 모조 기판 상의 증착을 지칭한다. 모조 기판으로서, 더 적은 양의 가스를 방출하는 재료를 사용하는 것이 바람직하며, 예컨대 나중에 설명하는 기판(100)과 유사한 재료를 사용할 수 있다. 모조 증착을 수행함으로써, 증착시켜야 할 막 중 불순물 농도를 감소시킬 수 있다. 모조 증착은 증착 챔버의 소성과 동일 회수 수행할 수 있음을 알아야 한다.
도 7B는 도 7A와 상이한 구조를 갖는 증착 장치를 도시한다. 증착 장치는 부하 록 챔버(22a), 기판 가열 챔버(25), 증착 챔버(20a, 20b), 및 부하 록 챔버(22b)를 포함한다. 부하 록 챔버(22a)는 기판 가열 챔버(25)에 연결되어 있다. 기판 가열 챔버(25)는 증착 챔버(20a)에 연결되어 있다. 증착 챔버(20a)는 증착 챔버(20b)에 연결되어 있다. 증착 챔버(20a)는 부하 록 챔버(22b)에 연결되어 있다. 각각의 챔버가 독립적으로 진공 상태로 유지될 수 있도록, 챔버 사이의 부분을 연결하기 위한 게이트 밸브가 제공된다. 증착 챔버(20a, 20b)는 도 7A의 증착 챔버(10a, 10b, 10c)와 유사한 구조를 가짐을 알아야 한다. 기판 가열 챔버(25)는 도 7A의 기판 가열 챔버(15)와 유사한 구조를 갖는다. 기판은 도 7B에서 화살표로 표시된 일방향으로만 이송되고, 기판에 대한 입구 및 출구는 상이하다. 도 7A의 단일 웨이퍼 멀티챔버 증착 장치와는 달리, 이송 챔버가 없으며, 따라서 족문을 감소시킬 수 있다. 증착 챔버의 수, 부하 록 챔버의 수, 및 기판 가열 챔버의 수는 상기에 한정되지 않으며, 공정 또는 배치를 위한 공간에 따라 적절히 결정할 수 있음을 알아야 한다. 예컨대, 증착 챔버(20b)를 생략할 수 있거나, 증착 챔버(20b)에 연결되어 있는 제2 기판 가열 챔버 또는 제3 증착 챔버를 제공할 수 있다.
상기 증착 장치를 이용하여 산화물 반도체 막을 증착시킬 때, 산화물 반도체 막에의 불순물의 진입을 억제할 수 있다. 또한, 상기 증착 장치를 이용하여 산화물 반도체 막과 접촉하는 막을 증착시킬 때, 불순물과 접속하는 막으로부터 산화물 반도체 막에의 불순물의 진입을 억제할 수 있다.
다음으로, c축 방향이 산화물 반도체 막의 상부 표면의 법선 벡터에 평행한 결정 영역을 갖는 산화물 반도체 막의 증착 방법을 설명한다.
산화물 반도체 막은 구체예 1에 설명한, c축 방향이 산화물 반도체의 상부 표면의 법선 벡터에 평행한 결정 영역을 갖는 산화물 반도체를 포함하는 스퍼터링 타겟을 사용하여 증착시킨다.
스퍼터링 타겟의 표면 온도는 100℃ 이하, 바람직하게는 50℃ 이하, 더욱 바람직하게는 대략 실온으로 설정한다. 대형 기판을 위한 스퍼터링 장치에서는, 대형 스퍼터링 타겟을 종종 사용한다. 그러나, 접합 없이 대형 기판에 스퍼터링 타겟을 형성하는 것은 어렵다. 사실, 큰 형상을 얻기 위해서는 복수의 스퍼터링 타겟을 가능한 한 그 사이의 간격이 없도록 배열하지만, 아주 작은 공간이 생기는 것은 불가피하다. 스퍼터링 타겟이 표면 온도가 증가하면, 종종 Zn 등이 이러한 아주 작은 공간으로부터 기화되어, 공간이 점차 팽창할 수도 있다. 공간이 팽창하면, 백킹 플레이트의 재료 또는 접착에 사용된 재료가 스퍼터링되어 불순물 농도를 증가시킬 수 있다. 따라서, 스퍼터링 타겟은 충분히 냉각되는 것이 바람직하다.
구체적으로는, 백킹 플레이트로서, 전도성이 높고 열 발산 특성이 높은 금속 재료(구체적으로는 Cu)를 사용한다. 백킹 플레이트에 형성된 수로를 통해 충분량의 수류를 냉각시켜 스퍼터링 타겟을 효율적으로 냉각시킬 수 있다. 여기서, 스퍼터링 타겟의 크기에 따라 달라지는 충분량의 물의 냉각은 예컨대 직경이 300 mm인 원형 타겟의 경우 3 L/분 이상, 5 L/분 이상, 또는 10 L/분 이상으로 설정한다.
여기서, 원자 비 In:Ga:Zn=1:1:1인 In-Ga-Zn-O 화합물의 결정과 아르곤 원자의 충돌은 종래의 분자 역학 시뮬레이션에 의해 평가하였으며, 이의 결과를 도 44에 나타낸다.
시뮬레이션을 위해, Fujitsu Limited 제조의 Materials Explorer 5.0을 사용하였고, 온도, 시간 단계 크기 및 단계의 수를 각각 300 K, 0.01 fs 및 1,000만 회로 설정하였다.
시뮬레이션을 위해, 2688개 원자를 포함하는 In-Ga-Zn-O 화합물의 단결정을 사용하였음을 알아야 한다. 에너지가 300 eV인 아르곤 원자를 단결정의 c축 방향에 평행한 방향으로부터 충돌시켰다. 도 44에 도시된 고정층은 원자의 위치가 이동되는 것을 방지하는 층이다. 도 44에서 온도 제어층은 온도가 고정 온도(300 K)로 항상 설정된 층이다.
도 44는 아르곤 원자의 충돌 전 상태 및 충돌 100 피코초 후 상태를 도시한다.
도 44는 아르곤 원자의 충돌 100 피코초 후 a-b 평면을 따라 In-Ga-Zn-O 화합물의 결정이 분할되는 것을 도시한다. 구체적으로는, 결정은 Ga 및 Zn을 포함하는 평면을 따라 분할된다.
즉, 이온이 스퍼터링 타겟의 표면과 충돌시, 스퍼터링 타겟에 포함된 결정 영역은 a-b 평면을 따라 분할되며, 편평한 플레이트형의 스퍼터링된 입자가 스퍼터링 타겟으로부터 분리된다.
산화물 반도체 막은 100℃ 이상 600℃ 이하, 바람직하게는 150℃ 이상 550℃ 이하, 더욱 바람직하게는 200℃ 이상 500℃ 이하의 기판 온도로 산소 분위기에서 증착시킨다. 산화물 반도체 막의 두께는 1 nm 이상 40 nm 이하, 바람직하게는 3 nm 이상 20 nm 이하이다. 증착시 기판 온도가 높을수록, 얻어진 산화물 반도체 막의 불순물 농도는 낮아진다. 또한, 증착 표면 상의 스퍼터링된 입자의 이동이 일어날 수 있으며; 따라서, 산화물 반도체 막 내 원자 배열을 순서화하여 이의 밀도를 증가시켜, 다결정 산화물 반도체 막 또는 CAAS-OS 막을 용이하게 형성시킨다. 또한, 증착에 산소 분위기를 이용할 경우, 플라즈마 손실이 경감되고 희가스 원자와 같은 과잉 원자가 산화물 반도체 막에 포함되지 않아서, 다결정 산화물 반도체 막 또는 CAAC-OS 막을 형성시킬 수 있다. 산소 가스 및 희가스를 포함하는 혼합 분위기를 사용할 수 있음을 알아야 한다. 이 경우, 산소 가스의 %는 30 부피% 이상, 바람직하게는 50 부피% 이상, 더욱 바람직하게는 80 부피% 이상으로 설정한다. 산화물 반도체 막의 두께가 작을수록, 트랜지스터가 더 짧은 채널 길이를 가질 때 임계 전위가 마이너스 방향으로 이동하는 현상이 억제된다. 그러나, 산화물 반도체 막이 너무 얇을 경우, 산화물 반도체 막은 계면 산란에 의해 상당히 영향을 받을 수 있으므로; 전계 효과 이동도를 감소시킬 수도 있다.
스퍼터링 타겟이 Zn을 포함하는 경우, 산소 분위기에서의 증착에 의해 플라즈마 손실이 경감되며; 따라서, Zn이 기화하지 않을 수 있는 막을 얻을 수 있음을 알아야 한다.
증착 압력이 0.8 Pa 이하, 바람직하게는 0.4 Pa 이하인 조건 하에서 산화물 반도체 막을 증착시키며, 스퍼터링 타겟과 기판 사이의 거리는 40 mm 이하, 바람직하게는 25 mm 이하이다. 산화물 반도체 막을 이러한 조건 하에서 증착시킬 경우, 스퍼터링된 입자와 다른 스퍼터링된 입자, 가스 분자 또는 이온 사이의 충돌 빈도가 감소될 수 있다. 즉, 증착 압력에 따라, 스퍼터링 타겟과 기판 사이의 거리가 스퍼터링된 입자, 가스 분자 또는 이온의 평균 자유 경로보다 짧아져서, 막에의 불순물의 진입을 감소시킬 수 있다.
예컨대, 압력이 0.4 Pa이고 온도가 25℃(절대 온도는 298 K임)일 때, 수소 분자(H2)는 평균 자유 경로가 48.7 mm이고, 헬륨 분자(He)는 평균 자유 경로가 57.9 mm이며, 물 분자(H2O)는 평균 자유 경로가 31.3 mm이고, 에탄 분자(CH4)는 평균 자유 경로가 13.2 mm이며, 네온 분자(Ne)는 평균 자유 경로가 42.3 mm이고, 질소 분자(N2)는 평균 자유 경로가 23.2 mm이고, 일산화탄소 분자(CO)는 평균 자유 경로가 16.0 mm이고, 산소 분자(O2)는 평균 자유 경로가 26.4 mm이고, 아르곤 분자(Ar)는 평균 자유 경로가 28.3 mm이며, 이산화탄소 분자(CO2)는 평균 자유 경로가 10.9 mm이고, 크립톤 분자(Kr)는 평균 자유 경로가 13.4 mm이고, 크세논 분자(Xe)는 평균 자유 경로가 9.6 mm이다. 압력을 2 배로 하면 평균 자유 경로가 1/2이 되고, 절대 온도를 2 배로 하면 평균 자유 경로가 2배가 됨을 알아야 한다.
평균 자유 경로는 압력, 온도 및 분자의 직경에 따라 달라진다. 압력 및 온도가 일정할 경우, 분자의 직경이 커지면, 평균 자유 경로는 짧아진다. 하기 분자의 직경은 하기와 같음을 알아야 한다: H2: 0.218 nm; He: 0.200 nm; H2O: 0.272 nm; CH4: 0.419 nm; Ne: 0.234 nm; N2: 0.316 nm; CO: 0.380 nm; O2: 0.296 nm; Ar: 0.286 nm; CO2: 0.460 nm; Kr: 0.415 nm; 및 Xe: 0.491 nm.
따라서, 분자의 직경이 커지면, 평균 자유 경로가 짧아지고 분자가 막에 진입시 분자의 큰 직경으로 인해 결정 영역의 성장이 억제된다. 이러한 이유로, 예컨대 직경이 Ar보다 큰 분자는 불순물로서 작용할 수도 있다고 할 수 있다.
여기서, In-Ga-Zn-O 결정의 층 사이에 CO2가 첨가되는 경우에 결정 구조가 유지될 수 있는지의 여부를 종래의 분자 역학 시뮬레이션에 의해 평가하였다.
도 26은 In-Ga-Zn-O 결정의 개략도이다. 여기서, CO2를 도 26의 화살표로 표시된 층에 첨가하였다. In-Ga-Zn-O 결정 중 모든 원자에 대한 CO2의 첨가율은 0.07%(5.19×1019/㎤), 0.15%(1.04×1020/㎤), 0.22%(1.65×1020/㎤), 0.30%(2.08×1020/㎤), 0.37%(2.60×1020/㎤), 0.44%(3.11×1020/㎤), 0.52%(3.63×1020/㎤), 0.59%(4.15×1020/㎤), 또는 0.67%(4.67×1020/㎤)였다.
시뮬레이션을 위해, Fujitsu Limited 제조의 Materials Explorer 5.0을 사용하였고, 온도, 압력, 시간 단계 크기 및 단계의 수는 각각 298 K, 1 대기압, 0.2 fs 및 500만 회였다.
그 결과, CO2의 첨가율이 0.07% 내지 0.52%일 경우, In-Ga-Zn-O 결정이 유지된 반면, CO2의 첨가율이 0.59% 내지 0.67%일 경우, In-Ga-Zn-O 결정이 유지될 수 없었다.
이 결과는, In-Ga-Zn-O 결정을 얻을 수 있기 위해서는, In-Ga-Zn-O 결정 중 모든 원자에 대한 CO2의 비율이 0.52% 이하 또는 0.59% 미만일 필요가 있음을 시사한다.
다음으로, 열 처리를 수행한다. 열 처리는 감압 분위기, 불활성 분위기 또는 산화 분위기에서 수행한다. 열 처리에 의해, 산화물 반도체 막 중 불순물 농도를 감소시킬 수 있다.
감압 분위기 또는 불활성 분위기에서 열 처리를 수행한 후, 온도를 유지한 채로 분위기를 산화 분위기로 바꾸어 열 처리를 더 수행하는 방식으로 열 처리를 수행하는 것이 바람직하다. 열 처리를 감압 분위기 또는 불활성 분위기에서 수행하는 경우, 산화물 반도체 막 중 불순물 농도를 감소시킬 수 있지만; 동시에 산소 결핍이 생긴다. 산화 분위기에서의 열 처리에 의해, 산소 결핍의 발생을 감소시킬 수 있다.
증착시의 기판 가열 외에, 증착 후 산화물 반도체 막에 대해 열 처리를 수행할 경우, 막 중 불순물 농도를 감소시킬 수 있다.
구체적으로는, 2차 이온 질량 분광법(SIMS)에 의해 측정되는 산화물 반도체 막 중 수소의 농도를 5×1019 원자/㎤ 이하, 바람직하게는 5×1018 원자/㎤ 이하, 더욱 바람직하게는 1×1018 원자/㎤ 이하, 더더욱 바람직하게는 5×1017 원자/㎤ 이하로 설정할 수 있다.
SIMS에 의해 측정된 산화물 반도체 막 중 질소의 농도를 5×1019 원자/㎤ 이하, 바람직하게는 5×1018 원자/㎤ 이하, 더욱 바람직하게는 1×1018 원자/㎤ 이하, 더더욱 바람직하게는 5×1017 원자/㎤ 이하로 설정할 수 있다.
SIMS에 의해 측정된 산화물 반도체 막 중 탄소의 농도를 5×1019 원자/㎤ 이하, 바람직하게는 5×1018 원자/㎤ 이하, 더욱 바람직하게는 1×1018 원자/㎤ 이하, 더더욱 바람직하게는 5×1017 원자/㎤ 이하로 설정할 수 있다.
산화물 반도체 막으로부터 방출된 하기 가스 분자 각각의 양은 열 탈착 분광법(TDS) 분석에 의해 측정시 1×1019/㎤ 이하, 바람직하게는 1×1018/㎤ 이하이다: 질량 대 전하 비(m/z)가 2인 가스 분자(예컨대 물 분자), 질량 대 전하 비(m/z)가 18인 가스 분자, 질량 대 전하 비(m/z)가 28인 가스 분자, 및 질량 대 전하 비(m/z)가 44인 가스 분자.
하기에 설명하는 방출된 산소 원자의 양의 측정 방법은 TDS 분석을 이용하는 방출량의 측정 방법을 참조한다.
여기서, 이 구체예에서 설명한 증착 장치의 증착 챔버 내 산화물 반도체 막의 증착시의 각각의 분자의 부분 압력을 설명한다. 증착시의 총 압력 및 부분 압력을 ULVAC, Inc. 제조의 Qulee CGM-051, 4중극 질량 분석기를 이용하여 측정하였다.
산화물 반도체 막은 기판 온도가 150℃, 원자 비 In:Ga:Zn=1:1:1인 In-Ga-Zn-O 화합물을 스퍼터링 타겟으로서 사용하고, 증착 가스는 50 sccm의 아르곤 및 50 sccm의 산소이며, 전력은 9 kW(AC)이고, 타겟과 기판 사이의 거리는 150 mm인 조건 하에서 증착시킨다.
도 45는 증착 시작 100 초 후 달성된 하기 압력을 도시한다: 총 압력, 질량 대 전하 비(m/z)가 2일 때 부분 압력, 질량 대 전하 비(m/z)가 18일 때 부분 압력, 질량 대 전하 비(m/z)가 28일 때 부분 압력, 질량 대 전하 비(m/z)가 40일 때 부분 압력, 및 질량 대 전하 비(m/z)가 44일 때 부분 압력.
도 45는 이 구체예에서 설명한 증착 장치를 사용한 경우, 증착시에 질량 대 전하 비(m/z)가 2일 때 부분 압력, 질량 대 전하 비(m/z)가 18일 때 부분 압력, 질량 대 전하 비(m/z)가 28일 때 부분 압력, 및 질량 대 전하 비(m/z)가 44일 때 부분 압력이 각각 1.5×10-4 Pa, 5×10-5 Pa, 3×10-5 Pa 및 8×10-5 Pa임을 나타내는데, 이는 순차적으로 작아지며, 불순물의 진입이 증착시에 일어나지 않을 것으로 보인다.
상기 설명한 바와 같은 증착 장치를 사용하면, c축 방향이 산화물 반도체 막의 상부 표면의 법선 벡터에 평행한 결정 영역을 갖는 산화물 반도체 막을 얻을 수 있다. c축 방향이 산화물 반도체 막의 상부 표면의 법선 벡터에 평행한 결정 영역을 갖는 산화물 반도체 막은 우수한 반도체 특성을 가지므로, 이러한 산화물 반도체 막을 사용하여 형성된 트랜지스터는 높은 신뢰성을 달성할 수 있다.
이 구체예를 다른 구체예 중 임의의 것과 적절히 조합하여 실행할 수 있다.
[구체예 3]
구체예 1에서 설명한 스퍼터링 타겟을 사용하여 증착시킨 산화물 반도체 막을 사용하여 형성된 트랜지스터 및 구체예 2에서 설명한 증착 장치를 도 11A 및 11B, 도 12A 및 12B, 도 13A 및 13B, 도 14A 및 14B, 도 15A 내지 15C, 및 도 16A 및 16B를 참조하여 설명한다.
도 11A 및 11B, 도 12A 및 12B, 도 13A 및 13B, 및 도 14A 및 14B에 도시된 트랜지스터는 생산성이 우수한데, 왜냐하면 포토리소그래피 공정의 수가 적기 때문이다. 도 11A 및 11B, 도 12A 및 12B, 도 13A 및 13B, 및 도 14A 및 14B에서 트랜지스터는 바람직하게는 예컨대 비교적 크기가 큰 트랜지스터를 필요로 하는 표시 소자에 사용된다.
우선, 도 11A 및 11B의 트랜지스터의 구조를 설명한다. 도 11A는 트랜지스터의 상면도이다. 도 11B는 도 11A의 일점쇄선 A-B를 따라 취한 단면도이다.
도 11B의 트랜지스터는 기판(100). 기판(100) 위에 제공된 베이스 절연막(102), 베이스 절연막(102) 위에 제공된 산화물 반도체 막(106), 산화물 반도체 막(106) 위에 제공되고 이와 적어도 부분적으로 접촉되어 있는 한 쌍의 전극(116), 산화물 반도체 막(106) 및 한 쌍의 전극(116)을 피복하기 위해 제공된 게이트 절연막(112), 및 사이에 게이트 절연막(112)이 제공되고 산화물 반도체 막(106)과 중첩되도록 제공된 게이트 전극(104)을 포함한다.
여기서, 산화물 반도체 막(106)은 구체예 1에서 설명한 c축 방향이 산화물 반도체의 상부 표면의 법선 벡터에 평행한 결정 영역을 갖는 산화물 반도체를 포함하는 스퍼터링 타겟을 사용하여 증착시킨다. 또한, 산화물 반도체 막(106)은 구체예 2에서 설명한 증착 장치를 사용하여 증착시킨다.
산화물 반도체 막(106)의 두께는 1 nm 이상 50 nm 이하, 바람직하게는 3 nm 이상 20 nm 이하이다. 특히 트랜지스터의 채널 길이가 30 nm 이하이고 산화물 반도체 막(106)의 두께가 약 5 nm인 경우에는, 트랜지스터가 더 짧은 채널 길이를 가질 때 임계 전위가 마이너스 방향으로 이동되는 현상을 억제할 수 있어서, 안정한 전기 특성을 얻을 수 있다.
산화물 반도체 막(106)은 바람직하게는 적어도 In 및 Zn을 포함한다. 또한, 트랜지스터의 전기 특성의 변동을 감소시킬 수 있도록, 산화물 반도체 막(106)은 In 및 Zn 이외에 Ga, Sn, Hf 또는 Al을 포함하는 것이 바람직하다.
대안적으로, 산화물 반도체 막(106)은 트랜지스터의 전기 특성의 변동을 감소시킬 수 있도록, In 및 Zn 이외에 La, Ce, Pr, Nd, Sm, Eu, Gd, Tb, Dy, Ho, Er, Tm, Yb 및 Lu와 같은 란탄족 2 종 이상을 포함할 수 있다.
산화물 반도체 막(106)으로서, In-Ga-Zn-O 화합물 대신에, 예컨대 하기 중 임의의 것을 사용할 수 있다: In-Zn-O 화합물, Sn-Zn-O 화합물, Al-Zn-O 화합물, Zn-Mg-O 화합물, Sn-Mg-O 화합물, In-Mg-O 화합물, In-Ga-O 화합물, In-Al-Zn-O 화합물, In-Sn-Zn-O 화합물, Sn-Ga-Zn-O 화합물, Al-Ga-Zn-O 화합물, Sn-Al-Zn-O 화합물, In-Hf-Zn-O 화합물, In-La-Zn-O 화합물, In-Ce-Zn-O 화합물, In-Pr-Zn-O 화합물, In-Nd-Zn-O 화합물, In-Sm-Zn-O 화합물, In-Eu-Zn-O 화합물, In-Gd-Zn-O 화합물, In-Tb-Zn-O 화합물, In-Dy-Zn-O 화합물, In-Ho-Zn-O 화합물, In-Er-Zn-O 화합물, In-Tm-Zn-O 화합물, In-Yb-Zn-O 화합물, In-Lu-Zn-O 화합물, In-Sn-Ga-Zn-O 화합물, In-Hf-Ga-Zn-O 화합물, In-Al-Ga-Zn-O 화합물, In-Sn-Al-Zn-O 화합물, In-Sn-Hf-Zn-O 화합물 및 In-Hf-Al-Zn-O 화합물. 이 경우, 구체예 1에서 설명한 스퍼터링 타겟의 제조 방법을 참조하여 원료를 적절히 변경함으로써 스퍼터링 타겟을 형성시킬 수 있다.
예컨대, In-Sn-Zn-O 화합물을 사용하여 형성된 트랜지스터의 경우 높은 전계 효과 이동도를 비교적 용이하게 달성할 수 있다. 구체적으로는, 트랜지스터는 31 ㎠/Vs 이상, 40 ㎠/Vs 이상, 60 ㎠/Vs 이상, 80 ㎠/Vs 이상, 또는 100 ㎠/Vs 이상의 전계 효과 이동도를 가질 수 있다. In-Sn-Zn-O 화합물 이외의 재료(예컨대 In-Ga-Zn-O 화합물)를 사용하여 형성된 트랜지스터의 경우에도, 결함 밀도를 감소시켜 전계 효과 이동도를 증가시킬 수 있다.
In-Zn-O 화합물을 산화물 반도체 막(106)에 사용하는 경우, In 대 Zn의 원자 비는 0.5:1 내지 50:1, 바람직하게는 1:1 내지 20:1, 더욱 바람직하게는 1.5:1 내지 15:1 범위이다. In 대 Zn의 원자 비가 상기 범위일 경우, 트랜지스터의 전계 효과 이동도가 증가할 수 있다. 여기서, 화합물의 In:Zn:O의 원자 비는 X:Y:Z이며, Z>1.5X+Y를 만족시키는 것이 바람직하다.
화학식 InMO3(ZnO)m(m>0)으로 표시되는 재료를 산화물 반도체 막(106)에 사용할 수 있다. 여기서, M은 Zn, Ga, Al, Mn, Sn, Hf 및 Co에서 선택되는 1 이상의 금속 원소를 나타낸다. 예컨대, M은 Ga, Ga 및 Al, Ga 및 Mn, Ga 및 Co 등일 수 있다.
산화물 반도체 막(106)으로서, 트랜지스터의 오프 상태 전류를 감소시키기 위해 띠 간격이 2.5 eV 이상, 바람직하게는 2.8 eV 이상, 더욱 바람직하게는 3.0 eV 이상인 재료를 선택한다.
불순물 농도가 상당히 낮도록, 알칼리 금속, 알칼리 토금속 등을 산화물 반도체 막(106)으로부터 감소시키는 것이 바람직함을 알아야 한다. 산화물 반도체 막(106)이 상기 불순물 중 임의의 것을 포함하는 경우, 불순물에 의해 형성된 수준으로 인해 띠 간격의 재조합이 일어나서, 트랜지스터의 오프 상태 전류가 증가된다.
SIMS에 의해 측정된 산화물 반도체 막(106) 중 알칼리 금속 농도에 대해서는, 나트륨의 농도를 5×1016 원자/㎤ 이하, 바람직하게는 1×1016 원자/㎤ 이하, 더욱 바람직하게는 1×1015 원자/㎤ 이하로 설정하고; 리튬의 농도를 5×1015 원자/㎤ 이하, 바람직하게는 1×1015 원자/㎤ 이하로 설정하며; 칼륨의 농도를 5×1015 원자/㎤ 이하, 바람직하게는 1×1015 원자/㎤ 이하로 설정한다.
상기 설명한 산화물 반도체 막(106)의 사용으로 트랜지스터의 오프 상태 전류를 감소시킬 수 있다. 예컨대, 채널 길이가 3 ㎛이고 채널 폭이 1 ㎛인 트랜지스터의 오프 상태 전류를 1×10-18 A 이하, 1×10-21 A 이하, 또는 1×10-24 A 이하로 설정할 수 있다. 따라서, 우수한 데이터 보유성을 가지며 전력 소비가 낮은 메모리 셀을 제조할 수 있다.
적어도 후에 수행되는 열 처리를 견디기에 충분한 내열성을 갖는 한, 기판(100)에 대한 특별한 한정은 없다. 예컨대, 유리 기판, 세라믹 기판, 석영 기판 또는 사파이어 기판을 기판(100)으로서 사용할 수 있다. 대안적으로, 실리콘, 탄화실리콘 등으로 제조된 단결정 반도체 기판 또는 다결정 반도체 기판, 실리콘 게르마늄 등으로 제조된 복합 반도체 기판, 절연체 상 실리콘(SOI) 기판 등을 기판(100)으로서 사용할 수 있다. 기판(100)으로서 반도체 부재를 더 구비하는 이들 기판 중 임의의 것을 사용하는 것이 바람직하다.
더 대안적으로, 기판(100)으로서 플렉시블 기판을 사용할 수 있다. 플렉시블 기판 상에 트랜지스터를 제공하는 방법으로서, 트랜지스터를 비플렉시블 기판 상에 형성시킨 후 트랜지스터를 분리하여 플렉시블 기판인 기판(100)에 이송하는 방법이 있다. 이 경우, 바람직하게는 비플렉시블 기판과 트랜지스터 사이에 분리층을 제공한다.
산화규소, 산질화규소, 질산화규소, 질화규소, 산화알루미늄, 질화알루미늄, 산화하프늄, 산화지르코늄, 산화이트륨, 산화란탄, 산화세슘, 산화탄탈 및 산화마그네슘 중 1 이상을 사용하여 단층 구조 또는 층상 구조를 갖는 베이스 절연막(102)을 형성시킬 수 있다.
베이스 절연막(102)은 충분히 편평한 것이 바람직하다. 구체적으로는, 평균 표면 거칠기(Ra)가 1 nm 이하, 바람직하게는 0.3 nm 이하, 더욱 바람직하게는 0.1 nm 이하가 되도록 베이스 절연막(102)을 제공한다. 평균 표면 거칠기(Ra)가 상기 값 이하일 경우, 산화물 반도체 막(106)에 결정 영역이 용이하게 형성된다. 평균 표면 거칠기(Ra)는 JIS B 0601에 의해 규정된 중심선 평균 거칠기를 평면에 적용하기 위해 3 차원으로 확장하여 얻음을 알아야 한다. 또한, 평균 표면 거칠기(Ra)를 기준 표면으로부터 특정 표면으로의 변동의 절대 값의 평균 값으로서 표현할 수 있으며, 하기 식 1로 정의된다.
[식 1]
상기 식 1에서, S0은 측정 표면[세로 좌표 (x1,y1), (x1,y2), (x2,y1) 및 (x2,y2)로 표시되는 네 지점에 의해 규정되는 직사각형 영역]의 면적을 나타내고, Z0은 측정 표면의 평균 높이를 나타냄을 알아야 한다. 원자간력 현미경(AFM)을 이용하여 Ra의 평가를 수행할 수 있다.
본 명세서에서, 산질화규소는 산소 함량이 질소 함량보다 높은 물질을 지칭한다. 예컨대, 산질화규소는 산소, 질소, 규소 및 수소를 각각 50 원자% 내지 70 원자% 이하, 0.5 원자% 내지 15 원자% 이하, 25 원자% 내지 35 원자% 이하, 그리고 0 원자% 내지 10 원자% 이하 범위의 농도로 포함한다. 질산화규소는 질소 함량이 산소 함량보다 높은 물질을 지칭한다. 예컨대 질산화규소는 산소, 질소, 규소 및 수소를 각각 5 원자% 내지 30 원자% 이하, 20 원자% 내지 55 원자% 이하, 25 원자% 내지 35 원자% 이하, 및 10 원자% 내지 25 원자% 이하 범위의 농도로 포함한다. 상기 범위는 러더포드 후방 산란 분광법(RBS) 및 수소 전방 산란(HFS)을 이용하여 수행하는 경우 얻어짐을 알아야 한다. 또한, 구성 원소의 %의 합은 100 원자%를 초과하지 않는다.
산소가 열 처리에 의해 방출되는 절연막을 베이스 절연막(102)으로서 사용하는 것이 바람직하다.
열 처리에 의해 산소를 방출한다는 것은, 열 탈착 분광법(TDS) 분석에서 산소 원자로 전환되는 방출된 산소의 양이 1.0×1018 원자/㎤ 이상 또는 3.0×1020 원자/㎤ 이상임을 의미한다.
여기서, TDS 분석을 이용하여 산소 원자로 전환되는 방출된 산소의 양을 측정하는 방법을 설명한다.
TDS 분석에서의 방출된 가스의 양은 방출된 가스의 이온의 강도의 적분 값에 비례한다. 따라서, 방출된 가스의 양은 측정된 이온 강도의 적분 값과 표준 샘플의 기준 값을 비교하여 계산할 수 있다. 표준 샘플의 기준 값은 미리 결정된 밀도로 원자를 함유하는 샘플에서 원자의 밀도 대 원자에 상당하는 이온 강도의 적분 값의 비를 지칭한다.
예컨대, 절연막으로부터 방출된 산소 분자(NO2)의 양은 표준 샘플인 미리 결정된 밀도로 수소를 함유하는 실리콘 웨이퍼의 TDS 분석 결과 및 절연막의 TDS 분석 결과를 이용하여 하기 식 2에 따라 구할 수 있다. 여기서, TDS 분석에서 얻어진 질량수 32를 갖는 모든 가스는 산소 분자로부터 유래한다고 가정된다. 질량수 32를 갖는 가스로서 제공된 CH3OH 가스는 존재하지 않을 것이라고 가정되므로 고려하지 않는다. 또한, 산소 원자의 동위 원소인 질량수 17 또는 18을 갖는 산소 원자를 포함하는 산소 분자도 고려하지 않는데, 왜냐하면 자연계에 이러한 분자의 비율은 최소이기 때문이다.
[식 2]
표준 샘플로부터 탈착된 수소 분자의 양을 밀도로 전환하여 NH2 값을 얻는다. 표준 샘플에 TDS 분석을 실시하는 경우 이온 강도의 적분 값을 SH2로 지칭한다. 여기서, 표준 샘플의 기준 값을 NH2/SH2로 설정한다. 절연막에 TDS 분석을 실시하는 경우 이온 강도의 적분 값을 SO2로 지칭한다. TDS 분석에서 이온 강도에 영향을 미치는 계수를 α로 지칭한다. 식 2의 상세에 대해서는 일본 공개 특허 출원 제H6-275697호를 참조할 수 있다. 상기 절연막으로부터 방출된 산소의 양은 표준 샘플로서 수소 원자를 1×1016 원자/㎤으로 포함하는 실리콘 웨어퍼를 사용하면서, ESCO Ltd.에 의해 제조된 EMD-WA1000S/W, 열 탈착 분광 장치를 이용하여 측정한다.
또한, TDS 분석에서, 산소는 산소 원자로서 부분적으로 검출된다. 산소 분자와 산소 원자 사이의 비를 산소 분자의 이온화 속도로부터 계산할 수 있다. 상기 계수 α는 산소 분자의 이온화 속도를 포함하므로, 방출된 산소 분자의 양을 평가하여 방출된 산소 원자의 양을 추정할 수 있음을 알아야 한다.
방출된 산소 분자의 양을 NO2로 지칭함을 알아야 한다. 산소 원자로 전환되는 경우 방출된 산소 원자의 양은 방출된 산소 분자의 양의 2 배이다.
상기 구조에서, 산소가 열 처리에 의해 방출된 막은 산소 과잉 산화규소[SOX(X>2)]일 수 있다. 산소 과잉 산화규소[SOX(X>2)]에서, 단위 부피당 산소 원자의 수는 단위 부피당 규소 원자의 수의 2 배를 초과한다. 단위 부피당 규소 원자의 수 및 산소 원자의 수는 러더포드 후방 산란 분광법에 의해 측정한다.
베이스 절연막(102)으로부터 산화물 반도체 막(106)에 산소를 공급하는 것은 산화물 반도체 막(106)과 베이스 절연막(102) 사이의 계면에서의 계면 상태 밀도를 감소시킬 수 있다. 그 결과, 트랜지스터의 작동 등으로 인한 산화물 반도체 막(106)과 베이스 절연막(102) 사이의 계면에서의 운반자 트래핑이 억제될 수 있고, 이에 따라 신뢰성이 높은 트랜지스터를 얻을 수 있다.
또한, 일부 경우 산화물 반도체 막(106) 내 산소 결핍으로 인해 전하가 생성된다. 일반적으로, 산화물 반도체 막(106) 내의 일부 산소 결핍은 도너로서 작용하여, 운반자인 전자의 방출을 일으킨다. 결과적으로, 트랜지스터의 임계 전압이 마이너스 방향으로 이동한다. 산화물 반도체 막(106)이 바람직하게는 과잉의 산소를 포함하도록 베이스 절연막(102)으로부터 산화물 반도체 막(106)으로 산소가 충분히 공급될 경우, 임계 전압의 마이너스 이동을 일으키는 산화물 반도체 막(106) 내 산소 결핍이 감소될 수 있다.
과잉 산소는 주로 산화물 반도체 막(106)의 격자 사이에 존재하는 산소이다. 산소의 농도가 1×1016 원자/㎤ 내지 2×1020 원자/㎤ 범위로 설정될 경우, 결정 왜곡 등이 일어나지 않아서 결정 영역이 파괴되지 않으므로 바람직하다.
Al, Ti, Cr, Co, Ni, Cu, Y, Zr, Mo, Ag, Ta 및 W, 이들 원소 중 임의의 것의 질화물, 이들 원소 중 임의의 것의 산화물 및 이들 원소 중 임의의 것의 합금 중 1 이상을 사용하여 단층 구조 또는 층상 구조를 갖는 한 쌍의 전극(116)을 형성시킬 수 있다. 대안적으로, 적어도 In 및 Zn을 포함하는 산화물 또는 산질화물을 사용할 수 있다. 예컨대, In-Ga-Zn-O-N 화합물을 사용할 수 있다.
베이스 절연막(102)과 유사한 재료에서 선택되는 재료를 사용하여 게이트 절연막(112)을 형성시킬 수 있다.
한 쌍의 전극(116)과 유사한 재료에서 선택되는 재료를 사용하여 게이트 전극(104)을 형성시킬 수 있다.
다음으로, 도 12A 및 12B의 트랜지스터의 구조를 설명한다. 도 12A는 트랜지스터의 상면도이다. 도 12B는 도 12A의 일점쇄선 A-B를 따라 취한 단면도이다.
도 12B의 트랜지스터는 기판(100), 기판(100) 위에 제공된 베이스 절연막(102), 베이스 절연막(102) 위에 제공된 한 쌍의 전극(216), 한 쌍의 전극(216) 위에 제공되고 한 쌍의 전극(216) 및 베이스 절연막(102)과 적어도 부분적으로 접촉되어 있는 산화물 반도체 막(206), 한 쌍의 전극(216) 및 산화물 반도체 막(206)을 피복하기 위해 제공된 게이트 절연막(212), 및 사이에 게이트 절연막(212)이 제공되고 산화물 반도체 막(206)과 중첩되도록 제공된 게이트 전극(204)을 포함한다.
한 쌍의 전극(216), 산화물 반도체 막(206), 게이트 절연막(212) 및 게이트 전극(204)은 각각 한 쌍의 전극(116), 산화물 반도체 막(106), 게이트 절연막(112) 및 게이트 전극(104)과 유사한 방법 및 재료를 사용하여 형성시킬 수 있다.
도 13A 및 13B의 트랜지스터의 구조를 설명한다. 도 13A는 트랜지스터의 상면도이다. 도 13B는 도 13A의 일점쇄선 A-B를 따라 취한 단면도이다.
도 13B의 트랜지스터는 기판(100), 기판(100) 위에 제공된 게이트 전극(304), 게이트 전극(304)을 피복하도록 제공된 게이트 절연막(312), 사이에 게이트 절연막(312)이 제공되고 게이트 전극(304)과 중첩되도록 제공된 산화물 반도체 막(306), 산화물 반도체 막(306) 위에 제공되고 이와 적어도 부분적으로 접촉되어 있는 한 쌍의 전극(316), 및 산화물 반도체 막(306) 및 한 쌍의 전극(316)을 피복하도록 제공된 보호 절연막(318)을 포함한다.
한 쌍의 전극(316), 산화물 반도체 막(306), 게이트 절연막(312) 및 게이트 전극(304)은 각각 한 쌍의 전극(116), 산화물 반도체 막(106), 게이트 절연막(112) 및 게이트 전극(104)과 유사한 방법 및 재료를 사용하여 형성시킬 수 있다.
보호 절연막(318)은 베이스 절연막(102)과 유사한 재료에서 선택되는 재료를 사용하여 제공할 수 있다.
도 14A 및 14B의 트랜지스터의 구조를 설명한다. 도 14A는 트랜지스터의 상면도이다. 도 14B는 도 14A의 일점쇄선 A-B를 따라 취한 단면도이다.
도 14B의 트랜지스터는 기판(100), 기판(100) 위에 제공된 게이트 전극(304), 게이트 전극(304)을 피복하도록 제공된 게이트 절연막(312), 게이트 절연막(312) 위에 제공된 한 쌍의 전극(416), 한 쌍의 전극(416) 위에 제공되고 한 쌍의 전극(416) 및 게이트 절연막(312)과 적어도 부분적으로 접촉되어 있는 산화물 반도체 막(406), 및 한 쌍의 전극(416) 및 산화물 반도체 막(406)을 피복하도록 제공된 보호 절연막(418)을 포함한다.
한 쌍의 전극(416), 산화물 반도체 막(406) 및 보호 절연막(418)은 각각 한 쌍의 전극(116), 산화물 반도체 막(106) 및 보호 절연막(318)과 유사한 방법 및 재료를 사용하여 형성시킬 수 있음을 알아야 한다.
도 15A 내지 15C 및 도 16A 및 16B에 도시된 트랜지스터의 제조 공정은 도 11A 및 11B, 도 12A 및 12B, 도 13A 및 13B, 및 도 14A 및 14B에 도시된 트랜지스터보다 약간 더 복잡하다. 그러나, 트랜지스터가 더 짧은 채널 길이를 가질 때 임계 전압이 마이너스 방향으로 이동되는 현상은 더 적은 기생 용량을 이용하면 덜 일어날 것으로 보이고; 따라서, 도 15A 내지 15C 및 도 16A 및 16B의 트랜지스터의 구조는 전기 특성이 우수할 필요가 있는 미세 트랜지스터에 적절하다.
도 15A 내지 15C의 트랜지스터의 구조를 설명한다. 도 15A는 트랜지스터의 상면도이다. 도 15B 및 15C는 각각 도 15A의 일점쇄선 A-B를 따라 취한 단면도이다.
도 15의 트랜지스터는 기판(100); 기판(100) 위에 제공된 베이스 절연막(502); 베이스 절연막(502)의 주변에 제공된 보호막(520); 베이스 절연막(502) 및 보호막(520) 위에 제공되고 고저항 영역(506a) 및 저저항 영역(506b)을 포함하는 산화물 반도체 막(506); 산화물 반도체 막(506) 위에 제공된 게이트 절연막(512); 사이에 게이트 절연막(512)이 제공되고 산화물 반도체 막(506)과 중첩되어 제공된 게이트 전극(504); 게이트 전극(504)의 측면과 접촉되어 제공된 측벽 절연막(524); 산화물 반도체 막(506) 위에 제공되며 이와 부분적으로 접촉되어 있는 한 쌍의 전극(516); 게이트 전극(504), 측벽 절연막(524) 및 한 쌍의 전극(516)을 피복하도록 제공된 보호 절연막(518); 및 보호 절연막(518)에 형성된 개구를 통해 한 쌍의 전극(516)과 접촉되도록 제공된 배선(522)을 포함한다.
한 쌍의 전극(516), 게이트 절연막(512), 보호 절연막(518) 및 게이트 전극(504)은 각각 한 쌍의 전극(116), 게이트 절연막(112), 보호 절연막(318) 및 게이트 전극(104)과 유사한 방법 및 재료를 사용하여 형성시킬 수 있음을 알아야 한다.
산화물 반도체 막의 저항값을 감소시키는 기능을 갖는 불순물을 마스크로서 게이트 전극(504)을 사용하여 게이트 절연막을 통해 첨가하여 저저항 영역(506b)을 형성시키는 방식으로 산화물 반도체 막(506)을 제공할 수 있다. 이 때, 불순물이 첨가되지 않는 영역은 고저항 영역(506a)으로서 작용한다. 불순물로서, 인, 질소, 붕소 등을 사용할 수 있다. 불순물의 첨가 후, 250℃ 이상 650℃ 이하의 온도에서 활성화를 위한 열 처리를 수행한다. 불순물을 첨가하기 위해 이온 주입법을 이용하는 것이 바람직함을 알아야 하는데, 왜냐하면 이러한 경우, 불순물을 첨가하기 위해 이온 도핑법을 이용하는 경우에 비해 수소가 산화물 반도체 막에 덜 진입하기 때문이다. 이온 도핑법의 이용을 배제하지 않음을 알아야 한다.
대안적으로, 산화물 반도체 막의 저항값을 감소시키는 기능을 갖는 불순물을 마스크로서 게이트 전극(504) 및 측벽 절연막(524)을 사용하여 게이트 절연막을 통해 첨가하여 저저항 영역(506b)을 형성시키는 방식으로 산화물 반도체 막(506)을 제공할 수 있다. 이 때, 불순물이 첨가되지 않은 영역은 고저항 영역(506a)으로서 작용한다. 구체적으로는, 측벽 절연막(524)과 중첩되는 영역은 저저항 영역(506b)이 아니라 고저항 영역(506a)이다(도 15C 참조).
게이트 절연막을 통해 불순물을 첨가함으로써, 산화물 반도체 막에 불순물을 첨가시 생기는 손실을 감소시킬 수 있다. 그러나, 게이트 절연막을 통과시키지 않고 불순물을 주입할 수 있다.
홈 부분을 갖도록 베이스 절연막(102)과 유사한 방법 및 재료를 사용하여 형성된 절연막을 가공하는 방식으로 베이스 절연막(502)을 형성시킬 수 있다.
베이스 절연막(502)에 형성된 홈 부분을 채우도록 절연막을 형성시킨 후, 이를 CMP 처리하는 방식으로 보호막(520)을 형성시킬 수 있다.
질산화규소, 질화규소, 산화알루미늄, 질화알루미늄, 산화하프늄, 산화지르코늄, 산화이트륨, 산화란탄, 산화세슘, 산화탄탈 및 산화마그네슘 중 1 이상을 사용하여 단층 구조 또는 층상 구조를 갖는 보호막(502)을 형성시킬 수 있다.
250℃ 이상 450℃ 이하, 바람직하게는 150℃ 이상 800℃ 이하의 온도에서 열 처리를 예컨대 1 시간 동안 수행시라도, 보호막(520)은 산소의 투과를 허용하지 않는 것이 바람직하다.
이러한 특성을 갖는 보호막(520)을 베이스 절연막(502)의 주변에 제공시, 열 처리에 의해 베이스 절연막(502)으로부터 방출된 산소가 트랜지스터의 외부를 향해 확산되는 것을 방지할 수 있다. 이러한 방식으로 산소가 베이스 절연막(502)에 유지되기 때문에, 트랜지스터의 전계 효과 이동도의 감소를 방지할 수 있고, 임계 전압의 변동을 감소시킬 수 있어서, 신뢰성을 개선시킬 수 있다.
보호막(520)이 없는 구조를 이용할 수 있음을 알아야 한다.
게이트 전극(504)을 피복하도록 절연막을 제공한 후, 이를 에칭하는 방식으로 측벽 절연막(524)을 형성시킨다. 고이등방성 에칭을 에칭에 이용한다. 절연막에 대해 고이등방성 에칭 단계를 수행함으로써 자기 정렬 방식으로 측벽 절연막(524)을 형성시킬 수 있다. 예컨대, 건조 에칭 방법이 바람직하게는 이용된다. 건조 에칭 방법에 사용되는 에칭 가스로서, 예컨대 트리플루오로메탄, 옥타플루오로메탄 또는 테트라플루오로메탄과 같이 불소를 함유하는 가스를 제공할 수 있다. 희가스 또는 수소를 에칭 가스에 첨가할 수 있다. 건조 에칭 방법으로서, 기판에 고주파수 전압을 인가하는 반응성 이온 에칭(RIE) 방법을 바람직하게는 이용한다.
게이트 전극(104)과 유사한 재료에서 선택되는 재료를 사용하여 배선(522)을 제공할 수 있다.
도 16A 및 16B의 트랜지스터의 구조를 설명한다. 도 16A는 트랜지스터의 상면도이다. 도 16A의 일점쇄선 A-B를 따라 취한 단면도가 도 16B이다.
도 16B에 도시된 트랜지스터는 기판(100); 기판(100) 위에 제공되고 홈 부분을 갖는 베이스 절연막(602); 베이스 절연막(602)의 홈 부분에 제공된 한 쌍의 전극(616); 베이스 절연막(602) 및 한 쌍의 전극(616) 위에 제공되고 고저항 영역(606a) 및 저저항 영역(606b)을 포함하는 산화물 반도체 막(606); 산화물 반도체 막(606) 위에 제공된 게이트 절연막(612); 사이에 게이트 절연막(612)이 제공되고 산화물 반도체 막(606)과 중첩되어 제공된 게이트 전극(604); 게이트 절연막(612) 및 게이트 전극(604)을 피복하도록 제공된 보호 절연막(618); 및 보호 절연막(618), 게이트 절연막(612) 및 산화물 반도체 막(606)에 형성된 개구를 통해 한 쌍의 전극(616)과 접촉되어 제공된 배선(622)을 포함한다.
게이트 절연막(612), 보호 절연막(618), 산화물 반도체 막(606), 배선(622) 및 게이트 전극(604)은 각각 게이트 절연막(112), 보호 절연막(318), 산화물 반도체 막(506), 배선 (522) 및 게이트 전극(104)과 유사한 방법 및 재료를 사용하여 형성시킬 수 있음을 알아야 한다.
홈 부분을 갖도록 베이스 절연막(102)과 유사한 방법 및 재료를 사용하여 형성된 절연막을 가공하는 방식으로, 베이스 절연막(602)을 형성시킬 수 있다.
베이스 절연막(602)에 형성된 홈 부분을 채우기 위해 전도성 막을 형성한 후 이를 CMP 처리하는 방식으로, 한 쌍의 전극(616)을 형성시킬 수 있다.
트랜지스터의 전계 효과 이동도를 도 27, 도 28A 내지 28C, 도 29A 내지 29C, 및 도 30A 내지 30C를 참조하여 하기에 설명한다.
트랜지스터의 전계 효과 이동도는 다양한 이유로 고유 전계 효과 이동도보다 낮게 측정되는 경향이 있으며; 이 현상은 산화물 반도체를 사용하는 경우에만 일어나는 것은 아니다. 전계 효과 이동도의 감소 이유 중 하나는 반도체 내부의 결함 또는 반도체와 절연막 사이의 계면에서의 결함이다. 여기서, 반도체 내부에 결함이 존재하지 않는다고 가정하고 레빈슨(Levinson) 모델을 이용하여 전계 효과 이동도를 이론적으로 계산한다.
트랜지스터의 고유 전계 효과 이동도는 μ0이고 전위 장벽(예컨대 결정립 경계)이 반도체 내에 존재한다고 가정시, 측정된 전계 효과 이동도 μ는 하기 식 3으로 표시된다.
[식 3]
여기서, 전위 장벽의 높이를 E로 지칭하고, 볼츠만 상수를 k로 지칭하고, 절대 온도를 T로 지칭한다. 레빈슨 모델에 따르면, 전위 장벽의 높이 E는 결함에 기인하는 것으로 가정됨을 알아야 하며, 이는 하기 식 4로 표시된다.
[식 4]
여기서, 원자 전하를 e로 지칭하고, 채널 내 단위 면적당 평균 결함 밀도를 N으로 지칭하며, 반도체의 유전율을 ε로 지칭하고, 채널 내 단위 면적당 운반자 밀도를 n으로 지칭하고, 단위 면적당 게이트 절연막 용량을 Cox로 지칭하고, 게이트 전압을 Vgs로 지칭하고, 채널의 두께를 t로 지칭한다. 반도체층의 두께가 30 nm 이하일 경우, 채널의 두께는 반도체층의 두께와 동일한 것으로 간주할 수 있다.
직선 영역의 드레인 전류 Ids는 하기 식 5로 표시될 수 있다.
[식 5]
여기서, 채널 길이는 L로 지칭하고, 채널 폭은 W로 지칭하며, 채널 길이 L 및 채널 폭 W는 각각 여기서는 10 ㎛이다. 또한, 드레인 전압은 Vds로 지칭한다.
식 5의 양변의 대수를 취하여, 하기 식 6을 얻을 수 있다.
[식 6]
식 6의 우변은 게이트 전압 Vgs의 함수이므로; 세로 좌표로서 ln(Ids/Vgs)의 값 및 가로 좌표로서 1/Vgs의 값을 갖는 실제 측정 값을 플롯팅하여 얻어진 그래프에서 선의 기울기로부터 결함 밀도 N을 얻을 수 있다. 즉, 반도체의 결함 밀도 N을 트랜지스터의 Vgs-Ids 특성으로부터 얻을 수 있다.
반도체의 결함 밀도 N은 반도체의 증착에서의 기판 온도에 따라 달라진다. 반도체가 원자 비 In:Sn:Zn=1:1:1인 In-Sn-Zn-O 스퍼터링 타겟을 사용하여 증착된 산화물 반도체인 경우, 산화물 반도체의 결함 밀도 N은 대략 1×1012 /㎠이다.
산화물 반도체의 상기 결함 밀도 N을 기초로 하여 식 3 및 식 4로 계산함으로써, 트랜지스터의 고유 전계 효과 이동도 μ0은 120 ㎠/Vs로 결정되었다. 따라서, 산화물 반도체의 내부에 그리고 산화물 반도체와, 산화물 반도체와 접촉하고 있는 게이트 절연막 사이의 계면에 결함이 없는 이상적인 트랜지스터에 있어서, 전계 효과 이동도 μ0은 120 ㎠/Vs으로 밝혀졌다. 이와 대조적으로, 다수의 결함을 갖는 산화물 반도체를 사용하는 경우, 트랜지스터의 전계 효과 이동도 μ0은 대략 30 ㎠/Vs이다.
반도체 내부에 결함이 존재하지 않더라도, 채널과 게이트 절연막 사이의 계면에서의 산란은 트랜지스터의 운송 특성에 영향을 미침을 알아야 한다. 채널과 게이트 절연막 사이의 계면에서 거리 x만큼 떨어진 위치에서의 전계 효과 이동도 μ1은 하기 식 7로 표시될 수 있다.
[식 7]
여기서, 게이트 전극에 의해 생성된 전계의 강도는 D로 지칭하고, 상수는 B로 지칭하며, 계면에서의 산란의 역효과가 초래되는 깊이는 l로 지칭한다. 상수 B 및 깊이 l은 트랜지스터의 전기 특성의 실제 측정 결과로부터 얻을 수 있으며; 산화물 반도체를 사용하여 형성된 트랜지스터의 전기 특성의 상기 측정 결과에 따르면, 상수 B는 4.75×107 cm/s이고 깊이 l은 10 nm이다. 강도 D가 증가할 때, 즉 게이트 전압 Vgs가 증가할 때, 식 7의 이차항이 증가하여 이에 따라 전계 효과 이동도 μ1이 감소한다.
산화물 반도체에 그리고 산화물 반도체와, 산화물 반도체와 접촉되어 있는 게이트 절연막 사이의 계면에 결함이 존재하지 않는 이상적인 트랜지스터의 전계 효과 이동도 μ2의 계산 결과를 도 27에 나타낸다. 계산을 위해, Synopsys, Inc. 제조의 Sentaurus Device를 사용하였고, 산화물 반도체의 띠 간격, 전자 친화도, 비유전율 및 두께는 각각 2.8 eV, 4.7 eV, 15 및 15 nm로 추정되었다. 또한, 게이트, 소스 및 드레인의 일 함수는 각각 5.5 eV, 4.6 eV 및 4.6 eV로 추정되었다. 게이트 절연막의 두께는 100 nm로 추정되었고, 이의 비유전율은 4.1로 추정되었다. 채널 길이 및 채널 폭은 각각 10 ㎛로 추정되었고, 드레인 전압 Vds는 0.1 V로 추정되었다.
도 27은 전계 효과 이동도 μ2가 약 1 V의 게이트 전압 Vgs에서 100 ㎠/Vs 이상의 피크를 가지며 게이트 전압 Vgs가 높아지면서 이것이 감소함을 드러내는데, 이는 계면 산란의 영향이 증가하기 때문이다.
이러한 이상적인 트랜지스터를 소형화한 경우의 계산 결과를 도 28A 내지 28C, 도 29A 내지 29C, 및 도 30A 내지 30C에 나타낸다. 도 15A 내지 15C에 도시된 구조를 갖는 트랜지스터를 사용하는 것을 가정하여 계산을 수행함을 알아야 한다.
여기서, 저저항 영역(506b)의 저항율은 2×10-3 Ωcm로 추정되며, 게이트 전극(504)의 폭, 측벽 절연막(524)의 폭 및 채널 폭은 각각 33 nm, 5 nm 및 40 nm로 추정된다. 채널 영역을 편의상 고저항 영역(506a)으로 지칭하지만, 채널 영역은 여기서는 고유 반도체로서 가정됨을 알아야 한다.
계산을 위해, Synopsys, Inc. 제조의 Sentaurus Device를 사용하였다. 도 28A 내지 28C는 도 15B에 도시된 구조를 갖는 트랜지스터의 드레인 전류 Ids(실선) 및 전계 효과 이동도 μ(점선)의 Vgs 의존도를 도시한다. 드레인 전압 Vds는 1 V라는 가정 하에서 계산에 의해 드레인 전류 Ids를 얻었고, 드레인 전압 Vds는 0.1 V라는 가정 하에서 계산에 의해 전계 효과 이동도 μ를 얻었다. 도 28A는 게이트 절연막의 두께가 15 nm라는 결과를 보여주고, 도 28B는 게이트 절연막의 두께가 10 nm라는 결과를 보여주며, 도 28C는 게이트 절연막의 두께가 5 nm라는 결과를 보여준다.
도 28A 내지 28C는 게이트 절연막이 얇아지면서, 오프 상태의 드레인 전류 Ids(여기서, 게이트 전압 Vgs의 범위는 -3 V 내지 0 V)가 감소함을 보여준다. 한편, 온 상태에서는 전계 효과 이동도 μ 및 드레인 전류 Ids의 피크 값에 주목할 만한 변화가 없다(여기서, 게이트 전압 Vgs의 범위는 0 V 내지 3 V). 도 28A 내지 28C는 약 1 V의 게이트 전압 Vgs에서 드레인 전류 Ids가 반도체 소자인 메모리 등에 필요한 10 μA를 초과함을 드러낸다.
유사한 방식으로, 도 15C에 도시된 트랜지스터에 대해서도 계산을 수행하였다. 도 15C의 트랜지스터는 고저항 영역(507a) 및 저저항 영역(507b)을 포함하는 산화물 반도체 막(507)이 제공된다는 사실이 도 15B에 도시된 트랜지스터와는 상이하다. 구체적으로는, 도 15C의 트랜지스터에서, 측벽 절연막(524)과 중첩되는 산화물 반도체 막(507)의 영역이 고저항 영역(507a)에 포함된다. 즉, 트랜지스터는 폭이 측벽 절연막(524)과 동일한 오프셋 영역을 갖는다. 오프셋 영역의 폭도 오프셋 길이(Loff)로 지칭함을 알아야 한다(도 15A 참조). 우측의 오프셋 길이 Loff는 편의상 좌측의 오프셋 길이 Loff와 동일함을 알아야 한다.
도 29A 내지 29C는 오프셋 길이 Loff가 5 nm인 도 15C의 트랜지스터의 드레인 전류 Ids(실선) 및 전계 효과 이동도 μ(점선)의 Vgs 의존도를 도시한다. 드레인 전압 Vds는 1 V라는 가정 하에서 드레인 전류 Ids를 계산하였고, 드레인 전압 Vds는 0.1 V라는 가정 하에서 전계 효과 이동도 μ를 계산하였다. 도 29A는 게이트 절연막의 두께가 15 nm라는 결과를 보여주고, 도 29B는 게이트 절연막의 두께가 10 nm라는 결과를 보여주며, 도 29C는 게이트 절연막의 두께가 5 nm라는 결과를 보여준다.
도 30A 내지 30C는 오프셋 길이 Loff가 15 nm인 도 15C의 트랜지스터의 드레인 전류 Ids(실선) 및 전계 효과 이동도 μ(점선)의 Vgs 의존도를 도시한다. 드레인 전압 Vds는 1 V라는 가정 하에서 드레인 전류 Ids를 계산하였고, 드레인 전압 Vds는 0.1 V라는 가정 하에서 전계 효과 이동도 μ를 계산하였다. 도 30A는 게이트 절연막의 두께가 15 nm라는 결과를 보여주고, 도 30B는 게이트 절연막의 두께가 10 nm라는 결과를 보여주며, 도 30C는 게이트 절연막의 두께가 5 nm라는 결과를 보여준다.
도 29A 내지 29C 및 도 30A 내지 30C의 계산 결과는, 도 28A 내지 28C와 동일한 방식으로, 게이트 절연막이 얇아지면서, 오프 상태의 드레인 전류 Ids(여기서, 게이트 전압 Vgs의 범위는 -3 V 내지 0 V)가 감소함을 보여준다. 한편, 온 상태에서는 전계 효과 이동도 μ 및 드레인 전류 Ids의 피크 값에 주목할 만한 변화가 없다(여기서, 게이트 전압 Vgs의 범위는 0 V 내지 3 V).
전계 효과 이동도 μ의 피크는 도 28A 내지 28C에서는 약 80 ㎠/Vs이고, 도 29A 내지 29C에서는 약 60 ㎠/Vs이며, 도 30A 내지 30C에서는 약 40 ㎠/Vs이다. 이들 결과는, 오프셋 길이 Loff가 증가하면서 이동도 μ의 피크가 감소함을 보여주며, 오프 상태의 드레인 전류 Ids에도 동일하게 적용된다. 오프셋 길이 Loff가 증가하면서 온 상태의 드레인 전류 Ids도 감소하지만; 온 상태의 드레인 전류 Ids의 감소는 오프 상태의 드레인 전류 Ids의 감소보다 훨씬 더 점진적이다. 또한, 계산 결과 모두는, 약 1 V의 게이트 전압 Vgs에서 드레인 전류 Ids가 메모리 등에 필요한 10 μA를 초과함을 드러낸다.
다음으로, 산화물 반도체를 사용하여 형성된 트랜지스터의 전기 특성을 설명한다.
도 31A 및 31B는 형성된 트랜지스터(샘플 1 및 샘플 2)로 형성된 각각의 구조를 도시하는 상면도 및 도 31A의 일점쇄선 A-B를 따라 취한 단면도이다.
도 31B의 트랜지스터는 기판(700), 기판(700) 위에 제공된 베이스 절연막(702), 베이스 절연막(702) 위에 제공된 산화물 반도체 막(706), 산화물 반도체 막(706)과 접촉되어 제공된 한 쌍의 전극(716), 산화물 반도체 막(706) 및 한 쌍의 전극(716) 위에 제공된 게이트 절연막(712), 사이에 게이트 절연막(712)이 제공되고 산화물 반도체 막(706)과 중첩되어 제공된 게이트 전극(704), 게이트 절연막(712) 및 게이트 전극(704)을 피복하는 층간 절연막(718), 층간 절연막(718)에 형성된 개구를 통해 한 쌍의 전극(716)에 연결된 배선(722), 및 층간 절연막(718) 및 배선(722)을 피복하는 보호 절연막(728)을 포함한다.
기판(700)으로서, 유리 기판을 사용하였다. 베이스 절연막(702)으로서, 산화규소 막을 사용하였다. 산화물 반도체 막(706)으로서, In-Sn-Zn-O 막을 사용하였다. 한 쌍의 전극(716)으로서, 텅스텐 막을 사용하였다. 게이트 절연막(712)으로서, 산화규소 막을 사용하였다. 게이트 전극(704)은 질화탄탈 막 및 텅스턴 막의 층상 구조를 가졌다. 층간 절연막(718)은 산질화규소 막 및 폴리이미드 막의 층상 구조를 가졌다. 배선(722)은 티탄 막, 알루미늄 막 및 티탄 막이 이 순서로 형성된 층상 구조를 가졌다. 보호 절연막(728)으로서, 폴리이미드 막을 사용하였다.
도 31A의 구조를 갖는 트랜지스터에서, 게이트 전극(704)이 한 쌍의 전극(716) 중 하나와 중첩되는 부분의 폭을 폭 Lov로서 지칭함을 알아야 한다. 유사한 방식으로, 산화물 반도체 막(706)과 중첩되지 않는 한 쌍의 전극(716)의 부분의 폭을 폭 dW로 지칭한다.
각각 도 31B의 구조를 갖는 트랜지스터(샘플 1 및 2)의 형성 방법을 하기에 설명한다.
우선, 아르곤 분위기에서 기판(700)의 표면에 대해 플라즈마 처리를 수행하였다. 기판(700) 측에 3 분 동안 200W의 바이어스 전력(RF)을 인가하여 스퍼터링 장치로 플라즈마 처리를 실시하였다.
이어서, 진공을 유지한 채, 베이스 절연막(702)으로서의 산화규소 막을 300 nm의 두께로 형성시켰다.
산화규소 막을 산소 분위기에서 1500 W의 전력(RF)으로 스퍼터링 장치로 증착시켰다. 석영 스퍼터링 타겟을 스퍼터링 타겟으로서 사용하였다. 증착시 기판 온도는 100℃로 설정하였다.
베이스 절연막(702)의 상부 표면에 평균 표면 거칠기 Ra가 약 0.2 nm가 되도록 CMP 처리하여 평탄화시켰다.
그 다음, 산화물 반도체 막으로서의 In-Sn-Zn-O 막을 15 nm의 두께로 증착시켰다.
2:3의 아르곤 대 산소의 부피 비를 갖는 혼합 분위기에서 100 W의 전력(DC)으로 스퍼터링 장치를 사용하여 In-Sn-Zn-O 막을 증착시켰다. 원자 비 In:Sn:Zn=1:1:1인 In-Sn-Zn-O 타겟을 스퍼터링 타겟으로서 사용하였다. 증착시 기판 온도를 200℃로 설정하였다.
그 다음, 샘플 2에 대해서만 650℃에서 열 처리를 수행하였다. 열 처리로서, 질소 분위기에서의 열 처리를 1 시간 동안 우선 수행한 후, 온도를 유지한 채로 산소 분위기에서의 열 처리를 1 시간 동안 수행하였다.
포토리소그래피 공정을 통해 산화물 반도체 막을 가공하여 산화물 반도체 막(706)을 형성시켰다.
다음으로, 텅스텐 막을 50 nm의 두께로 증착시켰다.
텅스텐 막을 아르곤 분위기에서 1000 W의 전력(DC)으로 스퍼터링 장치를 사용하여 증착시켰다. 증착시 기판 온도를 200℃로 설정하였다.
포토리소그래피 공정을 통해 텅스텐 막을 가공하여 한 쌍의 전극(716)을 형성시켰다.
그 다음, 게이트 절연막(712)으로서 사용되는 산화규소 막을 100 nm의 두께로 증착시켰다. 산화규소 막의 비유전율을 3.8로 설정하였다.
게이트 절연막(712)으로서의 산화규소 막을 베이스 절연막(702)과 동일한 방식으로 증착시켰다.
다음으로, 각각 15 nm 및 135 nm의 두께를 갖는 질화탄탈 막 및 텅스텐 막을 이 순서로 증착시켰다.
5:1의 아르곤 대 산소의 부피 비를 갖는 혼합 분위기에서 1000 W의 전력(DC)으로 스퍼터링 장치를 사용하여 질화탄탈 막을 증착시켰다. 증착시 기판 가열은 수행하지 않았다.
아르곤 분위기에서 4000 W의 전력(DC)으로 스퍼터링 장치를 사용하여 텅스텐 막을 증착시켰다. 증착시 기판 온도를 200℃로 설정하였다.
질화탄탈 막 및 텅스텐 막을 포토리소그래피 공정을 통해 가공하여 게이트 전극(704)을 형성시켰다.
다음으로, 층간 절연막(718)의 일부로서 사용되는 산질화규소 막을 300 nm의 두께로 증착시켰다.
층간 절연막(718)의 일부가 되는 산질화규소 막을 1:200인 모노실란 대 아산화질소의 부피 비를 갖는 혼합 분위기에서 35 W의 전력(RF)을 사용하여 PCVD 장치로 형성시켰다. 증착시 기판 온도를 325℃로 설정하였다.
층간 절연막(718)의 일부가 될 산질화규소 막을 포토리소그래피 공정을 통해 가공하였다.
그 다음, 층간 절연막(718)의 일부로서 사용되는 광감성 폴리이미드를 1500 nm의 두께로 증착시켰다.
층간 절연막(718)의 일부가 될 광감성 폴리이미드를 산질화규소 막에 대해 수행되는 포토리소그래피 공정에서 사용되는 포토마스크를 사용하여 노광시키고, 현상한 후 열 처리하여, 감광성 폴리이미드 막을 경화시켰다. 이러한 방식으로, 층간 절연막(718)을 산질화규소 막 및 감광성 폴리이미드 막으로 형성시켰다. 열 처리를 질소 분위기에서 300℃에서 수행하였다.
다음으로, 티탄 막, 알루미늄 막 및 티탄 막을 이 순서로 각각 50 nm, 100 nm 및 5 nm의 두께로 증착시켰다.
2개의 티탄 막을 아르곤 분위기에서 1000 W의 전력(DC)으로 스퍼터링 장치를 사용하여 증착시켰다. 증착시 기판 가열을 수행하지 않았다.
알루미늄 막을 아르곤 분위기에서 1000 W의 전력(DC)으로 스퍼터링 장치를 사용하여 증착시켰다. 증착시 기판 가열을 수행하지 않았다.
티탄 막, 알루미늄 막 및 티탄 막을 포토리소그래피 공정을 통해 가공하여 배선(722)을 형성시켰다.
다음으로, 보호 절연막(728)으로서 감광성 폴리이미드를 1500 nm의 두께로 증착시켰다.
배선(722)에 대해 수행되는 포토리소그래피 공정에 사용되는 포토마스크를 사용하여 감광성 폴리이미드 막을 노광시키고, 현상하여, 배선(722)을 노출시키는 개구를 보호 절연막(728)에 형성시켰다.
그 다음, 열 처리를 수행하여 감광성 폴리이미드 막을 경화시켰다. 열 처리는 층간 절연막(718)으로서의 감광성 폴리이미드 막에 대해 수행된 열 처리와 유사한 방식으로 수행하였다.
상기 공정에 통해, 도 31B에 도시된 구조를 갖는 트랜지스터를 형성시켰다.
다음으로, 도 31B의 구조를 갖는 트랜지스터의 전기 특성을 평가하였다.
여기서, 도 31B의 구조를 갖는 트랜지스터의 Vgs-Ids 특성을 측정하였고; 샘플 1의 결과를 도 32A에 도시하고, 샘플 2의 결과를 도 32B에 도시하였다. 측정에 사용된 트랜지스터는 각각 채널 길이 L 3 ㎛, 채널 폭 W 10 ㎛, 변당 폭 Lov 3 ㎛(총 6 ㎛), 및 변당 폭 dW 3 ㎛(총 6 ㎛)였다. 드레인 전압 Vds를 10 V로 설정하였다.
샘플 1 및 2를 비교시, 산화물 반도체 막의 증착 후 열 처리를 수행함으로써 트랜지스터의 전계 효과 이동도가 증가함이 밝혀졌다. 본 발명자들은, 트랜지스터의 전계 효과 이동도의 증가는 열 처리에 의한 산화물 반도체 막 중 불순물 농도의 감소로부터 생기는 것으로 생각된다. 따라서, 산화물 반도체 막을 증착시킨 후 수행된 열 처리에 의해 산화물 반도체 막 중 불순물 농도를 감소시켜, 이상적인 전계 효과 이동도에 가까운 트랜지스터의 전계 효과 이동도가 얻어지는 것으로 이해된다.
따라서, 산화물 반도체 막의 증착 후 열 처리를 수행함으로써 산화물 반도체 막 중 불순물 농도를 감소시켜 트랜지스터의 전계 효과 이동도를 증가시킬 수 있음을 결과는 시사한다.
다음으로, 샘플 1 및 2에 대해 BT 시험을 수행하였다. BT 시험을 하기에 설명한다.
우선, 트랜지스터의 Vgs-Ids 특성을 25℃의 기판 온도 및 10 V의 드레인 전압 Vds에서 측정하였다. 드레인 전압(드레인과 소스 사이의 전압 차)를 Vds로 지칭함을 알아야 한다. 그 다음, 기판 온도를 150℃로 설정하고, 드레인 전압 Vds을 0.1 V로 설정하였다. 그 후, 20 V의 게이트 전압 Vgs를 인가하여 게이트 절연막에 인가된 전계의 강도가 2 MV/cm가 되게 하였고, 조건을 1 시간 동안 유지하였다. 다음으로, 게이트 전압 Vgs를 0 V로 설정하였다. 그 다음, 트랜지스터의 Vgs-Ids 특성을 25℃의 기판 온도 및 10 V의 드레인 전압 Vds에서 측정하였다. 이 공정을 양성 BT 시험이라고 한다.
유사한 방식으로, 우선, 트랜지스터의 Vgs-Ids 특성을 25℃의 기판 온도 및 10 V의 드레인 전압 Vds에서 측정하였다. 그 다음, 기판 온도를 150℃로 설정하고, 드레인 전압 Vds를 0.1 V로 설정하였다. 그 후, -20 V의 게이트 전압 Vgs를 인가하여 게이트 절연막에 인가된 전계의 강도가 -2 MV/cm가 되게 하고, 조건을 1 시간 동안 유지하였다. 다음으로, 게이트 전압 Vgs를 0 V로 설정하였다. 그 다음, 트랜지스터의 Vgs-Ids 특성을 25℃의 기판 온도 및 10 V의 드레인 전압 Vds에서 측정하였다. 이 공정을 음성 BT 시험이라 한다.
도 33A 및 33B는 샘플 1의 양성 BT 시험 및 샘플 1의 음성 BT 시험의 결과를 각각 도시한다. 도 34A 및 34B는 샘플 2의 양성 BT 시험 및 샘플 2의 음성 BT 시험의 결과를 각각 도시한다. BT 시험 전후의 Vgs-Ids 특성의 변화를 명확히 보이기 위해 그래프에 화살표를 사용함을 알아야 한다.
양성 BT 시험으로 인한 그리고 음성 BT 시험으로 인한 샘플 1의 임계 전압의 이동량은 각각 1.80 V 및 -0.42 V였다. 양성 BT 시험으로 인한 그리고 음성 BT 시험으로 인한 샘플 2의 임계 전압의 이동량은 각각 0.79 V 및 0.76 V였다.
샘플 1 및 2 각각에서, BT 시험 전후의 임계 전압의 이동량은 적어, 샘플은 신뢰성이 높은 트랜지스터임이 밝혀졌다.
다음으로, 샘플 2의 트랜지스터의 전기 특성과 기판 온도 사이의 관계를 평가하였다.
측정에 사용된 트랜지스터는 채널 길이 L 3 ㎛, 채널 폭 W 10 ㎛, 한 변의 폭 Lov 3 ㎛(총 Lov 6 ㎛), 및 폭 dW 0 ㎛이다. 드레인 전압 Vds를 10 V로 설정하였음을 알아야 한다. 기판 온도는 -40℃, -25℃, 25℃, 75℃, 125℃ 및 150℃였다.
도 35A는 기판 온도와 임계 전압 사이의 관계를 도시하고, 도 35B는 기판 온도와 전계 효과 이동도 사이의 관계를 도시한다.
도 35A로부터, 기판 온도가 증가하면서 임계 전압은 낮아짐이 밝혀졌다. 임계 전압이 -40℃ 내지 150℃ 범위에서 0.38 V에서 -1.08 V로 감소함을 알아야 한다.
도 35B로부터, 기판 온도가 증가하면서 전계 효과 이동도가 낮아짐이 밝혀졌다. 이동도는 -40℃ 내지 150℃ 범위에서 37.4 ㎠/Vs에서 33.4 ㎠/Vs로 감소함을 알아야 한다.
따라서, 샘플 2의 전기 특성의 변동이 상기 온도 범위에서 적음이 밝혀졌다.
상기 설명한 트랜지스터는 높은 전계 효과 이동도를 가져서 신뢰성이 높음도 밝혀졌다.
유사한 방식으로, 본 발명의 일구체예 따른 메모리 소자에 적용 가능한 트랜지스터의 채널 폭의 ㎛당 오프 상태 전류를 평가하였다.
샘플 2와 유사한 방법에 의해 샘플을 형성시켰다 측정에 사용된 트랜지스터는 채널 길이 L 3 ㎛, 채널 폭 W 10 cm, 폭 Lov 2 ㎛, 및 폭 dW 0 ㎛임을 알아야 한다.
도 36은 오프 상태 전류의 측정에서 트랜지스터의 오프 상태 전류와 기판 온도(절대 온도)의 역수 사이의 관계를 도시한다. 도 36에서 간단히 수평 축은 측정시 기판 온도의 역수를 1000 배하여 얻은 값(1000/T)을 나타낸다.
트랜지스터의 오프 상태의 측정 방법을 하기에 간단히 설명한다. 여기서, 측정에 사용된 트랜지스터를 편의상 제1 트랜지스터라고 한다.
제1 트랜지스터의 드레인을 플로팅 게이트 FG에 연결하고, 플로팅 게이트 FG를 제2 트랜지스터의 게이트에 연결한다.
우선, 제1 트랜지스터를 끈 후, 전하를 플로팅 게이트 FG에 인가한다. 일정한 드레인 전압을 제2 트랜지스터에 인가함을 알아야 한다.
이 때, 플로팅 게이트 FG의 전하는 제1 트랜지스터를 통해 점차 누출된다. 플로팅 게이트 FG의 전하를 잃을 때, 제2 트랜지스터의 소스의 전위가 변화한다. 제1 트랜지스터로부터의 전하 누출량을 시간에 대한 소스의 전위의 변화량으로부터 추정하여; 오프 상태 전류를 측정할 수 있다.
도 36은 측정시 기판 온도가 85℃일 때, 형성된 트랜지스터의 채널 폭의 ㎛당 오프 상태 전류가 2×10-21/㎛ (2zA/㎛)임을 보여준다.
따라서, 상기 결과는 형성된 트랜지스터의 오프 상태 전류가 상당히 작음을 보여준다.
상기 설명한 바와 같이, c축 방향이 산화물 반도체 막의 상부 표면의 법선 벡터에 평행한 결정 영역을 갖는 산화물 반도체 막을 사용하여 신뢰성이 높은 트랜지스터를 형성시킬 수 있다.
또한, 우수한 전기 특성을 갖는 트랜지스터를 얻을 수 있다.
이 구체예를 다른 구체예 중 임의의 것과 적당히 조합하여 실행할 수 있다.
[구체예 4]
이 구체예에서는, 구체예 3에서 설명한 트랜지스터를 사용하여 제조된 액정 표시 소자를 설명한다. 이 구체예에서는 본 발명의 일구체예에 따른 트랜지스터를 액정 표시 소자에 적용하는 예를 설명하지만, 본 발명의 일구체예는 이에 한정되지 않음을 알아야 한다. 예컨대, 당업자들은 전기 발광(EL) 표시 소자에 본 발명의 일구체예에 따른 트랜지스터를 적용하는 것을 용이하게 생각할 수 있다.
도 17은 액티브 매트릭스 액정 표시 소자의 회로도이다. 액정 표시 소자는 소스 라인 SL_1 내지 SL_a, 게이트 라인 GL_1 내지 GL_b, 및 복수의 픽셀(2200)을 포함한다. 픽셀(2200) 각각은 트랜지스터(2230), 커패시터(2220) 및 액정 부재(2210)를 포함한다. 액정 표시 소자의 픽셀부는 매트릭스로 배열된 픽셀(2200)을 포함한다. "소스 라인 SL" 및 "게이트 라인 GL"은 간단히 각각 소스 라인 및 게이트 라인을 지칭함을 알 수 있다.
트랜지스터(2230)로서, 구체예 3에서 설명한 트랜지스터를 사용할 수 있다. 본 발명의 일구체예에 따른 트랜지스터를 사용하여, 표시 품질이 높고 신뢰성이 높은 액정 표시 소자를 얻을 수 있다.
게이트 라인 GL은 트랜지스터(2230)의 게이트에 연결되고, 소스 라인 SL은 트랜지스터의 소스에 연결되며, 트랜지스터(2230)의 드레인은 커패시터(2220)의 커패시터 전극 중 하나 및 액정 부재(2210)의 픽셀 전극 중 하나에 연결된다. 커패시터(2220)의 다른 커패시터 전극 및 액정 부재(2210)의 다른 픽셀 전극은 공통 전극에 연결된다. 공통 전극은 게이트 라인 GL로서 동일한 층에 동일한 재료를 사용하여 형성시킬 수 있음을 알 수 있다.
또한, 게이트 라인 GL은 게이트 드라이버 회로에 연결된다. 게이트 드라이버 회로는 구체예 3에서 설명한 트랜지스터를 포함할 수 있다.
소스 라인 SL은 소스 드라이버 회로에 연결된다. 소스 드라이버 회로는 구체예 3에서 설명한 트랜지스터를 포함할 수 있다.
게이트 드라이버 회로 및 소스 드라이버 회로 중 하나 또는 양쪽을 개별 제조된 기판 위에 형성시키고 칩온글래스(COG), 와이어 본딩 또는 테이프 자동 접합(TAB)과 같은 방법을 이용하여 연결할 수 있음을 알 수 있다.
트랜지스터는 정전기 등에 의해 쉽게 파손되기 때문에, 보호 회로를 제공하는 것이 바람직하다. 보호 회로는 바람직하게는 비선형 부재를 이용하여 형성시킨다.
게이트 라인 GL에 트랜지스터(2230)의 임계 전압 이상으로 전위를 공급시, 소스 라인 SL로부터 공급된 전하가 트랜지스터(2230)의 드레인 전류와 함께 흘러 커패시터(2220)에 축적된다(충전으로도 지칭). 한 열에 대해 커패시터(2220)를 충전한 후 열로 존재하는 트랜지스터(2230)를 끄면, 소스 라인 SL로부터의 전압 인가가 중지되지만; 필요한 전압은 커패시터(2220)에 축적된 전하에 의해 유지될 수 있다. 그 다음, 다음 열의 커패시터(2220)가 충전된다. 이러한 방식으로, 제1 열 내지 b번째 열의 커패시터가 충전된다.
트랜지스터(2230)의 오프 상태 전류는 낮기 때문에, 커패시터(2220)에 유지된 전하를 쉽게 잃지 않아서 커패시터(2220)의 용량을 감소시킬 수 있고, 이에 따라 충전에 필요한 전력 소비를 감소시킬 수 있다.
따라서, 본 발명의 일구체예에 따른 트랜지스터를 사용시, 표시 품질이 높고 신뢰성이 높은 액정 표시 소자를 얻을 수 있다.
이 구체예는 다른 구체예 중 임의의 것과 적당히 조합하여 실행할 수 있다.
[구체예 5]
이 구체예에서는, 구체예 3에서 설명한 트랜지스터를 사용하는 반도체 소자인 메모리의 제조예를 설명한다.
휘발성 메모리의 통상적인 예는 메모리 소자에 포함된 트랜지스터를 선택하고 커패시터에 전하를 축적하여 데이터를 저장하는 다이내믹 랜덤 액세스 메모리(DRAM), 및 플립플랍과 같은 회로를 사용하여 저장된 데이터를 유지하는 스태틱 랜덤 액세스 메모리(SRAM)를 포함한다.
구체예 3에서 설명한 트랜지스터를 메모리에 포함된 트랜지스터의 일부에 적용할 수 있다.
구체예 3에서 설명한 트랜지스터가 적용된 메모리 소자의 예를 도 18A 내지 18C를 참조하여 설명한다.
도 18A는 메모리 셀의 단면도이다. 트랜지스터(3340)는 기판(3100); 기판(3100) 위에 제공된 베이스 절연막(3102); 베이스 절연막(3102)의 주변에 제공된 보호막(3120); 베이스 절연막(3102) 및 보호막(3120) 위에 제공되고 고저항 영역(3106a) 및 저저항 영역(3106b)을 포함하는 산화물 반도체 막(3106); 산화물 반도체 막(3106) 위에 제공된 게이트 절연막(3112); 사이에 게이트 절연막(3112)이 제공되며 산화물 반도체 막(3106)이 게이트 전극(3104)과 중첩되도록 제공된 게이트 전극(3104); 게이트 전극(3104)의 측면과 접촉되어 제공된 측벽 절연막(3124); 및 적어도 산화물 반도체 막(3106)과 접촉되어 제공된 한 쌍의 전극(3116)을 포함한다.
여기서, 기판(3100), 베이스 절연막(3102), 보호막(3120), 산화물 반도체 막(3106), 게이트 절연막(3112), 게이트 전극(3104), 측벽 절연막(312) 및 한 쌍의 전극(3116)은 각각 기판(100), 베이스 절연막(502), 보호막(520), 산화물 반도체 막(506), 게이트 절연막(512), 게이트 전극(504), 측벽 절연막(524) 및 한 쌍의 전극(516)과 유사한 방법 및 재료를 사용하여 제공할 수 있다.
또한, 트랜지스터(3340)는 트랜지스터(3340)를 피복하도록 제공된 층간 절연막(3328), 및 층간 절연막(3328) 위에 제공된 전극(3326)을 포함한다. 커패시터(3330)는 한 쌍의 전극(3116), 층간 절연막(3328) 및 전극(3326) 중 하나를 포함한다. 평행한 플레이트형 커패시터를 도면에서는 도시하지만, 용량을 증가시키기 위해 적층형 커패시터 또는 트렌치형 커패시터를 대안적으로 사용할 수 있다. 층간 절연막(3328)은 보호 절연막(518)과 유사한 재료에서 선택된 재료를 사용하여 제공할 수 있다. 전극(3326)은 한 쌍의 전극(516)과 유사한 재료에서 선택된 재료를 사용하여 제공할 수 있다.
또한, 트랜지스터(3340)는 층간 절연막(3328) 및 전극(3326)을 피복하도록 제공된 층간 절연막(3118), 및 층간 절연막(3118) 및 층간 절연막(3328)에 형성된 개구를 통해 한 쌍의 전극(3116) 중 다른 것에 연결된 배선(3122)을 포함한다. 도시하지는 않지만, 층간 절연막(3118) 및 배선(3122)을 피복하도록 보호막을 제공할 수 있다. 보호막으로, 층간 절연막(3118)의 표면 전도로 인해 생성되는 미세량의 누출 전류를 감소시킬 수 있어서, 트랜지스터의 오프 상태 전류를 감소시킬 수 있다. 배선(3122)은 배선(522)과 유사한 방법 및 재료를 사용하여 제공할 수 있다.
도 18B는 도 18A의 메모리 셀의 회로도이다. 메모리 셀은 비트 라인 BL, 워드 라인 WL, 센스 증폭기 SAmp, 트랜지스터 Tr 및 커패시터 C를 포함한다. 트랜지스터 Tr 및 커패시터 C는 각각 트랜지스터(3340) 및 커패시터(3330)에 해당한다.
도 18C에 도시된 바와 같이, 커패시터에 보유된 전위가 트랜지스터 Tr의 오프 상태 전류로 인해 시간 경과에 따라 점차 감소되는 것은 공지되어 있다. 본래 V0인 전위를 커패시터의 충전에 의해 V1로 설정하고, 시간 경과에 따라 데이터 1을 판독하기 위한 한계인 VA로 감소시킨다. 이 기간을 보유 시간 T_1로 지칭한다. 따라서, 2 단계 메모리 셀의 경우, 보유 기간 T_1 내에 리프레쉬 작동을 수행할 필요가 있다.
여기서, 트랜지스터(3340)를 트랜지스터 Tr로서 사용할 경우, 트랜지스터 Tr의 오프 상태 전류가 상당히 작을 수 있어서, 보유 기간 T_1을 더 길게 할 수 있다. 즉, 리프레쉬 작동 사이의 간격을 연장시킬 수 있고; 이에 따라, 메모리 셀의 전력 소비를 감소시킬 수 있다. 또한, 트랜지스터 Tr은 신뢰성이 높아서, 메모리 셀은 높은 신뢰성을 가질 수 있다.
구체예 3에 나타낸, 오프 상태 전류가 1×10-18 A 이하, 1×10-21 A 이하, 또는 1×10-24 A 이하인 트랜지스터를 사용하여 메모리 셀을 형성시키는 경우, 리프레쉬 작동 사이의 간격은 수십 초 내지 수십 년일 수 있다.
상기 설명한 바와 같이, 본 발명의 일구체예에 따른 트랜지스터의 사용으로 신뢰성이 높고 전력 소비가 낮은 메모리 소자의 형성이 가능해진다.
다음으로, 구체예 3에서 설명한 트랜지스터가 적용된 메모리 소자의 다른 예를 도 19A 내지 19C를 참조하여 설명한다.
도 19A는 메모리 소자인 메모리 셀의 단면도이다. 트랜지스터(3350)는 기판(3100); 기판(3100) 위에 제공된 베이스 절연막(3382); 베이스 절연막(3382) 위에 제공되고 제1 저항 영역(3384a), 제2 저항 영역(3384b) 및 제3 저항 영역(3384c)을 포함하는 반도체 막(3384); 반도체 막(3384) 위에 제공된 게이트 절연막(3386); 사이에 게이트 절연막(3386)이 제공되고 제1 저항 영역(3384a)과 중첩되도록 제공된 게이트 전극(3392); 및 게이트 전극(3392)의 측면과 접촉되어 제공된 측벽 절연막(3394)을 포함한다. 반도체 막(3384) 내 저항의 하향 순서는 하기와 같다: 제1 저항 영역(3384a), 제2 저항 영역(3384b) 및 제3 저항 영역(3384c). 제1 저항 영역(3384a)에서는 트랜지스터(3350)의 임계 전압 이상의 전압이 게이트 전극(3392)에 인가될 때 채널이 형성된다. 도시하지는 않지만, 제3 저항 영역(3384c)과 접촉되어 있는 한 쌍의 전극을 제공할 수 있다.
트랜지스터(3350)로서, 산화물 반도체 막 이외의 것이고 14족 원소를 포함하는 반도체 막, 예컨대 다결정 실리콘 막, 단결정 실리콘 막, 다결정 게르마늄 막 또는 단결정 게르마늄 막을 사용하여 형성된 트랜지스터, 또는 구체예 3에서 설명한 산화물 반도체 막을 사용하여 형성된 트랜지스터를 사용할 수 있다.
또한, 층간 절연막(3396)이 트랜지스터(3350)와 접촉되어 제공된다. 층간 절연막(3396)의 상부 표면은 트랜지스터(3340)가 형성된 표면이며; 따라서, 층간 절연막(3396)의 상부 표면은 가능한 한 많이 평탄화됨을 알아야 한다. 구체적으로는, 층간 절연막(3396)의 상부 표면의 평균 표면 거칠기 Ra는 바람직하게는 1 nm 이하, 바람직하게는 0.3 nm 이하, 더욱 바람직하게는 0.1 nm 이하이다.
층간 절연막(3396)은 산화물 반도체 막(3106)과 접촉되어 있는 층이 바람직하게는 열 처리에 의해 산소가 방출되는 절연막인 단층 구조 또는 층상 구조를 가질 수 있다.
트랜지스터(3340)가 층간 절연막(3396) 위에 제공된다. 트랜지스터(3340)의 한 쌍의 전극(3116) 중 하나가 트랜지스터(3350)의 게이트 전극(3392)에 연결된다. 커패시터(3330)는 트랜지스터(3340)에 포함된 한 쌍의 전극(3116) 및 층간 절연막(3396) 중 하나, 및 전극(3326)을 포함한다. 평행 플레이트형 커패시터를 도면에 도시하지만, 적층형 커패시터 또는 트렌치형 커패시터를 대안적으로 사용하여 용량을 증가시킬 수 있다.
도 19B는 도 19A의 메모리 셀의 회로도이다. 메모리 셀은 트랜지스터 Tr_1, 트랜지스터 Tr_1의 게이트에 연결된 게이트 라인 GL_1, 트랜지스터 Tr_1의 소스에 연결된 소스 라인 SL_1, 트랜지스터 Tr_2, 트랜지스터 Tr_2의 소스에 연결된 소스 라인 SL_2, 트랜지스터 Tr_2의 드레인에 연결된 드레인 라인 DL_2, 커패시터 라인 C, 커패시터 C의 말단에 연결된 커패시터 라인 CL, 및 커패시터 C의 다른 말단, 트랜지스터 Tr_1의 드레인 및 트랜지스터 Tr_2의 게이트에 연결된 플로팅 게이트 FG를 포함한다. 트랜지스터 Tr_1, 트랜지스터 Tr_2 및 커패시터 C는 각각 트랜지스터(3340), 트랜지스터(3350) 및 커패시터(3330)에 해당함을 알아야 한다.
상기 메모리 소자는 플로팅 게이트 FG의 전위에 따른 트랜지스터 Tr_2의 겉보기 임계값의 변동을 이용한다. 예컨대, 도 19C는 트랜지스터 Tr_2를 통해 흐르는 드레인 전류 Ids_2와 커패시터 배선 CL의 전위 VCL 사이의 관계를 나타낸다.
여기서, 플로팅 게이트 FG의 전위를 트랜지스터 Tr_1을 통해 조정할 수 있다. 예컨대, 소스 라인 SL_1의 전위를 VDD로 설정한다. 이 경우, 트랜지스터 Tr_1의 임계 전압 Vth에 VDD를 추가하여 얻은 전위 이상으로 게이트 라인 GL_1의 전위를 설정할 때, 플로팅 게이트 FG의 전위는 HIGH일 수 있다. 또한, 게이트 라인 GL_1의 전위를 트랜지스터 Tr_1의 임계 전압 Vth 이하로 설정할 때, 플로팅 게이트 FG의 전위는 LOW일 수 있다.
따라서, VCL-Ids_2 곡선(FG=LOW) 또는 VCL-Ids_2 곡선(FG = HIGH)을 얻을 수 있다. 즉, 플로팅 게이트 FG의 전위가 LOW일 때, 드레인 전류 Ids_2는 0 V의 VCL에서 적고; 따라서, 데이터 O이 저장된다. 또한, 플로팅 게이트 FG의 전위가 HIGH일 때, 드레인 전류 Ids_2는 0 V의 전위 VCL에서 크고; 따라서, 데이터 1이 저장된다. 이러한 방식으로, 데이터를 저장할 수 있다.
여기서 트랜지스터(3340)를 트랜지스터 Tr_1로서 사용시, 트랜지스터 Tr_1의 오프 상태 전류를 상당히 적게 만들 수 있기 때문에, 트랜지스터 Tr_1을 통해 도 19B의 플로팅 게이트 FG에 축적된 전하의 비의도적인 누출을 억제할 수 있다. 따라서, 장기간 동안 데이터를 보유할 수 있다. 또한, 트랜지스터 Tr_1의 전계 효과 이동도가 높고; 이에 따라, 메모리 소자를 고속으로 작동시킬 수 있다.
상기 설명한 바와 같이, 메모리 소자의 적어도 일부에 본 발명의 일구체예에 따른 트랜지스터를 사용함으로써 신뢰성이 높고 전력 소비가 낮으며 고속 작동이 가능한 반도체 소자를 형성하는 것이 가능해진다.
이 구체예는 다른 구체예 중 임의의 것과 적당히 조합하여 실행할 수 있다.
[구체예 6]
구체예 3에서 설명한 트랜지스터 및 구체예 5에서 설명한 반도체 소자를 중앙 처리 장치(CPU)의 적어도 일부에 사용하여 CPU를 형성시킬 수 있다.
도 20A는 CPU의 특정 구성을 도시하는 블록도이다. 도 20A에 도시된 CPU는 기판(1190) 위에, 산술 논리 장치(ALU)(1191), ALU 제어기(1192), 지시 해독기(1193), 인터럽트 제어기(1194), 타이밍 제어기(1195), 레지스터(1196), 레지스터 제어기(1197), 버스 계면(버스 I/F)(1198), 기록 가능 ROM(1199) 및 ROM 계면(ROM I/F)(1189)을 포함한다. 반도체 기판, SOI 기판, 유리 기판 등을 기판(1190)으로서 사용한다. ROM(1199) 및 ROM 계면(1189)을 각각의 칩 위에 제공할 수 있다. 도 20A의 CPU는 구성을 간단화한 예일 뿐이며, 실제 CPU는 용도에 따라 다앙한 구성을 가짐은 말할 것도 없다.
버스 계면(1198)을 통해 CPU에 입력된 지시는 지시 해독기(1193)에 입력되어 해독된 후, ALU 제어기(1192), 인터럽트 제어기(1194), 레지스터 제어기(1197) 및 타이밍 제어기(1195)에 입력된다.
ALU 제어기(1192), 인터럽트 제어기(1194), 레지스터 제어기(1197) 및 타이밍 제어기(1195)는 해독된 지시에 따라 다양한 제어를 수행한다. 구체적으로는, ALU 제어기(1192)는 ALU(1191)의 작동을 제어하는 신호를 생성한다. CPU가 프로그램을 배출하는 동안, 인터럽트 제어기(1194)는 이의 우선 또는 마스크 상태에 따라 외부 입출력 소자 또는 주변 회로로부터의 인터럽트 요청을 처리한다. 레지스터 제어기(1197)는 레지스터(1196)의 주소를 생성하고, CPU의 상태에 따라 레지스터(1196)로부터/로 데이터를 판독/기록한다.
타이밍 제어기(1195)는 ALU(1191), ALU 제어기(1192), 지시 해독기(1193), 인터럽트 제어기(1194) 및 레지스터 제어기(1197)의 작동 타이밍을 제어하기 위한 신호를 생성한다. 예컨대, 타이밍 제어기(1195)는 참조 시계 신호 CLK1에 기초한 내부 시계 신호 CLK2를 생성하기 위한 내부 시계 생성기를 포함하며, 상기 회로에 시계 신호 CLK2를 공급한다.
도 20A의 CPU에서, 구체예 5에 따른 반도체 소자가 레지스터(1196)에 제공된다.
도 20A의 CUP에서, 레지스터 제어기(1197)는 ALU(1191)로부터의 지시에 대응하여 레지스터(1196) 내 보유 데이터의 조작을 선택한다. 즉, 레지스터(1196) 내 반도체 소자는 상 전환 부재 및 커패시터가 데이터를 보유하는 것을 결정한다. 상 전환 부재에 의한 데이터 보유가 선택되면, 전력 공급 전압이 레지스터(1196) 내 반도체 소자에 공급된다. 커패시터에 의한 데이터 보유가 선택되면, 데이터가 커패시터에 기록되고, 레지스터(1196) 내 반도체 메모리 소자에의 전력 공급 전압의 공급이 중지될 수 있다.
도 20B 또는 도 20C에 도시된 바와 같이, 전력 공급 전위 VDD 또는 전력 공급 전위 VSS가 공급된 노드와 반도체 소자 그룹 사이에 제공된 스위칭 부재로 전력 공급을 중지시킬 수 있다. 도 20B 및 20C에 도시된 회로를 하기에 설명한다.
도 20B 및 20C는 각각 반도체 소자에의 전력 공급 전위의 공급을 제어하기 위한 스위칭 부재에 대한, 산화물 반도체를 사용하여 활성층이 형성된 트랜지스터를 포함하는 메모리 회로의 구성의 예를 도시한다.
도 20B에 도시된 메모리 소자는 스위칭 부재(1141) 및 복수의 반도체 소자(1142)를 포함하는 반도체 소자 그룹(1143)을 포함한다. 구체적으로는, 반도체 소자(1142) 각각으로서, 구체예 5에서 설명한 반도체 소자를 사용할 수 있다. 반도체 소자 그룹(1143)에 포함된 반도체 소자(1142) 각각에는 스위칭 부재(1141)를 통해 고수준 전력 공급 전위 VDD가 공급된다. 또한, 반도체 소자 그룹(143)에 포함된 반도체 소자(1142) 각각에는 신호 IN의 전위 및 저수준 전력 공급 전위 VSS가 공급된다.
도 20B에서는, 스위칭 부재(1141)로서 구체예 3에서 설명한 트랜지스터를 사용할 수 있다. 트랜지스터의 스위칭은 이의 게이트에 입력되는 신호 SigA에 의해 제어된다.
도 20B는 스위칭 부재(1141)가 단 하나의 트랜지스터를 포함하는 구성을 도시하지만; 본 발명의 일구체예는 이에 한정되지 않는다. 스위칭 부재(1141)는 복수의 트랜지스터를 포함할 수 있다. 스위칭 부재(1141)가 스위칭 부재로서 작용하는 복수의 트랜지스터를 포함하는 경우, 복수의 트랜지스터를 서로 평행으로 연결하거나, 직렬로 연결하거나, 또는 평행 연결 및 직렬 연결의 조합으로 연결할 수 있다.
도 20C는 반도체 소자 그룹(1143)에 포함된 반도체 소자(1142) 각각에 스위칭 부재(1141)를 통해 저수준 전력 공급 전위 VSS가 공급된 메모리 소자의 예를 도시한다. 반도체 소자 그룹(1143)에 포함된 반도체 소자(1142) 각각에의 저수준 전력 공급 전위 VSS의 공급은 스위칭 부재(1141)에 의해 제어할 수 있다.
스위칭 부재가 전력 공급 전위 VDD 또는 전력 공급 전위 VSS가 제공되는 노드와 반도체 소자 그룹 사이에 제공될 때, CPU의 작동이 일시적으로 중지되고 전력 공급 전압의 공급이 중지되는 경우라도 데이터를 유지시킬 수 있고; 따라서, 전력 소비를 감소시킬 수 있다. 예컨대, 퍼스널 컴퓨터의 사용이 데이터를 키보드와 같은 입력 소자에 입력하지 않을 경우, CPU의 작동을 중지시킬 수 있어서, 전력 소비를 감소시킬 수 있다.
또한, 구체예 3에서 설명한 트랜지스터 및 구체예 5에서 설명한 반도체 소자를 사용할 때, CPU가 전력을 덜 소비하면서 고속으로 작동할 수 있다.
여기서는 CPU를 예로 들지만, 본 발명의 일구체예는 디지털 신호 처리기(DSP), 커스텀 LSI, 또는 필드 프로그래머블 게이트 어레이(FPGA)와 같은 LSI에도 적용할 수 있다.
이 구체예는 다른 구체예 중 임의의 것과 적당히 조합하여 실행할 수 있다.
[구체예 7]
이 구체예에서는, 구체예 3 내지 6에서 설명한 반도체 소자를 적용할 수 있는 전자 소자의 예를 설명한다.
도 21A는 휴대용 정보 단말기를 도시한다. 휴대용 정보 단말기는 하우징(4300), 버튼(4301), 마이크로폰(4302), 표시부(4303), 스피커(4304) 및 카메라(4305)를 포함하며, 휴대폰 기능을 갖는다.
도 21B는 디스플레이를 도시한다. 디스플레이는 하우징(4310) 및 표시부(4311)를 포함한다.
도 21C는 디지털 스틸 카메라를 도시한다. 디지털 스틸 카메라는 하우징(4320), 버튼(4321), 마이크로폰(4322) 및 표시부(4323)를 포함한다.
본 발명의 일구체예에 따른 반도체 소자를 사용하면, 양호한 품질을 갖는 전자 소자를 얻을 수 있다.
이 구체예는 다른 구체예 중 임의의 것과 적절히 조합할 수 있다.
[실시예 1]
이 실시예에서는, 산화물 반도체 막의 결정 상태를 X선 회절(XRD) 방법에 의해 평가하였다.
이 실시예에서, 모든 샘플의 산화물 반도체 막을 각각 구체예 1에서 설명한 c축 방향이 산화물 반도체의 상부 표면의 법선 벡터에 평행한 결정 영역을 갖는 산화물 반도체를 포함하는 스퍼터링 타겟 및 구체예 2에서 설명한 증착 장치를 사용하여 스퍼터링 방법에 의해 증착시켰다.
우선, 베이스로서 작용하는 막의 평면성으로 인한 산화물 반도체 막의 결정화도의 차이를 평가하였다. 샘플의 형성 방법은 하기와 같다.
샘플 4에서, 300 nm 두께의 산화규소 막을 스퍼터링 방법에 의해 실리콘 웨이퍼에 증착시켰다. 산화규소 막의 상부 표면의 평균 표면 거칠기 Ra는 0.9 nm였다.
샘플 5에서, 300 nm 두께의 산화규소 막을 스퍼터링 방법에 의해 실리콘 웨이퍼에 증착시키고, 상부 표면을 CMP 처리에 의해 평탄화시켰다. 평탄화 처리된 산화규소 막의 상부 표면의 평균 표면 거칠기 Ra는 0.2 nm였다.
샘플 6에서, 300 nm 두께의 열 산화 막을 열 산화에 의해 실리콘 웨이퍼에 형성시켰다. 열 산화 막의 상부 표면의 평균 표면 거칠기 Ra는 0.2 nm였다.
다음으로, 100 nm 두께의 In-Ga-Zn-O 화합물 막을 스퍼터링 방법에 의해 샘플 4 내지 6 각각에 증착시켰다. 증착은 원자 비 In:Ga:Zn=1:1:1인 In-Ga-Zn-O 화합물 스퍼터링 타겟을 사용하고, 전력은 0.5 kW(DC)이며, 증착 가스는 45 sccm의 산소 가스이고, 압력은 0.4 Pa이며, 기판 온도는 250℃인 조건 하에서 수행하였음을 알아야 한다.
도 37은 샘플 4 내지 6의 XRD 스펙트럼을 도시한다. XRD 분석은 Bruker AXS 제조의 X선 회절계 D8 ADVANCE를 이용하여 수행하였고, 측정은 평면외 방법에 의해 수행하였다.
도 37은 2θ=30° 부근의 결정화도를 나타내는 피크의 강도가 샘플 4보다 샘플 5 및 6에서 더 높음을 보여준다. 즉, 베이스로서 작용하는 막이 더 높은 평면성을 가질 경우, 얻어지는 산화물 반도체 막의 결정화도가 개선된다.
다음으로, 증착시 기판 온도로 인한 산화물 반도체 막의 결정화도의 차이를 평가하였다. 샘플의 형성 방법은 하기와 같다.
각각의 샘플에서, 200 nm 두께의 In-Ga-Zn-O 화합물 막을 스퍼터링 방법에 의해 유리 기판에 증착시켰다. 증착은 원자 비 In:Ga:Zn=1:1:1인 In-Ga-Zn-O 화합물 스퍼터링 타겟을 사용하고, 전력은 0.5 kW(DC)이며, 증착 가스 흐름은 50 sccm의 아르곤 가스 및 50 sccm의 산소 가스이고, 압력은 0.6 Pa이며, 기판 온도는 실온(샘플 7), 120℃(샘플 8), 150℃(샘플 9) 및 170℃(샘플 10)인 조건 하에서 수행하였음을 알아야 한다.
도 38은 샘플 7 및 10의 XRD 스펙트럼을 도시한다. XRD 분석은 Bruker AXS 제조의 X선 회절계 D8 ADVANCE를 이용하여 수행하였고, 측정은 평면외 방법에 의해 수행하였다.
도 38은 2θ=30° 부근의 결정화도를 나타내는 피크의 강도가 샘플 10, 샘플 9, 샘플 8 및 샘플 7보다 더 높음을 보여준다. 즉, 증착시 기판 온도가 높을 경우, 얻어지는 산화물 반도체 막의 결정화도가 개선된다.
다음으로, 증착시 산소 가스의 %로 인한 산화물 반도체 막의 결정화도의 차이를 평가하였다. 샘플의 형성 방법은 하기와 같다.
각각의 샘플에서, 200 nm 두께의 In-Ga-Zn-O 화합물 막을 스퍼터링 방법에 의해 유리 기판에 증착시켰다. 증착은 원자 비 In:Ga:Zn=1:1:1인 In-Ga-Zn-O 화합물 스퍼터링 타겟을 사용하고, 전력은 0.5 kW(DC)이며, 산소 가스의 %(얻어진 산소 가스의 유속을 산소 가스의 유속 및 아르곤 가스의 유속의 총량으로 나눠 얻은 값)는 10%(샘플 11), 20%(샘플 12), 30%(샘플 13), 50%(샘플 14), 70%(샘플 15) 및 100%(산소만; 샘플 16)이며; 압력은 0.6 Pa이고; 기판 온도는 170℃인 조건 하에서 수행하였음을 알아야 한다.
도 39는 샘플 11 내지 16의 XRD 스펙트럼을 도시한다. XRD 분석은 Bruker AXS 제조의 X선 회절계 D8 ADVANCE를 이용하여 수행하였고, 측정은 평면외 방법에 의해 수행하였다.
도 39는 결정화도를 나타내는 피크의 강도가 샘플 16, 샘플 15, 샘플 14, 샘플 13, 샘플 12 및 샘플 11 순서로 높음을 보여준다. 즉, 증착시 산소 가스의 %가 높을 경우, 얻어지는 산화물 반도체 막의 결정화도가 개선된다.
이 실시예는 베이스로서 작용하는 막이 더 높은 평면성을 가질 때, 증착시 기판 온도가 더 높을 때, 그리고 증착시 산소 가스의 %가 더 높을 때, 얻어지는 산화물 반도체 막의 결정화도가 개선됨을 보여준다.
본 출원은 2011년 6월 8일 일본 특허청에 출원된 일본 특허 출원 제2011-128750호 및 2011년 12월 15일 일본 특허청에 출원된 일본 특허 출원 제2011-274954호에 기초하며, 이들의 전체 내용을 본 명세서에서 참고로 인용한다.
10: 증착 챔버, 10a: 증착 챔버, 10b: 증착 챔버, 10c: 증착 챔버, 11: 기판 공급 챔버, 12: 부하 록 챔버, 12a: 부하 록 챔버, 12b: 부하 록 챔버, 13: 이송 챔버, 14: 카세트 포트, 15: 기판 가열 챔버, 20a: 증착 챔버, 20b: 증착 챔버, 22a: 부하 록 챔버, 22b: 부하 록 챔버, 25: 기판 가열 챔버, 32: 스퍼터링 타겟, 34: 타겟 홀더, 54: 정제기, 58a: 저온 펌프, 58b: 저온 펌프, 58c: 터보 분자 펌프, 58d: 저온 펌프, 58e: 저온 펌프, 58f: 저온 펌프, 59: 진공 펌프, 59a: 진공 펌프, 59b: 진공 펌프, 59c: 진공 펌프, 60: 질량 흐름 제어기, 62: 가스 가열 시스템, 66: 저온 트랩, 100: 기판, 102: 베이스 절연막, 104: 게이트 전극, 106: 산화물 반도체 막, 112: 게이트 절연막, 116: 한 쌍의 전극, 204: 게이트 전극, 206: 산화물 반도체 막, 212: 게이트 절연막, 216: 한 쌍의 전극, 304: 게이트 전극, 306: 산화물 반도체 막, 312: 게이트 절연막, 316: 한 쌍의 전극, 318: 보호 절연막, 406: 산화물 반도체 막, 416: 한 쌍의 전극, 418: 보호 절연막, 502: 베이스 절연막, 504: 게이트 전극, 506: 산화물 반도체 막, 506a: 고저항 영역, 506b: 저저항 영역, 507: 산화물 반도체 막, 507a: 고저항 영역, 507b: 저저항 영역, 512: 게이트 절연막, 516: 한 쌍의 전극, 518: 보호 절연막, 520: 보호막, 522: 배선, 524: 측벽 절연막, 602: 베이스 절연막, 604: 게이트 전극, 606: 산화물 반도체 막, 606a: 고저항 영역, 606b: 저저항 영역, 612: 게이트 절연막, 616: 한 쌍의 전극, 618: 보호 절연막, 622: 배선, 700: 기판, 702: 베이스 절연막, 704: 게이트 전극, 706: 산화물 반도체 막, 712: 게이트 절연막, 716: 한 쌍의 전극, 718: 층간 절연막, 722: 배선, 728: 보호 절연막, 1141: 스위칭 부재, 1142: 반도체 소자, 1143: 반도체 소자 그룹, 1189: ROM 계면, 1190: 기판, 1191: ALU, 1192: ALU 제어기, 1193: 지시 해독기, 1194: 인터럽트 제어기, 1195: 타이밍 제어기, 1196: 레지스터, 1197: 레지스터 제어기, 1198: 버스 계면, 1199: ROM, 2200: 픽셀, 2210: 액정 부재, 2220: 커패시터, 2230: 트랜지스터, 3100: 기판, 3102: 베이스 절연막, 3104: 게이트 전극, 3106: 산화물 반도체 막, 3106a: 고저항 영역, 3106b: 저저항 영역, 3112: 게이트 절연막, 3116: 한 쌍의 전극, 3118: 층간 절연막, 3120: 보호막, 3122: 배선, 3124: 측벽 절연막, 3326: 전극, 3328: 층간 절연막, 3330: 커패시터, 3340: 트랜지스터, 3350: 트랜지스터, 3382: 베이스 절연막, 3384: 반도체 막, 3384a: 제1 저저항 영역, 3384b: 제2 저저항 영역, 3384c: 제3 저저항 영역, 3386: 게이트 절연막, 3392: 게이트 전극, 3394: 측벽 절연막, 3396: 층간 절연막, 4300: 하우징, 4301: 버튼, 4302: 마이크로폰, 4303: 표시부, 4304: 스피커, 4305: 카메라, 4310: 하우징, 4311: 표시부, 4320: 하우징, 4321: 버튼, 4322: 마이크로폰, 4323: 표시부, 5001: 주형, 5002: 화합물 분말, 5012: 화합물 막, 5022: 화합물 막, 5032: 플레이트형 화합물, 5042: 플레이트형 화합물, 5101: 주형, 5102: 슬러리, 5112: 화합물 막, 5122: 화합물 막, 및 5132: 플레이트형 화합물.

Claims (4)

  1. 반도체 장치로서,
    제 1 절연층;
    상기 제 1 절연층 위의 반도체층;
    상기 반도체층 위의 제 2 절연층;
    상기 제 2 절연층 위에 있고, 상기 제 2 절연층과 접촉되는 게이트 전극;
    상기 게이트 전극 위의 제 3 절연층; 및
    상기 제 3 절연층 위의 배선을 포함하고,
    상기 배선은 상기 제 2 절연층 및 상기 제 3 절연층에 제공된 제 1 개구를 통해 상기 반도체층에 전기적으로 접속되고,
    상기 반도체층은 상기 제 1 개구와 중첩되는 제 2 개구를 포함하고,
    상기 반도체층은 상기 제 2 개구의 측면에서 상기 배선과 접촉되어 있고,
    상기 배선은 상기 제 1 개구 및 상기 제 2 개구를 통해 상기 반도체층 아래의 전극과 접촉되어 있으며,
    상기 전극 및 상기 배선은 단면도에서 상기 반도체층의 단부 너머로 연장되는, 반도체 장치.
  2. 삭제
  3. 제 1 항에 있어서,
    상기 반도체층은 14족 원소를 포함하는, 반도체 장치.
  4. 표시 장치로서,
    제 1 항에 따른 상기 반도체 장치; 및
    상기 반도체층에 전기적으로 접속되는 발광 소자를 포함하는 표시부를 포함하는, 표시 장치.
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