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KR101807734B1 - 펄스 신호 출력 회로 및 시프트 레지스터 - Google Patents

펄스 신호 출력 회로 및 시프트 레지스터 Download PDF

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KR101807734B1
KR101807734B1 KR1020177003180A KR20177003180A KR101807734B1 KR 101807734 B1 KR101807734 B1 KR 101807734B1 KR 1020177003180 A KR1020177003180 A KR 1020177003180A KR 20177003180 A KR20177003180 A KR 20177003180A KR 101807734 B1 KR101807734 B1 KR 101807734B1
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KR
South Korea
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transistor
drain
source
gate
electrically connected
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KR1020177003180A
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English (en)
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세이코 아마노
코헤이 토요타카
히로유키 미야케
아야 미야자키
히데아키 시시도
코지 쿠스노키
Original Assignee
가부시키가이샤 한도오따이 에네루기 켄큐쇼
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Publication date
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Abstract

개시하는 발명의 일 양태는, 안정적으로 동작할 수 있는 펄스 신호 출력 회로 및 그것을 포함하는 시프트 레지스터를 제공하는 것을 과제의 하나로 한다.
개시하는 발명의 일 양태의 펄스 신호 출력 회로는, 제 1 내지 제 10 트랜지스터를 가지고, 제 1 트랜지스터 및 제 3 트랜지스터의 채널 길이(L)에 대한 채널 폭(W)의 비(W/L)는 제 6 트랜지스터의 W/L보다 크고, 제 5 트랜지스터의 W/L은 제 6 트랜지스터의 W/L보다 크고, 제 5 트랜지스터의 W/L은 제 7 트랜지스터의 W/L과 동일하고, 제 3 트랜지스터의 W/L은 제 4 트랜지스터의 W/L보다 크게 한다. 이것에 의해, 안정적으로 동작할 수 있는 펄스 신호 출력 회로 및 그것을 포함하는 시프트 레지스터를 제공할 수 있다.

Description

펄스 신호 출력 회로 및 시프트 레지스터{PULSE SIGNAL OUTPUT CIRCUIT AND SHIFT REGISTER}
개시하는 발명은, 펄스 신호 출력 회로 및 시프트 레지스터에 관한 것이다.
액정 표시 장치 등에 이용되고 있는 바와 같이, 유리 기판 등의 평판에 형성되는 트랜지스터는 주로 아몰퍼스(amorphous) 실리콘 또는 다결정 실리콘 등의 반도체 재료를 이용하여 제작된다. 아몰퍼스 실리콘을 이용한 트랜지스터는 전계 효과 이동도가 낮은 유리 기판의 대면적화에 대응할 수 있다. 한편, 다결정 실리콘을 이용한 트랜지스터는 전계 효과 이동도가 높은 레이저 어닐 등의 결정화 공정이 필요하고, 유리 기판의 대면적화에는 반드시 적응하지 않는다는 특성을 가지고 있다.
이것에 대하여, 반도체 재료로서 산화물 반도체를 이용하는 트랜지스터가 주목받고 있다. 예를 들면, 반도체 재료로서 산화 아연 또는 In－Ga－Zn－O계 산화물 반도체를 이용하여 트랜지스터를 제작하여, 화상 표시 장치의 스위칭 소자로서 이용하는 기술이 특허문헌 1 및 특허문헌 2에 개시되어 있다.
산화물 반도체를 채널 형성 영역에 이용한 트랜지스터는, 아몰퍼스 실리콘을 이용한 트랜지스터보다 높은 전계 효과 이동도가 얻어진다. 또한, 산화물 반도체막은 스퍼터링법 등에 의해 300℃ 이하의 온도에서의 막 형성이 가능하고, 다결정 실리콘을 이용한 트랜지스터보다 제작이 용이하다.
이러한 산화물 반도체를 이용하여 제작된 트랜지스터는 액정 디스플레이, 일렉트로루미네선스 디스플레이 또는 전자 페이퍼 등의 표시 장치의 화소부 및 구동 회로를 구성하는 스위칭 소자에 적용되는 것이 기대되고 있다. 예를 들면, 상기의 산화물 반도체를 이용하여 제작된 트랜지스터에 의해 표시 장치의 화소부 및 구동 회로를 구성하는 기술이 비특허문헌 1에 개시되어 있다.
단, 상기의 산화물 반도체를 이용하여 제작된 트랜지스터는, 모두 n 채널형 트랜지스터이다. 따라서, 산화물 반도체를 이용하여 제작한 트랜지스터를 이용하여 구동 회로를 구성하는 경우, 이 구동 회로는, n 채널형 트랜지스터에 의해서만 구성되게 된다.
일본국 특개 2007－123861호 공보 일본국 특개 2007－096055호 공보
T. Osada 외 8명, 「Development of Driver－Integrated Panel using Amorphous In－Ga－Zn－Oxide TFT」, Proc. SID'09 DIGEST, pp. 184－187(2009)
표시 장치 등에 이용되는 구동 회로는, 펄스 신호 출력 회로를 포함하는 시프트 레지스터 등에 의해 구성된다. 이 시프트 레지스터가 단극성의 트랜지스터에 의해 구성되는 경우, 동작이 불안정하게 되는 등의 문제가 생기는 일이 있다.
상술한 문제를 감안하여, 본 발명의 일 양태는, 안정적으로 동작할 수 있는 펄스 신호 출력 회로 및 그것을 포함하는 시프트 레지스터를 제공하는 것을 과제의 하나로 한다.
본 발명의 일 양태는, 제 1 내지 제 10 트랜지스터를 가지고, 제 1 트랜지스터의 제 1 단자와 제 2 트랜지스터의 제 1 단자와 제 1 출력 단자는 전기적으로 접속되고, 제 3 트랜지스터의 제 1 단자와 제 4 트랜지스터의 제 1 단자와 제 2 출력 단자는 전기적으로 접속되고, 제 5 트랜지스터의 제 1 단자와 제 6 트랜지스터의 제 1 단자와 제 7 트랜지스터의 제 1 단자는 전기적으로 접속되고, 제 1 트랜지스터의 게이트 단자와 제 3 트랜지스터의 게이트 단자와 제 7 트랜지스터의 제 2 단자는 전기적으로 접속되고, 제 2 트랜지스터의 게이트 단자와 제 4 트랜지스터의 게이트 단자와 제 6 트랜지스터의 게이트 단자와 제 8 트랜지스터의 제 1 단자와 제 9 트랜지스터의 제 1 단자는 전기적으로 접속되고, 제 8 트랜지스터의 제 2 단자와 제 10 트랜지스터의 제 1 단자는 전기적으로 접속되고, 제 1 트랜지스터 및 제 3 트랜지스터의 채널 길이(L)에 대한 채널 폭(W)의 비(W/L)는 제 6 트랜지스터의 채널 길이(L)에 대한 채널 폭(W)의 비(W/L)보다 크고, 제 5 트랜지스터의 채널 길이(L)에 대한 채널 폭(W)의 비(W/L)는 제 6 트랜지스터의 채널 길이(L)에 대한 채널 폭(W)의 비(W/L)보다 크고, 제 5 트랜지스터의 채널 길이(L)에 대한 채널 폭(W)의 비(W/L)는 제 7 트랜지스터의 채널 길이(L)에 대한 채널 폭(W)의 비(W/L)와 동일하고, 제 3 트랜지스터의 채널 길이(L)에 대한 채널 폭(W)의 비(W/L)는 제 4 트랜지스터의 채널 길이(L)에 대한 채널 폭(W)의 비(W/L)보다 큰 펄스 신호 출력 회로이다.
상기의 펄스 신호 출력 회로에 있어서, 제 1 트랜지스터의 제 2 단자, 및 제 3 트랜지스터의 제 2 단자에는 제 1 클록 신호가 입력되고, 제 8 트랜지스터의 게이트 단자에는 제 2 클록 신호가 입력되고, 제 10 트랜지스터의 게이트 단자에는 제 3 클록 신호가 입력되고, 제 2 트랜지스터의 제 2 단자, 제 4 트랜지스터의 제 2 단자, 제 6 트랜지스터의 제 2 단자, 및 제 9 트랜지스터의 제 2 단자에는 제 1 전위가 부여되고, 제 5 트랜지스터의 제 2 단자, 제 7 트랜지스터의 게이트 단자, 및 제 10 트랜지스터의 제 2 단자에는 제 1 전위보다 높은 제 2 전위가 부여되고, 제 5 트랜지스터의 게이트 단자 및 제 9 트랜지스터의 게이트 단자에는 제 1 펄스 신호가 입력되고, 제 1 출력 단자 또는 제 2 출력 단자로부터, 제 2 펄스 신호를 출력하는 경우가 있다.
또한, 용량 소자를 가지고, 용량 소자는 제 2 트랜지스터의 게이트 단자와 제 4 트랜지스터의 게이트 단자와 제 6 트랜지스터의 게이트 단자와 제 8 트랜지스터의 제 1 단자와 제 9 트랜지스터의 제 1 단자에 전기적으로 접속되어 있는 경우가 있다.
상기에 있어서, 제 11 트랜지스터를 가지고, 제 11 트랜지스터의 제 1 단자는 제 2 트랜지스터의 게이트 단자와 제 4 트랜지스터의 게이트 단자와 제 6 트랜지스터의 게이트 단자와 제 8 트랜지스터의 제 1 단자와 제 9 트랜지스터의 제 1 단자에 전기적으로 접속되고, 제 11 트랜지스터의 제 2 단자는 제 8 트랜지스터의 제 2 단자와 제 9 트랜지스터의 제 1 단자와 용량 소자에 전기적으로 접속되고, 제 8 트랜지스터 및 제 10 트랜지스터의 채널 폭(W)은 제 11 트랜지스터의 채널 폭(W)보다 작은 경우가 있다.
또한, 상기의 펄스 신호 출력 회로에 있어서, 제 11 트랜지스터의 제 2 단자에는 제 2 전위가 부여되고, 제 11 트랜지스터의 게이트 단자에는 제 3 펄스 신호가 입력되는 경우가 있다.
또한, 상기의 펄스 신호 출력 회로를 복수 이용하여 시프트 레지스터를 구성할 수 있다. 보다 구체적으로는, 예를 들면, 상기 제 11 트랜지스터를 가지지 않는 펄스 신호 출력 회로를 2개, 상기 제 11 트랜지스터를 가지는 펄스 신호 출력 회로를 n개(n：자연수) 가지는 n단의 시프트 레지스터로서, 제 11 트랜지스터를 가지지 않는 펄스 신호 출력 회로의 제 8 트랜지스터 또는 제 10 트랜지스터의 채널 폭(W)은 제 11 트랜지스터를 가지는 펄스 신호 출력 회로의 제 8 트랜지스터 또는 제 10 트랜지스터의 채널 폭(W)보다 큰 구성으로 하는 경우가 있다.
또한, 상기의 펄스 신호 출력 회로 또는 시프트 레지스터를 구성하는 복수의 트랜지스터의 어느 쪽인가에, 산화물 반도체를 이용하는 것이 적합하다. 또한, 상기의 펄스 신호 출력 회로를 복수 이용하여, 시프트 레지스터를 구성할 수 있다.
또한, 상기에 있어서, 산화물 반도체를 이용하여 트랜지스터를 구성하는 경우가 있지만, 개시하는 발명은 이것에 한정되지 않는다. 산화물 반도체와 동등한 오프 전류 특성을 실현할 수 있는 재료, 예를 들면, 탄화 실리콘을 비롯한 와이드 갭 재료(보다 구체적으로는, 예를 들면, 에너지 갭(Eg)이 3 eV보다 큰 반도체 재료) 등을 적용해도 좋다.
또한, 본 명세서 등에 있어서 「위」나 「아래」라는 용어는, 구성 요소의 위치 관계가 「바로 위」또는 「바로 아래」인 것을 한정하는 것은 아니다. 예를 들면, 「게이트 절연층 위의 게이트 전극」이라는 표현이라면, 게이트 절연층과 게이트 전극과의 사이에 다른 구성 요소를 포함하는 것을 제외하지 않는다.
또한, 본 명세서 등에 있어서 「전극」이나 「배선」이라는 용어는, 이러한 구성 요소를 기능적으로 한정하는 것은 아니다. 예를 들면, 「전극」은 「배선」의 일부로서 이용되는 일이 있고, 그 반대 또한 마찬가지이다. 또한, 「전극」이나 「배선」이라는 용어는, 복수의 「전극」이나 「배선」이 일체로 형성되어 있는 경우 등도 포함한다.
또한, 「소스」나 「드레인」의 기능은, 다른 극성의 트랜지스터를 채용하는 경우나, 회로 동작에서 전류의 방향이 변화하는 경우 등에는 바뀌는 일이 있다. 따라서, 본 명세서에 있어서는, 「소스」나 「드레인」이라는 용어는 서로 바꾸어 이용할 수 있는 것으로 한다.
또한, 본 명세서 등에 있어서, 「전기적으로 접속」에는, 「어떠한 전기적 작용을 가지는 것」을 통하여 접속되어 있는 경우가 포함된다. 여기서, 「어떠한 전기적 작용을 가지는 것」은 접속 대상간에서의 전기 신호의 수수를 가능하게 하는 것이라면, 특별히 제한을 받지 않는다.
예를 들면, 「어떠한 전기적 작용을 가지는 것」, 전극이나 배선을 비롯하여 트랜지스터 등의 스위칭 소자, 저항 소자, 인덕터, 커패시터, 그 외의 각종 기능을 가지는 소자 등이 포함된다.
안정적으로 동작할 수 있는 펄스 신호 출력 회로 및 그것을 포함하는 시프트 레지스터를 제공할 수 있다.
도 1은 펄스 신호 출력 회로, 및 시프트 레지스터의 구성예를 나타낸 도면.
도 2는 시프트 레지스터의 타이밍 차트.
도 3은 펄스 신호 출력 회로의 동작을 설명한 도면.
도 4는 펄스 신호 출력 회로의 동작을 설명한 도면.
도 5는 펄스 신호 출력 회로, 및 시프트 레지스터의 구성예를 나타낸 도면.
도 6은 시프트 레지스터의 타이밍 차트.
도 7은 펄스 신호 출력 회로의 동작을 설명한 도면.
도 8은 펄스 신호 출력 회로의 동작을 설명한 도면.
도 9는 펄스 신호 출력 회로, 및 시프트 레지스터의 구성예를 나타낸 도면.
도 10은 트랜지스터의 구성예를 나타낸 도면.
도 11은 트랜지스터의 제작 방법의 예를 나타낸 도면.
도 12는 반도체 장치의 일 형태를 설명한 도면.
도 13은 전자 기기를 나타낸 도면.
도 14는 시프트 레지스터의 타이밍 차트.
본 발명의 실시형태의 일례에 대하여, 도면을 이용하여 이하에 설명한다. 단, 본 발명은 이하의 설명에 한정되는 것은 아니고, 본 발명의 취지 및 그 범위로부터 벗어나지 않고 그 형태 및 상세한 사항을 다양하게 변경할 수 있다는 것은 당업자라면 용이하게 이해할 수 있을 것이다. 따라서, 본 발명은 이하에 나타내는 실시형태의 기재 내용에 한정하여 해석되는 것은 아니다.
또한, 도면 등에서 나타내는 각 구성의, 위치, 크기, 범위 등은, 이해를 쉽게 하기 위해, 실제의 위치, 크기, 범위 등을 나타내지 않은 경우가 있다. 따라서, 개시하는 발명은, 반드시 도면 등에 개시된 위치, 크기, 범위 등에 한정되는 것은 아니다.
또한, 본 명세서 등에 있어서의 「제 1」, 「제 2」, 「제 3」 등의 서수사는, 구성 요소의 혼동을 피하기 위해 붙인 것으로, 수적으로 한정하는 것이 아니라는 것을 부기한다.
(실시형태 1)
본 실시형태에서는, 펄스 신호 출력 회로, 및 펄스 신호 출력 회로를 포함하는 시프트 레지스터의 구성예 및 그 동작에 관하여 도 1 내지 도 4를 참조하여 설명한다.
＜회로 구성＞
먼저, 펄스 신호 출력 회로, 및 펄스 신호 출력 회로를 포함하는 시프트 레지스터의 회로 구성예에 대하여 도 1을 참조하여 설명한다.
본 실시형태에 나타내는 시프트 레지스터는, 제 1 펄스 신호 출력 회로(10_1)∼제 n 펄스 신호 출력 회로(10_n)(n은 2 이상의 자연수)와, 클록 신호를 전달하는 제 1 신호선(11)∼제 4 신호선(14)을 가진다(도 1(A) 참조). 제 1 신호선(11)에는 제 1 클록 신호(CLK1)가 부여되고, 제 2 신호선(12)에는 제 2 클록 신호(CLK2)가 부여되고, 제 3 신호선(13)에는 제 3 클록 신호(CLK3)가 부여되고, 제 4 신호선(14)에 제 4 클록 신호(CLK4)가 부여된다.
클록 신호는, 일정한 간격으로 H 신호(고전위)와 L 신호(저전위)를 반복하는 신호이다. 여기에서는, 제 1 클록 신호(CLK1)∼제 4 클록 신호(CLK4)는 1/4 주기씩 지연된 신호로 한다. 본 실시형태에서는, 상기 클록 신호를 이용하여, 펄스 신호 출력 회로의 제어 등을 행한다.
제 1 펄스 신호 출력 회로(10_1)∼제 n 펄스 신호 출력 회로(10_n)는, 각각, 제 1 입력 단자(21), 제 2 입력 단자(22), 제 3 입력 단자(23), 제 4 입력 단자(24), 제 5 입력 단자(25), 제 1 출력 단자(26), 제 2 출력 단자(27)를 가진다(도 1(B) 참조).
제 1 입력 단자(21), 제 2 입력 단자(22) 및 제 3 입력 단자(23)는 제 1 신호선(11)∼제 4 신호선(14)의 어느 쪽인가에 전기적으로 접속된다. 예를 들면, 제 1 펄스 신호 출력 회로(10_1)는 제 1 입력 단자(21)가 제 1 신호선(11)과 전기적으로 접속되고, 제 2 입력 단자(22)가 제 2 신호선(12)과 전기적으로 접속되고, 제 3 입력 단자(23)가 제 3 신호선(13)과 전기적으로 접속되어 있다. 또한, 제 2 펄스 신호 출력 회로(10_2)는 제 1 입력 단자(21)가 제 2 신호선(12)과 전기적으로 접속되고, 제 2 입력 단자(22)가 제 3 신호선(13)과 전기적으로 접속되고, 제 3 입력 단자(23)가 제 4 신호선(14)과 전기적으로 접속되어 있다. 또한, 여기에서는, 제 n 펄스 신호 출력 회로(10_n)와 접속되는 신호선이 제 2 신호선(12), 제 3 신호선(13), 제 4 신호선(14)인 경우를 나타내고 있지만, 제 n 펄스 신호 출력 회로(10_n)와 접속되는 신호선은 n의 값에 따라 다른 것이 된다. 따라서, 여기서 나타내는 구성은 어디까지나 일례에 지나지 않는다는 것을 부기한다.
또한, 본 실시형태에 나타내는 시프트 레지스터의 제 m 펄스 신호 출력 회로(m은 2 이상의 자연수)에 있어서, 제 4 입력 단자(24)는 제 (m－1)의 펄스 신호 출력 회로의 제 1 출력 단자(26)와 전기적으로 접속되고, 제 5 입력 단자(25)는 제 (m＋2) 펄스 신호 출력 회로의 제 1 출력 단자(26)와 전기적으로 접속되고, 제 1 출력 단자(26)는 제 (m＋1)의 펄스 신호 출력 회로의 제 4 입력 단자(24)와 전기적으로 접속되고, 제 2 출력 단자(27)는 OUT(m)에 신호를 출력한다.
예를 들면, 제 3 펄스 신호 출력 회로(10_3)에서는, 제 4 입력 단자(24)는 제 2 펄스 신호 출력 회로(10_2)의 제 1 출력 단자(26)와 전기적으로 접속되고, 제 5 입력 단자(25)는 제 5 펄스 신호 출력 회로(10_5)의 제 1 출력 단자(26)와 전기적으로 접속되고, 제 1 출력 단자(26)는 제 4 펄스 신호 출력 회로(10_4)의 제 4 입력 단자(24) 및 제 1 펄스 신호 출력 회로(10_1)의 제 5 입력 단자(25)와 전기적으로 접속되어 있다.
또한, 제 1 펄스 신호 출력 회로(10_1)에서는, 제 4 입력 단자(24)에 제 5 배선(15)으로부터의 제 1 스타트 펄스(SP1)가 입력된다. 또한, 제 k 펄스 신호 출력 회로(10_k)(k는 2 이상 n 이하의 자연수)에서는, 제 4 입력 단자(24)에 전단의 출력 펄스가 입력된다. 또한, 제 (n－1) 펄스 신호 출력 회로(10(n－1))에서는, 제 5 입력 단자(25)에 제 2 스타트 펄스(SP2)가 입력된다. 또한, 제 n 펄스 신호 출력 회로(10_n)에서는, 제 5 입력 단자(25)에 제 3 스타트 펄스(SP3)가 입력된다. 또한, 제 2 스타트 펄스(SP2) 및 제 3 스타트 펄스(SP3)는 외부에서 입력되는 신호로 해도 좋고, 회로 내부에서 생성되는 신호로 해도 좋다.
다음에, 제 1 펄스 신호 출력 회로(10_1)∼제 n 펄스 신호 출력 회로(10_n)의 구체적인 구성에 관하여 설명한다.
제 1 펄스 신호 출력 회로(10_1)∼제 n 펄스 신호 출력 회로(10_n)의 각각은 제 1 트랜지스터(101)∼제 4 트랜지스터(104)로 구성되는 펄스 신호 생성 회로(200)와, 제 5 트랜지스터(105)∼제 7 트랜지스터(107)로 구성되는 제 1 입력 신호 생성 회로(201)와, 제 8 트랜지스터(108)∼제 11 트랜지스터(111)로 구성되는 제 2 입력 신호 생성 회로(202)를 포함한다(도 1(C) 참조). 또한, 상술한 제 1 입력 단자(21)∼제 5 입력 단자(25)에 더하여 제 1 전원선(31) 및 제 2 전원선(32)으로부터, 제 1 트랜지스터(101)∼제 11 트랜지스터(111)에 신호가 공급된다.
펄스 신호 생성 회로의 구체적인 구성예는 다음과 같다.
제 1 트랜지스터(101)의 제 1 단자(소스 단자와 드레인 단자의 한쪽, 이하 동일)와, 제 2 트랜지스터(102)의 제 1 단자와, 제 1 출력 단자(26)는 전기적으로 접속된다. 마찬가지로 제 3 트랜지스터(103)의 제 1 단자와 제 4 트랜지스터(104)의 제 1 단자와 제 2 출력 단자(27)는 전기적으로 접속된다. 그리고, 제 1 트랜지스터(101)의 게이트 단자와 제 3 트랜지스터(103)의 게이트 단자와 제 1 입력 신호 생성 회로의 출력 단자는 전기적으로 접속된다. 또한, 제 2 트랜지스터(102)의 게이트 단자와, 제 4 트랜지스터(104)의 게이트 단자와, 제 2 입력 신호 생성 회로의 출력 단자는 전기적으로 접속된다.
제 1 트랜지스터(101)의 제 2 단자(소스 단자와 드레인 단자의 다른 한쪽, 이하 동일)와 제 3 트랜지스터의 제 2 단자는 전기적으로 접속되고, 제 1 클록 신호(CLK1)가 노드에 입력된다. 또한, 제 1 트랜지스터(101)의 제 2 단자와 제 3 트랜지스터의 제 2 단자는, 펄스 신호 출력 회로의 제 1 입력 단자(21)로서도 기능한다. 제 2 트랜지스터(102)의 제 2 단자에는 제 1 전원선(31)을 통하여 제 1 전위(예를 들면, 저전위(VSS))가 부여되고, 제 4 트랜지스터(104)의 제 2 단자에는 제 1 전원선(31)을 통하여 제 1 전위가 부여된다.
제 1 입력 신호 생성 회로의 구체적인 구성예는 다음과 같다.
제 5 트랜지스터(105)의 제 1 단자와 제 6 트랜지스터(106)의 제 1 단자와 제 7 트랜지스터(107)의 제 1 단자는 전기적으로 접속된다. 또한, 제 7 트랜지스터(107)의 제 2 단자는 제 1 입력 신호 생성 회로의 출력 단자로서 기능한다. 또한, 제 5 트랜지스터(105)의 게이트 단자는 제 1 입력 신호 생성 회로의 제 1 입력 단자로서 기능함과 동시에, 펄스 신호 출력 회로의 제 4 입력 단자(24)로서도 기능한다.
제 5 트랜지스터(105)의 제 2 단자에는 제 2 전원선(32)을 통하여 제 2 전위가 부여되고, 제 6 트랜지스터(106)의 제 2 단자에는 제 1 전원선(31)을 통하여 제 1 전위가 부여되고, 제 5 트랜지스터(105)의 게이트 단자에는 전단으로부터의 펄스 신호(제 1 펄스 신호 출력 회로에서는 스타트 펄스 신호)가 입력된다. 제 6 트랜지스터(106)의 게이트 단자에는 제 2 입력 신호 생성 회로의 출력 신호가 입력된다. 또한, 제 6 트랜지스터(106)의 게이트 단자는 제 1 입력 신호 생성 회로의 제 2 입력 단자로서 기능한다. 제 7 트랜지스터(107)의 게이트 단자에는 제 2 전원선(32)을 통하여 제 2 전위가 부여된다.
또한, 본 실시형태에서는, 제 7 트랜지스터(107)를 설치하고 있지만, 제 7 트랜지스터(107)를 설치하지 않는 구성으로 해도 좋다. 제 7 트랜지스터(107)를 설치하는 경우에는, 부트스트랩 동작에 기인하여 생길 수 있는 제 5 트랜지스터(105)의 제 1 단자의 전위 상승을 억제할 수 있다. 즉, 제 5 트랜지스터(105)의 게이트와 소스의 사이(또는 게이트와 드레인의 사이)의 영역에 큰 전압이 가해지는 것을 방지할 수 있기 때문에, 제 5 트랜지스터(105)의 열화를 억제할 수 있다.
제 2 입력 신호 생성 회로의 구체적인 구성예는 다음과 같다.
제 10 트랜지스터(110)의 제 2 단자와 제 8 트랜지스터(108)의 제 1 단자는 전기적으로 접속된다. 또한, 제 8 트랜지스터의 제 2 단자와, 제 11 트랜지스터의 제 2 단자와, 제 9 트랜지스터의 제 1 단자는 전기적으로 접속되고, 제 2 입력 신호 생성 회로의 출력 단자로서 기능한다.
제 11 트랜지스터(111)의 제 1 단자와 제 10 트랜지스터(110)의 제 1 단자에는 제 2 전원선(32)을 통하여 제 2 전위가 부여된다. 제 9 트랜지스터(109)의 제 2 단자에는 제 1 전원선(31)을 통하여 제 1 전위가 부여된다. 제 11 트랜지스터(111)의 게이트 단자에는 2단 뒤로부터의 펄스 신호가 입력된다. 또한, 제 11 트랜지스터(111)의 게이트 단자는 제 2 입력 신호 생성 회로의 제 1 입력 단자로서 기능함과 동시에, 펄스 신호 출력 회로의 제 5 입력 단자(25)로서도 기능한다. 제 8 트랜지스터(108)의 게이트 단자에는 제 2 클록 신호(CLK2)가 입력된다. 또한, 제 8 트랜지스터(108)의 게이트 단자는 제 2 입력 신호 생성 회로의 제 2 입력 단자로서 기능함과 동시에, 펄스 신호 출력 회로의 제 2 입력 단자(22)로서도 기능한다. 제 9 트랜지스터(109)의 게이트 단자에는 전단으로부터의 펄스 신호(제 1 펄스 신호 출력 회로에서는 스타트 펄스 신호)가 입력된다. 또한, 제 9 트랜지스터(109)의 게이트 단자는 제 2 입력 신호 생성 회로의 제 3 입력 단자로서 기능함과 동시에, 펄스 신호 출력 회로의 제 4 입력 단자(24)로서도 기능한다. 제 10 트랜지스터(110)의 게이트 단자에는 제 3 클록 신호(CLK3)가 입력된다. 또한, 제 10 트랜지스터(110)의 게이트 단자는 제 2 입력 신호 생성 회로의 제 4 입력 단자로서 기능함과 동시에, 펄스 신호 출력 회로의 제 3 입력 단자(23)로서도 기능한다.
또한, 상술한 펄스 신호 출력 회로의 각 구성(펄스 신호 생성 회로, 제 1 입력 신호 생성 회로, 및, 제 2 입력 신호 생성 회로의 구성예 등)은 일례에 지나지 않고, 개시하는 발명이 이것에 한정되는 것은 아니다.
본 실시형태의 이하의 설명에서는, 도 1(C)에 나타낸 펄스 신호 출력 회로에 있어서 제 1 트랜지스터(101)의 게이트 단자와 제 3 트랜지스터(103)의 게이트 단자와 제 1 입력 신호 생성 회로의 출력 단자와의 접속에 의해 구성되는 노드를 노드(A)라고 한다. 또한, 제 2 트랜지스터(102)의 게이트 단자와 제 4 트랜지스터(104)의 게이트 단자와 제 2 입력 신호 생성 회로의 출력 단자와의 접속에 의해 구성되는 노드를 노드(B)라고 한다.
상기 노드(A)와 제 1 출력 단자(26)와의 사이에는, 부트스트랩 동작을 적합하게 행하기 위한 용량 소자를 형성해도 좋다. 또한, 상기 노드(B)의 전위를 보유하기 위해, 노드(B)에 전기적으로 접속된 용량 소자를 형성해도 좋다.
도 1(C)에 있어서, 제 1 트랜지스터(101) 및 제 3 트랜지스터(103)의 채널 길이(L)에 대한 채널 폭(W)의 비(W/L)는 제 6 트랜지스터(106)의 채널 길이(L)에 대한 채널 폭(W)의 비(W/L)보다 큰 것이 바람직하다.
또한, 도 1(C)에 있어서, 제 5 트랜지스터(105)의 채널 길이(L)에 대한 채널 폭(W)의 비(W/L)는 제 6 트랜지스터(106)의 채널 길이(L)에 대한 채널 폭(W)의 비(W/L)보다 큰 것이 바람직하다. 또한, 제 5 트랜지스터(105)의 채널 길이(L)에 대한 채널 폭(W)의 비(W/L)는 제 7 트랜지스터(107)의 채널 길이(L)에 대한 채널 폭(W)의 비(W/L)와 동일한 것이 바람직하다. 또는, 제 5 트랜지스터(105)의 채널 길이(L)에 대한 채널 폭(W)의 비(W/L)는 제 7 트랜지스터(107)의 채널 길이(L)에 대한 채널 폭(W)의 비(W/L)보다 큰 것이 바람직하다.
또한, 도 1(C)에 있어서, 제 3 트랜지스터(103)의 채널 길이(L)에 대한 채널 폭(W)의 비(W/L)는 제 4 트랜지스터(104)의 채널 길이(L)에 대한 채널 폭(W)의 비(W/L)보다 큰 것이 바람직하다.
또한, 도 1(C)에 있어서, 제 8 트랜지스터(108) 및 제 10 트랜지스터(110)의 채널 폭(W)은 제 11 트랜지스터(111)의 채널 폭(W)보다 작은 것이 바람직하다.
또한, 제 1 트랜지스터(101)∼제 11 트랜지스터(111)에는, 산화물 반도체를 이용하는 것이 적합하다. 산화물 반도체를 이용함으로써, 트랜지스터의 오프 전류를 저감할 수 있다. 또한, 비정질 실리콘 등과 비교하여, 온 전류 및 전계 효과 이동도를 높일 수 있다. 또한, 트랜지스터의 열화를 억제할 수 있다. 이것에 의해, 소비 전력이 작고, 고속 동작이 가능하고, 동작의 정확성이 높여진 전자 회로가 실현된다. 또한, 산화물 반도체를 이용한 트랜지스터에 대해서는 후의 실시형태에서 상세하게 설명하기 때문에, 여기에서는 생략한다.
＜동작＞
다음에, 도 1에 나타낸 시프트 레지스터의 동작에 대하여 도 2 내지 도 4 및 도 14를 참조하여 설명한다. 구체적으로는, 도 2에 나타낸 타이밍 차트 중의, 제 1 기간(51)∼제 6 기간(56)의 각 기간에 있어서의 동작을, 도 3 및 도 4를 이용하여 설명한다. 타이밍 차트 중, CLK1∼CLK4는 각각 클록 신호를 나타내고, SP1은 제 1 스타트 펄스를 나타내고, OUT1∼OUT4는 제 1 펄스 신호 출력 회로(10_1)∼제 4 펄스 신호 출력 회로(10_4)의 제 2 출력 단자로부터의 출력을 나타내고, 노드(A) 및 노드(B)는 각각 노드(A) 및 노드(B)의 전위를 나타내고, SROUT1∼SROUT4는 제 1 펄스 신호 출력 회로(10_1)∼제 4 펄스 신호 출력 회로(10_4)의 제 1 출력 단자로부터의 출력을 나타낸다.
또한, 이하의 설명에 있어서, 제 1 트랜지스터(101)∼제 11 트랜지스터(111)는 모두 n 채널형의 트랜지스터인 것으로 한다. 또한, 도 3 및 도 4에 있어서, 트랜지스터가 실선으로 표현되고 있는 경우에는, 이 트랜지스터가 도통 상태(온 상태)에 있는 것을 나타내고, 파선으로 표현되고 있는 경우에는, 이 트랜지스터가 비도통 상태(오프 상태)에 있는 것을 나타내는 것으로 한다.
대표적으로, 제 1 펄스 신호 출력 회로(10_1)의 동작에 대하여 설명한다. 제 1 펄스 신호 출력 회로(10_1)의 구성은 상술한 바와 같다. 또한, 입력되는 각 신호, 공급되는 각 전위의 관계도 상술한 바와 같다. 또한, 이하의 설명에서는, 각 입력 단자 및 각 전원선에 부여되는 고전위(H 레벨, H 신호 등이라고도 부름)는 모두 VDD로 하고, 저전위(L 레벨, L 신호 등이라고도 부름)는 모두 VSS로 한다.
제 1 기간(51)에 있어서, SP1이 H 레벨이기 때문에, 제 1 펄스 신호 출력 회로(10_1)의 제 4 입력 단자(24)로서 기능하는 제 5 트랜지스터(105)의 게이트 단자와 제 9 트랜지스터(109)의 게이트 단자에 고전위가 부여되고, 제 5 트랜지스터(105)와 제 9 트랜지스터(109)는 도통 상태가 된다. 제 1 기간(51)에 있어서는 CLK3도 H 레벨이기 때문에, 제 10 트랜지스터(110)도 온 상태가 된다. 또한, 제 7 트랜지스터(107)의 게이트 단자에는 고전위가 부여되고 있기 때문에, 제 7 트랜지스터(107)도 온 상태가 된다(도 3(A) 참조).
제 5 트랜지스터(105)와 제 7 트랜지스터(107)가 온 상태가 됨으로써, 노드(A)의 전위는 상승한다. 또한, 제 9 트랜지스터(109)가 온 상태가 됨으로써, 노드(B)의 전위는 하강한다. 제 5 트랜지스터(105)의 제 2 단자의 전위는 VDD이기 때문에, 제 5 트랜지스터(105)의 제 1 단자의 전위는 제 2 단자의 전위로부터 제 5 트랜지스터(105)의 스레숄드 전압분 저하한 값(VDD－Vth105)이 된다. 그리고, 제 7 트랜지스터(107)의 게이트 단자의 전위가 VDD이기 때문에, 제 7 트랜지스터(107)의 스레숄드 전압(Vth107)이 Vth105 이상인 경우에는, 노드(A)의 전위는 (VDD－Vth107)이 되어 제 7 트랜지스터(107)가 오프 상태가 된다. 한편, Vth107이 Vth105 미만인 경우에는, 제 7 트랜지스터(107)는 온 상태를 유지한 채로, 노드(A)의 전위는 (VDD－Vth105)까지 상승한다. 이하, 제 1 기간(51)에서의 노드(A)의 전위의 도달점(최고 전위)을 VAH로 한다.
노드(A)의 전위가 VAH가 되면, 제 1 트랜지스터(101) 및 제 3 트랜지스터(103)가 온 상태가 된다. 여기서, CLK1은 L 레벨이기 때문에, 제 1 출력 단자(26) 및 제 2 출력 단자(27)로부터는 L 레벨이 출력된다.
제 2 기간(52)에서는, CLK1의 전위가 L 레벨로부터 H 레벨로 전환한다. 여기서, 제 1 트랜지스터(101) 및 제 3 트랜지스터(103)는 온 상태이기 때문에, 제 1 출력 단자(26)의 전위 및 제 2 출력 단자(27)의 전위가 상승한다. 또한, 제 1 트랜지스터(101)의 게이트 단자와 소스 단자(또는 드레인 단자)와의 사이에는 용량이 존재하고, 이것에 의해 게이트 단자와 소스 단자(또는 드레인 단자)가 용량 결합되어 있다. 마찬가지로 제 3 트랜지스터(103)의 게이트 단자와 소스 단자(또는 드레인 단자)와의 사이에는 용량이 존재하고, 이것에 의해 게이트 단자와 소스 단자(또는 드레인 단자)가 용량 결합되어 있다. 따라서, 제 1 출력 단자(26)의 전위 및 제 2 출력 단자(27)의 전위의 상승과 함께, 부유 상태인 노드(A)의 전위가 상승하게 된다(부트스트랩 동작). 노드(A)의 전위는 최종적으로 VDD＋Vth101보다 높아지고, 제 1 출력 단자(26)의 전위 및 제 2 출력 단자(27)의 전위는 VDD(H 레벨)가 된다(도 2 및 도 3(B) 참조).
또한, 제 2 기간(52)에서는, 제 9 트랜지스터(109)가 온 상태이기 때문에, 노드(B)도 L 레벨로 유지되고 있다. 따라서, 제 1 출력 단자(26)가 L 레벨로부터 H 레벨에 변화할 때의, 용량 결합에 기인하는 노드(B)의 전위 변동을 억제하여, 여기에 따른 문제의 발생을 방지할 수 있다.
또한, 위에서 설명한 바와 같이 제 2 기간(52)에 있어서, 제 2 출력 단자(27)의 전위를 H 레벨로 하는 경우, 제 2 출력 단자(27)의 전위를 확실히 VDD(H 레벨)까지 상승시키기 위해서는, 제 3 트랜지스터(103)를 온 상태로 하기 위해 제 3 트랜지스터의 게이트 전압(Vgs)을 충분히 크게 할 필요가 있다. 제 3 트랜지스터(103)의 Vgs가 작은 경우, 제 3 트랜지스터에 관한 드레인 전류가 작아지기 때문에, 지정된 기간 내(여기에서는, 제 2 기간 내)에, 제 2 출력 단자(27)의 전위를 VDD(H 레벨)까지 상승시키는데 시간이 걸리게 된다. 이것에 의해, 제 2 출력 단자(27)의 파형의 상승이 둔해지고, 오동작의 원인이 된다.
그런데, 제 2 기간(52)에서의 제 3 트랜지스터(103)의 Vgs의 크기는, 제 1 기간(51)에서의 노드(A)의 전위에 따라 정해진다. 따라서, 제 3 트랜지스터(103)의 Vgs를 크게 하기 위해서는, 제 1 기간(51) 중에 노드(A)의 전위를 가능한 한 크게 할 필요가 있다(회로 설계 상, 최대로 VDD－Vth105 또는 VDD－Vth107). 제 1 출력 단자(26)와 제 1 트랜지스터(101)의 Vgs에 대해서도, 마찬가지라고 할 수 있다.
따라서, 제 5 트랜지스터(105)의 채널 길이(L)에 대한 채널 폭(W)의 비(W/L)는 제 6 트랜지스터(106)의 채널 길이(L)에 대한 채널 폭(W)의 비(W/L)보다 큰 것이 바람직하다. 제 5 트랜지스터(105)의 채널 길이(L)에 대한 채널 폭(W)의 비(W/L)를, 제 6 트랜지스터(106)의 채널 길이(L)에 대한 채널 폭(W)의 비(W/L)보다 크게 함으로써, 제 1 기간(51)에서의 노드(A)의 전위를, 보다 짧은 시간에, VDD－Vth105 또는 VDD－Vth107까지 상승시킬 수 있다. 또한, 제 1 기간(51)에는, 제 6 트랜지스터(106)는 오프 상태로 되어 있지만, 제 5 트랜지스터(105)의 채널 길이(L)에 대한 채널 폭(W)의 비(W/L)를, 제 6 트랜지스터(106)의 채널 길이(L)에 대한 채널 폭(W)의 비(W/L)보다 크게 함으로써, 제 6 트랜지스터(106)에서의 리크 전류(Ioff)를 작게 할 수 있기 때문에, 노드(A)의 전위를, 보다 짧은 시간에 VDD－Vth105까지 상승시킬 수 있다.
또한, 트랜지스터의 미세화에 의해 채널 길이(L)가 작아지면, 스레숄드 전압의 시프트가 발생하여, 제 6 트랜지스터(106)가 노멀리 온화하는 경우도 있다. 이러한 경우에도, 제 6 트랜지스터(106)의 채널 길이(L)에 대한 채널 폭(W)의 비(W/L)를 제 5 트랜지스터(105)의 채널 길이(L)에 대한 채널 폭(W)의 비(W/L)보다 작게 함으로써, 제 6 트랜지스터(106)의 온 저항을 제 5 트랜지스터(105)의 온 저항보다 크게 할 수 있다. 이것에 의해, 노드(A)의 전위를 VDD－Vth105 또는 VDD－Vth107에 의해 가까운 전위로 할 수 있다.
또한, 제 5 트랜지스터(105)의 채널 길이(L)에 대한 채널 폭(W)의 비(W/L)는 제 7 트랜지스터(107)의 채널 길이(L)에 대한 채널 폭(W)의 비(W/L)와 대략 동일한 것이 바람직하다. 대체로 동일하다는 것은, 제조 오차나 편차에 기인한 다소의 차이를 가지고 있는 경우가 있는 것을 상정한 후, 동일하다고 간주할 수 있는 경우이다. 제 5 트랜지스터(105) 및 제 7 트랜지스터(107)의 채널 길이(L)에 대한 채널 폭(W)의 비(W/L)를 동일하게 함으로써, 제 5 트랜지스터(105) 및 제 7 트랜지스터(107)의 전류 공급 능력을 동일하게 할 수 있기 때문에, 노드(A)의 전위를 효율적으로 상승시킬 수 있다. 또한, 제 5 트랜지스터(105) 및 제 7 트랜지스터(107)의 스레숄드 전압(Vth)은, 대체로 동일한 것이 바람직하다.
또한, 제 5 트랜지스터(105)의 채널 길이(L)에 대한 채널 폭(W)의 비(W/L)는 트랜지스터 특성, 클록 주파수, 제 1 트랜지스터(101) 및 제 3 트랜지스터(103)의 게이트 용량, 시프트 레지스터의 동작 전압 등에 의해 결정할 수 있다.
또한, 제 6 트랜지스터(106)의 채널 폭(W)이 커지면, 제 6 트랜지스터 특성이 노멀리 온화한 경우, 리크 전류가 증가하기 때문에, 노드(A)의 전위 강하로 연결되게 된다. 또는, 제 5 트랜지스터(105)에 의한 노드(A)의 충전의 방해가 된다. 또한, 고속 동작이 필요한 경우에, 노드(B)의 전위의 하강을 단시간에 행하여, 노드(A)의 충전을 단시간에 행할 필요가 있다. 이러한 경우, 제 6 트랜지스터의 전위를 단시간에 하강시킬 필요가 있다.
따라서, 제 5 트랜지스터의 채널 폭(W)으로부터, 제 6 트랜지스터의 채널 폭(W)을 작게 함으로써, 노드(A)의 전위의 변위를 방지할 수 있다. 또한, 노드(B)의 부하를 저감할 수 있다. 이와 같이, 트랜지스터의 특성이나 구동 사양에 맞추어, 제 5 트랜지스터(105), 제 6 트랜지스터(106) 및 제 7 트랜지스터(107)의 사이즈를 결정하는 것에 의해, 효율이 좋은 시프트 레지스터를 실현할 수 있다.
제 3 기간(53)에는, SP1이 L 레벨이 되어, 제 5 트랜지스터(105)와 제 9 트랜지스터(109)가 오프 상태가 된다. 또한, CLK1이 H 레벨로 유지되어 노드(A)의 전위도 변화하지 않기 때문에, 제 1 출력 단자(26) 및 제 2 출력 단자(27)로부터는 VDD(H 레벨)가 출력된다(도 3(C) 참조). 또한, 제 3 기간(53)에는 노드(B)가 부유 상태가 되지만, 제 1 출력 단자(26)의 전위도 변화하지 않기 때문에, 용량 결합에 의한 문제는 무시할 수 있는 정도이다.
제 4 기간(54)에는, CLK2 및 CLK3이 H 레벨이 되기 때문에, 노드(B)의 전위가 단시간에 상승한다. 또한, CLK1이 L 레벨이 된다. 그 결과, 제 2 트랜지스터(102) 및 제 4 트랜지스터(104)가 온 상태가 되어, 제 1 출력 단자(26) 및 제 2 출력 단자(27)의 전위가 단시간에 하강한다(도 4(A) 참조). 또한, 제 6 트랜지스터(106)가 온 상태가 되므로, 노드(A)의 전위가 L 레벨이 된다. 이것에 의해, 제 1 트랜지스터(101) 및 제 3 트랜지스터(103)가 오프 상태가 되므로, 제 1 출력 단자(26) 및 제 2 출력 단자(27)의 전위는 L 레벨이 된다.
제 4 기간(54)에서, 노드(A)의 전위는, CLK1이 H 레벨이 되는 제 6 기간의 전까지(즉 제 4 기간(54) 및 제 5 기간(55) 중), 확실히 VSS로 할 필요가 있다. 제 5 기간(55) 중에, 노드(A)의 전위가 VSS까지 하강하고 있지 않으면 제 3 트랜지스터(103)의 게이트와 소스 간의 용량 결합에 의해, 다시 노드(A)는 전위가 상승하여, 제 1 트랜지스터(101) 및 제 3 트랜지스터(103)가 온 상태가 되고, 제 1 출력 단자(26) 및 제 2 출력 단자(27)에 전하가 흘러 오동작이 될 우려가 있다.
따라서, 제 1 트랜지스터(101), 제 3 트랜지스터(103) 및 제 6 트랜지스터(106)의 관계를, 식 (1) 내지 식 (7)과 같이 결정함으로써, 부하에 기인하는 동작의 문제를 저감하여, 동작의 안정화를 도모할 수 있다.
[수학식 1]
Figure 112017011814434-pat00001
[수학식 2]
Figure 112017011814434-pat00002
[수학식 3]
Figure 112017011814434-pat00003
[수학식 4]
Figure 112017011814434-pat00004
[수학식 5]
Figure 112017011814434-pat00005
[수학식 6]
Figure 112017011814434-pat00006
[수학식 7]
Figure 112017011814434-pat00007
상식에 있어서, tCKH는 CLK1의 H 레벨의 기간, 즉 제 2 기간(52) 및 제 3 기간(53)에 상당하고, tCKL는 CLK1의 L 레벨의 기간, 즉, 제 4 기간(54) 및 제 5 기간(55)에 상당하고, toff는 노드(A)가 VSS까지 방전하는데 필요로 하는 시간에 상당한다. 즉, tCKL 기간 내 중 toff의 시간을 사용하여 노드(A)의 전위를 VSS까지 하강시키게 된다. toff는 제 4 기간(54) 및 제 5 기간(55) 중이라면, 예를 들어, 제 4 기간(54_1)이어도 제 4 기간(54_1∼54_3)이어도 제 4 기간(54_1∼54_5)이어도 좋다(도 14 참조). 바람직하게는 제 4 기간(54) 및 제 5 기간(55)의 1/2의 기간에 상당하는 제 4 기간(54_1∼54_3)이다. tCKL에 대하여 toff를 너무 짧게 설정하면, 노드(A)의 전위를 빨리 하강시키기 때문에 제 6 트랜지스터(106)의 채널 폭(W) 사이즈를 크게 할 필요가 있고, toff를 길게 설정하면 다음 클록의 신호(H)가 들어가기까지 노드(A)의 전위를 VSS까지 완전히 방전되지 않아 오동작이 될 가능성이 있기 때문이다. 즉, toff는 클록 신호의 주파수 등을 고려하여 결정할 필요가 있다. 또한, 도 14에 나타낸 타이밍 차트는 일부의 기간(예를 들면, 제 4 기간(54_1∼54_5))을 과장하여 나타내고 있지만, 도 2에 나타낸 타이밍 차트와 크게 바뀌는 것은 없다.
또한, C101 및 C103은 각각 제 1 트랜지스터(101) 및 제 3 트랜지스터(103)의 게이트 용량을 나타내고, Vf는 노드(A)의 제 3 기간(53)에서의 전위를 나타낸다.
식 (2)에 나타낸 i106은, 제 6 트랜지스터(106)의 드레인 전류를 나타내고 있다. 이것으로부터 제 6 트랜지스터(106)의 사이즈(예를 들면, W/L)를 결정할 수 있다. 즉, 제 6 트랜지스터(106)의 사이즈는 CLK1의 동작 주파수, 제 1 트랜지스터(101)와 제 3 트랜지스터(103)의 사이즈, 및 노드(A)의 전위에 의해 결정할 수 있다.
예를 들면, CLK1의 동작 주파수가 높은 경우, 노드(A)의 전위는 보다 빨리 하강시킬 필요가 있기 때문에, 식 (1)보다 toff를 작게 하는 것이 필요하게 되고, 따라서, i106을 크게 할 필요가 생긴다. 따라서, i106에 맞추어 식 (2)로부터 W106를 계산하여, W 사이즈를 결정할 수 있다.
한편, 제 1 트랜지스터(101) 및 제 3 트랜지스터(103)의 사이즈가 작은 경우에는, i106는 작아도 좋기 때문에, 식 (2)보다 W106는 작아진다. 그런데, 제 3 트랜지스터(103)는 출력 부하의 충방전에 사용하고 있기 때문에, 제 3 트랜지스터의 사이즈를 크게 함으로써, 방전 시에 제 4 트랜지스터(104) 뿐만이 아니라, 제 3 트랜지스터(103)에 있어서도 방전할 수 있기 때문에, 출력의 전위의 하강을 단시간에 행할 수 있다. 따라서, 노드(A)의 전위를 완만하게 하강시키면, 제 3 트랜지스터(103)는 온 상태이기 때문에, 제 4 트랜지스터(104)만으로 방전하는 것보다, 출력의 전위의 하강을 단시간에 행할 수 있다. 이와 같이, 트랜지스터의 특성이나 구동 사양에 맞추어 제 6 트랜지스터(106)의 사이즈를 결정하는 것에 의해, 효율이 좋은 시프트 레지스터를 실현할 수 있다.
또한, 제 4 기간(54)에서, CLK1이 H 레벨에서 L 레벨이 되는 것과 동시에, 제 5 입력 단자(25)에 펄스 신호(SROUT3)가 입력되어 제 11 트랜지스터(111)가 온 상태가 된다. 제 11 트랜지스터(111)가 온 상태가 됨으로써, 노드(B)의 전위가 VDD－Vth111까지 충전되어, 제 2 트랜지스터(102), 제 4 트랜지스터(104) 및 제 6 트랜지스터(106)가 온 상태가 된다. 제 2 트랜지스터(102) 및 제 4 트랜지스터(104)가 온 상태가 됨으로써, 제 1 출력 단자(26) 및 제 2 출력 단자(27)의 전위는 VSS가 된다. 또한, 제 1 트랜지스터(101) 및 제 3 트랜지스터(103)는 오프 상태가 된다.
이때, 노드(B)의 충전은 제 11 트랜지스터(111)를 통하여 행해짐과 동시에, 제 10 트랜지스터(110), 제 8 트랜지스터(108)를 통하여 행해진다. 제 10 트랜지스터(110) 및 제 8 트랜지스터(108)의 게이트는 각각 제 3 입력 단자(23) 및 제 2 입력 단자(22)에 접속되어 있고, 게이트 용량은 그대로 제 3 입력 단자(23) 및 제 2 입력 단자(22)의 부하가 된다.
또한, 본 실시형태에서 나타내는 시프트 레지스터에 있어서, 클록선에 접속하는 트랜지스터의 부하는, 시프트 레지스터의 전단수÷4×(제 3 트랜지스터(103)의 Lov＋제 1 트랜지스터(101)의 Lov＋제 10 트랜지스터(110)의 게이트 용량＋제 8 트랜지스터(108)의 게이트 용량)으로 표현된다. 또한, 게이트 용량은, ε0×ε×(L×W)/tox로 표현된다. 또한, Lov는 트랜지스터의 소스 전극층 또는 드레인 전극층과 반도체층이 중첩하는 영역의 채널 길이 방향에서의 길이를 나타내고 있다.
클록선에 접속되는 게이트 용량을 줄이기 위해, 제 8 트랜지스터(108) 및 제 10 트랜지스터(110)의 채널 폭(W)은 제 11 트랜지스터(111)의 채널 폭(W)보다 작은 것이 바람직하다. 이것에 의해, 클록선의 부하를 저감할 수 있어 고속 동작시킬 수 있다. 또한, 제 10 트랜지스터(110) 및 제 8 트랜지스터(108)의 채널 폭(W)을 감소시키는 것에 의해, 레이아웃 면적을 축소시킬 수 있다.
제 5 기간(55)에서는, 제 5 입력 단자(25)(즉 SROUT3)의 전위가 H 레벨을 보유함으로써, 노드(B)의 전위가 보유된다. 따라서, 제 2 트랜지스터(102), 제 4 트랜지스터(104) 및 제 6 트랜지스터(106)의 온 상태가 보유되고, 제 1 출력 단자(26) 및 제 2 출력 단자(27)의 전위가 L 레벨로 보유된다(도 4(B) 참조).
제 6 기간(56)에서는, 제 5 입력 단자(25)(즉 SROUT3)가 L 레벨이 되어, 제 11 트랜지스터(111)가 오프 상태가 된다. 이때, 노드(B)는 상술한 전위를 보유한 채로 부유 상태가 된다. 이것에 의해, 제 2 트랜지스터(102), 제 4 트랜지스터(104) 및 제 6 트랜지스터(106)의 온 상태가 계속된다(도 4(C) 참조). 또한, 노드(B)의 전위는, 통상, 트랜지스터의 오프 전류 등에 기인하여 하강하지만, 충분히 오프 전류가 작은 트랜지스터(예를 들면, 산화물 반도체를 이용한 트랜지스터)를 적용하는 경우에는, 이러한 문제는 생기지 않는다. 또한, 노드(B)의 전위의 하강을 완화하기 위해, 용량 소자를 형성해도 좋다.
또한, 그 후의 기간에 있어서, CLK2와 CLK3이 모두 H 레벨이 되는 경우에는 제 8 트랜지스터(108)와 제 10 트랜지스터(110)가 온 상태가 되어, 정기적으로 노드(B)에 전위가 부여된다. 따라서, 오프 전류가 비교적 큰 트랜지스터를 이용하는 경우에도, 펄스 신호 출력 회로의 오동작을 방지할 수 있다.
또한, 시프트 레지스터로부터의 출력(OUT1∼OUT4 등)에 대해서는, 전위의 상승시를 중시하는 경우와 전위의 하강시를 중시하는 경우가 있다. 예를 들면, 전위의 상승에 의해 데이터를 확정시키는 경우(예를 들면, 데이터의 기입을 행하는 경우 등)에는, 전위의 상승시가 중시된다. 또한, 전위의 하강에 의해 데이터를 확정시키는 경우에는, 전위의 하강시가 중시된다.
전위의 상승에 의해 데이터를 확정시키는 경우에는, 전위의 상승에 필요로 하는 시간을 짧게 할 필요가 있다. 그것을 위해서는 제 3 트랜지스터(103)의 채널 길이(L)에 대한 채널 폭(W)의 비(W/L)를, 제 4 트랜지스터(104)의 채널 길이(L)에 대한 채널 폭(W)의 비(W/L)보다 크게 하는 것이 바람직하다.
전위의 하강에 의해 데이터를 확정시키는 경우에는, 전위의 하강에 필요로 하는 시간을 짧게 할 필요가 있다. 그것을 위해서는 제 3 트랜지스터(103)의 채널 길이(L)에 대한 채널 폭(W)의 비(W/L)를, 제 4 트랜지스터(104)의 채널 길이(L)에 대한 채널 폭(W)의 비(W/L)보다 크게 하는 것이 바람직하다.
단, 개시하는 발명의 일 양태에서는, 노드(A)의 전위를 제 3 트랜지스터(103)의 게이트와 소스 간의 용량 결합을 이용한 부트스트랩 동작에 의해 소정의 전위까지 상승시킴으로써, 제 3 트랜지스터(103)를 온 상태로 하여, H 레벨 신호를 출력시킨다. 따라서, 제 3 트랜지스터(103)의 채널 길이(L)에 대한 채널 폭(W)의 비(W/L)가 충분히 크지 않으면, 시프트 레지스터가 출력하는 H 레벨의 전위가, VDD까지 올라갈 수 없다는 문제가 생길 수 있기 때문에, 제 3 트랜지스터(103)의 채널 길이(L)에 대한 채널 폭(W)의 비(W/L)는 충분히 크게 하는 것이 바람직하다.
또한, 본 실시형태에서 나타내는 시프트 레지스터는, 제 m 펄스 신호 출력 회로로부터 출력되는 펄스와 제 (m＋1)의 펄스 신호 출력 회로로부터 출력되는 펄스가 절반 겹치는 구동 방법을 채용하고 있다. 따라서, 이 구동 방법을 채용하지 않는 경우와 비교하여, 배선의 충전에 사용할 수 있는 시간을 길게 할 수 있다. 즉, 이 구동 방법에 의해, 큰 부하에 견딜 수 있고, 높은 주파수로 동작하는 펄스 신호 출력 회로가 제공된다.
(실시형태 2)
본 실시형태에서는, 앞의 실시형태에서 나타낸 펄스 신호 출력 회로, 및 시프트 레지스터와는 다른 양태의 구성예 및 그 동작에 관하여 도 5 내지 도 8을 참조하여 설명한다.
＜회로 구성＞
먼저, 펄스 신호 출력 회로, 및 펄스 신호 출력 회로를 포함하는 시프트 레지스터의 회로 구성예에 대하여 도 5를 참조하여 설명한다.
본 실시형태에 나타내는 시프트 레지스터의 구성은, 앞의 실시형태에서 나타낸 시프트 레지스터의 구성에 가깝다. 차이점의 하나는, 제 1 펄스 신호 출력 회로(10_1)∼제 n 펄스 신호 출력 회로(10_n)가 제 3 입력 단자(23)를 가지지 않는 점이다(도 5(A) 내지 도 5(C) 참조). 즉, 하나의 펄스 신호 출력 회로에는 2종류의 클록 신호가 입력된다. 그 외의 구성에 대해서는 앞의 실시형태와 같다.
제 1 펄스 신호 출력 회로(10_1)∼제 n 펄스 신호 출력 회로(10_n)는 제 3 입력 단자(23)를 가지지 않기 때문에, 이것과 접속되는 제 10 트랜지스터를 가지지 않는다(도 5(C) 참조). 그리고, 이에 따라, 도 1에 나타낸 제 2 입력 신호 생성 회로(202)와 도 5에 나타낸 제 2 입력 신호 생성 회로(203)의 접속 관계는 일부 차이가 난다.
구체적으로는, 제 1 펄스 신호 출력 회로(10_1)∼제 n 펄스 신호 출력 회로(10_n)의 각각은 제 1 트랜지스터(101)∼제 4 트랜지스터(104)로 구성되는 펄스 신호 생성 회로(200)와, 제 5 트랜지스터(105)∼제 7 트랜지스터(107)로 구성되는 제 1 입력 신호 생성 회로(201)와, 제 8 트랜지스터(108), 제 9 트랜지스터(109) 및 제 11 트랜지스터(111)로 구성되는 제 2 입력 신호 생성 회로(203)를 포함한다. 또한, 상술한 제 1 입력 단자(21)∼제 5 입력 단자(25)에 더하여, 제 1 전원선(31) 및 제 2 전원선(32)으로부터, 제 1 트랜지스터(101)∼제 11 트랜지스터(111)에 신호가 공급된다.
제 2 입력 신호 생성 회로(203)의 구체적인 구성예는 다음과 같다.
제 8 트랜지스터(108)의 제 2 단자와 제 11 트랜지스터(111)의 제 2 단자와 제 9 트랜지스터(109)의 제 1 단자는 전기적으로 접속되어 제 2 입력 신호 생성 회로의 출력 단자로서 기능한다.
제 11 트랜지스터(111)의 제 1 단자와 제 8 트랜지스터(108)의 제 1 단자에는 제 2 전원선(32)을 통하여 제 2 전위가 부여된다. 제 9 트랜지스터(109)의 제 2 단자에는 제 1 전원선(31)을 통하여 제 1 전위가 부여된다. 제 11 트랜지스터(111)의 게이트 단자에는 펄스 신호가 입력된다. 또한, 제 11 트랜지스터(111)의 게이트 단자는 제 2 입력 신호 생성 회로의 제 1 입력 단자로서 기능함과 동시에, 펄스 신호 출력 회로의 제 5 입력 단자(25)로서도 기능한다. 제 8 트랜지스터(108)의 게이트 단자에는 제 2 클록 신호(CLK2)가 입력된다. 또한, 제 8 트랜지스터(108)의 게이트 단자는 제 2 입력 신호 생성 회로의 제 2 입력 단자로서 기능함과 동시에, 펄스 신호 출력 회로의 제 2 입력 단자(22)로서도 기능한다. 제 9 트랜지스터(109)의 게이트 단자에는 펄스 신호가 입력된다. 또한, 제 9 트랜지스터(109)의 게이트 단자는 제 2 입력 신호 생성 회로의 제 3 입력 단자로서 기능함과 동시에, 펄스 신호 출력 회로의 제 4 입력 단자(24)로서도 기능한다.
또한, 상술한 구성은 일례에 지나지 않고, 개시하는 발명이 이것에 한정되는 것은 아니다.
본 실시형태의 이하의 설명에서는, 앞의 실시형태와 같이, 도 5(C)에 나타낸 펄스 신호 출력 회로에서 제 1 트랜지스터(101)의 게이트 단자와, 제 3 트랜지스터(103)의 게이트 단자와, 제 1 입력 신호 생성 회로의 출력 단자와의 접속에 의해 구성되는 노드를 노드(A)라고 한다. 또한, 제 2 트랜지스터(102)의 게이트 단자와, 제 4 트랜지스터(104)의 게이트 단자와, 제 8 트랜지스터(108)의 제 2 단자와, 제 11 트랜지스터(111)의 제 2 단자와, 제 9 트랜지스터(109)의 제 1 단자와의 접속에 의해 구성되는 노드를 노드(B)로 한다.
상기 노드(A)와 제 1 출력 단자(26)와의 사이에는, 부트스트랩 동작을 적합하게 행하기 위한 용량 소자를 형성해도 좋다. 또한, 상기 노드(B)의 전위를 보유하기 위해, 노드(B)에 전기적으로 접속된 용량 소자를 형성해도 좋다.
또한, 제 1 트랜지스터(101)∼제 9 트랜지스터(109), 제 11 트랜지스터(111)에는, 산화물 반도체를 이용하는 것이 적합하다. 산화물 반도체를 이용함으로써, 트랜지스터의 오프 전류를 저감할 수 있다. 또한, 비정질 실리콘 등과 비교하여, 온 전류 및 전계 효과 이동도를 높일 수 있다. 또한, 트랜지스터의 열화를 억제할 수 있다. 이것에 의해, 소비 전력이 작고, 고속 동작이 가능하고, 동작의 정확성이 높여진 전자 회로를 실현하는 것이 가능하게 된다. 또한, 산화물 반도체를 이용한 트랜지스터에 대해서는 후의 실시형태에서 상세하게 설명하기 때문에, 여기에서는 생략한다.
＜동작＞
다음에, 도 5에 나타낸 시프트 레지스터의 동작에 대하여 도 6 내지 도 8을 참조하여 설명한다. 구체적으로는, 도 6에 나타낸 타이밍 차트 중의 제 1 기간(51)∼제 5 기간(55)의 각 기간에서의 동작을, 도 7 및 도 8을 이용하여 설명한다. 타이밍 차트 중 CLK1∼CLK4는 각각 클록 신호를 나타내고, SP1은 제 1 스타트 펄스를 나타내고, OUT1∼OUT4는 제 1 펄스 신호 출력 회로(10_1)∼제 4 펄스 신호 출력 회로(10_4)의 제 2 출력 단자로부터의 출력을 나타내고, 노드(A) 및 노드(B)는 각각 노드(A) 및 노드(B)의 전위를 나타내고, SROUT1∼SROUT4는 제 1 펄스 신호 출력 회로(10_1)∼제 4 펄스 신호 출력 회로(10_4)의 제 1 출력 단자로부터의 출력을 나타낸다.
또한, 이하의 설명에 있어서, 제 1 트랜지스터(101)∼제 9 트랜지스터(109), 제 11 트랜지스터(111)는, 모두 n 채널형의 트랜지스터인 것으로 한다. 또한, 도 7 및 도 8에서, 트랜지스터가 실선으로 표현되고 있는 경우에는, 이 트랜지스터가 도통 상태(온 상태)에 있는 것을 나타내고, 파선으로 표현되고 있는 경우에는, 이 트랜지스터가 비도통 상태(오프 상태)에 있는 것을 나타내는 것으로 한다.
대표적으로, 제 1 펄스 신호 출력 회로(10_1)의 동작에 대하여 설명한다. 제 1 펄스 신호 출력 회로(10_1)의 구성은 상술한 바와 같다. 또한, 입력되는 각 신호, 공급되는 각 전위의 관계도 상술한 바와 같다. 또한, 이하의 설명에서는, 각 입력 단자 및 각 전원선에 부여되는 고전위(H 레벨, H 신호 등이라고도 부름)는 모두 VDD로 하고, 저전위(L 레벨, L 신호 등이라고도 부름)는 모두 VSS로 한다.
제 1 기간(51)에 있어서, SP1이 H 레벨이기 때문에, 제 1 펄스 신호 출력 회로(10_1)의 제 4 입력 단자(24)로서 기능하는 제 5 트랜지스터(105)의 게이트 단자와 제 9 트랜지스터(109)의 게이트 단자에 고전위가 부여되고, 제 5 트랜지스터(105)와 제 9 트랜지스터(109)는 도통 상태가 된다. 또한, 제 7 트랜지스터(107)의 게이트 단자에는 고전위가 부여되고 있기 때문에, 제 7 트랜지스터(107)도 온 상태가 된다(도 7(A) 참조).
제 5 트랜지스터(105)와 제 7 트랜지스터(107)가 온 상태가 됨으로써, 노드(A)의 전위는 상승한다. 또한, 제 9 트랜지스터(109)가 온 상태가 됨으로써, 노드(B)의 전위는 하강한다. 노드(A)의 전위가 VAH(VAH = VDD－Vth105－Vth107)에까지 달하면, 제 5 트랜지스터(105) 및 제 7 트랜지스터(107)가 오프 상태가 되어, 노드(A)는 VAH를 유지한 채로 부유 상태가 된다.
노드(A)의 전위가 VAH가 되면, 제 1 트랜지스터(101) 및 제 3 트랜지스터(103)가 온 상태가 된다. 여기서, CLK1은 L 레벨이기 때문에, 제 1 출력 단자(26) 및 제 2 출력 단자(27)로부터는 L 레벨 신호가 출력된다.
제 2 기간(52)에 있어서는, CLK1의 전위가 L 레벨로부터 H 레벨로 전환한다. 여기서, 제 1 트랜지스터(101) 및 제 3 트랜지스터(103)는 온 상태이기 때문에, 제 1 출력 단자(26)의 전위 및 제 2 출력 단자(27)의 전위가 상승한다. 또한, 제 1 트랜지스터(101)의 게이트 단자와 소스 단자(또는 드레인 단자)와의 사이에는 용량이 존재하고, 이것에 의해 게이트 단자와 소스 단자(또는 드레인 단자)가 용량 결합되어 있다. 마찬가지로 제 3 트랜지스터(103)의 게이트 단자와 소스 단자(또는 드레인 단자)와의 사이에는 용량이 존재하고, 이것에 의해 게이트 단자와 소스 단자(또는 드레인 단자)가 용량 결합되어 있다. 따라서, 제 1 출력 단자(26)의 전위 및 제 2 출력 단자(27)의 전위의 상승과 함께, 부유 상태인 노드(A)의 전위가 상승하게 된다(부트스트랩 동작). 노드(A)의 전위는 최종적으로 VDD＋Vth101보다 높아져, 제 1 출력 단자(26)의 전위 및 제 2 출력 단자(27)의 전위는 VDD(H 레벨)가 된다(도 6 및 도 7(B) 참조).
제 3 기간(53)에서는, CLK2의 전위가 H 레벨이 되어, 제 8 트랜지스터(108)가 온 상태가 된다. 이것에 의해, 노드(B)의 전위가 상승한다. 노드(B)의 전위의 상승에 의해, 제 2 트랜지스터(102), 제 4 트랜지스터(104), 및 제 6 트랜지스터(106)가 온 상태가 되어, 노드(A)의 전위가 하강한다. 따라서, 제 1 출력 단자(26)의 전위 및 제 2 출력 단자(27)의 전위는 L 레벨이 된다(도 7(C) 참조).
제 4 기간(54)에서는, CLK2의 전위가 L 레벨이 되어, 제 8 트랜지스터(108)가 오프 상태가 되지만, 제 5 입력 단자(25)(즉 SROUT3)의 전위가 H 레벨이 되기 때문에, 제 11 트랜지스터(111)가 온 상태가 된다. 따라서, 노드(A)의 전위와 노드(B)의 전위는 제 3 기간(53)의 전위가 보유되고, 제 1 출력 단자(26)의 전위 및 제 2 출력 단자(27)의 전위는 L 레벨로 보유된다(도 8(A) 참조).
제 5 기간(55)에서는, 제 5 입력 단자(25)(즉 SROUT3)의 전위가 L 레벨이 되어, 노드(B)의 전위가 보유된다. 따라서, 제 2 트랜지스터(102), 제 4 트랜지스터(104) 및 제 6 트랜지스터(106)의 온 상태가 보유되고, 제 1 출력 단자(26) 및 제 2 출력 단자(27)의 전위가 L 레벨로 보유된다(도 8(B) 참조).
또한, 노드(B)의 전위는 통상, 트랜지스터의 오프 전류 등에 기인하여 하강하지만, 오프 전류가 충분히 작은 트랜지스터(예를 들면, 산화물 반도체를 이용한 트랜지스터)를 적용하는 경우에는, 이러한 문제는 생기지 않는다. 또한, 노드(B)의 전위의 하강을 완화하기 위해, 용량 소자를 형성해도 좋다. 이 경우에 형성된 용량 소자는 제 2 트랜지스터(102)의 게이트 단자와, 제 4 트랜지스터(104)의 게이트 단자와, 제 6 트랜지스터(106)의 게이트 단자와, 제 8 트랜지스터(108)의 제 1 단자와, 제 9 트랜지스터(109)의 제 1 단자에 전기적으로 접속된다.
또한, 그 후의 기간에서, CLK2의 전위가 H 레벨이 되는 경우에는, 제 8 트랜지스터(108)가 온 상태가 되어, 정기적으로 노드(B)에 전위가 부여된다. 따라서, 오프 전류가 비교적 큰 트랜지스터를 이용하는 경우에도, 펄스 신호 출력 회로의 오동작을 방지할 수 있다.
이상, 본 실시형태에 나타내는 구성, 방법 등은, 다른 실시형태에 나타내는 구성, 방법 등과 적절히 조합하여 이용할 수 있다.
(실시형태 3)
본 실시형태에서는, 앞의 실시형태에서 나타낸 펄스 신호 출력 회로, 및 시프트 레지스터와는 다른 양태의 구성예에 관하여 도 9를 참조하여 설명한다.
본 실시형태에 나타내는 시프트 레지스터의 구성은, 앞의 실시형태에서 나타낸 시프트 레지스터의 구성에 가깝다. 차이점의 하나는, 제 n 펄스 신호 출력 회로(10_n)의 후단에, 제 1 더미 펄스 신호 출력 회로(10_D1) 및 제 2 더미 펄스 신호 출력 회로(10_D2)가 접속되어 있는 점이다(도 9(A) 참조). 제 1 더미 펄스 신호 출력 회로(10_D1)나 제 2 더미 펄스 신호 출력 회로(10_D2)는 제 n－1의 펄스 신호 출력 회로(10_n－1)나 제 n 펄스 신호 출력 회로(10_n)의 제 5 입력 단자(25)에, 펄스 신호를 공급하는 기능을 가진다.
제 1 더미 펄스 신호 출력 회로(10_D1)나 제 2 더미 펄스 신호 출력 회로(10_D2)의 후단에는, 펄스 신호 출력 회로는 존재하지 않는다. 즉, 제 1∼제 n 펄스 신호 출력 회로와는 달리, 제 1 더미 펄스 신호 출력 회로(10_D1)나 제 2 더미 펄스 신호 출력 회로(10_D2)에는 후단(이 경우, 2단 후)으로부터의 펄스 신호가 입력되지 않는다. 따라서, 제 1∼제 n 펄스 신호 출력 회로에서의 제 5 입력 단자(25)에 상당하는 단자가 존재하지 않는다(도 9(B) 및 도 9(C) 참조). 또한, 제 5 입력 단자(25)에 관한 제 11 트랜지스터(111)도 존재하지 않는다(도 9(C) 참조).
더미 펄스 신호 출력 회로(제 1∼제 2 더미 펄스 신호 출력 회로)의 기능은 정규단의 펄스 신호 출력 회로(제 n－1∼제 n 펄스 신호 출력 회로)에 적합한 펄스 신호를 출력하는 것이기 때문에, 더미 펄스 신호 출력 회로에는 그 노드(B)를 충분히 충전할 수 있는 능력이 필요하다. 여기서, 제 1∼제 n 펄스 신호 출력 회로에서는 클록 신호의 입력에 기인하는 소비 전력을 저감하기 위해, 제 8 트랜지스터(108) 및 제 10 트랜지스터(110)의 사이즈를 작게 하고(예를 들면, 채널 폭(W), 또는 채널 길이(L)에 대한 채널 폭(W)의 비(W/L)를 작게 하고), 제 11 트랜지스터(111)에 의해 충전 능력을 확보하는 구성을 취하는 것이 유효하다. 한편, 더미 펄스 신호 출력 회로에는 제 11 트랜지스터(111)가 존재하지 않기 때문에, 제 11 트랜지스터(111)에 의한 충전 능력을 보충할 수 있을 정도로 제 8 트랜지스터(108) 및 제 10 트랜지스터(110)의 사이즈를 크게 하는 것이 필요하게 된다.
구체적으로는, 예를 들면, 제 1∼제 2 더미 펄스 신호 출력 회로의 제 8 트랜지스터 또는 제 10 트랜지스터의 채널 폭(W)(또는 채널 길이(L)에 대한 채널 폭(W)의 비(W/L))을, 제 1∼제 n 펄스 신호 출력 회로의 제 8 트랜지스터 또는 제 10 트랜지스터의 채널 폭(W)(또는 채널 길이(L)에 대한 채널 폭(W)의 비(W/L))보다 크게 하면 좋다. 이러한 구성을 채용함으로써, 정규단의 펄스 신호 출력 회로(제 n－1∼제 n 펄스 신호 출력 회로)에서의 소비 전력을 저감하면서, 적절한 동작을 확보한 시프트 레지스터가 실현된다.
또한, 더미 펄스 신호 출력 회로의 기본적인 구성은, 상기 차이점을 제외하고, 앞의 실시형태에서 나타낸 펄스 신호 출력 회로와 같다. 구체적으로는, 제 1 펄스 신호 출력 회로(10_1)∼제 n 펄스 신호 출력 회로(10_n)의 각각은, 제 1 트랜지스터(101)∼제 4 트랜지스터(104)로 구성되는 더미 펄스 신호 생성 회로(204)와, 제 5 트랜지스터(105)∼제 7 트랜지스터(107)로 구성되는 제 1 입력 신호 생성 회로(205)와, 제 8 트랜지스터(108)∼제 10 트랜지스터(110)로 구성되는 제 2 입력 신호 생성 회로(206)를 포함한다. 또한, 제 1 전원선(31) 및 제 2 전원선(32)으로부터, 제 1 트랜지스터(101)∼제 10 트랜지스터(110)에 신호가 공급된다.
또한, 더미 펄스 신호 출력 회로의 동작에 대해서도, 후단의 출력이 입력되지 않는 점을 제외하고 앞의 실시형태에서 나타낸 펄스 신호 출력 회로와 마찬가지이다. 따라서, 상세한 것에 대하여는 앞의 실시형태를 참작하는 것이 가능하다. 또한, 제 10 트랜지스터(110)는 설치해도 좋고 설치하지 않아도 좋다. 또한, 더미 펄스 신호 출력 회로에서는, 적어도 정규단의 펄스 신호 출력 회로(제 n－1∼제 n 펄스 신호 출력 회로)에의 출력이 확보되면 좋기 때문에, 출력 단자는 2 계통에 한정하지 않고, 1 계통으로 해도 좋다. 즉, 제 1 출력 단자(26) 또는 제 2 출력 단자(27)를 생략하는 것이 가능하다. 또한, 이 경우에는, 생략되는 출력 단자에 부수하는 트랜지스터(예를 들면, 제 2 출력 단자(27)를 생략하는 경우에는, 제 3 트랜지스터(103) 및 제 4 트랜지스터(104))는 적절히 생략하면 좋다.
이상, 본 실시형태에 나타내는 구성, 방법 등은 다른 실시형태에 나타내는 구성, 방법 등과 적절히 조합하여 이용할 수 있다.
(실시형태 4)
본 실시형태에서는, 상기 실시형태에 설명한 펄스 신호 출력 회로나 시프트 레지스터에 적용할 수 있는 트랜지스터의 예에 대하여, 도 10을 참조하여 설명한다. 또한, 트랜지스터의 구조는 특별히 한정되지 않고, 예를 들면, 탑 게이트 구조 또는 보텀 게이트 구조, 스태거형 또는 플래너형 등, 적당한 구조를 채용할 수 있다. 또한, 트랜지스터는 채널 형성 영역을 1개 가지는 싱글 게이트 구조이어도, 채널 형성 영역을 2개 이상 가지는 멀티 게이트 구조이어도 좋다. 또한, 채널 영역의 상하에 게이트 절연층을 통하여 배치된 2개의 게이트 전극층을 가지는 구조이어도 좋다.
도 10(A) 내지 도 10(D)에는, 트랜지스터의 단면 구조의 예를 나타낸다. 도 10(A) 내지 도 10(D)에 나타낸 트랜지스터는, 반도체로서 산화물 반도체를 이용하는 것이다. 산화물 반도체를 이용하는 것의 메리트는, 간단한 프로세스, 저온의 프로세스로, 높은 이동도와 낮은 오프 전류를 실현할 수 있는 것이라고 할 수 있다.
도 10(A)에 나타낸 트랜지스터(410)는 보텀 게이트 구조의 트랜지스터의 일례이며, 역스태거형 트랜지스터라고도 한다.
트랜지스터(410)는 절연 표면을 가지는 기판(400) 위의 게이트 전극층(401), 게이트 절연층(402), 산화물 반도체층(403), 소스 전극층(405a), 및 드레인 전극층(405b)을 포함한다. 또한, 산화물 반도체층(403)에 접하는 절연층(407)이 형성되어 있다. 절연층(407) 위에는 보호 절연층(409)이 더 형성되어 있다.
도 10(B)에 나타낸 트랜지스터(420)는 채널 보호형(채널 스톱형이라고도 함)이라고 불리는 보텀 게이트 구조의 트랜지스터의 일례이며, 역스태거형 트랜지스터라고도 한다.
트랜지스터(420)는 절연 표면을 가지는 기판(400) 위의 게이트 전극층(401), 게이트 절연층(402), 산화물 반도체층(403), 채널 보호층으로서 기능하는 절연층(427), 소스 전극층(405a), 및 드레인 전극층(405b)을 포함한다. 또한, 보호 절연층(409)이 형성되어 있다.
도 10(C)에 나타낸 트랜지스터(430)는 보텀 게이트형의 트랜지스터의 일례이다. 트랜지스터(430)는 절연 표면을 가지는 기판(400) 위의 게이트 전극층(401), 게이트 절연층(402), 소스 전극층(405a), 드레인 전극층(405b), 및 산화물 반도체층(403)을 포함한다. 또한, 산화물 반도체층(403)에 접하는 절연층(407)이 형성되어 있다. 절연층(407) 위에는 보호 절연층(409)이 더 형성되어 있다.
트랜지스터(430)에서는, 게이트 절연층(402)은 기판(400) 및 게이트 전극층(401) 위에 접하여 형성되고, 또한, 게이트 절연층(402) 위에는, 소스 전극층(405a), 드레인 전극층(405b)이 접하여 형성되어 있다. 그리고, 게이트 절연층(402), 및 소스 전극층(405a), 드레인 전극층(405b) 위에 산화물 반도체층(403)이 형성되어 있다.
도 10(D)에 나타낸 트랜지스터(440)는 탑 게이트 구조의 트랜지스터의 일례이다. 트랜지스터(440)는 절연 표면을 가지는 기판(400) 위의 절연층(437), 산화물 반도체층(403), 소스 전극층(405a), 드레인 전극층(405b), 게이트 절연층(402), 및 게이트 전극층(401)을 포함한다. 그리고, 소스 전극층(405a), 드레인 전극층(405b)에 각각 배선층(436a), 배선층(436b)이 접하여 형성되어 있다.
본 실시형태에서는, 상술한 바와 같이, 반도체층으로서 산화물 반도체층(403)을 이용한다. 산화물 반도체층(403)에 이용하는 산화물 반도체로서는, 4원계 금속 산화물인 In－Sn－Ga－Zn－O계나, 3원계 금속 산화물인 In－Ga－Zn－O계, In－Sn－Zn－O계, In－Al－Zn－O계, Sn－Ga－Zn－O계, Al－Ga－Zn－O계, Sn－Al－Zn－O계나, 2원계 금속 산화물인 In－Zn－O계, In－Ga－O계, Sn－Zn－O계, Al－Zn－O계, Zn－Mg－O계, Sn－Mg－O계, In－Mg－O계나, 1원계 금속 산화물인 In－O계, Sn－O계, Zn－O계 등이 있다. 또한, 상기 산화물 반도체에 SiO2를 첨가해도 좋다. 여기서, 예를 들면, In－Ga－Zn－O계 산화물 반도체란, 적어도 In과 Ga와 Zn을 포함하는 산화물이며, 그 조성비에 특별히 제한은 없다. 또한, In과 Ga와 Zn 이외의 원소를 포함해도 좋다.
또한, 산화물 반도체층(403)에는, 화학식 InMO3(ZnO)m(m＞0, m：비자연수)으로 표기되는 산화물 반도체를 이용할 수 있다. 여기서, M은 갈륨(Ga), 알루미늄(Al), 망간(Mn) 및 코발트(Co)로부터 선택된 하나 또는 복수의 금속 원소를 나타낸다. 예를 들면, M으로서는, Ga, Ga 및 Al, Ga 및 Mn, 또는 Ga 및 Co 등이 있다.
산화물 반도체층(403)을 이용한 트랜지스터(410), 트랜지스터(420), 트랜지스터(430), 트랜지스터(440)는, 오프 전류를 매우 작게 하는 것이 가능하다. 따라서, 이것을 펄스 신호 출력 회로나 시프트 레지스터에 이용함으로써, 각 노드의 전위 보유가 용이하게 되어, 펄스 신호 출력 회로나 시프트 레지스터의 오동작의 확률을 매우 낮게 억제할 수 있다.
절연 표면을 가지는 기판(400)에 사용할 수 있는 기판에 큰 제한은 없다. 예를 들면, 액정 표시 장치 등에 이용되는 유리 기판이나, 석영 기판 등을 이용할 수 있다. 또한, 실리콘 웨이퍼 위에 절연층을 형성한 기판 등을 이용해도 좋다.
보텀 게이트 구조의 트랜지스터(410), 트랜지스터(420), 트랜지스터(430)에 있어서, 베이스가 되는 절연층을 기판과 게이트 전극층의 사이에 형성해도 좋다. 이 절연층은 기판으로부터의 불순물 원소의 확산을 방지하는 기능이 있고, 질화 실리콘막, 산화 실리콘막, 질화 산화 실리콘막, 또는 산화 질화 실리콘막으로부터 선택된 하나 또는 복수의 막에 의해 형성할 수 있다.
게이트 전극층(401)은 몰리브덴, 티탄, 크롬, 탄탈, 텅스텐, 알루미늄, 구리, 네오디뮴, 스칸듐 등의 금속 재료 또는 이것들을 주성분으로 하는 합금 재료를 이용하여 형성할 수 있다. 또한, 그 구조는 단층 구조로 해도 좋고, 적층 구조로 해도 좋다.
게이트 절연층(402)은 플라즈마 CVD법이나 스퍼터링법 등을 이용하여, 산화 실리콘막, 질화 실리콘막, 산화 질화 실리콘막, 질화 산화 실리콘막, 산화 알루미늄막, 질화 알루미늄막, 산화 질화 알루미늄막, 질화 산화 알루미늄막, 산화 하프늄막 등에서 선택된 하나 또는 복수의 막에 의해 형성할 수 있다. 예를 들면, 제 1 게이트 절연층으로서 플라즈마 CVD법에 의해 막두께 50 nm 이상 200 nm 이하의 질화 실리콘막(SiNy(y＞0))를 형성하고, 제 1 게이트 절연층 위에 제 2 게이트 절연층으로서 스퍼터링법에 의해 막두께 5 nm 이상 300 nm 이하의 산화 실리콘막(SiOx(x＞0))를 형성하고, 합계 막두께 300 nm 정도의 게이트 절연층으로 할 수 있다.
소스 전극층(405a), 드레인 전극층(405b)은, 몰리브덴, 티탄, 크롬, 탄탈, 텅스텐, 알루미늄, 구리, 네오디뮴, 스칸듐 등의 금속 재료 또는 이것들을 주성분으로 하는 합금 재료를 이용하여 형성할 수 있다. 예를 들면, 알루미늄이나 구리 등의 금속층과, 티탄, 몰리브덴, 텅스텐 등의 고융점 금속층과의 적층 구조로 할 수 있다. 힐록이나 위스커의 발생을 방지하는 원소(실리콘, 네오디뮴, 스칸듐 등)가 첨가된 알루미늄 재료를 이용함으로써 내열성을 향상시켜도 좋다.
또한, 소스 전극층(405a), 드레인 전극층(405b)(이것과 같은 층에서 형성되는 배선층을 포함함)이 되는 도전막으로서 도전성의 금속 산화물막을 이용해도 좋다. 도전성의 금속 산화물로서는 산화 인듐(In2O3), 산화 주석(SnO2), 산화 아연(ZnO), 산화 인듐 산화 주석 합금(In2O3―SnO2, ITO라고 약기하는 경우가 있음), 산화 인듐 산화 아연 합금(In2O3―ZnO) 또는 이들 금속 산화물 재료에 산화 실리콘을 포함시킨 것 등을 이용할 수 있다.
소스 전극층(405a), 드레인 전극층(405b)에 접하는 배선층(436a), 배선층(436b)에 대해서는, 소스 전극층(405a), 드레인 전극층(405b)과 같은 재료를 이용하여 형성할 수 있다.
절연층(407), 절연층(427), 절연층(437)으로서는, 대표적으로는 산화 실리콘막, 산화 질화 실리콘막, 산화 알루미늄막, 또는 산화 질화 알루미늄막 등의 무기 절연막을 이용할 수 있다.
보호 절연층(409)으로서는, 질화 실리콘막, 질화 알루미늄막, 질화 산화 실리콘막, 질화 산화 알루미늄막 등의 무기 절연막을 이용할 수 있다.
또한, 보호 절연층(409) 위에는, 트랜지스터에 기인한 표면 요철을 저감하기 위한 평탄화 절연막을 형성해도 좋다. 평탄화 절연막으로서는, 폴리이미드, 아크릴, 벤조시클로부텐 등의 유기 재료를 이용할 수 있다. 또한, 상기 유기 재료 외에, 저유전율 재료(low－k 재료) 등을 이용할 수 있다. 또한, 이들 재료로 형성되는 절연막을 복수 적층시킴으로써, 평탄화 절연막을 형성해도 좋다.
이상, 본 실시형태에 나타내는 구성, 방법 등은, 다른 실시형태에 나타내는 구성, 방법 등과 적절히 조합하여 이용할 수 있다.
(실시형태 5)
본 실시형태에서는, 산화물 반도체층을 포함하는 트랜지스터, 및 그 제작 방법의 일례를, 도 11을 이용하여 상세하게 설명한다.
도 11(A) 내지 도 11(E)은 트랜지스터의 제작 공정에 관한 단면도이다. 또한, 여기서 나타내는 트랜지스터(510)는 도 10(A)에 나타낸 트랜지스터(410)와 같은 역스태거형 트랜지스터이다.
본 실시형태의 반도체층에 이용하는 산화물 반도체는 n형 불순물인 수소를 산화물 반도체로부터 제거하고, 산화물 반도체의 주성분 이외의 불순물이 극력 포함되지 않도록 고순도화함으로써 i형(진성)의 산화물 반도체, 또는 i형(진성)에 한없이 가까운 산화물 반도체로 한 것이다.
또한, 고순도화된 산화물 반도체 중에서는 캐리어가 매우 적고, 캐리어 농도는 1×1014/cm3 미만, 바람직하게는 1×1012/cm3 미만, 더욱 바람직하게는 1×1011/cm3 미만이 된다. 또한, 이와 같이 캐리어가 적기 때문에, 오프 상태에서의 전류(오프 전류)는 충분히 작아진다.
구체적으로는, 상술한 산화물 반도체층을 구비하는 트랜지스터에서는, 실온(25℃)에서 채널 폭 1μm당의 오프 전류 밀도를, 트랜지스터의 채널 길이(L)이 10μm, 트랜지스터의 소스―드레인 간의 전압이 3 V인 조건에서, 100 zA/μm(1×10－19 A/μm) 이하, 또한, 10 zA/μm(1×10－20 A/μm) 이하로 하는 것이 가능하다.
또한, 고순도화된 산화물 반도체층을 구비하는 트랜지스터(510)는 온 전류의 온도 의존성을 거의 보지 못하고, 오프 전류도 매우 작은 채이다.
이하, 도 11(A) 내지 도 11(E)을 이용하여 기판(505) 위에 트랜지스터(510)를 제작하는 공정을 설명한다.
먼저, 절연 표면을 가지는 기판(505) 위에 도전막을 형성한 후, 제 1 포토리소그래피 공정에 의해 게이트 전극층(511)을 형성한다. 또한, 이 포토리소그래피 공정에 이용하는 레지스트 마스크는 잉크젯법으로 형성해도 좋다. 레지스트 마스크를 잉크젯법으로 형성하면 포토마스크를 사용하지 않기 때문에, 제조 비용을 저감할 수 있다.
절연 표면을 가지는 기판(505)에는, 상기 실시형태에서의 기판(400)과 같은 기판을 이용할 수 있다. 본 실시형태에서는 기판(505)으로서 유리 기판을 이용한다.
또한, 베이스가 되는 절연층을 기판(505)과 게이트 전극층(511)과의 사이에 형성해도 좋다. 이 절연층에는, 기판(505)으로부터의 불순물 원소의 확산을 방지하는 기능이 있고, 질화 실리콘막, 산화 실리콘막, 질화 산화 실리콘막, 산화 질화 실리콘막 등에서 선택된 하나 또는 복수의 막에 의해 형성할 수 있다.
또한, 게이트 전극층(511)은 몰리브덴, 티탄, 크롬, 탄탈, 텅스텐, 알루미늄, 구리, 네오디뮴, 스칸듐 등의 금속 재료 또는 이것들을 주성분으로 하는 합금 재료를 이용하여 형성할 수 있다. 또한, 그 구조는 단층 구조로 해도 좋고, 적층 구조로 해도 좋다.
다음에, 게이트 전극층(511) 위에 게이트 절연층(507)을 형성한다. 게이트 절연층(507)은 플라즈마 CVD법이나 스퍼터링법 등을 이용하여 형성할 수 있다. 또한, 산화 실리콘막, 질화 실리콘막, 산화 질화 실리콘막, 질화 산화 실리콘막, 산화 알루미늄막, 질화 알루미늄막, 산화 질화 알루미늄막, 질화 산화 알루미늄막, 산화 하프늄막 등에서 선택된 하나 또는 복수의 막에 의해 형성할 수 있다.
또한, 게이트 절연층(507), 산화물 반도체막(530)에 수소, 수산기 및 수분이 가능한 한 포함되지 않게 하기 위해, 산화물 반도체막(530)의 성막의 전처리로서 스퍼터링 장치의 예비 가열실에서 게이트 전극층(511)이 형성된 기판(505), 또는 게이트 절연층(507)까지가 형성된 기판(505)을 예비 가열하여, 기판(505)이 흡착되어 있는 수소, 수분 등의 불순물을 이탈시키는 것이 바람직하다. 또한, 예비 가열실에 형성하는 배기 수단은 크라이오 펌프로 하는 것이 바람직하다. 또한, 이 예비 가열은 소스 전극층(515a) 및 드레인 전극층(515b)까지 형성한 기판(505)에 대하여 행하여도 좋다. 또한, 이 예비 가열의 처리는 생략할 수도 있다.
다음에, 게이트 절연층(507) 위에, 막두께 2 nm 이상 200 nm 이하, 바람직하게는 5 nm 이상 30 nm 이하의 산화물 반도체막(530)을 형성한다(도 11(A) 참조).
산화물 반도체막(530)에는, 상기 실시형태에 나타낸 4원계 금속 산화물, 3원계 금속 산화물, 2원계 금속 산화물, In－O계, Sn－O계, Zn－O계 등을 이용할 수 있다.
산화물 반도체막(530)을 스퍼터링법으로 제작하기 위한 타겟으로서는, 특히, In：Ga：Zn = 1：x：y(x는 0 이상, y는 0.5 이상 5 이하)의 조성비를 가지는 것을 이용하는 것이 적합하다. 예를 들면, In2O3：Ga2O3：ZnO = 1：1：2［mol수비］의 조성비를 가지는 타겟 등을 이용할 수 있다. 또한, In2O3：Ga2O3：ZnO = 1：1：1［mol수비］의 조성비를 가지는 타겟이나, In2O3：Ga2O3：ZnO = 1：1：4［mol수비］의 조성비를 가지는 타겟이나, In2O3：Ga2O3：ZnO = 1：0：2［mol수비］의 조성비를 가지는 타겟을 이용할 수도 있다.
본 실시형태에서는, 비정질 구조의 산화물 반도체층을, In－Ga－Zn－O계의 금속 산화물 타겟을 이용하는 스퍼터링법에 의해 형성하는 것으로 한다.
금속 산화물 타겟 중의 금속 산화물의 상대 밀도는 80% 이상, 바람직하게는 95% 이상, 더욱 바람직하게는 99.9% 이상으로 한다. 상대 밀도가 높은 금속 산화물 타겟을 이용함으로써, 치밀한 구조의 산화물 반도체층을 형성하는 것이 가능하다.
산화물 반도체막(530)의 형성 분위기는, 희가스(대표적으로는 아르곤) 분위기, 산소 분위기, 또는, 희가스(대표적으로는 아르곤)와 산소와의 혼합 분위기로 하는 것이 적합하다. 구체적으로는, 예를 들면, 수소, 물, 수산기, 수소화물 등의 불순물이, 농도 1 ppm 이하(바람직하게는 농도 10 ppb 이하)까지 제거된 고순도 가스 분위기를 이용하는 것이 적합하다.
산화물 반도체막(530)의 형성 시에는, 예를 들면, 감압 상태로 보유된 처리실 내에 피처리물을 보유하고, 피처리물의 온도가 100℃ 이상 550℃ 미만, 바람직하게는 200℃ 이상 400℃ 이하가 되도록 피처리물을 가열한다. 또는, 산화물 반도체막(530)의 형성 시의 피처리물의 온도는 실온(25℃±10℃(15℃ 이상 35℃ 이하))으로 해도 좋다. 그리고, 처리실 내의 수분을 제거하면서, 수소나 물 등이 제거된 스퍼터링 가스를 도입하여, 상기 타겟을 이용하여 산화물 반도체막(530)을 형성한다. 피처리물을 가열하면서 산화물 반도체막(530)을 형성함으로써, 산화물 반도체층에 포함되는 불순물을 저감할 수 있다. 또한, 스퍼터링에 의한 손상을 경감할 수 있다. 처리실 내의 수분을 제거하기 위해서는, 흡착형의 진공 펌프를 이용하는 것이 바람직하다. 예를 들면, 크라이오 펌프, 이온 펌프, 티탄 서블리메이션 펌프 등을 이용할 수 있다. 또한, 터보 펌프에 콜드 트랩을 더한 것을 이용해도 좋다. 크라이오 펌프 등을 이용하여 배기함으로써, 처리실로부터 수소나 물 등을 제거할 수 있기 때문에, 산화물 반도체막(530) 중의 불순물 농도를 저감할 수 있다.
산화물 반도체막(530)의 형성 조건으로서는, 예를 들면, 피처리물과 타겟 사이의 거리가 170 mm, 압력이 0.4 Pa, 직류(DC) 전력이 0.5 kW, 분위기가 산소(산소 100%) 분위기, 또는 아르곤(아르곤 100%) 분위기, 또는 산소와 아르곤의 혼합 분위기와 같은 조건을 적용할 수 있다. 또한, 펄스 직류(DC) 전원을 이용하면, 성막시에 발생하는 분상 물질(파티클, 먼지라고도 함)을 저감할 수 있어, 막두께 분포도 균일하게 되기 때문에 바람직하다. 산화물 반도체막(530)의 두께는, 1 nm 이상 50 nm 이하, 바람직하게는 1 nm 이상 30 nm 이하, 보다 바람직하게는 1 nm 이상 10 nm 이하로 한다. 이러한 두께의 산화물 반도체막(530)을 이용함으로써, 미세화에 따른 단채널 효과를 억제하는 것이 가능하다. 단, 적용하는 산화물 반도체 재료나, 반도체 장치의 용도 등에 따라 적절한 두께는 다르기 때문에, 그 두께는 이용하는 재료나 용도 등에 따라 선택할 수도 있다.
또한, 산화물 반도체막(530)을 스퍼터링법에 의해 형성하기 전에는, 아르곤 가스를 도입하여 플라즈마를 발생시키는 역스퍼터링을 행하고, 형성 표면(예를 들면 게이트 절연층(507)의 표면)의 부착물을 제거하는 것이 적합하다. 여기서, 역스퍼터링이란, 통상의 스퍼터링에서는, 스퍼터링 타겟에 이온을 충돌시키는 것을, 반대로, 처리 표면에 이온을 충돌시킴으로써 그 표면을 개질하는 방법을 말한다. 처리 표면에 이온을 충돌시키는 방법으로서는, 아르곤 분위기 하에서 처리 표면측에 고주파 전압을 인가하여, 피처리물 부근에 플라즈마를 생성하는 방법 등이 있다. 또한, 아르곤 분위기 대신에 질소, 헬륨, 산소 등에 의한 분위기를 적용해도 좋다.
다음에, 산화물 반도체막(530)을 제 2 포토리소그래피 공정에 의해 섬 형상의 산화물 반도체층으로 가공한다. 또한, 이 포토리소그래피 공정에 이용하는 레지스트 마스크는 잉크젯법으로 형성해도 좋다. 레지스트 마스크를 잉크젯법으로 형성하면 포토마스크를 사용하지 않기 때문에, 제조 비용을 저감할 수 있다.
또한, 게이트 절연층(507)에 콘택트홀을 형성하는 경우, 그 공정은 산화물 반도체막(530)의 가공과 동시에 행할 수 있다.
산화물 반도체막(530)의 에칭은 드라이 에칭이어도 웨트 에칭이어도 좋고, 양쪽 모두를 이용해도 좋다. 예를 들면, 산화물 반도체막(530)의 웨트 에칭에 이용하는 에칭액으로서는, 인산과 초산과 질산을 혼합시킨 용액 등을 이용할 수 있다. 또한, ITO07N(칸토 화학사제(KANTO CHEMICAL CO., INC.))을 이용해도 좋다.
그 후, 산화물 반도체층에 대하여, 열처리(제 1 열처리)를 행하여, 산화물 반도체층(531)을 얻는다(도 11(B) 참조). 이 제 1 열처리에 의해 산화물 반도체층 중의 과잉의 수소(물이나 수산기를 포함함)를 제거하고, 산화물 반도체층의 구조를 정돈하여 에너지 갭 중의 결함 준위를 저감할 수 있다. 제 1 열처리의 온도는, 예를 들면, 300℃ 이상 550℃ 미만, 또는 400℃ 이상 500℃ 이하로 한다.
열처리는, 예를 들면, 저항 발열체 등을 이용한 전기로에 피처리물을 도입하고, 질소 분위기 하, 450℃, 1시간의 조건에서 행할 수 있다. 이 동안, 산화물 반도체층은 대기에 접하지 않게 하여, 물이나 수소의 혼입이 생기지 않도록 한다.
열처리 장치는 전기로에 한정되지 않고, 가열된 가스 등의 매체로부터의 열전도, 또는 열복사에 의해, 피처리물을 가열하는 장치를 이용해도 좋다. 예를 들면, LRTA(Lamp Rapid Thermal Anneal) 장치, GRTA(Gas Rapid Thermal Anneal) 장치 등의 RTA(Rapid Thermal Anneal) 장치를 이용할 수 있다. LRTA 장치란, 할로겐 램프, 메탈 핼라이드 램프, 크세논 아크 램프, 카본 아크 램프, 고압 나트륨 램프, 고압 수은 램프 등의 램프로부터 발하는 광(전자파)의 복사에 의해, 피처리물을 가열하는 장치이다. GRTA 장치란, 고온의 가스를 이용하여 열처리를 행하는 장치이다. 가스로서는, 아르곤 등의 희가스, 또는 질소와 같은, 열처리에 의해 피처리물과 반응하지 않는 불활성 기체가 이용된다.
예를 들면, 제 1 열처리로서 가열된 불활성 가스 분위기 중에 피처리물을 투입하여, 수 분간 가열한 후, 이 불활성 가스 분위기로부터 피처리물을 취출하는 GRTA 처리를 행하여도 좋다. GRTA 처리를 이용하면 단시간에서의 고온 열처리가 가능하게 된다. 또한, 피처리물의 내열 온도를 넘는 온도 조건이어도 적용이 가능하게 된다. 또한, 처리 중에 불활성 가스를, 산소를 포함하는 가스로 전환해도 좋다. 산소를 포함하는 분위기에서 제 1 열처리를 행함으로써, 산소 결손에 기인하는 에너지 갭 중의 결함 준위를 저감할 수 있기 때문이다.
또한, 불활성 가스 분위기로서는, 질소, 또는 희가스(헬륨, 네온, 아르곤 등)를 주성분으로 하는 분위기이며, 물, 수소 등이 포함되지 않는 분위기를 적용하는 것이 바람직하다. 예를 들면, 열처리 장치에 도입하는 질소나, 헬륨, 네온, 아르곤 등의 희가스의 순도를, 6N(99.9999%) 이상, 바람직하게는 7N(99.99999%) 이상(즉, 불순물 농도가 1 ppm 이하, 바람직하게는 0.1 ppm 이하)로 한다.
어쨌든, 제 1 열처리에 의해 불순물을 저감하여, i형(진성 반도체) 또는 i형에 한없이 가까운 산화물 반도체층을 형성함으로써, 매우 뛰어난 특성의 트랜지스터를 실현할 수 있다.
그런데, 상술한 열처리(제 1 열처리)에는 수소나 물 등을 제거하는 효과가 있기 때문에, 이 열처리를 탈수화 처리나, 탈수소화 처리 등이라고 부를 수도 있다. 이 탈수화 처리나, 탈수소화 처리는 산화물 반도체막(530)의 형성 후, 섬 형상의 산화물 반도체층으로 가공하기 전에 행하는 것도 가능하다. 또한, 이러한 탈수화 처리, 탈수소화 처리는, 1회에 한정하지 않고 다수회 행하여도 좋다.
또한, 제 1 가열 처리는 상기 이외에, 소스 전극층 및 드레인 전극층을 형성한 후, 소스 전극층 및 드레인 전극층 위에 절연층을 형성한 후, 등의 타이밍에서 행할 수 있다.
다음에, 게이트 절연층(507), 및 산화물 반도체층(531) 위에, 소스 전극층 및 드레인 전극층(이것과 같은 층에서 형성되는 배선을 포함함)이 되는 도전막을 형성한다. 소스 전극층, 및 드레인 전극층에 이용하는 도전막으로서는 상기 실시형태에서 나타낸 재료를 이용할 수 있다.
제 3 포토리소그래피 공정에 의해 도전막 위에 레지스트 마스크를 형성하고, 선택적으로 에칭을 행하여 소스 전극층(515a), 드레인 전극층(515b)을 형성한 후, 레지스트 마스크를 제거한다(도 11(C) 참조).
제 3 포토리소그래피 공정에서의 레지스트 마스크 형성시의 노광에는, 자외선이나 KrF 레이저광이나 ArF 레이저광을 이용하면 좋다. 또한, 트랜지스터의 채널 길이(L)는 소스 전극층과 드레인 전극층의 간격에 따라 결정된다. 따라서, 채널 길이(L)가 25 nm 미만의 트랜지스터의 제작에 이용하는 마스크 형성시의 노광에는 수 nm∼수 10 nm와 파장의 짧은 초자외선(Extreme Ultraviolet)을 이용하는 것이 바람직하다. 초자외선에 의한 노광은 해상도가 높고 초점심도도 크다. 따라서, 후에 형성되는 트랜지스터의 채널 길이(L)를 10 nm 이상 1000 nm(1μm) 이하로 하는 것도 가능하고, 회로의 동작 속도를 높이는 것이 가능하다. 또한, 미세화에 의해, 반도체 장치의 소비 전력을 저감하는 것도 가능하다.
또한, 포토리소그래피 공정에서 이용하는 포토마스크수 및 공정수를 삭감하기 위해, 다계조 마스크에 의해 형성된 레지스트 마스크를 이용하여 에칭 공정을 행하여도 좋다. 다계조 마스크를 이용하여 형성된 레지스트 마스크는 다른 두께의 영역을 가지고, 에칭을 행함으로써 형상을 더욱 변형할 수 있기 때문에, 다른 패턴으로 가공하기 위한 복수의 에칭 공정에 이용할 수 있다. 따라서, 한 장의 다계조 마스크에 의해, 적어도 2종류 이상의 다른 패턴에 대응하는 레지스트 마스크를 형성할 수 있다. 이것에 의해, 노광 마스크수를 삭감할 수 있어, 대응하는 포토리소그래피 공정도 삭감할 수 있기 때문에, 공정의 간략화가 가능하게 된다.
또한, 도전막의 에칭 시에는, 산화물 반도체층(531)이 에칭에 의해 분단되지 않도록, 에칭 조건을 최적화하는 것이 바람직하다. 그러나, 도전막만을 에칭하고, 산화물 반도체층(531)을 전혀 에칭하지 않는다는 조건을 얻는 것은 어렵고, 도전막의 에칭 시에, 산화물 반도체층(531)의 일부가 에칭되어 홈부(오목부)가 형성되는 일도 있다.
도전막의 에칭에는, 웨트 에칭, 드라이 에칭의 어느 것을 이용해도 좋다. 또한, 소자의 미세화라는 관점에서는 드라이 에칭을 이용하는 것이 적합하다. 에칭 가스나 에칭액에 대해서는 피에칭 재료에 따라 적절히 선택할 수 있다. 본 실시형태에서는, 도전막으로서 티탄막을 이용하고, 산화물 반도체층(531)에는 In－Ga－Zn－O계의 재료를 이용하고 있기 때문에, 예를 들면 웨트 에칭을 적용하는 경우에는, 에천트로서 암모니아과수(31 중량% 과산화 수소수：28 중량% 암모니아수：물 = 5：2：2)를 이용할 수 있다.
다음에, 아산화 질소(N2O), 질소(N2), 또는 아르곤(Ar) 등의 가스를 이용한 플라즈마 처리를 행하여, 노출하고 있는 산화물 반도체층의 표면에 부착된 수소나 물 등을 제거하는 것이 바람직하다. 이 플라즈마 처리를 행하는 경우에, 처리 후, 대기에 접하지 않는 조건에서, 보호 절연막이 되는 절연층(516)을 형성한다.
절연층(516)은 적어도 1 nm 이상의 막두께로 하고, 스퍼터링법 등 절연층(516)에 물이나 수소 등의 불순물을 혼입시키지 않는 방법을 이용하여 형성하는 것이 바람직하다. 절연층(516)에 수소가 포함되면, 그 수소의 산화물 반도체층으로의 침입이나, 수소에 의한 산화물 반도체층 중의 산소의 추출 등이 발생하고, 산화물 반도체층의 백 채널이 저저항화(n형화)하여 기생 채널이 형성될 우려가 있기 때문이다. 또한, 절연층(516)에는 산화 실리콘막, 산화 질화 실리콘막, 산화 알루미늄막, 또는 산화 질화 알루미늄막 등을 이용하는 것이 바람직하다.
본 실시형태에서는, 절연층(516)으로서 막두께 200 nm의 산화 실리콘막을, 스퍼터링법을 이용하여 성막한다. 성막시의 기판 온도는 실온(25℃) 이상 300℃ 이하로 하면 좋고, 본 실시형태에서는 100℃로 한다. 산화 실리콘막의 스퍼터링법에 의한 성막은 희가스(대표적으로는 아르곤) 분위기 하, 산소 분위기 하, 또는 희가스와 산소의 혼합 분위기 하에서 행할 수 있다. 또한, 타겟으로서 산화 실리콘 타겟 또는 실리콘 타겟을 이용할 수 있다.
산화물 반도체막(530)의 성막시와 마찬가지로, 절연층(516)의 성막실 내의 잔류 수분을 제거하기 위해서는 흡착형의 진공 펌프(크라이오 펌프 등)를 이용하는 것이 바람직하다. 크라이오 펌프를 이용하여 배기한 성막실에서 성막함으로써, 절연층(516)에 포함되는 불순물의 농도를 저감할 수 있다. 또한, 절연층(516)의 성막실 내의 잔류 수분을 제거하기 위한 배기 수단으로서 터보 펌프에 콜드 트랩을 더한 것을 이용해도 좋다.
절연층(516)의 성막에 이용하는 스퍼터링 가스는, 수소나 물 등의 불순물이 제거된 고순도 가스인 것이 바람직하다.
다음에, 불활성 가스 분위기 하, 또는 산소 분위기 하에서 제 2 열처리를 행한다. 제 2 열처리의 온도는, 200℃ 이상 450℃ 이하, 바람직하게는 250℃ 이상 350℃ 이하로 한다. 예를 들면, 질소 분위기 하에서 250℃, 1시간의 열처리를 행하면 좋다. 제 2 열처리를 행하는 것에 의해, 트랜지스터의 전기적 특성의 편차를 경감할 수 있다. 또한, 절연층(516)으로부터 산화물 반도체층(531)으로의 산소의 공급에 의해, 이 산화물 반도체층(531)의 산소 결손을 보충하여, i형(진성 반도체) 또는 i형에 한없이 가까운 산화물 반도체층을 형성할 수도 있다.
또한, 본 실시형태에서는, 절연층(516)의 형성 후에 제 2 열처리를 행하고 있지만, 제 2 열처리의 타이밍은 이것에 한정되지 않는다. 예를 들면, 제 1 열처리에 이어 제 2 열처리를 행하여도 좋고, 제 1 열처리에 제 2 열처리를 겸하게 해도 좋다.
위에서 설명한 바와 같이, 제 1 열처리 및 제 2 열처리에 의해, 산화물 반도체층(531)을 그 주성분 이외의 불순물이 극력 포함되지 않도록 고순도화하여, i형(진성)화할 수 있다.
이상의 공정으로 트랜지스터(510)가 형성된다(도 11(D) 참조).
또한, 절연층(516) 위에는, 보호 절연층(506)을 더 형성하는 것이 바람직하다(도 11(E) 참조). 보호 절연층(506)은 수소나 물 등의 외부로부터의 침입을 방지한다. 보호 절연층(506)으로서는, 예를 들면, 질화 실리콘막, 질화 알루미늄막 등을 이용할 수 있다. 성막 방법은 특별히 한정되지 않지만, RF 스퍼터링법은 양산성이 좋기 때문에, 보호 절연층(506)의 성막 방법으로서 적합하다.
또한, 보호 절연층(506)의 형성 후에는, 또한, 대기 중, 100℃ 이상 200℃ 이하, 1시간 이상 30시간 이하의 조건에서 열처리를 행하여도 좋다.
이와 같이, 본 실시형태를 이용하여 제작한, 고순도화된 산화물 반도체층을 포함하는 트랜지스터는 오프 전류가 매우 작다는 특징을 가지고 있다. 따라서, 이 트랜지스터를 이용함으로써, 노드의 전위 보유가 용이하게 된다. 따라서, 이것을 펄스 신호 출력 회로나 시프트 레지스터에 이용함으로써, 펄스 신호 출력 회로나 시프트 레지스터의 오동작의 확률을 매우 낮게 억제할 수 있다.
이상, 본 실시형태에 나타내는 구성, 방법 등은, 다른 실시형태에 나타내는 구성, 방법 등과 적절히 조합하여 이용할 수 있다.
(실시형태 6)
상기 실시형태 1 내지 실시형태 3에 일례를 나타낸 시프트 레지스터를 이용하여, 표시 기능을 가지는 반도체 장치(표시 장치라고도 함)를 제작할 수 있다. 또한, 구동 회로의 일부 또는 전체를, 화소부와 같은 기판 위에 일체 형성하여, 시스템 온 패널을 형성할 수 있다.
표시 장치에 이용하는 표시 소자로서는 액정 소자(액정 표시 소자라고도 함), 발광 소자(발광 표시 소자라고도 함)를 적용할 수 있다. 발광 소자는 전류 또는 전압에 의해 휘도가 제어되는 소자를 그 범주에 포함하고 있고, 구체적으로는 무기 EL(Electro Luminescence), 유기 EL 등이 포함된다. 또한, 전자 잉크 등 전기적 작용에 의해 콘트라스트가 변화하는 표시 매체도 적용할 수 있다.
도 12(A)에 있어서, 제 1 기판(4001) 위에 형성된 화소부(4002)를 둘러싸도록 하여, 시일재(4005)가 제공되고, 제 1 기판(4001)과 제 2 기판(4006)에 의해 봉지되어 있다. 도 12(A)에서는, 제 1 기판(4001) 위의 시일재(4005)에 의해 둘러싸여 있는 영역과는 다른 영역에, 별도 준비된 기판 위에 주사선 구동 회로(4004), 신호선 구동 회로(4003)가 실장되어 있다. 또한, 별도 형성된 신호선 구동 회로(4003)와 주사선 구동 회로(4004) 또는 화소부(4002)에 부여되는 각종 신호 및 전위는 FPC(Flexible printed circuit)(4018a, 4018b)로부터 공급되고 있다.
도 12(B) 및 도 12(C)에서, 제 1 기판(4001) 위에 형성된 화소부(4002)와, 주사선 구동 회로(4004)를 둘러싸도록 하여, 시일재(4005)가 제공되어 있다. 또한, 화소부(4002)와 주사선 구동 회로(4004)의 위에 제 2 기판(4006)이 설치되어 있다. 따라서 화소부(4002)와 주사선 구동 회로(4004)는, 제 1 기판(4001)과 시일재(4005)와 제 2 기판(4006)에 의해, 표시 소자와 함께 봉지되어 있다. 도 12(B) 및 도 12(C)에서는, 제 1 기판(4001) 위의 시일재(4005)에 의해 둘러싸여 있는 영역과는 다른 영역에, 별도 준비된 기판 위에 신호선 구동 회로(4003)가 실장되어 있다. 도 12(B) 및 도 12(C)에서는, 별도 형성된 신호선 구동 회로(4003)와 주사선 구동 회로(4004) 또는 화소부(4002)에 부여되는 각종 신호 및 전위는 FPC(4018)로부터 공급되고 있다.
또한, 도 12(B) 및 도 12(C)에서는, 신호선 구동 회로(4003)를 별도 형성하여, 제 1 기판(4001)에 실장하고 있는 예를 나타내고 있지만, 이 구성에 한정되지 않는다. 주사선 구동 회로를 별도 형성하여 실장해도 좋고, 신호선 구동 회로의 일부 또는 주사선 구동 회로의 일부만을 별도 형성하여 실장해도 좋다.
또한, 별도 형성한 구동 회로의 접속 방법은, 특별히 한정되는 것은 아니고, COG(Chip On Glass) 방법, 와이어 본딩 방법, 혹은 TAB(Tape Automated Bonding) 방법 등을 이용할 수 있다. 도 12(A)는 COG 방법에 의해 신호선 구동 회로(4003), 주사선 구동 회로(4004)를 실장하는 예이며, 도 12(B)는 COG 방법에 의해 신호선 구동 회로(4003)를 실장하는 예이며, 도 12(C)는 TAB 방법에 의해 신호선 구동 회로(4003)를 실장하는 예이다.
또한, 표시 장치는 표시 소자가 봉지된 상태에 있는 패널과, 이 패널에 콘트롤러를 포함하는 IC 등을 실장한 상태에 있는 모듈을 포함한다.
또한, 본 명세서 중에서의 표시 장치는, 화상 표시 디바이스, 표시 디바이스, 혹은 광원(조명 장치 포함함)을 가리킨다. 또한, 커넥터, 예를 들면 FPC 혹은 TAB 테이프 혹은 TCP가 장착된 모듈, TAB 테이프나 TCP의 끝에 프린트 배선판이 설치된 모듈, 또는 표시 소자에 COG 방식에 의해 IC(집적회로)가 직접 실장된 모듈도 모두 표시 장치에 포함하는 것으로 한다.
또한, 제 1 기판 위에 형성된 화소부는 트랜지스터를 복수 가지고 있고, 이 트랜지스터로서 앞의 실시형태에 예시한 트랜지스터를 적용해도 좋다.
표시 소자로서 액정 소자를 이용하는 경우, 서모트로픽 액정, 저분자 액정, 고분자 액정, 고분자 분산형 액정, 강유전성 액정, 반강유전성 액정 등을 이용한다. 이러한 액정 재료는, 조건에 따라, 콜레스테릭상, 스멕틱상, 큐빅상, 카이럴 네마틱상, 등방상 등을 나타낸다.
또한, 배향막을 이용하지 않는 블루상을 나타내는 액정을 이용해도 좋다. 블루상은 액정상의 하나이며, 콜레스테릭 액정을 승온해 가면, 콜레스테릭상으로부터 등방상으로 전이하기 직전에 발현하는 상이다. 블루상은 좁은 온도 범위에서 밖에 발현하지 않기 때문에, 온도 범위를 개선하기 위해 5 중량% 이상의 카이럴제를 혼합시킨 액정 조성물을 액정층에 이용하면 좋다. 블루상을 나타내는 액정과 카이럴제를 포함하는 액정 조성물은 응답 속도가 1 msec 이하로 짧고, 광학적 등방성이기 때문에 배향 처리가 불필요하고, 시야각 의존성이 작다. 또한, 배향막을 형성하지 않아도 좋기 때문에 러빙 처리가 불필요해진다. 따라서, 러빙 처리에 의해 일으켜지는 정전 파괴를 방지할 수 있어, 제작 공정 중의 액정 표시 장치의 불량이나 파손을 경감할 수 있다. 따라서 액정 표시 장치의 생산성을 향상시키는 것이 가능하게 된다.
또한, 액정 재료의 고유 저항은 1×109 Ω·cm 이상이며, 바람직하게는 1×1011 Ω·cm 이상이며, 더욱 바람직하게는 1×1012 Ω·cm 이상이다. 또한, 본 명세서에서의 고유 저항의 값은 20℃에서 측정한 값으로 한다.
액정 표시 장치에 형성되는 보유 용량의 크기는 화소부에 배치되는 트랜지스터의 리크 전류 등을 고려하여, 소정 기간 동안 전하를 보유할 수 있도록 설정된다. 보유 용량의 크기는 트랜지스터의 오프 전류 등을 고려하여 설정하면 좋다.
액정 표시 장치에는, TN(Twisted Nematic) 모드, IPS(In－Plane－Switching) 모드, FFS(Fringe Field Switching) 모드, ASM(Axially Symmetric aligned Micro－cell) 모드, OCB(Optical Compensated Birefringence) 모드, FLC(Ferroelectric Liquid Crystal) 모드, AFLC(AntiFerroelectric Liquid Crystal) 모드 등을 이용한다.
또한, 노멀리 블랙형의 액정 표시 장치, 예를 들면 수직 배향(VA) 모드를 채용한 투과형의 액정 표시 장치로 해도 좋다. VA형의 액정 표시 장치는 액정 표시 패널의 액정 분자의 배열을 제어하는 방식의 일종이다. VA형의 액정 표시 장치는 전압이 인가되어 있지 않을 때에 패널면에 대하여 액정 분자가 수직 방향을 향하는 방식이다. 수직 배향 모드로서는, 몇 개의 예를 들고 있는데, 예를 들면, MVA(Multi－Domain Vertical Alignment) 모드, PVA(Patterned Vertical Alignment) 모드, ASV 모드 등을 이용할 수 있다. 또한, 화소(픽셀)를 몇 개의 영역(서브 픽셀)으로 나누어, 각각 다른 방향으로 분자를 넘어뜨리도록 고안되어 있는 멀티 도메인화 혹은 멀티 도메인 설계라고 불리는 방법을 이용할 수 있다.
또한, 표시 장치에 있어서, 블랙 매트릭스(차광층), 편광 부재, 위상차 부재, 반사 방지 부재 등의 광학 부재(광학 기판) 등을 적절히 형성한다. 예를 들면, 편광 기판 및 위상차 기판에 의한 원 편광을 이용해도 좋다. 또한, 광원으로서 백 라이트, 사이드 라이트 등을 이용해도 좋다.
또한, 화소부에서의 표시 방식은, 프로그래시브 방식이나 인터레이스 방식 등을 이용할 수 있다. 또한, 컬러 표시 시에 화소에서 제어하는 색 요소로서는, RGB(R은 적, G는 녹, B는 청을 나타냄)의 삼색에 한정되지 않는다. 예를 들면, RGBW(W는 백을 나타냄), 또는 RGB에, 옐로우, 시안, 마젠타 등을 일색 이상 추가한 것이 있다. 또한, 색 요소의 도트마다 그 표시 영역의 크기가 상이하여도 좋다. 단, 개시하는 발명은, 컬러 표시의 표시 장치로 한정되는 것은 아니고, 흑백 표시의 표시 장치에 적용할 수도 있다.
또한, 표시 장치에 포함되는 표시 소자로서 일렉트로 루미네선스를 이용하는 발광 소자를 적용할 수 있다. 일렉트로 루미네선스를 이용하는 발광 소자는 발광 재료가 유기 화합물인지, 무기 화합물인지에 따라 구별되고, 일반적으로, 전자는 유기 EL 소자, 후자는 무기 EL 소자라고 불린다.
유기 EL 소자에서는, 발광 소자에 전압을 인가함으로써, 한쌍의 전극으로부터 전자 및 정공이 각각 발광성의 유기 화합물을 포함하는 층에 주입되어 전류가 흐른다. 그리고, 그것들 캐리어(전자 및 정공)가 재결합함으로써, 발광성의 유기 화합물이 여기 상태를 형성하고, 그 여기 상태가 기저 상태로 복귀할 때에 발광한다. 이 메카니즘으로부터, 이러한 발광 소자는 전류 여기형의 발광 소자라고 불린다.
무기 EL 소자는, 그 소자 구성에 따라, 분산형 무기 EL 소자와 박막형 무기 EL 소자로 분류된다. 분산형 무기 EL 소자는 발광 재료의 입자를 바인더 중에 분산시킨 발광층을 가지는 것으로, 발광 메카니즘은 도너 준위와 억셉터 준위를 이용하는 도너―억셉터 재결합형 발광이다. 박막형 무기 EL 소자는 발광층을 유전체층으로 끼워 넣고, 그것을 전극으로 사이에 더 끼운 구조이며, 발광 메카니즘은 금속 이온의 내각 전자 천이를 이용하는 국재형 발광이다.
또한, 표시 장치로서, 전자 잉크를 구동시키는 전자 페이퍼를 제공하는 것도 가능하다. 전자 페이퍼는 전기 영동 표시 장치(전기 영동 디스플레이)라고도 불리고, 종이와 같이 읽기에 편하고, 다른 표시 장치에 비해 저소비 전력이며, 얇고 가벼운 형상으로 하는 것이 가능하다는 이점을 가지고 있다.
전기 영동 표시 장치는, 다양한 형태를 생각할 수 있지만, 플러스의 전하를 가지는 제 1 입자와 마이너스의 전하를 가지는 제 2 입자를 포함하는 마이크로 캡슐이 용매 또는 용질에 복수 분산된 것으로, 마이크로 캡슐에 전계를 인가함으로써, 마이크로 캡슐 중의 입자를 서로 반대 방향으로 이동시켜 한쪽에 집합한 입자의 색만을 표시하는 것이다. 또한, 제 1 입자 또는 제 2 입자는 염료를 포함하고, 전계가 없는 경우에 이동하지 않는 것이다. 또한, 제 1 입자의 색과 제 2 입자의 색은 다른 것(무색을 포함함)으로 한다.
이와 같이, 전기 영동 표시 장치는 유전 정수가 높은 물질이 높은 전계 영역으로 이동하는, 소위 유전 영동적 효과를 이용한 디스플레이이다.
상기 마이크로 캡슐을 용매 중에 분산시킨 것이 전자 잉크라고 불리는 것이고, 이 전자 잉크는 유리, 플라스틱, 천, 종이 등의 표면에 인쇄할 수 있다. 또한, 컬러 필터나 색소를 가지는 입자를 이용하는 것에 의해 컬러 표시도 가능하다.
또한, 마이크로 캡슐 중의 제 1 입자 및 제 2 입자에는, 도전체 재료, 절연체 재료, 반도체 재료, 자성 재료, 액정 재료, 강유전성 재료, 일렉트로 루미네센트 재료, 일렉트로크로믹 재료, 자기 영동 재료로부터 선택된 일종의 재료, 또는 이들의 복합 재료를 이용하면 좋다.
또한, 전자 페이퍼로서 트위스트 볼 표시 방식을 이용하는 표시 장치도 적용할 수 있다. 트위스트 볼 표시 방식이란, 백과 흑으로 나누어 도포된 구형 입자를 표시 소자에 이용하는 전극층인 제 1 전극층 및 제 2 전극층의 사이에 배치하고, 제 1 전극층 및 제 2 전극층에 전위차를 일으키게 한 구형 입자의 방향을 제어함으로써, 표시를 행하는 방법이다.
이상으로 예시하는 표시 장치에, 실시형태 1 또는 실시형태 2에 나타낸 펄스 신호 출력 회로를 적용함으로써, 다양한 기능을 가지는 표시 장치를 제공할 수 있다.
이상, 본 실시형태에 나타내는 구성, 방법 등은, 다른 실시형태에 나타내는 구성, 방법 등과 적절히 조합하여 이용할 수 있다.
(실시형태 7)
본 명세서에 개시하는 반도체 장치는, 다양한 전자 기기(유기기도 포함함)에 적용할 수 있다. 전자 기기로서는, 예를 들면, 텔레비전 장치(텔레비전, 또는 텔레비전 수신기라고도 함), 컴퓨터용 등의 모니터, 디지털 카메라, 디지털 비디오 카메라 등의 카메라, 디지털 포토 프레임, 휴대전화기(휴대전화, 휴대전화 장치라고도 함), 휴대형 게임기, 휴대 정보 단말, 음향 재생 장치, 파칭코기 등의 대형 게임기 등을 들 수 있다.
도 13(A)은 본 명세서에 개시하는 반도체 장치를 적어도 일부품으로서 실장하여 제작한 노트형의 퍼스널 컴퓨터이며, 본체(3001), 하우징(3002), 표시부(3003), 키보드(3004) 등에 의해 구성되어 있다.
도 13(B)은 본 명세서에 개시하는 반도체 장치를 적어도 일부품으로서 실장하여 제작한 휴대 정보 단말(PDA)이며, 본체(3021)에는 표시부(3023)와 외부 인터페이스(3025)와 조작 버튼(3024) 등이 설치되어 있다. 또한, 조작용의 부속품으로서 스타일러스(3022)가 있다.
또한, 본 명세서에 개시하는 반도체 장치는, 전자 페이퍼로서 적용할 수 있다. 도 13(C)은 이 전자 페이퍼를 일부품으로서 실장하여 제작한 전자 서적이다. 도 13(C)은 전자 서적의 일례를 나타낸다. 예를 들면, 전자 서적(2700)은 하우징(2701) 및 하우징(2703)의 2개의 하우징으로 구성되어 있다. 하우징(2701) 및 하우징(2703)은 축부(2711)에 의해 일체로 되어 있고, 이 축부(2711)를 축으로 하여 개폐 동작을 행할 수 있다. 이러한 구성에 의해, 종이의 서적과 같은 동작을 행하는 것이 가능하게 된다.
하우징(2701)에는 표시부(2705)가 조립되고, 하우징(2703)에는 표시부(2707)가 조립되어 있다. 표시부(2705) 및 표시부(2707)는, 계속 화면을 표시하는 구성으로 해도 좋고, 다른 화면을 표시하는 구성으로 해도 좋다. 다른 화면을 표시하는 구성으로 함으로써, 예를 들면 우측의 표시부(도 13(C)에서는 표시부(2705))에 문장을 표시하고, 좌측의 표시부(도 13(C)에서는 표시부(2707))에 화상을 표시할 수 있다.
또한, 도 13(C)에서는, 하우징(2701)에 조작부 등을 구비한 예를 나타낸다. 예를 들면, 하우징(2701)에 있어서, 전원(2721), 조작 키(2723), 스피커(2725) 등을 구비하고 있다. 조작 키(2723)에 의해, 페이지를 보낼 수 있다. 또한, 하우징의 표시부와 동일면에 키보드나 포인팅 디바이스 등을 구비하는 구성으로 해도 좋다. 또한, 하우징의 이면이나 측면에, 외부 접속용 단자(이어폰 단자, USB 단자 등), 기록 매체 삽입부 등을 구비하는 구성으로 해도 좋다. 또한, 전자 서적(2700)은 전자 사전으로서의 기능을 갖게 한 구성으로 해도 좋다.
또한, 전자 서적(2700)은 무선으로 정보를 송수신할 수 있는 구성으로 해도 좋다. 무선에 의해, 전자 서적 서버로부터, 소망의 서적 데이터 등을 구입하여, 다운로드하는 구성으로 하는 것도 가능하다.
도 13(D)은, 본 명세서에 개시하는 반도체 장치를 적어도 일부품으로서 실장하여 제작한 휴대전화이며, 하우징(2800) 및 하우징(2801)의 2개의 하우징으로 구성되어 있다. 하우징(2801)에는, 표시 패널(2802), 스피커(2803), 마이크로폰(2804), 포인팅 디바이스(2806), 카메라용 렌즈(2807), 외부 접속 단자 2808) 등을 구비하고 있다. 또한, 하우징(2800)에는, 휴대형 정보단말기의 충전을 행하는 태양전지 셀 2810), 외부 메모리 슬롯(2811) 등을 구비하고 있다. 또한, 안테나는 하우징(2801) 내부에 내장되어 있다.
또한, 표시 패널(2802)은 터치 패널을 구비하고 있고, 도 13(D)에는 영상 표시되어 있는 복수의 조작 키(2805)를 점선으로 나타낸다. 또한, 태양전지 셀(2810)에서 출력되는 전압을 각 회로에 필요한 전압으로 승압하기 위한 승압 회로도 실장하고 있다.
표시 패널(2802)은 사용 형태에 따라 표시의 방향이 적절히 변화한다. 또한, 표시 패널(2802)과 동일면 위에 카메라용 렌즈(2807)를 구비하고 있기 때문에, 영상 통화가 가능하다. 스피커(2803) 및 마이크로폰(2804)은 음성 통화에 한정하지 않고, 영상 통화, 녹음, 재생 등이 가능하다. 또한, 하우징(2800)과 하우징(2801)은 슬라이드하여, 도 13(D)과 같이 전개하고 있는 상태로부터 서로 겹친 상태로 할 수 있어 휴대폰에 적합한 소형화가 가능하다.
외부 접속 단자(2808)는 AC 어댑터 및 USB 케이블 등의 각종 케이블과 접속 가능하고, 충전 및 퍼스널 컴퓨터 등과의 데이터 통신이 가능하다. 또한, 외부 메모리 슬롯(2811)에 기록 매체를 삽입함으로써, 보다 대량의 데이터 보존 및 이동에 대응할 수 있다.
또한, 상기 기능에 더하여, 적외선 통신 기능, 텔레비전 수신 기능 등을 구비한 것이어도 좋다.
도 13(E)은 본 명세서에 개시하는 반도체 장치를 적어도 일부품으로서 실장하여 제작한 디지털 비디오 카메라이며, 본체(3051), 제 1 표시부(3057), 접안부(3053), 조작 스위치(3054), 제 2 표시부(3055), 배터리(3056) 등에 의해 구성되어 있다.
도 13(F)은 본 명세서에 개시하는 반도체 장치를 적어도 일부품으로서 실장한 텔레비전 장치의 일례를 나타낸다. 텔레비전 장치(9600)에서는 하우징(9601)에 표시부(9603)가 조립되어 있다. 표시부(9603)에 의해, 영상을 표시하는 것이 가능하다. 또한, 여기에서는, 스탠드(9605)에 의해 하우징(9601)을 지지한 구성을 나타내고 있다.
텔레비전 장치(9600)의 조작은 하우징(9601)이 구비하는 조작 스위치나, 별체의 리모콘 조작기에 의해 행할 수 있다. 또한, 리모콘 조작기에, 이 리모콘 조작기로부터 출력하는 정보를 표시하는 표시부를 형성하는 구성으로 해도 좋다.
또한, 텔레비전 장치(9600)는, 수신기나 모뎀 등을 구비한 구성으로 한다. 수신기에 의해 일반의 텔레비전 방송의 수신을 행할 수 있고, 또한, 모뎀을 통하여 유선 또는 무선에 의한 통신 네트워크에 접속함으로써, 한방향(송신자로부터 수신자) 또는 쌍방향(송신자와 수신자간, 혹은 수신자들간 등)의 정보통신을 행하는 것도 가능하다.
이상, 본 실시형태에 나타내는 구성, 방법 등은, 다른 실시형태에 나타내는 구성, 방법 등과 적절히 조합하여 이용할 수 있다.
본 출원은 전문이 참조로서 본 명세서에 통합되고, 2010년 3월 2일 일본 특허청에 출원된, 일련 번호가 2010-045884인 일본 특허 출원에 기초한다.
11：신호선 12：신호선
13：신호선 14：신호선
15：배선 21：입력 단자
22：입력 단자 23：입력 단자
24：입력 단자 25：입력 단자
26：출력 단자 27：출력 단자
31：전원선 32：전원선
51：기간 52：기간
53：기간 54：기간
55：기간 56：기간
101：트랜지스터 102：트랜지스터
103：트랜지스터 104：트랜지스터
105：트랜지스터 106：트랜지스터
107：트랜지스터 108：트랜지스터
109：트랜지스터 110：트랜지스터
111：트랜지스터 200：펄스 신호 생성 회로
201：제 1 입력 신호 생성 회로 202：제 2 입력 신호 생성 회로
203：제 2 입력 신호 생성 회로 204：더미 펄스 신호 생성 회로
205：제 1 입력 신호 생성 회로 206：제 2 입력 신호 생성 회로
400：기판 401：게이트 전극층
402：게이트 절연층 403：산화물 반도체층
405a：소스 전극층 405b：드레인 전극층
407：절연층 409：보호 절연층
410：트랜지스터 420：트랜지스터
427：절연층 430：트랜지스터
436a：배선층 436b：배선층
437：절연층 440：트랜지스터
505：기판 506：보호 절연층
507：게이트 절연층 510：트랜지스터
511：게이트 전극층 515a：소스 전극층
515b：드레인 전극층 516：절연층
530：산화물 반도체막 531：산화물 반도체층
2700：전자 서적 2701：하우징
2703：하우징 2705：표시부
2707：표시부 2711：축부
2721：전원 2723：조작 키
2725：스피커 2800：하우징
2801：하우징 2802：표시 패널
2803：스피커 2804：마이크로폰
2805：조작 키 2806：포인팅 디바이스
2807：카메라용 렌즈 2808：외부 접속 단자
2810：태양전지 셀 2811：외부 메모리 슬롯
3001：본체 3002：하우징
3003：표시부 3004：키보드
3021：본체 3022：스타일러스
3023：표시부 3024：조작 버튼
3025：외부 인터페이스 3051：본체
3053：접안부 3054：조작 스위치
3055：표시부 3056：배터리
3057：표시부 4001：기판
4002：화소부 4003：신호선 구동 회로
4004：주사선 구동 회로 4005：시일재
4006：기판 4018：FPC
4018a：FPC 4018b：FPC
9600：텔레비전 장치 9601：하우징
9603：표시부 9605：스탠드

Claims (12)

  1. 반도체 장치로서,
    제 1 트랜지스터 내지 제 6 트랜지스터를 포함하고,
    상기 제 1 내지 제 6 트랜지스터는 같은 극성이고,
    상기 제 1 트랜지스터의 소스 및 드레인 중 한쪽은 상기 제 2 트랜지스터의 소스 및 드레인 중 한쪽에 직접 접속되고,
    상기 제 3 트랜지스터의 소스 및 드레인 중 한쪽은 상기 제 4 트랜지스터의 소스 및 드레인 중 한쪽에 직접 접속되고,
    상기 제 4 트랜지스터의 게이트는 상기 제 2 트랜지스터의 게이트에 직접 접속되고,
    상기 제 5 트랜지스터의 소스 및 드레인 중 한쪽은 상기 제 3 트랜지스터의 소스 및 드레인 중 한쪽에 직접 접속되고,
    상기 제 5 트랜지스터의 소스 및 드레인 중 다른 한쪽은 상기 제 1 트랜지스터의 게이트에 직접 접속되고,
    상기 제 6 트랜지스터의 소스 및 드레인 중 한쪽은 상기 제 2 트랜지스터의 게이트에 직접 접속되고,
    상기 제 2 트랜지스터의 소스 및 드레인 중 다른 한쪽은 제 1 배선에 직접 접속되고,
    상기 제 4 트랜지스터의 소스 및 드레인 중 다른 한쪽은 상기 제 1 배선에 직접 접속되고,
    상기 제 5 트랜지스터의 게이트는 제 2 배선에 직접 접속되고,
    상기 제 6 트랜지스터의 소스 및 드레인 중 다른 한쪽은 상기 제 2 배선에 직접 접속되는,
    반도체 장치.
  2. 제 1 항에 있어서,
    상기 제 3 트랜지스터의 채널 길이(L)에 대한 채널 폭(W)의 비(W/L)는 상기 제 5 트랜지스터의 채널 길이(L)에 대한 채널 폭(W)의 비(W/L)와 동일한, 반도체 장치.
  3. 반도체 장치로서,
    제 1 트랜지스터 내지 제 6 트랜지스터를 포함하고,
    상기 제 1 내지 제 6 트랜지스터는 같은 극성이고,
    상기 제 1 트랜지스터의 소스 및 드레인 중 한쪽은 상기 제 2 트랜지스터의 소스 및 드레인 중 한쪽에 직접 접속되고,
    상기 제 3 트랜지스터의 소스 및 드레인 중 한쪽은 상기 제 4 트랜지스터의 소스 및 드레인 중 한쪽에 직접 접속되고,
    상기 제 4 트랜지스터의 게이트는 상기 제 2 트랜지스터의 게이트에 직접 접속되고,
    상기 제 5 트랜지스터의 소스 및 드레인 중 한쪽은 상기 제 3 트랜지스터의 소스 및 드레인 중 한쪽에 직접 접속되고,
    상기 제 5 트랜지스터의 소스 및 드레인 중 다른 한쪽은 상기 제 1 트랜지스터의 게이트에 직접 접속되고,
    상기 제 6 트랜지스터의 소스 및 드레인 중 한쪽은 상기 제 2 트랜지스터의 게이트에 직접 접속되고,
    상기 제 2 트랜지스터의 소스 및 드레인 중 다른 한쪽은 제 1 배선에 직접 접속되고,
    상기 제 4 트랜지스터의 소스 및 드레인 중 다른 한쪽은 상기 제 1 배선에 직접 접속되고,
    상기 제 5 트랜지스터의 게이트는 제 2 배선에 직접 접속되고,
    상기 제 6 트랜지스터의 소스 및 드레인 중 다른 한쪽은 상기 제 2 배선에 직접 접속되고,
    상기 제 1 트랜지스터의 채널 길이(L)에 대한 채널 폭(W)의 비(W/L)는 상기 제 4 트랜지스터의 채널 길이(L)에 대한 채널 폭(W)의 비(W/L)보다 큰,
    반도체 장치.
  4. 제 3 항에 있어서,
    상기 제 3 트랜지스터의 채널 길이(L)에 대한 채널 폭(W)의 비(W/L)는 상기 제 5 트랜지스터의 채널 길이(L)에 대한 채널 폭(W)의 비(W/L)와 동일한, 반도체 장치.
  5. 반도체 장치로서,
    제 1 트랜지스터 내지 제 12 트랜지스터를 포함하고,
    상기 제 1 내지 제 12 트랜지스터는 같은 극성이고,
    상기 제 1 트랜지스터의 소스 및 드레인 중 한쪽은 상기 제 2 트랜지스터의 소스 및 드레인 중 한쪽에 전기적으로 접속되고,
    상기 제 3 트랜지스터의 소스 및 드레인 중 한쪽은 상기 제 4 트랜지스터의 소스 및 드레인 중 한쪽에 전기적으로 접속되고,
    상기 제 4 트랜지스터의 게이트는 상기 제 2 트랜지스터의 게이트에 전기적으로 접속되고,
    상기 제 5 트랜지스터의 소스 및 드레인 중 한쪽은 상기 제 3 트랜지스터의 소스 및 드레인 중 한쪽에 전기적으로 접속되고,
    상기 제 5 트랜지스터의 소스 및 드레인 중 다른 한쪽은 상기 제 1 트랜지스터의 게이트에 전기적으로 접속되고,
    상기 제 6 트랜지스터의 소스 및 드레인 중 한쪽은 상기 제 2 트랜지스터의 게이트에 전기적으로 접속되고,
    상기 제 7 트랜지스터의 소스 및 드레인 중 한쪽은 상기 제 8 트랜지스터의 소스 및 드레인 중 한쪽에 전기적으로 접속되고,
    상기 제 9 트랜지스터의 소스 및 드레인 중 한쪽은 상기 제 10 트랜지스터의 소스 및 드레인 중 한쪽에 전기적으로 접속되고,
    상기 제 10 트랜지스터의 게이트는 상기 제 8 트랜지스터의 게이트에 전기적으로 접속되고,
    상기 제 11 트랜지스터의 소스 및 드레인 중 한쪽은 상기 제 9 트랜지스터의 소스 및 드레인 중 한쪽에 전기적으로 접속되고,
    상기 제 11 트랜지스터의 소스 및 드레인 중 다른 한쪽은 상기 제 7 트랜지스터의 게이트에 전기적으로 접속되고,
    상기 제 12 트랜지스터의 소스 및 드레인 중 한쪽은 상기 제 8 트랜지스터의 게이트에 전기적으로 접속되고,
    상기 제 9 트랜지스터의 게이트는 상기 제 1 트랜지스터의 소스 및 드레인 중 한쪽에 전기적으로 접속되고,
    상기 제 2 트랜지스터의 소스 및 드레인 중 다른 한쪽은 제 1 배선에 전기적으로 접속되고,
    상기 제 4 트랜지스터의 소스 및 드레인 중 다른 한쪽은 상기 제 1 배선에 전기적으로 접속되고,
    상기 제 8 트랜지스터의 소스 및 드레인 중 다른 한쪽은 상기 제 1 배선에 전기적으로 접속되고,
    상기 제 10 트랜지스터의 소스 및 드레인 중 다른 한쪽은 상기 제 1 배선에 전기적으로 접속되고,
    상기 제 5 트랜지스터의 게이트는 제 2 배선에 전기적으로 접속되고,
    상기 제 6 트랜지스터의 소스 및 드레인 중 다른 한쪽은 상기 제 2 배선에 전기적으로 접속되고,
    상기 제 11 트랜지스터의 게이트는 상기 제 2 배선에 전기적으로 접속되고,
    상기 제 12 트랜지스터의 소스 및 드레인 중 다른 한쪽은 상기 제 2 배선에 전기적으로 접속되고,
    상기 제 1 트랜지스터의 소스 및 드레인 중 다른 한쪽은 제 3 배선에 전기적으로 접속되고,
    상기 제 7 트랜지스터의 소스 및 드레인 중 다른 한쪽은 제 4 배선에 전기적으로 접속되고,
    상기 제 6 트랜지스터의 게이트는 상기 제 4 배선에 전기적으로 접속되고,
    상기 제 12 트랜지스터의 게이트는 제 5 배선에 전기적으로 접속되는, 반도체 장치.
  6. 반도체 장치로서,
    제 1 트랜지스터 내지 제 12 트랜지스터를 포함하고,
    상기 제 1 트랜지스터 내지 제 12 트랜지스터는 같은 극성이고,
    상기 제 1 트랜지스터의 소스 및 드레인 중 한쪽은 상기 제 2 트랜지스터의 소스 및 드레인 중 한쪽에 직접 접속되고,
    상기 제 3 트랜지스터의 소스 및 드레인 중 한쪽은 상기 제 4 트랜지스터의 소스 및 드레인 중 한쪽에 직접 접속되고,
    상기 제 4 트랜지스터의 게이트는 상기 제 2 트랜지스터의 게이트에 직접 접속되고,
    상기 제 5 트랜지스터의 소스 및 드레인 중 한쪽은 상기 제 3 트랜지스터의 소스 및 드레인 중 한쪽에 직접 접속되고,
    상기 제 5 트랜지스터의 소스 및 드레인 중 다른 한쪽은 상기 제 1 트랜지스터의 게이트에 직접 접속되고,
    상기 제 6 트랜지스터의 소스 및 드레인 중 한쪽은 상기 제 2 트랜지스터의 게이트에 직접 접속되고,
    상기 제 7 트랜지스터의 소스 및 드레인 중 한쪽은 상기 제 8 트랜지스터의 소스 및 드레인 중 한쪽에 직접 접속되고,
    상기 제 9 트랜지스터의 소스 및 드레인 중 한쪽은 상기 제 10 트랜지스터의 소스 및 드레인 중 한쪽에 직접 접속되고,
    상기 제 10 트랜지스터의 게이트는 상기 제 8 트랜지스터의 게이트에 직접 접속되고,
    상기 제 11 트랜지스터의 소스 및 드레인 중 한쪽은 상기 제 9 트랜지스터의 소스 및 드레인 중 한쪽에 직접 접속되고,
    상기 제 11 트랜지스터의 소스 및 드레인 중 다른 한쪽은 상기 제 7 트랜지스터의 게이트에 직접 접속되고,
    상기 제 12 트랜지스터의 소스 및 드레인 중 한쪽은 상기 제 8 트랜지스터의 게이트에 직접 접속되고,
    상기 제 9 트랜지스터의 게이트는 상기 제 1 트랜지스터의 소스 및 드레인 중 한쪽에 직접 접속되고,
    상기 제 2 트랜지스터의 소스 및 드레인 중 다른 한쪽은 제 1 배선에 직접 접속되고,
    상기 제 4 트랜지스터의 소스 및 드레인 중 다른 한쪽은 상기 제 1 배선에 직접 접속되고,
    상기 제 8 트랜지스터의 소스 및 드레인 중 다른 한쪽은 상기 제 1 배선에 직접 접속되고,
    상기 제 10 트랜지스터의 소스 및 드레인 중 다른 한쪽은 상기 제 1 배선에 직접 접속되고,
    상기 제 5 트랜지스터의 게이트는 제 2 배선에 직접 접속되고,
    상기 제 6 트랜지스터의 소스 및 드레인 중 다른 한쪽은 상기 제 2 배선에 직접 접속되고,
    상기 제 11 트랜지스터의 게이트는 상기 제 2 배선에 직접 접속되고,
    상기 제 12 트랜지스터의 소스 및 드레인 중 다른 한쪽은 상기 제 2 배선에 직접 접속되고,
    상기 제 1 트랜지스터의 소스 및 드레인 중 다른 한쪽에는 제 1 신호가 입력되고,
    상기 제 7 트랜지스터의 소스 및 드레인 중 다른 한쪽에는 제 2 신호가 입력되고,
    상기 제 6 트랜지스터의 게이트에는 상기 제 2 신호가 입력되고,
    상기 제 12 트랜지스터의 게이트에는 제 3 신호가 입력되는, 반도체 장치.
  7. 제 5 항 또는 제 6 항에 있어서,
    상기 제 1 트랜지스터의 채널 길이(L)에 대한 채널 폭(W)의 비(W/L)는 상기 제 4 트랜지스터의 채널 길이(L)에 대한 채널 폭(W)의 비(W/L)보다 크고,
    상기 제 7 트랜지스터의 채널 길이(L)에 대한 채널 폭(W)의 비(W/L)는 상기 제 10 트랜지스터의 채널 길이(L)에 대한 채널 폭(W)의 비(W/L)보다 큰, 반도체 장치.
  8. 제 5 항 또는 제 6 항에 있어서,
    상기 제 3 트랜지스터의 채널 길이(L)에 대한 채널 폭(W)의 비(W/L)는 상기 제 5 트랜지스터의 채널 길이(L)에 대한 채널 폭(W)의 비(W/L)와 동일하고,
    상기 제 9 트랜지스터의 채널 길이(L)에 대한 채널 폭(W)의 비(W/L)는 상기 제 11 트랜지스터의 채널 길이(L)에 대한 채널 폭(W)의 비(W/L)와 동일한, 반도체 장치.
  9. 제 5 항 또는 제 6 항에 있어서,
    상기 제 1 트랜지스터의 채널 길이(L)에 대한 채널 폭(W)의 비(W/L)는 상기 제 4 트랜지스터의 채널 길이(L)에 대한 채널 폭(W)의 비(W/L)보다 크고,
    상기 제 7 트랜지스터의 채널 길이(L)에 대한 채널 폭(W)의 비(W/L)는 상기 제 10 트랜지스터의 채널 길이(L)에 대한 채널 폭(W)의 비(W/L)보다 크고,
    상기 제 3 트랜지스터의 채널 길이(L)에 대한 채널 폭(W)의 비(W/L)는 상기 제 5 트랜지스터의 채널 길이(L)에 대한 채널 폭(W)의 비(W/L)와 동일하고,
    상기 제 9 트랜지스터의 채널 길이(L)에 대한 채널 폭(W)의 비(W/L)는 상기 제 11 트랜지스터의 채널 길이(L)에 대한 채널 폭(W)의 비(W/L)와 동일한, 반도체 장치.
  10. 반도체 장치로서,
    제 1 트랜지스터 내지 제 16 트랜지스터를 포함하고,
    상기 제 1 내지 제 16 트랜지스터는 같은 극성이고,
    상기 제 1 트랜지스터의 소스 및 드레인 중 한쪽은 상기 제 2 트랜지스터의 소스 및 드레인 중 한쪽에 전기적으로 접속되고,
    상기 제 3 트랜지스터의 소스 및 드레인 중 한쪽은 상기 제 4 트랜지스터의 소스 및 드레인 중 한쪽에 전기적으로 접속되고,
    상기 제 5 트랜지스터의 소스 및 드레인 중 한쪽은 상기 제 6 트랜지스터의 소스 및 드레인 중 한쪽에 전기적으로 접속되고,
    상기 제 5 트랜지스터의 소스 및 드레인 중 한쪽은 상기 제 2 트랜지스터의 게이트에 전기적으로 접속되고,
    상기 제 5 트랜지스터의 소스 및 드레인 중 한쪽은 상기 제 4 트랜지스터의 게이트에 전기적으로 접속되고,
    상기 제 7 트랜지스터의 소스 및 드레인 중 한쪽은 상기 제 5 트랜지스터의 소스 및 드레인 중 다른 한쪽에 전기적으로 접속되고,
    상기 제 8 트랜지스터의 소스 및 드레인 중 한쪽은 상기 제 3 트랜지스터의 소스 및 드레인 중 한쪽에 전기적으로 접속되고,
    상기 제 8 트랜지스터의 소스 및 드레인 중 다른 한쪽은 상기 제 1 트랜지스터의 게이트에 전기적으로 접속되고,
    상기 제 9 트랜지스터의 소스 및 드레인 중 한쪽은 상기 제 10 트랜지스터의 소스 및 드레인 중 한쪽에 전기적으로 접속되고,
    상기 제 11 트랜지스터의 소스 및 드레인 중 한쪽은 상기 제 12 트랜지스터의 소스 및 드레인 중 한쪽에 전기적으로 접속되고,
    상기 제 13 트랜지스터의 소스 및 드레인 중 한쪽은 상기 제 14 트랜지스터의 소스 및 드레인 중 한쪽에 전기적으로 접속되고,
    상기 제 13 트랜지스터의 소스 및 드레인 중 한쪽은 상기 제 10 트랜지스터의 게이트에 전기적으로 접속되고,
    상기 제 13 트랜지스터의 소스 및 드레인 중 한쪽은 상기 제 12 트랜지스터의 게이트에 전기적으로 접속되고,
    상기 제 15 트랜지스터의 소스 및 드레인 중 한쪽은 상기 제 13 트랜지스터의 소스 및 드레인 중 다른 한쪽에 전기적으로 접속되고,
    상기 제 16 트랜지스터의 소스 및 드레인 중 한쪽은 상기 제 11 트랜지스터의 소스 및 드레인 중 한쪽에 전기적으로 접속되고,
    상기 제 16 트랜지스터의 소스 및 드레인 중 다른 한쪽은 상기 제 9 트랜지스터의 게이트에 전기적으로 접속되고,
    상기 제 2 트랜지스터의 소스 및 드레인 중 다른 한쪽은 제 1 배선에 전기적으로 접속되고,
    상기 제 4 트랜지스터의 소스 및 드레인 중 다른 한쪽은 상기 제 1 배선에 전기적으로 접속되고,
    상기 제 6 트랜지스터의 소스 및 드레인 중 다른 한쪽은 상기 제 1 배선에 전기적으로 접속되고,
    상기 제 10 트랜지스터의 소스 및 드레인 중 다른 한쪽은 상기 제 1 배선에 전기적으로 접속되고,
    상기 제 12 트랜지스터의 소스 및 드레인 중 다른 한쪽은 상기 제 1 배선에 전기적으로 접속되고,
    상기 제 14 트랜지스터의 소스 및 드레인 중 다른 한쪽은 상기 제 1 배선에 전기적으로 접속되고,
    상기 제 3 트랜지스터의 게이트는 제 2 배선에 전기적으로 접속되고,
    상기 제 6 트랜지스터의 게이트는 상기 제 2 배선에 전기적으로 접속되고,
    상기 제 1 트랜지스터의 소스 및 드레인 중 한쪽은 제 3 배선에 전기적으로 접속되고,
    상기 제 11 트랜지스터의 게이트는 상기 제 3 배선에 전기적으로 접속되고,
    상기 제 14 트랜지스터의 게이트는 상기 제 3 배선에 전기적으로 접속되고,
    상기 제 9 트랜지스터의 소스 및 드레인 중 한쪽은 제 4 배선에 전기적으로 접속되고,
    상기 제 1 트랜지스터의 소스 및 드레인 중 다른 한쪽은 제 5 배선에 전기적으로 접속되고,
    상기 제 5 트랜지스터의 게이트는 제 6 배선에 전기적으로 접속되고,
    상기 제 9 트랜지스터의 소스 및 드레인 중 다른 한쪽은 상기 제 6 배선에 전기적으로 접속되고,
    상기 제 8 트랜지스터의 게이트는 제 7 배선에 전기적으로 접속되고,
    상기 제 16 트랜지스터의 게이트는 상기 제 7 배선에 전기적으로 접속되고,
    상기 제 2 배선은 제 1 신호를 공급할 수 있는 기능을 포함하고,
    상기 제 3 배선은 제 2 신호를 출력할 수 있는 기능을 포함하고,
    상기 제 4 배선은 제 3 신호를 출력할 수 있는 기능을 포함하고,
    상기 제 5 배선은 제 1 클록 신호를 공급할 수 있는 기능을 포함하고,
    상기 제 6 배선은 제 2 클록 신호를 공급할 수 있는 기능을 포함하는, 반도체 장치.
  11. 제 10 항에 있어서,
    상기 제 3 트랜지스터의 채널 길이(L)에 대한 채널 폭(W)의 비(W/L)는 상기 제 8 트랜지스터의 채널 길이(L)에 대한 채널 폭(W)의 비(W/L)와 동일하고,
    상기 제 11 트랜지스터의 채널 길이(L)에 대한 채널 폭(W)의 비(W/L)는 상기 제 16 트랜지스터의 채널 길이(L)에 대한 채널 폭(W)의 비(W/L)와 동일하고,
    상기 제 1 트랜지스터의 채널 길이(L)에 대한 채널 폭(W)의 비(W/L)는 상기 제 4 트랜지스터의 채널 길이(L)에 대한 채널 폭(W)의 비(W/L)보다 크고,
    상기 제 9 트랜지스터의 채널 길이(L)에 대한 채널 폭(W)의 비(W/L)는 상기 제 12 트랜지스터의 채널 길이(L)에 대한 채널 폭(W)의 비(W/L)보다 큰, 반도체 장치.
  12. 제 1 항 내지 제 6 항, 제 10 항, 및 제 11 항 중 어느 한 항에 기재된 상기 반도체 장치를 포함하는, 표시 장치.
KR1020177003180A 2010-03-02 2011-02-25 펄스 신호 출력 회로 및 시프트 레지스터 Active KR101807734B1 (ko)

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