[go: up one dir, main page]

KR100406811B1 - 저소비 전력의 반도체 집적 회로 장치 - Google Patents

저소비 전력의 반도체 집적 회로 장치 Download PDF

Info

Publication number
KR100406811B1
KR100406811B1 KR10-2001-0018522A KR20010018522A KR100406811B1 KR 100406811 B1 KR100406811 B1 KR 100406811B1 KR 20010018522 A KR20010018522 A KR 20010018522A KR 100406811 B1 KR100406811 B1 KR 100406811B1
Authority
KR
South Korea
Prior art keywords
circuit
gate
signal
cycle
standby
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
KR10-2001-0018522A
Other languages
English (en)
Other versions
KR20010110643A (ko
Inventor
히다까히데또
Original Assignee
미쓰비시덴키 가부시키가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 미쓰비시덴키 가부시키가이샤 filed Critical 미쓰비시덴키 가부시키가이샤
Publication of KR20010110643A publication Critical patent/KR20010110643A/ko
Application granted granted Critical
Publication of KR100406811B1 publication Critical patent/KR100406811B1/ko
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/0008—Arrangements for reducing power consumption
    • H03K19/0016—Arrangements for reducing power consumption by using a control or a clock signal, e.g. in order to apply power supply
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B82—NANOTECHNOLOGY
    • B82Y—SPECIFIC USES OR APPLICATIONS OF NANOSTRUCTURES; MEASUREMENT OR ANALYSIS OF NANOSTRUCTURES; MANUFACTURE OR TREATMENT OF NANOSTRUCTURES
    • B82Y10/00—Nanotechnology for information processing, storage or transmission, e.g. quantum computing or single electron logic

Landscapes

  • Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Computing Systems (AREA)
  • General Engineering & Computer Science (AREA)
  • Mathematical Physics (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Dram (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Semiconductor Memories (AREA)
  • Logic Circuits (AREA)
  • Thin Film Transistor (AREA)

Abstract

저소비 전력이 요구되는 스탠바이 상태시의 게이트 터널 전류를 저감시킨다.
스탠바이 상태시에 온 상태가 되는 트랜지스터에 게이트 터널 장벽이 큰 트랜지스터(PQa, PQc, NQb, NQa)를 이용하고, 스탠바이 상태시 오프 상태가 되는 트랜지스터에는 게이트 절연막이 얇은 MIS 트랜지스터를 사용하고, 또한 계층 전원 구성으로서 주부 전원선(30, 32) 및 주부 접지선(34, 36)을 스탠바이 상태시 분리한다.

Description

저소비 전력의 반도체 집적 회로 장치{SEMICONDUCTOR INTEGRATED CIRCUIT DEVICE OPERATING WITH LOW POWER CONSUMPTION}
본 발명은 절연 게이트형 전계 효과 트랜지스터(이하, MIS 트랜지스터라고 칭함)를 구성 요소로서 포함하는 반도체 장치에 관한 것으로, 특히 미세화된 CMOS트랜지스터(P 및 N 채널 MIS 트랜지스터)를 갖는 반도체 장치에서의 소비 전력을 저감시키기 위한 구성에 관한 것이다. 보다 특정적으로는, 본 발명은 미세화 MIS 트랜지스터의 게이트 터널 전류를 억제하기 위한 구성에 관한 것이다.
CMOS 반도체 장치에서 MIS 트랜지스터 사이즈가 미세화되면, 트랜지스터의 신뢰성 확보와 소비 전력 저감때문에, 동작 전원 전압을 저하시킨다. 이 동작 전원 전압의 저하에 따라 MIS 트랜지스터 사이즈를 축소하는 경우, 일정한 스케일링 규칙에 따라 트랜지스터의 각 파라미터치의 저감이 행해진다. 이 스케일링 규칙에 따르면, MIS 트랜지스터의 게이트 절연막의 막 두께 Tox를 작게 하고, 또한 임계치 전압의 절대치 Vth를 작게 할 필요가 있다. 그러나, 임계치 전압은 스케일링 규칙에 따라 그 절대치를 작게 할 수 없다. 임계치 전압은 소정의 드레인 전압 인가 조건하에서 소정의 드레인 전류를 생기게 하는 게이트-소스간 전압으로 정의된다. 이 임계치 전압의 절대치 Vth가 작아진 경우, 게이트-소스간 전압 Vgs가 0V가 되어도, 약한 반전층이 채널 영역에 형성되며, 이 반전층을 통해 서브 임계 누설 전류(이하 오프 누설 전류라고 칭함)가 흐른다. 이 오프 누설 전류는, 임계치 전압의 절대치가 작아질수록 증가한다. 따라서, MIS 트랜지스터가 오프 상태의 스탠바이 사이클시에 오프 누설 전류가 증가하고, 스탠바이 전류가 증대한다고 하는 문제가 생긴다. 특히 휴대 기기 등의 전지 구동의 기기에서 이러한 반도체 장치가 이용되는 경우, 전지 수명의 관점으로부터 오프 누설 전류를 저감시키는 것이 큰 과제가 된다.
이 오프 누설 전류를 저감시키기 위해 임계치 전압의 절대치 Vth를 크게 한경우, 동작 전원 전압을 저감시킨 효과를 얻을 수 없어, 고속 동작이 보증되지 않는다. 그래서, 스탠바이 사이클시 오프 누설 전류를 저감시키고 또한 고속 동작성을 보증하기 위해 MT-CMOS(멀티·임계 CMOS) 구성이 제안되고 있다.
도 104는, 종래의 MT-CMOS 회로의 구성의 일례를 나타내는 도면이다. 도 104에서는 5단의 세로 접속되는 인버터 회로 IV0-IV4를 일례로서 나타낸다. 이들의 인버터 회로 IV0-IV4에 대해 전원 노드에 결합되는 주 전원선 MVL과, 주 전원선 MVL에 스위칭 트랜지스터 SWP를 통해 결합되는 부 전원선 SVL과, 접지 노드에 접속되는 주 접지선 MGL과, 스위칭 트랜지스터 SWN을 통해 주 접지선 MGL에 결합되는 부 접지선 SGL이 배치된다.
이들의 인버터 회로 IV0-IV4의 각각은 P 채널 MIS 트랜지스터 P0-P4와, N 채널 MIS 트랜지스터 N0-N4를 포함하고, 인버터 회로 IV0-IV4는 각각 CMOS 인버터의 구성을 갖는다. 이 MT-CMOS 회로는, 대기 상태의 스탠바이 사이클과, 실제의 입력 신호가 변화하는 액티브 사이클을 갖고, 스탠바이 사이클시에 입력 신호 IN은 L 레벨로 고정된다. 스위칭 트랜지스터 SWP 및 SWN은 각각 제어 신호 /φ 및 φ에 응답하여, 스탠바이 사이클시 오프 상태가 된다. 스위칭 트랜지스터 SWP 및 SWN은 비교적 큰(중간 정도의) 임계치 전압의 절대치 M-Vth를 갖는다. 한편, 인버터 회로 IV0-IV4의 MIS 트랜지스터 P0-P4 및 N0-N4는 작은 임계치 전압의 절대치를 갖는 L-Vth 트랜지스터이다.
스탠바이 사이클시의 입력 신호 IN의 논리 레벨에 따라 스탠바이 사이클시에 온 상태가 되는 MIS 트랜지스터의 소스가, 주 전원선 MVL 및 주 접지선 MGL에 각각접속된다. 즉, MIS 트랜지스터 P0, P2 및 P4의 소스가 주 전원선 MVL에 접속되고, 또한 MIS 트랜지스터 N1, N3의 소스가 주 접지선 MGL에 접속된다. 한편, 스탠바이 사이클시에 오프 상태가 되는 MIS 트랜지스터는 소스가 부 전원선 SVL 및 부 접지선 SGL에 접속된다. 즉, MIS 트랜지스터 P1 및 P3의 소스가, 부 전원선 SVL에 접속되고, MIS 트랜지스터 N0, N2 및 N4의 소스가 부 접지선 SGL에 접속된다. 이어서, 이 도 104에 도시된 MT-CMOS 회로의 동작을 도 105에 도시된 신호 파형도를 참조하여 설명한다.
스탠바이 사이클시에는 입력 신호 IN은 L 레벨이고, 또한 제어 신호 φ 및 /φ는 각각 L 레벨 및 H 레벨이다. 이 상태에서는 스위칭 트랜지스터 SWP 및 SWN이 오프 상태가 된다. 스위칭 트랜지스터 SWP는 M-Vth 트랜지스터이고, 이 오프 상태의 오프 누설 전류는 충분히 작다.
인버터 회로 IV0-IV4에서 MIS 트랜지스터 P0, P2 및 P4는 온 상태이고, 서브 임계 누설 (오프 누설) 전류는 생기지 않는다. 한편, MIS 트랜지스터 P1 및 P3이 오프 상태가 되고, 부 전원선 SVL로부터 오프 누설 전류를 생기게 한다. 이들의 MIS 트랜지스터 P1 및 P3을 통해 흐르는 오프 누설 전류는 온 상태의 MIS 트랜지스터 N1 및 N3을 각각 통해 주 접지선 MGL에 흐른다. 그러나, MIS 트랜지스터 P1 및 P3을 통해 흐르는 오프 누설 전류는 스위칭 트랜지스터 SWP를 통해 흐르는 오프 누설 전류에 따라 결정된다. 따라서, 이 부 전원선 SVL의 전압 레벨은 스위칭 트랜지스터 SWP를 흐르는 오프 누설 전류와, MIS 트랜지스터 P1 및 P3을 흐르는 오프 누설 전류와의 합계가 균형을 이룬 전압 레벨로 평형한다. 부 전원선 SVL의 전압레벨은 전원 전압 VCC보다도 낮은 전압 레벨이고, MIS 트랜지스터 P1 및 P3은 각 게이트-소스간 전압이 역 바이어스 상태가 되고, 보다 강한 오프 상태가 되어, 충분히 오프 누설 전류를 저감시킬 수 있다.
마찬가지로, MIS 트랜지스터 N0, N2 및 N4에도 오프 누설 전류가 흐르지만, 이들의 MIS 트랜지스터 N0, N2 및 N4의 오프 누설 전류는 스위칭 트랜지스터 SWN을 흐르는 오프 누설 전류에 따라 결정된다. 스위칭 트랜지스터 SWN은 M-Vth 트랜지스터이고, 그 오프 누설 전류는 충분히 작으며, 따라서 이들의 MIS 트랜지스터 N0, N2 및 N4의 오프 누설 전류를 충분히 억제할 수 있다.
이 때, 또한 부 접지선 SGL의 전압 레벨은 MIS 트랜지스터 N0, N2 및 N4를 흐르는 오프 누설 전류의 총합과, 스위칭 트랜지스터 SWN을 흐르는 오프 누설 전류가 평형한 전압 레벨이 되고, 접지 전압 GND보다 높은 전압 레벨이 된다. 따라서, 이 때에는 MIS 트랜지스터 N0, N2 및 N4는 게이트-소스 사이가 역 바이어스 상태가 되고, 보다 깊은 오프 상태가 되어 오프 누설 전류가 충분히 억제된다.
실제로 동작을 행하는 액티브 사이클에서는 제어 신호 φ 및 /φ가 각각 H 레벨 및 L 레벨로 설정되고, 스위칭 트랜지스터 SWP 및 SWN이 온 상태가 되고, 부 전원선 SVL이 주 전원선 MVL에 접속되고, 또한 부 접지선 SGL이 주 접지선 MGL에 접속된다. 따라서, 이들 인버터 회로 IV0-IV4는 L-Vth 트랜지스터를 구성 요소로서 포함하고, 입력 신호 IN에 따라 고속으로 변화한다.
이 도 104에 도시된 바와 같이 전원선의 임피던스를 스탠바이 사이클시와 액티브 사이클시에 다르게 함으로써 L-Vth 트랜지스터를 구성 요소로서 이용해도 스탠바이 사이클 시의 오프 누설 전류를 충분히 억제할 수 있고, 또한 액티브 사이클 시의 고속 동작성을 보증할 수 있어 저소비 전력이면서 고속 동작하는 CMOS 회로를 실현할 수 있다.
MIS 트랜지스터의 치수 등의 각종 파라미터는 일정한 스케일링 규칙에 따라 축소된다. 이 스케일링 규칙에서는 MIS 트랜지스터의 게이트 길이와 게이트 절연막의 막 두께는 동일 축소비로 축소되는 것이 전제로 되어 있다. 예를 들면, 게이트 길이가 0.25㎛(마이크로미터)의 MIS 트랜지스터의 게이트 절연막의 막 두께는 일반적으로 5㎚(나노미터)이고, 따라서 게이트 길이가 0.1㎛ 정도의 MIS 트랜지스터의 게이트 절연막의 막 두께는 2.0 내지 2.5㎚ 정도가 된다. 이와 같이, 게이트 절연막을 동작 전원 전압의 저하에 따라 얇게 한 경우, 예를 들면 전원 전압이 1.5V 이하의 조건에 따라 이 게이트 절연막을 3㎚ 정도까지 얇게 한 경우, 온 상태의 MIS 트랜지스터의 게이트 절연막에 터널 전류가 흐르고, 이 온 상태의 트랜지스터에서의 전원 전류가 증가한다고 하는 문제가 생긴다.
도 106a-도 106c는 MIS 구조의 에너지 대역을 개략적으로 나타내는 도면이다. 도 106a-도 106c에서는 게이트의 에너지 대역으로서 메탈(금속)의 대역을 일례로서 나타낸다. 통상은, MIS 구조에서 게이트는 불순물 도핑의 폴리실리콘으로 구성되고, 반도체의 성질을 갖는다. 그러나, 설명을 간략화하기 위해 게이트에 메탈을 이용한다. 또한, 반도체 기판 영역은 P형 기판이다.
도 106a에서 도시된 바와 같이 게이트에 마이너스의 전압을 인가한 상태를생각한다. 이 경우, P형 기판 내에 포함되는 정공이 절연막과의 계면측을 향해 모이고, P형 기판의 에너지 대역은 이 절연막과 P형 기판의 계면에서 상측으로 구부러지고, 가전자대 Ev가, 페르미 준위 EF에 근접하거나, 또는 전도대 Ec도 이 계면 근방에서 상측을 향해 굽는다. 이 마이너스 전압 인가시에는 게이트의 페르미 준위 EF(폴리실리콘 게이트인 경우의 전도대 Ec에 상당)도 상승한다. 이 상태에서는 내부에 비교하여 계면에서 다수 캐리어(정공)의 밀도가 높아지는데, 이 상태를 축적 상태라고 한다. 또한, 이 상태에서는 전도체 Ec가 상측을 향해 구부러지고, 또한 전자에 대한 배리어가 높아지고, 게이트 절연막을 통해 전류는 터널링하지 않는다.
한편, 도 106b에 도시된 바와 같이 게이트에 낮은 플러스의 전압을 인가한 경우, 게이트의 페르미 레벨(전도대)가 저하하고, 따라서 P형 기판 영역에서도 전도대 Ec 및 가전자대 Ev가 이 절연막과의 계면에서 하측 방향을 향해 구부러진다. 이 상태에서는 절연막 계면으로부터 정공이 떨어져 있어 다수 캐리어의 결핍 상태가 생기고, 계면에서의 페르미 준위 EF가 금지대의 거의 중앙에 위치하여, 다수 캐리어가 존재하지 않기 때문에 공핍 상태라고 한다. 이 공핍 상태에서는 계면에 캐리어는 존재하지 않아 터널 전류는 생기지 않는다.
또한 도 106c에 도시된 바와 같이 더욱 큰 플러스의 전압을 인가한 경우, 게이트의 페르미 준위 EF가 더욱 저하하고, 계면 근방에서의 대역 벤딩이 더욱 커지며, 이 결과 계면 근방에서 이 게이트의 페르미 준위 EF가 에너지 갭 Eg의 중간치보다도 높아지고, 소수 캐리어인 전자가 축적된다. 이 상태는 계면의 전도형이 내부와는 역전되기 때문에 반전 상태라고 한다. 이 상태는 MIS 트랜지스터에서는 채널이 형성된 상태에 대응한다. 이 때, 소수 캐리어인 전자가 게이트 절연막의 막 두께 δ가 예를 들면 3㎚인 경우, 터널링 현상을 일으켜 게이트로 흐른다. 즉, 채널이 형성되는 MIS 트랜지스터, 즉 온 상태의 MIS 트랜지스터에서 직접 게이트로 터널 전류가 채널 영역으로부터 흐른다. 이것은 (직접) 게이트 터널 전류라고 한다. 이것은, 기판 영역이 N형인 경우라도 마찬가지이며, 게이트에 인가하는 전압의 극성 및 에너지대가 구부러진 방향이 반대가 될뿐이다.
즉, MIS 트랜지스터에서 게이트 절연막의 막 두께가 예를 들면 3㎚로 얇아진 경우에는 채널 영역으로부터 게이트로 직접 게이트 터널 전류가 흐른다. 즉, 도 104에 도시된 바와 같은 MT-CMOS 회로에서 스탠바이 사이클시에 온 상태의 MIS 트랜지스터에 있어서, 그 채널 영역으로부터 게이트로 터널 전류가 흐르고, 최종적으로 전원 노드로부터 접지 노드에의 관통 전류가 흘러, 스탠바이 사이클 시의 소비 전류가 증대한다고 하는 문제가 생긴다.
도 107은, 이 도 104에 도시된 MT-CMOS 회로의 스탠바이 사이클시 터널 전류의 경로를 나타내는 도면이다.
도 107에서는, 인버터 회로 IV1 및 IV2 부분의 구성을 나타낸다. 인버터 회로 IV1에서 MIS 트랜지스터 N1은 주 접지선 MGL에 그 소스 및 백 게이트가 접속되고, MIS 트랜지스터 P1은 그 소스가 도시하지 않은 부 전원선에 접속된다. 인버터 회로 IV2에서는 MIS 트랜지스터 P2는 백 게이트 및 소스가 주 전원선 MVL에 접속되고, MIS 트랜지스터 N2는 소스가 부 접지선(도시하지 않음)에 접속된다.
스탠바이 사이클시에는 인버터 회로 IV1로, H 레벨의 신호가 제공된다. 따라서 이 인버터 회로 IV1의 출력 신호는 스탠바이 사이클시, 접지 전압 GND 레벨의 L 레벨이고, 인버터 회로 IV2에서 MIS 트랜지스터 P2는 온 상태가 된다. 이 MIS 트랜지스터 P2에서, 기판 영역으로부터 게이트로 터널링 전류 It가 흐르고, 또한 MIS 트랜지스터 N1을 통해 주 접지선 MGL로 흐른다. 즉, 도 107에서 파선으로 나타낸 바와 같이 MIS 트랜지스터 P2의 게이트 터널 전류에 의해 주 전원선 MVL로부터 주 접지선 MGL로 관통 전류가 흐른다.
도 108은, 도 104에 도시된 MT-CMOS 회로의 인버터 회로 IV2 및 IV3의 부분의 구성을 나타내는 도면이다. 스탠바이 사이클시에는 인버터 회로 IV2에는 L 레벨의 신호가 제공된다. MIS 트랜지스터 P2 및 N3의 소스는 각각 주 전원선 MVL 및 주 접지선 MGL에 접속된다. 또한, MIS 트랜지스터 N2 및 P3 각각의 소스가 부 접지선 및 부 전원선(도시하지 않음)에 접속된다. 이 상태에서 스탠바이 사이클시 MIS 트랜지스터 P2는 온 상태이고, MIS 트랜지스터 N3의 게이트로 주 전원선 MVL로부터 전류를 공급한다.
MIS 트랜지스터 N3은 온 상태이고, 따라서 이 MIS 트랜지스터 N3에서 게이트 터널 전류 It가 흐르고, 이 게이트 터널 전류는 주 접지선 MGL에 흐른다(소스 영역 및 백 게이트 영역을 통해). MIS 트랜지스터 N3의 백 게이트가 접지 전압 GND와 다른 전압 레벨에 바이어스되는 경우에는 이 채널 영역으로부터 소스 영역을 통해 MIS 트랜지스터 N3의 게이트 터널 전류 It가 흐른다. 따라서, 이 경우에도 주 전원선 MVL에서 주 접지선 MGL에 게이트 터널 전류 It에 의한 관통 전류가 흐른다.
이 게이트 터널 전류는 게이트 산화막의 막 두께가 3㎚ 정도이하가 되면, 오프 누설 전류와 같은 정도가 되고, 그 보다 얇아지면 이 오프 누설 전류보다도 많아진다. 따라서, 동작 전원 전압을 낮추어, 그 게이트 절연막을 스케일링 규칙에 따라 얇게 하는 경우, 이 게이트 터널 전류는 무시할 수 없는 값이 되어, 스탠바이 사이클시의 소비 전류를 증가시킨다고 하는 문제가 생긴다.
게이트 터널 전류 J는 거의 다음 식으로 나타내어지는 관계를 만족한다. J∼E·exp [-Tox·A·√φ]
여기서 φ는, 게이트 절연막 계면의 장벽의 높이를 나타내며, 근사적으로 페르미 준위와 계면에서의 표면 포텐셜 φs의 차로 나타내어진다. 또한, A는 채널 영역의 반도체 기판의 불순물 농도(전자의 실효질량)에 따라 결정되는 상수이고, E는 게이트 절연막에 인가되는 전계를 나타낸다. 장벽의 높이 φ는, 게이트 절연막의 유전율 εi및 게이트 절연막의 막 두께 Tox의 함수이다. 따라서, 예를 들면 실리콘 산화막으로 게이트 절연막을 구성한 경우, 게이트 산화막 두께 3㎚에서 터널 전류가 생기기 시작하는 경우, 이 실리콘 산화막의 막 두께 3㎚에 의한 것과 동일한 장벽 높이를 제공하는 게이트 절연막에서도 게이트 터널 전류가 마찬가지로 생긴다. 이 게이트 절연막으로서는 실리콘 산화막(실리콘 이산화막) 외에 실리콘 질화 산화막등이 있다.
따라서, 이와 같이 미세화된 MIS 트랜지스터를 구성 요소로서 포함하는 경우, 스탠바이 상태시에는 MIS 트랜지스터의 게이트 터널 전류가 오프 누설 전류와 같은 정도 또는 그 이상의 크기가 되며, 스탠바이 사이클 시의 소비 전류를 저감시킬 수 없게 된다고 하는 문제가 생긴다.
도 1a는 본 발명의 실시예1에 따르는 반도체 장치의 구성을 나타낸 도면.
도 1b는 도 1a에 도시된 반도체 장치의 동작을 나타내는 신호 파형도.
도 2a는 본 발명의 실시예1의 변경예의 구성을 나타내는 도면.
도 2b는, 도 2a에 도시된 장치의 동작을 나타내는 신호 파형도.
도 3a는 본 발명의 실시예2에 따르는 반도체 장치의 구성을 나타내는 도면.
도 3b는, 도 3a에 도시된 장치의 동작을 나타내는 신호 파형도.
도 4는 도 3a에 도시된 장치의 누설 전류 경로를 나타내는 도면.
도 5는 본 발명의 실시예3에 따르는 반도체 장치의 구성을 나타내는 도면.
도 6은 도 5에 도시된 반도체 장치의 동작을 나타내는 신호 파형도.
도 7은 도 5에 도시된 반도체 장치의 단면 구조를 개략적으로 나타내는 도면.
도 8a는, 본 발명의 실시예3에서의 MIS 트랜지스터의 단면 구조를 개략적으로 나타내는 도면.
도 8b는 도 8a에 도시된 MIS 트랜지스터의 게이트-기판사이 용량을 나타내는 도면.
도 9는 도 7에 도시된 N 웰 바이어스 회로의 구성을 개략적으로 나타내는 도면.
도 10은 도 7에 도시된 P 웰 바이어스 회로의 구성을 개략적으로 나타내는 도면.
도 11은 본 발명의 실시예3의 변경예의 구성을 개략적으로 나타내는 도면.
도 12는 도 11에 도시된 장치의 동작을 나타내는 신호 파형도.
도 13은 본 발명의 실시예3의 변경 예2의 구성을 나타내는 도면.
도 14는 도 13에 도시된 장치의 동작을 나타내는 신호 파형도.
도 15는 도 13에 도시된 반도체 장치의 MIS 트랜지스터의 단면 구조를 개략적으로 나타내는 도면.
도 16은 본 발명의 실시예4에 따르는 반도체 장치의 구성을 개략적으로 나타내는 도면.
도 17은 도 16에 도시된 장치의 동작을 나타내는 신호 파형도.
도 18은 본 발명의 실시예4의 변경 예를 개략적으로 나타내는 도면.
도 19는 본 발명의 실시예5에 따르는 반도체 장치의 구성을 나타내는 도면.
도 20은 도 19에 도시된 반도체 장치의 동작을 나타내는 신호 파형도.
도 21a-도 21c는 게이트 터널 장벽이 큰 MIS 트랜지스터의 구조를 각각 나타내는 도면.
도 22는 본 발명의 실시예6에 따르는 반도체 장치의 구성을 나타내는 도면.
도 23은 도 22에 도시된 장치의 동작을 나타내는 신호 파형도.
도 24는 도 22에 도시된 전압 조절 회로의 구성을 나타내는 도면.
도 25a는 본 발명의 실시예6의 변경 예1의 구성을 나타내는 도면.
도 25b는 도 25a에 도시된 장치의 동작을 나타내는 신호 파형도.
도 26은 본 발명의 실시예6의 변경 예1의 구성을 나타내는 도면.
도 27은 본 발명의 실시예6의 변경 예2의 구성을 나타내는 도면.
도 28은 본 발명의 실시예6의 변경 예3의 구성을 나타내는 도면.
도 29는 본 발명의 실시예6의 변경 예4의 구성을 나타내는 도면.
도 30은 본 발명의 실시예7에 따르는 반도체 장치의 단면 구조를 개략적으로 나타내는 도면.
도 31a는, 도 30에 도시된 MIS 트랜지스터의 평면 레이아웃을 개략적으로 나타내는 도면.
도 31b는 도 31a에 도시된 트랜지스터의 단면 구조를 개략적으로 나타내는 도면.
도 32는 도 30에 도시된 MIS 트랜지스터의 평면 레이아웃의 변경예를 나타내는 도면.
도 33a는 본 발명의 실시예7의 반도체 장치의 구성을 나타내는 도면.
도 33b는 도 33a에 도시된 장치의 동작을 나타내는 신호 파형도.
도 34a는, 본 발명의 실시예7의 변경예를 나타내는 도면.
도 34b는 도 34a에 도시된 장치의 동작을 나타내는 신호 파형도.
도 35는 본 발명의 실시예8에서 이용되는 MIS 트랜지스터의 단면 구조를 개략적으로 나타내는 도면.
도 36a는 P+게이트를 이용했을 때의 매립 채널 N형 MIS 트랜지스터의 채널 불순물 농도 프로파일을 개략적으로 나타내는 도면.
도 36b는 N+게이트를 이용했을 때의 표면 채널형 N형 MIS 트랜지스터의 채널 영역의 불순물 농도 프로파일을 나타내는 도면.
도 37a는, N+게이트를 이용했을 때의 매립 채널 P형 MIS 트랜지스터의 채널 영역의 불순물 농도 프로파일을 나타내는 도면.
도 37b는 P+게이트를 이용했을 때의 표면 채널형 P형 MIS 트랜지스터의 채널 영역의 불순물 농도 프로파일을 나타내는 도면.
도 38a는 본 발명의 실시예8에 따르는 반도체 장치의 구성을 나타내는 도면.
도 38b는 도 38a에 도시된 반도체 장치의 동작을 나타내는 신호 파형도.
도 39a는 본 발명의 실시예8의 변경예를 나타내는 도면.
도 39b는 도 39a에 도시된 장치의 동작을 나타내는 신호 파형도.
도 40a 및 도 40b는 본 발명의 실시예9에 이용되는 MIS 트랜지스터의 단면 구조를 개략적으로 나타내는 도면.
도 41은 본 발명의 실시예9에 따르는 반도체 장치의 구성을 나타내는 도면.
도 42는 본 발명의 실시예9의 변경예를 나타내는 도면.
도 43은 본 발명의 실시예10에 따르는 반도체 장치의 구성을 나타내는 도면.
도 44는 본 발명의 실시예10의 변경예를 나타내는 도면.
도 45는 도 44에 도시된 반도체 장치의 동작을 나타내는 신호 파형도.
도 46은 본 발명의 실시예10의 변경 예2의 구성을 나타내는 도면.
도 47은 본 발명의 실시예11에 따르는 반도체 장치의 구성을 개략적으로 나타내는 도면.
도 48은 도 47에 도시된 반도체 장치의 동작을 나타내는 신호 파형도.
도 49a는 도 47에 도시된 반도체 장치의 제어 신호를 발생시키는 부분의 구성을 개략적으로 나타내는 도면.
도 49b는 도 49a에 도시된 제어 신호 발생부의 동작을 나타내는 신호 파형도.
도 50은 도 49a에 도시된 반도체 장치의 동작의 변경예를 나타내는 도면.
도 51a는, 도 47에 도시된 반도체 장치에 대한 제어 신호 발생부의 변경예를 나타내는 도면.
도 51b는, 도 51a에 도시된 제어 신호 발생부의 동작을 나타내는 신호 파형도.
도 52는 도 47에 도시된 반도체 장치의 동작의 변경예를 나타내는 도면.
도 53은 도 52에 도시된 제어 신호를 발생시키는 부분의 구성을 개략적으로 나타내는 도면.
도 54는 도 47에 도시된 반도체 장치의 또 다른 동작 시퀀스를 나타내는 신호 파형도.
도 55는 도 54에 도시된 제어 신호를 발생시키는 부분의 구성을 개략적으로 나타내는 도면.
도 56a는 본 발명의 실시예11의 반도체 장치의 변경예를 나타내는 도면.
도 56b는 도 56a에 도시된 반도체 장치의 동작을 나타내는 신호 파형도.
도 57a는 도 56a에 도시된 반도체 장치의 전송 지시 신호 발생부의 구성을 나타내는 도면.
도 57b는 도 57a에 도시된 회로의 동작을 나타내는 신호 파형도.
도 58은 본 발명의 실시예11에 따르는 반도체 장치의 또 다른 동작을 나타내는 신호 파형도.
도 59a는 본 발명의 실시예12의 반도체 장치의 구성을 나타내는 도면.
도 59b는 도 59a의 장치의 동작을 나타내는 신호 파형도.
도 59c는 도 59a에 도시된 반도체 장치의 일반 형식을 나타내는 도면.
도 60a는 본 발명의 실시예12의 변경 예1의 구성을 나타내는 도면.
도 60b는 도 60a에 도시된 장치의 동작을 나타내는 신호 파형도.
도 61은 도 60a에 도시된 장치의 프리차지 지시 신호 발생부의 구성을 나타내는 도면.
도 62는 본 발명의 실시예12의 반도체 장치의 동작의 변경예를 나타내는 신호 파형도.
도 63은 도 62에 도시된 동작 시퀀스의 프리차지 지시 신호 발생부의 구성을 개략적으로 나타내는 도면.
도 64는 본 발명의 실시예12의 변경 예2의 일반적 구성을 나타내는 도면.
도 65는 본 발명의 실시예12에 따르는 반도체 장치의 제3 동작 시퀀스를 나타내는 신호 파형도.
도 66은 도 65에 도시된 프리차지 지시 신호를 발생시키는 부분의 구성을 나타내는 도면.
도 67a는, 본 발명의 실시예12의 변경 예4에 따르는 반도체 장치의 구성을 나타내는 도면.
도 67b는, 도 67a에 도시된 장치의 동작을 나타내는 신호 파형도.
도 68은 도 67a에 도시된 프리차지 지시 신호를 발생시키는 부분의 구성을 개략적으로 나타내는 도면.
도 69는 본 발명의 실시예12의 변경 예5의 구성을 나타내는 도면.
도 70은 본 발명의 실시예12의 변경 예4 및 5의 일반적 구성을 나타내는 도면.
도 71은 본 발명의 실시예12의 변경 예6의 구성을 나타내는 도면.
도 72는 도 71에 도시된 반도체 장치의 동작을 나타내는 신호 파형도.
도 73은 도 72에 도시된 제어 신호를 발생시키는 부분의 구성을 개략적으로 나타내는 도면.
도 74a는, 본 발명의 실시예13에 따르는 반도체 장치의 구성을 개략적으로 나타내는 도면.
도 74b는, 도 74a에 도시된 리프레시 어드레스 카운터의 구성을 나타내는 도면.
도 75는 본 발명의 실시예13의 변경 예1의 구성을 개략적으로 나타내는 도면.
도 76은 도 75에 도시된 반도체 장치의 제어의 구성을 개략적으로 나타내는 도면.
도 77은 본 발명의 실시예13의 변경 예2의 구성을 개략적으로 나타내는 도면.
도 78은 도 77에 도시된 장치의 동작을 나타내는 신호 파형도.
도 79는 도 78에 도시된 신호를 발생시키는 부분의 구성을 개략적으로 나타내는 도면.
도 80은 본 발명의 실시예13의 변경 예3의 구성을 개략적으로 나타내는 도면.
도 81은 도 80에 도시된 제어 신호 발생부의 구성을 개략적으로 나타내는 도면.
도 82는 본 발명의 실시예13의 변경 예4의 구성을 개략적으로 나타내는 도면.
도 83은 본 발명의 실시예14에 따르는 반도체 장치의 전체의 구성을 개략적으로 나타내는 도면.
도 84는 도 83에 도시된 테스트/전원 제어 회로의 구성을 개략적으로 나타내는 도면.
도 85는 도 83에 도시된 레지스터 회로의 구성을 개략적으로 나타내는 도면.
도 86은 도 85에 도시된 레지스터 회로의 동작을 나타내는 신호 파형도.
도 87은 도 83에 도시된 테스트/전원 제어 회로의 보다 상세한 구성을 나타내는 도면.
도 88은 본 발명의 실시예14의 변경 예1의 구성을 나타내는 도면.
도 89는 본 발명의 실시예14의 변경 예2의 구성을 나타내는 도면.
도 90은 본 발명의 실시예14의 변경 예3의 구성을 나타내는 도면.
도 91은 본 발명의 실시예14의 변경 예4의 구성을 개략적으로 나타내는 도면.
도 92는 도 91에 도시된 테스트 컨트롤러의 구성을 개략적으로 나타내는 도면.
도 93은 본 발명의 실시예15에 따르는 반도체 장치의 전체의 구성을 개략적으로 나타내는 도면.
도 94는 도 93에 도시된 반도체 장치의 하나의 로우 블록에 대응하는 부분의 구성을 개략적으로 나타내는 도면.
도 95는 도 94에 도시된 블록 로우 디코더 및 워드선 드라이버의 구성을 개략적으로 나타내는 도면.
도 96은 도 93에 도시된 반도체 장치의 하나의 열 블록에 대응하여 설치되는 부분의 구성을 개략적으로 나타내는 도면.
도 97은 본 발명의 실시예15의 변경 예1의 구성을 개략적으로 나타내는 도면.
도 98은 본 발명의 실시예16에 따르는 반도체 장치의 주요부의 구성을 개략적으로 나타내는 도면.
도 99는 본 발명의 실시예16의 변경 예1의 구성을 개략적으로 나타내는 도면.
도 100은 본 발명의 실시예16의 변경 예2의 구성을 개략적으로 나타내는 도면.
도 101a는 본 발명의 실시예16의 변경 예3의 구성을 개략적으로 나타내는 도면.
도 101b는 도 101a에 도시된 회로의 동작을 나타내는 신호 파형도.
도 102는 본 발명의 실시예16의 변경 예4의 구성을 개략적으로 나타내는 도면.
도 103은 도 102에 도시된 회로의 동작을 나타내는 신호 파형도.
도 104는 종래의 반도체 장치의 구성의 일례를 나타내는 도면.
도 105는 도 83에 도시된 반도체 장치의 동작을 나타내는 신호 파형도.
도 106a-도 106c는 N 채널 MIS 트랜지스터의 축적 상태, 공핍 상태 및 반전 상태 각각의 에너지 대역의 구조를 개략적으로 나타내는 도면.
도 107은 종래의 반도체 장치의 게이트 터널 전류 경로를 나타내는 도면.
도 108은 종래의 반도체 장치의 게이트 터널 전류 경로의 다른 경로를 나타내는 도면.
<도면의 주요 부분에 대한 부호의 설명>
SW1, SW2 : 전원 스위칭 트랜지스터
1 : 전원 노드
2 : 접지 노드
3 : 부 전원선
4 : 부 접지선
PQ, NQ, PQl-PQ4, NQ1-NQ4 : MIS 트랜지스터
5 : N 웰 영역
6 : P 웰 영역
11 : N 웰
13 : P 웰
15 : N 웰 바이어스 회로
20 : P 웰 바이어스 회로
21 : 전원선
22 : 전원 전환 회로
23: 접지선
24 : 전원 전환 회로
26, 28 : 전원 전환 회로
30 : 주 전원선
32 : 부 전원선
34 : 주 접지선
36 : 부 접지선
PQa-PQd, NQa-NQd : MIS 트랜지스터
SWa, SWb : 전원 스위칭 트랜지스터
42 : 전압 조절 회로
42a : 복제 회로
RP1, RP2, RNl, RN2 : MIS 트랜지스터
SW1r, SW2r : 전원 트랜지스터
42b, 42c : 비교기
42d, 42e : 트랜스퍼 게이트
SWC-1∼SWC-n, SWS-1∼SWS-n : 전원 스위칭 트랜지스터
PX1-PXn, NX1-NXn : 트랜스퍼 게이트
52 : 전압 조절 회로
CTM1-CTMn-1, STM1-STMn-1 : 트랜스미션 게이트
54 : 제어 클럭 신호 발생 회로
52a : 모니터 회로
52b, 52c : 트랜스미션 게이트
62 : 반도체 기판
61 : 매립 산화막
63a, 63b, 64a, 64b : 불순물 영역
65, 66 : 보디 영역
67, 68 : 게이트 전극
70, 73 : 바이어스 전압 인가 영역
75 : P 보디 영역
76 : N 보디 영역
SPQ1-SPQ4, SNQ1-SNQ4 : SOI 구조 MIS 트랜지스터
81, 83 : 불순물 영역
83 : 게이트 절연막
84 : 게이트 전극
85 : 반전층
86, 87 : 공핍층
BQ1-BQ4 : 매립 채널형 MIS 트랜지스터
92, 97 : 게이트 전극
92a, 97a : 공핍층
DQ1-DQ4 : 게이트 공핍형 MIS 트랜지스터
PTR1-PTR15 : 게이트 터널 장벽이 큰 MIS 트랜지스터
NTR1-NTR16 : ITR 트랜지스터
PT1, PT2, NP1, NP2 : MIS 트랜지스터
XF1, XF2 : 트랜스퍼 게이트
105 : 쌍방향 전송 회로
AL : 액티브 래치 회로
SL : 스탠바이 래치 회로
LG#1-LG#n : 논리 회로
LT#1-LT#n : 래치 회로
150 : 프리차지 노드
155 : 논리 회로
200 : 메모리 셀 어레이
201 : 리프레시 어드레스 카운터
202 : 리프레시 타이머
203 : 로우 어드레스계 회로
204 : 워드선 구동 회로/감지계 회로(행계 회로)
205 : 그 밖의 주변 회로(열계 회로)
206 : 로우 어드레스계 회로
207 : 워드선 구동 회로/감지계 회로(행계 회로)
PTR20, PTR22 : 게이트 터널 장벽이 큰 MIS 트랜지스터
250 : 반도체 장치
PTR24 : 게이트 터널 장벽이 큰 MIS 트랜지스터
270, 272, 274 : 게이트 터널 전류 저감 기구
300 : 반도체 장치
LK#1-LK#3 : 내부 회로
302 : 스캔 패스
F1-F7 : 레지스터 회로
304 : 테스트/전원 제어 회로
311 : 주 전원선
312 : 테스트 제어 회로
313 : 모드 검출 회로
314 : 전원 트랜지스터
321 : 플립플롭
330 : 테스트/전류 제어 기구
332 : 게이트 터널 전류 저감 기구
PQRb, NQRb : H-VthMOS 트랜지스터
PQRc, NQRc : 고 게이트 터널 장벽 트랜지스터
BSR : 경계 스캔 레지스터
SCP : 경계 스캔 패스
350 : 테스트 컨트롤러
360a : 내부 논리 회로
360b : 게이트 터널 전류 저감 기구
404 : 로우 디코더
406 : 워드선 구동·감지계 회로
410 : 컬럼 디코더
412 : 데이터 IO 제어 회로
RB#1-RB#m : 행 블록
CB#1-CB#n : 열 블록
405i, 407i, 409i : 게이트 터널 전류 저감 기구
422, 426 : 전원 트랜지스터
430j, 432j : 게이트 터널 전류 저감 기구(ITRC)
B#1-B#4 : 뱅크
444a-444d : 게이트 터널 전류 저감 기구(ITRC)
450 : 노멀 행 선택 회로
452 : 스페어 행 선택 회로
454, 456 : 게이트 터널 전류 저감 기구(ITRC)
458 : 스페어 판정 회로
470 : 노멀 컬럼 디코더
472 : 노멀 리드/라이트 회로
471 : 스페어 컬럼 디코더
473 : 스페어 리드/라이트 회로
474 : 컬럼 스페어 판정 회로
475-478 : 게이트 터널 전류 저감 기구(ITRC)
506a-506m : 로우 스페어 판정 회로
CITRC, NITRC, SITRC, RITRC : 게이트 터널 전류 저감 기구
CD : 컬럼 디코더
RD : 로우 디코더
510 : 컬럼 용장 제어 회로
550 : 로우 계통 제어 회로
552 : 어드레스 입력 버퍼
554 : 로우 디코더
556 : 노멀 워드선 드라이버
558 : 로우 블록 디코더
560 : 로우 스페어 판정 회로
562, 566 : 래치 회로
564 : 스페어 워드선 드라이버
570 : 컬럼 어드레스 입력 버퍼
572 : 컬럼 스페어 판정 회로
574 : 노멀 컬럼 디코더
576 : 스페어 컬럼 디코더
본 발명의 목적은 스탠바이 상태의 소비 전류를 충분히 억제할 수 있는 고집적화에 적합한 반도체 장치를 제공하는 것이다.
본 발명의 다른 목적은 스탠바이 상태의 MIS 트랜지스터의 게이트 터널 전류를 충분히 억제할 수 있는 반도체 장치를 제공하는 것이다.
본 발명에 따른 반도체 장치는 제1 전원 노드와, 제1 전원선 상의 전압을 한쪽 동작 전원 전압으로서 받아 소정의 동작을 행하는 논리 게이트와, 제1 전원 노드와 제1 전원선사이에 접속되고, 논리 게이트의 동작 모드를 지시하는 동작 모드 지시 신호에 응답하여 선택적으로 도통하는 제1 스위칭 트랜지스터를 포함한다. 논리 게이트는 제1 게이트 터널 장벽을 갖는 MIS 트랜지스터를 구성 요소로서 포함하고, 제1 스위칭 트랜지스터는 이 논리 게이트의 MIS 트랜지스터의 게이트 터널 장벽보다도 큰 게이트 터널 장벽을 갖는다.
또한 본 발명의 제2 관점에 따르면, 반도체 장치는 제1 전원 노드와 제1 출력 노드사이에 접속되거나 또는 입력 신호를 게이트에 받는 제1 MIS 트랜지스터와, 출력 노드와 제2 전원 노드사이에 접속되거나 또는 입력 신호를 게이트에 받는 제2 MIS 트랜지스터를 포함한다. 제1 MIS 트랜지스터는 스탠바이 사이클시 이 입력 신호에 따라 온 상태가 되고, 또한 제1 게이트 터널 장벽을 갖는다. 제2 MIS 트랜지스터는 스탠바이 사이클시 입력 신호에 따라 오프 상태가 되거나 또는 제1 게이트 터널 장벽보다도 작은 게이트 터널 장벽을 갖는다.
또한 본 발명의 제3 관점에 따르는 반도체 장치는, 제1 전원 노드와 제1 출력 노드사이에 접속되거나 또는 게이트에 입력 신호를 받는 제1 MIS 트랜지스터와, 이 제1 출력 노드와 제2 전원 노드사이에 접속되거나 또는 입력 신호를 게이트에 받는 제2 MIS 트랜지스터와, 스탠바이 사이클시 이들의 제1 및 제2 MIS 트랜지스터의 게이트 터널 전류 누설량을 액티브 사이클시보다도 저감시키기 위한 제어 회로를 포함한다.
본 발명의 제4 관점에 따르는 반도체 장치는, 제1 전원 노드와 제1 출력 노드사이에 접속되거나 또는 게이트에 입력 신호를 받는 제1 게이트 터널 장벽을 갖는 제1 MIS 트랜지스터와, 제1 출력 노드와 서브 전원 노드사이에 접속되거나 또는 게이트에 입력 신호를 받아 제1 MIS 트랜지스터와 상보적으로 도통하는 제2 MIS 트랜지스터와, 서브 전원 노드와 제2 전원 노드사이에 접속되어 동작 사이클 지시 신호에 응답하여 선택적으로 도통하는 제1 스위칭 트랜지스터를 포함한다. 제2 MIS 트랜지스터는 이 제1 게이트 터널 장벽보다도 작은 제2 게이트 터널 장벽을 포함한다.
또한 제5 관점에 따르는 반도체 장치는 전원 노드와 전원선사이에 접속되고, 동작 사이클 지시 신호에 응답하여 선택적으로 온 상태가 되는 제1 스위칭 트랜지스터와, 전원선의 전압을 한쪽 동작 전원 전압으로서 받아 소정의 처리를 행하는 게이트 회로와, 이 게이트 회로와 제1 스위칭 트랜지스터를 비례 축소한 요소를 포함하는 복제 회로와, 이 복제 회로의 출력 전압을 동작 사이클 지시 신호에 따라 전원선으로 전달하기 위한 전달 회로를 포함한다. 복제 회로의 축소 게이트 회로는, 출력 노드의 전압을 한쪽 동작 전원 전압으로서 받거나 또는 제1 스위칭 트랜지스터의 축소 트랜지스터는 이 출력 노드에 전원 노드로부터 전압을 공급한다.
또한 본 발명의 제6 관점에 따르는 반도체 장치는 제1 전원 노드와 제1 전원선사이에 접속되어 동작 사이클 지시 신호에 응답하여 선택적으로 도통하는 제1 스위칭 트랜지스터와, 제1 전원선의 전압을 한쪽 동작 전원 전압으로서 받는 제1 게이트 회로와, 제2 전원 노드와 제2 전원선사이에 접속되고, 동작 사이클 지시 신호에 응답하여 선택적으로 도통하는 제2 스위칭 트랜지스터와, 제2 전원선의 전압을 한쪽 동작 전원 전압으로서 받아 동작하는 제2 게이트 회로를 포함한다. 이들 제1 및 제2 게이트 회로는 MIS 트랜지스터를 구성 요소로서 포함하거나 또는 동일 구성을 갖는다.
본 발명의 제7 관점에 따른 반도체 장치는 SOI (실리콘·온·절연체) 구조의 제1 및 제2 트랜지스터를 포함하고, 입력 신호에 소정의 처리를 실시하고 출력하는 게이트 회로와, 이 게이트 회로의 제1 및 제2 트랜지스터의 보디 영역으로 바이어스 전압을 인가하기 위한 바이어스 전압 인가 회로를 포함한다. 게이트 회로로 인가되는 입력 신호의 논리 레벨은 스탠바이 사이클시 미리 정해져 있고, 또한 제1 및 제2 트랜지스터는 3나노미터 이하의 막 두께의 게이트 절연막을 포함한다. 바이어스 전압 인가 회로는 스탠바이 사이클시 제1 및 제2 트랜지스터 중 적어도 오프 상태가 되는 트랜지스터의 보디 영역의 바이어스를 액티브 사이클시보다도 깊어진다.
또한, 본 발명의 제8 관점에 따른 반도체 장치는 SOI(실리콘·온·절연체) 구조의 제1 및 제2 MIS 트랜지스터를 갖고 입력 신호에 소정의 논리 처리를 실시하여 출력하는 게이트 회로와, 이들의 제1 및 제2 MIS 트랜지스터의 보디 영역으로 바이어스 전압을 인가하기 위한 바이어스 전압 인가 회로를 포함한다. 이 바이어스 전압 인가 회로는 제1 및 제2 트랜지스터의 보디 영역의 바이어스를 스탠바이 사이클시 모두 액티브 사이클 시의 바이어스보다도 깊게 한다.
또한, 제9 관점에 따른 반도체 장치는 제1 전원 노드와 출력 노드사이에 접속되고, 입력 신호를 게이트에 받는 제1 MIS 트랜지스터와, 이 출력 노드와 제2 전원 노드사이에 접속되거나 또는 입력 신호를 게이트에 받는 제2 MIS 트랜지스터를 포함한다. 입력 신호는, 스탠바이 사이클 시의 논리 레벨이 미리 정해져 있고 또한 제1 MIS 트랜지스터가 스탠바이 사이클시 입력 신호에 따라 온 상태가 되거나 또는 매립 채널형 MIS 트랜지스터로 구성된다.
또한, 제10 관점에 따르는 반도체 장치는 제1 전원 노드와 출력 노드사이에 접속되거나 또는 입력 신호를 게이트에 받는 제1 MIS 트랜지스터와, 이 출력 노드와 제2 전원 노드사이에 접속되고, 입력 신호를 게이트에 받는 제2 MIS 트랜지스터를 포함한다. 입력 신호는 스탠바이 사이클 시의 논리 레벨이 미리 정해져 있고, 또한 제1 MIS 트랜지스터는 스탠바이 사이클시 입력 신호에 응답하여 온 상태가 되고 또한 게이트 공핍형 MIS 트랜지스터이다.
또한, 제11 관점에 따르는 반도체 장치는 제공된 신호를 래치하기 위한 래치 회로와, 이 래치 회로의 래치 출력 신호에 소정의 처리를 실시하는 게이트 회로를 포함한다. 래치 회로는 제1 게이트 터널 장벽을 갖는 MIS 트랜지스터로 구성되고, 또한 게이트 회로는 제1 게이트 터널 장벽보다도 작은 게이트 채널 장벽을 갖는MIS 트랜지스터로 구성된다.
또한, 제12 관점에 따르는 반도체 장치는 액티브 사이클시 제공된 신호를 래치하기 위한 제1 래치 회로와, 스탠바이 사이클시 제공된 신호를 래치하기 위한 제2 래치 회로와, 동작 사이클 지시 신호의 액티브 사이클 지시로부터 스탠바이 사이클 지시로의 이행에 응답하여 제1 래치 회로의 래치 신호를 제2 래치 회로로 전송하고 또한 동작 사이클 지시 신호의 스탠바이 사이클 지시로부터 액티브 사이클 지시로의 이행에 응답하여 제2 래치 회로의 래치 신호를 제1 래치 회로로 전송하기 위한 전송 회로를 포함한다. 제1 래치 회로는 제1 게이트 터널 장벽을 갖고, 제2 래치 회로는 제1 게이트 터널 장벽보다도 큰 게이트 터널 장벽을 갖는다.
전송 회로는 동작 사이클 지시 신호가 액티브 사이클을 나타내는 동안 제1 래치 회로의 래치 신호를 제2 래치 회로로 지속적으로 전송하는 것이 바람직하다.
또한, 제13 관점에 따르는 반도체 장치는 프리차지 지시 신호의 활성화에 응답하여 프리차지 노드를 소정 전압 레벨로 프리차지하기 위한 프리차지 트랜지스터와, 이 프리차지 노드에 결합되어 프리차지 지시 신호의 활성화시 스탠바이 상태가 되고, 프리차지 지시 신호의 비활성화시 제공된 신호에 따라 프리차지 노드를 구동하는 게이트 회로를 포함한다. 프리차지 트랜지스터는 제1 게이트 터널 장벽을 갖고, 게이트 회로의 MIS 트랜지스터는 이 제1 게이트 터널 장벽보다도 큰 제2 게이트 터널 장벽을 갖는다.
또한, 제14 관점에 따른 반도체 장치는 스탠바이 사이클로부터 액티브 사이클로의 이행시 소정 시간 활성화되고, 프리차지 노드를 소정 전압 레벨로 프리차지하기 위한 프리차지 트랜지스터와, 액티브 사이클시 제공된 신호에 따라 프리차지 노드를 구동하기 위한 게이트 회로를 포함한다. 이 게이트 회로는, 프리차지 트랜지스터와 동일 제1 게이트 터널 장벽을 갖는다. 이 제1 게이트 터널 장벽은 막 두께 3㎚의 실리콘 산화막이 제공하는 게이트 터널 장벽과 동일 크기 또는 그 이하의 크기이다.
또한, 본 발명의 제15 관점에 따르는 반도체 장치는 기억 데이터의 리프레시가 필요한 복수의 메모리 셀과, 리프레시 모드시 활성화되어 복수의 메모리 셀의 기억 데이터의 리프레시를 지시하는 리프레시 요구를 소정 간격으로 출력하기 위한 타이머 회로와, 복수의 메모리 셀의 리프레시해야 할 메모리 셀 행을 특정하는 리프레시 어드레스를 발생시키기 위한 리프레시 어드레스 카운터와, 리프레시 요구와 리프레시 어드레스에 따라 복수의 메모리 셀의 리프레시 어드레스가 지정하는 메모리 셀의 기억 데이터의 리프레시를 행하기 위한 리프레시계 회로를 포함한다. 타이머 회로 및 리프레시 어드레스 카운터는 제1 게이트 터널 장벽을 갖는 MIS 트랜지스터를 구성 요소로서 포함하는 한편, 리프레시계 회로는 이 제1 게이트 터널 장벽 이하의 크기의 제2 게이트 터널 장벽을 갖는 MIS 트랜지스터를 구성 요소로서 포함한다.
또한, 제16 관점에 따르는 반도체 장치는 절연 게이트형 전계 효과 트랜지스터를 구성 요소로서 포함하는 논리 회로와, 이 논리 회로의 내부 노드에 대응하여 설치되고, 대응하는 내부 노드의 신호를 래치하기 위한 래치 회로와, 이 래치 회로에 결합되어 래치 회로의 신호를 전송하기 위한 테스트 패스를 포함한다. 적어도논리 회로는 스탠바이 상태시에는 게이트 터널 전류가 저감되는 상태로 설정된다.
또한 제17 관점에 따르는 반도체 장치는 활성화시 소정의 동작을 행하는 복수의 MIS 트랜지스터로 구성되는 내부 회로와, 이들 복수의 내부 회로 중 활성화해야 할 내부 회로를 지정하는 내부 회로 지정 신호에 응답하여, 그 지정된 내부 회로를 활성화하기 위한 내부 회로 활성화 신호를 발생시키기 위한 활성 제어 회로와, 동작 모드 지시 신호와 내부 회로 활성화 신호에 응답하여 이들 복수의 내부 회로 중 비활성 상태의 내부 회로의 MIS 트랜지스터의 게이트 터널 전류를 활성 상태의 내부 회로의 MOS 트랜지스터의 게이트 터널 전류보다도 작은 상태로 유지하는 전류 제어 회로를 포함한다. 동작 모드 지시 신호는 복수의 내부 회로의 동작 가능 기간인 액티브 사이클과 복수의 내부 회로가 동작을 정지하는 스탠바이 사이클을 지정한다.
또한, 제18 관점에 따르는 반도체 장치는 복수의 노멀 메모리 셀을 갖는 노멀 어레이와, 노멀 어레이의 결함을 갖는 불량 노멀 메모리 셀을 구제하기 위한 스페어 메모리 셀을 갖는 용장 어레이와, 노멀 어레이의 선택 메모리셀로 액세스하기 위한 노멀 액세스 회로와, 용장 어레이의 스페어 메모리셀로 액세스하기 위한 스페어 액세스 회로와, 스페어 액세스 회로 및 노멀 액세스 회로의 비활성 상태의 회로의 MOS 트랜지스터의 게이트 터널 전류를 활성 상태의 회로의 MOS 트랜지스터의 게이트 터널 전류보다도 작게 하기 위한 전원 제어 회로를 포함한다.
스페어 액세스 회로 및 노멀 액세스 회로의 각각은, 선택적으로 활성화되는 복수의 서브 액세스 회로를 포함하는 것이 바람직하다. 전원 제어 회로는 스페어액세스 회로 및 노멀 액세스 회로의 비선택의 서브 액세스 회로를 선택된 서브 액세스 회로의 MOS 트랜지스터의 게이트 터널 전류보다도 작은 게이트 터널 전류를 갖는 상태로 설정한다.
또한, 바람직하게는 어드레스 신호에 따라 노멀 액세스 회로 및 스페어 액세스 회로의 어느 하나를 활성화하는지를 판정하고, 그판정 결과에 따라 노멀 액세스 회로 및 스페어 액세스 회로의 한쪽을 활성화하기 위한 판정 회로가더욱 설치된다. 이 판정 회로는, 메모리 셀 선택 동작을 지시하는 동작 모드 지시 신호가 활성화되기 전에 판정 동작을 개시한다.
또한, 이것을 대신하여 어드레스 신호에 따라 노멀 액세스 회로 및 스페어 액세스 회로의 어느 하나를 활성화하는지를 판정하고, 그 판정 결과에 따라 노멀 액세스 회로 및 스페어 액세스 회로의 한쪽을 활성화하기 위한 판정 회로를 포함하는 것이 바람직하다. 이 판정 회로는 메모리 셀 선택 동작을 지시하는 동작 모드 지시 신호와 비동기에서 판정 동작을 실행한다.
게이트 터널 전류가 생기는 가능성이 있는 경우에는 그 가능성이 있는 MIS 트랜지스터에 대해 게이트 터널 장벽을 높게 하거나 또는 전류 경로를 차단하는 등의 대책을 실시한다. 게이트 터널 전류가 생길 가능성이 없는 트랜지스터에는 스케일링 규칙에 따라 미세화된 MIS 트랜지스터를 이용한다. 이들의 대책에 따라 저소비 전류로 또한 고속 동작하는 반도체 장치가 실현된다.
회로가 비동작 상태가 되는 경우에는 그 회로의 구성 요소인 MIS 트랜지스터의 게이트 터널 전류를 작게 하거나, 또는 전원 전압의 공급을 정지함으로써 이 비동작 상태의 회로의 소비 전류를 저감시킬 수 있고, 저소비 전류의 반도체 장치를 실현할 수 있다.
<발명의 실시예>
[실시예1]
도 1a는, 본 발명의 실시예1에 따르는 반도체 장치의 구성을 개략적으로 나타내는 도면이다. 도 1a에서 이 반도체 장치는 직렬 접속되는 CMOS 인버터 회로 IV0-IV4를 포함한다. 이들의 CMOS 인버터 회로 IV0-IV4는 각각 P 채널 MIS 트랜지스터 PQ와, N 채널 MIS 트랜지스터 NQ를 구성 요소로서 포함한다. MIS 트랜지스터 PQ 및 NQ의 게이트 절연막의 막 두께 Tox는 충분히 얇아지는데, 예를 들면 3㎚의 실리콘 산화막이 제공하는 게이트 터널 장벽과 같은 정도 이하의 게이트 터널 장벽을 제공하는 게이트 절연막의 막 두께를 갖는다. 여기서, 「게이트 터널 장벽」은 앞의 게이트 터널 전류 J의 식이 파라미터로서 게이트 절연막 막 두께 Tox와 배리어의 높이 φ를 포함하고 있고, 이 게이트 절연막의 막 두께 Tox와 배리어의 높이 φ의 평방근의 곱으로 제공되는 것으로 정의한다. 배리어의 높이 φ는 소위 대역 벤딩 시의 페르미 준위와 표면 포텐셜과의 차로 나타내어진다. 통상, 이 배리어의 높이 φ는 다음식으로 근사된다.
φ= c2·φG+c3
φG는 게이트 전극의 일 함수를 나타내며, c2 및 c3은 게이트 절연막의 유전율, 게이트 절연막 막 두께 Tox 등의 함수로 나타내어진다.
CMOS 인버터 회로 IV0-IV4는 공통으로 부 전원선(3) 및 부 접지선(4)의 전압을 양 동작 전원 전압으로서 받는다. 부 전원선(3)은 주 전원 노드(1)에 스위칭 트랜지스터 SW1을 통해 접속되며, 부 접지선(4)은 주 접지 노드(2)에 스위칭 트랜지스터 SW2를 통해 접속된다. 이들의 스위칭 트랜지스터 SW1 및 SW2는 MIS 트랜지스터 PQ 및 NQ의 게이트 절연막과 같은 정도의 막 두께를 갖고, 이들의 게이트 터널 장벽은 충분히 크게 되어 있다. 또한, 이들의 스위칭 트랜지스터 SW1 및 SW2는 액티브 사이클시, CMOS 인버터 회로 IV0-IV4에 대해 동작 전류를 충분히 공급하기 위해 그 전류 구동 능력은 MIS 트랜지스터 PQ 및 NQ의 전류 구동 능력보다 충분히 크게 되어 있다. 즉, 이들의 스위칭 트랜지스터 SW1 및 SW2에서는 채널 폭이 충분히 크게 되어 있다.
이들의 스위칭 트랜지스터 SW1 및 SW2는 각각 제어 클럭 신호 /φ 및 φ에 응답하여 선택적으로 온/오프 상태가 된다. 이 제어 클럭 신호 φ 및 /φ는 CMOS 인버터 회로 IV0-IV4가 실제로 동작하는 액티브 사이클시 스위칭 트랜지스터 SW1 및 SW2를 온 상태로 하고, 한편 CMOS 인버터 회로 IV0-IV4가 스탠바이 상태가 되는 스탠바이 사이클시에는 이들의 스위칭 트랜지스터 SW1 및 SW2를 오프 상태로 설정한다.
이 도 1a에 도시된 구성에서는 도 1b에 도시된 신호 파형도와 같이 액티브 사이클시에는 제어 클럭 신호 φ 및 /φ가 각각 H 레벨 및 L 레벨이 되고, 스위칭 트랜지스터 SW1 및 SW2가 온 상태가 되고, 전원 노드(주 전원선)와 부 전원선(3)이 결합되고, 또한 부 접지선(4)이 주 접지 노드에 결합된다. 스위칭 트랜지스터 SW1 및 SW2는 충분히 큰 전류 공급 능력을 갖고 있다. CMOS 인버터 회로 IV0-IV4는 그게이트 절연막이 충분히 얇아진 MIS 트랜지스터 PQ 및 NQ을 구성 요소로서 포함하며, 이들의 MIS 트랜지스터 PQ 및 NQ는 동작 전원 전압 VCC에 따라 스케일링 규칙에 따라 미세화되고, 고속 동작한다.
스탠바이 상태에서는 도 1b에 도시된 바와 같이 제어 클럭 신호 φ가 L 레벨, 제어 클럭 신호 /φ가 H 레벨이 되고, 스위칭 트랜지스터 SW1 및 SW2가 오프 상태가 된다. 스위칭 트랜지스터 SW1은 게이트에 전원 전압 VCC 레벨의 제어 클럭 신호 /φ를 받고, 또한 스위칭 트랜지스터 SW2는 게이트에 접지 전압 레벨의 제어 클럭 신호 φ를 받는다. 따라서, 이들의 스위칭 트랜지스터 SW1 및 SW2는 공핍 상태이고, 스위칭 트랜지스터 SW1 및 SW2의 채널 영역에는 공핍층이 확대되며, 이들의 스위칭 트랜지스터 SW1 및 SW2의 게이트 용량에 인가되는 전압이 작아진다. 공핍층 용량이 게이트 용량과 직렬로 접속되며, 게이트 전극과 기판 영역사이의 전압이 이들의 게이트 용량 및 공핍층 용량에 의해 분압되기 때문이다.
따라서, 이 기판 영역과 게이트 전극사이의 터널 전류는 거의 생기지 않아, 단순히 드레인 영역과 게이트 전극과의 오버랩 영역에서 게이트 터널 전류가 흐를 뿐이다. 이것은, 채널 영역과 게이트사이에 흐르는 게이트 터널 전류에 비교하여 2자릿수 정도 작고, 이들의 스위칭 트랜지스터 SW1 및 SW2의 게이트 터널 전류는 스탠바이 사이클시 충분히 작게 할 수 있다.
CMOS 회로 IV0-IV4에서는 MIS 트랜지스터 PQ 및 NQ가 부 전원선(3)과 부 접지선(4)에 각각 결합되어 있다. 스위칭 트랜지스터 SW1 및 SW2를 흐르는 누설 전류(게이트 터널 전류 및 서브 임계 전류)와 CMOS 인버터 회로 IV0-IV4에서의 누설 전류가 생길 뿐이다. 스위칭 트랜지스터 SW1 및 SW2를 흐르는 누설 전류와, CMOS 인버터 회로 IV0-IV4에 흐르는 누설 전류가 평형한 전압 레벨로 부 전원선(3) 및 부 접지선(4)의 전압 레벨이 평형 상태가 된다.
이 경우, 예를 들면 MIS 트랜지스터 NQ에 게이트 터널 전류가 흐르고, 부 접지선(4)에 게이트 터널 전류가 흘러도 스위칭 트랜지스터 SW2는 오프 상태이고, 이 MIS 트랜지스터 NQ의 게이트 터널 전류는 충분히 억제된다. 마찬가지로 MIS 트랜지스터 PQ에 게이트 터널 전류가 흐르는 경우, 부 전원선(3)은 스위칭 트랜지스터 SW1을 통해 주 전원 노드(1)에 결합되고, 이 MIS 트랜지스터 PQ를 흐르는 게이트 터널 전류는 스위칭 트랜지스터 SW1에 의해 충분히 억제된다. 이에 따라, 스위칭 트랜지스터 SW1 및 SW2에 의해 전원 노드(1)와 접지 노드(2)사이의 게이트 터널 전류를 효과적으로 차단할 수 있으며, 스탠바이 상태의 소비 전류를 저감시킬 수 있다.
즉, 이들의 CMOS 인버터 회로 IV0-IV4를, 전원 노드(1) 및 접지 노드(2)에 직접 접속하는 구성에 비교하여 이들의 스탠바이 사이클시 오프 상태가 되는 스위칭 트랜지스터 SW1 및 SW2에 의해 충분히 게이트 터널 전류를 억제할 수 있다.
[변경 예]
도 2a는, 본 발명의 실시예1의 변경예의 구성을 나타내는 도면이다. 이 도 2a에 도시된 구성에서는 인버터 회로 IV0-IV4에 포함되는 MIS 트랜지스터 PQ 및 NQ의 게이트 절연막이 실리콘 산화막 막 두께 3㎚에 상당하는 막 두께 Tox1를 갖는다. 한편, 전원 노드(1)와 부 전원선(3)사이에 접속되는 스위칭 트랜지스터 SW3이MIS 트랜지스터 PQ 및 NQ의 게이트 절연막의 막 두께 Tox1보다도 두꺼운 게이트 절연막 막 두께 Tox2를 갖는다.
또한, 부 접지선(4)과 접지 노드(2)사이에 접속되는 스위칭 트랜지스터 SW4도 그 게이트 절연막의 막 두께가 Tox2이다. 다른 구성은, 도 1a에 도시된 구성과 동일하며, 대응하는 부분에는 동일 참조 번호를 붙인다.
도 2b의 신호 파형 도면에 도시된 바와 같이 제어 클럭 신호 φ 및 /φ는 인버터 회로 IV0-IV4의 액티브 사이클 및 스탠바이 사이클에 따라 활성 상태/비활성 상태가 된다. 스위칭 트랜지스터 SW3 및 SW4는 MIS 트랜지스터로 구성되어 있고, 그 게이트 절연막의 막 두께 Tox가 막 두께 Tox2로 두꺼워진 경우, 게이트 터널 장벽이 커져 게이트 터널 전류가 흐르기 어려워진다. 또한, 게이트 절연막의 막 두께가 두꺼워진 경우, 스위칭 트랜지스터 SW3 및 SW4의 임계치 전압의 절대치도 커지고, 서브 임계 누설 전류가 억제된다. 따라서, 인버터 회로 IV0-IV4의 스탠바이 상태시에는 오프 누설 전류가 억제되며, 따라서 인버터 회로 IV0-IV4에서의 게이트 터널 전류가 억제된다(게이트 터널 전류가 스위칭 트랜지스터 SW3 및 SW4의 오프 누설 전류에 따라 결정되기 때문에).
또, 도 1a 및 도 2a에 도시된 구성에서 제어 클럭 신호 φ 및 /φ를 생성하는 제어 회로는 그 구성 요소의 게이트 절연막의 막 두께를 두껍게 할 필요가 있다. 이것은, 스위칭 트랜지스터 SW1-SW4에서 게이트 터널 전류가 흐르고, 제어 회로의 MIS 트랜지스터를 통해 전원 노드와 접지 노드사이에 게이트 터널 전류에 의한 관통 전류가 흐르는 경로가 생성될 가능성이 있다. 이 클럭 제어 회로에서의 게이트 터널 전류에 의한 관통 전류를 방지하기 위해 클럭 제어 회로에서는 게이트 절연막이 두꺼운 MIS 트랜지스터를 이용하여 게이트 터널 전류에 의한 관통 전류를 억제한다.
단, 스위칭 트랜지스터 SW3 및 SW4를 이용한 경우, 그 게이트 절연막이 두꺼워지고, 게이트 터널 전류가 충분히 억제되기 때문에 제어 클럭 신호 φ 및 /φ를 생성하는 회로의 MIS 트랜지스터의 게이트 절연막의 막 두께는 얇아져도 좋다.
이상과 같이 본 발명의 실시예1에 따르면, 게이트 절연막의 막 두께가 얇은 CMOS 회로의 전원/접지 노드를 스탠바이 사이클시 오프 상태가 되는 스위칭 트랜지스터를 통해 전원/접지 노드에 결합하고, 스탠바이 사이클시 이 스위칭 트랜지스터의 오프 누설 전류만이 CMOS 회로의 게이트 터널 전류의 공급원이 되며, 이들의 CMOS 회로를 직접 전원/접지 노드에 접속하는 경우에 비교하여 게이트 터널 전류를 대폭 억제할 수 있다.
[실시예2]
도 3a는 본 발명의 실시예2에 따르는 반도체 장치의 구성을 개략적으로 나타내는 도면이다. 이 도 3에서는, 4단의 CMOS 인버터 회로가 직렬 접속된다. 이들의 CMOS 인버터 회로는 전원 노드(1)와 접지 노드(2)에 직접 결합된다. 즉, P 채널 MIS 트랜지스터 PQ1-PQ4 각각의 소스가 전원 노드(1)에 결합되며, 또한 N 채널 MIS 트랜지스터 NQl-NQ4 각각의 소스가 접지 노드(2)에 결합된다.
입력 신호 IN은, 도 3b에 도시된 바와 같이 스탠바이 상태시에는 L 레벨로 유지되며, 액티브 사이클시에 H 레벨로 구동된다. 이 입력 신호 IN의 스탠바이 상태의 논리 레벨에 맞추어, CMOS 인버터 회로에서 스탠바이 상태시에 온 상태가 되는 MIS 트랜지스터 PQ1, PQ3, NQ2 및 NQ4의 게이트 절연막의 막 두께는 두껍게 Tox2로 설정된다. 한편, 스탠바이 상태시에 오프 상태가 되는 MIS 트랜지스터 NQ1, PQ2, NQ3 및 PQ4의 게이트 절연막 막 두께는 막 두께 Tox1로 설정된다. 막 두께 Tox1은 실리콘 산화막의 경우 3㎚(나노미터)이다.
이 도 3a에 도시된 구성에서는 스탠바이 상태시에 온 상태가 되는 MIS 트랜지스터 PQ1, NQ2, PQ3 및 NQ4의 게이트 절연막의 막 두께가 두꺼워지고, 따라서 게이트 터널 장벽이 커지고, 스탠바이 기간 중의 게이트 터널 전류를 충분히 억제할 수 있다. 도 3a에 도시된 구성의 경우, 도 4에 도시된 바와 같이 예를 들면 P 채널 MIS 트랜지스터 PQ1에서, 스탠바이 상태시 입력 신호 IN에 따라 온 상태이지만, 게이트 절연막이 막 두께 Tox2를 갖고 있으며, 그 게이트 터널 전류 It1은 충분히 억제할 수 있다. N 채널 MIS 트랜지스터 NQ1에서는 오프 누설 전류 Ioff1이 흐른다. 이 MIS 트랜지스터 NQ1에서는 오프 상태이고, 그 게이트 터널 전류는 충분히 작다. 또한, MIS 트랜지스터 NQ2가, 그 게이트에 H 레벨의 신호를 스탠바이 상태시, 받아 온 상태가 되지만, 그 게이트 절연막의 막 두께는 Tox2로서 충분히 두꺼워, 그 게이트 터널 전류 It2는 충분히 억제할 수 있다. 이 경우라도, 단순히 MIS 트랜지스터 PQ2에 오프 누설 전류 Ioff2가 흐를 뿐이다.
따라서, 이 스탠바이 상태시에 온 상태가 되는 MIS 트랜지스터의 게이트 절연막의 막 두께를 두껍게 함으로써, 스탠바이 상태시의 게이트 터널 전류를 충분히 억제할 수 있다. 오프 누설 전류에 대해 적당한 조치를 실시함으로써 스탠바이 상태시의 소비 전류를 충분히 억제할 수 있다.
또한, 액티브 사이클 이행시에는 게이트 절연막의 막 두께가 얇은 MIS 트랜지스터 NQ1, PQ2, NQ3 및 PQ4가 오프 상태로부터 온 상태로 이행할 뿐으로, 그 게이트 절연막 막 두께가 막 두께 Tox1로 얇고, 임계치 전압의 절대치도 작아 고속으로 오프 상태로부터 온 상태로 이행하기 때문에, 이 입력 신호 IN의 변화에 따라 그 출력 신호의 상태를 고속으로 확정 상태로 구동할 수 있어, 액세스 타임의 증대 등의 문제가 생기지 않는다. 스탠바이 상태시에 각 CMOS 인버터 회로의 출력 신호가 확정 상태에 있고, 각 CMOS 회로의 전원/접지 노드가 플로우팅 상태가 되어 그 출력 신호의 레벨이 불확정해지며, 액티브 사이클 이행시 출력 신호의 논리 상태가 불확정 상태가 되는 것을 방지할 수 있다.
[실시예3]
도 5는, 본 발명의 실시예3에 따르는 반도체 장치의 구성을 나타내는 도면이다. 이 도 5에서도, 4단의 CMOS 인버터 회로를 나타낸다. 이들의 CMOS 인버터 회로의 P 채널 MIS 트랜지스터 PQl-PQ4의 백 게이트가 N 웰(5)에 공통으로 접속되며, 또한 각각의 소스가 전원 노드(1)에 접속된다. N 채널 MIS 트랜지스터 NQ1-NQ4는, 각각의 소스가 접지 노드(2)에 접속되며, 또한 각각의 백 게이트가 P 웰(6)에 공통으로 결합된다. 이들의 N 웰(5) 상의 웰 전압 VWN 및 P 웰(6) 상의 웰 전압 VWP를 동작 사이클에 따라 변경한다.
도 6은, 이 도 5에 도시된 반도체 장치의 동작을 나타내는 신호 파형도이다. 도 6에 도시된 바와 같이 스탠바이 상태시에는 N 웰(5)에 제공되는 전압 VWN을 고전압 Vpp 레벨로 설정하며, 또한 P 웰(6)에 제공되는 전압을 마이너스 전압 VBB 레벨로 설정한다. 액티브 사이클시에는 N 웰(5)에 제공되는 전압 VWN은 전원 전압 VCC 레벨이고, 또한 P 웰(6)로 제공되는 전압 VWP는 접지 전압 GND 레벨이다.
일반적으로, MIS 트랜지스터에서 백 게이트 바이어스가 깊어진 경우, 이 기판 영역에서의 공핍층이 확대되며, 임계치 전압의 절대치가 커진다. 공핍층이 넓어진 경우, 게이트 절연막에 인가되는 전계가 낮아지고(등가적으로 게이트 절연막의 캐패시터치가 커지기 때문에), 따라서 게이트 절연막의 인가 전계가 작아져 게이트 터널 전류를 억제할 수 있다. 또한, 스탠바이 상태시 N 웰(5) 및 P 웰(6)로 제공되는 바이어스 전압의 절대치를 크게 하며, MIS 트랜지스터 PQ1-PQ4 및 NQ1-NQ4의 임계치 전압의 절대치가 커지며, 이들의 서브 임계 누설 전류(오프 누설 전류)도 억제할 수 있다. 따라서, 게이트 터널 전류의 억제 및 오프 누설 전류의 억제 양자를 실현할 수 있고, 스탠바이 상태의 소비 전류를 대폭 저감시킬 수 있다.
또한, 이 도 5에 도시된 구성에서는 CMOS 인버터 회로는 전원 노드(1)와 접지 노드(2)에 직접 결합되고, 이들의 출력 신호의 논리 레벨은 확정 상태에 있어, 액티브 사이클 이행시 고속으로 출력 신호 OUT를 입력 신호 IN의 전압 레벨에 따라 변화시킬 수 있다. 또한, 스탠바이 기간 중 MIS 트랜지스터 PQ1-PQ4 및 NQ1-NQ4 공통으로 백 게이트 바이어스(기판 바이어스)를 깊게 하고, 입력 신호 IN의 스탠바이 상태 시의 논리 레벨에 관계없이 게이트 터널 전류 및 오프 누설 전류를 동시에 저감시킬 수 있다.
도 7은, 이 도 5에 도시된 CMOS 인버터 회로의 구조를 개략적으로 나타내는도면이다. 도 7에서 CMOS 인버터 회로의 MIS 트랜지스터 PQ 및 NQ는 P형 반도체 기판(10) 표면에 간격을 두고 형성되는 N 웰(11 및 12) 내에 각각 형성된다. N 웰(12)은 N형 불순물 영역(12a)을 통해 전원 전압 Vcc를 받는다. 이 N 웰(12) 표면에 P 웰(13)이 형성되고, 이 P 웰(13)이 N 채널 MIS 트랜지스터 NQ의 기판 영역으로서 이용된다.
N 웰(11) 표면에 간격을 두고 P형 불순물 영역(11a 및 11b)이 형성되고, 이들의 불순물 영역(11a 및 11b)사이에 도시하지 않은 게이트 절연막을 통해 게이트 전극(11c)이 형성된다. 게이트 전극(11c) 하의 게이트 절연막은 막 두께 3㎚의 실리콘 산화막이 제공하는 게이트 터널 장벽과 같은 정도 또는 그 이하의 터널 장벽을 제공하는 막 두께를 갖는다. 이하의 설명에서, 특별히 거부하지 않는 한, MIS 트랜지스터가 얇은 게이트 절연막은 3㎚의 막 두께의 실리콘 산화막이 제공하는 게이트 터널 장벽과 같은 정도 또는 그 이하의 게이트 터널 장벽을 제공하는 막 두께 Tox1을 갖는다.
이 N 웰(11)에 형성되는 불순물 영역(11a 및 11b)과, 게이트 전극(11c)에 의해 P 채널 MIS 트랜지스터 PQ가 형성된다.
N 웰(11) 표면에는 또한 N형 불순물 영역(11d)이 형성된다. 이 N형 불순물 영역(11d)을 통해 N 웰 바이어스 회로(15)로부터의 웰 바이어스 전압 VWN이 N 웰(11)에 제공된다.
P 웰(13) 표면에는 간격을 두고 N형 불순물 영역(13a 및 13b)이 형성된다. 이들의 N형 불순물 영역(13a 및 13b)사이의 채널 영역 상에 얇은 게이트 절연막을통해 게이트 전극(13c)이 형성된다. 이들의 P 웰(13)과, N형 불순물 영역(13a 및 13b)과, 게이트 전극(13c)에 의해 N 채널 MIS 트랜지스터 NQ가 형성된다. 이 P 웰(13) 표면에는 또한 P형 불순물 영역(13d)이 형성된다. 이 P형 불순물 영역(13d)은 P 웰 바이어스 회로(20)로부터의 웰 바이어스 전압 VWP를 받아 P 웰(13)로 웰 바이어스 전압 VWP를 제공한다.
불순물 영역(11b 및 13b)은 출력 신호 OUTa를 생성하는 출력 노드에 결합되며, 불순물 영역(11a 및 13a)에는 각각 전원 전압 Vcc 및 접지 전압 Vss(=GND)가 제공된다. 게이트 전극(11c 및 13c)으로는 입력 신호 INa가 공통으로 제공된다.
N 웰(11) 및 P 웰(13)의 바이어스 전압을 스탠바이 사이클 및 액티브 사이클에 따라 전환한다. 스탠바이 사이클시에 N 웰(11)을 고전압 Vpp 레벨로 설정한 경우, 불순물 영역(11a 및 11b)과 N 웰(11)사이의 PN 접합이 깊은 역 바이어스 상태가 되어 공핍층이 넓어진다. 마찬가지로, P 웰(13)에서도 스탠바이 상태시 마이너스 전압 VBB를 인가함으로써 P 웰(13)과 N형 불순물 영역(13a 및 13b)사이의 PN 접합의 역 바이어스 상태가 깊어지고, 공핍층이 넓어진다.
도 8a는, MIS 트랜지스터의 공핍층 DP의 분포를 개략적으로 나타내는 도면이다. 이 도 8a에서 기판 영역(웰) SUB의 표면의 채널 영역에 반전층이 형성되는 경우에도 그 소스 영역 SR 및 드레인 영역 DR 주변에는 공핍층 DP가 형성된다. 이 공핍층은 캐리어가 존재하지 않은 영역으로서, 절연층과 같이 작용하며, 공핍층 용량 Cd가 기판 영역 SUB 표면에 형성된다. 따라서, 게이트 전극 GT와 기판 영역 SUB사이의 게이트 절연막에 의한 게이트 절연막 용량 Cg와 직렬로, 공핍층 용량 Cd가 접속된다. 따라서, 도 8b에 도시된 바와 같이 이들의 게이트 절연막 용량 Cg와 공핍층 용량 Cd가 직렬로 접속되는 경우, 게이트 전압 Vg와 기판 전압 Vsub가 이들의 용량 Cg 및 Cd에 의해 분압되며, 게이트 절연막에 인가되는 전계가 완화되고, 게이트 터널 장벽이 등가적으로 높아진다. 따라서, 스탠바이 상태시에 이 웰 바이어스를 깊게 함으로써, 등가적으로 게이트 절연막 막 두께를 두껍게 하여 게이트 터널 장벽을 높힌다.
게이트 전극 GT와 드레인 영역 DR사이에서 게이트 터널 전류가 흐르지만, 이 대향 면적은 충분히 작고, 채널 영역으로부터의 게이트 터널 전류에 비교하여 충분히 작다. 이에 따라, 게이트 터널 전류를 확실하게 억제할 수 있다.
도 9는, 도 7에 도시된 N 웰 바이어스 회로(15)의 구성을 개략적으로 나타내는 도면이다. 도 9에서, N 웰 바이어스 회로(15)는 고전압 Vpp을 발생시키는 Vpp 발생 회로(15a)와 내부의 동작 사이클을 나타내는 내부 동작 지시 신호 φACT의 레벨 변환을 행하는 레벨 시프터(15b)와, 레벨 시프터(15b)에서의 전환 제어 신호 φMXN에 따라 VPP 발생 회로(15a)에서의 고전압 Vpp과 전원 전압 Vcc의 한쪽을 선택하여 N 웰 바이어스 전압 VWN을 생성하는 멀티플렉서(MUX :15c)를 포함한다. 내부 동작 지시 신호 φACT는 전원 전압 Vcc과 접지 전압 GND(=Vss)사이에서 변화한다. 레벨 시프터(15b)는 진폭 전원 전압 Vcc의 내부 동작 지시 신호 φACT를 진폭 고전압 Vpp의 전환 제어 신호 φMXN으로 변환한다. 이에 따라, 멀티플렉서(15c)에서 확실하게 전원 전압 Vcc 및 고전압 Vpp의 한쪽을 선택하여, N 웰 바이어스 전압 VWN을 생성할 수 있다.
또한, 고전압 Vpp를 발생시키는 Vpp 발생 회로(15a)는 통상의 캐패시터의 차지 펌프 동작을 이용하는 회로로 구성된다. 또한, 레벨 시프터(15b)도 예를 들면 통상의 래치형의 레벨 변환 회로를 사용하여 구성된다. 멀티플렉서(15c)에는, 예를 들면 통상의 트랜스미션 게이트가 이용된다.
또한, 내부 동작 지시 신호 φACT와 전환 제어 신호 φMXN의 논리 레벨의 대응 관계는 내부 동작 지시 신호 φACT가 스탠바이 상태 및 액티브 상태를 나타낼 때의 논리 레벨에 따라 적당하게 정해진다.
도 10은, 도 7에 도시된 P 웰 바이어스 회로(20)의 구성을 개략적으로 나타내는 도면이다. 도 10에서, P 웰 바이어스 회로(20)는 마이너스 전압 VBB를 발생시키는 VBB 발생 회로(20a)와, 내부 동작 지시 신호 φACT의 레벨 변환을 행하는 레벨 시프터(20b)와, 레벨 시프터(20b)에서의 전환 제어 신호 φMXP에 따라 접지 전압 GND 및 마이너스 전압 VBB의 한쪽을 선택하여 P 웰 바이어스 전압 VWP를 생성하는 멀티플렉서(MUX : 20c)를 포함한다.
레벨 시프터(20b)는 전원 전압 Vcc과 접지 전압 GND사이에서 변화하는 내부 동작 지시 신호 φACT를 전원 전압 Vcc와 마이너스 전압 VBB사이에서 변화하는 전환 제어 신호 φMXP로 변환한다. 이 내부 동작 지시 신호 φACT와 전환 제어 신호 φMXP의 논리 레벨의 대응 관계는 내부 동작 지시 신호 φACT가 스탠바이 상태에 있을 때의 논리 레벨 및 멀티플렉서(20c)의 구성에 따라 적당하게 정해진다. 스탠바이 상태시에는 전환 제어 신호 φMXP에 따라 멀티플렉서(20c)가 VBB 발생 회로(20a)에서의 마이너스 전압 VBB를 선택하고, 액티브 사이클시에는멀티플렉서(20c)가 전환 제어 신호 φMXP에 따라 접지 전압 GND를 선택한다.
VBB 발생 회로(20a)는 캐패시터의 차지 펌프 동작을 이용하는 차지 펌프 회로로 구성되며, 또한 레벨 시프터(20b)는 예를 들면 래치형의 레벨 변환 회로로 구성된다.
또, 도 5에 도시된 구성에서는 P 웰(6) 및 N 웰(5)의 전압을 모두 동작 사이클에 따라 변경한다. 그러나, 이 P 웰 및 N 웰의 한쪽만, 그 바이어스 전압이 동작 사이클에 따라 전환되어도 좋다.
또한, 스탠바이 상태시에 온 상태가 되는 MIS 트랜지스터의 기판 바이어스만을 깊어지도록 구성되어도 좋다.
[변경 예1]
도 11은, 본 발명의 실시예3의 변경 예1의 구성을 개략적으로 나타내는 도면이다. 도 11에서, 4단의 CMOS 인버터 회로가 도시된다. 이들의 CMOS 인버터 회로는, P 채널 MIS 트랜지스터 PQ1-PQ4와, N 채널 MIS 트랜지스터 NQ1-NQ4를 포함한다. MIS 트랜지스터 PQ1-PQ4는 전원선(21)에 소스가 접속되고, 또한 MIS 트랜지스터 NQ1-NQ4는 소스가 접지선(23)에 접속된다. 이들의 전원선(21 및 23)은 각각 전원 전환 회로(22 및 24)에 결합된다. 이들의 전원 전환 회로(22 및 24)는 내부 동작 지시 신호 φACT에 따라 이들의 전원선(21) 및 접지선(23) 상의 전압 PV 및 NV의 전압 레벨을 변경한다.
도 12는, 이 도 11에 도시된 반도체 장치의 동작을 나타내는 신호 파형도이다. 이하, 도 12를 참조하여 도 11에 도시된 반도체 장치의 동작에 대해 설명한다.
스탠바이 상태시에는 전원 전환 회로(22)는 전원선(21) 상의 전압 PV로서 접지 전압 GND를 전달하고, 또한 전원 전환 회로(24)는 접지선(23)에 전압 NV로서 전원 전압 Vcc를 전달한다. MIS 트랜지스터 PQl-PQ4는 그 소스가 접지 전압 GND를 받아, 각각의 게이트 전압에 관계없이 오프 상태가 된다. 또한, MIS 트랜지스터 NQ1-NQ4도 각각 소스에 전원 전압 Vcc를 받아, 각각의 게이트의 전압 레벨에 관계없이 오프 상태가 된다. 따라서, 이들의 MIS 트랜지스터 PQl-PQ4 및 NQ1-NQ4에서는 입력 신호 IN의 논리 레벨에 관계없이 게이트 터널 전류는 거의 생기지 않는다.
액티브 사이클이 시작되면, 전원 전환 회로(22)는 전원선(21) 상의 전압 PV로서 전원 전압 Vcc를 전달하고, 또한 전원 전환 회로(24)는 접지 전압 GND를 접지선(23) 상에 전압 NV로서 전달한다. 따라서, 이 상태에서는 MIS 트랜지스터 PQ1-PQ4 및 NQ1-NQ4는 각각 전원 전압 Vcc 및 접지 전압 GND를 양 동작 전원 전압으로 하는 CMOS 인버터 회로로서 동작하고, 입력 신호 IN에 따라 출력 신호 OUT를 생성한다. 이 때, MIS 트랜지스터 PQ1-PQ4 및 NQl-NQ4는 전부 게이트 절연막이 얇은 막 두께 Tox1이고, 고속 동작을 행할 수 있다.
이 도 11에 도시된 구성에서 스탠바이 상태시에 MOS 트랜지스터 PQ1-PQ4의 소스 전압을 접지 전압 레벨로 함으로써, 이들의 MIS 트랜지스터 PQl-PQ4의 기판 영역의 공핍층이 확대되며, 게이트 절연막에 인가되는 전계가 완화되어, 게이트 터널 전류를 억제할 수 있다. 따라서, 이들의 MIS 트랜지스터 PQl-PQ4는 모두 입력 신호 IN의 스탠바이 상태 시의 논리 레벨에 관계없이, 확실하게 그 게이트 터널 전류가 억제된다. 또한 MIS 트랜지스터 NQ1-NQ4에서도 소스가 전원 전압 Vcc 레벨일 때에는, 소스/기판이 깊은 역 바이어스이 되고, 공핍층이 확대되어, 따라서 이들의 MIS 트랜지스터 NQl-NQ4의 게이트 절연막에 인가되는 전계를 완화할 수 있고, 게이트 터널 전류를 억제할 수 있다.
MIS 트랜지스터 NQl-NQ4 및 PQ1-PQ4에서 게이트- 드레인 사이에 터널 전류가 흐를 가능성이 있지만, 이 게이트-드레인 사이의 터널 전류는, 또한 이들의 전원선(21) 및 접지선(23)의 전압 PV 및 NV를 각각 스탠바이 사이클시 접지 전압 GND 및 전원 전압 Vcc로 설정함으로써 억제할 수 있다. 또한, MIS 트랜지스터 PQ1-PQ4 및 NQ1-NQ4는 그 임계치 전압의 절대치가 증가하며, 오프 누설 전류도 저감되어, 스탠바이 상태의 소비 전류를 저감시킬 수 있다.
일반적으로, 게이트-소스 사이의 바이어스 상태를 통상 동작 시의 바이어스 상태보다도 깊은 역 바이어스 상태로 설정함으로써, 통상 동작 시에서 기판 바이어스를 깊게 한 상태와 등가인 상태가 실현되며, 따라서 공핍층을 넓히고, 또한 임계치 전압의 절대치를 크게 하여 게이트 터널 전류 및 오프 누설 전류를 저감시킬 수 있다.
또, 전원 전환 회로(22 및 24)는 단순히 내부 동작 지시 신호 φACT에 따라 전원 전압 Vcc 및 접지 전압 GND의 한쪽을 각각 전원선(21) 및 접지선(23)으로 전달하는 구성을 갖으면 좋다.
[변경 예2]
도 13은, 본 발명의 실시예3의 변경 예2의 구성을 개략적으로 나타내는 도면이다. 이 도 13에 도시된 구성에서는 전원선(21)에 대해 내부 동작 지시 신호 φACT에 응답하여 전원선(21)의 전압을 전환하는 전원 전환 회로(26)가 설치되고, 또한 접지선(23)에 대해서도 마찬가지로 내부 동작 지시 신호 φACT에 따라 접지선(23)의 전압 레벨을 전환하는 전원 전환 회로(28)가 설치된다. 전원 전환 회로(26)는 스탠바이 사이클시에는 전원 전압 Vcc보다도 낮은 전압 V1을 전원선(21)으로 전달하고, 액티브 사이클시(액티브 상태시)에는 전원선(21)에 전원 전압 Vcc를 전달한다. 전원 전환 회로(28)는 스탠바이 사이클시(스탠바이 상태시)에는 전압 V2를 접지선(23)으로 전달하고, 액티브 사이클시에는 접지 전압 GND를 접지선(23)으로 전달한다. 다른 구성은 도 11에 도시된 구성과 동일하며, 대응하는 부분에는 동일 참조 번호를 붙인다.
이 도 13에 도시된 구성에서는 전압 V1은 전원 전압 Vcc보다도 낮고, 또한 전압 V2는 접지 전압 GND보다도 높은 전압 레벨이다. 이들의 전압 V1 및 V2는 상호 같은 전압 레벨이라도 좋다.
이 도 13에 도시된 반도체 장치의 구성에서는 도 14의 신호 파형 도면에 도시된 바와 같이 스탠바이 상태시에는 전원선(21)의 전압 PV는 전원 전압 Vcc보다도 낮아지고, 또한 접지선(23)의 전압 NV도 접지 전압 GND보다도 높은 전압 V2로 설정된다. MIS 트랜지스터는 소스 전압이 변화한 경우, 그 게이트-소스 사이 전압이 낮아지기 때문에, 「기판 효과」와 동일한 효과가 나타나, 도 15에 도시된 바와 같이 기판 영역(웰 영역)에 공핍층이 확대되며, 앞의 웰 전위를 변경하는 것과 동일한 효과를 얻을 수 있다.
따라서, 특히 전압 V1 및 V2가 접지 전압 GND 및 전원 전압 Vcc와 다른 전압 레벨이라도 전압 V1 및 V2가 스탠바이 사이클시, MIS 트랜지스터 PQ1-PQ4 및 NQl-NQ4의 게이트-소스간 전압을 액티브 사이클시에 실현되는 바이어스 상태보다도 깊은 역 바이어스 상태로 설정하는 전압이면 마찬가지로 게이트 터널 전류는 억제할 수 있다.
따라서, 예를 들면 전압 V1이 마이너스 전압 VBB이고, 전압 V2가 고전압 VPP 이라도 동일한 효과를 얻을 수 있다. 전원 전환 회로(26 및 28)의 구성은 앞의 도 9 및 도 10에 도시된 구성과 동일한 구성을 이용할 수 있어, 전압 V1 및 V2의 극성/전압 레벨에 따라 적당한 레벨 시프터가 필요에 따라 이용되면 좋다.
이상과 같이, 본 발명의 실시예3에 따르면, 스탠바이 상태시에 기판 PN 접합을 액티브 사이클시보다도 깊은 역 바이어스 상태로 설정하고, 공핍층을 웰 영역(기판 영역)으로 넓힐 수 있으며, 따라서 게이트 절연막의 인가 전계를 완화할 수 있고, 터널 전류를 억제할 수 있다. 또한, 이 공핍층 용량에 따라 드레인 근방에 발생하는 전계가 완화되며, 따라서 게이트-드레인사이 전계도 완화되며, 게이트-드레인사이의 터널 전류도 억제할 수 있다.
또한, MIS 트랜지스터의 스탠바이 상태시에 공핍층을 넓히고, 등가적으로 임계치 전압의 절대치를 높여, 오프 누설 전류도 저감시킬 수 있다.
소위 LDD(라이트리·도핑된 드레인) 구조를 이용함으로써 드레인 전계를 완화할 수 있고, 따라서 게이트-드레인사이의 터널 전류도 억제할 수 있다.
또, 도 15에서는 전압 V1/V2와 전압 Vcc/GND사이에서 소스 전압을 전환하고있다. 전압 V1/V2 인가시에는 기판 영역 SUB에서 공핍층 DP이 넓어진다. 어떤 경우에도 소스 영역 SR과 기판 영역 SUB사이의 PN 접합의 역 바이어스가 깊어지고, 공핍층 DP이 넓어지기 때문이다.
[실시예4]
도 16은 본 발명의 실시예4에 따르는 반도체 장치의 구성을 개략적으로 나타내는 도면이다. 이 도 16에 도시된 구성에서는 입력 신호 IN의 스탠바이 사이클시의 논리 레벨은 L 레벨이고, 미리 정해져 있다. 이 도 16에서는 앞의 실시예3과 마찬가지로, 4단의 CMOS 인버터 회로를 나타낸다. 스탠바이 사이클시에 온 상태가 되는 P 채널 MIS 트랜지스터 PQ1 및 PQ3은 그 백 게이트(기판 영역)가 N 웰 바이어스 회로(15)로부터의 바이어스 전압 VWN을 받는 N 웰(5)에 형성된다. 또한, 스탠바이 사이클시에 온 상태가 되는 N 채널 MIS 트랜지스터 NQ2 및 NQ4도, P 웰 바이어스 회로(20)로부터의 웰 바이어스 전압 VWP를 받는 P 웰(6)에 백 게이트가 형성된다.
한편, 스탠바이 사이클시에 오프 상태가 되는 MIS 트랜지스터 PQ2, PQ4, NQ1 및 NQ3은 각각의 백 게이트가 각각의 소스에 접속된다. 즉, MIS 트랜지스터 PQ2 및 PQ4의 백 게이트가 전원 노드에 접속되고, MIS 트랜지스터 NQ1 및 NQ3의 소스는 접지 노드(2)에 접속된다. N 웰 바이어스 회로(15) 및 P 웰 바이어스 회로(20)는 앞의 도 9 및 도 10에 도시된 구성과 동일한 구성을 갖는다. 또한, 이들의 MIS 트랜지스터 PQ1-PQ4 및 NQ1-NQ4는 그 게이트 절연막은 충분히 얇아져 있다(막 두께 Tox1).
이어서, 이 도 16에 도시된 반도체 장치의 동작을 도 17에 도시된 신호 파형도를 참조하여 설명한다.
스탠바이 사이클시 또는 스탠바이 상태시에는 입력 신호 IN은 접지 전압 레벨의 L 레벨이고, 또한 N 웰(5)의 웰 바이어스 전압 VWN이 고전압 Vpp 레벨로 설정된다. P 웰(6)의 웰 바이어스 전압 VWP는 마이너스 전압 VBB로 설정된다. P 채널 MIS 트랜지스터 PQ1 및 PQ3은 각각의 게이트에 L 레벨의 신호를 받아도, 웰 바이어스 전압 VWN은 고전압 Vpp 레벨이고, MIS 트랜지스터 PQ1 및 PQ3의 채널 영역에서는 공핍층이 기판 영역(N 웰 영역)으로 넓어지고, 게이트 터널 전류는 충분히 억제된다. 또한, N 채널 MIS 트랜지스터 NQ2 및 NQ4도, P 웰(6)의 웰 바이어스 전압 VWP가 마이너스 전압 VBB 레벨이고, 이들의 MIS 트랜지스터 PQ2 및 NQ4도 채널 영역에서 공핍층이 넓어지고, 게이트 터널 전류는 생기지 않는다.
액티브 상태시에서는 N 웰(5)의 웰 바이어스 전압 VWN이 전원 전압 Vcc 레벨로 설정되고, 또한 P 웰(6)의 웰 바이어스 전압 VWP가 접지 전압 GND 레벨로 설정된다. 따라서, MIS 트랜지스터 PQ1-PQ4는, 동일 백 게이트 바이어스를 받아 동일 동작 조건으로 동작하고, 또한 MIS 트랜지스터 NQ1-NQ4도 백 게이트 바이어스가 동일하고 액티브 기간의 동작 시, 동일 동작 조건으로 고속으로 동작한다. 따라서, 액티브 상태시에는 입력 신호 IN에 따라 고속으로 출력 신호 OUT를 생성할 수 있다.
이 도 16에 도시된 구성에서 N 웰 바이어스 회로(15) 및 P 웰 바이어스 회로(20)는 도 5의 구성과 비교하여 반수의 MIS 트랜지스터의 웰 영역을 구동한다.따라서, 구동해야 할 웰 영역의 면적이 반감되고, 이들의 N 웰 바이어스 회로(15) 및 P 웰 바이어스 회로(20)가 구동하는 부하가 경감되어, 따라서 소비 전류가 저감된다.
[변경 예1]
도 18은, 본 발명의 실시예4의 변경 예1의 구성을 개략적으로 나타내는 도면이다. 도 18에서는 입력 신호 IN은 스탠바이시 L 레벨이다. 이 스탠바이 사이클시 온 상태가 되는 MIS 트랜지스터 PQ1 및 PQ3의 소스가 전원선(21)에 결합되고, 또한 스탠바이 사이클시 오프 상태가 되는 MOS 트랜지스터 PQ2 및 PQ4의 소스가 전원 노드(1)에 결합된다.
마찬가지로 스탠바이 사이클시 온 상태가 되는 MIS 트랜지스터 NQ2 및 NQ4의 소스가 접지선(23)에 접속되고, 스탠바이 사이클시 오프 상태가 되는 MIS 트랜지스터 NQ1 및 NQ3의 소스가 접지 노드(2)에 접속된다. 전원선(21)에는 전원 전환 회로(26)(또는 22)로부터의 전압 PV가 제공되며, 또한 접지선(23)에는 전원 전환 회로(28)(또는 24)로부터의 전압 NV가 제공된다. 전원 전환 회로(26)는 스탠바이 사이클시에는 전원선(21)에 전압 V1 (또는 접지 전압 GND)을 전압 PV로서 제공하고, 또한 전원 전환 회로(28)는 접지선(23)에 스탠바이 사이클시, 전압 V2(또는 전원 전압 Vcc)를 제공한다. 액티브 사이클시에 전원 전환 회로(26)(또는 22)는 전압 PV로서 전원 전압 Vcc를 제공하고, 또한 전원 전환 회로(28)(또는 24)는 액티브 사이클시, 접지선(23)에 전압 NV로서 접지 전압 GND를 제공한다. 이들의 전원 전환 회로(26(또는 22) 및 28 (또는 24))의 구성은, 도 13 및 도 11에 도시된 구성과동일하다. 이 MIS 트랜지스터 PQ1-PQ4 및 NQ1-NQ4는, 게이트 절연막의 막 두께 Tox1을 갖는다.
이 도 18에 도시된 구성에서 스탠바이 사이클시에는 온 상태가 되는 MIS 트랜지스터 PQ1 및 PQ3의 소스에, 액티브 사이클 시의 전원 전압 Vcc보다도 낮은 전압(접지 전압 또는 전압 V1)이 제공된다. 따라서, 이들의 MIS 트랜지스터 PQ1 및 PQ3이 오프 상태가 되고(공핍층의 확대), 게이트 터널 전류가 억제된다. 마찬가지로, MIS 트랜지스터 NQ2 및 NQ4도 스탠바이 사이클시에는 각각의 소스에 전원 전압 또는 전압 V2가 제공되어 오프 상태가 된다(공핍층의 확대). 따라서, 이들의 MIS 트랜지스터 NQ2 및 NQ4에서도 게이트 터널 전류를 충분히 억제할 수 있다.
액티브 사이클시에서는 전원 전환 회로(26)(또는 22)는 전압 PV로서 전원 전압 Vcc를 전원선(21)으로 공급하고, 또한 전원 전환 회로(28)(또는 24)는 전압 NV로서 접지 전압 GND를 접지선(23)으로 전달한다. 따라서, 이 상태에서는 MIS 트랜지스터 PQ1-PQ4 및 NQ1-NQ4가 동일 동작 조건으로 동작하고, 고속으로 입력 신호 IN에 따라 출력 신호 OUT를 변화시킨다.
이 도 18에 도시된 바와 같이, 스탠바이 사이클 시의 입력 신호 IN의 논리 레벨이 미리 정해져 있는 경우에는 온 상태가 되는 MIS 트랜지스터를 그 소스 바이어스를 깊게 하여, 오프 상태로 설정함으로써 스탠바이 상태시의 게이트 터널 전류를 충분히 억제할 수 있다.
[실시예5]
도 19는, 본 발명의 실시예5에 따르는 반도체 장치의 구성을 개략적으로 나타내는 도면이다. 이 도 19에서는 전원 전압 Vcc를 받는 주 전원선(30)에 스위칭 트랜지스터 SWa를 통해 부 전원선(32)이 접속된다. 스위칭 트랜지스터 SWa는 제어 클럭 신호 φ에 응답하여 스탠바이 사이클시 오프 상태가 되고, 액티브 사이클시에 온 상태가 된다. 또한, 접지 전압 GND(Vss)를 받는 주 접지선(34)이 설치되고, 이 주 접지선(34)은 부 접지선(36)에 스위칭 트랜지스터 SWb를 통해 접속된다. 스위칭 트랜지스터 SWb는 제어 클럭 신호 /φ에 응답하여 스위칭 트랜지스터 SWa와 마찬가지로 스탠바이 상태시에 오프 상태, 액티브 상태시에 온 상태가 된다.
이 주/부 전원선 및 주/부 접지선의 계층 전원 구성에 대해 논리 회로를 구성하는 CMOS 인버터 회로가 배치된다. 입력 신호 IN은, 스탠바이 상태시에는 논리 L 레벨로 고정된다. 입력 신호 IN을 예를 들면 4단의 CMOS 인버터 회로에서 받는다. 이들의 CMOS 인버터 회로는, P 채널 MIS 트랜지스터 PQa-PQd와, N 채널 MIS 트랜지스터 NQa-NQd를 포함한다. 스탠바이 상태시에 온 상태가 되는 MIS 트랜지스터 PQa 및 PQc는 그 게이트 절연막의 막 두께를 두껍게(깊이)(막 두께 Tox2) 설정하거나 또는 소스를 주 전원선(30)에 접속한다. 한편, 스탠바이 상태시에 오프 상태가 되는 MIS 트랜지스터 PQb 및 PQd는 그 게이트 절연막의 막 두께를 Tox1로 얇게 하고, 또한 소스를 부 전원선(32)으로 접속한다.
N 채널 MIS 트랜지스터에 대해서도 스탠바이 상태시 온 상태가 되는 MIS 트랜지스터 NQb 및 NQd는 그 게이트 절연막의 막 두께를 Tox2로 설정하고 또한 각각의 소스를 주 접지선(34)에 접속한다. 스탠바이 상태시에 오프 상태가 되는 MIS 트랜지스터 NQa 및 NQc는 게이트 절연막 막 두께가 Tox1로 설정되거나 또는 소스가부 접지선(36)에 접속된다.
막 두께 Tox2는 막 두께 Tox1보다도 크고, 따라서 MIS 트랜지스터 PQa 및 PQc는 MIS 트랜지스터 PQb 및 PQd보다도 게이트 터널 장벽이 크고, 또한 MIS 트랜지스터 NQb 및 NQd는 MIS 트랜지스터 NQa 및 NQc보다도 게이트 터널 장벽이 크다. 이어서, 도 19에 도시된 반도체 장치의 동작을 도 20에 도시된 신호 파형도를 참조하여 설명한다.
스탠바이 상태시에는 입력 신호 IN은 L 레벨로 설정되고, 또한 제어 클럭 신호 φ가 H 레벨(전원 전압 Vcc 레벨)이고, 또한 제어 클럭 신호 /φ가 접지 전압 GND 레벨의 L 레벨이다. 따라서 스위칭 트랜지스터 SWa 및 SWb가 오프 상태가 되고, 주 전원선(30)은 부 전원선(32)으로 분리되고, 또한 부 접지선(36)이 주 접지선(34)과 분리된다. 이 상태에서는 주 전원선(30)으로부터 부 전원선(32)으로 스위칭 트랜지스터 SWa를 통해 오프 누설 전류 Ioff가 흐르고, 또한 부 접지선(36)으로부터 주 접지선(34)으로, 스위칭 트랜지스터 SWb를 통해 오프 누설 전류 Ioff가 흐른다. CMOS 인버터 회로에서는 MIS 트랜지스터 PQa, PQc, NQb 및 NQd가 온 상태이다. 그러나, 이들의 온 상태의 MIS 트랜지스터 PQa, PQc, NQb, NQd는 게이트 절연막 막 두께가 Tox2이고 게이트 터널 전류는 충분히 억제된다. 한편, 오프 상태의 MIS 트랜지스터 PQb, PQd, NQa 및 NQc에서는 게이트 절연막 막 두께가 Tox1이지만, 각각 오프 상태(축적 상태)이고, 게이트 터널 전류는 거의 생기지 않는다. 이들의 MIS 트랜지스터 PQb, PQd, NQa 및 NQc에서는 오프 누설 전류가 드레인-소스 사이를 흐른다.
그러나, 이들의 오프 누설 전류는 스위칭 트랜지스터 SWa 및 SWb에 의해 억제되며, 부 전원선(32) 상의 전원 전압 Vccs는 이 오프 누설 전류 및 약간의 게이트 터널 전류에 의해 전원 전압 Vcc보다도 낮은 전압 레벨이 된다. 한편, 부 접지선(36) 상의 전압 Vsss는 오프 누설 전류/게이트 터널 전류에 의해 GND보다도 높은 전압 레벨이 된다. 이들의 전압 Vccs 및 Vsss는 스위칭 트랜지스터 SWa 및 SWb와, MIS 트랜지스터 PQa-PQd 및 NQa-NQd를 통해 흐르는 오프 누설 전류/게이트 터널 전류가 평형한 전압 레벨로 안정화된다.
따라서, 이 부 전원선(32) 상의 전압 Vccs가 전원 전압 Vcc보다도 낮고, 또한 부 접지선(36) 상의 전압 Vsss도 접지 전압 GND보다도 높은 전압 레벨이고, 스탠바이 상태시에 오프 상태가 되는 MIS 트랜지스터 PQb, PQd, NQa 및 NQc의 게이트-소스간 전압은 역 바이어스 상태가 되며, 충분히 소스-드레인 사이의 오프 누설 전류가 억제된다. 따라서, 게이트 터널 전류의 억제 및 소스-드레인 사이의 오프 누설 전류 양자를 확실하게 억제하여 스탠바이 상태의 소비 전류를 충분히 저감시킬 수 있다.
또한, 이 도 19에 도시된 반도체 장치의 구성에서는 온 상태가 되는 게이트 절연막 막 두께가 두꺼운 MIS 트랜지스터 PQa, PQc, NQb 및 NQd는 소스가 주 전원선(30) 및 주 접지선(34)에 각각 접속되어 있고, 각 CMOS 인버터 회로의 출력 전압 레벨은 전원 전압 Vcc 및 접지 전압 GND 레벨로 확정되어 있고, 부정 상태는 생기지 않는다. 따라서 스탠바이 상태로부터 액티브 상태로의 이행시, 고속으로 게이트 절연막의 막 두께가 얇은 MIS 트랜지스터에 의해 입력 신호 IN의 변화에 따라출력 신호 OUT를 논리 부정 상태를 생기게 하지 않고, 확실하게 확정 상태로 구동시킬 수 있다.
이 액티브 사이클 이행시에는 스위칭 트랜지스터 SWa 및 SWb가 온 상태가 되고, 그 큰 전류 구동력에 의해 주 전원선(30)으로부터 부 전원선(32)으로 전류를 공급하고, 전압 Vccs를 고속으로 전원 전압 Vcc 레벨로 복귀시키고, 또한 주 접지선(34)과 부 접지선(36)을 접속하여 전압 Vsss를 접지 전압 GND 레벨로 고속으로 복귀시킬 수 있고, 고속으로 액티브 사이클시 동작하여 입력 신호 IN의 변화에 따라 출력 신호 OUT를 확정 상태로 구동할 수 있다.
스위칭 트랜지스터 SWa 및 SWb는 오프 상태의 오프 누설 전류 및 게이트 터널 전류를 가능한 한 작게 하기 때문에 그 임계치 전압의 절대치가 커지고 또한 게이트 터널 장벽이 높아진다. 단, 온 상태시의 전류 구동력은 이 CMOS 인버터 회로를 고속으로 구동하기 때문에 충분히 커진다.
도 21a-도 21c는 스위칭 트랜지스터 SWa 및 SWb의 구성의 일례를 나타내는 도면이다. 도 21a에서는, 소스 영역 S와 드레인 영역 D사이의 채널 영역의 불순물 농도를 높이기 위해 채널 불순물 도핑을 고농도로 설정하고, 임계치 전압의 절대치 Vth를 높힌다.
도 21b의 구성에서는 스위칭 트랜지스터 SW(SWa, SWb)에서 게이트 G 하의 절연막의 막 두께를 막 두께 Tox3으로 두껍게 설정한다. 이 게이트 절연막 막 두께 Tox3은 막 두께 Tox2 이상의 막 두께이다. 이에 따라, 스위칭 트랜지스터 SWa, SWb의 임계치 전압의 절대치를 크게 하고, 또한 게이트 터널 장벽을 높힌다.
또한, 도 21c에 도시된 바와 같이 기판 영역(웰 영역)으로 인가되는 바이어스 전압 Vbias를 다른 MIS 트랜지스터보다도 깊게 하고, 임계치 전압의 절대치를 크게 하고, 또한 게이트 터널 장벽을 높힌다. 이들의 도 21a-도 21c의 모든 구성이 이용되어도 좋고, 스위칭 트랜지스터 SWa 및 SWb의 임계치 전압의 절대치 Vth가 높아지고, 오프 누설 전류/게이트 터널 전류가 충분히 억제되면 좋다.
스탠바이 사이클로부터 액티브 사이클로의 이행시에는 게이트 절연막 막 두께가 얇은 MIS 트랜지스터가 오프 상태로부터 온 상태로 고속으로 이행하고, 각 CMOS 인버터 회로의 출력 신호를 변화시키기 때문에, 예를 들면 다이내믹형 반도체 기억 장치(DRAM 등)에서의 액세스 시간의 증대 등의 문제는 생기지 않는다.
이상과 같이, 본 발명의 실시예5에 따르면 계층 전원 구성을 이용하고, 또한 스탠바이 상태시에 온 상태가 되는 MIS 트랜지스터는 게이트 절연막 막 두께를 두껍게 하고 또한 그 소스를 주 전원선/주 접지선에 접속함과 함께 스탠바이 상태시(스탠바이 사이클시) 오프 상태가 되는 MIS 트랜지스터의 게이트 절연막을 얇게 하고 또한 그 소스를 부 전원선/부 접지선에 접속하고 있어, 스탠바이 상태 시의 오프 누설 전류/게이트 터널 전류를 충분히 억제할 수 있고 스탠바이 시의 소비 전류를 저감시킬 수 있다. 또한 액세스 사이클 이행시에는 게이트 절연막 막 두께가 얇은 MIS 트랜지스터가 오프 상태로부터 온 상태로 이행하고, 또한 스탠바이 상태시에 각 회로의 출력 신호 전압 레벨은 확정 상태에 있고, 출력 신호가 불확정 상태를 거치지 않고 고속으로 확정 상태로 구동되며, 고속으로 출력 신호를 입력 신호에 따라 변화시킬 수 있어 액티브 사이클 시의 고속 동작성은 충분히 보증된다.
[실시예6]
도 22는, 본 발명의 실시예6에 따르는 반도체 장치의 구성을 개략적으로 나타내는 도면이다. 이 도 22에 도시된 반도체 장치에서도 계층 전원 구성이 이용되며, 주 전원선(30), 부 전원선(32), 부 접지선(36) 및 주 접지선(34)이 배치된다. 이들의 계층 전원상의 전압을 동작 전원 전압으로서 논리 회로(40)가 입력 신호 IN에 소정의 처리를 실시하여 출력 신호 OUT를 생성한다. 입력 신호 IN은 스탠바이 상태시에는 L 레벨이다. 따라서 논리 회로(40)에서는 앞의 도 19에 도시된 구성과 마찬가지로 스탠바이 상태시에 온 상태가 되는 MIS 트랜지스터 PQa 및 PQc는 그 게이트 절연막 막 두께가 두껍게 되고(막 두께 Tox2), 또한 주 전원선(30)에 각각의 소스가 접속되고, 또한 MIS 트랜지스터 NQb 및 NQd에서 그 게이트 절연막이 두꺼워지고, 주 접지선(34)에 각각의 소스가 접속된다. 스탠바이 상태시에 오프 상태가 되어 오프 누설 전류를 생기게 할 가능성이 있는 MIS 트랜지스터 PQb 및 PQd 및 NQa 및 NQc에 대해서는 각각의 게이트 절연막은 실리콘 산화막의 막 두께 3㎚에 상당하는 막 두께 Tox1로 얇아지고, 고속 동작성을 보증한다. 이들의 MIS 트랜지스터 PQb 및 PQd는 각각의 소스가 부 전원선(32)에 접속되고, 또한 MIS 트랜지스터 NQa 및 NQc는 각각의 소스가 부 접지선(36)에 접속된다.
부 전원선(32)은 스위칭 트랜지스터 SWa를 통해 주 전원선(30)에 접속되고, 또한 부 접지선(36)은 스위칭 트랜지스터 SWb를 통해 주 접지선(34)에 접속된다. 이들의 구성은, 도 19에 도시된 구성과 동일하다. 이 도 22에 도시된 실시예6에 따르는 반도체 장치는 또한 이 논리 회로(40) 및 스위칭 트랜지스터 SWa 및 SWb의 복제 회로를 포함하고, 스탠바이 상태시 제어 클럭 신호 φ 및 /φ에 따라 부 전원선(32) 및 부 접지선(36)의 전압 레벨을 소정 전압 레벨로 구동하는 전압 조절 회로(42)가 설치된다.
이 전압 조절 회로(42)는 그 구성은 나중에 상세히 설명하겠지만 스탠바이 상태시에 부 전원선(32) 및 부 접지선(36)의 평형 상태의 전압을 생성하고, 스탠바이 상태 이행시에 고속으로 부 전원선(32) 및 부 접지선(36)의 전압 레벨을 안정 상태로 구동한다. 따라서, 액티브 사이클 이행시에 부 전원선(32) 및 부 접지선(36)의 전압 레벨이 스탠바이 사이클 시간이 불충분하고 불안정한 상태가 되는 것을 방지할 수 있고, 따라서 액티브 사이클 개시 후 고속으로 내부 동작을 개시시킬 수 있다.
도 23에 도시된 바와 같이 액티브 사이클시에는 스위칭 트랜지스터 SWa 및 SWb는 모두 온 상태이고, 부 전원선(32) 상의 전압 Vccs는 전원 전압 Vcc 레벨에 있고, 또한 부 접지선(36) 상의 전압 Vsss가 접지 전압 Vss의 레벨에 있다.
도 23에서, 시각 t0에서 스탠바이 사이클에 들어가면, 스위칭 트랜지스터 SWa 및 SWb는 모두 오프 상태가 된다. 스위칭 트랜지스터 SWa 및 SWb에는 오프 누설 전류가 흐른다. 한편, 논리 회로(40)에서는 MIS 트랜지스터 PQb 및 PQd의 오프 누설 전류(및 터널 누설 전류)에 의해 부 전원선(32)의 전류를 소비한다. 따라서, 이 부 전원선(32) 상의 전압 Vccs는 스위칭 트랜지스터 SWa가 공급하는 누설 전류(오프 누설 전류 및 게이트 터널 전류)와, 이들의 MIS 트랜지스터 PQb 및 PQd를 흐르는 누설 전류가 평형한 상태의 전압 레벨로 완만히 변화한다. 마찬가지로 부 접지선(36)에서도 전압 Vsss는 MIS 트랜지스터 NQa 및 NQc를 흐르는 누설 전류와, 스위칭 트랜지스터 SWb를 흐르는 누설 전류가 균형이 잡힌 상태의 전압 레벨로 이행한다. 이 전압 Vccs 및 Vsss의 평형 전압 Vce 및 Vse로의 이행에는 누설 전류를 위해 장시간을 필요로 하며, 시각 t1에서 이들의 전압 Vccs 및 Vsss가 평형 전압 Vce 및 Vse로 각각 도달한다.
스탠바이 사이클로부터 액티브 사이클 이행시에 비교적 큰 전류 구동 능력을 갖는 스위칭 트랜지스터 SWa 및 SWb에 의해 부 전원선(32) 및 부 접지선(36)의 전압은 각각 전원 전압 Vcc 및 접지 전압 Vss로 복귀한다. 그러나, 스탠바이 사이클에 들어가 시각 t1 전에 다시 액티브 사이클이 시작되었을 때 이 액티브 사이클 이행 시의 부 전원선(32) 및 부 접지선(36)의 전압 Vccs 및 Vsss의 전압 레벨이 과도 상태 시의 전압 레벨로 액티브 사이클 이행 시의 출발 전압 레벨이 다른데, 따라서 부 전원선 및 부 접지선의 전압 레벨의 회복에 필요한 시간이 전압 Vccs 및 Vsss의 전압 레벨에 따라 다르다. 따라서, 액티브 사이클 이행 후 부 전원선(32) 상의 전압 Vccs 및 부 접지선(36) 상의 전압 Vsss가 확정 상태가 되는 시간이 변동되며, 트랜지스터의 동작 속도가 달라 내부의 동작 타이밍의 어긋남에 의해 오동작이 생길 가능성이 있다.
그래서, 도 22에 도시된 바와 같이 전압 조절 회로(42)에 의해 항상 평형 전압 Vce 및 Vse를 생성하고, 강제적으로 이들의 부 전원선(32) 및 부 접지선(36)의 전압을 스탠바이 사이클 이행 후 단시간에 평형 전압 Vce 및 Vse로 구동한다. 이에 따라, 스탠바이 사이클 이행 후 전압 Vccs 및 Vsss가 평형 상태에 도달하는 시간 Tt가 등가적으로 단축되며, 액티브 사이클 이행 시의 전압 Vccs 및 Vsss의 출발 전압 레벨을 동일하게 할 수 있으며, 액티브 사이클 이행 시의 전원 전압의 회복 시간의 변동을 없애고, 정확하고 안정된 내부 회로 동작을 보증한다.
도 24는, 도 22에 도시된 전압 조절 회로(42)의 구성을 나타내는 도면이다. 도 24에서, 전압 조절 회로(42)는 평형 전압 Vce 및 Vse를 생성하는 복제 회로(42a)와 복제 회로(42a)로부터의 평형 전압 Vce에 대응하는 기준 전압 Vref1과 노드(42h)의 전압을 차동 증폭하는 차동 증폭기(42b)와, 복제 회로(42a)로부터의 평형 전압 Vse에 상당하는 기준 전압 Vref2와 노드(42i)의 전압을 차동 증폭하는 차동 증폭기(42c)와, 제어 클럭 신호 φ 및 /φ에 응답하여 스탠바이 사이클시 온 상태가 되고, 노드(42h) 상의 전압을 부 전원선(32) 상으로 전달하는 트랜스미션 게이트(42d)와, 제어 클럭 신호 φ 및 /φ에 응답하여 트랜스미션 게이트(42d)와 동상으로 도통하고, 노드(42i) 상의 전압을 부 접지선(36) 상으로 전달하는 트랜스미션 게이트(42e)를 포함한다.
차동 증폭기(42b)는, 복제 회로(42a)의 출력 노드(42f) 상의 기준 전압 Vref1과, 노드(42h) 상의 전압을 차동 증폭하여 그 차동 증폭 결과를 노드(42h)로 전달하고 있다. 따라서, 노드(42h)에는 기준 전압 Vref1과 동일 전압 레벨의 평형 전압 Vce가 생성된다.
차동 증폭기(42c)도 마찬가지로 복제 회로(42a)의 출력 노드(42g) 상의 기준 전압 Vref2와 노드(42i)의 전압을 차동 증폭하여 노드(42i)에 차동 증폭 결과를 전달하고 있다. 따라서, 이 노드(42i) 상의 전압도 기준 전압 Vref2와 동일 전압 레벨이 되고, 노드(42i)에 평형 전압 Vse가 생성된다.
복제 회로(42a)는 전원 노드(1)와 노드(42f) 사이에 접속되거나 또는 그 게이트가 전원 노드(1)에 접속되는 P 채널 MIS 트랜지스터 SW1r과, 노드(42g)와 접지 노드(2)사이에 접속되거나 또는 그 게이트가 접지 노드(2)에 접속되는 N 채널 MIS 트랜지스터 SW2r과, 전원 노드(1)와 노드(42g)사이에 접속되거나 각각의 게이트가 접지 노드(2)에 접속되는 P 채널 MIS 트랜지스터 RP1 및 N 채널 MIS 트랜지스터 RN1과, 노드(42f)와 접지 노드(2)사이에 접속되거나 또는 각각의 게이트가 MIS 트랜지스터 RP1 및 RN1의 드레인에 접속되는 P 채널 MIS 트랜지스터 RP2 및 N 채널 MIS 트랜지스터 RN2를 포함한다. MIS 트랜지스터 RP1 및 RN2의 게이트 절연막 막 두께는 두껍게, 막 두께 Tox2로 설정되고, 또한 MIS 트랜지스터 RN1 및 RP2의 게이트 절연막 막 두께는 Tox1이다.
이 복제 회로(42a)는 도 22에 도시된 논리 회로(40) 및 스위칭 트랜지스터 SWa 및 SWb의 모의 회로이다. 즉, MIS 트랜지스터 RP1은 도 22에 도시된 MIS 트랜지스터 PQa 및 PQc를 대표하고, MIS 트랜지스터 RP2는 그 도 22에 도시된 부 전원선(32)에 접속되는 MIS 트랜지스터 PQb 및 PQd를 대표한다. 또한 MIS 트랜지스터 RN1은 도 22에 도시된 MIS 트랜지스터 NQa 및 NQc를 대표하고, MIS 트랜지스터 RN2는 도 22에 도시된 MIS 트랜지스터 NQb 및 NQd를 대표한다. 또한 MIS 트랜지스터 SWlr 및 SW2r은 도 22에 도시된 스위칭 트랜지스터 SWa 및 SWb를 대표한다.
이 복제 회로(42a)와 도 22에 도시된 논리 회로(40)에서 MIS 트랜지스터 SW1r과 MIS 트랜지스터 RP2사이즈(게이트 폭/게이트 길이의 비)는 스위칭 트랜지스터 SWa와 MIS 트랜지스터 PQb 및 PQd의 합계 사이즈의 비와 같아지도록 설정된다. 여기서, MIS 트랜지스터 PQb 및 PQd의 합계 사이즈는 그 전류 구동 능력의 합계치이고, 채널 폭과 채널 길이의 비의 합계를 나타낸다. 마찬가지로 MIS 트랜지스터 SW2r과 MIS 트랜지스터 RN1사이즈비(채널 폭과 채널 길이의 비)가 도 22에 도시된 스위칭 트랜지스터 SWb와 MIS 트랜지스터 NQa 및 NQc의 합계 사이즈(합계 전류 구동력이고, 채널 폭과 채널 길이의 비의 합계)의 비와 같아지도록 설정된다. MIS 트랜지스터 RP1 및 RN2는 이 복제 회로(42a)의 비로 MIS 트랜지스터 PQa 및 PQc의 합계 사이즈를 축소한 것에 대응하고, 또한 MIS 트랜지스터 RN2는 도 22에 도시된 MIS 트랜지스터 NQb 및 NQd의 합계 사이즈를 비례 축소한 것에 대응한다.
이 복제 회로(42a)에서는 부 전원선(32) 및 부 접지선(36)에 스탠바이 상태시에 흐르는 전류를 모의하도록 각 구성 요소사이즈가 정해지고 이 정해진 사이즈에 따라 어떤 비례 축소비에 따라 구성 요소가 축소된다. 스탠바이 사이클시에 입력 신호 IN(도 22 참조)는 L 레벨이고, 따라서 도 24의 복제 회로(42a)는 이 스탠바이 사이클시 논리 회로(40)를 흐르는 스탠바이 전류 및 부 전원선(32) 및 부 접지선(36)의 전압을 시뮬레이트하고 있다.
복제 회로(42a)에서 노드(42f)의 전압 Vref1은 MIS 트랜지스터 SW1r로부터 공급되는 오프 누설 전류 Ioffc와 이 MIS 트랜지스터 SW1r의 게이트-드레인 사이의 게이트 터널 전류의 합과, MIS 트랜지스터 RP2를 흐르는 오프 누설 전류 Ioff1 및 게이트 터널 전류에 따라 결정된다. MIS 트랜지스터 SW1r의 게이트-드레인사이의 게이트 터널 전류는 이 MIS 트랜지스터 SW1r이 오프 상태이고, 오프 누설 전류 Ioffc에 비교하여 충분히 작다. 따라서, 이 노드(42f)의 전압 Vref1은 근사적으로 MIS 트랜지스터 SWlr의 오프 누설 전류 Ioffc와 MIS 트랜지스터 RP2의 오프 누설 전류 Ioff1이 평형한 전압 레벨이다. 즉, 기준 전압 Vref1은 도 22의 논리 회로(40)의 MIS 트랜지스터 PQb 및 PQd를 흐르는 오프 누설 전류의 합과 스위칭 트랜지스터 SWa를 흐르는 오프 누설 전류가 평형한 전압 Vccs의 전압 레벨과 동일하다.
또한, 기준 전압 Vref2에 대해서도 MIS 트랜지스터 SW2r의 게이트 터널 전류는 무시하면, MIS 트랜지스터 RN1 및 SW2r의 오프 누설 전류 Ioff2 및 Ioffs가 평형한 전압 레벨로 유지된다. 오프 누설 전류 Ioff2 및 Ioffs는 도 22의 MIS 트랜지스터 NQa 및 NQc을 흐르는 오프 누설 전류와 스위칭 트랜지스터 SWb를 흐르는 오프 누설 전류와 각각 등가이다. 따라서, 이 기준 전압 Vref2는 스탠바이 사이클시에 부 접지선(36) 상의 전압 Vsss가 평형한 전압 레벨과 같다.
기준 전압 Vref1 및 Vref2를 차동 증폭기(42b 및 42c)에서 받아, 이 기준 전압 Vref1 및 Vref2와 같은 평형 전압 Vce 및 Vse를 내부 노드(42h 및 42i)로 생성한다. 스탠바이 사이클시에는 트랜스미션 게이트(42d 및 42e)가 온 상태가 되고, 따라서 부 전원선(32) 및 부 접지선(36)이 각각 차동 증폭기(42b 및 42c)에 의해 구동되며, 이들의 부 전원선(32) 및 부 접지선(36)의 전압이 고속으로 평형 전압 Vce 및 Vse의 전압 레벨로 구동된다.
따라서, 도 23에 도시된 바와 같이 액티브 사이클로부터 스탠바이 사이클 이행시에 이 전압 조절 회로(42)에 의해 고속으로 부 전원선(32) 및 부 접지선(36)을평형 전압 Vce 및 Vse의 전압 레벨로 구동할 수 있다. 따라서, 스탠바이 사이클로부터 액티브 사이클로의 이행시에 이들의 부 전원선(32) 및 부 접지선(36)의 전압 레벨이 과도 상태로부터 변화하는 것을 방지할 수 있고, 액티브 사이클 이행시, 정확하고 빠른 타이밍으로 내부 회로를 동작시킬 수 있다.
전압 조절 회로(42)는 스위칭 트랜지스터 SWa 및 SWb 및 논리 회로(40)와 동일 제조 프로세스로 형성되어 있다. 따라서, 이 전압 조절 회로(42)는 이 실 회로에 대한 전원 전압 Vcc의 변동 및 온도의 변화도 모니터할 수 있고,이들의 전원 전압 및 동작 온도의 변화에 적응한 평형 전압 Vce 및 Vse를 생성할 수 있고, 동작 환경의 변동에 상관없이 안정되고 정확하게 평형 전압 Vce 및 Vse를 생성하여 부 전원선(32) 및 부 접지선(36) 상으로 전달할 수 있다.
또한, 복제 회로(42a)를 이용함으로써, 오프 상태의 MIS 트랜지스터를 흐르는 게이트 터널 전류(게이트-드레인사이 전류) 및 온 상태의 MIS 트랜지스터를 통해 흐르는 게이트 터널 전류의 영향도 확실하게 재현할 수 있고, 이들의 게이트 터널 전류와 오프 누설 전류에 기인하는 누설 전류의 영향을 정확하게 모니터하여, 기준 전압 Vref1 및 Vref2를 생성할 수 있다.
[변경 예1]
도 25a는, 본 발명의 실시예6의 변경 예1의 구성을 개략적으로 나타내는 도면이다. 도 25a에서, 주 전원선(30)에 대해 복수의 부 전원선(32-1∼32-n)이 설치된다. 이들의 부 전원선(32-1∼32-n)은, 각각 P 채널 MIS 트랜지스터로 구성되는 스위칭 트랜지스터 SWC-1∼SWC-n을 통해 주 전원선(30)에 결합된다.
또한 주 접지선(34)에 대해 부 접지선(36-1∼36-n)이 설치된다. 이들의 부 접지선(36-1∼36-n)은 각각 N 채널 MIS 트랜지스터로 구성되는 스위칭 트랜지스터 SWS-1∼SWS-n을 통해 주 접지선(34)에 결합된다. 부 전원선(32-i)과 부 접지선(36-i)에 대해 CMOS 논리 회로(40-i)가 설치된다(i=1-n 중 어느 하나).
스위칭 트랜지스터 SWC-1∼SWC-n 및 SWS-1∼SWS-n은 각각 대응하는 CMOS 논리 회로(40-1∼40-n)의 부 전원선(32-1∼32-n)에 접속되는 MIS 트랜지스터 및 부 접지선(36-1∼36-n)에 접속되는 MIS 트랜지스터 사이즈에 따라 그 사이즈(채널 폭과 채널 길이의 비)가 설정된다. CMOS 논리 회로(40-1∼40-n) 각각은, 각각 입력 신호 INl-INn의 스탠바이 사이클시의 논리 레벨에 따라 부 전원선, 주 전원선, 부 접지선 및 주 접지선에 대한 MIS 트랜지스터의 접속이 결정된다.
스위칭 트랜지스터 SWC-1∼SWC-n 및 SWS-1∼SWS-n 사이즈를 개개로 대응하는 CMOS 논리 회로(40-1∼40-n)의 구성에 따라 조절함으로써, 스탠바이 사이클시의 부 전원선(32-1∼32-n)의 전압 Vccs1-Vccsn을 평형 전압 Vce에 일치시키고, 또한 부 접지선(36-1∼36-n)의 전압 Vss1-Vssn을 스탠바이 사이클시 동일한 전압 Vse의 전압 레벨에 일치시킨다.
따라서, 도 25b에 도시된 바와 같이 액티브 사이클시에 이들의 부 전원선(32-1∼32-n)의 전압이 전압 Vcc 레벨이고, 또한 부 접지선(36-1∼36-n)의 전압 Vss1-Vssn이 액티브 사이클시 접지 전압 Vss이었을 때, 스탠바이 사이클에 들어가고, 제어 클럭 신호 φ가 H 레벨, 상보의 제어 클럭 신호 /φ가 L 레벨이 되고, 스위칭 트랜지스터 SWC-1∼SWC-n 및 SWS-1∼SWS-n이 오프 상태가 되었을 때, 게이트 터널 전류 및 오프 누설 전류에 의해 이들의 부 전원선(32-1∼32-n) 및 부 접지선(36-1∼36-n)의 전압이 모두 동일 평형 전압 Vce 및 Vse로 도달한다.
스탠바이 사이클로부터 액티브 사이클 이행시, 부 전원선(32-1∼32-n) 및 부 접지선(36-1∼36-n)의 전압 레벨이 전부 동일하고, 이들의 CMOS 논리 회로(40-1∼40-n)를 액티브 사이클시 동일 타이밍으로 동작시켜도, 전원 전압 및 접지 전압의 회복 시간은 이들의 CMOS 논리 회로(40-1∼40-n)에서 동일하고, 불안정한 신호에 의한 타이밍 미스매치에 따른 오동작이 발생하는 것을 방지할 수 있다.
도 26은, 도 25a에 도시된 CMOS 논리 회로(40-i)(i=1-n)의 구성의 일례를 나타내는 도면이다. 도 26에서, 이 CMOS 논리 회로(40-i)는 P 채널 MIS 트랜지스터 PQ1-PQ4와, 이들의 MIS 트랜지스터 PQ1-PQ4와 직렬로 접속되는 N 채널 MIS 트랜지스터 NQ1-NQ4를 포함한다.
스탠바이 사이클시에 입력 신호 IN이 L레벨이고, MIS 트랜지스터 PQ1 및 PQ3은 소스가 주 전원선(30)에 접속되고, MIS 트랜지스터 PQ2 및 PQ4는 소스가 부 전원선(32-i)에 접속된다. 마찬가지로 MIS 트랜지스터 NQ1 및 NQ3은 소스가 부 접지선(36-i)에 접속되고, MIS 트랜지스터 NQ2 및 NQ4는 각각의 소스가 주 접지선(34)에 접속된다. MIS 트랜지스터 NQ1, NQ3 및 PQ2 및 PQ4는 스탠바이 사이클시 오프 상태가 되기 때문에, 그 게이트 절연막은 얇아지고(막 두께 Tox1), 한편 스탠바이 사이클시에 온 상태가 되는 MIS 트랜지스터 PQ1, PQ3, NQ2 및 NQ4의 게이트 절연막의 막 두께가 막 두께 Tox2로 두꺼워진다.
부 전원선(32-i)과 주 전원선(30)사이의 스위칭 트랜지스터 SWC-i는 오프 누설 전류/게이트 터널 전류가 스탠바이 사이클시 MIS 트랜지스터 PQ2 및 PQ4를 통해 흐르는 누설 전류(오프 누설 전류와 게이트 터널 전류의 합)와 평형하도록 그 사이즈(채널 폭과 채널 길이의 비)가 설정된다. 또한 스위칭 트랜지스터 SWS-i가 스탠바이 사이클시 MIS 트랜지스터 NQ1 및 NQ3을 통해 흐르는 누설 전류와 그 오프 누설 전류 및 게이트 터널 전류가 평형하도록 사이즈(채널 폭과 채널 길이의 비 : W/L)가 설정된다.
스탠바이 사이클시에는 MIS 트랜지스터 PQ1 및 PQ3은 온 상태이다. 그러나, 게이트 절연막 막 두께가 Tox2이고, 게이트 터널 전류는 거의 억제된다. 게이트 절연막이 얇은 MIS 트랜지스터 PQ2 및 PQ4에서는 스탠바이 사이클시 오프 상태이고, 오프 누설 전류가 도 26의 화살표로 나타낸 바와 같이 드레인-소스 사이에 흐른다. 이 때 또한, 게이트 터널 전류가 게이트-드레인 사이에 흐른다. 그러나, MIS 트랜지스터 PQ2 및 PQ4는 스탠바이 사이클시 오프 상태이고, 이 게이트 터널 전류는 매우 작다. MIS 트랜지스터 NQ1 및 NQ3에서는 게이트 터널 전류가 드레인으로부터 게이트로 흐르고, 또한 드레인-소스 사이에 오프 누설 전류가 흐른다. 이들의 MIS 트랜지스터 NQ1 및 NQ3의 게이트 터널 전류는 충분히 작은 값이다. 또한 이 게이트 터널 전류는 부 접지선(36-i)의 전류에는 거의 영향을 미치게 하지 않는다. 따라서, 거의 오프 누설 전류의 팩터만을 고려하여 스위칭 트랜지스터 SWC-i 및 SWS-i 사이즈를 조절함으로써 부 전원선(32-i) 및 부 접지선(36-i)의 스탠바이 사이클시의 전압을 소정의 전압 레벨로 설정할 수 있다. 이 사이즈 조절시에는 서브 임계 전류를 구하는 식을 이용하여 MIS 트랜지스터 PQ2 및 PQ4의 오프 누설 전류의 합이 스위칭 트랜지스터 SWC-i를 통해 흐르는 오프 누설 전류가 같아지도록 스위칭 트랜지스터 SWC-i사이즈가 구해진다(스탠바이 사이클시의 전압 Vccs의 전압 레벨이 소정의 평형치에 도달함). 스위칭 트랜지스터 SWS-i에 대해서도 마찬가지다.
[변경 예2]
도 27은, 본 발명의 실시예6의 변경 예2의 구성을 개략적으로 나타내는 도면이다. 도 27에서는, CMOS 논리 회로(40-1∼40-n)의 전원 계통(부 전원선 및 부 접지선)에 대해 공통으로 전압 조절 회로(52)가 설치된다. CMOS 논리 회로(40-1∼40-n) 및 스위칭 트랜지스터 SWC-1∼SWC-n 및 SWS-1∼SWS-n은 도 25a에 도시된 구성과 동일하다. 따라서, 스탠바이 사이클시에는 이들의 부 전원선(32-1∼32-n)의 전압이 평형 전압 Vce와 동일해지도록 스위칭 트랜지스터 SWC-1∼SWC-n 사이즈(채널 폭과 채널 길이의 비)가 조절되고, 또한 부 접지선(36-1∼36-n)의 전압이 평형 전압 Vse가 되도록, 이들의 스위칭 트랜지스터 SWS-1∼SWS-n 사이즈가 조절된다. 이들의 구성은 도 25a에 도시된 구성과 동일하다.
부 전원선(32-1∼32-n) 및 부 접지선(36-1∼36-n)에 공통으로 전압 조절 회로(52)가 설치된다. 이 전압 조절 회로(52)는, 하나의 CMOS 논리 회로 및 대응하는 스위칭 트랜지스터 SWC 및 SWS 에 대한 복제 회로를 포함하고, 스탠바이 사이클 시의 평형 전압 Vce 및 Vse를 생성한다. 이 전압 조절 회로(52)의 구성은 앞의 도 24에 도시된 구성과 동일하고, 평형 전압 Vce 및 Vse를 복제 회로의 누설 전류에 기초하여 생성한다.
제어 클럭 신호 /φ에 응답하여 스탠바이 사이클시 도통하는 트랜스퍼 게이트 (또는 트랜스미션 게이트) PX1-PXn을 통해 전압 조절 회로(52)의 출력 전압 Vce가 부 전원선(32-1∼32-n)으로 전달된다. 또한, 이 전압 조절 회로(52)로부터의 평형 전압 Vse는 제어 클럭 신호 φ에 응답하여 스탠바이 사이클시 도통하는 트랜스퍼 게이트(또는 트랜스미션 게이트) NX1-NXn을 통해 부 접지선(36-1∼36-n)으로 전달된다. 도 27에서는, 트랜스퍼 게이트 PX1-PXn을, P 채널 MIS 트랜지스터로 도시하고, 트랜스퍼 게이트 NX1-NXn을 N 채널 MIS 트랜지스터로 도시한다. 이들의 트랜스퍼 게이트 PX1-PXn 및 NX1-NXn은, CMOS 트랜스미션 게이트로 구성되어도 좋다.
부 전원선(32-1∼32-n)의 스탠바이 사이클 시의 평형 전압은 동일해지도록 스위칭 트랜지스터 SWC-1∼SWC-n 사이즈가 조절되고, 또한 부 접지선(36-1∼36-n)의 스탠바이 사이클 시의 평형 전압이 동일해지도록 스위칭 트랜지스터 SWS-1∼SWS-n 사이즈가 조절되고 있다. 따라서, 스탠바이 사이클시에 최종적으로 도달하는 부 전원선(32-1∼32-n)의 전압 및 부 접지선(36-1∼36-n)의 전압은 모두 동일하다. 따라서, 스탠바이 사이클시 하나의 전압 조절 회로(52)로부터의 평형 전압 Vce를 트랜스퍼 게이트 PX1-PXn을 통해 부 전원선(32-1∼32-n)으로 전달하고, 또한 트랜스퍼 게이트 NX1∼NXn을 통해 부 접지선(36-1∼36-n)으로 전달함으로써 이들의 부 전원선(32-1∼32-n)의 전압을 고속으로 평형 전압 Vce 레벨로 구동할 수 있고, 또한 부 접지선(36-1∼36-n)의 전압도 스탠바이 사이클시, 고속으로 평형 전압 Vse로 구동할 수 있다.
따라서, 스탠바이 사이클로부터 액티브 사이클 이행시 이들의 부 전원선(32-1∼32-n)의 전압 레벨이 전부 동일하고, 또한 부 접지선(36-1∼36-n)의 스탠바이 사이클로부터 액티브 사이클 이행 시의 전압 레벨을 전부 동일하게 할 수 있으며, 스탠바이 사이클의 시간 길이에 기인한 이들의 부 전원선(32-1∼32-n)의 전압 레벨의 변동 및 부 접지선(36-1∼36-n)의 전압 레벨의 변동을 방지할 수 있고, 액티브 사이클 이행 후 빠른 타이밍으로 이들의 CMOS 논리 회로(40-1∼40-n)의 동작 전원 전압을 안정화시킬 수 있으며, 내부 회로의 동작의 안정성을 보증할 수 있다.
[변경 예3]
도 28은 본 발명의 실시예6의 변경 예3의 구성을 개략적으로 나타내는 도면이다. 이 도 28에 도시된 구성은, 도 25a에 도시된 구성과 이하의 점에서 다르다. 즉 부 전원선(32-1∼32-n)사이에 제어 클럭 신호 발생 회로(54)로부터의 제어 클럭 신호 φ 및 /φ에 응답하여 스탠바이 사이클시 도통하는 트랜스미션 게이트 CTM1, CTM2, …, CTMn-1이 설치된다. 또한, 부 접지선(36-1∼36-n)에 대해서도 제어 클럭 신호 발생 회로(54)로부터의 제어 클럭 신호 φ 및 /φ에 응답하여 스탠바이 사이클시 도통하는 트랜스미션 게이트 STM1, STM2, …, STMn-1이 설치된다. 따라서, 스탠바이 사이클시에는 이들의 트랜스미션 게이트 CTM1∼CTMn-1에 의해 부 전원선(32-1∼32-n)이 상호 접속되고, 또한 트랜스미션 게이트 STM1∼STMn-1에 의해 부 접지선(36-1∼36-n)이 상호 접속된다. 다른 구성은, 도 25a에 도시된 구성과 동일하고, 대응하는 부분에는 동일 참조 번호를 붙여 상세한 설명은 생략한다.
제어 클럭 신호 발생 회로(54)는 내부 동작 지시 신호 φACT에 따라 제어 클럭 신호 φ 및 /φ을 생성한다. 스탠바이 사이클시에는 부 전원선(32-1∼32-n)의 평형 전압의 전압 레벨은 동일해지도록 스위칭 트랜지스터 SWC-1∼SWC-n 사이즈가 조절되고, 또한 부 접지선(36-1∼36-n)의 평형 전압도 스탠바이 사이클시 동일해지도록 스위칭 트랜지스터 SWS-1∼SWS-n이 사이즈가 조절되고 있다. 따라서, 스탠바이 사이클시 트랜스미션 게이트 CTM1-CTMn-1에 의해 부 전원선(32-1∼32-n)을 상호 접속하고, 또한 트랜스미션 게이트 STM1-STMn-1에 의해 부 접지선(36-1∼36-n)을 상호 접속함으로써, 이들의 부 전원선(32-1∼32-n)의 스탠바이 사이클 시의 전압을 동일한 평형 전압 레벨로 안정화시킬 수 있고, 또한 부 접지선(36-1∼36-n)에 대해서도 마찬가지로 평형 전압 Vse로 안정화시킬 수 있다.
따라서, 스탠바이 사이클시에 부 전원선(32-1∼32-n)의 전압 레벨이 확실하게 동일 레벨로 설정되고, 또한 부 접지선(36-1∼36-n)의 전압 레벨도 확실하게 스탠바이 사이클시 동일 전압 레벨로 설정되고, 스탠바이 사이클로부터 액티브 사이클 이행시에 각 부 전원선(32-1∼32-n) 및 부 접지선(36-1∼36-n)의 전압 회복 시간을 동일하다고 할 수 있고, 액티브 사이클에서의 CMOS 논리 회로(40-1∼40-n) 각각의 동작 개시 타이밍을 맞출 수 있고, 안정되고 정확한 내부 동작을 보증할 수 있다.
또한, 고속으로 이들의 부 전원선(32-1∼32-n) 및 부 접지선(36-1∼36-n)의 전압을 평형 전압 레벨로 안정화시킬 수 있고, 이 평형 전압시에는 CMOS 론로 회로(40-1∼40-n)의 스탠바이 전류(오프 누설 전류 및 게이트 터널 전류)가 최소화되고, 스탠바이 사이클시의 소비 전류를 최소로 설정할 수 있다.
[변경 예4]
도 29는 본 발명의 실시예6의 변경 예4의 구성을 개략적으로 나타내는 도면이다. 이 도 29에 도시된 구성은 도 28에 도시된 구성과 이하의 점에서 다르다. 즉, 전압 조절 회로(52)로부터의 평형 전압 Vse 및 Vce가 스탠바이 사이클시 각각 부 접지선(36-n) 및 부 전원선(32-n)으로 전달된다. 이들의 부 접지선(36-1∼36-n)은 트랜스미션 게이트 STM1-STMn-1에 의해 스탠바이 사이클시 상호 접속되고, 또한 부 전원선(32-1∼32-n)도 스탠바이 사이클시 트랜스미션 게이트 CTM1-CTMn-1에 의해 상호 접속된다. 따라서, 스탠바이 사이클시, 이 전압 조절 회로(52)로부터의 평형 전압 Vse 및 Vce를 각각 부 접지선 및 부 전원선으로 전달함으로써, 고속으로 부 전원선(32-1∼32-n)의 전압을 평형 전압 Vce에 도달시킬 수 있고, 또한 부 접지선(36-1∼36-n)도 스탠바이 사이클시 고속으로 평형 전압 Vse로 구동할 수 있다.
여기서, 전압 조절 회로는 복제 회로를 포함하는 모니터 회로(52a)와, 제어 클럭 신호 φ 및 /φ에 응답하여 평형 전압 Vse 및 Vce를 각각 부 접지선(36-n) 및 부 전원선(32-n)으로 전달하는 트랜스미션 게이트(52b 및 52c)를 포함한다. 모니터 회로(52a)는 CMOS 논리 회로(40-1∼40-n)에 대한 복제 회로를 포함하고, 그 구성은 도 24에 도시된 구성과 마찬가지로 복제 회로와 차동 증폭기 양자를 포함한다.
따라서, 이 도 29에 도시된 구성을 이용함으로써 스탠바이 기간의 길이가 짧고, 부 전원선(32-1∼32-n) 및 부 접지선(36-1∼36-n)의 전압 레벨이 다른 상태를 방지할 수 있고, 액티브 사이클 이행시 빠른 타이밍으로 내부 회로 동작을 안정적으로 동작시킬 수 있다.
또한, 고속으로 부 전원선(32-1∼32-n) 및 부 접지선(36-1∼36-n)을 평형 전압에 도달시키고, CMOS 논리 회로(40-1∼40-n)의 스탠바이 전류를 고속이면서 최소치로 구동할 수 있고, 따라서 스탠바이 사이클 시의 소비 전류를 저감시킬 수 있다.
이상과 같이, 본 발명의 실시예6에 따르면 전압 조절 회로에서 부 전원선/부 접지선을 고속으로 스탠바이 사이클시 평형 전압에 구동하던지 또는, 부 전원선/부 접지선의 평형 전압을 동일 전압 레벨로 설정하고, 액티브 사이클 이행시, 스탠바이 사이클 기간 길이에 기인하는 동작 전원 전압 회복 시간의 변동을 방지할 수 있고, 고속으로 내부 회로 동작을 안정적으로 액티브 사이클 이행시 행할 수 있다.
[실시예7]
도 30은, 본 발명의 실시예7에서 이용되는 SOI(실리콘·온·절연체) 구조의 CMOS 인버터 회로의 단면 구조를 개략적으로 나타내는 도면이다. 도 30에서 SOI 구조의 MIS 트랜지스터는 실리콘(Si) 기판(60) 표면에 형성되는 매립 산화막(절연막 : 61) 표면의 반도체층에 형성된다. 이 매립 산화막(61) 상에 간격을 두고 N형 불순물 영역(63a 및 63b)이 형성된다. 이들의 N형 불순물 영역(63a 및 63b)사이에 P형 불순물 영역이 형성된다. 이 P형 불순물 영역(65) 상에 게이트 절연막(69a)을 통해 게이트 전극(67)이 형성된다. 불순물 영역(63a, 63b 및 65), 게이트 절연막(69a) 및 게이트 전극(67)에 의해 N 채널 MIS 트랜지스터가 형성된다. P형 불순물 영역(65)은 보디 영역이라고 하고, 이 N 채널 MIS 트랜지스터의 기판 영역으로서 작용한다. 이 보디 영역(65)으로, 나중에 설명된 바와 같은 바이어스 전압이 인가된다.
이 매립 산화막(절연막 : 61) 상에는 또한 P형 불순물 영역(64a 및 64b)이 간격을 두고 형성되며, 또한 이들의 불순물 영역(64a 및 64b) 사이에 N형 불순물 영역(66)이 형성된다. N형 불순물 영역(66) 상에 게이트 절연막(69b)을 통해 게이트 전극(68)이 형성된다. 불순물 영역(63b 및 64a)사이에는 예를 들면 실리콘 산화막에서 형성되는 소자 분리용의 절연막(62b)이 형성된다. 또한 불순물 영역(63a 및 64b)의 외측에는 예를 들면 실리콘 산화막에서 형성되는 소자 분리용의 절연막(62a 및 62c)이 각각 형성된다.
불순물 영역(64a, 64b, 66), 게이트 절연막(69b) 및 게이트 전극(68)에 의해 P 채널 MIS 트랜지스터가 형성된다. 불순물 영역(66)은 이 P 채널 MIS 트랜지스터의 기판 영역으로서 기능하며 또한 보디 영역이라고 한다.
이러한 SOI 구조의 트랜지스터는 접합 용량이 작고, 또한 기판 누설 전류도 생기지 않기 때문에(매립 산화막(절연막)이 형성되기 때문에), 고속 동작하고 또한 누설 전류도 적다고 하는 이점을 갖고 있다.
그러나, 이러한 SOI 구조의 트랜지스터에서도 게이트 절연막(69a 및 69b)의 막 두께를, 예를 들면 3.0㎚로 얇게 한 경우, 게이트 터널 전류가 생긴다.
도 31a는, 도 30에 도시된 N 채널 MIS 트랜지스터의 평면 레이아웃을 개략적으로 나타내는 도면이다. 도 31에서는, T 자 형상으로 게이트 전극층(67)이 배치되고, 불순물 영역(63a 및 63b)이 그 하부에 형성되는 P형 불순물 영역에 의해 분리된다. 또한, 이들의 N형 불순물 영역(63a 및 63b)에 대향하여 고농도 P형 불순물 영역(70)이 형성된다. 이 고농도 P형 불순물 영역(70)은 게이트 전극(67) 하부에 형성되는 보디 영역의 P-형 불순물 영역(65)에 결합되어 바이어스 전압 Vbp를 전달한다.
도 31b는, 이 도 31a에 도시된 MIS 트랜지스터의 공핍층 및 반전층의 분포를 개략적으로 나타내는 도면이다. 도 31b에서, 불순물 영역(63a 및 63b)이 각각 소스 및 드레인으로서 작용한다. 이 경우, 반전층은 소스 영역의 불순물 영역(63a)으로부터 드레인 영역의 불순물 영역(63b)을 향해 서서히 그 두께가 얇아진다. 이 반전층(71)의 하부에 공핍층(72)이 형성된다. 공핍층(72)은, 불순물 영역(63a)으로부터 서서히 멀어짐에 따라 그 막 두께가 얇아진다(게이트 전극(67)으로부터의 인가 전압의 영향에 따름). 계속해서, 드레인의 불순물 영역(63b)에 근접하면, 이 드레인 전계에 의해 공핍층(72)의 두께가 더욱 증가한다. 공핍층 및 반전층이 형성되는 보디 영역에는 불순물 영역(70)을 통해 바이어스 전압 Vbp가 인가된다. 이 보디 영역을 바이어스 전압 Vbp를 인가함으로써, 소위 「기판 부유 효과」를 방지할 수 있고, 잔류 전하의 영향을 방지할 수 있다. 또한, 이 도 31b에 도시된 바와 같이 보디 영역에서는 공핍층(72)이 보디 영역의 일부에 형성될 뿐으로, 이 도 31a 및 도 31b에 도시된 SOI 구조의 MIS 트랜지스터는 부분 공핍형 MIS 트랜지스터라고 한다.
도 32는, SOI 구조 MIS 트랜지스터의 다른 평면 레이아웃을 개략적으로 나타내는 도면이다. 이 도 32에 도시된 레이아웃에서는 불순물 영역(63a 및 63b)이 게이트 전극층(67) 하부에 형성되는 P형 불순물 영역에 의해 분리된다. 또한, 이 게이트 전극(67)은 도 32의 수평 방향으로 연장하는 게이트 전극 부분에 의해 불순물 영역(63a)과 고농도 P형 불순물 영역(73)이 분리된다. 이 불순물 영역(73)과 불순물 영역(63)사이에는 P형 불순물 영역이 형성된다. 이 불순물 영역(73)은 ト의 글자형의 게이트 전극(67) 하부에 형성되는 P형 불순물 영역에 전기적으로 접속되고, 보디 영역에 바이어스 전압 Vbp를 전달한다. 이 도 32에 도시된 바와 같은 배치라도 보디 영역에 바이어스 전압 Vbp를 전달할 수 있다. 이 도 32에 도시된 구성에서도 마찬가지로 부분 공핍형 MIS 트랜지스터가 실현된다.
P 채널 MIS 트랜지스터는, 도 31a 및 도 32에서 P형과 N형을 교체함에 따라 그 평면 레이아웃을 얻을 수 있다.
본 실시예7에서는, 이 SOI 구조의 부분 공핍형 MIS 트랜지스터를 이용한다.
도 33a는, 본 발명의 실시예7에 따르는 반도체 장치의 구성의 일례를 나타내는 도면이다. 도 33a에서는, SOI 트랜지스터를 구성 요소로 하는 CMOS 회로가 사용된다. 이 CMOS 회로는, 4단의 CMOS 인버터 IV1-IV4를 포함한다. 이들의 CMOS 인버터 IV1-IV4는, SOI 구조의 P 채널 MIS 트랜지스터 SPQ1-SPQ4와, SOI 구조의 N 채널 MIS 트랜지스터 SNQ1-SNQ4를 포함한다. 이들의 MIS 트랜지스터 SPQ1-SPQ4 및 SNQ1-SNQ4는 그 게이트 절연막의 막 두께가 막 두께 3㎚의 실리콘 산화막과 같은 정도의 게이트 터널 장벽을 제공하는 막 두께 Tox이다. 이 경우, 온 상태의 MIS 트랜지스터를 통해 게이트 터널 전류가 크게 흐른다. 이것을 방지하기 위해 이들의 MIS 트랜지스터 SPQ1-SPQ4의 N 보디 영역이 공통으로 결합되고, 그 N 보디영역(76)의 전압이 스탠바이 사이클 및 액티브 사이클에 따라 전환된다. 또한, MIS 트랜지스터 SNQ1-SNQ4에서도 이 P 보디 영역(75)의 전압 레벨이 마찬가지로 스탠바이 사이클 및 액티브 사이클에 따라 전환된다. 즉, 이 N 보디 영역(76)으로는 스탠바이 사이클시, MIS 트랜지스터 SPQ1-SPQ4를 오프 상태로 하는 바이어스 전압이 인가되고, 또한 액티브 사이클시에는 이들의 MIS 트랜지스터 SPQ1-SPQ4의 N 보디 영역(76)의 바이어스를 얕게 하여, 이들의 MIS 트랜지스터 SPQ1-SPQ4를 고속으로 동작시킨다.
또한, MIS 트랜지스터 SNQ1-SNQ4에서도 이 P 보디 영역(75)의 바이어스 전압을 스탠바이 사이클시에는 깊게 하여 MIS 트랜지스터 SNQl-SNQ4를 오프 상태로 설정하여, 오프 누설 전류 및 게이트 터널 전류를 저감시킨다. 한편, 액티브 사이클시에는 이 P 보디 영역(75)의 바이어스를 얕게 하여, MIS 트랜지스터 SNQ1-SNQ4를 고속으로 동작시킨다.
이 도 33a에 도시된 구성에서는 입력 신호 IN의 스탠바이 사이클 시의 논리 레벨은 불확정해도 좋다. N 보디 영역(76) 및 P 보디 영역(75)의 바이어스 전압에 따라 이들의 MIS 트랜지스터 SPQ1-SPQ4 및 SNQ1-SNQ4를 전부 오프 상태로 하여 게이트 터널 전류 및 오프 누설 전류를 함께 저감시킨다.
도 33b는, 이 도 33a에 도시된 반도체 장치의 동작을 나타내는 신호 파형도이다. 우선 도 33b에 도시된 바와 같이 스탠바이 사이클시에는 N 보디 영역(76)에는 고전압 Vpp가 인가되고, 이들의 MIS 트랜지스터 SPQ1-SPQ4의 임계치 전압의 절대치를 크게 하여 이들을 전부, 게이트에 제공되는 전압 레벨에 관계없이 오프 상태로 설정한다. N 보디 영역(76)에서 절연막 계면에서는 이 고전압 Vpp에 의해 게이트에 L 레벨의 신호를 받는 MIS 트랜지스터 SPQ1-SPQ4라도 반전층은 형성되지 않고, 게이트 터널 전류는 생기지 않는다. 겨우 게이트-드레인사이의 터널 전류가 생길 뿐이지만, 이것은 매우 미소하여 거의 무시할 수 있다. 또한, N 채널 MIS 트랜지스터 SNQ1-SNQ4에서도 스탠바이 사이클시 P 보디 영역(75)에는 마이너스 전압 VBB가 인가되고, 이들의 MIS 트랜지스터 SNQ1-SNQ4는 오프 상태가 되어 게이트 터널 전류는 충분히 억제된다.
한편, 액티브 사이클시에는 N 보디 영역(76)에는 전원 전압 Vcc가 인가되고, 또한 P 보디 영역(75)에는 접지 전압 GND(=Vss)가 인가된다. MIS 트랜지스터 SPQ1-SPQ4 및 SNQ1-SNQ4에서는 백 게이트와 소스가 동일 전위이고, 임계치 전압의 절대치는 충분히 작아지고, 또한 SOI 구조의 트랜지스터의 특성에 따라 기판 누설 전류도 생기지 않고 또 접합 용량도 작기 때문에 이 액티브 사이클시 고속으로 동작한다.
[변경 예]
도 34a는, 본 발명의 실시예7의 변경예의 구성을 나타내는 도면이다. 이 도 34a에 도시된 구성에서 입력 신호 IN은 스탠바이 사이클시 L 레벨로 고정된다. 이 입력 신호 IN의 스탠바이 사이클 시의 논리 레벨에 따라 스탠바이 사이클시 온 상태가 되는 MIS 트랜지스터 SPQ1 및 SPQ3은 그 보디 영역이 공통으로 N 보디 영역(76)에 결합된다. 한편, 스탠바이 사이클시 오프 상태가 되는 MIS 트랜지스터 SPQ2 및 SPQ4는 그 보디 영역이 전원 노드에 결합되고, 그 소스와 동일 전압 레벨로 유지된다. 마찬가지로 N 채널 MIS 트랜지스터 SNQ1-SNQ4에서도 스탠바이 사이클시 온 상태가 되는 MIS 트랜지스터 SNQ2 및 SNQ4는 그 보디 영역이 P 보디 영역(75)에 공통으로 결합되며, 또한 스탠바이 사이클시 오프 상태가 되는 MIS 트랜지스터 SNQ1 및 SNQ3은 그 보디 영역이 접지 노드에 결합되어, 소스 및 보디 영역이 동일 전압으로 유지된다.
이들의 MIS 트랜지스터 SPQ1-SPQ4 및 SNQ1-SNQ4는 전부 SOI 구조의 트랜지스터이고, 또한 그 게이트 절연막 막 두께는 얇게 (Tox)되어 있다. 그 스탠바이 사이클시에는 도 34b에 도시된 바와 같이 N 보디 영역(76)으로 고전압 Vpp를 인가하여 P 보디 영역(75)으로 마이너스 전압 VBB를 인가한다. 입력 신호 IN이 L 레벨이지만, 이 N 보디 영역(76)의 고전압 Vpp에 의해 MIS 트랜지스터 SPQ1 및 SPQ3이 오프 상태가 되고, 게이트 터널 전류가 억제된다. 또한, MIS 트랜지스터 SNQ2 및 SNQ4에서도 P 보디 영역(75)이 마이너스 전압이고, MIS 트랜지스터 SNQ2 및 SNQ4는 오프 상태이고, 게이트 터널 전류는 억제된다.
따라서, 입력 신호 IN의 스탠바이 사이클 시의 논리 레벨을 알 수 있는 경우, 스탠바이 사이클시 온 상태가 되는 MIS 트랜지스터의 보디 영역의 바이어스를 깊게 함으로써 게이트 절연막 막 두께가 얇은 경우라도 게이트 터널 전류를 억제할 수 있다.
액티브 사이클시에는 N 보디 영역(76)은 전원 전압 Vcc를 받고, 또한 P 보디 영역(75)이 접지 전압 GND(=Vss)를 받는다. 따라서, 이들의 MIS 트랜지스터 SPQ1-SPQ4 및 SNQ1-SNQ4는 고속으로 입력 신호 IN에 따라 동작하여 출력 신호 OUT를 생성한다.
또, 이 실시예7에서 N 보디 영역(76) 및 P 보디 영역(75)의 전압을 전환하는 구성은 앞의 도 7에서 도시된 웰 바이어스 회로의 구성을 이용할 수 있다. 또한, 이들의 SOI 구조의 MIS 트랜지스터를 이용하는 반도체 장치에서는 계층 구조의 전원 배치를 이용함으로써 오프 누설 전류를 저감시킬 수 있고, 또한 웰 바이어스가 깊게 된 트랜지스터는 소스가 주 전원선 또는 주 접지선에 접속되기 때문에 내부 노드의 전압 레벨을 확정 상태로 스탠바이 사이클시 유지할 수 있고(웰 바이어스가 깊어진 트랜지스터를 통해 누설 전류가 흐르기 때문에), 액티브 사이클 이행시, 출력 신호 OUT가 논리 불확정 상태가 되는 것을 방지할 수 있고, 고속이면서 정확한 동작을 보증할 수 있다.
이상과 같이, 본 발명의 실시예7에 따르면, SOI 구조의 트랜지스터의 보디 영역을 동작 사이클에 따라 그 바이어스를 변경하고, 얇은 게이트 절연막의 SOI 구조의 트랜지스터를 이용해도 게이트 터널 전류를 억제하고, 고속이면서 저소비 전류로 동작하는 반도체 장치를 얻을 수 있다.
[실시예8]
도 35는, 본 발명의 실시예8에서 이용되는 매립 채널 MIS 트랜지스터의 단면 구조를 개략적으로 나타내는 도면이다. 도 35에서, 매립 채널 MIS 트랜지스터는 기판 영역(80) 표면에 간격을 두고 형성되는 불순물 영역(81 및 82)과, 이들의 불순물 영역(81 및 82)사이의 채널 영역 상에 형성되는 얇은 게이트 절연막(83)과, 얇은 게이트 절연막(83) 상에 형성되는 게이트 전극(84)을 포함한다.
매립 채널 MIS 트랜지스터에서는 도통시 채널(반전층 : 85)은 이 기판 표면으로부터 조금 떨어진 기판 영역 내에서 형성된다. 채널 영역 표면에서는 공핍층(86)이 소스로부터 드레인 영역을 향해 넓어진다. 또한 채널(반전층 : 85)하에는 공핍층(87)이 형성된다. 이 표면에 형성되는 공핍층 용량이 등가적으로 게이트 절연막(83)에 의해 형성되는 용량에 부가된다. 따라서, 게이트 터널 전류에 대한 게이트 절연막 막 두께가 등가적으로 두꺼워지고, 반전층(85)과 게이트 전극(84)사이의 터널 전류를 억제할 수 있다. 이 매립 채널 MIS 트랜지스터를, 따라서 게이트 터널 장벽이 큰 MIS 트랜지스터로서 사용할 수 있다. 즉 게이트 절연막 막 두께가 두꺼운 MIS 트랜지스터를 대신하여 매립 채널 MIS 트랜지스터를 이용할 수 있다.
도 36a 및 도 36b는 N 채널 MIS 트랜지스터의 채널 영역의 불순물 농도 프로파일을 개략적으로 나타내는 도면이다. 도 36a에서는 게이트 전극으로서 P+형 폴리실리콘 게이트를 이용한 경우의 채널 불순물 농도 프로파일을 나타낸다. P+폴리실리콘을 게이트 전극으로서 이용한 경우, 게이트와 P형 기판의 일 함수의 차가 적어, 공핍층이 생기기 어렵다. 임계치 전압을 조절하기 위해 표면에는 N형 불순물 농도가 주입되고, 계속해서 깊은 부분에 반전층 형성을 위한 P형 불순물 농도가 고농도로 도핑된다. 따라서, 이 경우 P형 기판 영역의 채널 영역 표면은 N형 영역이고, 도통시 이 N형 불순물 영역에는 공핍층이 형성되고, 또한 P형 불순물 영역에 반전층이 형성된다. 이 반전층 영역이 채널이고, 매립 채널형 N 채널 MIS 트랜지스터로서 이 N-MIS 트랜지스터를 사용할 수 있다.
도 36b는, N 채널 MIS 트랜지스터에 대해 N+폴리실리콘 게이트를 이용했을 때의 불순물 농도 프로파일을 나타내는 도면이다. N+폴리실리콘 게이트를 이용한 경우, 게이트와 P형 반도체 기판 영역의 일 함수의 차가 커서, 공핍층이 용이하게 형성된다. 따라서, 이 경우 채널 영역에 고농도로 P형 불순물 영역을 형성하여, 반전층을 형성한다. 표면의 P형 불순물의 농도에 따라 임계치 전압의 조정이 행해진다. 채널 영역은, P형 반도체 기판 영역 표면에 형성되고, 표면 채널형 N 채널 MIS 트랜지스터가 형성된다.
도 37a는, N형 반도체 기판 영역을 사용하는 P 채널 MIS 트랜지스터의 채널 영역의 불순물 농도 프로파일을 나타내는 도면이다. N+폴리실리콘 게이트가 게이트 전극으로서 사용된다. N+폴리실리콘을 게이트 전극으로서 이용한 경우, 게이트와 N형 반도체 기판 영역사이의 일 함수의 차가 작아, 공핍층이 형성되기 어렵다. 따라서, 공핍층이 생기기 쉽게 하고 또한 임계치 전압의 조절을 행하기 때문에 이 채널 영역 표면에는 P형 불순물 농도가 주입되며, 그보다 깊은 영역에 N형 불순물의 피크 농도 영역이 형성된다. 따라서, 이 N+폴리실리콘 게이트를 이용한 MIS 트랜지스터에서는 도통시, P형 불순물 영역이 공핍층으로서 기능하며, N형 불순물 주입 영역이 반전층으로서 기능한다. 따라서, 이 도 37a에서는 매립 채널형 P 채널 MIS 트랜지스터가 형성된다.
또한, 도 37b에 도시된 바와 같이 N형 반도체 기판 영역 표면 상에 P+폴리실리콘 게이트를 형성한 경우, 이 게이트 전극과 기판 영역과의 일 함수의 차는 커서 공핍층이 용이하게 형성된다. 채널 영역 표면에 임계치 전압 조정을 위한 N형 불순물을 주입하고, 내부에 반전층 형성을 위한 피크 농도를 갖는 N형 불순물 영역을 형성한다. 이 도 37b에 도시된 구성의 경우, 도통시 표면의 N형 불순물 영역 전체에 걸쳐 반전층이 형성된다. P+폴리실리콘 게이트를 이용한 경우, 표면 채널형 P 채널 MIS 트랜지스터가 형성된다.
여기서, 표면 채널형 MIS 트랜지스터에서의 피크 농도 영역은 거의 소스/드레인 확산층의 접합 깊이와 같은 정도의 깊이의 영역이고, 단채널 효과 및 기판 바이어스 효과 증대를 억제한다.
따라서, 도 36a 및 도 37a에 도시된 불순물 농도 프로파일을 갖는 MIS 트랜지스터를 사용함으로써, 매립 채널형 MIS 트랜지스터를 실현할 수 있고, 따라서 게이트 터널 전류를 억제할 수 있다.
도 38a는, 본 발명의 실시예8에 따르는 반도체 장치의 일례를 나타내는 도면이다. 이 도 38a에 도시된 구성은 도 3에 도시된 구성에 대응하고, 도 3에 도시된 구성에서 게이트 절연막 막 두께가 Tox2의 MIS 트랜지스터를 대신하여 매립 채널형의 MIS 트랜지스터 BQ1-BQ4가 이용된다. 입력 신호 IN은 도 38b에 도시된 바와 같이 스탠바이 사이클시에는 L 레벨이고, 이 스탠바이 사이클시에 온 상태가 되는 MIS 트랜지스터에 매립 채널형의 MIS 트랜지스터 BQ1-BQ4를 이용한다. 게이트 절연막의 막 두께가 얇은 막 두께 Tox1이라도 이들의 MIS 트랜지스터 BQl-BQ4는 매립 채널형 MIS 트랜지스터이고, 온 상태시에는 표면에 공핍층이 형성되고, 그 공핍층과 게이트 절연막에 의한 등가적인 게이트 용량이 크고, 게이트 터널 장벽은 충분히 크게 할 수 있어, 게이트 터널 전류는 생기지 않는다.
[변경 예]
도 39a는, 본 발명의 실시예8의 변경예의 구성을 나타내는 도면이다. 이 도 39a에 도시된 구성은 도 19에 도시된 반도체 장치에 대응한다. 도 39a에서는 입력 신호 IN은 도 39b에 도시된 바와 같이 스탠바이 사이클시 L 레벨이다. 이 경우, 스탠바이 사이클시에 온 상태가 되는 MIS 트랜지스터에 매립 채널형 MIS 트랜지스터 BQa, BQb, BQc 및 BQd가 이용된다. 이들의 MIS 트랜지스터 BQa-BQd는, 각각 도 19에 도시된 MIS 트랜지스터 PQa, NQb, PQc, 및 NQd에 대응한다. 매립 채널형 MIS 트랜지스터 BQa-BQd는 게이트 절연막 막 두께는 Tox1이다.
제어 클럭 신호 φ 및 /φ는 스탠바이 기간 중 도 39b에 도시된 바와 같이 각각 H 레벨 및 L 레벨이다. 따라서, 스위칭 트랜지스터 SWa 및 SWb는 스탠바이 사이클시에는 오프 상태이고, 게이트 절연막 막 두께 Tox1의 MIS 트랜지스터 PQb 및 PQd, NQa 및 NQc에서는 게이트 터널 전류는 거의 생기지 않고, 또한 오프 누설 전류가 억제된다.
한편, 게이트 절연막 막 두께 Tox1의 매립 채널형 MIS 트랜지스터 BQa-BQd는 스탠바이 사이클시 온 상태가 되지만, 그 채널 영역 표면에 형성되는 공핍층에 의해 게이트 절연막이 등가적으로 두꺼워지고, 따라서 게이트 터널 전류가 억제된다.따라서, 스탠바이 사이클시에 온 상태가 되는 MIS 트랜지스터에 매립 채널형 MIS 트랜지스터 BQa-BQd를 이용함으로써 그 게이트 절연막 두께가 얇은 경우라도, 충분히 게이트 터널 전류를 억제할 수 있다.
또한, 전원 스위칭 트랜지스터 SWa 및 SWb도 게이트 절연막이 얇은 매립 채널형 MIS 트랜지스터라도 좋다.
또한, 매립 채널형 MIS 트랜지스터는 실시예1로부터 7에서의 게이트 터널 전류를 생길 가능성이 있는 MIS 트랜지스터에 적용할 수 있다.
이상과 같이, 본 발명의 실시예8에 따르면, 게이트 터널 전류를 생기게 할 가능성이 있는 MIS 트랜지스터에 매립 채널형 MIS 트랜지스터를 사용하고, 확실하게 이 게이트 터널 전류를 억제할 수 있어 스탠바이 기간 내의 반도체 장치의 소비 전력을 저감시킬 수 있다.
[실시예9]
도 40a는, 본 발명의 실시예9에서 이용되는 N 채널 MIS 트랜지스터의 단면 구조를 개략적으로 나타내는 도면이다. 도 40a에서, N 채널 MIS 트랜지스터는 P형 반도체 기판(90) 표면에 간격을 두고 형성되는 N형 불순물 영역(91a 및 91b)과, 이들의 불순물 영역(91a 및 91b)사이의 채널 영역 상에 게이트 절연막(94)을 통해 형성되는 게이트 전극(92)을 포함한다. 이 게이트 전극(92)에는 N형 불순물이 도핑되지만, 그 도핑량은 통상의 표면 채널형 MIS 트랜지스터의 N+도핑 폴리실리콘 게이트의 경우보다도 조금 적어진다. 이 N 도핑 폴리실리콘을 게이트 전극(92)으로서 이용한 경우, P형 기판(90)의 채널 영역에는 이 MIS 트랜지스터의 도통시, 반전층(93)이 형성된다.
이 때, 게이트 전극(92)에서는 게이트 절연막(94)과 접촉하는 부분에서 공핍층(92a)이 보다 넓게 형성된다. 이것은, N 도핑 폴리실리콘을 게이트 전극(92)으로서 이용한 경우, N+도핑 폴리실리콘을 게이트 전극으로서 이용한 경우에 비교하여 도통 시의 에너지 대역 벤딩이 커지고, 공핍층이 생기기 쉬워지기 때문이다. 이 공핍층(92a)는 전하의 존재하지 않은 영역으로서, 절연막으로서 작용하기 때문에, 게이트 절연막(94) 및 넓은 공핍층(92a)이 이 게이트 전극(92)과 반전층(93)사이에 개삽되며, 따라서 게이트 터널 전류에 대한 절연막 막 두께가 등가적으로 두꺼워지고, 게이트 터널 장벽이 커진다. 따라서, 게이트 절연막(94)에 막 두께가 얇은 게이트 절연막(막 두께 Tox1)을 이용해도, 이 공핍층(92a)에 의해 게이트 터널 전류를 억제할 수 있다.
도 40b는, 본 발명의 실시예9에서 이용되는 P 채널 MIS 트랜지스터의 단면 구조를 개략적으로 나타내는 도면이다. 도 40b에서, P 채널 MIS 트랜지스터는 N형 기판(95) 표면에 간격을 두고 형성되는 P형 불순물 영역(96a 및 96b)과, 이들의 불순물 영역(96a 및 96b)사이의 채널 영역 상에 게이트 절연막(99)을 통해 형성되는 게이트 전극(97)을 포함한다. 게이트 전극(97)은 P 도핑 폴리실리콘으로 형성되고, 이 MIS 트랜지스터는 표면 채널형 MIS 트랜지스터이다. 그러나, 이 게이트 전극(97)으로의 P형 불순물의 도핑량은 적어진다. 따라서, 이 MIS 트랜지스터의 도통시 채널 영역으로 반전층(98)이 형성된 경우, 게이트 전극(97)에서 절연막 계면에서의 대역 벤딩에 의해 보다 넓은 공핍층(97a)이 형성된다.
따라서, 이 도 40b에 도시된 구성에서도 게이트 절연막(99)과 넓은 공핍층(97a)이 게이트 전극(97)과 반전층(98)사이에 개삽되기 때문에 게이트 절연막(99)의 막 두께를 등가적으로 두껍게 할 수 있고, 게이트 터널 전류를 억제할 수 있다.
본 실시예9에서는, 이 도 40a 및 도 40b에 도시된 게이트 공핍형 MIS 트랜지스터를 게이트 터널 장벽이 큰 MIS 트랜지스터로서 사용한다.
도 41은 본 발명의 실시예9에 따르는 반도체 장치의 구성의 일례를 나타내는 도면이다. 도 41에 도시된 반도체 장치의 구성은, 도 3에 도시된 반도체 장치의 구성에 대응한다. 이 도 41에 도시된 구성에서는 도 3에 도시된 게이트 절연막 막 두께가 두꺼운 MIS 트랜지스터 PQ1, PQ3, NQ2 및 NQ4를 대신하여 게이트 절연막 막 두께 Tox1을 갖는 게이트 공핍형 MIS 트랜지스터 GQ1-GQ4가 이용된다. 입력 신호 IN은 스탠바이시 L 레벨이다. 따라서, 스탠바이 상태시에 온 상태가 되고, 게이트 터널 전류가 흐를 가능성이 있는 MIS 트랜지스터에 게이트 공핍형 MIS 트랜지스터 GQ1-GQ4를 이용한다. 남은 스탠바이 상태시 오프 상태가 되는 MIS 트랜지스터 NQ1, PQ2, NQ3 및 PQ4에는 게이트 절연막 막 두께 Tox1의 표면 채널형 MIS 트랜지스터를 이용한다. 게이트 공핍형 MIS 트랜지스터 GQl-GQ4는 온 상태시에 게이트 전극의 절연막 계면으로부터 전극 내에 넓은 공핍층이 형성되고, 게이트 터널 전류를 억제한다. 따라서, 게이트 절연막 막 두께가 얇은(막 두께 Tox1) 경우라도 충분히 게이트 터널 전류를 억제할 수 있다.
[변경 예]
도 42는, 본 발명의 실시예9의 변경예의 반도체 장치의 구성을 나타내는 도면이다. 이 도 42에 도시된 반도체 장치는 도 19에 도시된 계층 전원 구성의 반도체 장치에 대응한다. 이 도 42에 도시된 반도체 장치에서는 도 19에 도시된 반도체 장치의 구성에서 스탠바이 사이클시에 온 상태가 되는 MIS 트랜지스터 PQa, PQc, NQb 및 NQd를 대신하여 게이트 공핍형 MIS 트랜지스터 GQa, GQb, GQc 및 GQd가 이용된다. 다른 구성은, 도 19에 도시된 구성과 동일하다.
이 도 42에 도시된 바와 같은 계층 전원 구성에서는 스탠바이 상태시에 게이트 터널 전류가 흐를 가능성이 있는 온 상태의 MIS 트랜지스터에 게이트 공핍형 MIS 트랜지스터 GQa-GQd를 이용한다. 따라서, 이 도 42에 도시된 구성의 경우, 스탠바이 기간 내의 게이트 터널 전류를 억제할 수 있고, 또한 오프 상태의 MIS 트랜지스터를 흐르는 오프 누설 전류도 저감시킬 수 있다.
또, 스위칭 트랜지스터 SWa 및 SWb에 게이트 공핍형의 MIS 트랜지스터(게이트 절연막 막 두께 Tox1)가 이용되어도 좋다. 또한 다른 게이트 터널 장벽이 큰 MIS 트랜지스터가 이용되어도 좋다.
이 게이트 공핍형 MIS 트랜지스터는 앞의 실시예1로부터 7에서 게이트 터널 전류가 생길 가능성이 있는 MIS 트랜지스터에 적용할 수 있다.
이상과 같이, 본 발명의 실시예9에 따르면 게이트 공핍형 MIS 트랜지스터를 스탠바이 상태시에 온 상태가 되는 MIS 트랜지스터에 대해 이용하기 때문에 스탠바이 기간 내의 게이트 터널 전류를 저감시킬 수 있고, 따라서 스탠바이 기간 중의 소비 전류를 저감시킬 수 있다.
[실시예10]
도 43은, 본 발명의 실시예10에 따르는 반도체 장치의 구성을 나타내는 도면이다. 도 43에서, 반도체 장치는 4단의 CMOS 인버터 회로 IVa-IVd를 포함한다. CMOS 인버터 회로 IVc의 출력은 또한 CMOS 인버터 회로 IVb의 입력에 피드백된다. 따라서, 이들의 CMOS 인버터 회로 IVb 및 IVc가 인버터 래치를 구성한다.
CMOS 인버터 회로 IVa는 P 채널 MIS 트랜지스터 PT1 및 N 채널 MIS 트랜지스터 NT1를 포함하고, CMOS 인버터 회로 IVd는 P 채널 MIS 트랜지스터 PT2 및 N 채널 MIS 트랜지스터 NT2를 포함한다. 이들의 MIS 트랜지스터 PT1, PT2, NT1 및 NT2의 게이트 절연막은 막 두께 Tox1을 갖는다.
CMOS 인버터 회로 IVb는 P 채널 MIS 트랜지스터 PTR1 및 N 채널 MIS 트랜지스터 NTR1을 포함하고, CMOS 인버터 회로 IVc는 P 채널 MIS 트랜지스터 PTR2 및 N 채널 MIS 트랜지스터 NTR2를 포함한다. 이들의 CMOS 인버터 회로 IVa-IVd는 전원 노드(1)의 전압 및 접지 노드(2)의 전압을 동작 전원 전압으로서 사용한다.
CMOS 인버터 회로 IVb 및 IVc 에 포함되는 MIS 트랜지스터 PTR1, PTR2, NTR1 및 NTR2는 게이트 터널 장벽이 CMOS 인버터 회로 IVa 및 IVd의 트랜지스터의 게이트 터널 장벽보다도 커진다. 이들의 MIS 트랜지스터 PTR1, PTR2, NTR1 및 NTR2는 게이트 절연막 막 두께가 두꺼운 MIS 트랜지스터라도 좋고, 웰 바이어스가 깊어진 MIS 트랜지스터라도 좋고, 매립 채널형 MIS 트랜지스터라도 좋고, 또한 게이트 공핍형 MIS 트랜지스터라도 좋다. 이하의 설명에서, 이 게이트 터널 전류를 억제하는 게이트 터널 장벽이 큰 MIS 트랜지스터를 「터널 전류 저감 MIS 트랜지스터(ITR 트랜지스터)」라고 칭한다. 논리 회로 등의 다른 회로에는 게이트 절연막이 얇은 MIS 트랜지스터를 이용한다.
도 43에 도시된 바와 같이, 래치 회로에 ITR 트랜지스터 PTR1, PTR2, NTR1 및 NTR2를 이용함으로써 입력 신호 IN의 논리 레벨이 그 동작 상황에 따라 변경되고, 스탠바이 상태시에 이 래치 회로를 구성하는 인버터 IVb 및 IVc의 래치 신호의 논리 레벨이 미리 예측할 수 없는 경우에도 전원 노드(1)와 접지 노드(2)사이에는 ITR 트랜지스터가 이용되며, 게이트 터널 전류가 억제된다.
[변경 예1]
도 44는, 본 발명의 실시예10의 변경 예1의 구성을 나타내는 도면이다. 도 44에서, 반도체 장치는 노드(100a 및 100b)의 신호를 래치하는 클럭드 CMOS 인버터 회로를 포함한다. 이 클럭드 CMOS 인버터 회로는 전원 노드(1)와 접지 노드(2)사이에 직렬로 접속되는 ITR 트랜지스터 PTR3, NTR3 및 NTR4를 포함한다. ITR 트랜지스터 PTR3 및 NTR3의 게이트가 노드(100b)에 접속된다. ITR 트랜지스터 NTR4의 게이트에는 세트 신호 SET가 제공된다.
다른 CMOS 인버터 회로는 마찬가지로 전원 노드(1)와 접지 노드(2)사이에 직렬로 접속되는 ITR 트랜지스터 PTR4, NTR5, 및 NTR6을 포함한다. ITR 트랜지스터 PTR4 및 NTR5의 게이트가 노드(100a)에 접속되고, ITR 트랜지스터 NTR6의 게이트에 리세트 신호 RST가 제공된다. 노드(100b)로부터 출력 신호 OUT가 생성된다.
이 반도체 장치는, 또한 노드(100a 및 100b)의 신호 상태를 설정하기 위한 세트 신호 SET에 응답하여 도통하여 노드(100a)로 전원 노드(1)의 전압을 전달하는 P 채널 ITR 트랜지스터 PTR5와, 리세트 신호 RST가 L 레벨일 때에 도통하고, 노드(100b)에 전원 노드(1) 상의 전압을 전달하는 P 채널 ITR 트랜지스터 PTR6을 포함한다. 이들의 ITR 트랜지스터 PTR3-PTR6 및 NTR3-NTR6은 상술된 바와 같이 게이트 터널 장벽은 충분히 커서, 게이트 터널 전류는 억제된다. 다음에 이 도 44에 도시된 반도체 장치의 동작을 도 45에 도시된 신호 파형도를 참조하여 설명한다.
스탠바이 상태(래치 상태)에서는 세트 신호 SET 및 리세트 신호 RST는 모두 H 레벨이고, ITR 트랜지스터 PTR5 및 PTR6은 모두 오프 상태이고, 한편 ITR 트랜지스터 NTR4 및 NTR6이 온 상태이다. 따라서, 노드(100a 및 100b)는 세트 상태 또는 리세트 상태로 유지된다. MIS 트랜지스터 NTR4 및 NTR6은 ITR 트랜지스터이고, 온 상태라도 그 게이트 터널 전류는 충분히 작다. 또한, MIS 트랜지스터 PTR3, PTR4, NTR3 및 NTR5도 마찬가지로 ITR 트랜지스터이고, 게이트 터널 전류는 충분히 작다. 따라서, 노드(100a 및 100b)의 신호 전압 레벨에 관계 없이, 즉 이 CMOS 인버터 래치의 신호 레벨에 관계없이 게이트 터널 전류는 충분히 억제된다.
세트 신호 SET가 L 레벨로 하강되면, ITR 트랜지스터 PTR5가 온 상태, ITR 트랜지스터 NTR4가 오프 상태가 되고, 노드(100a)가 전원 전압 레벨로 구동된다. ITR 트랜지스터 PTR6은 오프 상태이고, 노드(100a)의 전압 레벨이 H 레벨이 되면, ITR 트랜지스터 PTR4, NTR5 및 NTR6에 의한 CMOS 인버터 회로에 의해 노드(100b)의 전압 레벨이 L 레벨이 된다. 세트 신호 SET가 H 레벨이 되면, 이 노드(100a 및100b)가 각각 H 레벨 및 L 레벨로 유지된다. 따라서, 출력 신호 OUT가 이 세트 신호 SET의 하강에 응답하여 H 레벨로부터 L 레벨로 하강한다(리세트 상태로부터 세트 상태로 이행시).
이어서, 이 반도체 장치가 세트 상태시에 리세트 신호 RST가 L 레벨로 하강되면 ITR 트랜지스터 PTR6이 온 상태가 되고, 한편 ITR 트랜지스터 NTR6이 오프 상태가 된다. 노드(100b)가 H 레벨로 구동되고, 따라서 ITR 트랜지스터 PTR3, NTR3 및 NTR4에 의해 노드(100a)가 L 레벨로 구동된다. 리세트 신호 RST가 H 레벨로 상승하면, 노드(100a 및 100b)는 각각 L 레벨 및 H 레벨로 유지된다. 따라서, 리세트 신호 RST가 L 레벨로 하강하면 출력 신호 OUT가 H 레벨로 상승한다.
이 도 44에 도시된 반도체 장치에서 동작 시에는 세트 신호 SET 및 리세트 신호 RST가 L 레벨로 구동되어 세트 및 리세트 상태로 설정된다. 그러나, 세트 신호 SET 및 리세트 신호 RST가 모두 H 레벨로 유지되는 스탠바이 상태에서는 노드(100a 및 100b)는 H 레벨 및 L 레벨 또는 L 레벨 및 H 레벨로 유지된다. 이 상태에서도 래치 회로에 ITR 트랜지스터를 사용하며, 게이트 터널 전류는 충분히 억제된다.
또, 세트용의 ITR 트랜지스터 PTR5 및 리세트용의 ITR 트랜지스터 PTR6은 스탠바이 상태시에는 오프 상태이고, 이 반도체 장치를 세트/리세트할 때만 선택적으로 온 상태가 된다. 따라서, 이 ITR 트랜지스터 PTR5 및 PTR6은 게이트 절연막 막 두께가 얇은 MIS 트랜지스터로 구성되어도 좋다.
[변경 예2]
도 46은 본 발명의 실시예10의 변경 예2의 구성을 나타내는 도면이다. 도 46에서 전원 노드(1)와 접지 노드(2)사이에 접속되는 P 채널 MIS 트랜지스터 PTR7과 N 채널 MIS 트랜지스터 NTR7이 하나의 CMOS 인버터 회로를 구성한다. 마찬가지로 전원 노드(1)와 접지 노드(2)사이에 접속되는 P 채널 MIS 트랜지스터 PTR8과 N 채널 MIS 트랜지스터 NTR8이 또 하나의 CMOS 인버터 회로를 구성한다. 이들의 CMOS 인버터 회로는 래치 회로를 구성한다. 즉, MIS 트랜지스터 PTR8 및 NTR8의 드레인이 MIS 트랜지스터 PTR7 및 NTR7의 게이트에 접속된다. MIS 트랜지스터 PTR7 및 NTR7의 드레인이 MIS 트랜지스터 PTR8 및 NTR8의 게이트에 접속된다. 이들의 MIS 트랜지스터 PTR7, PTR8, NTR7 및 NTR8은 모두 ITR 트랜지스터로 구성된다. MIS 트랜지스터 PTR7 및 NTR7의 게이트에 제어 클럭 신호 φX 및 /φX에 응답하여 도통하는 트랜스퍼 게이트 XF1이 접속된다. 이 트랜스퍼 게이트 XF1을 통한 신호의 흐름은 MIS 트랜지스터 PTR7, PTR8, NTR7 및 NTR8의 전류 구동력에 따라 결정된다. 이 MIS 트랜지스터 PTR8 및 NTR8로 구성되는 CMOS 인버터 회로의 전류 구동력이 큰 경우에는 트랜스퍼 게이트 XF1을 통해 신호가 래치 회로로부터 외부로 출력된다. 한편, MIS 트랜지스터 PTR7 및 NTR7의 전류 구동력이 큰 경우에는 트랜스퍼 게이트 XF1을 통해 신호가 외부로부터 이 래치 회로로 제공된다.
스탠바이 상태에서는 제어 클럭 신호 φX 및 /φX가 각각 L 레벨 및 H 레벨이고, 트랜스퍼 게이트(트랜스미션 게이트) XF1은 오프 상태이고, MIS 트랜지스터 PTR7, PTR8, NTR7 및 NTR8은 래치 상태에 있다. 이 상태에서 래치 신호의 논리 레벨은 앞의 액티브 사이클에 제공된 신호의 논리 레벨로 결정된다. 그러나, 이 래치 신호의 논리 레벨이 어느 하나라도, 이들의 MIS 트랜지스터 PTR7, PTR8, NTR7 및 NTR8은 전부 ITR 트랜지스터이고, 게이트 터널 전류는 충분히 억제된다.
스탠바이 상태시에는 트랜스퍼 게이트 XF1은 오프 상태이고, 게이트 터널 전류는 거의 생기지 않아, 이 트랜스퍼 게이트 XF1의 구성 요소를 게이트 절연막이 얇은 MIS 트랜지스터로 구성해도, 아무런 게이트 터널 전류 증가의 문제도 생기지 않는다.
이상과 같이, 본 발명의 실시예10에 따르면, 래치 회로의 구성 요소를 ITR 트랜지스터로 구성하고, 래치 상태의 기간의 게이트 터널 전류를 억제할 수 있다.
[실시예11]
도 47은 본 발명의 실시예11에 따르는 반도체 장치의 구성을 나타내는 도면이다. 도 47에서, 이 반도체 장치는 액티브 기간 중 활성화되어 제공되는 신호를 래치하는 액티브 래치 회로 AL과, 스탠바이 기간 중 이 액티브 래치 회로 AL의 래치 신호를 유지하는 스탠바이 래치 회로 SL을 포함한다. 액티브 래치 회로 AL은 제어 클럭 신호 φX 및 /φX에 응답하여 도통하는 트랜스퍼 게이트 XF2를 통해 논리 회로에 결합된다.
액티브 래치 회로 AL은 MIS 트랜지스터 PQ10 및 NQ10으로 구성되는 CMOS 인버터와, MIS 트랜지스터 PQ11 및 NQ11로 구성되는 CMOS 인버터 회로를 포함한다. 이들의 CMOS 인버터 회로는 전원 노드(101) 및 접지 노드(102)에 결합된다. MIS 트랜지스터 PQ11 및 NQ11의 드레인 노드(106a)가 MIS 트랜지스터 PQ10 및 NQ10의 게이트에 결합된다. 트랜스퍼 게이트 XF2가 이들의 MIS 트랜지스터 PQ10 및 NQ10의 게이트에 결합된다. 또한 이들의 MIS 트랜지스터 PQ10, PQ11, NQ10 및 NQ11은 게이트 절연막 막 두께가 얇은 (막 두께 Tox1) MIS 트랜지스터이다.
스탠바이 래치 회로 SL은 전원 노드(1)와 접지 노드(2)사이에 결합되는 P 채널 MIS 트랜지스터 PTR10 및 N 채널 MIS 트랜지스터 NTR10으로 구성되는 CMOS 인버터 회로와, 전원 노드(1)와 접지 노드(2)사이에 직렬 접속되는 P 채널 MIS 트랜지스터 PTR11 및 N 채널 MIS 트랜지스터 NTR11을 포함한다. 이들의 MIS 트랜지스터 PTR10, PTR11, NTR10 및 NTR11은 게이트 터널 전류가 저감된 ITR 트랜지스터이다. MIS 트랜지스터 PTR11 및 NTR11의 드레인 노드(106b)가 MIS 트랜지스터 PTR10 및 NTR10의 게이트에 접속된다. 이들의 래치 회로 AL 및 SL 각각은 소위 인버터 래치 회로를 구성한다.
이 반도체 장치는, 또한 노드(106a 및 106b)사이에서 전송 제어 신호 φA 및 φB에 따라 쌍방향으로 신호를 전송하는 쌍방향 전송 회로(105)를 포함한다. 이 쌍방향 전송 회로(105)는 전송 지시 신호 φA에 응답하여 노드(106a) 상의 신호를 반전하여 노드(106b)로 전달하는 클럭드 인버터 회로(105a)와, 전송 지시 신호 φB에 따라 노드(106b)의 신호를 노드(106a)로 전송하는 클럭드 인버터 회로(105b)를 포함한다.
액티브 기간부터 스탠바이 기간으로의 이행시에는 전송 지시 신호 φA가 활성화되고, 노드(106a) 상의 신호가 노드(106b)로 전달된다. 한편, 스탠바이 기간부터 액티브 기간으로의 이행시에는 전송 지시 신호 φB가 활성화되고, 스탠바이 래치 회로 SL에 래치된 노드(106b) 상의 신호가 액티브 래치 회로 AL로 전송된다.이어서, 이 도 47에 도시된 반도체 장치의 동작을 도 48에 도시된 신호 파형도를 참조하여 설명한다.
액티브 기간 중에는 제어 클럭 신호 φX가 H 레벨이고, 트랜스퍼 게이트 XF2는 온 상태로서 액티브 래치 회로 AL은 논리 회로에 결합된다. 이 액티브 래치 회로 AL은 논리 회로로부터 제공되는 신호를 래치하거나 또는 논리 회로로 액티브 래치 회로 AL이 래치하는 신호를 제공한다.
액티브 기간이 종료하여 스탠바이 기간이 시작되면, 우선 전송 지시 신호 φA가 활성화되고, 노드(106a) 상의 신호가 노드(106b)로 전달되어 스탠바이 래치 회로 SL에 의해 이 노드(106b) 상의 신호가 래치된다. 이 스탠바이 래치 회로 SL에의 신호의 전송 완료 후, 액티브 래치 회로는 전원 노드(101)로의 전원 전압 공급이 정지되던지, 또는 노드(101 및 102)에 대해 설치된 게이트 터널 전류 저감 회로가 활성화되어, 이 액티브 래치 회로 AL에서의 게이트 터널 전류의 저감이 도모된다. 따라서, 이 액티브 래치 회로 AL에서는 스탠바이 래치 회로 SL에의 신호 전송 완료 후, 이 노드(106a)의 유지 신호의 논리 레벨은 부정 상태가 된다. 한편, 스탠바이 래치 회로 SL은 전원 노드(1)로부터 항상 동작 전원 전압을 공급되어 노드(106b)의 신호를 래치한다.
스탠바이 기간이 종료하고, 액티브 기간으로의 이행시에는 우선 전송 지시 신호 φB가 활성화되고, 노드(106b)의 신호가 클럭드 인버터 회로(105b)를 통해 노드(106a)로 전달된다. 이에 따라, 액티브 회로 AL은 앞의 액티브 사이클시에 래치한 신호를 유지하는 상태로 복귀한다. 여기서 이 전송 지시 신호 φB의 활성화 전에는 액티브 래치 회로 AL의 전원 노드(101) 및 접지 노드(102)에는 전원 전압 Vcc 및 접지 전압 GND(=Vss)가 공급되고 있다.
계속해서 이 액티브 래치 회로 AL에 대한 신호 전송이 완료하면, 제어 클럭 신호 φX가 H가 되고, 액티브 래치 회로 AL이 논리 회로에 결합된다.
따라서, 스탠바이 기간 중에는 ITR 트랜지스터를 구성 요소로 하는 스탠바이 래치 회로 SL에 의해 신호가 래치되고, 한편 액티브 래치 회로는 게이트 터널 전류가 억제된 상태로 설정되어 있다. 따라서, 스탠바이 기간 중의 소비 전류를 저감시킬 수 있다. 또한 액티브 기간으로의 이행시에는 스탠바이 래치 회로 SL에 저장된 신호가 액티브 래치 회로 AL로 전송되고, 정확하게 액티브 래치 회로를 원래의 상태로 복원시킬 수 있다.
도 49a는, 도 47에 도시된 전송 지시 신호 φA 및 φB를 발생시키는 부분의 구성을 개략적으로 나타내는 도면이다. 도 49a에서, 전송 지시 신호 발생부는, 동작 모드 지시 신호 CMD에 따라 스탠바이 지시 신호 φSTB를 발생시키는 모드 검출 회로(110)와, 모드 검출 회로(110)로부터의 스탠바이 지시 신호 φSTB의 활성화에 응답하여 단안정의 펄스 신호를 생성하는 단안정 펄스 발생 회로(111)와, 스탠바이 지시 신호 φSTB를 반전하는 인버터(112)와, 인버터(112)의 출력 신호의 상승에 응답하여 단안정의 펄스 신호를 발생시키는 단안정 펄스 발생 회로(113)와, 단안정 펄스 발생 회로(113)의 출력 신호와 모드 검출 회로(110)로부터의 스탠바이 지시 신호 φSTB를 받는 NOR 회로(115)를 포함한다. 단안정 펄스 발생 회로(111)로부터 전송 지시 신호 φA가 출력되고, 단안정 펄스 발생 회로(113)로부터 전송 지시 신호 φB가 생성되고, NOR 회로(115)로부터 제어 클럭 신호 φX가 출력된다. 다음에, 이 도 49a에 도시된 전송 지시 신호 발생부의 동작을 도 49b에 도시된 신호 파형도를 참조하여 설명한다.
액티브 기간 중에는 모드 검출 회로(110)는 스탠바이 지시 신호 φSTB를 L 레벨로 유지한다. 따라서, 단안정 펄스 신호 φA 및 φB는 발생되지 않는다. 따라서, 이 액티브 기간 중에는 NOR 회로(115)로부터의 제어 클럭 신호 φX는 H 레벨이고, 도 47에 도시된 트랜스퍼 게이트 XF2가 온 상태가 된다.
모드 검출 회로(110)로 제공되는 동작 모드 지시 신호 CMD가 액티브 기간 종료 지시 신호(예를 들면 슬리프 모드 지시 신호)일 때, 모드 검출 회로(110)는 스탠바이 지시 신호 φSTB를 H 레벨로 상승한다. 이 스탠바이 지시 신호 φSTB의 상승에 응답하여 단안정 펄스 발생 회로(111)가 단안정의 펄스 신호를 발생시켜, 전송 지시 신호 φA가 활성화된다. 이 때 또, 스탠바이 지시 신호 φSTB의 상승에 응답하여 NOR 회로(115)로부터의 클럭 제어 신호 φX가 L 레벨로 하강한다. 따라서, 도 47의 트랜스퍼 게이트 XF2가 오프 상태가 되면, 쌍방향 전송 회로(105)에 의해 액티브 래치 회로 AL로부터 스탠바이 래치 회로 SL에의 신호의 전송이 행해진다. 이 전송 지시 신호 φA가 비활성화되면, 액티브 래치 회로 AL의 게이트 터널 전류를 저감시키기 위한 기구가 활성화된다(게이트 터널 전류 저감 회로의 활성화 또는 전원 전압 공급 정지).
이어서, 동작 모드 지시 신호 CMD가 스탠바이 기간 종료 지시를 제공하면 (예를 들면 슬리프 모드 종료 지시 신호가 주어지면), 모드 검출 회로(110)는 스탠바이 지시 신호 φSTB를 L 레벨로 하강한다. 이 스탠바이 지시 신호 φSTB의 하강에 응답하여 인버터(112)의 출력 신호가 상승, 단안정 펄스 발생 회로(113)가 단안정의 펄스 신호를 생성하고, 따라서 전송 지시 신호 φB가 활성화된다. 이 스탠바이 지시 신호 φSTB가 L 레벨이 되어도 전송 지시 신호 φB가 H 레벨이고, 제어 클럭 신호 φX는 L 레벨을 유지한다. 이 스탠바이 지시 신호 φSTB에 따라 게이트 터널 전류 저감 기구는 비활성화되고, 액티브 래치 회로 AL에서는 동작 전원 전압은 공급된다. 따라서, 이 전송 지시 신호 φB의 활성화에 의해 스탠바이 래치 회로 SL로부터 액티브 래치 회로 AL로 신호를 전송하면, 확실하게 액티브 래치 회로 AL에 의해 전송 신호가 래치된다.
또, 이 도 49a에 도시된 구성에서 NOR 회로(115)를 대신하여 전송 지시 신호 φB의 상승에 응답하여 세트되거나 또는 스탠바이 지시 신호 φSTB의 하강에 응답하여 리세트되는 세트/리세트 플립플롭이 이용되어도 좋다. 확실하게, 전송 지시 신호 φB가 비활성화되고, 스탠바이 래치 회로 SL로부터 액티브 래치 회로 AL에의 신호의 전송이 완료한 후에 제어 클럭 신호 φX를 H 레벨로 설정할 수 있다.
또한, 이 액티브 래치 회로 AL에 대한 게이트 터널 전류 저감 기구로는 스탠바이 지시 신호 φSTB의 비활성화에 응답하여 비활성화되고, 또한 전송 지시 신호 φA의 하강에 응답하여 활성화되는 구성이 이용되면 좋다. 예를 들면 스탠바이 지시 신호 φSTB의 상승 지연 신호를 이 액티브 래치 회로 AL의 게이트 터널 전류 저감 기구를 제어하기 위한 신호로서 이용할 수 있다.
또한, 제어 클럭 신호 φX는 스탠바이 지시 신호 φSTB의 하강 지연 신호의반전에 의해 형성되어도 좋다.
[변경 예1]
도 50은, 본 발명의 실시예11의 변경 예1의 동작을 나타내는 신호 파형도이다. 이 변경 예1에서는 도 47에 도시된 반도체 장치가 이용된다. 즉 액티브 래치 회로 AL과 스탠바이 래치 회로 SL가 이용되어, 이 액티브 래치 회로 AL과 스탠바이 래치 회로 SL사이에서 쌍방향 전송 회로(105)에 의해 신호의 전송을 행한다.
이 변경 예1의 구성에서는 우선 제어 클럭 신호 φX에 동기하여 전송 지시 신호 φA가 변화한다. 따라서, 액티브 기간 중에는 액티브 래치 회로 AL의 래치 신호가 쌍방향 전송 회로(105)를 통해 스탠바이 래치 회로 SL로 전달된다. 따라서, 이 액티브 기간 중에 액티브 래치 회로 AL에 대해 조작이 행해지고, 그 래치 신호의 논리 레벨이 변화한 경우 그 자리에서 액티브 래치 회로 AL의 신호 변화가 쌍방향 전송 회로(105)를 통해 스탠바이 래치 회로 SL로 전달된다.
스탠바이 사이클이 되면, 제어 클럭 신호 φX가 L 레벨이 되고, 트랜스퍼 게이트 XF2가 오프 상태가 된다. 또한, 동시에 전송 지시 신호 φA가 L 레벨이 되고, 클럭드 인버터 회로(105a)가 출력 하이 임피던스 상태가 된다. 이 제어 클럭 신호 φX의 비활성화에 응답하여, 액티브 래치 회로 AL과 스탠바이 래치 회로 SL이 분리되고, 액티브 래치 회로 AL은 그 게이트 터널 전류 저감 기구가 활성화되어 액티브 래치 회로 AL의 래치 신호는 불확정 상태가 된다. 그러나, 스탠바이 래치 회로 SL은 이 스탠바이 기간 중에 제공된 신호를 계속 래치한다(전원 전압은 공급되기 때문에).
스탠바이 기간이 종료하고, 액티브 기간으로의 이행시에는 우선 전송 지시 신호 φB가 활성화되고, 스탠바이 래치 회로 SL에 래치된 신호가 액티브 래치 회로 AL에 쌍방향 전송 회로(105)를 통해 전송된다. 이 때에는, 액티브 래치 회로 AL의 게이트 터널 전류 저감 기구는 비활성 상태가 되고, 액티브 래치 회로 AL은 확실하게 스탠바이 래치 회로 SL로부터 쌍방향 전송 회로(105)를 통해 제공된 신호를 래치한다.
전송 지시 신호 φB가 비활성화되면, 제어 클럭 신호 φX 및 전송 지시 신호 φA가 H 레벨의 활성 상태가 된다. 따라서, 다시 액티브 래치 회로 AL의 래치 신호의 변화가 바로 스탠바이 래치 회로 SL로 전달된다.
이 스탠바이 래치 회로 SL은 게이트 터널 장벽이 큰 ITR 트랜지스터로 구성되고, 게이트 절연막이 얇은 MIS 트랜지스터에 비교하여 동작 속도가 느리다. 따라서, 스탠바이 래치 회로 SL로 액티브 기간 내에 액티브 래치 회로 AL로부터 래치 신호를 전송함으로써, 래치/전송의 타이밍을 고려할 필요가 없고, 또한 스탠바이 기간 이행시에 전송 기간을 짧게 할 수 있어 정확하게 신호를 액티브 래치 회로 AL로부터 스탠바이 래치 회로 SL로 전송하여 스탠바이 래치 회로 SL로 래치시킬 수 있다.
또한, 스탠바이 래치 회로 SL은 액티브 래치 회로 AL보다 동작 속도가 느리지만, 스탠바이 상태시에 신호를 래치하며, 그 래치 신호는 확정 상태에 있어서 스탠바이 기간부터 액티브 기간으로의 이행시에 스탠바이 래치 회로 SL의 래치 신호에 따라 쌍방향 전송 회로(105)를 통해 액티브 래치 회로 AL로 신호를 전송하는 경우 액티브 래치 회로 AL은 정확하게 전송된 신호를 고속으로 래치할 수 있다.
도 51a는 도 50에 도시된 제어 클럭 신호 φX, 및 전송 지시 신호 φA 및 φB를 발생시키는 제어 신호 발생부의 구성을 개략적으로 나타내는 도면이다. 도 51a에서, 제어 신호 발생부는 동작 모드 지시 신호 CMD에 따라 스탠바이 모드가 지정되었을 때, 스탠바이 지시 신호 φSTB를 활성화하는 모드 검출 회로(115)와, 이 스탠바이 지시 신호 φSTB의 상승에 응답하여 세트되는 세트/리세트 플립플롭(117)과, 스탠바이 지시 신호 φSTB를 소정 기간 지연하고 또한 이 스탠바이 지시 신호 φSTB를 반전한 신호를 출력하는 반전 지연 회로(116)와, 반전 지연 회로(116)의 출력 신호의 상승에 응답하여 단안정의 펄스 신호를 발생시키는 단안정 펄스 발생 회로(118)를 포함한다. 세트/리세트 플립플롭(117)은 이 단안정 펄스 발생 회로(118)로부터의 단안정 펄스의 하강에 응답하여 리세트된다. 세트/리세트 플립플롭(117)의 출력 /Q로부터 전송 지시 신호 φA 및 제어 클럭 신호 φX가 출력된다. 다음에, 이 도 51a에 도시된 제어 신호 발생부의 동작을 도 51b에 도시된 신호 파형도를 참조하여 설명한다.
액티브 기간 중에는 스탠바이 지시 신호 φSTB는 L 레벨이고, 세트/리세트 플립플롭(117)은 리세트 상태에 있고, 제어 클럭 신호 φX 및 전송 지시 신호 φA는 모두 H 레벨에 있다. 동작 모드 지시 신호 CMD가 스탠바이 모드를 지정한 경우, 스탠바이 지시 신호 φSTB가 H 레벨로 상승한다. 이 스탠바이 지시 신호 φSTB의 상승에 응답하여 세트/리세트 플립플롭(117)이 세트되고, 제어 클럭 신호 φX 및 전송 지시 신호 φA가 H 레벨로부터 L 레벨로 하강한다. 이 때 또한, 스탠바이 지시 신호 φSTB의 상승에 응답하여, 액티브 래치 회로 AL의 전원 전압의 제어가 행해진다(전원 전압 공급의 정지 등의 게이트 터널 전류 저감 기구의 활성화).
동작 모드 지시 신호 CMD가 스탠바이 기간의 종료를 지시할 때, 모드 검출 회로(115)로부터의 스탠바이 지시 신호 φSTB가 비활성화된다. 반전 지연 회로(116)는 이 스탠바이 지시 신호 φSTB를 소정 시간 지연하고 있다. 이 반전 지연 회로(116)가 갖는 지연 시간사이에 이 스탠바이 지시 신호 φSTB의 비활성화에 응답하여 액티브 래치 회로 AL에 대한 전원 회복이 행해진다(게이트 터널 전류 저감 기구의 비활성화). 소정 기간이 경과하면 반전 지연 회로(116)의 출력 신호가 상승, 단안정 펄스 발생 회로(118)로부터의 전송 지시 신호 φB가 소정 기간 활성화된다. 이 전송 지시 신호 φB가 L 레벨에 달한 후, 세트/리세트 플립플롭(117)이 리세트되고, 전송 지시 신호 φA 및 제어 클럭 신호 φX가 H 레벨로 상승한다. 따라서, 스탠바이 래치 회로 SL로부터 액티브 래치 회로 AL에 신호가 전송된 후에 액티브 래치 회로 AL이 대응하는 트랜스퍼 게이트 XF2를 통해 논리 게이트에 결합된다.
액티브 래치 회로 AL 에 대한 전원 전압을 회복한 후에 스탠바이 래치 회로 SL로부터 액티브 래치 회로 AL에 래치 신호를 전송하고, 액티브 래치 회로 AL은, 정확하게 전송된 신호를 래치할 수 있다.
또, 쌍방향 전송 회로의 클럭드 인버터 회로(105a 및 105b)는 클럭 제어의 부분의 MIS 트랜지스터를 ITR 트랜지스터로 구성함으로써 게이트 터널 전류 및 서브 임계 누설 전류(오프 누설 전류) 양자를 저감시킬 수 있다.
[변경 예2]
도 52는, 본 발명의 실시예11의 변경 예2의 동작을 나타내는 신호 파형도이다. 이 도 52에서는, 이용되는 반도체 장치는 앞의 도 47에 도시된 액티브 래치 회로 AL 및 스탠바이 래치 회로 SL 및 쌍방향 전송 회로(105)를 포함한다. 이 변경 예2에서는 액티브 래치 회로 AL에 대해 동작을 행하는 사이클을 규정하는 액티브 사이클 규정 신호 φACTA에 따라 액티브 래치 회로 AL과 스탠바이 래치 회로 SL사이에서의 데이터 전송이 실행된다.
액티브 사이클 지시 신호 φACTA가 활성화되면, 우선 전송 지시 신호 φB가 활성화되고, 쌍방향 전송 회로(105)에서 스탠바이 래치 회로 SL로부터 액티브 래치 회로 AL로의 데이터 전송이 실행된다. 이 때에는, 액티브 래치 회로 AL에서 전원 전압이 안정화된다. 전송 지시 신호 φB가 비활성화되어, 스탠바이 래치 회로 SL로부터 액티브 래치 AL에의 신호 전송이 완료하면,이어서 제어 클럭 신호 φX가 활성 상태가 되고, 트랜스퍼 게이트 XF2가 온 상태가 된다. 이에 따라, 액티브 래치 회로 AL이 대응하는 논리 회로에 결합되어, 래치 신호의 전송 또는 논리 회로로부터의 신호의 래치 등의 처리가 실행된다.
이 액티브 래치 회로 AL에 대한 처리가 완료되면, 제어 클럭 신호 φX의 상승으로부터 소정 시간 지연되어, 전송 지시 신호 φA가 활성화된다. 이 전송 지시 신호 φA의 활성화에 따라 클럭드 인버터 회로(105a)가 활성화되고, 액티브 래치 회로 AL로부터 스탠바이 래치 회로 SL에의 신호의 전송이 행해진다. 이 액티브 래치 회로 AL로부터 스탠바이 래치 회로 SL 에의 신호 전송이 완료하여 소정 시간 경과하면, 액티브 사이클 지시 신호 φACTA가 비활성화되고, 이 액티브 래치 회로 AL에 대한 동작 사이클이 완료한다. 이 액티브 사이클 지시 신호 φACTA의 비활성화에 응답하여 액티브 래치 회로 AL에 대한 전원 전압이 게이트 터널 전류를 저감하도록 제어된다(예를 들면 전원 전압의 공급 차단 등). 스탠바이 래치 회로 SL은 액티브 사이클 지시 신호 φACTA의 활성화의 기간 내에 전송 지시 신호 φA의 활성화에 응답하여 액티브 래치 회로 AL 에서 처리된 신호를 받아 래치하고 있다. 따라서, 액티브 기간에서의 논리 처리 속도에 악영향을 미치게 하지 않고 고속 동작성을 보증하고, 또한 스탠바이 기간 내의 소비 전류를 저감시킬 수 있다. 이후, 이 동작이 액티브 래치 회로 AL 에 대한 동작이 행해질 때마다 반복하여 실행된다.
도 53은 도 52에 도시된 각 신호를 발생시키는 제어 신호 발생부의 구성을 개략적으로 나타내는 도면이다. 도 53에서, 제어 신호 발생부는 동작 모드 지시 신호 CMD에 따라 이 액티브 래치 회로 AL에 대한 동작이 행해지는 기간을 나타내는 액티브 사이클 지시 신호 φACTA를 발생시키는 모드 검출 회로(120)와, 모드 검출 회로(120)로부터의 액티브 사이클 지시 신호 φACTA의 활성화에 응답하여 단안정의 펄스 신호를 발생시키는 단안정 펄스 발생 회로(121)와, 단안정 펄스 발생 회로(121)로부터의 펄스 신호를 반전하는 인버터 회로(122)와, 인버터 회로(122)의 출력 신호와 액티브 사이클 지시 신호 φACTA를 받는 AND 회로(123)와, AND 회로(123)의 출력 신호의 상승(활성화)에 응답하여 단안정의 펄스 신호를 발생시키는 단안정 펄스 발생 회로(124)와, 단안정 펄스 발생 회로(124)의 출력하는 펄스신호를 소정 시간 지연하는 지연 회로(125)와, 지연 회로(125)의 출력 신호의 상승에 응답하여 단안정의 펄스 신호를 발생시키는 단안정 펄스 발생 회로(126)를 포함한다.
단안정 펄스 발생 회로(121 및 126)로부터 전송 지시 신호 φB 및 φA가 각각 출력된다. 또한 단안정 펄스 회로(124)로부터 제어 클럭 신호 φX가 발생된다. 지연 회로(125)는 이 액티브 래치 회로 AL에 대한 신호의 처리가 행해지고, 액티브 래치 회로 AL의 래치 신호가 확정 상태가 되는데 필요한 기간과 같은 지연 시간을 갖는다.
이 도 53에 도시된 제어 신호 발생부에서는 동작 모드 지시 신호(또는 커맨드) CMD가 제공되면 모드 검출 회로(120)는 이 액티브 래치 회로 AL에 대한 동작이 행해지는 기간 액티브 사이클 지시 신호 φACTA를 활성화한다. 이것은, 예를 들면 액티브 래치 회로를 포함하는 전체 장치가 클럭 신호 CLK에 동기하여 동작하며, 이 동작 모드 지시 신호 CMD가 있는 동작 모드를 지정했을 때, 이 클럭 신호 CLK에 동기하여 액티브 사이클 지시 신호 φACTA가 이 클럭 신호의 소정 사이클 경과 후에 액티브 래치 회로의 활성화의 타이밍에 맞춰 소정 기간 활성화되는 구성에 예를 들면 대응한다.
이 액티브 사이클 지시 신호 φACTA가 활성화되면, 단안정 펄스 발생 회로(121)로부터의 전송 지시 신호 φB가 활성화되고, 스탠바이 래치 회로 SL로부터 액티브 래치 회로 AL에의 신호의 전송이 행해진다. 액티브 사이클 지시 신호 φACTA가 활성화되고, 또한 전송 지시 신호 φB가 비활성 상태가 되면, 단안정 펄스 발생 회로(124)가 제어 클럭 신호 φX를 활성화한다. 즉, 액티브 래치 회로 AL에서 전원 제어가 액티브 사이클 지시 신호 φACTA에 의해 행해져 전원 전압이 회복하고, 또한 스탠바이 래치 회로 SL로부터의 데이터 전송이 완료한 후에 제어 클럭 신호 φX가 활성화되어, 액티브 래치 회로 AL이 대응하는 논리 회로에 결합된다.
이 제어 클럭 신호 φX가 활성화되면, 지연 회로(125)가 갖는 지연 시간이 경과한 후에 전송 지시 신호 φA가 단안정 펄스 발생 회로(126)에 의해 발생된다. 따라서, 액티브 래치 회로 AL에 대해 논리 회로에 의한 신호 처리가 완료되고, 액티브 래치 회로 AL의 래치 신호가 확정한 후에 전송 지시 신호 φA가 활성화되어 액티브 래치 회로 AL로부터 스탠바이 래치 회로 SL 에의 신호의 전송이 실행된다. 액티브 래치 회로 AL에 대한 처리가 실행되는 사이클내에서 스탠바이 래치 회로 SL의 신호의 전송이 행해지고, 이 전송을 위해 특별한 사이클을 설치할 필요가 없고, 또한 액티브 래치 회로 AL로부터 스탠바이 래치 회로 SL의 신호 전송이 논리 회로의 처리 동작에 악영향을 미치게 하지 않고, 전체 장치의 동작 속도의 저감이 방지된다.
또, 제어 클럭 신호 φX는 전송 지시 신호 φA가 활성화되면, 적당한 타이밍으로 비활성화되어, 트랜스퍼 게이트 XF2가 오프 상태가 된다.
[변경 예3]
도 54는, 본 발명의 실시예11의 변경 예3의 동작을 나타내는 신호 파형도이다. 이 변경 예3에서는, 클럭 신호 CLK가 동작 사이클을 규정한다. 반도체 장치의 구성은 도 47에 도시된 구성과 동일하게, 액티브 래치 회로 AL 및 스탠바이 래치 회로 SL과, 이들의 래치 회로 AL 및 SL 사이의 신호 전송을 행하는 쌍방향 전송 회로(105)와, 액티브 래치 회로 AL을 논리 회로에 결합하는 트랜스퍼 게이트 XF2를 포함한다. 이어서, 이 변경 예3의 동작을 도 54에 도시된 신호 파형도를 참조하여 설명한다.
클럭 신호 CLK사이클#1에서 동작 모드 지시 신호에 따라 액티브 사이클 지시 신호 φACTA가 활성화된다. 이 액티브 사이클 지시 신호 φACTA의 활성화에 따라 액티브 래치 회로 AL에 대한 전원 회복 처리가 행해진다. 이 액티브 래치 회로 AL에 대한 전원 회복 처치가 완료되면, 전송 지시 신호 φB가 활성화되어, 스탠바이 래치 회로 SL의 노드(106b)에 래치되는 신호가 쌍방향 전송 회로(105)를 통해 액티브 래치 회로 AL의 노드(106a)로 전송된다. 따라서, 액티브 래치 회로 AL의 노드(106a)의 신호 전위는 스탠바이 래치 회로 SL의 래치 신호가 규정하는 신호 전위 레벨이 된다.
클럭 신호 CLK사이클#2에서 이 액티브 래치 회로 AL에 대한 활성화 신호인 제어 클럭 신호 φX가 활성화되고, 액티브 래치 회로 AL이 트랜스퍼 게이트 XF2를 통해 논리 회로에 결합된다. 이 논리 회로에 의해 액티브 래치 회로 AL에 래치된 신호에 대한 처리가 행해진다.
이 클럭 신호 CLK사이클#2에서 필요한 처리가 행해지고, 액티브 래치 회로 AL에 대한 신호의 처리가 실행된다. 이 신호 처리에 따라 액티브 래치 회로 AL의 노드(106a)의 신호 전위가 변화한다. 이 변화 타이밍은 논리 회로의 신호 처리 타이밍에 따라 결정된다. 따라서, 도 54에서는 이 노드(106a)의 신호 전위 변화 타이밍을 일정한 시간 폭을 갖고 나타낸다.
이 클럭 사이클#2에서 액티브 래치 회로 AL에 대한 처리가 완료되면, 다음 사이클#3에서 제어 클럭 신호 φX가 비활성화된다. 제어 클럭 신호 φX가 비활성화되면 이어서 전송 지시 신호 φA가 활성화되고, 액티브 래치 회로 AL에 래치된 신호가 스탠바이 래치 회로 SL로 전송된다. 그 스탠바이 래치 회로 SL에의 신호 전송이 완료하면, 액티브 래치 회로 AL에 대한 전원 제어가 행해져 게이트 터널 전류의 저감이 행해진다.
액티브 사이클 지시 신호φACTA는 이 클럭 사이클#3에서 비활성화되어도 좋고, 또한 다른 논리 회로가 동작하는 기간 활성 상태로 유지되어도 좋다.
이 도 54에 도시된 바와 같이 액티브 래치 회로 AL에 대한 신호 처리가 행해진 사이클의 다음 사이클에서 액티브 래치 회로로부터 스탠바이 래치 회로 SL에의 신호를 전송함으로써 액티브 래치 회로 AL로부터 스탠바이 래치 회로 SL에의 전송 시간을 고려하여 클럭 신호 사이클 기간을 결정할 필요가 없어 고속 동작성에 대한 악영향은 생기지 않고, 또한 이 액티브 래치 회로 AL의 스탠바이 상태시(스탠바이 기간시)의 소비 전류를 저감시킬 수도 있다.
도 55는, 도 54에 도시된 각 신호를 발생시키는 제어 신호 발생부의 구성을 개략적으로 나타내는 도면이다. 도 55에서, 제어 신호 발생부는 동작 모드 지시 신호 CMD와 클럭 신호 CLK를 받아 이 클럭 신호 CLK의 상승으로 동작 모드 지시 신호 CMD의 상태에 따라 액티브 사이클 지시 신호 φACTA를 활성화하는 모드 검출 회로(130)와, 액티브 사이클 지시 신호 φACTA를 클럭 신호 CLK에 따라 전송하는 시프터(131)와, 시프터(131)의 출력 신호 φSH의 상승에 응답하여 세트되어 제어 클럭 신호 φX를 H 레벨로 세트하는 세트/리세트 플립플롭(132)과, 제어 클럭 신호 φX를 클럭 신호 CLK에 따라 전송하는 시프터(133)와, 시프터(133)의 출력 신호의 상승에 응답하여 단안정의 펄스 신호를 생성하는 단안정 펄스 발생 회로(134)와, 액티브 사이클 지시 신호 φACTA를 소정 시간 지연하는 지연 회로(135)와, 지연 회로(135)의 출력 신호의 상승에 응답하여 단안정의 펄스 신호를 발생시키는 단안정 펄스 발생 회로(136)를 포함한다.
세트/리세트 플립플롭(132)으로부터 제어 클럭 신호 φX가 출력되고, 단안정 펄스 발생 회로(134 및 136)로부터 전송 지시 신호 φA 및 φB가 각각 출력된다. 지연 회로(135)는 액티브 사이클 지시 신호 φACTA가 활성화되었을 때, 액티브 래치 회로 AL의 동작 전원 전압 회복에 필요해진 시간과 같은 지연 시간을 갖는다. 이 지연 회로(135)를 설치함에 따라, 액티브 사이클 이행시에, 충분히 액티브 래치 회로 AL의 전원 전압이 회복한 후에, 스탠바이 래치 회로 SL로부터 액티브 래치 회로 AL 에의 신호 전송을 행하여, 액티브 래치 회로에서의 정확한 신호의 래치를 보증한다.
시프터(131 및 133)는, 각각 소정의 클럭 사이클 기간에 걸쳐 제공된 신호를 전송하여 지연한다. 따라서, 시프터(131 및 133)는 각각 클럭 신호 CLK의 반 사이클 단위로 그 지연 시간을 설정할 수 있다. 이 시프터(131)의 전송 사이클 수를 조정함으로써, 제어 클럭 신호 φX가 활성 상태가 되는 클럭 사이클 기간을 도 54에 도시된 사이클#1 및 #3 모두 설정할 수 있다. 시프터(133)를 이용함으로써, 제어 클럭 신호 φX가 비활성 상태가 된 후에 전송 지시 신호 φA를 생성할 수 있다. 또한 시프터(133)에 의해 제어 클럭 신호 φX의 활성화 기간을 클럭 사이클의 반 사이클 단위로 조절할 수도 있다.
이 제어 신호 발생부는, 또한 액티브 사이클 지시 신호 φACTA의 상승에 응답하여 세트되고 또한 전송 지시 신호 φA의 하강에 응답하여 리세트되는 세트/리세트 플립플롭(137)을 포함한다. 이 세트/리세트 플립플롭(137)의 출력 Q로부터의 신호가 액티브 래치AL의 전원 제어를 위해 사용된다(계층 전원 구성의 경우, 전원 스위치 트랜지스터에 대한 제어 클럭 신호 φ로서 이 세트/리세트 플립플롭(137)의 출력 Q로부터의 신호가 사용됨).
또, 이 도 54에 도시된 신호 파형에서 시프터(131)의 클럭 전송 사이클을 0으로 설정한 경우, 클럭 사이클#1 및 #2를 하나의 클럭 사이클로서 액티브 래치 회로와 스탠바이 래치 회로 SL사이에서의 신호 전송이 행해진다.
[변경 예4]
도 56a는, 본 발명의 실시예11의 변경 예4의 구성을 개략적으로 나타내는 도면이다. 도 56a에 도시된 구성에서는 복수단의 논리 회로 LG#1-LG#n이 동기 설계되고, 활성화 신호 φL1-φLn에 따라 순차 처리를 실행한다. 이들의 논리 회로 LG#1-LG#n 각각에 대응하여 래치 회로 LT#1-LT#n이 설치된다. 래치 회로 LT#1-LT#n은 동일 구성을 갖기 때문에 도 56a에서 래치 회로 LT#i의 구성을 대표적으로 도시한다. 래치 회로 LTφi는 액티브 래치 회로 AL, 스탠바이 래치 회로 SL, 제어클럭 신호 φXi에 따라 액티브 래치 회로 AL과 논리 회로 LG#i와 결합하는 트랜스퍼 게이트 XF2, 및 전송 지시 신호 φAi 및 φB에 따라 액티브 래치 회로 AL과 스탠바이 래치 회로 SL사이에서 신호 전송을 행하는 쌍방향 전송 회로(105)를 포함한다. 액티브 래치 회로 AL로부터 스탠바이 래치 회로 SL에의 신호 전송을 제어하는 전송 지시 신호 φAi가 래치 회로 LT#1-LT#n에 대해 개개로 생성된다. 한편, 스탠바이 상태 종료시 스탠바이 래치 회로 SL로부터 액티브 래치 회로 AL 에의 신호 전송을 지시하는 전송 지시 신호 φB가 래치 회로 LT#1-LT#n에 공통으로 생성된다. 이어서, 이 도 56a에 도시된 반도체 장치의 동작을 도 56b에 도시된 신호 파형도를 참조하여 설명한다.
스탠바이 기간이 완료되여 액티브 사이클이 시작되면 우선 전송 지시 신호 φB가 활성화되고, 래치 회로 LT#1-LT#n에서 스탠바이 래치 회로 SL로부터 액티브 래치 회로 AL에의 신호 전송이 행해진다. 이 때에는, 스탠바이 상태시에 전원 제어가 행해지던 액티브 래치 회로 AL에 대한 전원은 회복하고 있다. 액티브 사이클 지시 신호 φACTA가 활성화되면, 이어서 논리 회로 LG#1-LG#n은 활성 제어 신호 φL1-φLn에 따라 순차 활성화되고, 각각 전단의 논리 회로로부터 제공된 신호에 대한 처리를 실행한다. 이 때, 또한 래치 회로 LT#1-LT#n에서는 대응하는 논리 회로에 대한 활성 제어 신호 φLi가 활성 상태가 되면, 제어 클럭 신호 φXi가 소정의 타이밍으로 활성화되고, 트랜스퍼 게이트 XF2가 도통하여 액티브 래치 회로 AL과 논리 회로 LG#i가 결합된다.
논리 회로 LG#t1-LG#n에서 각각 활성 제어 신호 φL1-φLn에 따라 동작을 실행하고, 그 실행 결과가 래치 회로 LT#1-LT#n의 액티브 래치 회로 AL에 래치된다. 다음 사이클에서 이 액티브 래치 회로 AL에 래치된 신호가 쌍방향 전송 회로(105)를 통해 대응하는 스탠바이 래치 회로 SL로 전송된다. 즉, 논리 회로 LG#1-LG#n 에서 활성 제어 신호 φL1-φLn이 활성화되면, 다음 사이클에서 전송 지시 신호 φA1-φAn이 활성화된다. 따라서, 논리 회로 LG#i가 동작하고, 신호 처리를 행한 사이클의 다음 사이클에서 액티브 래치 회로로부터 스탠바이 래치 회로 SL에의 신호 전송이 행해지고 있다. 따라서, 각 동작 사이클에서 논리 회로의 신호 처리 타이밍에 의한 액티브 래치 회로 AL의 신호 확정 타이밍과, 이 스탠바이 래치 회로 SL에의 신호 전송 타이밍을 고려할 필요가 없어, 충분히 여유를 갖고 액티브 래치 회로로부터 스탠바이 래치 회로 SL로 신호를 전송할 수 있어, 타이밍 조정을 위한 회로가 불필요해져, 회로 요소 수의 저감 및 따라서 소비 전력의 저감을 실현할 수 있다.
도 57a는, 도 56a에 도시된 전송 지시 신호 φAi를 발생시키는 부분의 구성을 개략적으로 나타내는 도면이다. 도 57a에서, 전송 지시 신호 발생부는 활성 제어 신호 φLi를 클럭 신호 CLK에 동기하여 1 클럭 사이클 기간 전송하는 시프터(140)와, 시프터(140)의 출력 신호의 상승에 응답하여 단안정의 펄스 신호를 발생시키는 단안정 펄스 발생 회로(141)를 포함한다. 이 단안정 펄스 발생 회로(141)로부터 전송 지시 신호 φAi가 출력된다. 클럭 신호 CLK는 도 56a에 도시된 논리 회로 LG#1-LG#n의 동작 사이클을 규정하는 신호이다. 이 도 57a에 도시된 전송 지시 신호 발생부의 동작을 도 57b에 도시된 타이밍차트를 참조하여 설명한다.
활성 제어 신호 φLi가 클럭 신호 CLK의 상승에 동기하여 활성화되면, 시프터(140)는 이 활성 제어 신호 φLi를 수신하고 다음의 클럭 신호 CLK의 상승으로 이 수신한 신호를 출력한다. 따라서, 클럭 사이클#i에서 활성 제어 신호 φLi가 활성화되고, 다음의 클럭 사이클#i+1에서 차단의 논리 회로 LG卄(i+1)에 대한 활성 제어 신호 φLi+1이 활성화될 때 이 클럭 사이클#i+1에서 단안정 펄스 발생 회로(141)로부터 단안정이 발생되어, 전송 지시 신호 φAi가 활성화된다. 따라서, 액티브 래치 회로 AL에서 클럭 사이클#i에 의해 래치된 신호가 다음의 클럭 사이클#i+1에서 액티브 래치 회로 AL로부터 스탠바이 래치 회로 SL로 전송된다.
또, 제어 클럭 신호 φXi는 활성 제어 신호 φLi에 응답하여 적당한 타이밍으로 활성화되면 좋다.
또, 활성 제어 신호 φL1-φLn은 액티브 사이클 지시 신호 φACTA가 활성화되면, 클럭 신호 CLK에 동기하여 시프트 동작을 행하는 시프트 레지스터로 생성된다.
또, 논리 회로 LG#1∼LG#n이 클럭 신호에 동기하여, 파이프라인적으로 축차 처리를 하는 경우, 파이프라인 스테이지의 입출력부에는 클럭 신호에 따라 동작하는 레지스터가 설치된다. 이 레지스터에 의해 파이프라인 스테이지 사이의 신호 전송이 행해진다. 이 레지스터에 의한 파이프라인 스테이지 사이 신호 전송과 동기하여 액티브 래치 회로 AL로부터 스탠바이 래치 회로 SL로 신호의 전송을 행한다. 파이프라인 처리에서도 다음 사이클에서의 신호 전송이 실현된다.
[변경 예5]
도 58은, 본 발명의 실시예11의 변경 예5의 동작을 나타내는 신호 파형도이다. 이 도 58에서는 반도체 장치는 통상 모드와 저소비 전력 모드를 갖는다. 저소비 전력 모드는 논리 회로의 경우, 논리 회로가 동작을 정지하는 슬리프 모드이고, 다이내믹·랜덤·액세스·메모리(DRAM)의 경우에는 셀프 리프레시 모드이다. 통상 모드에서는 이 반도체 장치가 소정의 처리를 실행한다. 도 58에 도시된 바와 같이, 전송 지시 신호 φA가 통상 모드로부터 저소비 전력 모드로 이행할 때에 활성화되고, 액티브 래치 회로 AL로부터 스탠바이 래치 회로 SL로 래치 신호가 전송된다. 이 기간은 저소비 전력 엔트리 모드이다. 이 저소비 전력 엔트리 모드가 완료되면, 액티브 래치 회로에서 전원 제어가 실행되어 게이트 터널 전류의 저감이 행해진다.
저소비 전력 모드가 완료되면, 우선 액티브 래치 회로에 대한 전원 제어가 행해지고, 전원이 회복한 후 액티브 래치 회로에 대한 전송 지시 신호 φB가 활성화되고, 스탠바이 래치 회로 SL로부터 액티브 래치 회로 AL로 래치 신호의 전송이 행해진다. 이 전송 지시 신호 φB의 활성화 기간이 종료하고, 저소비 전력 이그젝트 모드가 완료되면, 반도체 장치에 소정의 처리를 실행시킬 수 있다.
따라서 통상 모드시에는 게이트 절연막이 얇은 MIS 트랜지스터를 이용하여 고속 동작시키고, 저소비 전력 모드에서는 액티브 래치 회로 AL의 전원 전압 제어 등에 의해 게이트 터널 전류를 저감시키고, 따라서 소비 전력을 저감한다. 이 도 58에 도시된 신호 파형은 앞의 도 48의 파형도에서 스탠바이 기간을 저소비 전력모드의 기간으로 치환함에 따라 제공되며, 대응하는 제어 신호 발생부에 의해 도 58에 도시된 파형을 실현하는 제어 신호 발생부는 실현된다.
이상과 같이, 본 발명의 실시예11에 따르면, 대기 기간 내의 신호의 논리가 미리 정해지지 않은 래치 회로의 경우, 대기 기간 중 액티브 래치 회로로부터 스탠바이 래치 회로로 신호를 전송하고, 액티브 래치 회로를 게이트 터널 전류 저감 상태로 설정하며, 대기 기간 내의 게이트 터널 전류에 의한 소비 전력을 억제할 수 있다. 또한, 대기 기간부터 액티브 기간으로의 이행시에는 스탠바이 래치 회로에 래치된 신호를 액티브 래치 회로로 전송하고, 정확하게 래치된 신호를 복원하는 것이, 또한 액티브 기간 중, 이 액티브 래치 회로에 의해 고속 동작을 실현할 수 있다.
[실시예12]
도 59a는, 본 발명의 실시예12에 따르는 반도체 장치의 구성의 일례를 나타내는 도면이다. 도 59a에서 전원 노드와 프리차지 노드(150)사이에 프리차지 지시 신호 /φPR의 활성화시(L 레벨일 때) 도통하는 MIS 트랜지스터 PTR15가 설치된다. 프리차지 노드(150)와 접지 노드사이에 병렬로 N 채널 MIS 트랜지스터 NQ15, NQ16, 및 NQ17이 설치된다. 이들의 MIS 트랜지스터 NQ15, NQ16 및 NQ17의 게이트에는 각각 입력 신호 IN1, IN2 및 IN3이 제공된다.
프리차지 지시 신호 /φPR은 스탠바이 기간 내 활성 상태의 L 레벨로 설정되고, 프리차지 노드(150)를 전원 전압 Vcc 레벨로 프리차지한다. 이 프리차지용의 MIS 트랜지스터 PTR15에는 ITR 트랜지스터를 이용하여 그 게이트 터널 전류 누설을 억제한다. 입력 신호 IN1-IN3에 응답하여 동작하는 MIS 트랜지스터 NQ15-NQ17에는 게이트 절연막의 막 두께가 얇은 MIS 트랜지스터가 이용된다. 스탠바이 기간 중, 입력 신호 IN1-IN3은 모두 L 레벨이고, MIS 트랜지스터 NQ15-NQ17은 오프 상태를 유지한다. 이어서, 이 도 59a에 도시된 반도체 장치의 동작을 도 59b에 도시된 동작 파형도를 참조하여 설명한다.
스탠바이 기간 중, 프리차지 지시 신호 /φPR은 L 레벨이고, 프리차지 노드(150)는 프리차지용의 MIS 트랜지스터 PTR15에 의해 전원 전압 레벨로 프리차지된다. 입력 신호 IN1-IN3은 모두 L 레벨이고, MIS 트랜지스터 NQ15-NQ17은 모두 오프 상태를 유지한다.
프리차지 상태에서 MIS 트랜지스터 PTR15는 온 상태가 되지만, 프리차지용 MIS 트랜지스터 PTR15는 ITR 트랜지스터이고, 그 게이트 터널 전류는 충분히 억제된다. 또한, MIS 트랜지스터 NQ15-NQ17은 오프 상태이고, 게이트 터널 전류는 거의 생기지 않는다. 또한, 이 프리차지용 MIS 트랜지스터 PTR15는 ITR 트랜지스터이고, 예를 들면 게이트 절연막의 막 두께가 두꺼운 경우, 임계치 전압의 절대치가 커지고, 따라서 오프 누설 전류도 저감할 수 있다.
액티브 사이클이 시작되면, 프리차지 지시 신호 /φPR가 H 레벨이 되고, 프리차지용의 MIS 트랜지스터 PTR15가 오프 상태가 된다. MIS 트랜지스터 NQ15-NQ17이 입력 신호 IN1-IN3의 논리 레벨에 따라 온/오프 상태가 되고, MIS 트랜지스터 NQ15-NQ17이 선택적으로 온/오프 상태가 된다. 이 MIS 트랜지스터 NQ15-NQ17의 온/오프 상태에 따라 프리차지 노드(150)의 액티브 기간 내의 전압 레벨이 결정된다. 이 프리차지 노드(150)를 접지 전압 레벨로 방전하는 경우, MIS 트랜지스터 NQ15-NQ17은 게이트 절연막이 얇은 MIS 트랜지스터로서 고속으로 동작하고, 프리차지 노드(150)를 접지 전압 레벨로 방전한다.
따라서, 이 도 59a에 도시된 바와 같이 프리차지 노드(150)를 스탠바이 기간 중 소정 전압 레벨로 프리차지하고, 액티브 기간 중에 입력 신호에 따라 프리차지 노드의 전압 레벨이 결정되는 다이내믹 동작을 행하는 경우, 프리차지용 MIS 트랜지스터로서 ITR 트랜지스터를 이용함으로써 게이트 터널 전류를 억제할 수 있다.
이 스탠바이 기간 및 액티브 기간은 활성화 지시 신호 ACT에 따라 결정된다. 도 59c는 본 발명의 실시예12의 반도체 장치의 일반적인 형태를 나타내는 도면이다. 도 59c에서 반도체 장치는 전원 노드와 프리차지 노드(150)사이에 접속되는 프리차지용 MIS 트랜지스터 PTR15와, 프리차지 노드(150)를 입력 신호(군)에 따라 구동하는 논리 회로(155)를 포함한다. 이 논리 회로(155)는 게이트 절연막 막 두께가 얇은 박막 트랜지스터(Tr)로 구성된다. 이 논리 회로(155)의 구성은 각 용도에 따라 적당하게 정해진다. 프리차지 노드(150)를 액티브 사이클시, 입력 신호 IN에 따라 구동하는 구성이면 좋다.
[변경 예1]
도 60a는, 본 발명의 실시예12의 변경 예1의 구성을 나타내는 도면이다. 도 60a에 도시된 구성은 도 59a에 도시된 구성 외에 프리차지 노드(150)와 전원 노드사이에 프리차지 지시 신호 /φPR2의 활성화시 도통하는 프리차지용 MIS 트랜지스터 PQ15가 설치된다. 이 MIS 트랜지스터 PQ15는 게이트 절연막의 막 두께는 얇아지고, 고속 동작이 가능하다. 프리차지 지시 신호 /φPR2는 액티브 기간부터 스탠바이 기간으로의 이행시 단안정 펄스의 형태로 활성화된다. 이어서, 이 도 60(A)에 도시된 반도체 장치의 동작을 도 60b에 도시된 신호 파형도를 참조하여 설명한다.
스탠바이 상태시에는, 활성화 지시 신호 ACT는 L 레벨이고, 따라서 프리차지 지시 신호 /φPR1이 L 레벨의 활성 상태가 되고, 프리차지용 MIS 트랜지스터 PTR15가 온 상태가 되고, 노드(150)가 전원 전압 Vcc레벨로 프리차지된다. 프리차지 지시 신호 /φPR2는 H 레벨의 비활성 상태이고, 프리차지용 MIS 트랜지스터 PQ15는 오프 상태를 유지한다. 따라서, 이 프리차지용 MIS 트랜지스터 PQ15는 오프 상태이기 때문에 이 게이트 절연막이 얇은 MIS 트랜지스터를 프리차지용 MIS 트랜지스터 PQ15로서 이용해도 이 MIS 트랜지스터 PQ15에는 게이트 터널 전류는 생기지 않는다. 입력 신호 INl-IN3은 스탠바이 기간 중 L 레벨이다.
액티브 기간이 시작되면, 활성화 지시 신호 ACT에 따라 프리차지용 MIS 트랜지스터 PTR15가 오프 상태가 된다. 프리차지 지시 신호 /φPR2는 H 레벨을 유지하고 있다. 입력 신호 IN1-IN3이 이 액티브 기간 중에 변화하고, MIS 트랜지스터 NQ15-NQ17이 입력 신호 IN1-IN3에 따라 선택적으로 온/오프 상태로 설정되고, 프리차지 노드(150)의 전압 레벨이 따라 설정된다.
액티브 기간이 완료되면, 활성화 지시 신호 ACT의 비활성화에 응답하여 프리차지 지시 신호 /φPR1이 H 레벨로부터 L 레벨로 하강하고, MIS 트랜지스터 PTR15가 온 상태가 되고, 프리차지 노드(150)를 전원 전압 Vcc 레벨로 프리차지한다. 이 때, 또한 프리차지 지시 신호 /φPR2가 L 레벨이 되고, 프리차지용 MIS 트랜지스터 PQ15가 온 상태가 된다.
ITR 트랜지스터는 게이트 터널 전류 억제를 위해 게이트 터널 장벽이 크고, 또한 그 임계치 전압의 절대치가 커지고 있다. 따라서, 이 ITR 트랜지스터인 MIS 트랜지스터 PTR15를 이용하여 프리차지 노드(150)를 프리차지하는 경우, 프리차지 노드(150)의 전압 레벨이 전원 전압 Vcc 레벨로 복귀하기까지 시간을 갖고, 스탠바이 기간 및 액티브 기간이 반복하여 실행되는 경우, 이 스탠바이의 기간을 짧게 할 수 없게 될 가능성이 생긴다. 그래서, 게이트 절연막이 얇은 고속 동작하는 MIS 트랜지스터를 프리차지용 MIS 트랜지스터 PQ15로서 이용하여, 이 프리차지 노드(150)를 고속으로 전원 전압 Vcc 레벨까지 복귀시킨다. 이에 따라, 스탠바이 기간이 짧은 경우라도 확실하게 프리차지 노드(150)를 전원 전압 Vcc 레벨로 프리차지할 수 있어, 스탠바이 기간 중의 소비 전류의 저감 및 액티브 기간 내의 고속 동작 양자를 실현할 수 있다.
도 61은, 도 60a에 도시된 프리차지 지시 신호 발생부의 구성을 개략적으로 나타내는 도면이다. 도 61에서, 프리차지 지시 신호의 발생부는, 활성화 지시 신호 ACT를 받는 2단의 직렬 접속되는 인버터 회로(155a 및 155b)와, 인버터 회로(155a)의 출력 신호의 상승에 응답하여 소정 기간 L 레벨이 되는 단안정의 펄스 신호를 생성하는 단안정 펄스 발생 회로(156)를 포함한다. 인버터 회로(155b)로부터 프리차지 지시 신호 /φPR1가 출력되고, 단안정 펄스 발생 회로(156)로부터 프리차지 지시 신호 /φPR2가 출력된다.
인버터 회로(155a 및 155b)는 버퍼 회로를 구성하고, 활성화 지시 신호 ACT 에 따라 프리차지 지시 신호 /φPR1이 생성된다. 한편, 액티브 기간 완료시 인버터 회로(155a)의 출력 신호가 H 레벨로 상승하고, 따라서 단안정 펄스 발생 회로(156)가 단안정의 펄스 신호를 생성하고, 프리차지 지시 신호 /φPR2를 이 스탠바이 기간 이행시 소정 기간 활성 상태로 구동한다. 이에 따라, 각 동작 사이클/기간에 따라 프리차지 지시 신호 /φPR1 및 /φPR2를 활성/비활성화할 수 있다.
[변경 예2]
도 62는, 본 발명의 실시예12의 변경 예2의 동작을 나타내는 신호 파형도이다. 이용되는 반도체 장치의 구성은 도 60a의 구성이고, 프리차지 노드(150)의 프리차지에는 프리차지 지시 신호 /φPR1 및 /φPR2에 따라 온 상태가 되는 프리차지용의 트랜지스터 PTR15 및 PQ15를 이용한다. 이 도 62에 도시된 신호 파형도에서는 게이트 절연막이 얇은 프리차지용 MIS 트랜지스터 PQ15를 온 상태로 시키기 위한 프리차지 지시 신호 /φPR2는 액티브 기간 개시시에 단안정 펄스의 형태로 활성화된다. 즉, 스탠바이 기간부터 액티브 기간에의 이행시에 프리차지 지시 신호 /φPR2가 소정 기간 활성 상태가 되고, MIS 트랜지스터 PQ15로 확실하게 프리차지 노드(150)를 소정 전압 레벨로 프리차지한다.
스탠바이 기간 중 MIS 트랜지스터 PTR15로 프리차지 노드(150)를 프리차지하는 경우, 이 스탠바이 기간의 길이가 짧아, 불충분하여 프리차지 노드(150)를 지정 전압으로 프리차지할 수 없는 경우라도 액티브 기간 개시시에 프리차지 지시 신호 /φPR2에 의해 확실하게 프리차지 노드(150)를 소정 전압 레벨로 프리차지할 수 있다. 이 프리차지 완료 후, 입력 신호 INl-IN3에 따라 MIS 트랜지스터 NQ15-NQ17이 선택적으로 온/오프 상태가 된다.
도 63은 도 62에 도시된 프리차지 지시 신호를 발생시키는 부분의 구성을 개략적으로 나타내는 도면이다. 도 63에 도시된 프리차지 지시 신호 발생부는 도 61에 도시된 프리차지 지시 신호 발생부와, 이하의 점에서 다르다. 즉, 프리차지 지시 신호 /φPR2는 활성화 지시 신호 ACT의 상승에 응답하여 소정 기간 L 레벨이 되는 단안정의 펄스 신호를 발생시키는 단안정 펄스 발생 회로(157)로부터 발생된다. 액티브 기간 개시시에 프리차지 지시 신호 /φPR2를 소정 기간 활성 상태로 구동한다.
도 64는, 본 발명의 실시예12의 변경 예1 및 2의 반도체 장치의 일반적 구성을 나타내는 도면이다. 이 도 64에서는 프리차지 노드(150)를 입력 신호(군) IN에 따라 구동하는 논리 회로(155)가 설치된다. 이 논리 회로(155)는 게이트 절연막이 얇은 MIS 트랜지스터(박막 Tr)을 구성 요소로서 갖는다. 프리차지 노드(150)는 프리차지 지시 신호 /φPR1 및 /φPR2를 각각 게이트에 받는 MIS 트랜지스터 PTR15 및 PQ15에 의해 전원 전압 Vcc 레벨로 프리차지된다. 이 논리 회로(155)는 앞의 도 59c에 도시된 구성과 마찬가지로 소정의 논리 처리를 실행하여 프리차지 노드(150)를 선택적으로 구동한다.
[변경 예3]
도 65는, 본 발명의 실시예12의 변경 예3의 동작을 나타내는 신호 파형도이다. 이 변경 예3에서 반도체 장치는 통상 동작 모드시 스탠바이 사이클 및 액티브 사이클 외에 동작이 정지되는 슬리프 모드를 갖는다. 반도체 장치의 구성은 도 60a에 도시된 구성과 동일하고, 프리차지 지시 신호 /φPR1에 응답하여 온 상태가 되는 ITR 트랜지스터로 구성되는 MIS 트랜지스터 PTR15 및 프리차지 지시 신호 /φPR2에 응답하여 온/오프 상태가 되는 MIS 트랜지스터 PQ15가 프리차지용 MIS 트랜지스터로서 설치된다. 이어서, 이 도 65에 도시된 신호 파형도를 참조하여, 본 발명의 실시예12의 변경 예3의 동작에 대해 설명한다.
슬리프 모드 지시 신호 SLEEP가 비활성 상태의 L 레벨인 경우에는 활성화 지시 신호 ACT에 따라 스탠바이 사이클 및 액티브 사이클이 반복하여 실행된다. 이 슬리프 모드 지시 신호 SLEEP가 L 레벨일 때에는 프리차지 지시 신호 /φPR1은 H 레벨을 유지하며, 따라서 MIS 트랜지스터 PTR15는 오프 상태를 유지한다. 통상 동작 모드시(슬리프 모드 지시 신호의 비활성화시), 프리차지 지시 신호 /φPR2가 활성화 지시 신호 ACT에 따라 L 레벨 및 H 레벨로 구동된다. 스탠바이 사이클에서는 프리차지 지시 신호 /φPR2가 L 레벨이 되고, 프리차지용 MIS 트랜지스터 PQ15가 온 상태가 되고, 프리차지 노드(150)가 고속으로 충전된다. 한편, 액티브 사이클시에는 프리차지 지시 신호 /φPR2가 H 레벨이 되고, 프리차지용 MIS 트랜지스터 PQ15가 오프 상태가 된다. 이 액티브 사이클시에 입력 신호 IN1, IN2 및 IN3에 따라 논리 회로 또는 MIS 트랜지스터 NQ15-NQ17이 선택적으로 프리차지 노드(150)를 접지 전압 레벨로 구동한다.
슬리프 모드 지시 신호 SLEEP가 H 레벨이 되고, 스탠바이 상태가 소정 시간 이상 계속하는 슬리프 모드가 지정되면, 프리차지 지시 신호 /φPR2가 H 레벨이 되고, 프리차지용 MIS 트랜지스터 PQ15는 이 슬리프 모드 기간 중 오프 상태를 유지한다. 한편, 이 슬리프 모드 지시 신호 SLEEP의 활성화에 응답하여 프리차지 지시 신호 /φPR1이 L 레벨이 되고, 프리차지용의 MIS 트랜지스터 PTR15가 온 상태가 되고, 프리차지 노드(150)를 전원 전압 Vcc 레벨로 프리차지한다. 슬리프 모드시에는 소비 전류는 가능한 한 작아진다. MIS 트랜지스터 PQ15를 슬리프 모드시 오프 상태로 함으로써 이 프리차지용 MIS 트랜지스터 PQ15에서의 게이트 터널 전류를 억제한다.
MIS 트랜지스터 PTR15는 ITR 트랜지스터이고, 온 상태시의 게이트 터널 전류는 충분히 작다. 따라서, 이 슬리프 모드시의 프리차지용 MIS 트랜지스터 PTR15 및 PQ15에서의 게이트 터널 전류를 억제할 수 있다. 통상 동작 모드시에는 고속 동작하는 MIS 트랜지스터 PQ15를 이용하여 프리차지 노드(150)를 프리차지하고 있다. 따라서, 액티브 상태로부터 스탠바이 상태에의 천이시에 프리차지 노드를 고속으로 프리차지할 수 있어, 고속 동작이 가능해진다. 또한 슬리프 모드 이행시에는 이 슬리프 모드에의 이행은 고속 동작이 요구되지 않기 때문에, ITR 트랜지스터를 이용하여 프리차지 노드(150)를 소정 전압 레벨로 프리차지해도 아무런 문제도 생기지 않고, 슬리프 모드 시의 소비 전류가 저감된다.
도 66은 도 65에 도시된 프리차지 지시 신호 /φPR1 및 /φPR2를 발생시키는 부분의 구성의 일례를 나타내는 도면이다. 도 66에서, 프리차지 지시 신호 발생부는 활성화 지시 신호 ACT를 받는 2단의 직렬 접속되는 인버터 회로(160a 및 160b)와, 인버터 회로(160b)의 출력 신호와 슬리프 모드 지시 신호 SLEEP를 받는 OR 회로(160c)와, 슬리프 모드 지시 신호 SLEEP를 받는 인버터 회로(160d)를 포함한다. OR 회로(160c)로부터 프리차지 지시 신호 /φPR2가 출력되고, 인버터 회로(160d)로부터 프리차지 지시 신호 /φPR1이 출력된다.
활성화 지시 신호 ACT는 동작 사이클에 따라 외부로부터의 신호에 따라 생성된다. 따라서, 이 도 66에 도시된 구성을 이용함으로써 슬리프 모드 지시 신호 SLEEP가 L 레벨일 때에는 OR 회로(160c)가 버퍼 회로로서 동작하고, 또한 인버터 회로(160a 및 160b)가 버퍼 회로로서 동작하기 때문에, 활성화 지시 신호 ACT에 따라 프리차지 지시 신호 /φPR2가 변화한다. 슬리프 모드 지시 신호 SLEEP가 L 레벨이기 때문에, 프리차지 지시 신호 /φPR1이 H 레벨을 유지한다.
슬리프 모드 지시 신호 SLEEP가 H 레벨이 되면, OR 회로(160c)로부터의 프리차지 지시 신호 /φPR2가 H 레벨이 되고, 한편 인버터 회로(160d)로부터의 프리차지 지시 신호 /φPR1이 L 레벨이 된다.
이 도 66에 도시된 구성을 이용함으로써, 통상 동작 모드시 및 슬리프 모드시에 프리차지용의 MIS 트랜지스터를 구별지어 쓸 수 있다.
[변경 예4]
도 67a는, 본 발명의 실시예12의 변경 예4의 구성을 나타내는 도면이다. 이 도 67a에 도시된 구성에서는 전원 노드와 프리차지 노드(150)사이에 프리차지 지시 신호 /φPR에 따라 온 상태가 되는 MIS 트랜지스터 PQ16이 설치된다. 이 MIS 트랜지스터 PQ16은 게이트 절연막의 막 두께가 얇은 MIS 트랜지스터이다. 프리차지 노드(150)에는 각각 게이트에 입력 신호 INl-IN3을 받는 MIS 트랜지스터 NQ15-NQ17이 결합된다.
이 도 67a에 도시된 반도체 장치에서는 프리차지 지시 신호 /φPR은 액티브 사이클 개시시에 단안정의 형태로 활성화된다. 즉, 도 67b에 도시된 바와 같이 활성화 지시 신호 ACT가 H 레벨로 상승하면, 따라서 프리차지 지시 신호 /φPR이 소정 기간 L 레벨이 되고, 프리차지용 MIS 트랜지스터 PQ16이 온 상태가 되고, 프리차지 노드(150)가 소정 전압 레벨로 프리차지된다. MIS 트랜지스터 PQ16은 게이트 절연막이 얇은 MIS 트랜지스터이고, 이 단안정 펄스 형태의 프리차지 지시 신호 /φPR에 따라 프리차지 노드(150)가 고속으로 소정 전압 레벨로 프리차지된다. 이 프리차지 완료 후, 입력 신호 IN1-IN3에 따라 프리차지 노드(150)가 선택적으로 접지 전압 레벨로 방전된다.
MIS 트랜지스터 PQ16의 게이트 터널 전류가 큰 경우라도 단안정 펄스의 형태로 프리차지 지시 신호 /φPR을 활성화함으로써 이 게이트 터널 전류가 흐르는 기간을 짧게 할 수 있고, 따라서 프리차지용 MIS 트랜지스터에서의 게이트 터널 전류를 억제할 수 있다.
도 68은, 도 67a에 도시된 프리차지 지시 신호 /φPR을 발생시키는 부분의 구성을 개략적으로 나타내는 도면이다. 도 68에서 동작 모드 지시 신호 CMD에 따라 지정된 동작 모드를 검출하고, 활성화 지시 신호 ACT를 생성하는 모드 검출 회로(162)와, 모드 검출 회로(162)로부터의 활성화 지시 신호 ACT의 상승에 응답하여 소정 기간 L 레벨이 되는 단안정의 펄스 신호를 발생시키는 단안정 펄스 발생 회로(164)가 설치된다. 단안정 펄스 발생 회로(164)로부터 프리차지 지시 신호 /φPR이 출력된다.
외부로부터의 동작 모드 지시 신호 CMD에 따라 액티브 사이클이 지정되었을 때, 모드 검출 회로(162)는 활성화 지시 신호 ACT를 활성 상태(H 레벨)로 구동한다. 단안정 펄스 발생 회로(164)가 이 활성화 지시 신호 ACT의 활성화(상승)에 응답하여, 프리차지 지시 신호 /φPR을 소정 기간 L 레벨로 구동한다. 이에 따라, 액티브 사이클 개시시 단안정으로 프리차지 노드(150)를 프리차지할 수 있다.
스탠바이 상태시에는 MIS 트랜지스터가 전부 오프 상태가 되고, 게이트 터널 전류를 억제할 수 있다.
[변경 예5]
도 69는, 본 발명의 실시예12의 변경 예5의 구성을 나타내는 도면이다. 이 도 69에 도시된 구성에서는 도 67a에 도시된 구성 외에 프리차지 노드(150)와 접지 노드사이에 활성화 지시 신호 ACT의 반전 신호에 응답하여 선택적으로 도통하는 MIS 트랜지스터 NTR15가 설치된다. 이 MIS 트랜지스터 NTR15는 게이트 터널 장벽이 큰 ITR 트랜지스터로 구성된다. 이 MIS 트랜지스터 NTR15는 활성화 지시 신호 ACT를 인버터를 통해 게이트에 받는다. 따라서 액티브 기간(사이클)이 완료하여 스탠바이 기간(사이클)이 되면, 이 MIS 트랜지스터 NTR15가 온 상태가 된다. 액티브 기간이 시작되면, 프리차지 지시 신호 /φPR이 단안정의 형태로 활성화되고, 프리차지 노드(150)가 소정 전압 레벨로 프리차지된다.
따라서, 스탠바이 기간 중에는 게이트 터널 장벽이 큰 ITR 트랜지스터인 MIS 트랜지스터 NTR15에 의해 접지 노드로 프리차지 노드(150)가 유지된다. 이에 따라, 프리차지 노드(150)가 스탠바이 기간 중 부유 상태가 되는 것을 방지할 수 있고, 이 프리차지 노드(150)가 불안정한 전압에 따라 오동작이 생기는 것을 방지할 수 있다.
스탠바이 기간 중에는 프리차지 노드(150)의 신호를 받는 다른 회로도 스탠바이 상태에 있고, 동작하지 않는다. 따라서, 이 스탠바이 기간 중 프리차지 노드(150)를 접지 전압 레벨로 유지해도 아무런 다른 회로에 대한 악영향은 생기지 않는다. 액티브 동작에서는 액티브 기간 이행시에 프리차지 노드(150)가 소정의 전압 레벨로 프리차지된 시점부터 그 동작이 개시한다. 단안정 펄스의 형태로 프리차지 지시 신호 /φPR을 활성화함으로써 확실하게 다른 회로는 이 프리차지 노드(150)의 전압 레벨에 따라 정확한 동작을 행할 수 있다.
이 부유 방지용의 MIS 트랜지스터는 게이트 터널 장벽이 크기 때문에, 온 상태의 게이트 터널 전류는 충분히 억제되어, 스탠바이 기간 내의 소비 전류는 충분히 저감된다.
도 70은 본 발명의 실시예12의 변경 예4 및 5의 일반적 구성을 개략적으로 나타내는 도면이다. 이 도 70에 도시된 구성은 NOR 형의 논리 회로를 대신하여 일반의 논리 회로(165)가 이용된다. 이 논리 회로(165)는 구성 요소로서 게이트 절연막이 얇은 MIS 트랜지스터를 포함한다. 이 논리 회로(165)는 입력 신호(군)IN에 따라 프리차지 노드(150)를 선택적으로 구동한다. 이 프리차지 노드(150)의 전압 레벨에 따라 다른 회로가 소정의 처리를 실행한다.
[변경 예6]
도 71은, 본 발명의 실시예12의 변경 예6의 구성을 나타내는 도면이다. 도 71에서는 프리차지 노드(150)와 전원 노드사이에서 프리차지 지시 신호 /φPR에 응답하여 도통하는 MIS 트랜지스터 PQ16이 설치된다. 이 프리차지 노드(150)와 접지 노드사이에 슬리프 모드 지시 신호 SLEEP의 활성화시 도통하는 MIS 트랜지스터 NTR16이 설치된다. 또한, 프리차지 노드(150)와 접지 노드사이에는 논리 회로의 일례로서 입력 신호 IN1-IN3에 따라 각각 선택적으로 온 상태가 되는 MIS 트랜지스터 NQ15, NQ16, 및 NQ17이 병렬로 접속된다.
MIS 트랜지스터 NTR16은 게이트 터널 장벽이 큰 ITR 트랜지스터이고, 게이트 터널 전류는 충분히 억제된다. 한쪽 MIS 트랜지스터 NQ15-NQ17은 게이트 절연막 막 두께가 얇은 MIS 트랜지스터이고, 입력 신호 INl-IN3에 따라 고속으로 동작한다. 다음에, 이 도 71에 도시된 반도체 장치의 동작을 도 72에 도시된 신호 파형도를 참조하여 설명한다.
신호/데이터에 대한 처리가 행해지는 노멀 모드시에 슬리프 모드 지시 신호 SLEEP는 L 레벨이고, MIS 트랜지스터 NTR16은 오프 상태를 유지한다. 이 MIS 트랜지스터 NTR16은 ITR 트랜지스터이고, 게이트 터널 전류 및 오프 누설 전류 모두 작다. 이 노멀 모드시에 액티브 사이클 및 스탠바이 사이클이 반복하여 실행된다. 액티브 사이클시에 활성화 지시 신호 ACT에 따라 프리차지 지시 신호 /φPR이 비활성/활성을 반복한다. 이 액티브 기간 중 프리차지 지시 신호 /φPR이 비활성 상태에 있다. 이 통상 동작 모드시에는 게이트 절연막이 얇은 MIS 트랜지스터 PQ16을 이용하여 프리차지 노드(150)를 프리차지하고 있다. 따라서 통상 동작 모드시(노멀 모드시)에는 고속으로 활성화 지시 신호 ACT에 따라 프리차지 노드(150)의 충전/방전을 행할 수 있다.
한편, 슬리프 모드로 들어가면, 슬리프 모드 지시 신호 SLEEP가 H 레벨이 되고, MIS 트랜지스터 NTR16이 온 상태가 되고, 프리차지 노드(150)가 접지 전압 레벨로 고정된다. 한편, 프리차지 지시 신호 /φPR이 H 레벨을 유지하고, MIS 트랜지스터 PQ16이 오프 상태가 된다.
이 슬리프 모드시에는 입력 신호 IN1-IN3은 모두 L 레벨로 설정되고, MIS 트랜지스터 NQ15-NQ17은 전부 오프 상태이다. 따라서, 저소비 전류가 요구되는 슬리프 모드시에는 게이트 절연막이 얇은 MIS 트랜지스터 PQ16, 및 NQ15-NQ17은 전부 오프 상태이고, 이들의 MIS 트랜지스터 PQ16, NQ15-NQ17에서의 게이트 터널 전류를 억제할 수 있다.
슬리프 모드가 종료하면, 슬리프 모드 지시 신호 SLEEP가 L 레벨로 복귀하고, MIS 트랜지스터 NTR16이 오프 상태가 된다. 이 슬리프 모드 지시 신호 SLEEP가 L 레벨이 되면, 프리차지 지시 신호 /φPR이 L 레벨이 되고, MIS 트랜지스터 PQ16이 온 상태가 되고, 프리차지 노드(150)를 고속으로 전원 전압 Vcc 레벨로 프리차지한다. 이 슬리프 모드로부터 노멀 모드 시의 스탠바이 상태에의 이행시에는 액티브 사이클 개시까지 소정의 기간이 사양으로 정해져 있고, 충분한 시간이 보증된다. 따라서, 이 슬리프 모드로부터 스탠바이 상태 이행시에 프리차지용의 MIS 트랜지스터 PQ16을 이용하여 확실하게 프리차지 노드(150)를 소정 전압의 레벨로 프리차지할 수 있다.
도 73은, 도 71에 도시된 프리차지 지시 신호 및 슬리프 모드 지시 신호의 발생부의 구성을 개략적으로 나타내는 도면이다. 도 73에서, 제어 신호 발생부는 외부로부터의 동작 모드 지시 신호 CMD를 받아, 활성화 지시 신호 ACT 및 슬리프 모드 지시 신호 SLEEP를 지정된 동작 모드에 따라 선택적으로 활성화하는 모드 검출 회로(170)와, 모드 검출 회로(170)로부터의 활성화 지시 신호 ACT를 받는 2단의 직렬 접속되는 인버터 회로(171 및 172)와, 인버터 회로(172)의 출력 신호와 슬리프 모드 지시 신호 SLEEP를 받아 프리차지 지시 신호 /φPR을 생성하는 OR 회로(173)를 포함한다.
동작 모드 지시 신호 CMD가 액티브 상태를 지정할 때는 활성화 지시 신호 ACT가 H 레벨이 된다. 따라서, 프리차지 지시 신호 /φPR이 슬리프 모드 지시 신호 SLEEP가 L 레벨일 때에 활성 상태가 된다. 따라서 슬리프 모드 지시 신호 SLEEP가 L 레벨일 때에는 프리차지 지시 신호 /φPR이 활성화 지시 신호 ACT에 따라 생성된다.
한편, 슬리프 모드 지시 신호 SLEEP가 활성 상태의 H 레벨이 되면, OR 회로(173)로부터의 프리차지 지시 신호 /φPR은 H 레벨로 고정된다. 이에 따라, 동작 모드에 따라 프리차지 지시 신호 /φPR의 활성화 형태를 전환할 수 있다. 또, 이 변경 예6에서 프리차지 지시 신호 /φPR은 단안정 펄스의 형태로 발생되어도 좋다.
또, 도 71에 도시된 본 발명의 실시예12의 변경 예6의 반도체 장치의 일반의 형태는 도 70에 도시된 것과 실질적으로 동일해진다.
이상과 같이, 본 발명의 실시예12에 따르면, 프리차지용의 MIS 트랜지스터에게이트 터널 장벽이 큰 MIS 트랜지스터를 이용하는 경우에는 게이트 절연막이 얇은 MIS 트랜지스터를 이용하여 프리차지 동작을 보상하고, 또한 게이트 절연막이 얇은 MIS 트랜지스터를 프리차지용 MIS 트랜지스터로서 이용하는 경우에는 소비 전류를 저감하는 것이 요구되는 동작 모드시에는 이 프리차지용 MIS 트랜지스터를 오프 상태로 하던지 또는 극히 단시간만 온 상태로 한다. 이에 따라, 저소비 전류가 요구되는 스탠바이 상태의 게이트 터널 전류를 동작 속도에 영향을 미치게 하지 않고 억제할 수 있다.
[실시예13]
도 74a는, 본 발명의 실시예13에 따르는 반도체 장치의 주요부의 구성을 개략적으로 나타내는 도면이다. 이 도 74a에 도시된 반도체 장치는 다이내믹형 반도체 기억 장치(DRAM)이고, 행렬형으로 배열되는 복수의 메모리 셀을 갖는 메모리 셀 어레이(200)를 포함한다. 이 메모리 셀 어레이(200)에서 행렬형으로 배열되는 메모리 셀은 다이내믹형 메모리 셀이고, 소정의 주기로 기억 데이터를 리프레시할 필요가 있다.
이 반도체 장치는, 또한 메모리 셀 어레이(200)의 행을 지정하는 로우 어드레스를 생성하기 위한 로우 어드레스계 회로(203)와, 로우 어드레스계 회로(203)로부터의 로우 어드레스에 따라 메모리 셀 어레이(200)의 어드레스 지정된 행에 대응하는 워드선을 선택 상태로 구동하기 위한 워드선 구동 회로 및 선택 행에 접속되는 메모리 셀의 데이터의 검지, 증폭을 행하기 위한 감지계 회로를 포함하는 행계 회로 블록(204)과, 열 선택 및 데이터의 입출력을 행하기 위한 그 밖의 주변 회로를 포함하는 열계 회로 블록(205)을 포함한다.
로우 어드레스계 회로(203)는 제공된 로우 어드레스를 받아 내부 로우 어드레스를 발생시키는 로우 어드레스 버퍼, 이 로우 어드레스 버퍼로부터의 로우 어드레스를 디코드하는 로우 디코드 회로 및 이들의 로우 어드레스 버퍼 및 로우 디코드 회로의 동작을 제어하는 로우 어드레스계 제어 회로를 포함한다.
워드선 구동 회로 및 감지계 회로를 포함하는 행계 회로 블록(204)은 워드선 구동 회로 및 감지계 회로의 동작을 제어하는 행계 제어 회로를 포함한다. 행계 회로 블록(204)은 또한 메모리 셀 어레이(200)의 각 열에 대응하여 배치되고, 각 열을 소정의 중간 전압 레벨로 프리차지하는 프리차지/이퀄라이즈 회로를 제어하기 위한 회로 및 공유 감지 증폭기 구성인 경우의 비트선 분리 게이트의 도통을 제어하는 비트선 분리 게이트 제어 회로 등을 포함한다. 그 밖의 주변 회로를 포함하는 열계 회로 블록(205)은 열 선택 지시가 내려졌을 때에 동작한다.
이 반도체 장치는, 또한 (셀프) 리프레시 모드시에 리프레시되는 행을 지정하는 리프레시 어드레스를 생성하는 리프레시 어드레스 카운터(201)와, 셀프 리프레시 모드시에 리프레시 요구를 소정의 간격으로 발생하는 리프레시 타이머(202)를 포함한다. 이 리프레시 어드레스 카운터(201)로부터의 리프레시 어드레스는 로우 어드레스계 회로(203)로 제공되고, 또한 리프레시 타이머(202)로부터의 리프레시 요구 신호가 로우 어드레스계 회로(203) 및 행계 회로 블록(204)으로 제공되며, 각각의 리프레시 모드시 동작을 제어한다.
셀프 리프레시 모드는 실제로 리프레시가 행해지는 리프레시 액티브 기간 및리프레시 요구의 발행을 대기하는 리프레시 스탠바이 기간을 포함한다. 통상 동작 모드시에도 액티브 사이클 및 스탠바이 사이클이 존재한다. 셀프 리프레시 모드는 통상 저소비 전력 모드이고, 이 셀프 리프레시 모드시 소비 전류는 가능한 한 작게 하는 것이 바람직하다. 이 때문에 리프레시 모드시에 동작하는 리프레시 어드레스 카운터(201) 및 리프레시 타이머(202)는 게이트 터널 장벽이 큰 ITR 트랜지스터로 구성한다. 예를 들면, 게이트 절연막이 두꺼운 두께막 트랜지스터를 이용하여 이들의 리프레시 어드레스 카운터(201) 및 리프레시 타이머(202)를 구성한다. 한편, 로우 어드레스계 회로(203), 행계 회로 블록(204) 및 열계 회로 블록(205)은 통상 동작 모드시에도 동작을 할 필요가 있고, 이들은 고속 동작성을 요구되기 때문에 게이트 절연막이 얇은 MIS 트랜지스터로 구성한다.
이들의 리프레시 어드레스 카운터(201) 및 리프레시 타이머(202)는 게이트 터널 장벽이 큰 ITR 트랜지스터로 구성해도 셀프 리프레시 모드시에는 고속 동작성이 요구되지 않기 때문에, 특별히 문제는 생기지 않는다. 로우 어드레스계 회로(203), 행계 회로 블록(204) 및 열계 회로 블록(205)은 셀프 리프레시 모드 시의 리프레시 스탠바이 상태시에는 앞의 실시예1 및 3에서 도시한 구성에 기초하여 게이트 터널 전류의 억제가 도모된다. 이들은, 또한 전원 전압 공급이 정지되어도 좋다. 따라서, 통상 동작 모드 시의 고속 동작성을 손상하지 않고, 셀프 리프레시 모드 시의 소비 전류를 저감시킬 수 있다.
도 74a에서 그 밖의 주변 회로를 포함하는 열계 회로 블록(205)은 이 셀프 리프레시 모드시에는 전원 전압 공급이 정지되는 등의 게이트 터널 전류 억제 동작이 실행된다. 행 선택에 관련된 로우 어드레스계 회로(203) 및 행계 회로 블록(204)은 셀프 리프레시 모드시 리프레시 스탠바이 상태시 및 리프레시 액티브 상태에 따라 그 게이트 터널 전류 억제 기구가 선택적으로 활성화된다.
도 74b는 도 74a에 도시된 리프레시 어드레스 카운터(201)의 한층의 구성을 나타내는 도면이다. 리프레시 어드레스 비트의 수에 따라 필요한 수만, 이 도 74b에 도시된 구성이 설치된다. 도 74b에서 리프레시 어드레스 카운터(201)는 리프레시 어드레스 비트 /Qi-1에 응답하여 선택적으로 활성화되고, 활성화시 제공된 신호를 반전하는 클럭드 인버터(201a 및 201b)와 클럭드 인버터(201b)의 출력 신호를 반전하여 클럭드 인버터(201a)의 입력으로 제공하는 인버터(201c)와, 클럭드 인버터(201a)의 출력을 래치하는 인버터 래치(201d)와, 클럭드 인버터(201b)의 출력 신호를 래치하는 인버터 래치(201e)를 포함한다. 클럭드 인버터(201b)로부터 리프레시 어드레스 비트 Qi가 출력된다. 이들의 인버터가 모두 ITR 트랜지스터, 예를 들면 두께막 트랜지스터로 구성된다. 이어서, 이 도 74b에 도시된 리프레시 어드레스 카운터의 동작에 대해 간단히 설명한다.
비트 /Qi-1이 H 레벨일 때, 클럭드 인버터(201a)는 출력 하이 임피던스 상태이고, 한편 클럭드 인버터(201b)가 활성화되고, 인버터 래치(201d)에 래치되는 신호를 반전하여 비트 Qi를 생성한다. 인버터 래치(201d)에는 비트 Qi가 래치되기 때문에 이 비트 /Qi-1이 H 레벨이 되면, 비트 Qi가 변화한다. 즉, 하위의 비트 Qi가 H 레벨로부터 L 레벨로 변화하면 상위 비트 Qi의 논리 레벨이 변화한다. 비트 /Q-i가 L 레벨사이 클럭드 인버터(201b)는 출력 하이 임피던스 상태이고, 비트 Qi는 변화하지 않는다. 이 하위 비트의 H 레벨로부터 L 레벨에의 변화시에 즉 하위로부터의 캐리 발생시에 상위 비트의 논리 레벨을 변화시킴에 따라 카운트 회로를 구성할 수 있다.
리프레시 타이머의 회로 구성으로서는 캐패시터의 충방전 시간을 이용하는 종래와 동일한 구성을 이용할 수 있다.
[변경 예1]
도 75는, 본 발명의 실시예13의 변경 예1의 구성을 개략적으로 나타내는 도면이다. 도 75에서는, 로우 어드레스계 회로(203) 및 행계 회로 블록(204)에 대해 각각 리프레시 모드시에 활성화되는 로우 어드레스계 회로(206) 및 행계 회로 블록(207)이 대응하여 배치된다. 이들의 행계 회로 블록(207) 및 로우 어드레스계 회로(206)는 리프레시 모드시에 동작할 뿐으로, 예를 들면 게이트 절연막이 두꺼운 두께막 트랜지스터인 ITR 트랜지스터를 구성 요소로서 포함한다. 통상 동작 모드시에는 게이트 절연막이 얇은 MIS 트랜지스터를 구성 요소로서 포함하는 로우 어드레스계 회로(203) 및 행계 회로 블록(204)에 의해 메모리 셀 어레이(200)에 대한 행 선택 동작이 실행된다. 한편, 리프레시 모드시(셀프 리프레시 모드시)에는 로우 어드레스계 회로(206) 및 행계 회로 블록(207)에 의해 메모리 셀 어레이(200)의 행 선택 동작이 실행된다. 로우 어드레스계 회로(203) 및 행계 회로 블록(204)은 이 리프레시 모드시 게이트 터널 전류를 억제하도록, 그 전원 전압 등의 제어가 행해진다. 그 밖의 주변 회로를 포함하는 열계 회로 블록(205)에서도 마찬가지로 게이트 터널 전류 저감 기구가 활성화된다. 로우 어드레스계 회로(206)의 예를 들면디코드 회로는 두께막 트랜지스터이고, 정확한 동작을 위해 필요에 따라 전원 전압을 높히는 등의 처치를 행하고, 두께막 트랜지스터의 임계치 전압의 영향이 충분히 억제되도록 제어한다.
이상과 같이, 통상 동작 모드시에 동작하는 행 선택계 회로 및 셀프 리프레시 모드시에 동작하는 행 선택계 회로를 따로따로 설치함에 따라 통상 동작 모드시 동작 특성을 손상시키지 않고, 셀프 리프레시 모드시의 게이트 터널 전류에 의한 소비 전류를 저감시킬 수 있다.
또, 이 행계 회로 블록(204 및 207)에 포함되는 감지계 회로는 메모리 어레이(200)에서 배치되는 감지 증폭기의 동작을 제어하는 회로 블록이다. 감지 증폭기는 통상 동작 모드용의 감지 증폭기 회로 및 리프레시 모드용의 감지 증폭기 회로를 따로따로 설치할 필요는 없다. 이것은, 감지 증폭기 회로를 구성하는 교차 결합되는 MIS 트랜지스터는 스탠바이 상태시에 전부 오프 상태가 되기 때문이다. 그러나, 이 감지 증폭기 회로를 활성화하기 위한 감지 증폭기 활성화 트랜지스터는 통상 동작 모드용과 셀프 리프레시 모드용을 두개 따로따로 설치해도 좋다. 이 리프레시 모드용의 감지 증폭기 활성화 트랜지스터의 게이트 터널 장벽을 큰 MIS 트랜지스터로 구성하고, 전류 구동 능력을 작게 하여 감지 증폭기 회로 동작 시에서의 평균 직류 전류를 저감시키고, 셀프 리프레시 모드 시의 직류 소비 전류를 저감시킨다.
도 76은, 도 75에 도시된 구성에 대한 제어부의 구성을 개략적으로 나타내는 도면이다. 도 76에서, 동작 모드 지시 신호 CMD에 따라 셀프 리프레시 모드가 지정된 것을 검출하는 리프레시 모드 검출 회로(210)와, 이 리프레시 모드 검출 회로(210)로부터의 리프레시 모드 지시 신호 SRF에 따라 행계 회로 블록(207 및 204)의 출력의 한쪽을 선택하는 멀티플렉서(MUX : 214)와, 리프레시 모드 지시 신호 SRF에 따라 로우 어드레스계 회로(203) 및 행계 회로 블록(204)의 전원 제어 등을 행하는 게이트 터널 전류 저감 기구(212)가 설치된다. 이 리프레시 모드 검출 회로(210)는 게이트 터널 장벽이 큰 MIS 트랜지스터를 구성 요소로서 포함한다.
리프레시 모드가 지정되어, 리프레시 모드 지시 신호 SRF가 활성화되면, 게이트 터널 전류 저감 기구(212)가 로우 어드레스계 회로(203) 및 행계 회로 블록(204)의 전원 제어 등을 행하여 게이트 터널 전류를 저감시킨다. 이 게이트 터널 전류 저감 기구(212)는 단순히 로우 어드레스계 회로(203) 및 행계 회로 블록(204)에의 전원 전압 공급을 차단하는 구성이라도 좋다.
리프레시 모드시에는 멀티플렉서(214)가 워드선 구동 회로 및 감지계 회로를 포함하는 행계 회로 블록(207)의 출력 신호를 선택하여 메모리 셀 어레이(200)로 제공한다. 이 리프레시 모드 검출 회로(210)로부터의 셀프 리프레시 모드 지시 신호 SRF는, 또한 리프레시 타이머(202) 및 열계 회로 블록(205)으로 제공된다. 열계 회로 블록에 대해서도 게이트 터널 전류 저감 기구가 설치되고, 그 리프레시 모드 지시 신호 SRF에 따라 이 열계 회로 블록(205)의 전원 또는 바이어스 제어에 의한 터널 전류 저감이 행해진다. 리프레시 타이머(202)는 리프레시 모드 지시 신호 SRF가 활성 상태사이 소정의 시간 간격으로 리프레시 요구를 발행한다.
또, 이 리프레시 모드 검출 회로(210)로부터의 리프레시 모드 검출 신호 SRF에 따라 로우 어드레스계 회로(206) 및 행계 회로 블록(207)이 선택적으로 능동 상태가 되는 구성이 이용되어도 좋다. 리프레시 모드 지시 신호 SRF가 비활성 상태의 통상 동작 모드시에는 로우 어드레스계 회로(206) 및 행계 회로 블록(207)에 대한 전원 전압 공급 정지의 처치가 행해져도 좋다.
[변경 예2]
도 77은, 본 발명의 실시예13의 변경 예2의 구성을 개략적으로 나타내는 도면이다. 이 도 77에 도시된 구성은, 도 74에 도시된 구성과 이하의 점이 다르다. 즉, 로우 어드레스계 회로(203) 및 행계 회로 블록(204)에 대해 프리차지 지시 신호 /φPWR1을 게이트에 받는 MIS 트랜지스터 PTR20이 설치되고, 또한 열계 회로(205)에 대해 프리차지 지시 신호 /φPWR2에 응답하여 선택적으로 도통하는 MIS 트랜지스터 PTR22가 전원 제어 트랜지스터로서 설치된다.
이들의 MIS 트랜지스터 PTR20 및 PTR22는 게이트 터널 장벽이 큰 ITR 트랜지스터이다. 로우 어드레스계 회로(203) 및 워드선 구동 회로/감지계 회로(204)는, 그 구성 요소는 가능한 한 게이트 절연막 막 두께가 얇아진 MIS 트랜지스터이다. 또한 그 밖의 주변 회로를 포함하는 열계 회로(205)는 게이트 절연막이 얇은 MIS 트랜지스터로 구성된다. 다른 구성은 도 74에 도시된 구성과 동일하다. 다음에, 이 도 77에 도시된 반도체 장치의 동작을 도 78에 도시된 신호 파형도를 참조하여 설명한다.
통상 동작 모드시(노멀 모드)에는 리프레시 모드 지시 신호 SRF는 L 레벨이다. 이 상태에서는 전원 제어 신호 /φPWR1 및 /φPWR2는 모두 L 레벨이고, 전원 트랜지스터 PTR20 및 PTR22는 온 상태이다. 따라서, 로우 어드레스계 회로(203), 행계 회로(204) 및 열계 회로(205)는 제공된 신호에 따라 고속으로 동작한다.
리프레시 모드가 지정되면, 리프레시 모드 지시 신호 SRF가 H 레벨로 상승한다. 따라서, 전원 제어 신호 /φPWR2가 H 레벨이 되고, 전원 트랜지스터 PTR22가 오프 상태가 된다. 이에 따라, 열계 회로(205)에의 전원 전압 공급이 정지되고, 열계 회로(그 밖의 주변 회로 : 205)의 소비 전류를 저감시킨다. 한편, 이 리프레시 모드 지시 신호 SRF가 H 레벨일 때에는 리프레시 타이머(202)로부터의 리프레시 요구에 따라 생성되는 리프레시 활성화 신호 RFACT가 활성화될 때에 전원 제어 신호 /φPWR1이 L 레벨이 된다. 한편,이 리프레시 모드에서 리프레시 활성화 신호 RFACT가 L 레벨의 비활성 상태에 있고, 리프레시 모드 시의 스탠바이 상태일 때에는 전원 제어 신호 /φPWR1은 H 레벨이 된다. 따라서, 리프레시 모드시에는 이 리프레시 동작(행 선택 동작)이 행해지는 기간 전원 트랜지스터 PTR20이 온 상태가 된다. 스탠바이 상태시에는 이들의 로우 어드레스계 회로(203) 및 행계 회로(워드선 구동 회로/감지계 회로 : 204)에의 전원 전압 공급은 정지된다. 따라서, 리프레시 모드시 소비 전류를 저감시킬 수 있다.
또, 이 도 77에 도시된 구성에서는 전원 트랜지스터 PTR20 및 PTR22에 의해 전원 전압 공급을 제어하고 있다. 그러나, 이 전원 전압 트랜지스터 PTR20 및 PTR22를 대신하여 앞의 실시예1 또는 3등에서 도시된 바와 같이 웰 바이어스를 깊게 하는, 전원 전압의 극성을 전환하는 계층 전원 구성에서는 부 전원선을 분리하는 등의 게이트 터널 전류 억제 기구가 이용되고, 이 전원 제어 신호 /φPWR1 및 /φPWR2가 비활성 상태일 때에 게이트 터널 전류 저감 기구가 활성화되는 구성이 이용되어도 좋다.
도 79는, 이 도 78에 도시된 제어 신호를 발생시키는 부분의 구성을 나타내는 도면이다. 리프레시 모드 지시 신호 SRF는 도 76에 도시된 구성과 마찬가지로 동작 모드 지시 신호 CMD에 따라 리프레시 모드가 지정된 것을 검출하는 모드 검출 회로(210)로 생성된다. 이 리프레시 모드 지시 신호 SRF를 버퍼 회로(220)로 버퍼 처리하여, 전원 제어 신호 /φPWR2가 생성된다. 도 79에서 버퍼 회로(220)는 일례로서 2단의 직렬 접속되는 인버터를 포함한다.
리프레시 타이머(202)는 리프레시 모드 지시 신호 SRF가 H 레벨의 활성 상태일 때에 소정의 주기로 리프레시 요구 신호 REFQ를 발행한다. 단안정 펄스 발생 회로(222)가 이 리프레시 요구 신호 REFQ에 따라 소정의 시간 폭을 갖는 단안정의 펄스를 생성한다. 이 단안정 펄스 발생 회로(222)로부터의 단안정 펄스가 리프레시 활성화 신호 RFACT로서, 회로 블록(203 및 204)으로 제공되고, 이 리프레시 활성화 신호 RFACT의 활성화 기간 중, 행 선택 및 메모리 셀 데이터의 검지, 증폭 및 재기입이 행해진다.
이 제어 신호 발생부는 또한, 리프레시 모드 지시 신호 SRF와 리프레시 활성화 신호 RFACT를 받는 NAND 회로(224)와, NAND 회로(224)의 출력 신호와 리프레시 모드 지시 신호 SRF를 받는 AND 회로(226)를 포함한다. AND 회로(226)로부터 전원 제어 신호 /φPWR1이 출력된다. 통상 동작 모드시(노멀 모드)에서는 리프레시 모드 지시 신호 SRF는 L 레벨이고, 전원 제어 신호 /φPWR1은 L 레벨을 유지한다. 한편, 리프레시 모드 지시 신호 SRF가 H 레벨이 되면, AND 회로(226)가 버퍼 회로로서 동작하고, 또한 NAND 회로(224)가 인버터 회로로서 동작한다. 따라서, 리프레시 모드시에는 리프레시 활성화 신호 RFACT의 반전 신호로서 전원 제어 신호 /φPWR1이 생성된다.
또한, 이 리프레시 활성화 신호 RFACT는 단안정 펄스 발생 회로(222)가 아니고, 리프레시 요구 신호 REFQ에 따라 세트되고, 또한 감지 증폭기 활성화 신호가 발생되고나서 소정 시간 경과후에 리세트되는 세트/리세트 플립플롭으로 생성되어도 좋다.
또, 이 제어 신호 발생 회로의 구성 요소는, 모두 게이트 터널 장벽이 큰 MIS 트랜지스터로 구성된다. 셀프 리프레시 모드시에는 고속 동작성은 요구되지 않고, 또한 노멀 모드시에는 이들의 전원 제어 신호 /φPWR1 및 /φPWR2는 모두 L 레벨로 고정되기 때문에, 노멀 모드시에도 고속 동작성은 아무것도 요구되지 않기 때문에, 문제는 생기지 않는다.
또한, 제어 신호 /PWR1 및 /PWR2는 노멀 모드시에 모두 L 레벨이고, 또한 리프레시 모드시에 제어 신호 /PWR1이 리프레시 액티브시에 활성화되고 또한 리프레시 스탠바이시에 비활성화되고, 또한 제어 신호 /PWR2가 비활성화되는 상태가 실현되면, 제어 신호 /PWR1 및 PWR2를 생성하기 위해 어떠한 구성이 이용되어도 좋다.
[변경 예3]
도 80은, 본 발명의 실시예13의 변경 예3의 구성을 개략적으로 나타내는 도면이다. 도 80에서는, 이 반도체 장치(250)는 DRAM 부와 논리부를 포함한다. 이반도체 장치는 동일 반도체 칩 상에 논리와 DRAM이 혼재되는 시스템 LSI이다. 이 DRAM 부에서는 메모리 셀 어레이(200), 로우 어드레스계 회로(203), 워드선 구동 회로/감지계 회로(행계 회로 : 204), 그 밖의 주변 회로(열계 회로 : 205), 리프레시 어드레스 카운터(201) 및 리프레시 타이머(202)의 부분으로 분할된다.
이 DRAM 부에서는 리프레시 어드레스 카운터(201) 및 리프레시 타이머(202)를 제외하고 회로 구성 요소로서는 논리부에 이용되는 MIS 트랜지스터와 동일한 게이트 절연막이 얇은 논리 트랜지스터(MIS 트랜지스터)가 이용된다. 리프레시 어드레스 카운터(201) 및 리프레시 타이머(202)는 게이트 터널 장벽이 큰 MIS 트랜지스터(ITR 트랜지스터)로 구성한다.
이 시스템 LSI의 동작 모드로서는 통상 액세스 사이클에서 행해지는 액티브/스탠바이 사이클 및 슬리프 모드라고 하는 저소비 전류 스탠바이 상태가 있다. 이 슬리프 모드에서는 논리부의 동작이 정지하고 있다. 통상 액세스 사이클에서는 논리부의 논리 회로를 포함하여 내부 스탠바이 사이클시라도 수십 ㎃의 전류 소비는 허용된다.
한편, 슬리프 모드시에는 이하의 동작이 요구된다. 논리부는 그 전원을 외부로부터 차단하여 논리부의 저소비 전력을 실현한다. DRAM 부에서는 메모리 셀 어레이(200)에서의 기억 데이터를 최소한의 전류로 유지한다. 따라서, 슬리프 모드시 셀프 리프레시 동작을 필요 최소한의 전력을 이용하여 행한다.
그래서, 로우 어드레스계 회로(203) 및 행계 회로(204)에 대해 전원 트랜지스터 PTR20을 설치하고, 또한 그 밖의 주변 회로(열계 회로 : 205)에 대해서도 전원 트랜지스터 PTR22를 설치한다. 이들의 전원 트랜지스터 PTR20 및 PTR22는 ITR 트랜지스터이고, 메모리 전원 전압 Vcd를 받는다. 또한 논리부에는 ITR 트랜지스터로 구성되는 전원 트랜지스터 PTR24를 전원 트랜지스터로서 배치한다. 이 전원 트랜지스터 PTR24를 전원 제어 신호 /φPWR2로 제어한다.
통상 동작 모드시에는 전원 트랜지스터 PTR20, PTR22 및 PTR24는 모두 온 상태이다. 여기서, 전원 제어 신호 /φPWR1 및 /φPWR2의 동작 파형은 도 78에 도시된 것과 동일하다. 한편, 슬리프 모드로 들어가 DRAM 부가 셀프 리프레시 모드로 들어가면, 전원 제어 신호 /φPWR1에 따라 리프레시가 행해지는 기간만 로우 어드레스계 회로(203) 및 워드선 구동 회로/감지계 회로(행계 회로 :204)로 전원 전압을 공급하거나 또는, 터널 누설 전류 저감 기구를 비활성화한다. 슬리프 모드 시의 스탠바이 상태시에는 이 전원 제어 신호 /φPWR1에 의해 터널 전류 저감 기구를 활성화한다. 그 밖의 주변 회로를 포함하는 열계 회로(205)는 전원 제어 신호 /φPWR2에 의해 전원 트랜지스터 PTR22가 오프 상태가 되고, 그 밖의 주변 회로(열계 회로 : 205)로의 전원 전압 공급을 정지한다.
논리부는 슬리프 모드에 들어가면 전원 제어 신호 /φPWR2에 따라 모두 트랜지스터 PTR24가 오프 상태가 된다. 따라서, 슬리프 모드시의 시스템 LSI의 소비 전력을 저감시킬 수 있다.
또한, 논리부에 대해서는 전원 트랜지스터 PTR24는 논리 전원 전압 Vc1을 받고, 이 논리부로는 전원 트랜지스터 PTR24를 설치하는 대신에 단순히 외부로부터 이 논리 전원 전압 Vc1의 공급을 정지시키고, 논리 전원 전압 Vcl이 접지 전압 레벨로 방전되어도 좋다. 어떤 경우든, 이 논리부 및 DRAM부에서 전원 제어 신호 /φPWR1 및 /φPWR2의 비활성화시에는 게이트 터널 전류 저감 기구가 활성화되면 좋다.
또한, 이 도 80에 도시된 시스템 LSI의 구성에서도 DRAM 부의 전원 제어 신호 /φPWR1 및 /φPWR2에 응답하는 회로는 게이트 터널 전류 저감 기구이면 좋고, 지금까지 상술된 실시예의 모든 구성이 이용되어도 좋다.
도 81은, 이 도 80에 도시된 전원 제어 신호의 발생부의 구성을 개략적으로 나타내는 도면이다. 도 81에서, 전원 제어 신호 발생부는 논리부에 설치되고, 예를 들면 시스템 컨트롤러로부터 내려지는 명령 OPC를 디코드하고, 슬리프 모드의 설정 및 해제를 검출하는 슬리프 모드 검출 회로(260)와, 슬리프 모드 검출 회로(260)로부터의 셀프 리프레시 엔트리 커맨드 SRFin 및 셀프 리프레시 모드 이그젝트 커맨드 SRFout를 받고, 셀프 리프레시 모드 지시 신호 SRF를 생성하는 모드 검출 회로(262)를 포함한다. 이 모드 검출 회로(262)는 메모리 전원 전압 Vcd를 받고, ITR 트랜지스터를 구성 요소로서 포함하는 것이 바람직하다. 이 셀프 리프레시지시 신호 SRF는 도 79에 도시된 회로로 제공되고, 전원 제어 신호 /φPWR1 및 /φPWR2가 생성된다.
슬리프 모드 검출 회로(260)는 논리부에 설치되고, 논리 전원 전압 Vc1을 동작 전원 전압으로서 받는다. 이 논리부에서는 슬리프 모드로 들어가면, 슬리프 모드 이그젝트 커맨드 SRFin 발행 후, 소정 시간이 경과하면 논리 전원 전압 Vc1의 공급이 차단된다. 슬리프 모드 해제시에는 논리 전원 전압 Vc1이 공급된 후에 시스템 컨트롤러로부터 명령 OPC로서 슬리프 모드 해제 명령이 내려진다. 따라서, 슬리프 모드시, 논리부의 전원 전압 Vc1의 공급을 차단해도 정확하게 슬리프 모드 검출 회로(260)가 동작하고, 셀프 리프레시 엔트리 커맨드 SRFin 및 셀프 리프레시 이그젝트 커맨드 SRFout를 생성하여 모드 검출 회로(262)로 제공할 수 있다.
또한, 이 슬리프 모드 검출 회로(260)는 메모리 전원 전압 Vcd를 받도록 구성되어도 좋다. 이 경우에는, 슬리프 모드 검출 회로(260)는 항상 시스템 컨트롤러로부터 내려진 명령 OPC을 모니터하게 된다.
또한, 메모리 전원 전압 Vcd는 또한 리프레시 어드레스 카운터(201) 및 리프레시 타이머(202)로 항상 공급된다.
[변경 예4]
도 82는 본 발명의 실시예13의 변경 예4의 구성을 개략적으로 나타내는 도면이다. 이 도 82에서도 반도체 장치(250)는 시스템 LSI이고, DRAM 부와 논리부가 동일 칩상에 집적화된다. 이 DRAM 부에서는 로우 어드레스계 회로 및 워드선 구동 회로/감지계 회로(행계 회로 : 204) 각각에 대해 전원 제어 신호 /φPWR1에 응답하여 선택적으로 활성화되는 게이트 터널 전류 저감 기구(270 및 272)가 설치된다. 또한, 그 밖의 주변 회로(열계 회로 : 205)에 대해서도 전원 제어 신호 /φPWR2에 응답하여 선택적으로 활성화되는 게이트 터널 전류 저감 기구(274)가 설치된다. 이들의 게이트 터널 전류 저감 기구(270, 272 및 274)는 전원 공급 정지 외에 앞의 실시예에서 설명한 모든 구성이 이용되어도 좋다(웰 바이어스 변경, 계층 전원 구성, 소스 전압 변경 등의 구성).
한편, 논리부에 대해서는 논리 전원 전압 Vc1이 공급된다. 이 논리부에 대한 논리 전원 전압 Vc1은 슬리프 모드시 공급이 정지된다. DRAM부에 대해서는 메모리 전원 전압 Vcd가 항상 공급된다. 이들의 전원 제어 신호 /φPWR1 및 /φPWR2는 도 81에 도시된 제어 신호 발생부로부터 생성된다. 이 도 82에 도시된 구성을 이용해도 DRAM 부에 항상 메모리 전원 전압 Vcd가 공급되는 경우라도 저소비 전력이 요구되는 슬리프 모드시 DRAM 부의 소비 전력 및 논리부의 소비 전력을 모두 저감시킬 수 있다.
이상과 같이, 본 발명의 실시예13에 따르면 리프레시 동작에만 관련된 부분을 ITR 트랜지스터로 구성하고, 다른 회로부는 저소비 전류가 요구되는 스탠바이 상태시에는 게이트 터널 전류 저감 기구를 활성화하기 때문에, 고속 동작성을 손상시키지 않고 저소비 전력이 요구되는 스탠바이 상태의 소비 전류를 저감시킬 수 있다.
[실시예14]
도 83은, 본 발명의 실시예14에 따르는 반도체 장치의 전체의 구성을 개략적으로 나타내는 도면이다. 도 83에서, 반도체 장치(300)는 복수의 내부 회로 LK#1-LK#3과, 이 내부 노드에 각각 대응하여 설치되는 복수의 스캔 레지스터(플립플롭)F1-F7을 포함하는 스캔 패스(302)와, 이들의 내부 회로 LK#1-LK#3 및 스캔 패스(302)의 전원의 제어를 행하거나 또는 테스트를 제어하는 테스트/전원 제어 회로(304)를 포함한다.
스캔 패스(302)는 스캔 데이터 입력 단자(309a)와 스캔 데이터 출력단자(309b)사이에 스캔 레지스터 F1-F7이 직렬로 접속된다. 테스트 동작 시에는 테스트/전원 제어 회로(304)의 제어하에서 이 스캔 패스(302)를 통해 스캔 데이터 SCin이 순차 전송되어 래치된다. 이 후, 내부 회로 LK#1-LK#3을 동작시켜 다시 이 내부 회로의 동작 결과를 스캔 레지스터 F1-F7로 래치한다. 이 후 스캔 패스(302)를 통해 이 스캔 레지스터 F1-F7에 래치된 데이터를 순차 스캔 데이터 SCout로서 스캔 데이터 출력 단자(309b)로부터 출력한다.
스캔 레지스터 F1-F7은 통상 동작 시에는 스루 회로로서 동작하고, 대응하는 내부 노드의 신호를 차단의 내부 회로로 전송한다. 따라서, 통상 동작 시에는 통상 입력 단자군(306)을 통해 신호/데이터가 입력되어, 내부 회로 LK#1-LK#3이 소정의 동작을 각각 실행한다. 이 때에는, 스캔 패스(302)는 각 내부 노드의 신호를 차단의 내부 회로의 대응하는 노드로 전송한다. 따라서, 내부 회로 LK#3으로부터의 처리 결과가 통상 신호 출력 단자군(308)을 통해 출력된다.
이러한 스캔 패스(302)를 반도체 장치(300) 내에 설치함에 따라 반도체 장치의 테스트의 용이화를 도모한다. 즉, 스캔 패스(302)를 설치함에 따라 스캔 레지스터 F1-F7로 둘러싸인 내부 회로 LK#1-LK#3을 개개로 독립적으로 시험할 수 있다. 시험 동작 시에는 이 반도체 장치(300) 내의 내부 회로 LK#1-LK#3에 대해 외부의 단자군(306)으로부터 직접 또는 이 스캔 패스(302)를 통해 액세스할 수 있고, 반도체 장치(300)의 내부 노드의 가제어성 및 가관측성을 향상시킬 수 있다.
예를 들면, 내부 회로 LK#2의 테스트시에는 이 내부 회로 LK#2의 입력 노드에 설치된 스캔 레지스터 F1-F3에 스캔 데이터 입력 단자(309a)를 통해 테스트 패턴을 세트한다. 내부 회로 LK#2를 동작시키고, 그 동작 결과를 내부 회로 LK#2의 출력 노드에 설치된 스캔 레지스터 F7 및 F6에 입력한다. 계속해서 이 스캔 패스(302)를 통해 스캔 데이터 출력 단자(309b)를 통해 스캔아웃 데이터 SCout로서 추출한다. 이 스캔아웃 데이터 SCout를 관측함으로써, 내부 회로 LK#2의 동작 상황을 관측할 수 있다.
이 스캔 패스(302)에서의 신호의 시프트 및 래치 동작은 테스트/전원 제어 회로(304)에 의해 행해진다. 이 테스트/전원 제어 회로(304)는 또한 이들의 내부 회로 LK#1-LK#3 및 스캔 패스(302)에 대한 전원의 제어를 행한다. 내부 회로 LK#1-LK#3에는 전원 전압 VCL이 제공되고, 스캔 패스(302)의 스캔 레지스터 F1-F7에는 전원 전압 VCS가 공급된다. 슬리프 모드시 등의 스탠바이 상태시에는 내부 회로 LK#1-LK#3의 전원 전압 VCL의 공급을 정지시킨다. 스캔 패스(302)의 스캔 레지스터 F1-F7에는 이 전원 공급 정지전의 내부 회로 LK#1 및 LK#2의 출력 노드를 래치시킨다. 스캔 패스(302)의 스캔 레지스터 F1-F7에는 테스트 동작 및 통상 동작의 전환을 행하기 위한 전송 게이트(논리 게이트)가 설치되고, 이 논리 게이트를 이용하여 신호의 전송/래치를 행한다. 이에 따라, 슬리프 모드 등의 스탠바이 상태의 반도체 장치(300)의 소비 전류를 저감시킨다.
도 84는, 도 83에 도시된 테스트/전원 제어 회로(304)의 구성을 개략적으로 나타내는 도면이다. 도 84에서, 테스트/전원 제어 회로(304)는 동작 모드 지시 OPC에 따라 스캔 패스(302)의 시프트 동작을 제어하는 시프트 클럭 신호 SFT 및 동작 모드 지시 신호 MODE를 생성하는 테스트 제어 회로(312)와, 동작 모드 지시 OPC에 응답하여, 스탠바이 모드가 지정된 것을 검출하는 모드 검출 회로(313)와, 모드 검출 회로(313)로부터의 스탠바이 지시 신호 φST에 응답하여 비도통 상태가 되고, 주 전원선(311)과 내부 회로 전원선(315)을 분리하는 전원 트랜지스터(314)를 포함한다. 테스트 제어 회로(312 ) 및 모드 검출 회로(313)에는 각각 전원 노드(310a 및 310b)를 통해 외부로부터의 전원 전압 VEX가 제공된다. 이 주 전원선(311)은 스캔 패스 전원선(316)에 결합되고, 스캔 패스(302)에는 항상 스캔 패스 전원 전압 VCS가 외부 전원 전압 VEX에 따라 공급된다.
이 테스트 제어 회로(312) 및 모드 검출 회로(313) 및 전원 트랜지스터(314)는 게이트 터널 장벽이 큰 MIS 트랜지스터로 구성된다. 스캔 패스를 이용하는 테스트시에는 그 스캔 패스(302)를 통한 신호의 전송에는 고속 동작성은 그다지 요구되지 않기 때문에, 이들의 테스트 제어 회로(312)에 대해서는 게이트 터널 장벽이 큰 MIS 트랜지스터를 이용해도 특별히 문제는 생기지 않는다.
도 85는, 도 83에 도시된 스캔 패스(302)에 포함되는 스캔 레지스터 Fl-F7의 구성을 개략적으로 나타내는 도면이다. 스캔 레지스터 F1-F7은 동일 구성을 갖고, 도 85에서는 하나의 스캔 레지스터 F#를 대표적으로 나타낸다.
도 85에서, 스캔 레지스터 F#는 시프트 모드 지시 신호 SFMD에 따라 시프트인 신호 SI 및 내부 신호 DI의 한쪽을 선택하는 멀티플렉서(MUX : 320)와, 시프트 클럭 신호 SFT에 따라 멀티플렉서(320)로부터 제공되는 신호를 수신하거나 또는 전송하는 플립플롭(시프트 레지스터 : 321)과, 이 플립플롭(321)의 출력 신호를 갱신 지시 신호 UPDATE에 따라 수신하는 스루 래치(322)와, 모드 지시 신호 MODE 에 따라 내부 신호 DI 및 스루 래치(322)의 출력 신호의 한쪽을 선택하여 출력하는 멀티플렉서(MUX : 323)를 포함한다.
시프트 모드 지시 신호 SFMD, 모드 지시 신호 MODE, 시프트 클럭 신호 SFT 및 갱신 지시 신호 UPDATE는 도 84에 도시된 테스트 제어 회로(312)로부터 발생된다.
시프트 모드 지시 신호 SFMD는 스캔 테스트 모드시에 내부로부터의 신호 DI 및 스캔 패스에서의 전단의 스캔 레지스터로부터 시프트아웃된 신호(스캔인 신호) SI의 어느 하나를 선택하는지를 나타낸다. 플립플롭(321)은 스캔 패스(302)에서 시프트 레지스터를 구성하고, 시프트 클럭 신호 SFT에 따라 멀티플렉서(320)로부터 제공된 신호를 시프트한다. 이 플립플롭(321)으로부터 스캔 패스(302)에서의 차단의 스캔 레지스터에 대한 시프트아웃 신호 SO가 생성된다.
스루 래치(322)는 갱신 지시 신호 UPDATE가 활성 상태가 되면, 플립플롭(321)의 출력 신호를 통과시키는 스루 상태가 된다. 갱신 지시 신호 UPDATE가 비활성 상태인 경우에는 스루 래치(322)는 래치 상태가 되고, 플립플롭(321)의 출력 신호의 통과는 금지시키고, 단순히 플립플롭(321)의 출력 신호 SO를 래치한다.
멀티플렉서(323)는 모드 지시 신호 MODE가 통상 동작 모드를 지정할 때에는 내부 신호 DI를 선택하고, 테스트 동작 모드시에는 스루 래치(322)로부터의 신호를 선택한다.
이 스캔 레지스터 F#를 이용하여 스탠바이 상태 이행시에 멀티플렉서(320)및 플립플롭(321)을 동작시키고, 내부 신호 DI를 플립플롭(321)에 래치한다. 이 스탠바이 상태시에 내부 회로 LK#1-LK#3에 대한 전원 공급을 정지해도 이 스탠바이 상태시에는 플립플롭(321)에 이 반도체 장치(300)의 내부 노드의 신호가 유지되고 있다.
스탠바이 상태 완료 후, 플립플롭(321)에 유지된 신호를 스루 래치(322)를 스루 상태로 설정하고 또한 멀티플렉서(323)에 스루 래치(322)의 신호를 선택시킴에 따라 내부 회로로 제공한다. 이에 따라, 내부 회로 LK#1-LK#3을 원래의 상태로 고속으로 복귀시킬 수 있다. 또, 도 83에 도시된 스캔 패스의 구성에서는 내부 회로 LK#1의 입력 노드에는 플립플롭은 설치되지 않는다. 그러나, 내부 회로 LK#1의 입력 노드는 통상 신호 입력 단자군(306)에 결합되고, 바로 스탠바이 상태 완료 후 통상 입력 단자군(306)을 원래의 상태로 복귀시킴에 따라(이것은 외부 장치에 따라 행해짐), 내부 회로 LK#1의 상태를 원래의 상태로 복귀시킬 수 있다.
이어서, 도 83로부터 도 85에 도시된 회로의 동작을 도 86에 도시된 타이밍차트도를 참조하여 설명한다.
동작 모드 지시 OPC가 스탠바이 상태를 지정하면, 테스트 제어 회로(312)는 우선 시프트 클럭 신호 SFT를 활성화한다. 시프트 모드 지시 신호 SFMD는 통상 동작 모드시에는, 예를 들면 L 레벨로 설정되고, 멀티플렉서(MUX : 320)는 전단의 내부 회로로부터 제공되는 내부 신호 DI를 선택하고 있다. 따라서, 플립플롭(321)이 이 시프트 클럭 신호 SFT에 따라 멀티플렉서(320)를 통해 제공된 내부 신호를 수신한다. 이 시프트 클럭 신호 SFT가 비활성화되고, 플립플롭(321)에서 내부 신호 DI가 래치되면, 모드 검출 회로(313)가 스탠바이 지시 신호 φST를 H 레벨로 구동하고, 전원 트랜지스터(314)를 오프 상태로 설정한다. 이에 따라, 스탠바이 엔트리 모드가 완료되여 내부 회로 LK#1-LK#3의 전원 공급이 정지되고, 이들의 내부 회로 LK#1-LK#3에서의 게이트 터널 전류에 의한 누설 전류를 저감시킨다.
스탠바이 상태가 완료되면, 통상 동작 모드(노멀 모드)가 시작될 때, 동작 모드 지시 OPC가 예를 들면 L 레벨로 하강한다. 이 동작 모드 지시의 스탠바이 완료 지시(하강)에 응답하여, 모드 검출 회로(313)로부터의 스탠바이 지시 신호 φST가 L 레벨이 되고, 내부 회로 전원선(315)이 주 전원선(311)에 결합되고, 내부 회로 LK#1-LK#3에 전원 전압 VCL이 공급된다. 계속해서, 테스트 제어 회로(312)가 이 동작 모드 지시 OPC의 스탠바이 완료 지시(하강)에 응답하여 내부 회로 LK#1-LK#3에의 전원 전압 공급 완료 후, 모드 지시 신호 MODE를 예를 들면 H 레벨로 설정하고, 멀티플렉서(323)에 스루 래치(322)의 출력 신호를 선택시킨다. 이 때, 또한 테스트 제어 회로(312)로부터의 갱신 지시 신호 UPDATE가 H 레벨이 되고, 스루 래치(322)가 스루 상태가 되고, 플립플롭(321)에 래치되어 있던 내부 신호가 멀티플렉서(323)로 제공된다. 따라서, 차단의 내부 회로에는 이 스탠바이 이행시에 제공되는 신호가 다시 제공된다. 이에 따라, 스탠바이 이그젝트 모드가 완료되고, 이 반도체 장치가 다음의 통상 동작 모드 시의 소정의 동작을 실행하는 상태로 복귀한다.
또, 도 84에서는 테스트 제어 회로(312)와 모드 검출 회로(313)사이의 신호의 응답 관계를 나타내지 않는다. 이것은, 개개로 지연 시간을 고려하여 이들의제어 신호가 발생되어도 좋고, 또한 각 제어 신호의 응답 관계에 따라 소정의 동작 시퀀스로 제어 신호가 발생하도록 구성되어도 좋다. 또, 스루 래치(322)는 나중에 설명할 JTAG(조인트 테스트 액션 그룹)에서 표준화된 경계 스캔에서의 모드를 고려하여, 이 스루 래치(322)는 특별히 설치되지 않아도 좋다.
도 87은, 도 84에 도시된 테스트 제어 회로(312) 및 모드 검출 회로(313)의 구성의 일례를 나타내는 도면이다. 이 도 87에서는 테스트 제어 회로(312) 및 모드 검출 회로(313)의 동작이 상호 응답 관계를 갖는 경우를 나타낸다. 이들은, 개개로 지연 시간을 조정하여 도 86에 도시된 동작 시퀀스가 실행되도록 구성되어도 좋다.
도 87에서, 테스트 제어 회로(312)는 테스트 모드 커맨드 TM을 디코드하고, 지정된 동작 모드를 나타내는 신호를 발생시키는 테스트 디코더(312a)와, 이 테스트 디코더(312a)로부터의 테스트 동작 모드 지시 신호에 따라 지정된 동작에 필요한 제어 신호를 발생시키는 테스트 제어 신호 발생 회로(312b)를 포함한다. 도 87에서는, 본 실시예14에서 필요한 시프트 클럭 신호 SHIFT, 모드 지시 신호 MODET, 및 갱신 지시 신호 UPDATET를 대표적으로 나타낸다.
테스트 제어 회로(312)는 또한 동작 모드 지시 OPC의 스탠바이 상태 지시(상승)에 응답하여 단안정의 펄스 신호를 발생시키는 단안정 펄스 발생 회로(312c)와, 모드 검출 회로(313)로부터의 스탠바이 모드 지시 신호 φST의 하강에 응답하여 단안정의 펄스 신호를 각각 발생시키는 단안정 펄스 발생 회로(312e 및 312f)와, 단안정 펄스 발생 회로(312c)로부터의 펄스 신호와 테스트 제어 신호 발생회로(312b)로부터의 시프트 클럭 신호 SHIFT를 받아 시프트 클럭 신호 SFT를 생성하는 OR 회로(312d)와, 단안정 펄스 발생 회로(312e)로부터의 펄스 신호와 테스트 제어 신호 발생 회로(312b)로부터의 모드 지시 신호 MODET를 받아 모드 지시 신호 MODE를 생성하는 OR 회로(312g)와, 단안정 펄스 발생 회로(312f)로부터의 펄스 신호와 테스트 제어 신호 발생 회로(312b)로부터의 갱신 지시 신호 UPDATET를 받아 갱신 지시 신호 UPDATE를 생성하는 OR 회로(312h)를 포함한다.
모드 검출 회로(313)는 동작 모드 지시 커맨드 OPC의 스탠바이 완료 지시(하강)에 응답하여 리세트되고 또한 OR 회로(312d)로부터의 펄스 신호의 하강에 응답하여 리세트되어, 스탠바이 모드 지시 신호 φST를 발생시키는 세트/리세트 플립플롭(313a)를 포함한다. 이 모드 검출 회로(313)는 시프트 클럭 신호 SFT에 의해 플립플롭(321)에 신호가 래치된 후, 전원 트랜지스터(314)를 오프 상태로 설정한다.
스캔 테스트시에는 테스트 디코더(312a)가 테스트 모드 커맨드 TM에 따라 테스트 동작 모드 지시 신호를 생성하고, 이 테스트 동작 모드 지시 신호에 따라 각 신호 SFT, MODE 및 UPDATE가 생성된다. 한편, 통상 동작 모드시 스탠바이 상태시에는 단안정 발생 회로(312c, 312d 및 312f)로부터의 펄스 신호에 따라 이들의 시프트 클럭 신호 SFT, 모드 지시 신호 MODE 및 갱신 지시 신호 UPDATE가 생성된다. 따라서, 이 테스트용의 제어 회로의 구성을 아무 변경없이, 용이하게 이 스캔 패스에 포함시키는 스캔 레지스터를 데이터 퇴피용의 레지스터 회로로서 이용할 수 있다.
또, 이 도 87에 도시된 구성에서 단안정 펄스 발생 회로(312f)에 스탠바이모드 지시 신호 φST를 대신하여 파선으로 도시된 바와 같이 동작 모드 지시 커맨드 OPC가 내려져도 좋다. 스캔 레지스터 회로에서 갱신 지시 신호 UPDATE에 따라 내부 회로에 대한 전원 전압 VCL이 안정 상태로 복귀하기 전에 그 스루 동작 및 래치 동작을 실행해도 이 스캔 레지스터에는 전원 전압이 제공되며, 어떤 문제도 생기지 않는다. 모드 지시 신호 MODE가 내부 회로에 대한 전원 공급이 안정화된 후에 스루 래치(322)의 출력 신호를 선택하는 상태로 설정된다.
이 모드 지시 신호 MODE가 소정 기간 스루 래치(322)의 출력 신호를 선택한 후, 내부 회로는 각각 회로 동작을 행하고(논리 회로의 경우), 내부 상태가 원래의 스탠바이 상태 이행전의 상태로 복귀한다. 이 상태에서 멀티플렉서(323)는 다시 전단의 내부 회로의 대응하는 내부 노드의 출력 신호를 선택한다. 이 경우, 내부 회로가 클럭 신호에 동기하여 동작하고, 그 입출력 노드로 전송 게이트가 설치되는 경우, 이 내부 회로의 클럭 동기용의 전송 게이트가 스루 상태가 되도록 클럭 신호의 논리 레벨을 이 스탠바이 이그젝트 모드시에 설정해 두면 좋다.
[변경 예1]
도 88은, 본 발명의 실시예14의 변경 예1의 구성을 개략적으로 나타내는 도면이다. 도 88에서는, 반도체 장치(300)의 내부 회로 LK#1-LK#3에 대응하여 게이트 터널 전류 저감 기구(332)가 설치된다. 이 게이트 터널 전류 저감 기구(332)는 내부 회로 LK#1-LK#3에 포함되는 MIS 트랜지스터의 소스 전압의 변경 및/또는 웰 바이어스를 깊게 하거나, 및 전원 전압 공급 정지 중 어느 한 구성을 구비한다. 이 게이트 터널 전류 저감 기구(332)에 대해 테스트/전류 제어 기구(330)가 설치된다. 테스트/전류 제어 기구(330)는 동작 모드 지시 OPC에 따라 스탠바이 상태시에는 게이트 터널 전류 저감 기구(332)를 활성화하고, 내부 회로 LK#1-LK#3에서의 게이트 터널 전류를 저감시킨다. 테스트시 및 통상 동작 모드시에는 내부 회로 LK#1-LK#3이 동작할 때에는 이 게이트 터널 전류 저감 기구(332)는 비활성화된다. 다른 구성은 도 83에 도시된 구성과 동일하며, 테스트시에는 스캔 패스(302)를 통해 테스트 신호의 스캔이 행해진다.
또, 내부 회로 LK#1-LK#3의 게이트 터널 전류를 스탠바이시 저감시키기 위해 내부 회로 LK#1-LK#3과 스캔 패스(302)와 별개의 전원 전압을 외부로부터 공급하고, 이 내부 회로 LK#1-LK#3에는 외부로부터의 전원 전압 VCL의 공급을 정지하도록 구성되어도 좋다.
[변경 예2]
도 89는, 본 발명의 실시예14의 변경 예2의 구성을 나타내는 도면이다. 도 89에서는 내부 회로 LK#와 스캔 패스(302)에 포함되는 스캔 레지스터 F#를 대표적으로 나타낸다. 내부 회로 LK#에서 논리 회로 LG가 CMOS 인버터를 포함한다. 이 CMOS 인버터는 저임계치 전압(L-Vth)의 MIS 트랜지스터 PQRa 및 NQRa로 구성된다.
한편, 스캔 레지스터 F#의 단위 회로 UG가 CMOS 인버터를 포함한다. 이 단위 회로 UG는 도 85에 도시된 스캔 레지스터의 플립플롭(312) 및 스루 래치(322)의 구성 요소이다. 멀티플렉서(320 및 323)가 예를 들면 3상태 인버터 버퍼로 구성되는 경우, 마찬가지로 이 단위 회로 UG가 멀티플렉서(320 및 323)에 이용되어도 좋다. 이 단위 회로 UG에서의 CMOS 인버터는 고임계치 전압(H-Vth)의 MIS 트랜지스터 PQRb 및 NQRb를 포함한다. 스캔 레지스터 F#의 구성 요소의 MIS 트랜지스터에 임계치 전압이 높은 MIS 트랜지스터를 이용함으로써 스탠바이 상태의 오프 누설 전류 Ioff를 저감시킬 수 있고, 스탠바이 상태 시의 반도체 장치(300)의 소비 전류를 더욱 저감시킬 수 있다.
[변경 예3]
도 90은, 본 발명의 실시예14의 변경 예3의 구성을 나타내는 도면이다. 도 90에서는 내부 회로 LK#에서는 그 논리 회로 LG의 구성 요소의 MIS 트랜지스터 PQRa 및 NQRa는 임계치 전압의 절대치가 작고 또한 게이트 절연막이 얇은 L-Vth 박막 트랜지스터이다. 한편, 스캔 레지스터 F#에서 단위 회로 UG의 구성 요소의 MIS 트랜지스터 PQRc 및 NQRc는 높은 게이트 터널 장벽을 갖는 ITR 트랜지스터이다. 따라서, 스탠바이 상태시에 스캔 패스(302)에서의 스캔 레지스터 F#에서는 내부 신호를 유지하면서, 게이트 터널 전류가 억제되고, 스탠바이 상태 시의 반도체 장치(300)의 소비 전류를 저감시킬 수 있다.
또, 이 도 90에 도시된 구성에서 ITR 트랜지스터 PQRc 및 NQRc에서는 스탠바이 상태시 웰 바이어스가 깊어져도 좋다.
[변경 예4]
도 91은, 본 발명의 실시예14의 변경 예4의 구성을 개략적으로 나타내는 도면이다. 이 도 91에서, 반도체 장치(340)는 외부 입출력 단자 각각에 대응하여 설치되는 경계 스캔 레지스터 BSR과, 이 경계 스캔 레지스터 BSR의 신호/데이터의 전송을 제어하는 테스트 컨트롤러(350)와, 경계 스캔 레지스터 BSR을 통해 외부 입출력 단자에 결합되는 내부 회로(360)를 포함한다. 이 내부 회로(360)는 그 내부 노드는 각각 관측 가능하도록 스캔 패스를 포함해도 좋다.
테스트 컨트롤러(350)는 외부로부터의 입력 테스트 데이터, 테스트 모드 셀렉트 커맨드 TMS, 테스트 클럭 신호 TCK 및 테스트 리세트 신호 TRST를 받아, 경계 스캔 레지스터 BSR, 테스트 입력 데이터 TDI를 순차 시프트 동작에 따라 설정한다. 이 테스트 컨트롤러(350)는, 또한 경계 스캔 레지스터 BSR에 의해 구성되는 스캔 패스 SCP를 통해 데이터를 이들의 경계 스캔 레지스터에 래치시킨 후, 시프트 동작에 따라 출력 테스트 데이터 TDO를 출력한다. 이 테스트 컨트롤러(350)는, 또한 내부 회로(360)의 스탠바이 상태의 전원 전류를 저감시키도록 내부 회로(360)에 설치된 게이트 터널 전류 저감 기구를 제어하고, 또한 내부 회로(360)의 내부 노드를 대응하는 경계 스캔 레지스터 BSR에 저장한다.
도 92는, 도 91에 도시된 테스트 컨트롤러(350)의 구성을 개략적으로 나타내는 도면이다. 도 92에서, 내부 회로(360)는 소정의 논리 처리를 행하는 내부 논리 회로(360a)와, 이 내부 논리 회로(360a)에 결합되는 게이트 터널 전류 저감 기구(360b)를 포함한다. 이 내부 논리 회로(360a)는 MIS 트랜지스터로 구성되고, 게이트 터널 전류 저감 기구(360b)는 이 내부 논리 회로(360a)의 스탠바이 상태의 게이트 터널 전류를 저감시킨다. 또한, 내부 논리 회로(360a)는 경계 스캔 레지스터 BSR을 포함하는 스캔 패스 SCP와 한쪽 방향으로 신호/데이터의 수수를 행한다. 스캔 패스 SCP는 내부 회로의 내부 노드를 관측 가능하게 하기 위한 스캔 패스를 포함해도 좋다.
테스트 컨트롤러(350)는 테스트 모드시에 인가되는 테스트 클럭 신호 TCK와 테스트 모드를 선택하거나 또는 지정하는 테스트 모드 셀렉트 신호 TMS와 테스트 모드를 리세트하기 위한 테스트 리세트 신호 TRST를 받아, 경계 스캔 테스트를 위한 내부 클럭 신호를 생성하는 TAP(테스트 액세스 포트) 컨트롤러(350a)와, 테스트 데이터 입력 단자를 통해 직렬로 1 비트 단위로 인가되는 테스트 데이터 TDI를 받는 명령 레지스터(350b)와, 명령 레지스터(350b)에 저장된 명령을 디코드하여, 테스트에 필요한 제어 신호를 생성하는 명령 디코더(350c)와, 명령 디코더(350c)로부터의 디코드 신호에 따라 테스트에 필요한 제어 신호를 생성하는 제어 회로(350d)를 포함한다. 이 제어 회로(350d)는 스캔 패스 SCP에서의 경계 스캔 레지스터의 신호/데이터의 전송/래치를 제어하고, 또한 스탠바이 상태의 게이트 터널 전류 저감 기구(360b)의 활성화를 실행한다.
이 도 92에 도시된 테스트 컨트롤러는 JTAG 테스트 대응하는 컨트롤러로서, 통상 테스트 데이터 TDI를 바이패스하기 위한 바이패스 레지스터와, 사용자가 그 용도를 규정하는 사용자 정의 레지스터군을 포함하고 있지만, 이들은 도 92에는 나타내지 않는다.
이 테스트 컨트롤러(350)는, 또한 명령 디코더(350c)의 출력 신호에 따라 스캔 패스 SCP의 출력 신호/데이터 및 도시하지 않은 바이패스 레지스터의 출력 신호의 한쪽을 선택하는 멀티플렉서(MUX : 350e)와, TAP 컨트롤러(350a)의 출력 신호에 따라 멀티플렉서(350e) 및 명령 레지스터(41)의 출력 신호/데이터의 한쪽을 선택하는 멀티플렉서(MUX : 350f)와, 멀티플렉서(350f)의 출력 신호/데이터를 버퍼 처리하여 테스트 데이터 단자로 출력하는 드라이버/버퍼(350g)를 포함한다. 통상 동작 모드시에 이 테스트 데이터 출력 단자 TDO는 하이 임피던스 상태로 설정된다.
이 도 92에 도시된 테스트 컨트롤러는 IEEE 규격에서 표준화되지만, 본 실시예14에서는 이 명령 디코더(350c) 및/또는 제어 회로(350)에 또한 동작 모드 지시 OPC를 제공하고, 이 반도체 장치의 스탠바이 상태의 스캔 패스 SCP에서의 데이터의 래치 및 게이트 터널 전류 저감 기구(360b)의 활성화를 제어하기 위한 신호를 생성하는 기능을 포함시킨다. 이 제어 회로(350d)의 구성으로는 도 87에 도시된 구성을 이용할 수 있다. 명령 디코더(350c)가 이 스탠바이 상태 이행시에 스캔 패스 SCP에 대응하는 내부 노드의 신호/데이터를 래치시키고, 스탠바이 상태 완료시 이 래치한 신호를 대응하는 차단의 내부 노드로 출력시킨다. IEEE 규격에는 명령 「Capture-DR」에 의해 경계 스캔 레지스터에 데이터/신호를 수신시킬 수 있고, 또한「Update-DR」에 의해 경계 스캔 레지스터에 저장된 신호/데이터를 차단의 내부 노드로 인가할 수 있다.
동작 모드 지시 OPC에 따라 이들의 명령이 내려진 것과 동일 상태를 명령으로 디코더 내에 생성한다. 이 명령 디코더(350c)로부터의 디코드 결과를 나타냄에 따라 제어 회로(350d)가 데이터의 전송/래치/갱신에 필요한 제어 신호를 생성한다. 이 명령 디코더(350c) 및/또는 제어 회로(350d)에, 또한 동작 모드 지시 OPC를 제공하고, 스탠바이 상태시 게이트 터널 전류 저감 기구(360b)를 활성 상태로 하고, 내부 논리 회로(360a)의 게이트 터널 전류를 저감시킨다. 스캔 패스 SCP의 동작은 앞의 도 83에서 설명한 것과 동일하다. 이 스캔 패스 SCP는 외부 입출력 단자에대응하여 설치되는 경계 스캔 레지스터뿐만 아니라 내부 회로 내의 내부 노드를 외부에서 관측 가능하게 하기 위한 스캔 패스 레지스터를 포함해도 좋다.
또한, 이 스캔 패스 SCP에 포함되는 MIS 트랜지스터를 게이트 터널 전류가 작아지도록, 높은 게이트 터널 장벽을 갖는 MIS 트랜지스터로 구성하고, 내부 논리 회로(360a)는 박막 트랜지스터로 구성한다. 이러한, 경계 스캔 테스트를 행할 수 있는 반도체 장치에서도 스탠바이 상태시 게이트 터널 전류에 의한 누설 전류를 저감시켜, 그 소비 전류를 저감시킬 수 있다.
이 도 92에 도시된 구성에서는 앞의 실시예14의 상술된 구성을 전부 적용할 수 있다.
또, 스탠바이 상태에서는 논리 회로가 장시간 동작을 정지하는 슬리프 상태, DRAM 등에서의 셀프 리프레시 모드가 행해지는 셀프 리프레시 모드, 및 외부로부터의 리프레시 지시에 따라 리프레시 동작이 복수회 반복하여 실행되는 오토 리프레시 모드등에서의 스탠바이 상태를 나타내며, 또한 통상 동작 시에서의 액티브 사이클 및 스탠바이 사이클이 반복될 때의 스탠바이 사이클도 나타낸다.
[실시예15]
도 93은, 본 발명의 실시예15에 따르는 반도체 장치의 전체의 구성을 개략적으로 나타내는 도면이다. 도 93에서는 반도체 장치로서 다이내믹·랜덤·액세스 메모리(DRAM)가 일례로서 나타내어진다. 도 93에서, 이 DRAM은 메모리 셀이 행렬형으로 배열되는 메모리 셀 어레이(400)를 포함한다. 이 메모리 셀 어레이(400)는 복수의 행 블록 RB#1-RB#m과 복수의 열 블록 CB#1-CB#n으로 분할된다.
DRAM은, 또한 외부로부터의 로우 어드레스 신호를 받아 내부 로우 어드레스 신호를 생성하는 로우 어드레스 입력 회로(402)와, 로우 어드레스 입력 회로(402)로부터의 로우 어드레스 신호(블럭 어드레스 신호를 포함함)를 수신하여 디코드 동작을 행하는 로우 디코더(404)와, 로우 디코더(404)의 디코드 신호에 따라 선택 행 블록의 선택 행을 선택 상태로 구동하는 워드선 구동 회로 및 선택 행의 메모리 셀의 데이터의 검지 증폭을 행하는 감지 증폭기를 동작하는 감지계 제어 회로 양자를 포함하는 워드선 구동·감지계 회로(406)와, 외부로부터의 컬럼 어드레스 신호를 수신하여 내부 컬럼 어드레스 신호(블록 선택 신호를 포함함)를 생성하는 컬럼 어드레스 입력 회로(408)와, 컬럼 어드레스 입력 회로(408)로부터의 내부 컬럼 어드레스 신호에 따라 디코드 동작을 행하여 선택 열을 지정하는 열 선택 신호를 생성하는 컬럼 디코더(410)와, 컬럼 어드레스 입력 회로(408)로부터의 블록 선택 어드레스에 따라 컬럼 디코더(410) 내의 선택 컬럼 디코드 회로를 내부 데이터선에 결합하여 데이터의 입출력을 행하는 데이터 IO 제어 회로(412)와, 내부 전압 발생 회로 및 행 블록 RB#1-RB#m에 공통적인 로우 계통 제어 신호 및 열 블록 CB#1-DB#n에 공통적인 열계 제어 신호를 생성하는 중앙 제어 회로를 포함하는 그 밖의 주변 회로(416)를 포함한다.
로우 디코더(404)는 행 블록 RB#1-RB#m 각각에 대응하여 설치되는 블록 로우 디코더를 포함하고, 선택 행에 대응하여 설치된 블록 로우 디코더만이 동작한다. 비선택 상태의 블록 로우 디코더는 스탠바이 상태를 유지한다. 마찬가지로 컬럼 디코더(410)도 선택 열 블록에 대응하여 설치되는 블록 컬럼 디코더가 디코드 동작을 행하고, 또한 데이터 IO 제어 회로(412)도 선택 열에 대응하여 설치되는 입출력 회로(라이트 드라이버 및 전치 증폭기)가 활성화되어 내부 데이터선과 컬럼 디코더(410)에 의해 선택된 내부 IO선을 결합한다. 이들은, 따라서 블록 분할 동작을 행하고 있으며, 로우 디코더(404), 워드선 구동·감지계 회로(406), 컬럼 디코더(410) 및 데이터 IO 제어 회로(412)에서는 블록 단위로 게이트 터널 전류의 제어를 행한다.
도 94는, 도 93에 도시된 로우 디코더(404) 및 워드선 구동·감지계 회로(406) 중 하나의 행 블록 RB#i (i=1-m)에 대응하는 부분의 구성을 개략적으로 나타내는 도면이다. 도 94에서, 행 블록 RB#i에 대해 블록 선택 신호 BSi의 활성화시 활성화되고, 내부 로우 어드레스 신호 X를 디코드하는 블록 로우 디코더(404i)와, 블록 로우 디코더(404i)의 디코드 신호에 따라 대응하는 행 블록 RB#i의 어드레스 지정된 워드선 WL을 선택 상태로 구동하는 워드선 드라이버(406ia)가 설치된다. 이 행 블록 RB#i에 인접하여 감지 증폭기대 SAB#i가 설치된다. 이 감지 증폭기대 SAB#i에서는 행 블록 RB#i의 각 열에 대응하여 설치되는 감지 증폭기 회로가 배치된다. 감지 증폭기대 SAB#i는 감지계 제어 회로(406ib)에 의해 그 활성/비활성이 제어된다.
블록 로우 디코더(404i), 워드선 드라이버(406ia) 및 감지계 제어 회로(406ib) 각각에 대응하여 게이트 터널 전류 저감 기구(405i, 407i, 및 409i)가 설치된다. 이들의 게이트 터널 전류 저감 기구(405i, 407i 및 409i)는 블록 선택 신호 BSi가 비선택 상태일 때 활성화되고, 블록 로우 디코더(404i), 워드선 드라이버(406ia), 및 감지계 제어 회로(406ib)의 게이트 터널 전류를 저감시킨다. 이들의 게이트 터널 전류 저감 기구(405i, 407i 및 409i)를 행 블록에 대응하여 배치한다. 선택 행 블록에 대해서만, 블록 디코더(404i) 및 워드선 드라이버(406ia)가 활성화되고, 및 감지계 제어 회로(406ib)가 활성화된다. 비선택 행 블록에 대해서는 게이트 터널 전류 저감 기구(405i, 407i 및 409i)에 의해 게이트 터널 전류가 더욱 저감된다(스탠바이 사이클시와 동일함).
또, 감지 증폭기대가 인접 행 블록으로 공유되는 경우, 게이트 터널 전류 저감 기구(409i)에는 이 감지 증폭기대 SAB#i를 공유하는 행 블록에 대한 블록 선택 신호도 제공된다. 이 인접 행 블록에 의해 감지 증폭기대가 공유되는 공유 감지 증폭기 구성의 경우, 감지계 제어 회로(406ib)는 비트선 분리 게이트, 비트선 프리차지/이퀄라이즈 회로 및 감지 전원 노드 이퀄라이즈 회로의 동작도 제어한다.
도 95는, 도 94에 도시된 게이트 터널 전류 저감 기구(405i 및 407i)의 구성의 일례를 나타내는 도면이다. 도 95에서, 블록 로우 디코더(404i)에 포함되는 단위 로우 디코더는 블록 선택 신호 BS의 활성화시 인에이블되어 내부 로우 디코드 신호 X를 디코드하는 NAND 형 디코드 회로(420a)와, NAND 형 디코드 회로(420a)의 출력 신호를 반전하는 인버터(420b)를 포함한다. 이들의 NAND 형 디코드 회로(420a) 및 인버터 회로(420b)의 전원 노드는 전원 트랜지스터(422)를 통해 전원 노드에 결합된다. 이 전원 트랜지스터(422)는 바람직하게는 ITR 트랜지스터로 구성되고, 그 게이트에 상보의 블록 선택 신호 /BSi를 받는다.
워드선 드라이버는 인버터 회로(420b)의 출력 신호를 고전압 VPP 레벨의 진폭을 갖는 신호로 변환하는 레벨 시프터(424a)와, 레벨 시프터(424a)의 출력 신호에 따라 대응하는 워드선 WL을 구동하는 인버터 회로(424b)를 포함한다. 이 게이트 터널 전류 저감 기구는 상보의 블록 선택 신호 /BSi에 응답하여 도통하고, 이들의 레벨 시프터(424a) 및 인버터 회로(424b)에 고전압 VPP를 공급하는 ITR 트랜지스터로 구성되는 전원 트랜지스터(426)를 포함한다.
이 도 95에 도시된 구성의 경우, 전원 트랜지스터(422)는 블록 로우 디코더(404i)에 포함되는 단위 로우 디코드 회로에 공통으로 설치되고, 전원 트랜지스터(426)가 워드선 드라이버(406ia)에 포함되는 워드선 드라이브 회로에 공통으로 설치된다. 따라서, 스탠바이 상태시에는 이들의 전원 트랜지스터(422 및 426)가 오프 상태가 되고, 블록 로우 디코더 및 워드선 드라이버에의 전원 전압의 공급이 정지된다.
또한, 도 95에 도시된 구성에서 워드선 WL이 메인 워드선 ZMWL 및 서브 워드선 SWL을 포함하는 계층 워드선 구성의 경우, 메인 워드선 ZMWL은 비선택시 고전압 VPP 레벨로 유지된다. 따라서, 이러한 계층 워드선 구성의 경우, 고전압 차단의 구성를 대신하여 소스 바이어스 또는 웰 바이어스를 깊게 하는 구성 또는 계층 전원 구성이 이용되는 것이 바람직하다.
도 96은, 도 93에 도시된 컬럼 디코더(410) 및 데이터 IO 제어 회로(412) 중 하나의 열 블록 CB#j에 대응하는 부분의 구성을 개략적으로 나타내는 도면이다. 열 블록 CB#j에 대해 열 블록 선택 신호 CBj의 활성화시, 도 93에 도시된 컬럼 어드레스 입력 회로(408)로부터의 내부 열 어드레스 신호를 디코드하고, 열 블록CB#j의 대응하는 열을 선택하는 열 선택 신호 CSL을 활성 상태로 구동하는 블록컬럼 디코더(410j)와, 이 열 블록 CB#j의 선택 열에 대해 데이터의 기입/판독을 행하는 라이트 드라이버/전치 증폭기(412j)를 포함한다. 이 라이트 드라이버/전치 증폭기(412j)도 열 블록 선택 신호 CBj의 활성화시 활성화되어 증폭 동작을 실행한다. 라이트 드라이버/전치 증폭기(412j)는 열 블록 CB#j의 메모리 블록(행 블록과 열 블록의 교차부에 대응하여 배치되는 블록)에 공통으로 배치되는 글로벌 데이터 버스 GIO에 결합된다. 이 라이트 드라이버/전치 증폭기(412j)는 내부 데이터 버스(434)에 결합된다. 이 내부 데이터 버스(434)에 공통으로 복수의 열 블록 CB#1-CB#n에 대응하여 설치되는 라이트 드라이버/전치 증폭기가 결합된다.
블록 컬럼 디코더(410j) 및 라이트 드라이버/전치 증폭기(412j)에 대해 각각 게이트 터널 전류 저감 기구(ITRC : 430j 및 432j)가 설치된다. 이들의 게이트 터널 전류 저감 기구(ITRC : 430j 및 432j)는 열 블록 선택 신호 CBj의 비선택 상태일 때에 활성화되고, 블록 컬럼 디코더(410j) 및 라이트 드라이버/전치 증폭기(412j)의 게이트 터널 전류를 저감시킨다.
이 도 96에 도시된 구성에서는 열 블록 선택 신호 CBj가 지정하는 열 블록에서 열 선택 동작 및 데이터의 기입/판독이 행해진다. 비선택 열 블록에서는 블록 컬럼 디코더(410) 및 라이트 드라이버/전치 증폭기(412)는 비선택 상태(스탠바이 상태)를 유지한다. 따라서, 이 게이트 터널 전류 저감 기구(430j 및 432j)를 열 블록마다 배치함으로써, 선택 메모리 어레이에서는 비선택의 열 블록에서는 게이트 터널 전류가 저감되고, 액티브 기간의 동작 전류를 저감시킬 수 있다.
[변경 예1]
도 97은, 본 발명의 실시예15의 변경 예1의 구성을 개략적으로 나타내는 도면이다. 도 97에서, 반도체 장치(440)는 복수의 뱅크 B#1-B#4와, 이들의 뱅크 B#1-B#4 각각에 대응하여 설치되는 게이트 터널 전류 저감 기구(ITRC : 444a-444d)와, 외부로부터의 뱅크 어드레스 신호 BA#를 디코드하고, 뱅크 지정 신호 BA1-BA4를 생성하는 뱅크 디코더(440)를 포함한다. 뱅크 B#1-B#4의 각각은 대응하는 뱅크 지정 신호 BA1-BA4의 활성화시 활성화되고, 메모리 액세스(행 선택 또는 열 선택)를 행한다. 게이트 터널 전류 저감 기구(444a-444d)는 뱅크 어드레스 신호 BA1-BA4의 비활성화시 활성화되고, 대응하는 뱅크 B#1-B#4의 게이트 터널 전류를 저감시킨다. 뱅크 지정 신호 BA1-BA4의 비선택 상태시에는 대응하는 뱅크 B#1-B#4는 스탠바이 상태에 있다. 따라서, 반도체 장치(440) 내에서 비선택 뱅크에 대응하여 설치되는 게이트 터널 전류 저감 기구를 활성화함으로써, 반도체 장치(440)에서의 게이트 터널 전류에 기인하는 누설 전류를 저감시킬 수 있고, 소비 전류를 따라서 저감시킬 수 있다.
이상과 같이, 본 발명의 실시예15에 따르면 비선택 회로 블록의 게이트 터널 전류를 저감시키도록 구성하고, 회로가 활성화되어도 비선택 회로 블록에서의 게이트 터널 전류는 저감할 수 있어 회로 동작 시에서의 소비 전류를 저감시킬 수 있다(게이트 터널 누설 전류를 억제할 수 있기 때문에).
[실시예16]
도 98은, 본 발명의 실시예16에 따르는 반도체 기억 장치의 주요부의 구성을개략적으로 나타내는 도면이다. 이 실시예16에서, 메모리 어레이는 도 93에 도시된 구성과 마찬가지로 복수의 행 블록으로 분할된다. 도 98에서는 하나의 행 블록 RB#i를 나타낸다. 이 행 블록 RB#i는 노멀 워드선 NWL이 배치되는 노멀 메모리 어레이 NMA#i와, 스페어 워드선 SWL이 배치되는 스페어 메모리 어레이 SMA#i를 포함한다.
노멀 메모리 어레이 NMA#i에 대해 노멀 행 선택 회로(450)가 설치되고, 스페어 메모리 어레이 SMAi에 대해 스페어 행 선택 회로(452)가 설치된다. 노멀 행 선택 회로(450)는 노멀 로우 디코더와, 노멀 로우 디코더의 출력 신호에 따라 노멀 워드선 NWL을 구동하는 노멀 워드선 구동 회로를 포함한다. 스페어 행 선택 회로(452)도 마찬가지로 스페어 로우 디코더와, 스페어 로우 디코더의 출력 신호에 따라 스페어 워드선 SWL을 선택 상태로 구동하는 스페어 워드선 드라이브 회로를 포함한다.
이들의 노멀 행 선택 회로(450) 및 스페어 행 선택 회로(452) 각각에 대응하고, 게이트 터널 전류 저감 기구(ITRC : 454 및 456)가 각각 설치된다. 이들의 게이트 터널 전류 저감 기구(454 및 456)는 활성화시 대응하는 회로의 게이트 터널 전류를 저감시킨다.
행 블록 RB#i에 대해 노멀 워드선 NWL 및 스페어 워드선 SWL의 어느 하나를 선택할지를 판정하는 스페어 판정 회로(458)가 설치된다. 이 스페어 판정 회로(458)는 노멀 메모리 어레이NMA#i에서의 불량 행의 어드레스를 기억하고, 블록 선택 신호 BS의 선택시 활성화되어, 제공된 어드레스 신호 X를 기억한 불량 메모리셀의 어드레스와 비교하여, 그 판정 결과에 따라 노멀 로우 인에이블 신호 NRE 및 스페어 로우 인에이블 신호 SRE의 한쪽을 활성화한다. 노멀 로우 인에이블 신호 NRE는 노멀 행 선택 회로(450)의 활성/비활성을 제어하고, 스페어 로우 인에이블 신호 SRE는 스페어 행 선택 회로(452)의 활성/비활성을 제어한다.
이 노멀 로우 인에이블 신호 NRE는 통상 노멀 워드선 드라이브 회로로 제공되어, 이 노멀 행 선택 회로(450)는 블록 선택 신호 BL이 선택 상태일 때에는 제공된 로우 어드레스 신호 X를 디코드한다. 노멀 로우 인에이블 신호 NRE는 스탠바이 상태시 H 레벨이다. 스페어 로우 인에이블 신호 SRE는 스탠바이 상태시 L 레벨이고, 스페어 워드선은 스페어 로우 인에이블 신호 SRE가 활성 상태일 때 선택 상태로 구동된다. 노멀 행 선택 회로(450)에 설치된 게이트 터널 전류 저감 기구(ITRC : 454)는 노멀 로우 인에이블 신호 NRE와 블록 선택 신호 BS를 받는 게이트 회로(460)의 출력 신호가 H 레벨일 때에는 비활성화되고, 한편 블록 선택 신호 BS 및 노멀 로우 인에이블 신호 NRE 중 적어도 한쪽이 비선택 상태의 L 레벨일 때에는 활성화되고, 노멀 행 선택 회로(450)에서의 게이트 터널 전류를 저감시킨다. 여기서, 게이트 회로(450)는 블록 선택 신호 BS와 노멀 로우 인에이블 신호 NRE를 받는 NAND 회로로 구성되도록 도시한다. 이것은, 노멀 로우 인에이블 신호 NRE가 스탠바이 상태시 H 레벨로 설정되기 때문이다.
한편, 스페어 행 선택 회로(452)에 대해 설치되는 게이트 터널 전류 저감 기구(ITRC : 456)는 스페어 로우 인에이블 신호 SRE가 비활성 상태일 때에는 활성화되고, 스페어 행 선택 회로(452)의 게이트 터널 전류를 저감시킨다. 스페어 로우인에이블 신호 SRE는 스탠바이 상태시 및 비선택시(노멀 메모리 셀에의 액세스시)에는 L 레벨로 고정된다.
이 도 98에 도시된 구성의 경우, 스페어 판정 회로(458)가 행 블록 RB#i 각각에 대응하여 설치되고, 행 블록 단위로 스페어 판정이 실행된다. 선택 행 블록에서 스페어 워드선이 사용되는 경우에는, 노멀 행 선택 회로(450)의 게이트 터널 전류가 저감되고, 한편 노멀 워드선 NWL이 이용되는(액세스됨) 경우에는, 스페어 행 선택 회로(452)의 게이트 터널 전류가 저감된다. 따라서, 선택 행 블록에서 비선택의 회로의 게이트 터널 전류를 저감시킬 수 있고, 액티브 기간에서의 소비 전류를 저감시킬 수 있다. 비선택 행 블록에서는 게이트 터널 전류 저감 기구(454 및 456) 양자가 활성화된다.
[변경 예1]
도 99는 본 발명의 실시예16의 변경 예1의 구성을 개략적으로 나타내는 도면이다. 도 99에서, 메모리 어레이 MA가 복수의 행 블록 RB#1-RB#m으로 분할된다. 이 메모리 어레이 MA는 노멀 컬럼이 배치되는 노멀 컬럼 블록과, 스페어 컬럼이 배치되는 스페어 컬럼 블록으로 분할된다. 이들의 노멀 컬럼 블록 및 스페어 컬럼 블록은 행 블록에 대응하여 배치되고, 노멀 컬럼 블록 NC#1-NC#m 및 스페어 컬럼 블록 SPC#1-SPC#m이 배치된다. 행 블록 RB#i는 노멀 컬럼 블록 NC#i 및 스페어 컬럼 블록 SPC#i를 포함한다.
노멀 컬럼 블록 NC#i 및 스페어 컬럼 블록 SPC#i에 대해서는 공통으로 워드선이 배치된다. 따라서, 하나의 행 블록이 선택된 경우, 도시하지 않은 로우 디코더에 의해 선택 행 블록에서 노멀 컬럼 블록 및 스페어 컬럼 블록의 행이 선택된다.
노멀 컬럼 블록 NC#1-NC#m에 공통으로 노멀 컬럼 디코더(470)가 설치되고, 스페어 컬럼 블록 SPC#1-SPC#m에 공통으로 스페어 컬럼 디코더(471)가 배치된다. 이들의 노멀 컬럼 디코더(470)에 의해 선택된 열에 대해 데이터 액세스를 행하기 위해 노멀 리드/라이트 회로(472)가 배치되고, 스페어 컬럼 디코더(471)에 의해 선택된 스페어 컬럼에 대해 데이터 액세스를 행하기 위해 스페어 리드/라이트 회로(473)가 배치된다.
이들의 노멀 컬럼 및 스페어 컬럼 중 무엇을 액세스할지를 판정하기 위해 컬럼 스페어 판정 회로(474)가 설치된다. 이 컬럼 스페어 판정 회로(474)는 제공된 컬럼 어드레스 신호 Y와 기억하고 있는 불량 열 어드레스와의 일치/불일치에 따라 노멀 컬럼 인에이블 신호 NEC 및 스페어 컬럼 인에이블 신호 SCE의 한쪽을 활성화한다. 여기서, 통상 노멀 컬럼 인에이블 신호 NEC는 노멀 로우 인에이블 신호 NRE와 마찬가지로 노멀 컬럼 액세스시 및 스탠바이 상태시 H 레벨로 설정된다. 스페어 컬럼 인에이블 신호 SCE는 스페어 컬럼 액세스시에만 H 레벨의 활성 상태로 설정된다.
노멀 컬럼 디코더(470) 및 노멀 리드/라이트 회로(472)에 대해 각각 게이트 터널 전류 저감 기구(ITRC : 475 및 476)가 설치되고, 스페어 컬럼 디코더(471) 및 스페어 리드/라이트 회로(473)에 대해 게이트 터널 전류 저감 기구(ITRC : 477 및 478)가 배치된다. 이들의 게이트 터널 전류 저감 기구(475 및 476)는 컬럼 액세스활성화 신호 CAS와 노멀 컬럼 인에이블 신호 NEC를 받는 게이트 회로(480)의 출력 신호가 활성 상태(H 레벨)일 때에 노멀 컬럼 디코더(470) 및 노멀 리드/라이트 회로(472)의 게이트 터널 전류를 저감시킨다. 여기서, 게이트 회로(480)는 NAND 회로로 구성되는 경우를 일례로서 나타낸다. 이것은, 컬럼 액세스 활성화 신호 CAS 및 노멀 컬럼 인에이블 신호 NEC가 각각 활성 상태일 때 H 레벨인 경우를 상정하고 있다. 따라서, 열 선택 및 데이터의 액세스(기입/판독)가 행해지는 컬럼 액세스가 시작, 또한 노멀 컬럼이 어드레스 지정되었을 때에는 이 게이트 회로(480)의 출력 신호가 비활성 상태(L 레벨)가 되고, 게이트 터널 전류 저감 기구(475 및 476)가 비활성화되고, 이들의 노멀 컬럼 디코더(470) 및 노멀 리드/라이트 회로(472)의 게이트 터널 전류 저감 동작을 정지한다.
한편, 스페어 컬럼 디코더(471) 및 스페어 리드/라이트 회로(473)에 대해 설치된 게이트 터널 전류 저감 기구(ITRC : 477 및 478)는 스페어 컬럼 인에이블 신호 SCE의 비활성 상태일 때에 활성화되고, 스페어 컬럼 디코더(471) 및 스페어 리드/라이트 회로(473)의 게이트 터널 전류를 저감시킨다. 여기서, 스페어 컬럼 인에이블 신호 SCE는 스탠바이 상태시 및 노멀 컬럼 액세스시에는 비활성 상태(L 레벨)로 유지된다.
따라서, 컬럼 액세스시에 동작하지 않은 회로에 대한 게이트 터널 전류를 저감함으로써 이 컬럼 액세스 기간에서의 소비 전류를 저감시킬 수 있다.
[변경 예2]
도 100은, 본 발명의 실시예16의 변경 예2의 구성을 개략적으로 나타내는 도면이다. 도 100에서, 메모리 어레이가 복수의 로우 블록(504a-504m)으로 분할된다. 로우 블록(504a-504m) 각각은 노멀 워드선이 배치되는 노멀 로우 블록(501)과, 스페어 워드선이 배치되는 스페어 로우 블록(502)을 포함한다. 즉, 이 도 100에 도시된 구성에서는 로우 블록 단위로 불량 행의 구제가 행해진다. 로우 블록(504a-504m)의 열 방향에서 인접하고, 감지 증폭기대(500a-500n)가 배치된다. 이들의 감지 증폭기대(500a-500n)는 인접하는 로우 블록에 의해 공유된다. 로우 블록(504a-504m)에 대응하여 로우 디코더(워드선 드라이브 회로를 포함함) RD가 배치된다. 이들의 로우 디코더 RD는 노멀 로우 블록(501)에 대응하여 배치되는 노멀 로우 디코더(RD) 및 스페어 로우 블록(502)에 대응하여 배치되는 스페어 로우 디코더(RD)를 포함한다.
또한, 감지 증폭기대(500a-500n)에 대응하여 열 선택 신호를 생성하는 컬럼 디코더 CD가 배치된다. 이 컬럼 디코더 CD로부터의 열 선택 신호는, 감지 증폭기대(500a-500n) 에서 행 방향으로 연장하는 열 선택선을 통해 전달된다. 따라서, 이 컬럼 디코더 CD에 의해 행 블록에서의 스페어 컬럼 블록 및 노멀 컬럼 블록에서 열 선택이 동시에 병행하여 행해진다. 컬럼 디코더 CD에는 컬럼 스페어 판정 결과를 나타내는 신호는 제공되지 않고, 컬럼 액세스시에 대응하는 블록 선택 신호가 활성 상태일 때, 열 액세스 지시(활성화) 신호에 따라 컬럼 디코드 동작을 실행한다.
컬럼 디코더 CD에 대응하여 컬럼 게이트 터널 전류 저감 기구 CITRC가 배치되고, 로우 디코더 RD에 대응하여 로우 게이트 터널 전류 저감 기구 RITRC가 배치된다. 이 로우 게이트 터널 전류 저감 기구 RITRC는 노멀 로우 디코더(RD)에 대응하여 설치되는 노멀 게이트 터널 전류 저감 기구 NITRC 및 스페어 로우 디코더(RD)에 대응하여 설치되는 스페어 로우 게이트 터널 전류 저감 기구 SITRC를 포함한다.
로우 디코더 RD에 대응하여, 로우 스페어 판정 회로(506a-506m)가 설치된다. 이들의 로우 스페어 판정 회로(506a-506m)에는 각각 블록 선택 신호 BS<m:1>의 대응하는 블록 선택 신호가 제공된다. 또한, 이 블록 선택 신호 BS<m:1>가 컬럼 디코더 CD에 대응하여 설치되는 컬럼 게이트 터널 전류 저감 기구 CITRC에도 제공된다.
노멀 컬럼 블록에 대응하여 노멀 리드/라이트 회로(508)가 설치되고, 스페어 컬럼 블록에 대응하여 스페어 리드/라이트(R/W) 회로(509)가 설치된다. 이들의 노멀 리드/라이트 회로(508) 및 스페어 리드/라이트(R/W) 회로(509)는 컬럼 액세스시 동시에 병행하여 동작한다.
이 메모리 어레이에서는 복수 비트의 글로벌 데이터선이 노멀 리드/라이트 회로(508)에 병렬로 결합되고, 이 글로벌 데이터선 단위로 불량 컬럼의 치환을 행한다. 즉, 불량 컬럼을 구제하기 위해 컬럼 액세스 지시 신호 CACT의 활성화시 활성화되고, 로우블럭 어드레스 신호 RBA를 디코드하여 데이터선 선택 신호 SEL을 생성하는 컬럼 용장 제어 회로(510)와, 컬럼 용장 제어 회로(510)로부터의 데이터선 선택 신호 SEL에 따라 노멀 리드/라이트 회로(508) 및 스페어 리드/라이트 회로(509)를 선택적으로 입출력 회로(512)에 결합하는 멀티플렉서(MUX : 511)가 설치된다. 컬럼 용장 제어 회로(510)에서는 이 행 블록 단위로 불량 컬럼 어드레스가 프로그램되어 있고, 그 로우블럭 어드레스 신호 RBA에 따라 선택 행 블록에서의 불량 컬럼이 접속하는 글로벌 데이터선을 스페어 글로벌 데이터선으로 치환한다.
따라서, 노멀 리드/라이트 회로(508) 및 스페어 리드/라이트 회로(509)가 병행하여 동작하기 때문에 게이트 터널 전류 저감 기구(ITRC : 513)가 이들의 노멀 리드/라이트 회로(508) 및 스페어 리드/라이트(R/W) 회로(509)에 공통으로 설치된다. 이 게이트 터널 전류 저감 기구(513)는 컬럼 액세스 지시 신호 CACT가 비활성 상태일 때에 노멀 리드/라이트 회로(508) 및 스페어 리드/라이트 회로(509)의 게이트 터널 전류를 저감시킨다. 컬럼 액세스가 시작되면, 이 노멀 리드/라이트 회로(508) 및 스페어 리드/라이트(R/W) 회로(509)의 게이트 터널 전류 저감 동작이 정지되고, 이들의 노멀 리드/라이트 회로(508) 및 스페어 리드/라이트 회로(509)는 고속으로 동작한다.
이 도 100에 도시된 구성에서는 블록 선택 신호 BS<m:1> 및 로우 스페어 판정 회로(506a-506m)의 판정 결과의 양자에 따라 컬럼 디코더 CD 및 로우 디코더 RD에 대한 게이트 터널 전류의 제어가 행해진다. 선택 행 블록에서 노멀 로우 블록의 액세스시에는 대응하는 스페어 게이트 터널 전류 저감 기구 SITRC가 스탠바이 상태시와 동일한 상태로 유지되고, 대응하는 스페어 로우 디코더(RD)의 게이트 터널 전류가 저감된다. 한편, 선택 로우 블록에서 스페어 워드선이 액세스되는 경우에는 노멀 게이트 터널 전류 저감 기구 NITRC가 스탠바이 상태 시의 상태를 유지하고, 대응하는 노멀 로우 디코더(RD)의 게이트 터널 전류가 저감된다. 따라서, 이 도 100에 도시된 구성의 경우, 로우 블록 단위로 또한 노멀/스페어 단위로 게이트터널 전류의 제어를 행하고, 동작하는 회로만 게이트 터널 전류 저감 동작이 정지되기 때문에 액티브 기간(메모리 셀 선택 동작이 행해지는 기간)의 소비 전류가 저감된다.
또한, 컬럼 디코더 CD에 대한 컬럼 게이트 터널 전류 저감 기구 CITRC는 로우블럭 어드레스 신호 RBA에서 생성되는 블록 선택 신호 BS<m:1>에 따라 활성/비활성이 제어되고 있다. 그러나, 이들의 컬럼 게이트 터널 전류 저감 기구 CITRC에는 블록 선택 신호 BS<m:1>와 컬럼 액세스 지시 신호 CACT의 양자가 주어져, 양자가 선택 상태일 때만 그 게이트 터널 전류 저감 동작을 정지하도록 구성되어도 좋다.
[변경 예3]
도 101a는 본 발명의 실시예16의 변경 예3의 주요부의 구성을 개략적으로 나타내는 도면이다. 도 101a에서는 하나의 행 블록에 대한 로우 계통 회로의 구성을 나타낸다.
도 101a에서, 로우 계통 회로는 워드선 어드레스 신호 X를 로우 어드레스 래치 인에이블 신호 RAL에 따라 래치하는 어드레스 입력 버퍼(552)와, 어드레스 입력 버퍼(552)로부터의 내부 워드선 어드레스 신호 X를, 로우 디코더 인에이블 신호 RADE 에 따라 디코드하는 로우 디코더(554)와, 워드선 구동 타이밍 신호 RXT와 로우 디코더(554)의 출력 신호에 따라 노멀 워드선 NWL을 선택 상태로 구동하는 노멀 워드선 드라이버(556)와, 로우블럭 어드레스 신호 RBA를 디코드하는 로우 블록 디코더(558)와, 로우 블록 디코더(558)로부터의 블록 선택 신호 BSF 에 따라 활성화되어, 활성화시 워드선 어드레스 신호 X가 불량 행을 지정하는지의 여부를 판정하는 로우 스페어 판정 회로(560)와, 로우 스페어 판정 회로(560)로부터의 스페어 로우 인에이블 신호 SREF를 로우 디코더 인에이블 신호 RADE 에 따라 래치하는 래치 회로(562)와, 래치 회로(562)로부터의 스페어 로우 인에이블 신호 SRE 에 따라 스페어 워드선 SWL을 워드선 구동 타이밍 신호 RXT에 응답하여 선택 상태로 구동하는 스페어 워드선 드라이버(564)를 포함한다.
이 로우 계통 회로는 또한 로우 블록 디코더(558)로부터의 블록 선택 신호 BSF 및 로우 스페어 판정 회로(560)로부터의 노멀 로우 인에이블 신호 NREF를 로우 디코더 인에이블 신호 RADE에 따라 래치하여 블록 선택 신호 BS 및 노멀 로우 인에이블 신호 NRE를 생성하여 로우 디코더(554)로 제공하는 래치 회로(566)를 포함한다. 이 래치 회로(566)로부터의 노멀 로우 인에이블 신호는, 또한 노멀 워드선 드라이버(556)로 제공되어도 좋다.
로우 계통 제어 회로(550)는 로우 액세스 활성화 신호 RACT의 활성화시, 소정의 시퀀스로 로우 어드레스 래치 인에이블 신호 RAL, 로우 어드레스 디코더 인에이블 신호 RADE, 및 워드선 구동 타이밍 신호 RXT를 생성한다. 로우 계통 제어 회로(550) 및 어드레스 입력 버퍼(552)가 복수의 행 블록에 공통으로 설치된다.
이어서, 이 도 101a에 나타낸 구성의 동작을 도 101b에 도시된 신호 파형도를 참조하여 설명한다.
로우 액세스 활성화 신호 RACT가 H 레벨의 활성 상태로 구동되면, 소정의 시퀀스로 로우 어드레스 래치 인에이블 신호 RAL, 로우 어드레스 디코더 인에이블 신호 RADE 및 워드선 구동 타이밍 신호 RXT가 순차 활성화된다. 이 로우 액세스 활성화 신호 RACT의 활성화전에 워드선 어드레스 신호 X 및 로우 블록 어드레스 신호 RBA가 제공된다. 로우 블록 디코더(558) 및 로우 스페어 판정 회로(560)가 로우 액세스 활성화 신호 RACT와 비동기에서 동작하여 디코드 동작 및 판정 동작을 행한다. 즉, 어드레스 신호 X 및 RBA의 로우 액세스 활성화 신호 RACT 에 대한 셋업 기간을 이용하여, 로우 스페어 판정 동작을 행한다. 이 로우 블록 디코더(558)로부터의 블록 선택 신호 BSF에 따라 선택 행 블록에서 스페어 판정 동작이 행해진다. 이 스페어 판정 결과에 따라 노멀 로우 인에이블 신호 NREF 및 스페어 로우 인에이블 신호 SREF가 스페어 판정 결과를 나타내는 상태로 설정된다. 따라서, 이 로우 스페어 판정 회로(560)로부터의 노멀 로우 인에이블 신호 NREF 및 스페어 로우 인에이블 신호 SREF는 로우 액세스 활성화 신호 RACT의 활성화전에 확정 상태가 된다.
계속해서, 로우 어드레스 디코더 인에이블 신호 RADE의 활성화에 따라 래치 회로(566 및 562)가 각각 제공된 신호를 취득 래치한다. 따라서, 로우 디코더(554)에는 블록 선택 신호 BS 및 노멀 로우 인에이블 신호 NRE가 제공되어, 로우 디코더(554)가 선택 행 블록에서 노멀 워드선이 지정된 경우에는 디코드 동작을 행하여, 계속해서 노멀 워드선 드라이버(556)가 노멀 워드선 NWL을 선택 상태로 구동한다. 한편, 선택 행 블록에서 불량 워드선이 어드레스 지정된 경우에는 로우 디코더(554)는 디코드 동작을 행하지 않고, 스탠바이 상태를 유지하며 노멀 워드선 드라이버(556)도 따라서, 스탠바이 상태를 유지한다. 이 불량 워드선이 어드레스 지정된 경우에는 로우 스페어 판정 회로(560)로부터의 스페어 로우 인에이블 신호SREF가 활성 상태가 되고, 로우 어드레스 디코더 인에이블 신호 RADE에 따라 래치 회로(562)가 래치 상태가 되고, 스페어 워드선 드라이버(564)가 워드선 구동 타이밍 신호 RXT에 따라 스페어 워드선 SWL을 선택 상태로 구동한다.
따라서, 이들의 스페어 판정 결과는 로우 액세스 활성화 신호 RACT의 활성화전에 또는 로우 어드레스 디코더 인에이블 신호 RADE의 활성화전에 느려도 확정 상태가 되고, 이 액티브 기간 중에서 스페어 판정에 필요한 기간을 짧게 할 수 있어, 따라서 노멀/스페어 로우 디코더에서 비동작 상태로 유지되는 회로의 소비 전류를, 따라서 저감시킬 수 있다(대응하는 게이트 터널 전류 저감 기구를 활성 상태로 구동하기 때문에).
이 로우 액세스 활성화 신호 RACT는 표준 DRAM의 경우에는 로우 어드레스 스트로브 신호 /RAS에 따라 생성된다. 클럭 신호에 동기하는 DRAM의 경우에는 액티브 커맨드가 주어져, 프리차지 커맨드가 계속해서 주어질 때까지 활성 상태를 유지한다.
또, 클럭 동기형 DRAM의 경우, 래치 회로(566 및 562)는 클럭 신호 CLK에 동기하여 대응하는 신호를 전송하도록 구성되어도 좋다.
또한, 워드선 어드레스 신호 X를 로우 스페어 판정 회로(560) 및 로우 디코더(554)로 제공하고, 이 로우 블록 디코더(558)로부터의 블록 선택 신호 BSF를 클럭 신호에 동기하여 전송하고, 그 로우 디코더의 활성화 및 로우 스페어 판정 회로(560)의 출력 신호의 전송을 행하도록 구성되어도 좋다.
모두, 이 어드레스 신호의 셋업 기간을 이용하여 로우 스페어 판정을 행한다.
또, 이 로우 블록 디코더(558) 및 로우 스페어 판정 회로(560)는 도 101a에 도시된 구성에서는 스태틱 동작을 행하도록 도시한다. 그러나, 이들의 로우 블록 디코더(558) 및 로우 스페어 판정 회로(560)는 일단 로우 액세스 활성화 신호 RACT의 비활성화에 응답하여 리세트되도록 구성되어도 좋다.
또한, 도 101a에서는 스페어 워드선 SWL이 1개인 경우의 구성을 나타낸다. 그러나, 스페어 워드선 SWL이 그 행 블록에서 여러개 설치되는 경우에는 로우 스페어 판정 회로(560)에서는 스페어 서브 워드선 각각에 대응하여 스페어 판정 회로가 설치되고, 각 스페어 워드선 드라이버와 스페어 판정 회로가 1 : 1로 대응시킨다. 노멀 로우 인에이블 신호 NREF는 이 경우 복수의 스페어 판정 회로의 출력 신호의 NOR에 의해 생성된다.
[변경 예4]
도 102는, 본 발명의 실시예16의 변경 예4의 구성을 개략적으로 나타내는 도면이다. 도 102에서는, 컬럼계 회로를 도시한다.
도 102에서, 컬럼계 회로는 컬럼 액세스 지시 신호 CACT의 활성화에 응답하여 컬럼 어드레스 래치 인에이블 신호 CAL 및 컬럼 어드레스 디코더 인에이블 신호 CADE를 소정의 시퀀스로 생성하는 컬럼계 제어 회로(578)와, 컬럼 어드레스 래치 인에이블 신호 CAL에 응답하여 컬럼 어드레스 신호 Y를 취득 래치하는 컬럼 어드레스 입력 버퍼(570)와, 로우 액세스 활성화 신호 RACT의 활성화시 활성화되어, 컬럼 어드레스 신호 Y를 받아 컬럼 스페어 판정을 행하는 컬럼 스페어 판정 회로(572)와, 컬럼 스페어 판정 회로(572)로부터의 노멀 컬럼 인에이블 신호 NEC를 컬럼 어드레스 디코더 인에이블 신호 CADE의 활성화에 응답하여 래치하고, 또한 컬럼 어드레스 입력 버퍼(570)로부터의 컬럼 어드레스 신호를 디코드하는 노멀 컬럼 디코더(574)와, 컬럼 스페어 판정 회로(572)로부터의 스페어 컬럼 인에이블 신호 SCE를 컬럼 어드레스 디코더 인에이블 신호 CADE의 활성화에 응답하여 래치하고, 스페어 컬럼 선택 신호 CSL을 생성하는 스페어 컬럼 디코더(576)를 포함한다.
이 스페어 컬럼 디코더(576)는 단순히 스페어 컬럼 인에이블 신호 SCE에 따라 스페어 컬럼 선택선 SCSL을 선택 상태로 구동한다. 복수의 스페어 컬럼선이 설치되는 경우에는 컬럼 스페어 판정 회로(572)에서 복수의 불량 열 어드레스를 기억하는 프로그램 회로가 여러개 설치되고, 이들의 복수의 컬럼 프로그램 회로가 복수의 스페어 컬럼 선택선 SCSL에 대응한다.
이들의 노멀 컬럼 디코더(574) 및 스페어 컬럼 디코더(576)는 컬럼 어드레스 디코더 인에이블 신호 CADE에 따라 노멀 컬럼 선택선 NCSL 또는 스페어 컬럼 선택선 SCSL을 선택 상태로 구동한다. 컬럼 스페어 판정 회로(572)는 도 103에 도시된 바와 같이 컬럼 액세스 활성화 신호 CACT와 비동기에서 스페어 판정 동작을 행하고 있다. 따라서, 노멀 컬럼 디코더(574)의 디코드 동작 개시시에는 컬럼 스페어 판정 회로(572)의 판정 동작은 완료하고, 내부에서의 열 선택 동작 개시 타이밍을 빠르게 할 수 있고, 또 이들의 노멀 컬럼 디코더(574) 및 스페어 컬럼 디코더(576)에 대응하여 설치되는 게이트 터널 전류 저감 기구가 빠른 타이밍으로 활성/비활성을 제어할 수 있다. 액티브 기간에 이 게이트 터널 저감 기구의 전환의 동작 시간이포함되지 않기 때문에, 이 전환에 필요한 소비 전류를 액티브 기간으로부터 배제할 수 있어, 액티브 기간의 소비 전류를 저감시킬 수 있다.
또, 도 102에 도시된 구성에서도 컬럼 액세스 지시(활성화) 신호 CACT는 컬럼 어드레스 스트로브 신호 /CAS에 따라 생성되어도 좋고, 또한 클럭 동기형 DRAM 에서와 같이 컬럼 액세스 커맨드에 의해 생성되어도 좋다. 또한, 컬럼 스페어 판정 회로(572)의 판정 결과는 클럭 동기형 DRAM의 경우, 클럭 신호 CLK에 동기하여 전송되어도 좋다.
또, 이 도 101a 및 도 102에 도시된 구성에서는 액세스 활성화 신호 RACT 및 CACT에 따라 내부 동작은 행해지고, 게이트 터널 전류 저감 기구의 선택적 활성화가 행해진다. 그러나, 이 경우 게이트 터널 전류 저감 기구의 전환은 이들의 액세스 활성화 신호 RACT 및 CACT과 비동기에서 행해지도록 구성되어도 좋다. 즉, 도 101a에서 로우 블록 디코더(558)로부터의 블록 선택 신호 BSF 및 로우 스페어 판정 회로(560)로부터의 로우 인에이블 신호 SREF 및 노멀 로우 인에이블 신호 NREF를 대응하는 게이트 터널 전류 저감 기구로 제공하도록 구성되어도 좋다.
또한, 도 100에 도시된 구성에서는 로우 블록내에 노멀 로우 블록 및 스페어 컬럼 블록이 배치되어 있다. 그러나, 복수의 노멀 로우 블록에 공통으로 하나의 스페어 로우 블록이 설치되어도 좋다. 이 경우, 감지 증폭기도 노멀 감지 증폭기와 스페어 감지 증폭기에서 별도로 활성/비활성 및 게이트 터널 전류의 제어가 행해진다.
이상과 같이, 본 발명의 실시예16에 따르면, 노멀/스페어 메모리 셀 용장 구성에서는 비선택 상태가 되는 액세스 패스에 대해서는 게이트 터널 전류 저감 기구를 활성 상태로 유지하고, 이 반도체 기억 장치의 액티브 기간 내의 게이트 터널 전류에 의한 누설 전류를 저감시킬 수 있고, 따라서 소비 전류를 저감시킬 수 있다.
이상과 같이 본 발명에 따르면, ITR 트랜지스터 또는 게이트 터널 장벽을 크게 할 수 있는 MIS 트랜지스터를 게이트 터널 누설 전류가 문제가 되는 부분에 사용하며, 효율적으로 게이트 터널 누설 전류를 억제하여 소비 전류를 저감시킬 수 있다.

Claims (19)

  1. 제1 전원 노드와,
    제1 게이트 터널 장벽을 갖는 절연 게이트형 전계 효과 트랜지스터를 구성 요소로서 포함하고, 제1 전원선 상의 전압을 한쪽 동작 전원 전압으로서 받아 소정의 동작을 행하는 논리 게이트와,
    상기 제1 전원 노드와 상기 제1 전원선 사이에 접속되고, 상기 제1 게이트 터널 장벽보다도 큰 게이트 터널 장벽을 갖는 절연 게이트형 전계 효과 트랜지스터로 구성되며, 상기 논리 게이트의 동작 모드를 지시하는 동작 모드 지시 신호에 응답하여 선택적으로 도통되는 제1 스위칭 트랜지스터를 포함하는 반도체 장치.
  2. 스탠바이 사이클과 액티브 사이클을 갖고, 상기 스탠바이 사이클 시의 입력 신호의 논리 레벨이 미리 정해져 있는 반도체 장치에 있어서,
    제1 게이트 터널 장벽을 갖고, 제1 전원 노드와 출력 노드 사이에 접속되어 상기 입력 신호를 게이트로 받아, 상기 스탠바이 사이클시 온 상태가 되는 제1 절연 게이트형 전계 효과 트랜지스터와,
    상기 제1 게이트 터널 장벽보다도 작은 게이트 터널 장벽을 갖고, 상기 출력 노드와 제2 전원 노드 사이에 접속되어 상기 입력 신호를 게이트로 받아 상기 스탠바이 사이클시에 오프 상태가 되는 제2 절연 게이트형 전계 효과 트랜지스터를 포함하는 반도체 장치.
  3. 스탠바이 사이클과 액티브 사이클을 갖고 또한 상기 스탠바이 사이클 시의 입력 신호의 논리 레벨이 미리 정해져 있는 반도체 장치에 있어서,
    제1 전원 노드와 제1 출력 노드 사이에 접속되고 게이트로 상기 입력 신호를 받는 제1 절연 게이트형 전계 효과 트랜지스터와,
    상기 출력 노드와 제2 전원 노드 사이에 접속되고 상기 입력 신호를 게이트로 받는 제2 절연 게이트형 전계 효과 트랜지스터와,
    상기 제1 및 제2 절연 게이트형 전계 효과 트랜지스터에 결합되고, 상기 스탠바이 사이클시 상기 제1 및 제2 절연 게이트형 전계 효과 트랜지스터의 게이트 터널 누설량을 상기 액티브 사이클시보다도 저감시키기 위한 제어 회로를 포함하고,
    상기 제1 및 제2 절연 게이트형 전계 효과 트랜지스터 중, 상기 스탠바이 사이클 시 상기 입력 신호에 따라 오프 상태로 되는 트랜지스터의 게이트 절연막 막두께는, 상기 스탠바이 사이클 시 온 상태로 되는 트랜지스터보다도 얇은 반도체 장치.
  4. 스탠바이 사이클과 액티브 사이클을 갖고 또한 상기 스탠바이 사이클 시의 입력 신호의 논리 레벨이 미리 정해져 있는 반도체 장치에 있어서,
    제1 전원 노드와 제1 출력 노드 사이에 접속되어 게이트로 상기 입력 신호를 받고 더욱 제1 터널 장벽을 갖는 제1 절연 게이트형 전계 효과 트랜지스터와,
    상기 제1 출력 노드와 서브 전원 노드 사이에 접속되고 게이트로 상기 입력 신호를 받아 상기 제1 절연 게이트형 전계 효과 트랜지스터와 상보적으로 도통하는 제2 절연 게이트형 전계 효과 트랜지스터 - 상기 제2 절연 게이트형 전계 효과 트랜지스터는 상기 제1 게이트 터널 장벽보다도 작은 제2 게이트 터널 장벽을 가짐-와,
    상기 서브 전원 노드와 제2 전원 노드 사이에 접속되고 동작 사이클지정 신호에 응답하여 선택적으로 도통하는 제1 스위칭 트랜지스터를 포함하는 반도체 장치.
  5. 전원 노드와,
    전원선과,
    상기 전원선과 상기 전원 노드 사이에 접속되고, 동작 사이클 지시 신호에 응답하여 선택적으로 온 상태가 되는 제1 스위칭 트랜지스터와,
    상기 전원선의 전압을 한쪽 동작 전원 전압으로서 받아 동작하고, 소정의 처리를 행하는 게이트 회로 - 상기 게이트 회로는 상기 전원선에 결합되는 제1 절연 게이트형 전계 효과 트랜지스터를 구성 요소로서 포함함 - 와,
    상기 게이트 회로의 구성 요소의 절연 게이트형 전계 효과 트랜지스터와 상기 제1 스위칭 트랜지스터를 비례 축소한 절연 게이트형 전계 효과 트랜지스터를 구성 요소로서 포함하는 복제 회로 - 상기 복제 회로는 상기 전원선에 상당하는 내부 출력 노드를 가짐 - 와,
    상기 복제 회로의 상기 출력 노드의 출력 전압에 상당하는 전압을 상기 동작 사이클 지시 신호에 응답하여 상기 전원선으로 전달하는 전달 회로를 포함하고,
    상기 전달 회로와 상기 제1 스위칭 트랜지스터는 동상으로 도통 상태가 되는 반도체 장치.
  6. 제1 전원 노드와,
    제1 전원선과,
    상기 제1 전원 노드와 상기 제1 전원선 사이에 결합되고, 동작 사이클 지시 신호에 응답하여 선택적으로 도통하는 제1 스위칭 트랜지스터와,
    상기 제1 전원선의 전압을 동작 전원 전압으로서 받아 동작하는 제1 게이트 회로 - 상기 제1 게이트 회로는 절연 게이트형 전계 효과 트랜지스터를 구성 요소로서 포함함 - 와,
    제2 전원 노드와,
    상기 제1 전원선과 별도로 설치되는 제2 전원선과,
    상기 제2 전원 노드와 상기 제2 전원선사이에 결합되고, 상기 동작 사이클 지시 신호에 응답하여 선택적으로 상기 제1 스위칭 트랜지스터와 동상으로 도통하는 제2 스위칭 트랜지스터와,
    상기 제2 전원선의 전압을 동작 전원 전압으로서 받는 제2 게이트 회로를 포함하고,
    상기 제2 게이트 회로는 절연 게이트형 전계 효과 트랜지스터를 구성 요소로서 포함하고,
    상기 제1 게이트 회로의 상기 제1 전원선에 접속하는 트랜지스터 사이즈와 상기 제1 스위칭 트랜지스터 사이즈비는 상기 제2 게이트 회로의 상기 제2 전원선에 접속하는 트랜지스터 사이즈와 상기 제2 스위칭 트랜지스터 사이즈의 비와 실질적으로 같고, 상기 사이즈는 채널 폭과 채널 길이의 비로 제공되는 반도체 장치.
  7. 스탠바이 사이클과 액티브 사이클을 갖는 반도체 장치에 있어서,
    실리콘·온·절연체 구성의 제1 및 제2 트랜지스터를 갖고, 입력 신호에 소정의 처리를 실시하여 출력하는 게이트 회로를 포함하고, 상기 입력 신호의 논리 레벨은 상기 스탠바이 사이클시 미리 정해져 있고, 상기 제1 및 제2 트랜지스터는 3나노미터 이하의 실리콘 산화막 막 두께와 실질적으로 동일 게이트 터널 장벽을 갖는 게이트 절연막을 갖고,
    상기 제1 및 제2 트랜지스터의 보디 영역으로 바이어스 전압을 인가하기 위한 바이어스 전압 인가 회로를 포함하고, 상기 바이어스 전압 인가 회로는 상기 스탠바이 사이클시 상기 제1 및 제2 트랜지스터 중 적어도 온 상태가 되는 트랜지스터의 보디 영역의 바이어스를 상기 액티브 사이클 시의 바이어스보다도 깊게 하는 회로를 포함하고,
    상기 실리콘ㆍ온ㆍ절연체 구조는, 절연막 상에 트랜지스터마다 상호 분리하여 형성되는 반도체 기판 영역을 갖고, 상기 제1 및 제2 트랜지스터가 상기 반도체 기판 영역에 따로 따로 형성되고, 상기 제1 및 제2 트랜지스터의 바디 영역은, 각 트랜지스터마다 개개로 분리되어 있고, 바이어스 전압 인가 회로는, 트랜지스터 개개에 배치되는 바디 영역에 바이어스 전압을 인가하는 반도체 장치.
  8. 스탠바이 사이클과 액티브 사이클을 갖는 반도체 장치에 있어서,
    실리콘·온·절연체 구성의 제1 및 제2 트랜지스터를 갖고, 입력 신호에 소정의 논리 처리를 실시하여 출력하는 게이트 회로와,
    상기 제1 및 제2 트랜지스터의 보디 영역으로 바이어스 전압을 인가하기 위한 바이어스 전압 인가 회로를 포함하고, 상기 바이어스 전압 인가 회로는 상기 제1 및 제2 트랜지스터의 보디 영역의 바이어스를 상기 스탠바이 사이클시 상기 액티브 사이클 시의 바이어스보다도 모두 깊게 하는 회로를 포함하고,
    상기 실리콘ㆍ온ㆍ절연체 구조는, 절연막 상에 트랜지스터마다 상호 분리하여 형성되는 반도체 기판 영역을 갖고, 상기 제1 및 제2 트랜지스터가 상기 반도체 기판 영역에 따로 따로 형성되고, 상기 제1 및 제2 트랜지스터의 바디 영역은, 각 트랜지스터마다 개개로 분리되어 있고, 바이어스 전압 인가 회로는, 트랜지스터 개개에 배치되는 바디 영역에 바이어스 전압을 인가하는 반도체 장치.
  9. 액티브 사이클과 스탠바이 사이클을 갖는 반도체 장치에 있어서,
    제1 전원 노드와 출력 노드사이에 접속되고, 또한 입력 신호를 게이트에 받는 제1 절연 게이트형 전계 효과 트랜지스터를 포함하고, 상기 입력 신호는 상기 스탠바이 사이클 시의 논리 레벨이 미리 정해져 있고, 상기 제1 절연 게이트형 전계 효과 트랜지스터는 상기 스탠바이 사이클시 상기 입력 신호에 응답하여 온 상태가 되고, 또한 매립 채널형 절연 게이트형 전계 효과 트랜지스터로 구성되고, 또한
    상기 출력 노드와 제2 전원 노드사이에 접속되어 상기 입력 신호를 게이트에 받고, 상기 제1 절연 게이트형 전계 효과 트랜지스터와 상보적으로 온 상태가 되는 제2 절연 게이트형 전계 효과 트랜지스터를 포함하는 반도체 장치.
  10. 액티브 사이클과 스탠바이 사이클을 갖는 반도체 장치에 있어서,
    제1 전원 노드와 출력 노드사이에 접속되거나 또는 게이트에 입력 신호를 받는 제1 절연 게이트형 전계 효과 트랜지스터를 포함하고, 상기 입력 신호는 상기 스탠바이 사이클 시의 논리 레벨이 미리 정해져 있고, 또한 상기 제1 절연 게이트형 전계 효과 트랜지스터는 상기 스탠바이 사이클시 상기 입력 신호에 응답하여 온 상태가 되거나 또는 게이트 공핍형 절연 게이트형 전계 효과 트랜지스터로 구성되고,
    상기 출력 노드와 제2 전원 노드사이에 접속되고, 상기 입력 신호를 게이트에 받아 상기 제1 절연 게이트형 전계 효과 트랜지스터와 상보적으로 온 상태가 되는 제2 절연 게이트형 전계 효과 트랜지스터를 포함하는 반도체 장치.
  11. 제공된 신호를 래치하기 위한 래치 회로를 포함하고, 상기 래치 회로는 제1 게이트 터널 장벽을 갖는 절연 게이트형 전계 효과 트랜지스터를 구성 요소로서 포함하고,
    상기 래치 회로에 결합되고, 상기 래치 회로의 래치 출력 신호에 소정의 처리를 실시하는 게이트 회로를 포함하고, 상기 게이트 회로는 상기 제1 게이트 터널 장벽보다도 작은 제2 게이트 터널 장벽의 절연 게이트형 전계 효과 트랜지스터를 구성 요소로서 포함하는 반도체 장치.
  12. 액티브 사이클시, 제공된 신호를 래치하기 위한 제1 래치 회로를 포함하고, 상기 제1 래치 회로는 제1 게이트 터널 장벽을 갖는 절연 게이트형 전계 효과 트랜지스터를 구성 요소로서 포함하고,
    스탠바이 사이클시 제공된 신호를 래치하기 위한 제2 래치 회로를 포함하고, 상기 제2 래치 회로는 상기 제1 게이트 터널 장벽보다도 큰 제2 게이트 터널 장벽을 갖는 절연 게이트형 전계 효과 트랜지스터를 구성 요소로서 포함하고,
    상기 액티브 사이클로부터 상기 스탠바이 사이클로의 이행시에 상기 제1 래치 회로의 래치 출력 신호를 상기 제2 래치 회로로 전송하거나 또는 상기 스탠바이 사이클로부터 상기 액티브 사이클로의 이행시 상기 제2 래치 회로의 래치 신호를 상기 제1 래치 회로로 전송하기 위한 전송 회로를 포함하는 반도체 장치.
  13. 프리차지 지시 신호의 활성화에 응답하여 프리차지 노드를 소정 전압으로 프리차지하기 위한 프리차지용 절연 게이트형 전계 효과 트랜지스터를 포함하고, 상기 프리차지용 절연 게이트형 전계 효과 트랜지스터는 제1 게이트 터널 장벽을 갖고,
    상기 프리차지 노드에 결합되어, 상기 프리차지 지시 신호의 활성화시 스탠바이 상태가 되고, 또한 상기 프리차지 지시 신호의 비활성화시 제공된 신호에 따라 상기 프리차지 노드를 구동하기 위한 게이트 회로를 포함하고, 상기 게이트 회로는 상기 제1 게이트 터널 장벽보다도 작은 제2 게이트 터널 장벽을 갖는 절연 게이트형 전계 효과 트랜지스터를 구성 요소로서 포함하는 반도체 장치.
  14. 스탠바이 사이클과 액티브 사이클을 갖는 반도체 장치에 있어서,
    상기 스탠바이 사이클로부터 상기 액티브 사이클로의 이행시 소정 기간 활성화되어, 프리차지 노드를 소정 전압 레벨로 프리차지하기 위한 프리차지용 트랜지스터와,
    상기 액티브 사이클시 제공된 신호에 따라 상기 프리차지 노드를 구동하는 게이트 회로를 포함하고, 상기 게이트 회로는 상기 프리차지용 트랜지스터와 동일 게이트 터널 장벽을 갖는 절연 게이트형 전계 효과 트랜지스터를 구성 요소로서 포함하고, 상기 게이트 터널 장벽은 막 두께 3나노미터의 실리콘 산화막이 제공하는 게이트 터널 장벽 이하의 크기의 게이트 터널 장벽인 반도체 장치.
  15. 액티브 사이클과 스탠바이 사이클을 갖는 반도체 장치에 있어서,
    상기 스탠바이 사이클시에 활성화되는 프리차지 지시 신호에 응답하여 활성화되고, 프리차지 노드를 소정 전압으로 프리차지하기 위한 프리차지용 트랜지스터를 포함하고, 상기 프리차지용 트랜지스터는 제1 게이트 터널 장벽을 갖는 절연 게이트형 전계 효과 트랜지스터를 포함하며,
    상기 액티브 사이클시 제공된 신호에 따라 상기 프리차지 노드를 구동하기 위한 게이트 회로를 포함하고, 상기 게이트 회로는 상기 제1 게이트 터널 장벽을 갖는 절연 게이트형 전계 효과 트랜지스터를 구성 요소로서 포함하고, 또한
    슬리프 모드의 해제시 상기 프리차지 트랜지스터를 활성화하고, 또한 상기 슬리프 모드시 상기 프리차지 트랜지스터를 오프 상태로 유지하는 제어 회로를 포함하고, 상기 슬리프 모드는 상기 스탠바이 사이클이 소정 시간 이상 계속할 때에 설정되는 반도체 장치.
  16. 기억 데이터의 리프레시가 필요한 복수의 메모리 셀,
    상기 복수의 메모리 셀의 리프레시를 지시하는 리프레시 요구를 소정 간격으로 출력하는 타이머 회로,
    상기 복수의 메모리 셀의 리프레시해야 할 메모리 셀을 특정하는 리프레시 어드레스를 발생시키기 위한 리프레시 어드레스 카운터, 및
    상기 리프레시 요구와 상기 리프레시 어드레스에 따라 상기 복수의 메모리 셀의 리프레시 어드레스가 지정하는 메모리 셀의 기억 데이터의 리프레시를 행하기 위한 리프레시계 회로를 포함하고, 상기 타이머 회로 및 리프레시 어드레스 카운터는 제1 게이트 터널 장벽을 갖는 절연 게이트형 전계 효과 트랜지스터를 구성 요소로서 포함하고, 상기 리프레시계 회로가 상기 제1 게이트 터널 장벽 이하의 크기의 제2 게이트 터널 장벽을 갖는 절연 게이트형 전계 효과 트랜지스터를 구성 요소로서 포함하는 반도체 장치.
  17. 절연 게이트형 전계 효과 트랜지스터를 구성 요소로서 포함하는 논리 회로,
    상기 논리 회로의 내부 노드에 대응하여 설치되고, 그 대응하는 내부 노드의 신호를 래치하기 위한 래치 회로, 및
    상기 래치 회로에 결합되고, 상기 래치 회로의 신호를 전송하기 위한 테스트 패스를 포함하며, 적어도 상기 논리 회로는 스탠바이 상태시에는 게이트 터널 전류가 저감되는 상태로 설정되는 반도체 장치.
  18. 활성화시 소정의 동작을 행하는 복수의 내부 회로를 포함하고, 상기 복수의 내부 회로의 각각은 절연 게이트형 전계 효과 트랜지스터를 구성 요소로서 포함하고,
    상기 복수의 내부 회로 중 활성화해야 할 내부 회로를 지정하는 내부 회로 지정 신호에 응답하여, 그 지정된 내부 회로를 활성화하기 위한 내부 회로 활성화 신호를 발생시키기 위한 활성 제어 회로, 및
    동작 모드 지시 신호와 상기 내부 회로 활성화 신호에 응답하여, 상기 복수의 내부 회로 중 비활성 상태의 내부 회로의 절연 게이트형 전계 효과 트랜지스터의 게이트 터널 전류를 활성 상태의 내부 회로의 절연 게이트형 전계 효과 트랜지스터의 게이트 터널 전류보다도 작은 상태로 유지하는 전류 제어 회로를 포함하고, 상기 동작 모드 지시 신호는 상기 복수의 내부 회로의 동작 가능 기간인 액티브 사이클과 상기 복수의 내부 회로가 동작을 정지하는 스탠바이 사이클을 지정하는 반도체 장치.
  19. 복수의 노멀 메모리 셀을 갖는 노멀 어레이,
    상기 노멀 어레이의 결함을 갖는 불량 노멀 메모리 셀을 구제하기 위한 스페어 메모리 셀을 갖는 용장 어레이,
    절연 게이트형 전계 효과 트랜지스터를 구성 요소로서 포함하고, 상기 노멀 어레이의 선택 메모리셀로 액세스하기 위한 노멀 액세스 회로,
    절연 게이트형 전계 효과 트랜지스터를 구성 요소로서 포함하고, 상기 용장 어레이의 스페어 메모리셀로 액세스하기 위한 스페어 액세스 회로, 및
    상기 스페어 액세스 회로 및 상기 노멀 액세스 회로의 비활성 상태의 회로의 절연 게이트형 전계 효과 트랜지스터의 게이트 터널 전류를 활성 상태의 회로의 트랜지스터의 게이트 터널 전류보다도 작게 하기 위한 전원 제어 회로를 포함하는 반도체 장치.
KR10-2001-0018522A 2000-06-05 2001-04-07 저소비 전력의 반도체 집적 회로 장치 Expired - Fee Related KR100406811B1 (ko)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
JP2000167189 2000-06-05
JP2000-167189 2000-06-05
JP2000-261703 2000-08-30
JP2000261703A JP2002064150A (ja) 2000-06-05 2000-08-30 半導体装置

Publications (2)

Publication Number Publication Date
KR20010110643A KR20010110643A (ko) 2001-12-13
KR100406811B1 true KR100406811B1 (ko) 2003-11-21

Family

ID=26593294

Family Applications (1)

Application Number Title Priority Date Filing Date
KR10-2001-0018522A Expired - Fee Related KR100406811B1 (ko) 2000-06-05 2001-04-07 저소비 전력의 반도체 집적 회로 장치

Country Status (6)

Country Link
US (4) US6635934B2 (ko)
EP (2) EP1162744B1 (ko)
JP (1) JP2002064150A (ko)
KR (1) KR100406811B1 (ko)
DE (1) DE60100723T2 (ko)
TW (1) TW495983B (ko)

Families Citing this family (178)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002015565A (ja) * 2000-06-29 2002-01-18 Mitsubishi Electric Corp 半導体記憶装置
JP4782937B2 (ja) * 2001-03-27 2011-09-28 株式会社東芝 半導体記憶装置
US6515513B2 (en) * 2001-04-30 2003-02-04 Intel Corporation Reducing leakage currents in integrated circuits
TWI230392B (en) 2001-06-18 2005-04-01 Innovative Silicon Sa Semiconductor device
US7068552B2 (en) * 2001-06-21 2006-06-27 Kabushiki Kaisha Toshiba Sense amplifier
JP5119563B2 (ja) * 2001-08-03 2013-01-16 日本電気株式会社 不良メモリセル救済回路を有する半導体記憶装置
US6909659B2 (en) * 2001-08-30 2005-06-21 Micron Technology, Inc. Zero power chip standby mode
JP3831270B2 (ja) * 2002-01-31 2006-10-11 株式会社ルネサステクノロジ 論理回路及び半導体集積回路
EP1357603A3 (en) 2002-04-18 2004-01-14 Innovative Silicon SA Semiconductor device
EP1355316B1 (en) 2002-04-18 2007-02-21 Innovative Silicon SA Data storage device and refreshing method for use with such device
US20030227320A1 (en) * 2002-06-05 2003-12-11 Intel Corporation Buffer, buffer operation and method of manufacture
JP2004021574A (ja) * 2002-06-17 2004-01-22 Hitachi Ltd 半導体装置
JP2004031411A (ja) * 2002-06-21 2004-01-29 Renesas Technology Corp 半導体装置
KR100482370B1 (ko) * 2002-09-27 2005-04-13 삼성전자주식회사 게이트 산화막의 두께가 다른 반도체장치
JP3681063B2 (ja) * 2002-10-04 2005-08-10 松下電器産業株式会社 バイアス電位発生回路
JP4052923B2 (ja) * 2002-10-25 2008-02-27 株式会社ルネサステクノロジ 半導体装置
US6791361B2 (en) * 2002-12-12 2004-09-14 International Business Machines Corporation Technique for mitigating gate leakage during a sleep state
US7053692B2 (en) * 2002-12-19 2006-05-30 United Memories, Inc. Powergate control using boosted and negative voltages
US6936898B2 (en) * 2002-12-31 2005-08-30 Transmeta Corporation Diagonal deep well region for routing body-bias voltage for MOSFETS in surface well regions
JP4184104B2 (ja) * 2003-01-30 2008-11-19 株式会社ルネサステクノロジ 半導体装置
JP3825756B2 (ja) * 2003-02-17 2006-09-27 富士通株式会社 半導体集積回路
JP4363871B2 (ja) * 2003-03-19 2009-11-11 Ｏｋｉセミコンダクタ株式会社 半導体装置
US6853591B2 (en) 2003-03-31 2005-02-08 Micron Technology, Inc. Circuit and method for decreasing the required refresh rate of DRAM devices
US20040228168A1 (en) 2003-05-13 2004-11-18 Richard Ferrant Semiconductor memory device and method of operating same
US6912150B2 (en) 2003-05-13 2005-06-28 Lionel Portman Reference current generator, and method of programming, adjusting and/or operating same
US7085153B2 (en) 2003-05-13 2006-08-01 Innovative Silicon S.A. Semiconductor memory cell, array, architecture and device, and method of operating same
US7335934B2 (en) 2003-07-22 2008-02-26 Innovative Silicon S.A. Integrated circuit device, and method of fabricating same
US7372765B2 (en) * 2003-09-04 2008-05-13 United Memories, Inc. Power-gating system and method for integrated circuit devices
US7359277B2 (en) * 2003-09-04 2008-04-15 United Memories, Inc. High speed power-gating technique for integrated circuit devices incorporating a sleep mode of operation
US7248522B2 (en) * 2003-09-04 2007-07-24 United Memories, Inc. Sense amplifier power-gating technique for integrated circuit memory devices and those devices incorporating embedded dynamic random access memory (DRAM)
DE10342997A1 (de) * 2003-09-17 2005-04-28 Infineon Technologies Ag Elektronischer Schaltkreis, Schaltkreis-Testanordnung und Verfahren zum Ermitteln der Funktionsfähigkeit eines elektronischen Schaltkreises
US7184298B2 (en) 2003-09-24 2007-02-27 Innovative Silicon S.A. Low power programming technique for a floating body memory transistor, memory cell, and memory array
US6850105B1 (en) 2003-09-30 2005-02-01 Starcore, Llc Method and circuitry for preserving a logic state
JP4435553B2 (ja) * 2003-12-12 2010-03-17 パナソニック株式会社 半導体装置
US7109532B1 (en) * 2003-12-23 2006-09-19 Lee Zachary K High Ion/Ioff SOI MOSFET using body voltage control
JP4549711B2 (ja) * 2004-03-29 2010-09-22 ルネサスエレクトロニクス株式会社 半導体回路装置
FR2868181B1 (fr) * 2004-03-29 2006-05-26 Soisic Sa Procede de simulation d'un circuit a l'etat stationnaire
US7365596B2 (en) * 2004-04-06 2008-04-29 Freescale Semiconductor, Inc. State retention within a data processing system
US7255476B2 (en) * 2004-04-14 2007-08-14 International Business Machines Corporation On chip temperature measuring and monitoring circuit and method
JP2005327862A (ja) * 2004-05-13 2005-11-24 Toshiba Corp 半導体集積回路及び半導体集積回路の設計方法
KR20070034468A (ko) * 2004-05-14 2007-03-28 제트모스 테크놀로지 인코포레이티드 내부 전압 발생기 구조 및 전력 운영 방법
US7112997B1 (en) * 2004-05-19 2006-09-26 Altera Corporation Apparatus and methods for multi-gate silicon-on-insulator transistors
US7292088B2 (en) * 2004-05-19 2007-11-06 International Rectifier Corporation Gate driver output stage with bias circuit for high and wide operating voltage range
US7084667B2 (en) * 2004-07-13 2006-08-01 International Business Machines Corporation Low leakage monotonic CMOS logic
US7203097B2 (en) * 2004-07-27 2007-04-10 Samsung Electronics Co., Ltd. Method of operating a semiconductor device and the semiconductor device
WO2006043915A1 (en) * 2004-10-12 2006-04-27 Semiconductor Components Industries, L.L.C. Method of testing a power supply controller and structure therefor
US7476939B2 (en) 2004-11-04 2009-01-13 Innovative Silicon Isi Sa Memory cell having an electrically floating body transistor and programming technique therefor
US7251164B2 (en) 2004-11-10 2007-07-31 Innovative Silicon S.A. Circuitry for and method of improving statistical distribution of integrated circuits
US7301838B2 (en) 2004-12-13 2007-11-27 Innovative Silicon S.A. Sense amplifier circuitry and architecture to write data into and/or read from memory cells
JP4496069B2 (ja) * 2004-12-20 2010-07-07 株式会社東芝 Ｍｏｓ型半導体集積回路装置
US7301803B2 (en) 2004-12-22 2007-11-27 Innovative Silicon S.A. Bipolar reading technique for a memory cell having an electrically floating body transistor
US7187205B2 (en) * 2005-02-25 2007-03-06 Freescale Semiconductor, Inc. Integrated circuit storage element having low power data retention and method therefor
US7394708B1 (en) * 2005-03-18 2008-07-01 Xilinx, Inc. Adjustable global tap voltage to improve memory cell yield
KR100744114B1 (ko) * 2005-05-12 2007-08-01 삼성전자주식회사 상 변화 메모리 장치 및 그 워드라인 구동방법
CN101558492B (zh) * 2005-05-13 2011-10-19 莫赛德技术公司 具有由逻辑单元的单元邻接形成的信号总线的集成电路
US8736304B2 (en) * 2005-06-30 2014-05-27 International Business Machines Corporation Self-biased high speed level shifter circuit
US20070008004A1 (en) * 2005-07-11 2007-01-11 Vikram Santurkar Apparatus and methods for low-power routing circuitry in programmable logic devices
US7236408B2 (en) * 2005-07-19 2007-06-26 International Business Machines Corporation Electronic circuit having variable biasing
US7355449B1 (en) 2005-08-03 2008-04-08 Altera Corporation High-speed serial data transmitter architecture
US7606066B2 (en) 2005-09-07 2009-10-20 Innovative Silicon Isi Sa Memory cell and memory cell array having an electrically floating body transistor, and methods of operating same
US7355916B2 (en) 2005-09-19 2008-04-08 Innovative Silicon S.A. Method and circuitry to generate a reference current for reading a memory cell, and device implementing same
JP4832841B2 (ja) * 2005-09-22 2011-12-07 三菱電機株式会社 半導体装置
US7913141B2 (en) * 2006-08-16 2011-03-22 Taiwan Semiconductor Manufacturing Co., Ltd. Power gating in integrated circuits for leakage reduction
US7683430B2 (en) 2005-12-19 2010-03-23 Innovative Silicon Isi Sa Electrically floating body memory cell and array, and method of operating or controlling same
US7712066B2 (en) * 2005-12-29 2010-05-04 Agere Systems, Inc. Area-efficient power switching cell
US7542345B2 (en) 2006-02-16 2009-06-02 Innovative Silicon Isi Sa Multi-bit memory cell having electrically floating body transistor, and method of programming and reading same
JP2007227625A (ja) * 2006-02-23 2007-09-06 Toshiba Microelectronics Corp 半導体集積回路及びそのレイアウト設計方法
WO2007099841A1 (ja) * 2006-02-24 2007-09-07 Renesas Technology Corp. 半導体装置
JP4936749B2 (ja) * 2006-03-13 2012-05-23 株式会社東芝 半導体記憶装置
US7492632B2 (en) 2006-04-07 2009-02-17 Innovative Silicon Isi Sa Memory array having a programmable word length, and method of operating same
US7606098B2 (en) 2006-04-18 2009-10-20 Innovative Silicon Isi Sa Semiconductor memory array architecture with grouped memory cells, and method of controlling same
US7933142B2 (en) 2006-05-02 2011-04-26 Micron Technology, Inc. Semiconductor memory cell and array using punch-through to program and read same
KR100886628B1 (ko) * 2006-05-10 2009-03-04 주식회사 하이닉스반도체 반도체 장치의 내부전압 생성회로
US7400175B2 (en) * 2006-05-31 2008-07-15 Fujitsu Limited Recycling charge to reduce energy consumption during mode transition in multithreshold complementary metal-oxide-semiconductor (MTCMOS) circuits
JP4322888B2 (ja) * 2006-06-01 2009-09-02 エルピーダメモリ株式会社 半導体装置
US8069377B2 (en) 2006-06-26 2011-11-29 Micron Technology, Inc. Integrated circuit having memory array including ECC and column redundancy and method of operating the same
US7542340B2 (en) 2006-07-11 2009-06-02 Innovative Silicon Isi Sa Integrated circuit including memory array having a segmented bit line architecture and method of controlling and/or operating same
JP5008670B2 (ja) * 2006-08-25 2012-08-22 シャープ株式会社 増幅回路およびこれを備えた表示装置
JP5034379B2 (ja) * 2006-08-30 2012-09-26 富士通セミコンダクター株式会社 半導体メモリおよびシステム
US8288829B2 (en) * 2006-09-21 2012-10-16 Nanyang Technological University Triple well transmit-receive switch transistor
JP2008085571A (ja) * 2006-09-27 2008-04-10 Nec Electronics Corp 半導体集積回路
US8020018B2 (en) * 2006-09-28 2011-09-13 Infineon Technologies Ag Circuit arrangement and method of operating a circuit arrangement
WO2008078549A1 (ja) 2006-12-26 2008-07-03 Renesas Technology Corp. Ｃｍｏｓ回路及び半導体装置
KR101277402B1 (ko) 2007-01-26 2013-06-20 마이크론 테크놀로지, 인코포레이티드 게이트형 바디 영역으로부터 격리되는 소스/드레인 영역을 포함하는 플로팅-바디 ｄｒａｍ 트랜지스터
US20080211568A1 (en) * 2007-03-01 2008-09-04 Infineon Technologies Ag MuGFET POWER SWITCH
US8518774B2 (en) 2007-03-29 2013-08-27 Micron Technology, Inc. Manufacturing process for zero-capacitor random access memory circuits
KR100884603B1 (ko) * 2007-05-09 2009-02-19 주식회사 하이닉스반도체 반도체소자의 버퍼장치
JP5162956B2 (ja) * 2007-05-11 2013-03-13 ソニー株式会社 半導体集積回路およびその動作方法
US8064274B2 (en) 2007-05-30 2011-11-22 Micron Technology, Inc. Integrated circuit having voltage generation circuitry for memory cell array, and method of operating and/or controlling same
US8085594B2 (en) 2007-06-01 2011-12-27 Micron Technology, Inc. Reading technique for memory cell with electrically floating body transistor
JP4967889B2 (ja) * 2007-07-24 2012-07-04 ソニー株式会社 半導体集積回路およびその起動方法
US8194487B2 (en) 2007-09-17 2012-06-05 Micron Technology, Inc. Refreshing data of memory cells with electrically floating body transistors
JP5215622B2 (ja) * 2007-09-19 2013-06-19 ルネサスエレクトロニクス株式会社 半導体集積回路、および、半導体集積回路の制御方法
KR100906059B1 (ko) * 2007-11-05 2009-07-03 주식회사 동부하이텍 Ｍｔｃｍｏｓ셀 제조 방법
US8536628B2 (en) 2007-11-29 2013-09-17 Micron Technology, Inc. Integrated circuit having memory cell array including barriers, and method of manufacturing same
US8349662B2 (en) 2007-12-11 2013-01-08 Micron Technology, Inc. Integrated circuit having memory cell array, and method of manufacturing same
US20090179664A1 (en) * 2008-01-10 2009-07-16 Janet Wang Method and Apparatus for Controlling Leakage in a Circuit
US8773933B2 (en) 2012-03-16 2014-07-08 Micron Technology, Inc. Techniques for accessing memory cells
US8014195B2 (en) 2008-02-06 2011-09-06 Micron Technology, Inc. Single transistor memory cell
US8189376B2 (en) 2008-02-08 2012-05-29 Micron Technology, Inc. Integrated circuit having memory cells including gate material having high work function, and method of manufacturing same
TWI386950B (zh) * 2008-03-21 2013-02-21 Vanguard Int Semiconduct Corp 記憶體系統
US7957206B2 (en) 2008-04-04 2011-06-07 Micron Technology, Inc. Read circuitry for an integrated circuit having memory cells and/or a memory cell array, and method of operating same
JP2010098081A (ja) * 2008-09-16 2010-04-30 Hitachi Ltd 半導体装置
US7947543B2 (en) 2008-09-25 2011-05-24 Micron Technology, Inc. Recessed gate silicon-on-insulator floating body device with self-aligned lateral isolation
US7920019B2 (en) * 2008-09-25 2011-04-05 Via Technologies, Inc. Microprocessor with substrate bias clamps
TWI405297B (zh) * 2008-09-25 2013-08-11 Via Tech Inc 微處理器、積體電路以及晶片雜訊減少方法
US7978001B2 (en) * 2008-09-25 2011-07-12 Via Technologies, Inc. Microprocessor with selective substrate biasing for clock-gated functional blocks
US7933140B2 (en) 2008-10-02 2011-04-26 Micron Technology, Inc. Techniques for reducing a voltage swing
US7924630B2 (en) 2008-10-15 2011-04-12 Micron Technology, Inc. Techniques for simultaneously driving a plurality of source lines
TWI423256B (zh) * 2008-10-29 2014-01-11 Etron Technology Inc 資料感測裝置與方法
US8223574B2 (en) 2008-11-05 2012-07-17 Micron Technology, Inc. Techniques for block refreshing a semiconductor memory device
KR101140347B1 (ko) 2008-11-19 2012-05-03 한국전자통신연구원 동적 문턱 전압 소자를 이용한 스위칭 회로 및 이를 포함하는 휴대기기용 ｄｃ-ｄｃ 변환기
US9122617B2 (en) * 2008-11-21 2015-09-01 International Business Machines Corporation Pseudo cache memory in a multi-core processor (MCP)
US7804329B2 (en) * 2008-11-21 2010-09-28 International Business Machines Corporation Internal charge transfer for circuits
US9824008B2 (en) * 2008-11-21 2017-11-21 International Business Machines Corporation Cache memory sharing in a multi-core processor (MCP)
US8806129B2 (en) * 2008-11-21 2014-08-12 International Business Machines Corporation Mounted cache memory in a multi-core processor (MCP)
US9886389B2 (en) 2008-11-21 2018-02-06 International Business Machines Corporation Cache memory bypass in a multi-core processor (MCP)
US8213226B2 (en) 2008-12-05 2012-07-03 Micron Technology, Inc. Vertical transistor memory cell and array
JP2010146620A (ja) * 2008-12-17 2010-07-01 Elpida Memory Inc 半導体記憶装置
US7940580B2 (en) * 2008-12-19 2011-05-10 Advanced Micro Devices, Inc. Voltage shifting word-line driver and method therefor
US8319294B2 (en) 2009-02-18 2012-11-27 Micron Technology, Inc. Techniques for providing a source line plane
US8710566B2 (en) 2009-03-04 2014-04-29 Micron Technology, Inc. Techniques for forming a contact to a buried diffusion layer in a semiconductor memory device
US8748959B2 (en) 2009-03-31 2014-06-10 Micron Technology, Inc. Semiconductor memory device
US8406075B2 (en) * 2009-04-03 2013-03-26 Taiwan Semiconductor Manufacturing Company, Ltd. Ultra-low leakage memory architecture
JP5599984B2 (ja) * 2009-04-06 2014-10-01 ピーエスフォー ルクスコ エスエイアールエル 半導体装置
US8139418B2 (en) 2009-04-27 2012-03-20 Micron Technology, Inc. Techniques for controlling a direct injection semiconductor memory device
US8508994B2 (en) 2009-04-30 2013-08-13 Micron Technology, Inc. Semiconductor device with floating gate and electrically floating body
US8498157B2 (en) 2009-05-22 2013-07-30 Micron Technology, Inc. Techniques for providing a direct injection semiconductor memory device
US8537610B2 (en) 2009-07-10 2013-09-17 Micron Technology, Inc. Techniques for providing a semiconductor memory device
US9076543B2 (en) 2009-07-27 2015-07-07 Micron Technology, Inc. Techniques for providing a direct injection semiconductor memory device
US8199595B2 (en) 2009-09-04 2012-06-12 Micron Technology, Inc. Techniques for sensing a semiconductor memory device
GB2473257B (en) * 2009-09-07 2016-11-02 Broadcom Innovision Ltd NFC communicators and NFC communications enabled devices
US8174881B2 (en) 2009-11-24 2012-05-08 Micron Technology, Inc. Techniques for reducing disturbance in a semiconductor device
JP5458850B2 (ja) * 2009-12-09 2014-04-02 富士通株式会社 半導体装置
KR102046308B1 (ko) 2009-12-11 2019-11-19 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
US8310893B2 (en) 2009-12-16 2012-11-13 Micron Technology, Inc. Techniques for reducing impact of array disturbs in a semiconductor memory device
US20110157140A1 (en) * 2009-12-31 2011-06-30 Silicon Laboratories Inc. Voltage control on n-wells in multi-voltage environments
US8258861B2 (en) 2010-01-08 2012-09-04 Analog Devices, Inc. Systems and methods for minimizing power consumption
US7986166B1 (en) * 2010-01-12 2011-07-26 Freescale Semiconductor, Inc. Clock buffer circuit
US8416636B2 (en) 2010-02-12 2013-04-09 Micron Technology, Inc. Techniques for controlling a semiconductor memory device
US8411513B2 (en) 2010-03-04 2013-04-02 Micron Technology, Inc. Techniques for providing a semiconductor memory device having hierarchical bit lines
US8576631B2 (en) 2010-03-04 2013-11-05 Micron Technology, Inc. Techniques for sensing a semiconductor memory device
US8369177B2 (en) 2010-03-05 2013-02-05 Micron Technology, Inc. Techniques for reading from and/or writing to a semiconductor memory device
WO2011115893A2 (en) 2010-03-15 2011-09-22 Micron Technology, Inc. Techniques for providing a semiconductor memory device
US8411524B2 (en) 2010-05-06 2013-04-02 Micron Technology, Inc. Techniques for refreshing a semiconductor memory device
US8473793B2 (en) * 2010-06-10 2013-06-25 Global Unichip Corporation Low leakage boundary scan device design and implementation
US8278977B2 (en) * 2010-06-25 2012-10-02 Freescale Semiconductor, Inc. Refresh operation during low power mode configuration
KR101681287B1 (ko) 2010-12-10 2016-11-29 엘지디스플레이 주식회사 공핍형 박막 트랜지스터의 측정방법
US8713388B2 (en) 2011-02-23 2014-04-29 Qualcomm Incorporated Integrated circuit testing with power collapsed
US8531878B2 (en) 2011-05-17 2013-09-10 Micron Technology, Inc. Techniques for providing a semiconductor memory device
US9559216B2 (en) 2011-06-06 2017-01-31 Micron Technology, Inc. Semiconductor memory device and method for biasing same
JP5707634B2 (ja) * 2011-06-12 2015-04-30 光俊 菅原 トンネル電流回路
US8654562B2 (en) * 2012-01-17 2014-02-18 Texas Instruments Incorporated Static random access memory cell with single-sided buffer and asymmetric construction
WO2013125163A1 (ja) * 2012-02-24 2013-08-29 パナソニック株式会社 基準電圧源回路
US9112495B1 (en) * 2013-03-15 2015-08-18 Mie Fujitsu Semiconductor Limited Integrated circuit device body bias circuits and methods
US10090829B2 (en) 2013-05-21 2018-10-02 Renesas Electronics Corporation Semiconductor integrated circuit device
KR102021572B1 (ko) * 2013-10-01 2019-09-16 에스케이하이닉스 주식회사 반도체 장치
WO2015175427A1 (en) * 2014-05-11 2015-11-19 The Regents Of The University Of California Self-organized critical cmos circuits and methods for computation and information processing
JP2016092536A (ja) * 2014-10-31 2016-05-23 ルネサスエレクトロニクス株式会社 半導体装置
JP6346100B2 (ja) * 2015-01-16 2018-06-20 株式会社東芝 半導体記憶装置
US9780786B2 (en) * 2016-01-26 2017-10-03 Micron Technology, Inc. Apparatus and method for standby current control of signal path
US9666266B1 (en) * 2016-05-09 2017-05-30 Xilinx, Inc. Power control over memory cell arrays
KR102714216B1 (ko) * 2016-12-06 2024-10-10 삼성전자주식회사 균일한 쓰기 특성을 갖는 에스램 장치
US9906224B1 (en) * 2017-01-24 2018-02-27 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device to dispel charges and method forming the same
KR20180127776A (ko) * 2017-05-22 2018-11-30 에스케이하이닉스 주식회사 전원 게이팅 회로를 포함하는 반도체 장치 및 이의 리페어 방법
US10332582B2 (en) 2017-08-02 2019-06-25 Qualcomm Incorporated Partial refresh technique to save memory refresh power
JP6921780B2 (ja) * 2018-04-13 2021-08-18 ルネサスエレクトロニクス株式会社 半導体装置
US10355694B1 (en) * 2018-04-24 2019-07-16 Stmicroelectronics International N.V. Level shifting circuit with conditional body biasing of transistors
US10504563B1 (en) * 2018-06-06 2019-12-10 Micron Technology, Inc. Methods and apparatuses of driver circuits without voltage level shifters
KR102573270B1 (ko) * 2018-10-08 2023-08-31 삼성전자주식회사 반도체 메모리 장치 및 이의 구동 방법
US10826498B2 (en) * 2019-03-07 2020-11-03 Purdue Research Foundation Low power logic family
US10790809B1 (en) * 2019-09-04 2020-09-29 Semtech Corporation Feed-forward current compensation for CMOS signal path
US12136595B2 (en) * 2019-12-10 2024-11-05 Samsung Electronics Co., Ltd. Semiconductor device including power gating switches
JP2021097317A (ja) * 2019-12-17 2021-06-24 セイコーエプソン株式会社 フリップフロップ回路および発振器
KR102861799B1 (ko) * 2020-06-04 2025-09-18 에스케이하이닉스 주식회사 리프레쉬동작에서 공급되는 액티브전압의 레벨을 조절하는 장치
US11676897B2 (en) * 2021-05-26 2023-06-13 Qualcomm Incorporated Power gating switch tree structure for reduced wake-up time and power leakage
TWI797821B (zh) * 2021-11-08 2023-04-01 美商矽成積體電路股份有限公司 電源開關電晶體之尺寸設定方法及其系統
CN116027842B (zh) * 2023-03-24 2023-06-23 长鑫存储技术有限公司 功率控制电路、存储器及电子设备

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH07254685A (ja) * 1994-03-16 1995-10-03 Toshiba Corp 半導体記憶装置
US5461338A (en) * 1992-04-17 1995-10-24 Nec Corporation Semiconductor integrated circuit incorporated with substrate bias control circuit
US5610533A (en) * 1993-11-29 1997-03-11 Mitsubishi Denki Kabushiki Kaisha Switched substrate bias for logic circuits
JPH10229165A (ja) * 1997-02-17 1998-08-25 Ricoh Co Ltd 半導体集積回路装置
EP0986177A2 (en) * 1998-09-09 2000-03-15 Hitachi, Ltd. Semiconductor integrated circuit apparatus
KR20000029127A (ko) * 1998-10-16 2000-05-25 가네코 히사시 반도체 기억장치 및 그 제조 방법
US6097113A (en) * 1997-10-14 2000-08-01 Mitsubishi Denki Kabushiki Kaisha MOS integrated circuit device operating with low power consumption

Family Cites Families (28)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3806741A (en) * 1972-05-17 1974-04-23 Standard Microsyst Smc Self-biasing technique for mos substrate voltage
US4672243A (en) * 1985-05-28 1987-06-09 American Telephone And Telegraph Company, At&T Bell Laboratories Zero standby current TTL to CMOS input buffer
JPH02122726A (ja) * 1988-10-31 1990-05-10 Mitsubishi Electric Corp 半導体集積回路装置
JP3184265B2 (ja) * 1991-10-17 2001-07-09 株式会社日立製作所 半導体集積回路装置およびその制御方法
JPH06237164A (ja) 1993-02-10 1994-08-23 Hitachi Ltd 電力低減機構を持つ半導体集積回路とそれを用いた電子装置
US5614847A (en) 1992-04-14 1997-03-25 Hitachi, Ltd. Semiconductor integrated circuit device having power reduction mechanism
KR970011744B1 (ko) * 1992-11-04 1997-07-15 마쯔시다덴기산교 가부시기가이샤 상보형 반도체장치 및 그 제조방법
JP3102179B2 (ja) * 1993-01-07 2000-10-23 株式会社日立製作所 半導体集積回路
JPH08186180A (ja) * 1994-12-28 1996-07-16 Oki Electric Ind Co Ltd Ｃｍｉｓ型集積回路装置及びその製造方法
JPH0936242A (ja) * 1995-07-20 1997-02-07 Nippon Telegr & Teleph Corp <Ntt> 半導体集積回路装置
TW382164B (en) * 1996-04-08 2000-02-11 Hitachi Ltd Semiconductor IC device with tunnel current free MOS transistors for power supply intercept of main logic
KR100223770B1 (ko) 1996-06-29 1999-10-15 김영환 반도체 장치의 문턱전압 제어회로
JP3264622B2 (ja) 1996-07-16 2002-03-11 株式会社東芝 半導体装置
JPH10261946A (ja) * 1997-03-19 1998-09-29 Mitsubishi Electric Corp 半導体集積回路
US6133762A (en) * 1997-03-31 2000-10-17 Texas Instruments Incorporated Family of logic circuits emploting mosfets of differing thershold voltages
US5985706A (en) * 1997-05-08 1999-11-16 Advanced Micro Devices, Inc. Polishing method for thin gates dielectric in semiconductor process
JP3185730B2 (ja) * 1997-11-14 2001-07-11 日本電気株式会社 相補型ｍｏｓ半導体装置
US6317370B2 (en) * 1998-01-12 2001-11-13 Micron Technology, Inc. Timing fuse option for row repair
KR100294695B1 (ko) * 1998-01-13 2001-07-12 김영환 저전력씨모스회로
JPH11340806A (ja) * 1998-05-25 1999-12-10 Hitachi Ltd 半導体集積回路装置
JP2000067595A (ja) * 1998-06-09 2000-03-03 Mitsubishi Electric Corp 半導体記憶装置
US6329874B1 (en) * 1998-09-11 2001-12-11 Intel Corporation Method and apparatus for reducing standby leakage current using a leakage control transistor that receives boosted gate drive during an active mode
JP3680594B2 (ja) * 1998-11-10 2005-08-10 株式会社日立製作所 半導体集積回路
JP3361068B2 (ja) * 1998-12-22 2003-01-07 株式会社東芝 半導体装置及びその製造方法
KR100297193B1 (ko) * 1999-04-27 2001-10-29 윤종용 리던던트 로우 대체 구조를 가지는 반도체 메모리 장치 및 그것의 로우 구동 방법
US6255698B1 (en) * 1999-04-28 2001-07-03 Advanced Micro Devices, Inc. Separately optimized gate structures for n-channel and p-channel transistors in an integrated circuit
US6093661A (en) * 1999-08-30 2000-07-25 Micron Technology, Inc. Integrated circuitry and semiconductor processing method of forming field effect transistors
JP2001127611A (ja) * 1999-10-27 2001-05-11 Univ Tokyo 半導体集積回路

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5461338A (en) * 1992-04-17 1995-10-24 Nec Corporation Semiconductor integrated circuit incorporated with substrate bias control circuit
US5610533A (en) * 1993-11-29 1997-03-11 Mitsubishi Denki Kabushiki Kaisha Switched substrate bias for logic circuits
US5703522A (en) * 1993-11-29 1997-12-30 Mitsubishi Denki Kabushiki Kaisha Switched substrate bias for MOS-DRAM circuits
JPH07254685A (ja) * 1994-03-16 1995-10-03 Toshiba Corp 半導体記憶装置
JPH10229165A (ja) * 1997-02-17 1998-08-25 Ricoh Co Ltd 半導体集積回路装置
US6097113A (en) * 1997-10-14 2000-08-01 Mitsubishi Denki Kabushiki Kaisha MOS integrated circuit device operating with low power consumption
EP0986177A2 (en) * 1998-09-09 2000-03-15 Hitachi, Ltd. Semiconductor integrated circuit apparatus
KR20000029127A (ko) * 1998-10-16 2000-05-25 가네코 히사시 반도체 기억장치 및 그 제조 방법

Also Published As

Publication number Publication date
JP2002064150A (ja) 2002-02-28
DE60100723T2 (de) 2004-07-15
EP1162744A1 (en) 2001-12-12
US6911703B2 (en) 2005-06-28
US20020008999A1 (en) 2002-01-24
US20090179692A1 (en) 2009-07-16
DE60100723D1 (de) 2003-10-16
US20050212560A1 (en) 2005-09-29
TW495983B (en) 2002-07-21
US20040071026A1 (en) 2004-04-15
US7521762B2 (en) 2009-04-21
EP1351392A1 (en) 2003-10-08
KR20010110643A (ko) 2001-12-13
US6635934B2 (en) 2003-10-21
EP1162744B1 (en) 2003-09-10

Similar Documents

Publication Publication Date Title
KR100406811B1 (ko) 저소비 전력의 반도체 집적 회로 장치
US10242733B2 (en) Semiconductor memory device that can stably perform writing and reading without increasing current consumption even with a low power supply voltage
KR100801059B1 (ko) 누설 전류를 감소시키기 위한 반도체 메모리 장치의드라이버 회로
JP3732914B2 (ja) 半導体装置
US6798688B2 (en) Storage array such as a SRAM with reduced power requirements
US7327630B2 (en) Memory cell power switching circuit in semiconductor memory device and method for applying memory cell power voltage
US6697296B2 (en) Clock synchronous semiconductor memory device
JP2005072599A (ja) 無負荷ｎｍｏｓ４トランジスタ・ダイナミック・デュアルｖｔｓｒａｍセル
KR20090017521A (ko) 레벨 시프팅 워드라인 드라이버를 갖는 메모리 및 그 방법
TWI421865B (zh) 具有自我更新之低功率消耗的半導體積體電路
JP2011165313A (ja) 記憶装置
TW202240580A (zh) 雙軌式電源切斷系統及方法
JP2011228725A (ja) 半導体装置
JP2001053168A (ja) 半導体集積回路装置
JP3905909B2 (ja) 半導体装置
JP3718512B2 (ja) 半導体装置
Kuang et al. The design and implementation of a low-overhead supply-gated SRAM
KR100452902B1 (ko) 기억 장치

Legal Events

Date Code Title Description
A201 Request for examination
PA0109 Patent application

St.27 status event code: A-0-1-A10-A12-nap-PA0109

PA0201 Request for examination

St.27 status event code: A-1-2-D10-D11-exm-PA0201

PG1501 Laying open of application

St.27 status event code: A-1-1-Q10-Q12-nap-PG1501

D13-X000 Search requested

St.27 status event code: A-1-2-D10-D13-srh-X000

D14-X000 Search report completed

St.27 status event code: A-1-2-D10-D14-srh-X000

E902 Notification of reason for refusal
PE0902 Notice of grounds for rejection

St.27 status event code: A-1-2-D10-D21-exm-PE0902

P11-X000 Amendment of application requested

St.27 status event code: A-2-2-P10-P11-nap-X000

P13-X000 Application amended

St.27 status event code: A-2-2-P10-P13-nap-X000

E701 Decision to grant or registration of patent right
PE0701 Decision of registration

St.27 status event code: A-1-2-D10-D22-exm-PE0701

GRNT Written decision to grant
PR0701 Registration of establishment

St.27 status event code: A-2-4-F10-F11-exm-PR0701

PR1002 Payment of registration fee

St.27 status event code: A-2-2-U10-U11-oth-PR1002

Fee payment year number: 1

PG1601 Publication of registration

St.27 status event code: A-4-4-Q10-Q13-nap-PG1601

R18-X000 Changes to party contact information recorded

St.27 status event code: A-5-5-R10-R18-oth-X000

PN2301 Change of applicant

St.27 status event code: A-5-5-R10-R13-asn-PN2301

St.27 status event code: A-5-5-R10-R11-asn-PN2301

PR1001 Payment of annual fee

St.27 status event code: A-4-4-U10-U11-oth-PR1001

Fee payment year number: 4

PR1001 Payment of annual fee

St.27 status event code: A-4-4-U10-U11-oth-PR1001

Fee payment year number: 5

PR1001 Payment of annual fee

St.27 status event code: A-4-4-U10-U11-oth-PR1001

Fee payment year number: 6

R17-X000 Change to representative recorded

St.27 status event code: A-5-5-R10-R17-oth-X000

PR1001 Payment of annual fee

St.27 status event code: A-4-4-U10-U11-oth-PR1001

Fee payment year number: 7

PR1001 Payment of annual fee

St.27 status event code: A-4-4-U10-U11-oth-PR1001

Fee payment year number: 8

PR1001 Payment of annual fee

St.27 status event code: A-4-4-U10-U11-oth-PR1001

Fee payment year number: 9

FPAY Annual fee payment
PR1001 Payment of annual fee

St.27 status event code: A-4-4-U10-U11-oth-PR1001

Fee payment year number: 10

FPAY Annual fee payment
PR1001 Payment of annual fee

St.27 status event code: A-4-4-U10-U11-oth-PR1001

Fee payment year number: 11

PN2301 Change of applicant

St.27 status event code: A-5-5-R10-R11-asn-PN2301

PN2301 Change of applicant

St.27 status event code: A-5-5-R10-R14-asn-PN2301

LAPS Lapse due to unpaid annual fee
PC1903 Unpaid annual fee

St.27 status event code: A-4-4-U10-U13-oth-PC1903

Not in force date: 20141112

Payment event data comment text: Termination Category : DEFAULT_OF_REGISTRATION_FEE

R18-X000 Changes to party contact information recorded

St.27 status event code: A-5-5-R10-R18-oth-X000

PC1903 Unpaid annual fee

St.27 status event code: N-4-6-H10-H13-oth-PC1903

Ip right cessation event data comment text: Termination Category : DEFAULT_OF_REGISTRATION_FEE

Not in force date: 20141112

P22-X000 Classification modified

St.27 status event code: A-4-4-P10-P22-nap-X000