JP2010098081A - 半導体装置 - Google Patents

Abstract

【課題】 従来の比例縮小側（係数α、α＞１）を適用した平面型ＭＯＳＴのしきい電圧のばらつきの標準偏差σ（Ｖ_Ｔ）が、微細化とともに、すなわちαを大きくするとともに大きくなり、動作電圧が低くできないという問題がある。
【解決手段】 フィンの高さをチャンネル長よりも高くしたＦｉｎＦＥＴ構造によって上記の問題を解決する。
【選択図】 図１

Description

本発明は、フィン構造を活用した高集積・低電圧動作に好適なＭＯＳトランジスタ構造、ならびに該ＭＯＳトランジスタを活用したメモリセルなどに関する。

近年、１００ｎｍ以下に素子寸法（以下Ｆ）が微細化されるにつれて、ＭＯＳトランジスタ（以下ＭＯＳＴ）のしきい電圧（Ｖ_Ｔ）のばらつきを抑えることが急務になってきている。なぜなら、周知のように、ＭＯＳＴの微細化とともにＶ_Ｔのばらつきが増大するので、チップ内の各回路の動作速度のばらつきも増大し、チップ全体としての動作の信頼性が著しく低下するからである。この速度ばらつきを抑えるためには、Ｖ_Ｔのばらつきに応じて動作電圧Ｖ_ＤＤを高くしなければならないが、これでは素子の微細化とともにチップの消費電力は増大し、また過大電圧のために素子の信頼性は著しく低下する。したがって、Ｖ_Ｔばらつきの少ないＭＯＳＴ、あるいはその構造を活用したデバイスと回路が望まれるようになってきた。

なお、フィン（Ｆｉｎ）の側壁に形成されたＭＯＳＴ（いわゆるＦｉｎＦＥＴ）を開示している文献として、非特許文献１がある。また製法に関しては、非特許文献２がある。

Digh Hisamoto, "FD/DG-SOI MOSFET -a viable approach to overcoming the device scaling limit-", IEDM2001 Dig., pp. 429-432. Sung Min Kim et al., "A Novel Multi-channel Field Effect Transistor (McFET) on Bulk Si for High Performance Sub-80nm Application", IEDM2004 Dig., pp. 639-642.

ＭＯＳＴのＶ_Ｔのばらつきの標準偏差σ（Ｖ_Ｔ）は、よく知られているように、
σ（Ｖ_Ｔ）＝Ａ_ｖｔ／（ＬＷ）^０．５・・・（１）
Ａ_ｖｔ＝ｔ_ＯＸＮ_ｓｕｂ ^０．２５・・・（２）
で表される。ここでＡ_ｖｔは、ＭＯＳＴの電気的なゲート酸化膜（ｔ_ＯＸ）とＭＯＳＴのチャンネル領域の濃度Ｎ_ｓｕｂで決まる定数である。またＬとＷは、それぞれＭＯＳＴのチャンネル長とチャンネル幅である。図８は、シリコン基板上に形成された従来構造の２種類のＭＯＳＴ、すなわち平面型ＭＯＳＴとフィン（Ｆｉｎ）の側壁に形成されたＭＯＳＴ（いわゆるＦｉｎＦＥＴ）が示されている。図中のＦｉｎＦＥＴは、フィンの高さがチャンネル幅になり、ゲート（Ｇ）で制御されるチャンネル領域は、たとえばｎチャンネルＭＯＳＴなら１０^１６ｃｍ^−３程度の低濃度のボロンがドープされている薄いｐ層（ＣＨ）から成る。ｔ_ＯＸはゲート酸化膜である。ドレイン（Ｄ）とソース（Ｓ）は高濃度のｎ型層（ｎ^＋）から成る。複数のこれらのｎチャンネルＭＯＳＴは１０^１８ｃｍ^−３程度以上の高濃度のボロンがドープされている共通のｐ型基板（ｐ−ｓｕｂ）上に集積されている。本図を用いて、これら従来構造におけるＶ_Ｔばらつきの問題点を明らかにしよう。まずゲート酸化膜（図中ｔ_ＯＸ）をもつゲート（Ｇ）、ｎ^＋層からなるドレイン（Ｄ）とソース（Ｓ）を持つ平面型ｎチャンネルＭＯＳＴを例に、ある微細化世代を基準にして、その世代から微細化する場合を例にとろう。たとえば、基準寸法Ｆが４５ｎｍである４５ｎｍ世代を基準にすると、チャンネル長Ｌは小さいほどＭＯＳＴは高速化できるのでそれが望ましいが、その世代で加工できる最小値は４５ｎｍだから、チップ内のＭＯＳＴのほとんどのＬは４５ｎｍに設定される。一方、チップ内の各回路内のＭＯＳＴのチャンネル幅Ｗは各回路に要求される所要速度に応じて４５ｎｍ以上の値に設定される。

さて従来から知られている比例縮小則では、すべての素子寸法を１／α（α＞１）だけ比例縮小する。したがって、ある着目したＭＯＳＴの設定されたＬとＷもそれぞれ１／αにする。ＭＯＳＴのチャンネル面積ＬＷは１／α^２に縮小されるから、標準偏差σ（ＶＴ）はαＡ_ｖｔとなる。したがって、もしＡ_ｖｔが４５ｎｍ世代以降でも一定なら、σ（Ｖ_Ｔ）は微細化とともにαの割合で増大していくことになる。たとえば、４５ｎｍ世代（Ｆ＝４５ｎｍ）から１１ｎｍ世代（Ｆ＝１１ｎｍ）まで縮小する場合にはαは４になるから、σ（Ｖ_Ｔ）も４倍に増える。しかし、このようなＡ_ｖｔ一定のアプローチは許容できない。速度ばらつきを一定値に抑えるために、σ（Ｖ_Ｔ）の増大に応じて動作電圧Ｖ_ＤＤも高く設定しなければならないためである。したがって、Ａ_ｖｔは微細化とともに小さくし、それに応じてＶ_ＤＤを低くしたい。このためには、式（１）から明らかなように、Ａ_ｖｔは１／α以下にしなければならない。しかし、デバイス構造やプロセス技術の進展からみて、Ａ_ｖｔを微細化とともにこのように急激に小さくするのは一般には困難なので、Ａ_ｖｔはできるだけ大きな値に維持したい。ｔ_ＯＸを小さくしすぎるとゲートトンネル電流が急速に増加するし、Ｎ_ｓｕｂを小さくしすぎるとＭＯＳＴの短チャンネル効果が増えてパンチスルーなどを引き起こすからである。実用上、図９のように、Ａ_ｖｔは１／α^０．５程度に小さくするのならなんとか可能だが、それでもσ（Ｖ_Ｔ）はα^０．５となるから、微細化しαの値を大きくするほどσ（Ｖ_Ｔ）は大きな値になる。したがって、従来の平面型のＭＯＳＴでは、微細化とともに所要Ｖ_ＤＤは高くなり消費電力が増大し、また過大電圧のために素子の信頼性は著しく低下する。図８のＦｉｎＦＥＴにしても、従来の比例縮小則をとる限り、ＭＯＳＴの面積（ＬＷ）は微細化とともに小さくなるから、平面型ＭＯＳＴと同じ結果となる。

本発明の目的は、微細化とともにσ（Ｖ_Ｔ）を低減でき、したがって低電圧動作ができるように、ＦｉｎＦＥＴに新たな縮小則を適用することにある。さらにはここで得られたＭＯＳ構造を活用した高集積ダイナミックランダムアクセスメモリ（ＤＲＡＭ）などを提供することにある。

本発明のその他の目的と新規な特長は本明細書の記述及び添付図面から明らかになるであろう。

本願において開示される発明のうち代表的なものの概要を簡単に説明すれば以下の通りである。

まず、第１に、シリコンのフィンの側面に形成されたＭＯＳＴであって、該フィンの幅、あるいはチャンネル長に対する高さの比を微細化の世代とともに大きくすることを特長とする。この結果、該ＭＯＳトランジスタのチャンネル長よりもフィンの高さが大きくなる。

第２に、シリコンのフィンの側面に形成されたＭＯＳＴの複数から成り、該フィンの高さが異なることを特長とする。この場合、１個のＭＯＳＴは、フィンの高さの異なる複数のＭＯＳＴの並列接続あるいは直列接続で構成されると更に望ましい。

第３に、シリコンのフィンの側面に形成されたＭＯＳＴの複数から成り、該フィンの幅が異なることを特長とする。

第４に、シリコンのフィンの側面に形成されたＭＯＳＴの複数から成り、該フィンの幅に対する高さの比が異なることを特長とする。

第５に、ＭＯＳＴとＭＯＳキャパシタはシリコンのフィンの側面に形成されたことを特長とする。この場合、メモリセルのそれぞれは、少なくても１個のＭＯＳＴと少なくても１個のＭＯＳキャパシタを含むと更に望ましい。また、メモリセルのそれぞれは、少なくても１個のＭＯＳＴと少なくても１個のＭＯＳキャパシタから構成される回路の１対からなってもよい。

第６に、メモリセルアレーを構成する行線と列線の交点にメモリセルが接続され、該メモリセルは２個のＭＯＳＴと１個の情報電荷を蓄えるキャパシタからなり、該２個のＭＯＳＴの一方は行線で制御され、他の一方は列線で制御され、行線と列線のそれぞれにパルス電圧が印加されることによって該メモリセルが選択されてデータ線と信号の授受を行うことを特長とする。この場合、メモリセルアレー内において、行線方向の隣接したメモリセルとでデータ線を共用し、列線方向の他の隣接するメモリセルとで列選択線を共用すると更に望ましい。更には、列選択線は二つのフィンの間に埋め込まれていると更に望ましい。

第７に、シリコンのフィンの側面に形成されたＭＯＳＴの複数から成り、該ＭＯＳＴのそれぞれは完全空乏層型ＭＯＳＴあるいは部分空乏層型ＭＯＳＴであることを特長とする。この場合、メモリセル内のＭＯＳＴは完全空乏層型であると更に望ましい。

第８に、異なるしきい電圧を持つ複数のＭＯＳＴを含み、しきい電圧の小さな該ＭＯＳＴは完全空乏層型であり、しきい電圧の大きな該ＭＯＳＴは部分空乏層型であることを特長とする半導体装置。この場合、該ＭＯＳＴはシリコンのフィンの側面に形成されると更に望ましい。また、しきい電圧の小さい第１のＭＯＳＴの非活性時には、しきい電圧の大きい第２のＭＯＳＴを介して該第１のＭＯＳＴのゲートとソース間を逆バイアス状態にし、活性時には該ゲートとソース間を順バイアス状態にする回路を具備すると更に望ましい。また、部分空乏層型ＭＯＳＴの基板電圧は可変にできると更に望ましい。

第１から第８の特徴において、複数の該ＭＯＳＴのチャンネル領域のそれぞれは共通基板に接続されていると更に望ましい。

第９に、大きな電圧で動作する偶数段のＣＭＯＳインバータの出力をゲート入力とする小さな電圧で動作するＭＯＳＴがあり、該ＭＯＳＴは、該ＭＯＳＴのゲートとソースが逆バイアスされることによって非導通になる回路を具備する半導体装置であることが望ましい。

以上のように、従来の比例縮小則とは異なる部分縮小則をＦｉｎＦＥＴに適用すれば、低電圧・高速動作に適したＭＯＳＴが得られる。

以下、本発明を実施するための最良の形態について、図面を用いて説明する。前述したＦｉｎＦＥＴは、Ｗを任意に変えても、Ｗ以外の他の寸法を比例縮小する限り、ＭＯＳＴの密度は従来と変わらない構造的な特長がある。したがって、Ｌを微細化していってもＬＷが一定値以上に大きくなるようにＷを大きく設定できるので、その分だけＡ_ｖｔに対する要求は緩和できる。以下、図１を用いて更に具体的に説明する。

図１は、本発明の部分比例縮小則を適用したＦｉｎＦＥＴ構造を、従来の比例縮小側を適用した平面型ＭＯＳＴ（図中の平面型）と比較している。図には、ＬＷを一定にする組み合わせの例として、Ｌを１／αと１／α^０．５に小さくし、それに対応してＷをαとα^０．５に大きくする二つの例が示されている。この場合、ＬＷがαに無関係に一定になるので、σ（Ｖ_Ｔ）はＡ_ｖｔで決まるようになる。したがって、Ａ_ｖｔが１／α^０．５の比率で小さくできるなら、σ（Ｖ_Ｔ）も同じ比率で小さくでき、Ｖ_ＤＤも同じ比率で低くできる。尚、このような部分縮小則では、他の寸法に対して相対的にＷを大きくするので、Ｖ_ＤＤを低くしても駆動電流（図中Ｉ_ＤＳ）の大きいＭＯＳＴが実現できる利点もある。たとえば、Ｎ_ｓｕｂ一定のもとではＡ_ｖｔはｔ_ＯＸに比例するので、ｔ_ＯＸが１／α^０．５で薄くなればＡ_ｖｔもα^−０．５となり、したがってＶ_ＤＤもα^−０．５となり、微細化とともにＶ_ＤＤは低くなる。Ｖ_ＤＤが低くなっても、Ｉ_ＤＳは（Ｗ／Ｌ）ｔ_ＯＸ ^−１（Ｖ_ＤＤ−Ｖ_Ｔ）^１．２に比例するので、図１に示すように、Ｉ_ＤＳはαとともにほぼ増加する。したがってより高速動作が可能となる。尚、このように、Ｗすなわちフィンの高さを相対的に大きくすると、微細化とともにフィンの高さは相対的に高くなり、一般的には製造しにくくなる。たとえば、素子寸法Ｆを４５ｎｍから１１ｎｍに縮小する場合（α＝４）を例にとろう。Ｌを１／αで縮小しＷをαで拡大すると、フィンの幅も１／αで縮小されるから、フィンの幅に対する高さの比（アスペクト比）は１６となる。しかしＬを１／α^０．５で縮小し、Ｗをα^０．５で拡大すると、アスペクト比は４に改善される。最新のＤＲＡＭ立体キャパシタ（溝型）のアスペクト比が７０程度になっていることを勘案すれば、この程度のアスペクト比は実現可能である。

図２Ａと図２Ｂは、それぞれ本発明の部分縮小則を適用したＦｉｎＦＥＴ（図中のＦｉｎＦＥＴ）と従来の比例縮小側を適用した平面型ＭＯＳＴ（図中の平面型）のσ（Ｖ_Ｔ）と最小動作電圧Ｖ_ｍｉｎを比較したものである。ここでＶ_ｍｉｍは、インバータの遅延時間τのばらつきΔτを、その平均値に対して２０％許容するＶ_ＤＤで定義している。すなわち、サブスレッショルド・リーク電流を十分に抑えるために要求されるＶ_Ｔの平均値をＶ_Ｔ０、チップ内のＶ_Ｔのばらつきの最大値ΔＶ_Ｔｍａｘを３σ（Ｖ_Ｔ）とすると、６５ｎｍ世代程度のＭＯＳＴでは、
τ（Ｖ_Ｔ）∝ Ｖ_ＤＤ／（Ｖ_ＤＤ−Ｖ_Ｔ）^１．２・・・（３）
∴ Δτ ＝ τ（Ｖ_Ｔ０＋ ΔＶ_Ｔｍａｘ）／τ（Ｖ_Ｔ０）
＝〔（Ｖ_ＤＤ−Ｖ_Ｔ０）／（Ｖ_ＤＤ−Ｖ_Ｔ０−ΔＶ_Ｔｍａｘ〕^１．２・・（４）
式（４）をＶ_ＤＤに対して解き、そのＶ_ＤＤをＶ_ｍｉｎとすると、
Ｖ_ｍｉｎ ＝ Ｖ_Ｔ０＋（１＋γ）ΔＶ_Ｔｍａｘ、・・・（５）
γ ＝ １／（Δτ^{１／１．２}−１）。
ここで、前述したように、速度ばらつきの許容値Δτは１．２、したがってγは６．１と仮定している。また、Ｖ_Ｔ０＝０．３Ｖ、ＬＷ＝８Ｆ^２（Ｆ：素子寸法）、またＡ_ｖｔは、Ｆ＝４５ｎｍの世代では２．５ｍＶμｍ、それ以降は１／α^０．５に従って微細化されると仮定している。図から明らかなように、平面型ＭＯＳＴのσ（Ｖ_Ｔ）は微細化とともに増大するのでそのＶ_ｍｉｎも高くなっていく。一方、ＦｉｎＦＥＴではそれらの値は逆に減少する。

尚、このような本発明の縮小則を適用したＦｉｎＦＥＴでは、フィンの側面は相対的に大きな面積になる。それを活用すれば微細化しても大きな容量を持つＭＯＳキャパシタが得られる。特に本発明によって得られるＦｉｎＦＥＴとその構造を活用したＭＯＳキャパシタなどは、以下の実施例に示すように、ＤＲＡＭセルの高密度化に効力を発揮する。

フィン構造には、基板上の厚い酸化膜（いわゆるＢＯＸ）の上にシリコンのフィンを形成しその側面にＭＯＳＴを形成したいわゆるＳＯＩ構造と、図１のように、シリコンのフィンの下部を上述した共通基板に接続した構造（いわゆるバルクＦｉｎＦＥＴ）がある。両者は、フィンの幅をチャンネル長Ｌに対して十分小さくし、あるいはチャンネル領域（ＣＨ）の濃度Ｎ_ｓｕｂを低くすればＦＤ特性を持つＭＯＳＴにできる。一般には、阻止分離層を省略できるため、前者は理想的な完全空乏層（ＦＤ）特性を持つＭＯＳＴを作りやすく、後者は既存の製造プロセスが使えるので造りやすく安価になるといわれている。しかし一般には、ＦＤ特性のＭＯＳＴは、該ＭＯＳＴのチャンネル領域の電圧を変えられないので、そのＶ_Ｔを任意に制御できない。すなわち適当なゲート材料がいったん決まった後ではＶ_Ｔは任意には変えられない。しかしバルクＦｉｎＦＥＴの場合にはフィン幅をチャンネル長Ｌ以上に十分広げると、ＭＯＳＴは部分空乏層（ＰＤ）特性を示すようになり、チャンネル領域（ＣＨ）に不純物を打ち込むと、あるいはＣＨの電圧を共通基板に加えられた電圧で変えると該ＭＯＳＴのＶ_Ｔを変えられるようになる。以下では、バルクＦｉｎＦＥＴを前提にした実施例を述べる。もちろん、フィン構造である限りＭＯＳＴのＬＷは大きくできるので、ＦＤ−ＦｉｎＦＥＴであれＰＤ−ＦｉｎＦＥＴであれ、それらのσ（Ｖ_Ｔ）はともに小さくできる。また共通基板に加える電圧によってＭＯＳＴのＶ_Ｔを変える必然のない、あるいは、このような目的とは直接無関係な構造や回路形式は、上記のＳＯＩＦｉｎＦＥＴにもそのまま適用可能である。また、後述する図６、図７の実施例などは、平面型ＭＯＳＴに対しても適用できる。

図３は上述したフィン構造をＤＲＡＭセルへ適用した実施例である。図３Ａは１個のセルの平面図、図３Ｂはその回路図であり、また図３Ｃはキャパシタ電極ＰＬ方向に沿ったＡＡ’断面図、図３Ｄはデータ線方向に沿ったＢＢ’断面図である。図中の１、２、３は、それぞれゲート酸化膜、基板上部の絶縁膜（いわゆる浅い溝絶縁体ＳＴＩ）、キャパシタプレート電極配線ＰＬあるいはワード線ＷＬとデータ線ＤＬ間の絶縁膜（Ｓ_ｉＯ_２膜）である。また４は低濃度のボロンがドープされているｐ層（前述のＣＨ部）、５はＭＯＳＴのドレインとソースのｎ^＋拡散層である。それぞれのＭＯＳＴはフィンの両側面と上面部の３面から成る。一方、キャパシタはＭＯＳＴ特性を利用した周知のＭＯＳキャパシタで、その容量値（キャパシタンス、Ｃ_Ｓ）を大きくするために、ＭＯＳＴと同様にフィンの両側とその上面部だけではなく、隣接するセルのキャパシタと対向するフィンの側面部もキャパシタとして活用している。このセルを上下左右に折り返すことでメモリセルアレーが構成される。したがって、行（ワード線ＷＬ）方向の隣接したメモリセルとで、図中に示すように、コンタクト（ＣＴ）を介してデータ線（ＤＬ）は共用され、またキャパシタは行方向の他の隣接セルのキャパシタと向かい合わせになっている。以上のように、メモリセルは、フィンの側面に１個のＭＯＳＴ（Ｍ_１）と情報電荷を蓄える１個のＭＯＳキャパシタ（Ｃ_Ｓ）を形成した周知のＤＲＡＭセル（以下１−Ｔセル）を２個使って１ビットのメモリセル（以下、２−Ｔセル）にした構造である。メモリセルの情報の授受（書き込みならびに読み出し）は相補のデータ線（ＤＬ、／ＤＬ）を介して差動動作で行われる。たとえば、書き込みは、選択されたワード線（ＷＬ）に電圧が印加され、データ対線から２個の記憶ノードとなる２個のキャパシタに書き込み情報に対応した電圧の組み合わせを与えることで行われる。すなわち、一方にＶ_ＤＤが書き込まれると、他方には常に０Ｖが書き込まれる。読み出しは、ワード線に電圧を印加し、該記憶ノードの電圧をデータ対線に差動で取り出すことで行われる。すなわち、データ対線は読み出し前にはＶ_ＤＤのレベルにプリチャージされているので、Ｖ_ＤＤが記憶されている記憶ノードに対応したデータ線はＶ_ＤＤのままであるが、０Ｖが記憶されている記憶ノードに対応した他のデータ線にはＶ_ＤＤを基準にして負方向の微小信号が現れる。該データ対線に読み出されたこの差動電圧は、対線に接続された周知のフリップフロップ型の差動センスアンプ（図中省略）で検出される。

２−Ｔセルは、よく知られているように、メモリセル面積は大きくなるが低電圧動作に適する。データ線を動作電圧Ｖ_ＤＤにプリチャージできるので、データ線に読み出された信号電圧を増幅するセンスアンプはＶ_ＤＤを基準に動作できるためである。フィンの幅とそのスペース、あるいはチャンネル長などの基本寸法をＦ、キャパシタ部のデータ線方向の長さを２Ｆと仮定すると、この２−Ｔセルの面積は２０Ｆ^２となる。尚、本実施例のＦｉｎＦＥＴは完全空乏層（ＦＤ）型を前提としている。ＭＯＳＴをＦＤ型にするために、フィン幅はチャンネル長Ｌの０．７倍程度以下に設定されるが、本例では簡単のためにフィンの幅もＦと仮定している。尚、仮にメモリセル内のＭＯＳＴを部分空乏層（ＰＤ）型にすると、フィン幅をチャンネル長Ｌの０．７倍程度以上に十分に大きくしなければならないので、メモリセルは小型化できない。また、よく知られているように、ＰＤ型特有のＭＯＳＴ基板の浮遊現象によってメモリセルの動作は不安定になる、ソフトエラーが増加する、あるいはＭＯＳＴの基板効果によって所要ワード線電圧が高くなるなどの問題が出てくる。

したがって、本実施例では、メモリセル内のＭＯＳＴは、常にＦＤ状態で動作するように、フィン幅は十分小さく、しかもチャンネル領域（ＣＨ）の基板濃度Ｎ_ｓｕｂを薄くしてある。このため、ＭＯＳＴのＶ_Ｔのばらつきの標準偏差σ（Ｖ_Ｔ）は小さくなる。またＭＯＳＴのチャンネル面積ＬＷはフィン構造で大きく、さらに本発明に基づいて微細化とともに相対的にＷを大きくするので、前述したように、そのσ（Ｖ_Ｔ）は微細化とともに小さくなる。したがって、ワード電圧は低く、しかも微細化するにつれ低くできる利点がある。周知のように、データ線とメモリセルとで信号の授受を十分に行うには、ワード線に印加する電圧は、σ（Ｖ_Ｔ）が大きいほどその分だけ高くする必要があるからである。また、キャパシタを形成するためにプレートＰＬには直流電圧を印加しなければならないが、その値はデータ線からメモリセルに書き込む電圧とセルのＭＯＳＴのＶ_ＴとＭＯＳキャパシタのＶ_Ｔで決まる。もし両者のＶ_Ｔが０なら、原理的にはワード線にＶ_ＤＤを印加すれば、データ線からの書き込み電圧Ｖ_ＤＤあるいは０Ｖがそのままセルキャパシタに書き込まれる。ＰＬにもＶ_ＤＤを印加しておけば、Ｖ_ＤＤの書き込み電圧に対しても大きなＭＯＳキャパシタが形成されるので、該書き込み電圧は該キャパシタに長時間蓄積されるようになる。

本実施例には各種の変形例がある。ＭＯＳＴならびにＭＯＳキャパシタのゲート電極としては、ポリシリコンゲートよりもメタルゲートのほうが優れている。ゲート電極の空乏化が抑制できるため、電気的なゲート酸化膜ｔ_ＯＸをより小さくでき、したがって式（１）と（２）から明らかなように、σ（Ｖ_Ｔ）を小さくできるからである。またゲート材料としては、ゲートトンネル電流を抑えたままで実効的なシリコン酸化膜厚を小さくするために、Ａｌ，Ｚｒ，Ｈｆ，Ｙ，Ｌａなどの希土類酸化物膜又は希土類シリケート膜、もしくは、Ａｌ酸化膜とＡｌ酸化膜上に形成されるＺｒ，Ｈｆ，Ｙ，Ｌａなどの希土類酸化物膜又は希土類シリケート膜の積層膜 などの各種の高誘電体材料を使うこともできる。さらに、ＤＲＡＭで周知のように、プレートＰＬ直下にあるチャンネル部（ＣＨ）を予めたとえばｎ^＋層で拡散しておけば、プレートにいかなる電圧、たとえばＶ_ＤＤ／２の電圧を印加してもキャパシタは形成される。したがって、記憶ノード電圧がＶ_ＤＤあるいは０Ｖであっても、キャパシタの２端子間電圧は常にＶ_ＤＤ／２となるので、上述したＶ_ＤＤを印加する場合に比べてキャパシタ絶縁膜に加わる電圧は半減する。Ｖ_ＤＤを印加する場合では、記憶ノード電圧が０Ｖの場合に端子間電圧はＶ_ＤＤとなるからである。つまり、ＰＬにＶ_ＤＤ／２を印加すると、ストレス電圧が一定のもとではキャパシタ絶縁膜の厚さを半減できるから容量値（Ｃ_Ｓ）は倍増する。したがってデータ線に読み出される信号電圧は倍増しよりメモリ動作は安定する。尚、従来の１−Ｔセル方式を使えば、これまで述べてきたセル構造を維持したままで、メモリセル面積を、たとえば１０Ｆ^２へと半減することもできる。１−Ｔセルは、よく知られているように、セル面積は半減できるが低電圧動作は困難である。安定動作の点で、データ線をＶ_ＤＤ／２にプリチャージせざるをえないために、センスアンプはＶ_ＤＤ／２の電圧を基準に動作するためである。しかし、２−Ｔに比べてＶ_ＤＤの値を２倍にしてもよければ、１−Ｔセルを用いたより高密度のＤＲＡＭが実現できる。

図４は、メモリセルアレー内の駆動された行線（すなわちワード線ＷＬ）と駆動された列線（ＹＳ）の交点のセルを選択する方式（いわゆる２次元選択方式）を適用したフィン型ＤＲＡＭセルである。フィンの片側面に１個のＭＯＳキャパシタ（たとえばＣ_Ｓ０）とそれぞれ行線と列線で選択駆動される２個のＦＤ型のＦｉｎＦＥＴ（たとえばＭ_０１とＭ_０２）を形成したＤＲＡＭセルである。図４Ａでは、複数の行選択線（ＷＬ）と複数の列選択線（ＹＳ）とそれらの交点にメモリセルが接続されたメモリセルアレー内の、選択・駆動されたＷＬと選択・駆動されたＹＳ線の交点のメモリセルが選択されるメモリセル選択方式において、１個のメモリセルが２個のＭＯＳＴと１個のＭＯＳキャパシタから成るメモリセル４個の平面図を示している。図中の１、２、３、４は、それぞれゲート酸化膜、基板上部の絶縁膜（ＳＴＩ）、プレートＰＬあるいはワード線ＷＬとデータ線ＤＬ間の絶縁膜、チャンネル領域（ＣＨ）である。また６は、フィンの上部とＰＬあるいはワード線の間の厚い絶縁膜である。図３とは異なり、隣接するメモリセル間を分離する、すなわち両側面に存在する２個のＭＯＳＴあるいはキャパシタを分離するためのものである。図示するように、各列選択線（ＹＳ_０、ＹＳ_１）は２個のフィンの間に埋め込まれ、キャパシタと行線との間に存在する列線用ＭＯＳＴ（たとえばＭ_０２とＭ_１２、あるいはＭ_２２とＭ_３２）を駆動する。フィンの両側にある２個の列選択用ＭＯＳＴ（たとえばＭ_１２とＭ_２２）は異なる列選択線（ＹＳ_０、ＹＳ_１）で選択されるので、それらのデータ線は一本のデータ線（たとえばＤＬ_１）を共有できる。このためデータ線ピッチは図３の実施例と同じになる。データ線をＶ_ＤＤ／２を基準にして動作させる１−Ｔセルにした場合のセル面積は５Ｆ^２となる。

読み出しを例にとるとその動作は以下のように行われる。図中のワード線（ＷＬ）と列選択線（ＹＳ_０）が選択駆動されると、２個のセルのキャパシタ（Ｃ_Ｓ０、Ｃ_Ｓ１）にＶ_ＤＤあるいは０Ｖとして蓄えられていた記憶情報は、あらかじめＶ_ＤＤ／２にプリチャージされているデータ線ＤＬ_０とＤＬ_１に読み出される。もしＣ_Ｓ０にＶ_ＤＤが記憶されていたならば、ＤＬ_０は（Ｖ_ＤＤ／２）＋ｖ_ｓの電圧になる。もし０Ｖが記憶されていたならば、ＤＬ_０は（Ｖ_ＤＤ／２）−ｖ_ｓの電圧になる。ここで、Ｃ_Ｓ０＝Ｃ_Ｓ１＝Ｃ_Ｓ、データ線の寄生容量をＣ_Ｄとすれば、ｖ_ｓ＝（Ｖ_ＤＤ／２）Ｃ_Ｓ／（Ｃ_Ｄ＋Ｃ_Ｓ）である。同様にＤＬ_１にもＣ_Ｓ１の記憶情報に応じた出力信号が現れる。このように、ＤＬ_０とＤＬ_１に読み出されたＶ_ＤＤ／２を基準にした正負の信号電圧は、周知のように、プリチャージ電圧Ｖ_ＤＤ／２を参照電圧として動作する差動センスアンプ（データ線に接続されているが、周知なので、図中では省略）で弁別・増幅される。尚、列選択用ＭＯＳＴ（たとえばＭ_０２）がデータ線に直接接続されずに、行線用ＭＯＳＴ（たとえばＭ_０１）を介してキャパシタ（Ｃ_Ｓ０）に接続されているのは、データ線の容量を増やさないためである。さもないと、列選択時に列に接続されるすべてのセル内の列選択用ＭＯＳＴがオンになって、それらＭＯＳＴのゲート容量が元のデータ線容量に加算され読み出し信号電圧は減少する。尚、このような２次元選択方式は、図３の２−Ｔセルにも適用できることは言うまでもない。この場合には、たとえば、図４ＢのＭ_０１、Ｍ_０２、Ｃ_Ｓ０とデータ線ＤＬ_０で構成されたメモリセルと、Ｍ_１１、Ｍ_１２、Ｃ_Ｓ１とデータ線ＤＬ_１で構成されたメモリセルが差動動作することになり、したがって、ＤＬ_０とＤＬ_１は対線を構成する。もちろん隣接するメモリセルとデータ線は共有できるのでデータ線ピッチは軽減される。

周辺回路用のＭＯＳＴ、あるいは一般の論理回路用のＭＯＳＴとしては、後述するように、必要に応じて、メモリセル内のＭＯＳＴと同様なＦＤ型のＦｉｎＦＥＴも使えるし、ＰＤ型のＦｉｎＦＥＴも使える。ＰＤ型にすることによってＭＯＳＴの面積が多少増えても、論理回路部の面積は配線が支配的なので、チップ全体の面積にはほとんど影響を与えないので、以下に述べるＰＤ型の利点を積極的に活用することもできる。すなわち、ＰＤ型にすると、ＦｉｎＦＥＴのチャンネル（ＣＨ）部の電圧を共通基板に加えられた電圧Ｖ_ＢＢで制御できるようになるので、チップ内のすべてのＰＤ型ＦｉｎＦＥＴのＶ_Ｔを一律に変えることができる。したがって、ＦｉｎＦＥＴのＶ_Ｔの平均値がチップ間でばらつき、その結果、性能がチップ間でばらついても、チップのＶ_ＢＢを変えることでそのばらつきを補償できるようになる。さらに、特定のＦｉｎＦＥＴのＣＨ部の濃度Ｎ_ｓｕｂを選択的に変えてそのＶ_Ｔの値を変えることもできるので、複数の異なるＶ_Ｔを持つＰＤ型ＦｉｎＦＥＴが実現できる。しかし、より大きなＶ_Ｔにし、しかもより濃いＮ_ｓｕｂにすると、σ（Ｖ_Ｔ）は大きくなるが、その分だけ該ＰＤ型ＦｉｎＦＥＴの動作電圧Ｖ_ＤＤを、より正確にはそのゲート電圧を高くすれば、大きくなったσ（Ｖ_Ｔ）を補償できる。結局、チップは、低いＶ_ＤＤで動作する小さなＶ_Ｔ（たとえば０Ｖ）を持つ複数のＰＤ型ＦｉｎＦＥＴと、高いＶ_ＤＤで動作する大きなＶ_Ｔ（たとえば０．３Ｖ）を持つ複数のＰＤ型ＦｉｎＦＥＴを含むことになる。

尚、フィンの他の構造としては、図５がある。図４の実施例の場合、例えばフィンＭ１２および、Ｍ２２らは電気的には分離されておらず、共通のＦｉｎチャンネル４の側壁に形成されている。そのため、フィンＭ１２、Ｍ２２を各々独立に動作させようとした場合、両側のＭＯＳＦＥＴ間で電気的干渉が発生する可能性がある。図５の実施例は、この両側のＭＯＳＦＥＴの干渉の問題の抑制を目的に考えられた発明である。図中の７は、フィンを電気的に分離するための分離層である。この分離層は、例えば非特許文献２に開示されているプロセスを用いることで、容易に形成可能である。その際、非特許文献２に示されているハードマスクプロセスを採用することで、メモリセル面積を増大させることなく、分離層を形成することができる。このように、分離層７を形成することで、図４に示したＤＲＡＭメモリセルの更なる安定動作が期待できる。

尚、図５Ｂでは、分離層７をフィン間に埋め込んでいるが、分離層７の代わりに、ゲート絶縁膜およびゲート電極ＰＬを埋め込んだ構造にして、それを干渉の問題のない図３の実施例に適用することもできる。こうすることで、更に面積効率を高めることが出来、結局フィンの両側に２個形成していたＦＤ型のＦｉｎＦＥＴを４個にすることが出来るようになる。すなわち、実効的なＷ長をほぼ２倍程度に大きくすることが出来るようになるため、上述したごとく更に、σ（Ｖ_Ｔ）を小さくすることが出来る。またキャパシタの表面積もその分だけ大きくなりキャパシタンスを大きくできるので、より安定なメモリ動作が可能となる。あるいは一定のＷ長と一定のキャパシタンスの条件のもとでは、フィンの高さをその分だけ低くできるようになるので、製造はより簡単になる。必要に応じて、このような分離層７の代わりにゲート絶縁膜およびゲート電極ＰＬを埋め込んだ構造をキャパシタだけに適用することもできる。キャパシタに蓄えられている情報電荷をデータ線に読み出すときに、メモリセル内のＦｉｎＦＥＴのゲート容量が大きいほど、それがデータ線容量に加算されるのでデータ線に読み出される信号電圧は小さくなる。しかし、このような不具合は、ＦｉｎＦＥＴのＷ長を長くすることなく、キャパシタの表面積を大きくすることで裂けられるからである。このような面積効率を向上させたＦｉｎＦＥＴ構造は、メモリセル以外にも、通常の論理回路部のトランジスタに使うこともできる。さらには、このような立体キャパシタを、チップ内の電源電圧の変動を抑制するためのバイパスキャパシタとして使うこともできる。

図６は、本発明のＰＤ型ＦｉｎＦＥＴを適用した新たなダイナミック型インバータで、２種のＶ_Ｔ（小さなしきい電圧Ｖ_ＴＬ、大きなしきい電圧Ｖ_ＴＨ）と２種のＶ_ＤＤ（低い電圧Ｖ_ＤＬ、高い電圧Ｖ_ＤＨ）で動作する回路例である。しきい電圧の大小はイオン打ち込みで個々のＦｉｎＦＥＴのＮ_ｓｕｂを変えて行っている。Ｍ_１は、０Ｖかあるいは低電圧Ｖ_ＤＬの入力ＩＮの論理レベルを検出するｎチャンネルＭＯＳＴで、そのしきい電圧はＶ_ＴＬである。Ｍ_１のソースには、インバータＩＮＶによってＶ_ＤＨかあるいは０Ｖに反転した信号／ＩＮが入力する。Ｍ_２は、ノードＮを高電圧Ｖ_ＤＨにプリチャージするｐチャンネルＭＯＳＴで、そのしきい電圧はＶ_ＴＨである。また、Ｍ_３とＭ_４は、それぞれしきい電圧がＶ_ＴＬとＶ_ＴＨのｐチャンネルとｎチャンネルのＭＯＳＴで、低電圧Ｖ_ＤＬで動作するＣＭＯＳインバータを構成する。ここでＶ_ＴＬ＝０Ｖ、Ｖ_ＴＨ＝０．３Ｖ、またＶ_ＤＬ＝０．３Ｖ、Ｖ_ＤＨ＝０．６Ｖと仮定しよう。Ｖ_ＴＨを０．３Ｖに選んだ理由は、この程度のＶ_ＴならＭＯＳＴのサブスレッショルド・リーク電流をなんとか許容できる程度に抑えられるからである。この回路の動作は以下の通りである。待機時には、Ｖ_ＤＨから０Ｖに変化するプリチャージ信号ＰによってＭ_２はオンとなって、ノードＮはＶ_ＤＨにプリチャージされる。したがってＭ_４は、大きなＶ_ＴＨを持っていてもオンとなって出力ＯＵＴは０Ｖになる。この時Ｍ_３はオフである。Ｍ_３のＶ_Ｔは０Ｖでも、Ｍ_３のソースはＶ_ＤＬ、そのゲート電圧はＶ_ＤＨなので、Ｍ_３のゲートとソース間には０．３Ｖの逆バイアスが加わるからである。また待機時には、常に入力ＩＮは０Ｖ、／ＩＮはＶ_ＤＨなので、０．６Ｖの十分な逆バイアスが加わるからＭ_１は十分カットオフとなる。動作時には、Ｍ_２がオフになってから入力ＩＮの論理状態が定まる。もしＩＮが０Ｖのままなら、／ＩＮはＶ_ＤＨでＭ_１はオフのままなので回路全体の電圧状態は待機時と同じである。もしＩＮがＶ_ＤＬであれば、／ＩＮは０ＶなのでＭ_１はオンとなりノードＮは０Ｖに放電される。したがって、Ｍ_３はオンとなり、出力はＶ_ＤＬに充電される。

Ｍ_１とＭ_３は小さなＶ_Ｔなので、本来低電圧動作に適するが、σ（Ｖ_Ｔ）は小さくなるので速度ばらつきは少なく、さらに低電圧動作に適するようになる。また、このインバータＩＮＶの負荷は小さく、したがってインバータを構成するＭＯＳＴは十分小さいので、このインバータ内に流れるリーク電流は小さいが、それでもリーク電流がより小さくなるように、インバータ内のｐＭＯＳＴ（Ｍ_６）のしきい電圧を大きく選ぶ必要がある。ＩＮがＶ_ＤＬの場合に、このｐＭＯＳＴにはよりリーク電流が流れやすい電圧条件になるからである。したがって、そのしきい電圧をＶ_ＴＨあるいはそれ以上に設定し、ｎＭＯＳＴ（Ｍ_５）のしきい電圧をＶ_ＴＬに設定すれば、ＩＮが０ＶあるいはＶ_ＤＬでも、インバータＩＮＶは少ないリーク電流で広い電圧マージンで論理動作をするようになる。尚、本実施例は、大きな負荷容量を低い電圧Ｖ_ＤＬで駆動できるので消費電力は低くなる利点がある。また、ＩＮは常に０ＶかＶ_ＤＬの値をとるが、／ＩＮは０ＶかＶ_ＤＬの値をとることもできる。こうすることにより、待機時にＭ_１のゲートとソース間に加わる逆バイアスは、上記のＶ_ＤＨからＶ_ＤＬと小さくなるので、Ｍ_１は十分にカットオフされにくくなり、リーク電流はより大きくなる欠点があるが、インバータＩＮＶが不要になる利点がある。

図７は、上述のように、２種のＶ_Ｔと２種のＶ_ＤＤで動作する新たなセルフリセット型インバータに本発明のＰＤ型ＦｉｎＦＥＴを適用した例である。前述のように、Ｖ_ＤＬ＝０．３Ｖ、Ｖ_ＤＨ＝０．６Ｖ、Ｍ_１とＭ_２のＶ_Ｔを０Ｖ、インバータ群のＭＯＳＴのＶ_Ｔを０．３Ｖ、その動作電圧をＶ_ＤＨと仮定しよう。Ｍ_１は低電圧（Ｖ_ＤＬ）振幅で動作し、入力ＩＮが０ＶならＭ_１はオフなので出力ＯＵＴは前の状態を保持するが、入力がＶ_ＤＬならＯＵＴは０Ｖに放電する。放電すると、偶数段のインバータ（よく知られた通常のＣＭＯＳインバータ）は遅延素子として働くので、その遅延時間（τ）後にドライバＭ_２のゲートは０Ｖになり、Ｍ_２はオンになり出力ＯＵＴをＶ_ＤＬまで充電する。その後、τだけ遅れてＭ_２のゲートは高電圧Ｖ_ＤＨに充電されるので自動的にＭ_２はオフになる。ここで、Ｍ_２のゲートが０Ｖになる前に入力ＩＮを０Ｖにすれば、Ｍ_１とＭ_２がレシオ動作をすることなくダイナミック動作をする。したがって、ＯＵＴにはパルス幅τで振幅Ｖ_ＤＬの負方向に変わるパルスが得られる。本回路にはサブスレッショルド（リーク）電流はほとんど流れない。前述したように、Ｍ_１とＭ_２は、それらがオフになるべき時間帯ではカットオフになるからである。ただし、ＯＵＴがＶ_ＤＬの期間中に偶数段のインバータの初段インバータのｐチャンネルＭＯＳＴにリーク電流が流れるが、その値は小さい。該ＭＯＳＴのゲートはＶ_ＤＬでソースはＶ_ＤＨなので、そのゲートとソース間には該ＭＯＳＴのＶ_Ｔに等しい電圧（Ｖ_ＤＨ−Ｖ_ＤＬ＝０．３Ｖ）が加わるだけで、また周知のように、遅延素子の初段のＭＯＳＴチャンネル幅は最小化できるからである。尚、図７の実施例と同様に、インバータＩＮＶをＩＮと／ＩＮの間に挿入することにより／ＩＮの論理レベルをＶ_ＤＨの振幅に変更することもできる。

以上の実施例では、チップ内には複数種類のフィン幅と複数種類のフィンの高さを持つＦｉｎＦＥＴを設けることを前提としている。前述したように、ＦＤ型とＰＤ型が混在する限り、フィン幅が異なるのは当然であるが、チップ内に高さの異なるＦｉｎＦＥＴを設けると、ＰＤ型であれＦＤ型であれ、ＦｉｎＦＥＴ特有の以下の問題が解決できる。すなわちＷの大きなＦｉｎＦＥＴを使うと、そのフィンで得られるＷ以下のチャンネル幅を持つＭＯＳＴは作れない、またそのＷを持つ１個のＭＯＳＴを整数倍並列に接続したチャンネル幅のＭＯＳＴしか作れないことが問題である。この問題はフィンの高さの異なる複数のＦｉｎＦＥＴを設けることで解決される。たとえば、図８には、フィンの両側面と上面で１個のＭＯＳＴを形成した高さの異なる２個のＰＤ型ＦｉｎＦＥＴを概念的に例示してあるが、それらを並列接続すれば、かなりの種類のＷを持つＭＯＳＴが得られる。また任意に直列接続すれば、実効的にＷの小さなＭＯＳＴが得られる。さらに並列接続と直列接続を組み合わせれば、あるいはさらに多くの高さの異なるフィンを設ければ、ほとんど任意のＷを持つＭＯＳＴが得られる。尚、図中１、２、３は、それぞれゲート酸化膜、ＳＴＩ、ならびに酸化膜である。また４は低濃度のボロンがドープされているｐ層（前述のＣＨ部）である。ここで、４の領域は、イオン注入法を用い、所望の深さにイオンをドープしてウェル層（ｐ−ｓｕｂ）を形成することで実現される。図８Ｂのように、Ｆｉｎの高さが異なる場合、Ｆｉｎ形成後にイオン注入を行うと、Ｆｉｎ高さの違いのために、形成されるｐ−ｓｕｂ領域の深さも異なってしまう。しかし、Ｆｉｎを形成する前、すなわちＦｉｎ高さに違いが生じる前に、イオン注入を用いて、ｐ−ｓｕｂ領域を形成することで、Ｆｉｎ高さが違っていても、同じ深さのｐ−ｓｕｂ領域が実現できる。

以上本発明者によってなされた発明を実施形態に基づいて具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。

本発明の部分比例縮小則を適用したＦｉｎＦＥＴ構造を、従来の比例縮小側を適用した平面型ＭＯＳＴ（図中の平面型）と比較した図であり、右図のＦｉｎＦＥＴ構造のＬとＷに対して２種類の縮小則を例示する図である。 本発明の効果の一例を示す図である 本発明の縮小則の効果を例示する図である。 フィン構造をＤＲＡＭセルへ適用した実施例の平面図である。 図３Ａのメモリセルの回路図である。 図３ＡにおけるＡＡ’の断面図である。 図３ＡにおけるＢＢ’の断面図である。 本発明をＤＲＡＭへ適用した実施例を示す図である。 図４Ａの回路図である。 図４ＡにおけるＡＡ’の断面図である。 図４ＡにおけるＢＢ’の断面図である。 本発明をＤＲＡＭへ適用した実施例を示す図である。 図５ＡにおけるＡＡ’の断面図である。 図５ＡにおけるＢＢ’の断面図である。 大きなＶ_ＴのＭＯＳＴと小さなＶ_ＴのＭＯＳＴから成る新たなインバータに本発明のＭＯＳＴを適用した回路例を示す図である。 大きなＶ_ＴのＭＯＳＴと小さなＶ_ＴのＭＯＳＴから成る新たなセルフリセット型インバータに本発明のＭＯＳＴを適用した回路例を示す図である。 本発明を適用した高さの異なる２個の部分空乏層型ＦｉｎＦＥＴの平面図である。 図８ＡにおけるＡＡ’の断面図である。 従来の比例縮小則が適用された平面型ＭＯＳＴとＦｉｎＦＥＴの鳥瞰図である。

符号の説明

Ｄ：ドレイン、Ｇ：ゲート、Ｓ：ソース、Ｗ：ゲート幅、Ｌ：ゲート長、ＣＨ：チャンネル領域、ｐ−ｓｕｂ：ｐ型半導体基板、ＰＬ：プレート、ＣＴ：コンタクト、ＤＬ，／ＤＬ：データ線対、ＷＬ：ワード線（行選択線）、Ｃ_Ｓ：ＭＯＳキャパシタ、ＹＳ：列線、Ｍ：ＭＯＳトランジスタ、ＩＮ：入力、ＯＵＴ：出力、ＩＮＶ：インバータ、Ｖ_ＴＨ、Ｖ_ＴＬ：しきい電圧、Ｖ_ＤＨ：高電圧、Ｖ_ＤＬ：低電圧、１：ゲート酸化膜、２：絶縁膜、３：絶縁膜、４：チャンネル領域、５：ｎ^＋拡散層、６：絶縁膜。

Claims (20)

1. シリコンのフィンの側面に形成されたＭＯＳトランジスタであって、該フィンの幅に対する高さの比が微細化の世代とともに大きくなることを特長とする半導体装置。
2. シリコンのフィンの側面に形成されたＭＯＳトランジスタの複数から成り、該フィンの高さが異なることを特長とする半導体装置。
3. １個のＭＯＳトランジスタは、フィンの高さの異なる複数のＭＯＳトランジスタの並列接続あるいは直列接続で構成されることを特長とする請求項２の半導体装置。
4. シリコンのフィンの側面に形成されたＭＯＳトランジスタの複数から成り、該フィンの幅が異なることを特長とする半導体装置。
5. シリコンのフィンの側面に形成されたＭＯＳトランジスタの複数から成り、該フィンの幅に対する高さの比が異なることを特長とする半導体装置。
6. ＭＯＳトランジスタとＭＯＳキャパシタはシリコンのフィンの側面に形成されたことを特長とする半導体装置。
7. メモリセルのそれぞれは、少なくても１個のＭＯＳトランジスタと少なくても１個のＭＯＳキャパシタを含むことを特長とする請求項６の半導体装置。
8. メモリセルのそれぞれは、少なくても１個のＭＯＳトランジスタと少なくても１個のＭＯＳキャパシタから構成される回路の１対からなることを特長とする請求項７の半導体記憶装置。
9. メモリセルアレーを構成する行線と列線の交点にメモリセルが接続され、該メモリセルは２個のＭＯＳトランジスタと１個の情報電荷を蓄えるキャパシタからなり、該２個のトランジスタの一方は行線で制御され、他の一方は列線で制御され、行線と列線のそれぞれにパルス電圧が印加されることによって該メモリセルが選択されてデータ線と信号の授受を行うことを特長とする半導体記憶装置。
10. メモリセルアレー内において、行線方向の隣接したメモリセルとでデータ線を共用し、列線方向の他の隣接するメモリセルとで列選択線を共用することを特長とする請求項９の半導体装置。
11. 列選択線は二つのフィンの間に埋め込まれていることを特長とする請求項１０の半導体記憶装置。
12. シリコンのフィンの側面に形成されたＭＯＳトランジスタの複数から成り、該ＭＯＳトランジスタのそれぞれは完全空乏層型ＭＯＳトランジスタあるいは部分空乏層型ＭＯＳトランジスタであることを特長とする半導体装置。
13. メモリセル内のＭＯＳトランジスタは完全空乏層型であることを特長とする請求項１２の半導体装置。
14. メモリセル内のＭＯＳトランジスタおよび情報電荷を蓄えるキャパシタの少なくても一方が分離層で分離されていることを特長とする請求項１２の半導体装置。
15. 異なるしきい電圧を持つ複数のＭＯＳトランジスタを含み、しきい電圧の小さな該ＭＯＳトランジスタは完全空乏層型であり、しきい電圧の大きな該ＭＯＳトランジスタは部分空乏層型であることを特長とする半導体装置。
16. 該ＭＯＳトランジスタはシリコンのフィンの側面に形成されたことを特長とする請求項１５の半導体装置。
17. しきい電圧の小さい第１のＭＯＳトランジスタの非活性時には、しきい電圧の大きい第２のＭＯＳトランジスタを介して該第１のＭＯＳトランジスタのゲートとソース間を逆バイアス状態にし、活性時には該ゲートとソース間を順バイアス状態にする回路を具備したことを特長とする請求項１５又は１６の半導体装置。
18. 部分空乏層型ＭＯＳトランジスタの基板電圧は固定電圧であることを特長とする請求項１５の半導体装置。
19. 複数の該ＭＯＳトランジスタの基板のそれぞれは共通基板に接続されていることを特長とする請求項１から１８のいずれか１項の半導体装置。
20. 大きな電圧で動作する偶数段のＣＭＯＳインバータの出力をゲート入力とする小さな電圧で動作するＭＯＳトンジスタがあり、該ＭＯＳトランジスタは、該ＭＯＳトランジスタのゲートとソースが逆バイアスされることによって非導通になる回路を具備したことを特長とする半導体装置。

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