[go: up one dir, main page]

TWI386950B - 記憶體系統 - Google Patents

記憶體系統 Download PDF

Info

Publication number
TWI386950B
TWI386950B TW097110051A TW97110051A TWI386950B TW I386950 B TWI386950 B TW I386950B TW 097110051 A TW097110051 A TW 097110051A TW 97110051 A TW97110051 A TW 97110051A TW I386950 B TWI386950 B TW I386950B
Authority
TW
Taiwan
Prior art keywords
voltage
source
memory unit
driving circuit
signal
Prior art date
Application number
TW097110051A
Other languages
English (en)
Other versions
TW200941497A (en
Inventor
Jui Lung Chen
Yi Hsun Chung
Chia Chiuan Chang
Wei Shung Chen
Original Assignee
Vanguard Int Semiconduct Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Vanguard Int Semiconduct Corp filed Critical Vanguard Int Semiconduct Corp
Priority to TW097110051A priority Critical patent/TWI386950B/zh
Priority to US12/191,116 priority patent/US7706203B2/en
Publication of TW200941497A publication Critical patent/TW200941497A/zh
Application granted granted Critical
Publication of TWI386950B publication Critical patent/TWI386950B/zh

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
    • G11C11/413—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction
    • G11C11/417—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction for memory cells of the field-effect type
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
    • G11C5/147—Voltage reference generators, voltage or current regulators; Internally lowered supply levels; Compensation for voltage drops
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/08—Word line control circuits, e.g. drivers, boosters, pull-up circuits, pull-down circuits, precharging circuits, for word lines

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Static Random-Access Memory (AREA)

Description

記憶體系統
本發明係有關於一種具有單一位元線之記憶體單元，特別是有關於一種記憶體單元接收可變電壓源以避免資料寫入錯誤。
第1圖係顯示傳統具有五電晶體之靜態隨機存取記憶體(Static Random Access Memory,SRAM)100。開關101為N型金氧半導體電晶體，N型金氧半導體電晶體101根據字元線信號WL導通或不導通以傳送位元線信號BL至記憶單元110，記憶單元110是一閂鎖電路有兩反相器交叉耦接所組成的，第一反相器包括N型金氧半導體電晶體102和P型金氧半導體電晶體104，第二反相器包括N型金氧半導體電晶體103和P型金氧半導體電晶體105，節點B和C互為反相以儲存數位資料。
當記憶體100寫入資料1時，位元線信號BL之電位會拉到電位Vdd ，字元線信號WL導通N型金氧半導體電晶體101，因此節點B為高電位而節點C為低電位。當記憶體100寫入資料0時，位元線BL之電位會拉低到電位GND，字元線信號WL導通N型金氧半導體電晶體101，因此節點B為低電位而節點C為高電位。
當記憶單元110儲存資料為1被讀取時，會預先充電 位元線至電位Vdd ，再藉由字元線信號WL導通N型金氧半導體電晶體101，接下來，系統會偵測位元線之電位，由於節點B為高電位，位元線之電位不會被拉低，所以系統得知儲存在記憶單元110之資料為1。
當記憶單元110儲存資料為0被讀取時，會預先充電位元線至電位Vdd ，再藉由字元線信號WL導通N型金氧半導體電晶體101，接下來，系統會偵測位元線之電位，由於節點C為高電位，位元線BL之電位會被拉低，所以系統得知儲存在記憶單元110之資料為0。
由於記憶體100受限只有一條位元線，當記憶單元110已經儲存資料1(也就是節點B為高電位)時，記憶單元110再寫入高電位時便無法將正確的電位寫入記憶單元110，傳統方法是將調整電晶體102、103、104或105之beta ratio，然而，上述方法會造成記憶單元110穩定度不足，本發明即是要解決上述記憶單元110再寫入高電位之問題。
有鑑於此，本發明提供一種靜態隨機存取記憶體系統。靜態隨機存取記憶體系統包括至少一記憶單元和一源極電源驅動電路。記憶單元耦接於一源極電壓和一接地電壓之間並藉由一字元線信號和一位元線信號存取一數位資料。源極電源驅動電路提供源極電壓給記憶單元，當記憶單元為一讀取狀態時，源極電壓為第一電源電壓，當記憶 單元為一寫入狀態時，源極電壓為一第二電源電壓，其中第二電源電壓為第一電源電壓減少一特定電壓以避免記憶單元再次寫入數位資料時發生寫入錯誤。
為讓本發明之上述和其他目的、特徵、和優點能更明顯易懂，下文特舉出較佳實施例，並配合所附圖式，作詳細說明如下：由於記憶體100受限只有一條位元線，當記憶單元110已經儲存資料1(也就是節點B為高電位)時，記憶單元110再寫入高電位時會發生寫入錯誤。而N型金氧半導體電晶體(NMOS電晶體)源極和汲極之電位差為VTN ，當記憶單元110再寫入高電位時，位元線之電位為Vdd ，節點B之電位即為Vdd -VTN ，因此N型金氧半導體電晶體103無法完全導通，而N型金氧半導體電晶體102關閉不足，因此記憶體100無法將正確的電位儲存在節點B和C，造成記憶單元110再寫入高電位時，容易發生再寫入錯誤。
第2圖係顯示根據本發明一實施例之源極電源驅動電路200。源極電源驅動電路200可以提供不同源極電壓SL給記憶單元110，請同時參考第1圖，當記憶單元110在寫入狀態時，源極電源驅動電路200可以提供電壓Vdd -VTN ，因此記憶單元110之電晶體103不會導通不足造成寫入錯誤，當記憶單元110在讀取狀態時，源極電源驅動電路200可以提供電壓Vdd ，使記憶單元110藉由N型 金氧半導體電晶體101和位元線正常被讀取。
源極電源驅動電路200根據寫入致能信號WEB、字元線信號WLB1和WLB2之電位決定節點A和源極電壓SL之電位，當記憶單元在寫入狀態時，節點A電位為高電位，而源極電壓SL為Vdd -VTN ，當記憶單元在讀取狀態時，節點A電位為低電位，而源極電壓SL為Vdd 。如以下第1表所示：
源極電源驅動電路200包括控制電路210、CMOS反相器220和N型金氧半導體電晶體201，控制電路210會根據寫入致能信號WEB、字元線信號WLB1和WLB2之電位決定節點A之電位和源極電壓SL之電位，使記憶單元110在寫入時接收到較低電源電壓以避免寫入錯誤。其中寫入致能信號WEB、字元線信號WLB1或WLB2之電位為0時，對應記憶單元為寫入狀態，當寫入致能信號WEB、字元線信號WLB1或WLB2之電位為1時，對應記憶單元為讀取狀態，字元線信號WLB1和WLB2分別對應不同記憶單元列或行。
第3圖係顯示根據本發明一實施例之記憶體系統300之佈局圖，記憶體系統300只顯示六個記憶單元，然而，記憶體系統300並不侷限只具有六個記憶單元，字元線驅動電路310和320分別傳送字元線信號WL1和WL2至對應記憶單元列，如第3圖所示，字元線信號WL1和WL2分別經由反相器331和332產生字元線信號WLB1和WLB2傳送到源極電源驅動電路200，所以源極電源驅動電路200可以提供兩不同記憶單元列之源極電壓SL。
第4圖係顯示根據本發明另一實施例之源極電源驅動電路400。源極電源驅動電路400可以提供不同源極電壓SL給記憶單元110，當記憶單元110在寫入狀態時，源極電源驅動電路400可以提供電壓Vdd -VTN ，因此記憶單元110之電晶體103不會導通不足造成寫入錯誤，當記憶單元110在讀取狀態時，源極電源驅動電路400可以提供電壓Vdd ，使記憶單元110藉由N型金氧半導體電晶體101和位元線BL正常被讀取。
源極電源驅動電路400根據寫入致能信號WEB和位元線列控制信號COLB之電位決定節點A和源極電壓SL之電位，當記憶單元在寫入狀態時，節點A電位為高電位，而源極電壓SL為Vdd -VTN ，當記憶單元在讀取狀態時，節點A電位為低電位，而源極電壓SL為Vdd 。如以下第2表所示：第2表
源極電源驅動電路400包括控制電路(反相或邏輯閘，NOR Gate)410、CMOS反相器420和N型金氧半導體電晶體401，控制電路410會根據寫入致能信號WEB和位元線列控制信號COLB之電位決定節點A之電位和源極電壓SL之電位，使記憶單元110在寫入時接收到較低電源電壓以避免寫入錯誤。其中寫入致能信號WEB和位元線列控制信號COLB之電位為0時，對應記憶單元為寫入狀態，當寫入致能信號WEB之電位為1時，對應記憶單元為讀取狀態。
第5圖係顯示根據本發明另一實施例之記憶體系統500之佈局圖，記憶體系統500只顯示六個記憶單元，然而，記憶體系統500並不侷限只具有六個記憶單元，字元線驅動電路510和520分別傳送字元線信號WL1和WL2至對應記憶單元行，如第5圖所示，位元線列控制信號COLB1和COLB2分別傳送到源極電源驅動電路200-1和200-2，源極電源驅動電路200-1和200-2分別提供不同記憶單元列之源極電壓SL。
關於第3圖和第5圖之記憶體系統，由於記憶體系統300在Y方向(垂直方向)之長度較短，記憶體系統300可以應用在一些特定佈局需求上，而記憶體系統500佈局 面積較小，記憶體系統500可以減少晶片使用面積以降低成本。
本發明雖以較佳實施例揭露如上，然其並非用以限定本發明的範圍，任何熟習此項技藝者，在不脫離本發明之精神和範圍內，當可做些許的更動與潤飾，因此本發明之保護範圍當視後附之申請專利範圍所界定者為準。
100‧‧‧5T cells之靜態隨機存取記憶體
101、102、103、201、202、401、402‧‧‧N型金氧半導體電晶體
104、105、203、403‧‧‧P型金氧半導體電晶體
110‧‧‧記憶單元
200、200-1、200-2、400‧‧‧源極電源驅動電路
210、410‧‧‧控制電路
220、420‧‧‧CMOS反相器
300、500‧‧‧記憶體系統之佈局圖
310、320、510、520‧‧‧字元線驅動電路
331、332‧‧‧反相器
A、B、C‧‧‧節點
BL‧‧‧位元線信號
COLB、COLB1、COLB2‧‧‧位元線列控制信號
GND、Vdd‧‧‧電壓
WL、WLB1、WLB2‧‧‧字元線信號
WEB‧‧‧寫入致能信號
SL‧‧‧源極電壓
第1圖係顯示具有五電晶體之靜態隨機存取記憶體；第2圖係顯示根據本發明一實施例之源極電源驅動電路；第3圖係顯示根據本發明一實施例之記憶體系統之佈局圖；第4圖係顯示根據本發明另一實施例之源極電源驅動電路；以及第5圖係顯示根據本發明另一實施例之記憶體系統之佈局圖。
201、202‧‧‧N型金氧半導體電晶體
203‧‧‧P型金氧半導體電晶體
200‧‧‧源極電源驅動電路
210‧‧‧控制電路
220‧‧‧CMOS反相器
A‧‧‧節點
GND、Vdd‧‧‧電壓
WLB1、WLB2‧‧‧字元線信號
WEB‧‧‧寫入致能信號
SL‧‧‧源極電壓

Claims (11)

  1. 一種記憶體系統，包括：至少一記憶單元，耦接於一源極電壓和一接地電壓之間，並藉由一字元線信號和一位元線信號存取一數位資料；以及一源極電源驅動電路，提供上述源極電壓給上述記憶單元，當上述記憶單元為一讀取狀態時，上述源極電壓為一第一電源電壓，當上述記憶單元為一寫入狀態時，上述源極電壓為一第二電源電壓，其中上述第二電源電壓為上述第一電源電壓減少一特定電壓以避免上述記憶單元再次寫入上述數位資料時發生寫入錯誤，其中上述源極電源驅動電路於一驅動電路輸出端輸出上述源極電壓，並且上述源極電源驅動電路包括：一控制電路，當上述記憶單元為上述讀取狀態時，上述控制電路於一輸出埠輸出一低電位信號，當上述記憶單元為上述寫入狀態時，上述控制電路於上述輸出埠輸出一高電位信號；一反相器，耦接上述控制電路之上述輸出埠以及耦接於上述第一電源電壓和上述接地電壓之間，當上述控制電路輸出上述低電位信號時，上述反相器輸出上述第一電源電壓至上述驅動電路輸出端；以及一第一N型金氧半導體電晶體，具有一第一源極耦接上述第一電源電壓、一第一閘極耦接上述第一電源電壓和上述第一源極以及一第一汲極耦接上述驅動電路輸出端； 其中當上述控制電路輸出上述高電位信號時，上述第一N型金氧半導體電晶體輸出上述第二電源電壓至上述驅動電路輸出端。
  2. 如申請專利範圍第1項所述之記憶體系統，其中上控制電路根據一寫入致能信號和至少一字元線信號決定輸出上述高電位信號或上述接地電位信號至上述驅動電路輸出端。
  3. 如申請專利範圍第1項所述之記憶體系統，其中上控制電路根據一寫入致能信號和至少一位元線列控制信號決定輸出上述高電位信號或上述接地電位信號至上述驅動電路輸出端，上述位元線列控制信號對應上述位元線信號。
  4. 如申請專利範圍第3項所述之記憶體系統，其中上控制電路為一反相或邏輯閘，上述反相或邏輯閘根據上述寫入致能信號和上述位元線列控制信號之電位以輸出上述高電位信號或上述低電位信號。
  5. 如申請專利範圍第1項所述之記憶體系統，其中上述特定電壓為上述第一N型金氧半導體電晶體之一臨界電壓。
  6. 如申請專利範圍第1項所述之記憶體系統，其中上述反相器包括：一第二N型金氧半導體電晶體，具有一第二汲極耦接上述驅動電路輸出端、一第二源極耦接上述接地電源和一第二閘極耦接上述控制電路之上述輸出埠；以及一P型金氧半導體電晶體，具有一第三汲極耦接上述 驅動電路輸出端、一第三源極耦接上述第一電源電壓和一第三閘極耦接上述控制電路之上述輸出埠。
  7. 如申請專利範圍第1項所述之記憶體系統，其中上述記憶單元為一具有五電晶體之靜態隨機存取記憶單元。
  8. 如申請專利範圍第1項所述之記憶體系統，其中上述記憶單元包括：一閂鎖電路，包括一第一反相器和一第二反相器交叉耦接以儲存上述數位資料，並藉由一輸入端存取上述數位資料；以及一開關，根據上述字元線信號之電位導通上述位元線信號至上述閂鎖電路以存取上述數位資料。
  9. 如申請專利範圍第1項所述之記憶體系統，更包括一字元線驅動電路，其中上述字元線驅動電路、上述記憶單元和上述源極電源驅動電路沿著X方向設置以減少上述記憶體系統Y方向之長度。
  10. 一種記憶體系統，包括：至少一記憶單元，耦接於一源極電壓和一接地電壓之間，並藉由一字元線信號和一位元線信號存取一數位資料；以及一源極電源驅動電路，提供上述源極電壓給上述記憶單元，當上述記憶單元為一讀取狀態時，上述源極電壓為一第一電源電壓，當上述記憶單元為一寫入狀態時，上述源極電壓為一第二電源電壓，其中上述第二電源電壓為上述第一電源電壓減少一特定電壓以避免上述記憶單元再次 寫入上述數位資料時發生寫入錯誤，其中上述源極電源驅動電路於一驅動電路輸出端輸出上述源極電壓，上述源極電源驅動電路包括：一控制電路，當上述記憶單元為上述讀取狀態時，上述控制電路於一輸出埠輸出一低電位信號，當上述記憶單元為上述寫入狀態時，上述控制電路於上述輸出埠輸出一高電位信號；一反相器，耦接上述控制電路之上述輸出埠以及耦接於上述第一電源電壓和上述接地電壓之間，當上述控制電路輸出上述低電位信號時，上述反相器輸出上述第一電源電壓至上述驅動電路輸出端；以及一第一N型金氧半導體電晶體，具有一第一源極耦接上述第一電源電壓、一第一閘極耦接上述第一電源電壓和上述第一源極以及一第一汲極耦接上述驅動電路輸出端，當上述控制電路輸出上述高電位信號時，上述第一N型金氧半導體電晶體輸出上述第二電源電壓至上述驅動電路輸出端；其中上控制電路是根據一寫入致能信號和至少一字元線信號決定輸出上述高電位信號或上述接地電位信號至上述驅動電路輸出端。
  11. 一種記憶體系統，包括：至少一記憶單元，耦接於一源極電壓和一接地電壓之間，並藉由一字元線信號和一位元線信號存取一數位資料；以及 一源極電源驅動電路，提供上述源極電壓給上述記憶單元，當上述記憶單元為一讀取狀態時，上述源極電壓為一第一電源電壓，當上述記憶單元為一寫入狀態時，上述源極電壓為一第二電源電壓，其中上述第二電源電壓為上述第一電源電壓減少一特定電壓以避免上述記憶單元再次寫入上述數位資料時發生寫入錯誤，其中上述源極電源驅動電路於一驅動電路輸出端輸出上述源極電壓，上述源極電源驅動電路包括：一控制電路，當上述記憶單元為上述讀取狀態時，上述控制電路於一輸出埠輸出一低電位信號，當上述記憶單元為上述寫入狀態時，上述控制電路於上述輸出埠輸出一高電位信號；一反相器，耦接上述控制電路之上述輸出埠以及耦接於上述第一電源電壓和上述接地電壓之間，當上述控制電路輸出上述低電位信號時，上述反相器輸出上述第一電源電壓至上述驅動電路輸出端；以及一第一N型金氧半導體電晶體，具有一第一源極耦接上述第一電源電壓、一第一閘極耦接上述第一電源電壓和上述第一源極以及一第一汲極耦接上述驅動電路輸出端，當上述控制電路輸出上述高電位信號時，上述第一N型金氧半導體電晶體輸出上述第二電源電壓至上述驅動電路輸出端；其中上控制電路是根據一寫入致能信號和至少一位元線列控制信號決定輸出上述高電位信號或上述接地電位信 號至上述驅動電路輸出端，上述位元線列控制信號對應上述位元。
TW097110051A 2008-03-21 2008-03-21 記憶體系統 TWI386950B (zh)

Priority Applications (2)

Application Number Priority Date Filing Date Title
TW097110051A TWI386950B (zh) 2008-03-21 2008-03-21 記憶體系統
US12/191,116 US7706203B2 (en) 2008-03-21 2008-08-13 Memory system

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
TW097110051A TWI386950B (zh) 2008-03-21 2008-03-21 記憶體系統

Publications (2)

Publication Number Publication Date
TW200941497A TW200941497A (en) 2009-10-01
TWI386950B true TWI386950B (zh) 2013-02-21

Family

ID=41088784

Family Applications (1)

Application Number Title Priority Date Filing Date
TW097110051A TWI386950B (zh) 2008-03-21 2008-03-21 記憶體系統

Country Status (2)

Country Link
US (1) US7706203B2 (zh)
TW (1) TWI386950B (zh)

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9875788B2 (en) * 2010-03-25 2018-01-23 Qualcomm Incorporated Low-power 5T SRAM with improved stability and reduced bitcell size
TWI490857B (zh) * 2012-12-27 2015-07-01 修平學校財團法人修平科技大學 靜態隨機存取記憶體
TWI490868B (zh) * 2012-12-27 2015-07-01 修平學校財團法人修平科技大學 ５ｔ靜態隨機存取記憶體
TWI500028B (zh) * 2012-12-27 2015-09-11 Univ Hsiuping Sci & Tech 單埠靜態隨機存取記憶體
TWI556242B (zh) * 2014-10-08 2016-11-01 修平學校財團法人修平科技大學 單埠靜態隨機存取記憶體（八）

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5548146A (en) * 1992-10-29 1996-08-20 Hitachi, Ltd. Nonvolatile memory device having source and drain of memory cells integrally formed with data-source lines
US6191883B1 (en) * 1998-12-30 2001-02-20 Texas Instruments Incorporated Five transistor SRAM cell for small micromirror elements
US6205049B1 (en) * 1999-08-26 2001-03-20 Integrated Device Technology, Inc. Five-transistor SRAM cell
US6635934B2 (en) * 2000-06-05 2003-10-21 Mitsubishi Denki Kabushiki Kaisha Semiconductor integrated circuit device operating with low power consumption
US6657904B2 (en) * 2001-02-19 2003-12-02 Fujitsu Limited Semiconductor device
US20060152965A1 (en) * 2004-12-31 2006-07-13 Stmicroelectronics Pvt.Ltd. Memory with reduced bitline leakage current and method for the same

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5548146A (en) * 1992-10-29 1996-08-20 Hitachi, Ltd. Nonvolatile memory device having source and drain of memory cells integrally formed with data-source lines
US6191883B1 (en) * 1998-12-30 2001-02-20 Texas Instruments Incorporated Five transistor SRAM cell for small micromirror elements
US6205049B1 (en) * 1999-08-26 2001-03-20 Integrated Device Technology, Inc. Five-transistor SRAM cell
US6635934B2 (en) * 2000-06-05 2003-10-21 Mitsubishi Denki Kabushiki Kaisha Semiconductor integrated circuit device operating with low power consumption
US6657904B2 (en) * 2001-02-19 2003-12-02 Fujitsu Limited Semiconductor device
US20060152965A1 (en) * 2004-12-31 2006-07-13 Stmicroelectronics Pvt.Ltd. Memory with reduced bitline leakage current and method for the same

Also Published As

Publication number Publication date
US20090238023A1 (en) 2009-09-24
TW200941497A (en) 2009-10-01
US7706203B2 (en) 2010-04-27

Similar Documents

Publication Publication Date Title
JP6308831B2 (ja) 半導体記憶装置
US11423977B2 (en) Static random access memory with write assist circuit
US7447058B2 (en) Write margin of SRAM cells improved by controlling power supply voltages to the inverters via corresponding bit lines
US8189367B1 (en) Single event upset hardened static random access memory cell
US20190304516A1 (en) Apparatuses and methods for coupling data lines in memory devices
CN101740116A (zh) 8晶体管型低漏电静态随机存取内存单元
CN100593824C (zh) 静态随机存取存储器储存单元阵列和集成电路结构
US12374391B2 (en) Static random access memory with write assist adjustment
TWI386950B (zh) 記憶體系統
EP0987714A2 (en) Apparatus and method for static random access memory array
US8363454B2 (en) SRAM bit cell
US9001571B1 (en) 6T static random access memory cell, array and memory thereof
JP2005285190A (ja) メモリ
US20090213641A1 (en) Memory with active mode back-bias voltage control and method of operating same
US7821817B2 (en) Semiconductor storage device
US7489581B2 (en) Semiconductor memory
US20140029333A1 (en) Five transistor sram cell
JP4130638B2 (ja) 半導体集積回路装置
CN101552035B (zh) 存储器系统
CN108766494A (zh) 一种具有高读噪声容限的sram存储单元电路
US7596040B2 (en) Methods and apparatus for improved write characteristics in a low voltage SRAM
US20190311766A1 (en) Semiconductor device
US9299422B1 (en) 6T static random access memory cell, array and memory thereof
CN112786090B (zh) 储存器写入装置及方法
JP2018092698A (ja) 半導体記憶装置