JPH06237164A

JPH06237164A - 電力低減機構を持つ半導体集積回路とそれを用いた電子装置

Info

Publication number: JPH06237164A
Application number: JP5022392A
Authority: JP
Inventors: Shinji Horiguchi; 真志堀口; Kunio Uchiyama; ▲邦▼男内山; Kiyoo Ito; 清男伊藤; Takeshi Sakata; 健阪田; Masakazu Aoki; 正和青木; Takayuki Kawahara; 尊之河原
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1993-02-10
Filing date: 1993-02-10
Publication date: 1994-08-23

Abstract

(57)【要約】【目的】本発明の目的は、高速・低消費電力の半導体
集積回路ならびにそれを用いた電子装置を提供すること
にある。【構成】ＭＯＳトランジスタ回路（Ｌ）と電源
（Ｖ_CC、Ｖ_SS）との間に大電流と小電流との電流供給を
制御する手段（スイッチＳ_C、Ｓ_S、抵抗Ｒ_C、Ｒ_S）を挿
入する。用途に応じて電流を大小に切換えてＭＯＳトラ
ンジスタ回路（Ｌ）に供給する。用途に応じてこのＭＯ
Ｓトランジスタ回路を用いて電子装置を構成する。【効果】待機時には小電流とし低消費電力性を得て、
動作時には大電流として高速性を得ることができる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は微細ＭＯＳトランジスタ
で構成された半導体集積回路に係り、特に高速・低電力
動作に適した回路、ならびにそれを用いた電子装置に関
する。

【０００２】

【従来の技術】１９８９インターナショナルシンポ
ジウムオンブイ・エル・エス・アイテクノロジ
ー，システムズアンドアプリケーションズ、プロシ
ーディングズオブテクニカルペーパーズ（1989年
5月）第１８８頁から第１９２頁（1989 International
Symposium on VLSI Technology, Systems and Applicat
ions, Proceedings of Technical Papers, pp.188-192
(May 1989)）に述べられているように、ＭＯＳトランジ
スタが微細化されるにつれてその耐圧が低下するため
に、その動作電圧を低くせざるを得ない。特に、電池動
作の携帯用機器などで用いられる半導体装置では、低消
費電力化のために、一層動作電圧が下げられる。

【０００３】この場合に、高速動作を維持するために
は、動作電圧の低下に見合ってＭＯＳトランジスタのし
きい電圧（Ｖ_T）も低下させる必要がある。これは、動
作速度は、ＭＯＳトランジスタの実効ゲート電圧、すな
わち動作電圧からＶ_Tを差し引いた値で支配され、この
値が大きいほど高速だからである。例えば、上記文献に
よれば、チャネル長０．２５μｍで１．５Ｖ動作を行う
トランジスタのしきい電圧の標準値は、０．３５Ｖと予
想される。周知のスケーリング則に従えば、動作電圧を
１Ｖとすれば、しきい電圧の標準値は０．２４Ｖ程度に
なる。しかし、Ｖ_Tを０．４Ｖ程度以下にすると、以下
に述べるように、ＭＯＳトランジスタのサブスレッショ
ルド特性（テーリング特性）によって、トランジスタを
完全にオフすることはもはやできなくなり、直流電流が
流れるという現象が生ずる。したがって、１．５Ｖ以下
の動作では、この電流は実用上大きな問題となる。

【０００４】図４９に示す従来のＣＭＯＳインバータに
ついて説明する。理想的には、入力信号ＩＮが低レベル
（＝Ｖ_SS）の時はＮチャネルＭＯＳトランジスタＭ_Nが
オフ、ＩＮが高レベル（＝Ｖ_CC）の時はＰチャネルＭＯ
ＳトランジスタＭ_Pがオフになり、いずれにしても電流
が流れることはない。しかし、ＭＯＳトランジスタのＶ
_Tが低くなると、サブスレッショルド特性を無視するこ
とができなくなる。

【０００５】図５０に示すように、サブスレッショルド
領域におけるドレイン電流Ｉ_DSは、ゲート・ソース間電
圧Ｖ_GSの指数関数に比例し、次式で表される。

【０００６】

【数１】

【０００７】ただし、ＷはＭＯＳトランジスタのチャネ
ル幅、Ｉ₀、Ｗ₀はＶ_Tを定義する際の電流値およびチャ
ネル幅、Ｓはテーリング係数（Ｖ_GS-log Ｉ_DS特性の傾
きの逆数）である。したがって、Ｖ_GS＝０でもサブスレ
ッショルド電流

【０００８】

【数２】

【０００９】が流れる。図４９のＣＭＯＳインバータで
オフ状態のトランジスタはＶ_GS＝０であるから、非動作
時において高電源電圧Ｖ_CCから接地電位である低電源電
圧Ｖ_SSに向かって上記の電流Ｉ_Lが流れることになる。

【００１０】このサブスレッショルド電流は、図５０に
示すように、しきい電圧をＶ_TからＶ_T'に低下させる
と、Ｉ_LからＩ_L'に指数関数的に大きくなる。

【００１１】数２の上式から明らかなように、サブスレ
ッショルド電流を低減するためには、Ｖ_Tを大きくする
かＳを小さくすればよい。しかし、前者は実効ゲート電
圧の低下による速度の低下を招く。特に、耐圧の点から
微細化とともに動作電圧を低くしていくと、速度低下は
顕著になり、微細化の利点を生かせなくなるので好まし
くない。また後者は、室温動作を前提とする限り、次の
理由により困難である。

【００１２】テーリング係数Ｓは、ゲート絶縁膜の容量
Ｃ_OXとゲート下の空乏層の容量Ｃ_Dにより、次のように
表される。

【００１３】

【数３】

【００１４】ここで、ｋはボルツマン定数、Ｔは絶対温
度、ｑは素電荷である。上式から明らかなように、Ｃ_OX
およびＣ_Dの如何にかからわずＳ≧ｋＴ ln 10／ｑであ
り、室温では60ｍＶ以下にすることは困難である。

【００１５】以上述べた現象のために、多数のＭＯＳト
ランジスタで構成された半導体集積回路の実質的な直流
電流は著しく増大してしまう。すなわち、動作速度が一
定のもとでは、動作電圧を低くしていくほどＶ_Tも小さ
くしなければならないので、低電圧動作させるほど深刻
になる。特に高温動作時には、Ｖ_Tが低くＳが大きくな
るため、この問題はさらに深刻になる。低電力化が重要
である今後のコンピュータ等のダウンサイジング時代に
おいては、このサブスレッショルド電流の増大は本質的
な問題である。特に、０．９〜１．６Ｖといった電池１
個で動作させたい電子装置などでも、この電流の増大に
対処することがきわめて重要である。

【００１６】

【発明が解決しようとする課題】本発明の目的は、ＭＯ
Ｓトランジスタを微細化しても高速・低電力の半導体集
積回路を提供し、電池駆動などといった低電圧動作の電
子装置を低電流で実現することにある。

【００１７】

【課題を解決するための手段】上記目的を達成するた
め、本発明では、ＭＯＳトランジスタのソースと電源の
間に大電流と小電流との電流供給を制御する制御回路手
段を挿入し、用途に応じてこれらの電流を切り換えてＭ
ＯＳトランジスタ回路に供給する。たとえば、高速動作
が要求される時は大電流を供給し、低消費電力が要求さ
れる時は小電流を供給する。

【００１８】

【作用】通常動作時には高速動作が要求されるので、上
記電流供給手段から大電流をＭＯＳトランジスタ回路に
供給し、高速動作を可能にする。この時、ＭＯＳトラン
ジスタ回路には前述のとおり直流電流が流れるが、動作
電流すなわち負荷の充放電電流に比べて普通十分小さい
ので差し支えない。

【００１９】一方、待機時には低消費電力が要求される
ので、供給される電流を小電流に切り換え、サブスレッ
ショルド電流を抑える。この時、電流が制限されること
により、ＭＯＳトランジスタ回路の論理振幅は一般に大
電流供給時よりも小さくなるが、論理レベルを保証でき
る程度であれば差し支えない。

【００２０】

【実施例】以下、図を参照して本発明の具体的な実施例
を、より詳細に説明する。

【００２１】〔実施例１〕まず、図１は本発明の原理を
説明するのに好適な実施例である。

【００２２】図１（ａ）は本発明の実施例によるインバ
ータの回路図である。図中、ＬはＣＭＯＳインバータで
あり、ＰチャネルＭＯＳトランジスタＭ_PとＮチャネル
ＭＯＳトランジスタＭ_Nからなる。本発明は、後述のよ
うに、インバータだけでなくＮＡＮＤ、ＮＯＲなどの論
理ゲートあるいは論理ゲート群にも適用できるが、ここ
では簡単のためインバータの場合について説明する。Ｓ
_CおよびＳ_Sはスイッチ、Ｒ_CおよびＲ_Sは抵抗であり、本
実施例の特徴は、インバータＬの電源端子Ｖ_CL、Ｖ_SLと
電源Ｖ_CC、Ｖ_SSの間にそれぞれスイッチＳ_C、Ｓ_Sと抵抗
Ｒ_C、Ｒ_Sが並列に挿入されていることであり、これによ
り以下に説明するようにサブスレッショルド電流低減が
実現される。

【００２３】高速動作が要求される時間帯には、スイッ
チＳ_C、Ｓ_Sをオンにし、Ｖ_CC、Ｖ_SSを直接インバータＬ
に印加する（以下、高速動作モードという）。Ｍ_P、Ｍ_N
のしきい電圧（Ｖ_T）を低く設定しておけば、高速動作
させることができる。この時、前述のようにインバータ
Ｌにはサブスレッショルド電流が流れるが、これは普
通、動作電流すなわち負荷の充放電電流に比べて十分小
さいので問題にならない。

【００２４】一方、低消費電力が要求される時間帯に
は、スイッチＳ_C、Ｓ_Sをオフにして、抵抗Ｒ_C、Ｒ_Sを通
してインバータに電源を供給する（以下、低消費電力モ
ードという）。サブスレッショルド電流が抵抗を通して
流れることによる電圧降下により、Ｖ_CLはＶ_CCよりも低
下し、Ｖ_SLはＶ_SSよりも上昇する。図２に示すように、
この電圧降下により、次の２種の機構によってサブスレ
ッショルド電流が減少する。尚、入力信号ＩＮが低レベ
ル（Ｖ_SS）の場合のＭ_Nについて説明するが、ＩＮが高
レベル（Ｖ_CC）の場合のＭ_Pも同様である。

【００２５】(i)ソース電位Ｖ_SLが上昇するため、バッ
クゲートバイアスＶ_BS＝Ｖ_SS−Ｖ_SL＝−Ｖ_Mがかかり、
しきい電圧がＶ_T0からＶ_T1まで上昇する。しきい電圧の
上昇分は、

【００２６】

【数４】

【００２７】である。これにより、サブスレッショルド
電流はＩ_L0からＩ_L1まで減少する。減少率は、

【００２８】

【数５】

【００２９】である。ここでＫは基板効果係数である。
例えば、Ｖ_M＝0.3Ｖ、Ｋ＝0.4√Ｖ、Ｓ＝100ｍＶ／deca
de、２ψ＝0.64Ｖならば、サブスレッショルド電流は21
％に低減される。

【００３０】(ii)ソース電位Ｖ_SLが上昇するため、ゲー
ト・ソース間電圧Ｖ_GS＝Ｖ_SS−Ｖ_SL＝−Ｖ_Mが負にな
る。これにより、サブスレッショルド電流はさらにＩ_L1
からＩ_L2まで減少する。減少率は、

【００３１】

【数６】

【００３２】である。例えば、Ｖ_M＝0.3Ｖ、Ｓ＝100ｍ
Ｖ／decadeならば、サブスレッショルド電流は０．１％
に低減される。

【００３３】(i)(ii)の効果を併せると、

【００３４】

【数７】

【００３５】となる。例えば、Ｖ_M＝0.3Ｖならば0.02％
になる。ここで、Ｖ_Mは方程式

【００３６】

【数８】

【００３７】の解である。

【００３８】尚、インバータＬのＭＯＳトランジスタＭ
_P、Ｍ_Nのバックゲートはそれぞれのソース（Ｖ_CL、
Ｖ_SL）に接続してもよいが、(i)の効果を得るためには
図１（ａ）のようにＶ_CC、Ｖ_SSに接続する方が望まし
い。

【００３９】図３にサブスレッショルド電流低減効果を
示す。ここでは、将来の超低電圧動作の超高集積ＬＳＩ
を想定し、バックゲートバイアスが０のときのしきい電
圧Ｖ_T0＝0.05〜0.15Ｖ、ＬＳＩ全体のオフ状態のトラン
ジスタのチャネル幅の総和Ｗ＝100ｍである場合につい
て計算している。抵抗を大きくするほどＶ_Mが大きくな
り、効果が大きくなる。極端な場合として、抵抗が無限
大、すなわち抵抗を除去することもできる。

【００４０】ただし、図１（ｂ）に示すように、出力信
号ＯＵＴの論理振幅は入力信号ＩＮの論理振幅よりも小
さくなるので、多段接続の際は信号の電圧レベルに注意
しなければならないが、これについては後述する。

【００４１】また、本発明にはしきい電圧のバラツキを
自動的に補償する作用がある。すなわち、しきい電圧が
低くサブスレッショルド電流が大きいときは、抵抗によ
る電圧降下Ｖ_Mが大きくなり、しきい電圧が高くサブス
レッショルド電流が小さいときは、Ｖ_Mが小さくなる。
いずれの場合も、電流の変動が抑制される。図３から明
らかなように、サブスレッショルド電流の変動は抵抗値
が大きいほど小さい。例えば、抵抗値を３ｋΩ以上にす
れば、しきい電圧が±０．０５Ｖばらついても、サブス
レッショルド電流Ｉ_Lの変動は±２０％以内に抑えられ
る。

【００４２】〔実施例２〕次に、実施例１で説明したス
イッチと抵抗の具体的な実現方法を示す。図４は、スイ
ッチと抵抗とをともにＭＯＳトランジスタで実現した例
である。

【００４３】スイッチ用のＭＯＳトランジスタＭ_C1とＭ
_S1は、コンダクタンスの大きいＭＯＳトランジスタであ
り、それぞれ図１のスイッチＳ_C、Ｓ_Sに相当する。高速
動作モードの時は、信号φ_Cを低レベル、φ_Sを高レベル
にすることによって、Ｍ_C1、Ｍ_S1はオンになる。φ_C、
φ_Sの電圧レベルは、それぞれＶ_SS、Ｖ_CCでもよいが、
Ｍ_C1、Ｍ_S1のコンダクタンスをより大きくするために、
φ_CをＶ_SSよりも低く、φ_SをＶ_CCよりも高くしてもよ
い。そのための電圧は、チップの外部から与えるか、Ｅ
ＥＰＲＯＭやＤＲＡＭで周知のオンチップ昇圧回路で発
生させればよい。

【００４４】低消費電力モードのときは逆に、φ_Cを高
レベル、φ_Sを低レベルにすることによって、Ｍ_C1、Ｍ
_S1はオフになる。この時は、電流を確実に抑止できるよ
うにしなければならない。そのためには、次の２通りの
方法がある。第１の方法は、外部電圧またはオンチップ
昇圧回路によって、φ_CをＶ_CCよりも高く、φ_SをＶ_SSよ
りも低くすることである。第２の方法は、Ｍ_C1、Ｍ_S1と
して、インバータＬに用いられているものよりもしきい
電圧が高い（よりエンハンスメントの）トランジスタを
用いることである。第１の方法は、しきい電圧の異なる
トランジスタを作るための工程が不要であるという利点
がある。一方、第２の方法は、外部電圧を受ける端子あ
るいはオンチップ昇圧回路が不要であるから、面積の点
で有利である。

【００４５】ＭＯＳトランジスタＭ_C2とＭ_S2はコンダク
タンスの小さいＭＯＳトランジスタであり、それぞれ図
１の抵抗Ｒ_C、Ｒ_Sに相当する。これらのトランジスタ
は、ゲートがそれぞれＶ_SS、Ｖ_CCに接続されており、常
にオンである。これらのトランジスタはオフにする必要
がないので、そのしきい電圧は低くても差し支えない。

【００４６】尚、Ｍ_C2としてＮチャネルＭＯＳトランジ
スタを用い、Ｍ_S2としてＰチャネルＭＯＳトランジスタ
を用いることもできる。例えば、Ｍ_C2のＮチャネルＭＯ
Ｓトランジスタを例にとると、そのゲートとドレインを
互いに接続した端子をＶ_CC端子に接続し、そのソースを
Ｖ_CL端子に結線した、いわゆるダイオード接続でも実効
的に抵抗を実現できる。該ＮチャネルＭＯＳトランジス
タのチャネル幅としきい電圧を調整することによって、
たとえば待機時にはＶ_CLの電圧をＶ_CCから該Ｎチャネル
ＭＯＳトランジスタのしきい電圧だけ降下した電圧に設
定でき、サブスレッショルド電流を大幅に低減できる。

【００４７】次に、本発明が適用される時間帯について
述べる。図５に信号φ_C、φ_Sのタイミングの例を示す。

【００４８】図５（ａ）および（ｂ）は、本発明をメモ
リＬＳＩに適用した場合である。メモリＬＳＩは、外部
からのクロック信号であるチップエネーブル信号ＣＥ￣
（補信号）が低レベルのとき動作状態、高レベルのとき
待機状態になる。図５（ａ）の場合は、内部信号φ
_Cは、ＣＥ￣の立下りに同期して低レベルになり、ＣＥ
￣の立上りからやや遅れて高レベルになる。内部信号φ
_Sはその逆である。従って、図中のａの時間帯は高速動
作モード、ｂの時間帯は低消費電力モードになる。一般
に多数のメモリＬＳＩを用いたメモリ装置では、動作状
態にあるＬＳＩは少数であり、大多数のＬＳＩは待機状
態にある。従って、待機状態にあるＬＳＩを本発明を用
いて低消費電力にすれば、メモリ装置全体の低消費電力
化に大きく寄与する。なお、ＣＥ￣の立上りから低消費
電力モードに入るまでに遅延を設ける理由は、この間に
ＬＳＩの内部回路のリセットが行われるからである。

【００４９】図５（ｂ）はさらに低消費電力化を図った
例である。ここでは、ＣＥ￣が変化した直後のみを高速
動作モードにしている。すなわち、ＣＥ￣が低レベルに
なった直後はデータの読出し／書込みが行なわれ、ＣＥ
￣が高レベルになった直後は内部回路のリセットが行な
われるので、これらの時間帯は本発明による高速動作モ
ードとし、その他の時間帯は本発明による低消費電力モ
ードにしている。なお、ここには記載されていないが、
アドレス信号が変化したときに高速動作モードに入るよ
うにしてもよい。

【００５０】図５（ｃ）は本発明をマイクロプロセッサ
に適用した例である。通常動作状態では、クロックＣＬ
Ｋが印加されている。このとき、信号φ_Cは低レベル、
φ_Sは高レベルであり、高速動作モードである。マイク
ロプロセッサが待機状態またはデータ保持状態になる
と、クロックＣＬＫが停止し、信号ＢＵが高レベルにな
る。これに同期して、φ_Cは高レベル、φ_Sは低レベルに
なり、低消費電力モードになる。これにより、マイクロ
プロセッサの消費電力が低減され、電池などの小容量の
電源で長時間バックアップすることが可能になる。

【００５１】図６は、図４の回路を実現するためのデバ
イス構造の一例である。この図のポリシリコン１３０、
１３１、１３２、１３３がそれぞれ図４のＭ_C2、Ｍ_P、
Ｍ_N、Ｍ_S2のゲートに相当する（Ｍ_C1、Ｍ_S1はここには
記載されていない）。

【００５２】注意すべきことは、Ｍ_C2とＭ_Pとが同一の
ｎウェル１０１（ｎ＋拡散層１２０を介してＶ_CCに接続
されている）を共有していることである。Ｍ_NとＭ_S2も
同様にｐ基板（Ｖ_SSに接続されている）１００を共有し
ている。これからわかるように、ＭＯＳトランジスタの
バックゲートをＶ_CC、Ｖ_SSに接続する方が、ソースに接
続する場合に比べて、前述の(i)の効果が得られるだけ
でなく、レイアウト面積の点でも有利である。

【００５３】ここに示した例では、ｐ基板中にｎウェル
を形成しているが、逆にｎ基板中にｐウェルを形成して
もよい。あるいは、アイ・エス・エス・シー・シー、ダ
イジェスト・オブ・テクニカル・ペーパーズ、第２４８
頁から第２４９頁、１９８９年２月（ISSCC Digest of
Technical Papers, pp.248-249, Feb.1989）に記載され
ているような三重ウェル構造を用いてもよい。

【００５４】〔実施例３〕図７にスイッチと抵抗の他の
実現方法を示す。本実施例の特徴は、カレントミラー回
路を用いていることである。すなわち、しきい電圧が同
じＭＯＳトランジスタＭ_C2とＭ_C3は、ゲートとソースを
共有するいわゆるカレントミラー回路を成しており、Ｍ
_C2には電流源Ｉ₀に比例する電流が流れ、そのインピー
ダンスは大きい。Ｍ_S2とＭ_S3についても同様である。し
たがって、Ｍ_C2、Ｍ_S2は高抵抗とみなすことができる。
尚、電流源Ｉ₀とＭ_C3、Ｍ_S3から成る回路ＣＳを複数の
論理ゲートで共有してもよい。

【００５５】カレントミラー回路はここに示した回路だ
けでなく、他の回路でもよい。例えば、ＭＯＳトランジ
スタの代わりにバイポーラトランジスタを用いてもよ
い。

【００５６】このように、スイッチと抵抗の実現方法
は、いろいろな変形がありうる。要は、高速動作が要求
される時間帯には大電流を、低消費電力が要求される時
間帯には小電流を流す手段であればよい。以下の図面で
は、簡単のため、図１のようにスイッチと抵抗で表すこ
とにする。

【００５７】〔実施例４〕インバータのＭＯＳトランジ
スタのバックゲートは、Ｖ_CC、Ｖ_SSに限らず別の電源に
接続してもよく、その電圧を可変にしてもよい。図８に
その例を示す。ここでは、Ｍ_P、Ｍ_Nのバックゲートをそ
れぞれ電源Ｖ_WW、Ｖ_BBに接続し、それらのバックゲート
電圧値を動作時と待機時とで変えている。Ｖ_BBについて
言えば、高速動作が要求される時間帯にはＶ_BBを浅くし
て（あるいは極端な場合わずかに正にして）Ｍ_NのＶ_Tを
低くして高速動作を可能にする。低消費電力が要求され
る時間帯にはＶ_BBを深くしてＭ_NのＶ_Tを高くして、サブ
スレッショルド電流を抑える。これにより、前記(i)の
効果がさらに大きくなる。以上Ｖ_BBについて述べたが、
Ｖ_WWも電圧の極性が逆になるだけで同様である。なお、
この種のバックゲート電圧発生回路は、例えばアイ・エ
ス・エス・シー・シー、ダイジェスト・オブ・テクニカ
ル・ペーパーズ、第２５４頁から第２５５頁、１９８５
年２月（ISSCCDigest of Technical Papers, pp.254-25
5, Feb.1985）に記載されている。

【００５８】図９は、図８の回路を実現するためのデバ
イス構造の一例である。ここでは、前述の三重ウェル構
造を用いており、ｎウェル１０５（ＰチャネルＭＯＳト
ランジスタのバックゲート）はｎ＋拡散層１２０を介し
てＶ_WWに、ｐウェル１０３（ＮチャネルＭＯＳトランジ
スタのバックゲート）はｐ＋拡散層１２７を介してＶ_BB
に接続されている。

【００５９】この三重ウェル構造は、Ｐチャネル、Ｎチ
ャネル共に回路ごとに独立したウェルに入れることがで
きるので、回路ごとにバックゲート電圧を設定できると
いう利点がある。例えば、１つのＬＳＩ内に動作状態に
ある回路と待機状態にある回路が混在する場合、前者の
バックゲート電圧を浅く、後者のバックゲート電圧を深
くすることができる。

【００６０】〔実施例５〕次に、インバータを多段接続
したインバータ列の場合について述べる。簡単のため、
まず２段の場合で原理を説明する。

【００６１】図１０（ａ）は、ＣＭＯＳインバータ
Ｌ₁、Ｌ₂を接続した場合の回路図である。各段のインバ
ータごとに、スイッチＳ_Ci、Ｓ_Siと抵抗Ｒ_Ci、Ｒ_Si（ｉ
＝１，２）が挿入されている。

【００６２】高速動作モードでは、４個のスイッチをす
べてオンにし、Ｖ_CC、Ｖ_SSを直接インバータＬ₁、Ｌ₂に
印加する。インバータのＭＯＳトランジスタのしきい電
圧（Ｖ_T）を低く設定しておけば、高速動作させること
ができる。一方、低消費電力モードでは、４個のスイッ
チをすべてオフにして、抵抗を通してインバータに電源
を供給する。サブスレッショルド電流が抵抗を通して流
れることによる電圧降下により、Ｖ_CL1、Ｖ_CL2はＶ_CCよ
りも低下し、Ｖ_SL1、Ｖ_SL2はＶ_SSよりも上昇する。

【００６３】第１段のインバータＬ₁については、図１
の場合と同様に、前記(i)(ii)の機構によってサブスレ
ッショルド電流が減少する。しかし、図１０（ｂ）に示
すように、Ｌ₁の出力Ｎ₁の論理振幅は入力信号ＩＮの論
理振幅よりも小さい。すなわち、ＩＮが低レベル（＝Ｖ
_SS）の時はＮ₁の電圧レベルはＶ_CL1になり、ＩＮが高レ
ベル（＝Ｖ_CC）の時はＮ₁の電圧レベルはＶ_SL1になる。
これが第２段のインバータＬ₂の入力となるから、Ｌ₂の
サブスレッショルド電流低減のためには、Ｖ_CC＞Ｖ_CL1
＞Ｖ_CL2、Ｖ_SS＜Ｖ_SL1＜Ｖ_SL2となるように抵抗値を設
定するのが望ましい。これにより、Ｌ₂についても前記
(i)(ii)の機構によってサブスレッショルド電流が減少
する。Ｖ_CL1＝Ｖ_CL2、Ｖ_SL1＝Ｖ_SL2の時は、(i)による
効果は得られるが(ii)による効果は得られない。

【００６４】〔実施例６〕図１１（ａ）に示す多段接続
の場合も上と同様で、Ｖ_CC＞Ｖ_CL1＞Ｖ_CL2＞……＞Ｖ
_CLk、Ｖ_SS＜Ｖ_SL1＜Ｖ_SL2＜……＜Ｖ_SLkとなるようにす
るのがよい。ただし、図１１（ｂ）に示すように、１段
ごとに論理振幅が小さくなるので、適宜レベル変換回路
を挿入して振幅を回復させる。この例では、ｋ段のイン
バータの後にレベル変換回路ＬＣを付加して、出力信号
ＯＵＴの論理振幅が入力信号ＩＮと同じになるようにし
ている。この種のレベル変換回路は、例えばシンポジウ
ム・オン・ブイ・エル・エス・アイ・サーキッツ、ダイ
ジェスト・オブ・テクニカル・ペーパーズ、第８２頁か
ら第８３頁、１９９２年６月（Symposium on VLSI Circ
uits, Digest of Technical Papers, pp.82-83, June 1
992）に記載されている。

【００６５】レベル変換回路ＬＣは高速動作時には不要
である。なぜなら、スイッチがすべてオンになっている
ので、Ｖ_CL1＝Ｖ_CL2＝……＝Ｖ_CLk＝Ｖ_CC、Ｖ_SL1＝Ｖ
_SL2＝……＝Ｖ_SLk＝Ｖ_SSであり、論理振幅の減少がない
からである。したがって、高速動作時には、スイッチＳ
_LCをオンにしてレベル変換回路をバイパスさせることに
よって、遅延を避けることができる。

【００６６】〔実施例７〕図１２（ａ）に多段接続イン
バータ列の他の例を示す。この例では、スイッチＳ_C、
Ｓ_Sと抵抗Ｒ_C、Ｒ_SがすべてのインバータＬ₁〜Ｌ_kによ
り共有されており、電圧Ｖ_CL、Ｖ_SLはＬ₁〜Ｌ_kに共通で
ある。それゆえに、図１０の説明で述べたように、前記
(i)の機構によるサブスレッショルド電流低減効果は得
られるが(ii)による効果は得られない。したがって、サ
ブスレッショルド電流低減効果は前実施例よりも小さく
なる。

【００６７】しかし、その反面スイッチと抵抗のレイア
ウト面積が節約できるという利点がある。また、図１２
（ｂ）に示すように、すべての信号（入出力信号を含め
て）の電圧レベルが同一であり、前実施例のような論理
振幅の減少がないという特長がある。そのため、レベル
変換回路は不要であり、また、ＮＡＮＤ、ＮＯＲなどの
論理が組みやすいという利点がある。

【００６８】〔実施例８〕次に、本発明を一般の組合せ
論理回路に適用する場合について述べる。

【００６９】例えば、図１３に示す組合せ論理回路を考
える。これに本発明を適用するには、まず論理ゲートを
図１３のようにグループ分けする。この例では、１５個
の論理ゲートＬ₁〜Ｌ₁₅が３つのグループＧ₁、Ｇ₂、Ｇ₃
に分けられている。グループ分けに当たっては、第ｉ番
目のグループに含まれる論理ゲートの出力信号は、第
（ｉ＋１）番目以降のグループの論理ゲートにのみ入力
されるようにする。

【００７０】次に、図１４に示すように、各グループご
とに電源との間にスイッチと抵抗を挿入する。論理ゲー
トの出力信号の論理振幅は、図１１の場合と同様に、１
段ごとに小さくなるから、図１４に示すようにレベル変
換回路群ＧＣ₁、ＧＣ₂を挿入して振幅を回復させる。
尚、図示されていないが、高速動作時には図１１の場合
と同様にレベル変換回路群ＧＣ₁、ＧＣ₂をパイパスさせ
てもよい。

【００７１】本実施例の特徴の１つは、同じグループに
含まれる論理ゲートは、スイッチと抵抗を共有している
ことである。図１３の例で言えば、グループＧ₁に含ま
れる３個のインバータは、スイッチＳ_C1、Ｓ_S1と抵抗Ｒ
_C1、Ｒ_S1を共有している。

【００７２】本実施例のもう１つの特徴は、レベル変換
回路の前後のグループでスイッチと抵抗を共有している
ことである。すなわち、グループＧ₁とＧ_k+1はスイッチ
Ｓ_C1、Ｓ_S1および抵抗Ｒ_C1、Ｒ_S1を、グループＧ₂とＧ
_k+2はスイッチＳ_C2、Ｓ_S2および抵抗Ｒ_C2、Ｒ_S2を、…
…、グループＧ_kとＧ_2kはスイッチＳ_Ck、Ｓ_Skおよび抵
抗Ｒ_Ck、Ｒ_Skをそれぞれ共有している。

【００７３】このように、複数の論理ゲートでスイッチ
と抵抗を共有することにより、ＬＳＩ全体として見れば
スイッチと抵抗との数を低減でき、レイアウト面積を節
約できる。

【００７４】〔実施例９〕図１５に本発明の他の実施例
を示す。図１５の実施例がこれまでの実施例と相違する
のは、電圧リミッタ（降圧回路、昇圧回路）ＶＣ₁、Ｖ
Ｃ₂、……、ＶＣ_k、ＶＳ₁、ＶＳ₂、……、ＶＳ_kを用い
ていることである。

【００７５】低消費電力が要求される時には、スイッチ
Ｔ_C1〜Ｔ_Ck、Ｔ_S1〜Ｔ_Skを図示の側に切換え、電圧リミ
ッタによって論理ゲート群に電源を供給する。電圧リミ
ッタＶＣ₁、ＶＣ₂、……、ＶＣ_kは、電源電圧Ｖ_CC側の
降圧回路として動作し、Ｖ_CCよりも低くほぼ安定化され
た内部電圧Ｖ_CL1、Ｖ_CL2、……、Ｖ_CLkをそれぞれ発生
する。一方、ＶＳ₁、ＶＳ₂、……、ＶＳ_kは、接地Ｖ_SS
側の昇圧回路として動作し、Ｖ_SSよりも高くほぼ安定化
された内部電圧Ｖ_SL1、Ｖ_SL2、……、Ｖ_SLkをそれぞれ
発生する。発生する電圧は前述の実施例と同様に、Ｖ_CC
＞Ｖ_CL1＞Ｖ_ＣＬ２＞……＞Ｖ_ＣＬｋ、Ｖ_SS＜Ｖ_SL1＜Ｖ
_SL2＜……＜Ｖ_SLkとするのがよい。尚、この種の電圧リ
ミッタについては、特開平２−２４６５１６号公報に開
示されている。

【００７６】逆に、高速動作が要求される時は、スイッ
チを図示されているのとは反対側に切換えて、Ｖ_CC、Ｖ
_SSを直接論理ゲート群に印加して、高速動作を可能にす
る。尚、この時は電圧リミッタは不要になるので、その
動作を停止させてもよい。

【００７７】〔実施例１０、１１〕これまでの実施例
は、インバータ列や組合せ論理回路といったフィードバ
ックのない回路であったが、本発明はフィードバックの
ある回路にも適用できる。一例として、図１６（ａ）に
示す２個のＮＡＮＤゲートを組合せたラッチ回路の場合
について説明する。

【００７８】図１６（ｂ）に回路図を示す。２個のＮＡ
ＮＤゲートＬ₁、Ｌ₂と電源Ｖccおよび接地Ｖssとの間
に、それぞれスイッチＳ_C1、Ｓ_S1、Ｓ_C2、Ｓ_S2および抵
抗Ｒ_C1、Ｒ_S1、Ｒ_C2、Ｒ_S2が挿入されている。Ｖ_CL1、
Ｖ_CL2がＶ_CCよりも低下し、Ｖ_SL1、Ｖ_SL2がＶ_SSよりも
上昇し、前記(i)の機構によってサブスレッショルド電
流が低減される。

【００７９】図１７は、さらにサブスレッショルド電流
を低減するために、情報のラッチに用いられる４個のＭ
ＯＳトランジスタＭ_P12、Ｍ_P22、Ｍ_N12、Ｍ_N22のしきい
電圧Ｖ_Tを他のＭＯＳトランジスタＭ_P11、Ｍ_P21、
Ｍ_N11、Ｍ_N21のしきい電圧より高く（よりエンハンスメ
ントに）した例である。入力信号が印加される他のＭＯ
ＳトランジスタＭ_P11、Ｍ_P21、Ｍ_N11、Ｍ_N21のしきい電
圧Ｖ_Tは低いままであるから、高速動作が可能である。
この場合、Ｖ_SS側のスイッチと抵抗は不要である。なぜ
ならば、高しきい電圧のＶ_SS側トランジスタＭ_N12、Ｍ
_N22によって電流を確実に抑止できるからである。

【００８０】〔実施例１２、１３〕これまでの実施例
は、入力信号が低レベルでも高レベルでもサブスレッシ
ョルド電流を低減できるものであった。しかし実際のＬ
ＳＩでは、サブスレッショルド電流低減が必要な時間
帯、例えば待機状態における特定の信号のレベルは予め
判っていることが多い。このような場合は、より簡単な
回路でサブスレッショルド電流を低減することができ
る。

【００８１】図１８は、待機状態における入力信号ＩＮ
は低レベル（“Ｌ”）であると判っている場合のインバ
ータ列の回路例である。ＩＮが低レベルであるから、ノ
ードＮ₁、Ｎ₃、Ｎ₅、……は高レベル、Ｎ₂、Ｎ₄、Ｎ₆、
……は低レベルになり、ＰチャネルＭＯＳトランジスタ
のうちＭ_P2、Ｍ_P4、……がオフ、ＮチャネルＭＯＳトラ
ンジスタのうちＭ_N1、Ｍ_N3、……がオフである。スイッ
チと抵抗は、これらのオフ状態のトランジスタのソース
にのみ挿入すれば十分である。サブスレッショルド電流
が流れるのはオフ状態のトランジスタだからである。

【００８２】また、図１９に示すように、スイッチと抵
抗を複数のインバータで共有しても差し支えない。

【００８３】これらの実施例は、入力信号のレベルが判
っていなければならないという制約はあるが、簡単な回
路でサブスレッショルド電流を低減できるという利点が
ある。図１８、１９を図１１と比較してみれば明らかな
ように、スイッチと抵抗の数が少なくなり、レベル変換
回路が不要になる。

【００８４】〔実施例１４、１５〕インバータだけでな
くＮＡＮＤ、ＮＯＲなどの論理ゲートでも、待機状態に
おける入力信号のレベルが判っている場合は、より簡単
な回路でサブスレッショルド電流を低減することができ
る。

【００８５】図２０は２入力ＮＡＮＤゲート、図２１は
２入力ＮＯＲゲートの例である。２つの入力信号ＩＮ₁
とＩＮ₂がいずれも低レベル、あるいはいずれも高レベ
ルの場合は、これらのゲートは実質的にインバータと等
価であるから、図１８、図１９で説明した方法が適用で
きる。問題は、図のように一方の入力が低レベル
（“Ｌ”）、他方の入力が高レベル（“Ｈ”）の場合で
ある。

【００８６】図２０のＮＡＮＤゲートの場合は、Ｐチャ
ネルＭＯＳトランジスタＭ_P12とＮチャネルＭＯＳトラ
ンジスタＭ_N11がオフであるが、出力ＯＵＴは高レベル
であるから、サブスレッショルド電流が流れるのはＭ
_N11である。従って、Ｖ_SS側にスイッチと抵抗を挿入す
ればよい。図２１のＮＯＲゲートの場合は逆に、サブス
レッショルド電流が流れるのはＰチャネルＭＯＳトラン
ジスタＭ_P14である。従って、Ｖ_CC側にスイッチと抵抗
を挿入すればよい。

【００８７】図２０、図２１は本発明を２入力論理ゲー
トに適用した例であるが、３入力以上の論理ゲートでも
同様にできる。また、スイッチと抵抗は、他の論理ゲー
トと共有してもよいことはもちろんである。

【００８８】〔実施例１６〕図２２はクロックインバー
タにおいて、待機状態ではクロックＣＬＫ₁は低レベ
ル、ＣＬＫ₂は高レベルであると判っている場合の回路
例である。この場合は、ＭＯＳトランジスタＭ_P16、Ｍ
_N16が共にオフであるから、出力ＯＵＴは高インピーダ
ンスになり、その電圧レベルはＯＵＴに接続されている
他の回路（図示せず）によって決まる。電圧レベルによ
ってＭＯＳトランジスタＭ_P16、Ｍ_N16のいずれにサブス
レッショルド電流が流れるかが決まるから、この場合
は、図のようにスイッチと抵抗をＶ_CC側、Ｖ_SS側の両方
に挿入すればよい。

【００８９】〔実施例１７〕一般の組合せ論理回路の場
合も、入力信号のレベルが予め判っている場合は、より
簡単な回路でサブスレッショルド電流を低減することが
できる。図１３に示した組合せ論理回路を例にとりあげ
て説明する。

【００９０】図２３は、この回路の入力ＩＮ₁〜ＩＮ₆が
すべて低レベルと判っている場合の回路構成例である。
インバータＬ₁〜Ｌ₃、Ｌ₅、Ｌ₆については、図１８、図
１９と同様に、Ｌ₁〜Ｌ₃のＶ_SS側とＬ₅、Ｌ₆のＶ_CC側に
スイッチと抵抗を挿入する。ＮＯＲゲートＬ₇は、入力
信号がいずれも低レベルであるから、実質的にインバー
タと等価である。従って、Ｖ_SS側にスイッチと抵抗を挿
入すればよい。ＮＯＲゲートＬ₄は、入力信号の一方が
低レベル、他方が高レベルであるから、図２１と同様
に、Ｖ_CC側にスイッチと抵抗を挿入する。８個のＮＡＮ
Ｄゲートのうち、Ｌ₁₂だけは３つの入力信号がすべて高
レベルであり、インバータと等価であるから、Ｖ_CC側に
スイッチと抵抗を挿入する。他のＮＡＮＤゲートは、入
力信号に低レベルのものと高レベルのものが混在するか
ら、図２０と同様に、Ｖ_SS側にスイッチと抵抗を挿入す
ればよい。

【００９１】以上の説明から明らかなように、出力が高
レベルである論理ゲートにはＶ_SS側に、出力が低レベル
である論理ゲートにはＶ_CC側に、スイッチと抵抗を挿入
すればよい。図２３に示すように、これらのスイッチと
抵抗を複数の論理ゲートで共有することにより、レイア
ウト面積を節約できる。

【００９２】〔実施例１８〕フィードバックがある回路
についても、信号のレベルが予め判っている場合は、よ
り簡単な回路でサブスレッショルド電流を低減すること
ができる。図２４は、図１６（ａ）のラッチに適用した
例である。

【００９３】この種のラッチは、待機状態においては普
通、入力信号ＩＮ₁、ＩＮ₂が共に高レベルであり、出力
信号ＯＵＴ₁、ＯＵＴ₂のうちの一方が低レベル、他方が
高レベルとなって１ビットの情報を保持している。図２
４は、ＯＵＴ₁が低レベル、ＯＵＴ₂が高レベルであると
判っている場合の回路構成例である。ＮＡＮＤゲートＬ
₁は、２つの入力信号が共に高レベルであるから、イン
バータと等価であり、図１８、図１９と同様に、Ｖ_CC側
にスイッチと抵抗を挿入する。ＮＡＮＤゲートＬ₂は、
入力信号の一方が低レベル、他方が高レベルであるか
ら、図２０と同様に、Ｖ_SS側にスイッチと抵抗を挿入す
ればよい。これらのスイッチと抵抗は、他の論理ゲート
と共有してもよいことはもちろんである。

【００９４】〔実施例１９〕図２５は、本発明をメモリ
ＬＳＩなどで周知のデータ出力バッファに適用した例で
ある。待機状態においては、出力エネーブル信号ＯＥが
低レベルであり、ＮＡＮＤゲートＬ₂₁及びＬ₂₂の出力は
高レベル、インバータＬ₂₃の出力は低レベルである。従
って、出力段Ｌ₂₄を構成する２個のＭＯＳトランジスタ
Ｍ_P20およびＭ_N20は共にオフであり、出力ＤＯＵＴは高
インピーダンスである。

【００９５】論理ゲートＬ₂₁〜Ｌ₂₃については、図２３
の説明で述べた方針に従って、Ｖ_SS側もしくはＶ_CC側に
スイッチと抵抗を挿入すればよい。出力段Ｌ₂₄について
は、図２２のクロックインバータの場合と同様に、スイ
ッチと抵抗をＶ_CC側、Ｖ_SS側の両方に挿入すればよい。

【００９６】〔実施例２０〕図２６は、本発明をメモリ
ＬＳＩなどで周知のデータ入力バッファに適用した例で
ある。図中、ＳＢは待機状態のときに高レベルになる信
号である。インバータＬ₃₁およびＬ₃₂の出力は、図４お
よび図７に示したように、それぞれφ_S、φ_Cとしてスイ
ッチの制御に用いることができる。Ｌ₃₃はＮＡＮＤゲー
トであり、その入力はφ_Sとデータ入力信号Ｄ_INであ
る。待機状態のときはφ_Sは低レベルであるから、Ｄ_IN
の如何にかかわらずＬ₃₃の出力は高レベル、従ってイン
バータＬ₃₄の出力ｄ_INの出力は低レベルになる。一方、
動作状態のときは、ＳＢが低レベルであるから、ｄ_INは
Ｄ_INに追随する。

【００９７】ＮＡＮＤゲートＬ₃₃とインバータＬ₃₄につ
いては、それぞれＶ_SS側、ＶＣＣ側にスイッチと抵抗を
挿入することにより、サブスレッショルド電流を低減で
きる。インバータＬ₃₁とＬ₃₂についてはこの手法は使え
ないが、ＭＯＳトランジスタのしきい電圧を高くするこ
とにより、サブスレッショルド電流を低減できる。待機
状態と動作状態の切り換えにはそれほど高速性は要求さ
れないことが多いから、しきい電圧の高いＭＯＳトラン
ジスタを用いても差し支えない。

【００９８】以上、データ入力バッファについて述べた
が、アドレス信号その他の信号の入力バッファも同様で
ある。

【００９９】図１８〜２５の実施例は、簡単な回路でサ
ブスレッショルド電流を低減できるという利点がある反
面、サブスレッショルド電流低減が必要な時間帯、例え
ば待機状態における信号レベルが判っていなければ適用
できないという制約がある。従って、このときには、Ｌ
ＳＩ内のできるだけ多くのノードのレベルが確定するよ
うにすることが望ましい。このための手段としては、図
２６の入力バッファのような回路を用いることによっ
て、このときの信号ｄ_INのレベルを低レベルに確定させ
ることができる。このレベルを確定させる方法として
は、この他に、例えば「待機状態のときはデータ入力端
子Ｄ_INは低レベル（または高レベル）にする」という仕
様を定めておく方法もある。

【０１００】図１８〜図２６の実施例は、メモリＬＳＩ
に適用するのに好適である。メモリＬＳＩでは、待機状
態の時に高レベルであるか低レベルであるかが判ってい
るノードが比較的多く、さらに図２６の入力バッファを
用いることによってほとんどのノードのレベルを確定さ
せられるからである。

【０１０１】マイクロプロセッサのようなランダムロジ
ックＬＳＩなどにおいては、内部のレジスタの出力を固
定したり、リセット機能付きフリップフロップ回路など
の論理を追加して、問題となるノードの電圧を強制的に
固定することも有効である。図３５に、出力を固定でき
るラッチ回路の構成例を示す。この回路は、通常のラッ
チ回路中のインバータをＮＡＮＤ回路で置き換えただけ
の簡単な構成である。図３６に示すように、φ_Sが高レ
ベルの間は通常のラッチ回路とし動作し、φ_Sが低レベ
ルの間（スリープモード）は出力信号Ｑのレベルを高レ
ベルに確定させる。ここで、スリープモードとは、消費
電流低減のために、ＬＳＩ全体もしくは回路ブロック単
位の動作を停止させるモードである。なお、スリープモ
ードの間、φｔを低レベル，φｂを高レベルにしておけ
ば、ラッチ回路自身のサブスレッショルド電流も低減で
きる。このラッチ回路を用いた場合、φ_Sが低レベルに
なることによりノードＮ₄₁が強制的に高レベルになるた
め、スリープモードによりレジスタの情報が消去され
る。しかし、ＣＰＵ中の必要な情報を主記憶へ退避して
おき、スリープモード後にリセット状態から再開するよ
うな使い方、例えばノートパソコンで入力が一定時間無
いときに待機状態にするレジューム機能などでは問題な
い。図３７は出力を強制的に固定できるラッチ回路の別
な構成例である。図３８に示すように、この回路も、φ
_Sが高レベルの間は通常のラッチ回路とし動作し、φ_Sが
低レベルの間は出力信号Ｑのレベルを高レベルに確定さ
せる。このラッチ回路は、φ_Sが低レベルになってもノ
ードＮ₄₁に影響しないため、スリープモードの間も情報
を保持できる。スリープモード解除後にスリープモード
前の状態からそのまま再開でき、ＣＰＵがタスクを実行
している間でもスリープモードにできる。そのため、ス
リープモードから比較的短時間で復帰するような場合に
好適である。

【０１０２】図２５、２６の実施例は、ＬＳＩチップの
外部端子に対する入出力回路としてだけでなく、例えば
マイクロプロセッサの内部バスに対するドライバ／レシ
ーバとしても用いることができる。

【０１０３】〔実施例２１〕これまでは本発明をＣＭＯ
Ｓ回路に適用した実施例について述べてきたが、本発明
は、単一極性のＭＯＳトランジスタで構成された回路に
も適用できる。図２７にＮチャネルＭＯＳトランジスタ
のみで構成された回路の例を示す。図中、ＰＣはプリチ
ャージ信号、ＩＮ₁、ＩＮ₂は入力信号である。

【０１０４】待機時、すなわちプリチャージ状態では、
ＰＣが高レベル、ＩＮ₁とＩＮ₂は低レベルであり、出力
ＯＵＴは高レベル（＝Ｖ_CC−Ｖ_T）にプリチャージされ
ている。動作時には、ＰＣが低レベルになった後、ＩＮ
₁とＩＮ₂は高レベルになるかあるいは低レベルにとどま
る。ＩＮ₁とＩＮ₂のうち少なくとも一方が高レベルにな
れば、ＯＵＴは低レベルになり、両方共低レベルにとど
まれば、ＯＵＴは高レベルのままである。すなわち、こ
の回路はＩＮ₁とＩＮ₂のＮＯＲを出力する回路である。

【０１０５】この回路では、待機時にオフになっている
トランジスタは、Ｖ_SS側のＭ_N41、Ｍ_N42であり、これら
のトランジスタにサブスレッショルド電流が流れる。従
って、この回路に本発明を適用するには、図に示すよう
に、Ｖ_SS側にスイッチと抵抗を挿入すればよい。Ｖ_CC側
には不要である。

【０１０６】尚、ランダムロジックＬＳＩのように複雑
な動作をするＬＳＩ等においては、例えば待機状態での
チップ内部の各ノードの論理（電圧）状態をデザインオ
ートメーション（ＤＡ）の手法を用いて求め、その結果
に応じて、ＤＡで上述したスイッチと抵抗を挿入する位
置を自動的に決めることができる。

【０１０７】以上説明したように、本発明は、ＭＯＳト
ランジスタ回路およびそれで構成された半導体集積回路
の低消費電力化にきわめて有効である。半導体集積回路
の低消費電力化に対する要求は、最近特に強く、例えば
日経エレクトロニクス１９９１年９月２日号、第１０６
頁から第１１１頁には、低電力バックアップモードを有
するマイクロプロセッサシステムについて記載されてい
る。バックアップモードでは、クロックを停止させた
り、不要な部分への電源の供給を停止したりして、低消
費電力化を図っている。しかし、サブスレッショルド電
流の低減についてまでは考慮されていない。これらのプ
ロセッサシステムは３．３〜５Ｖで動作するために、十
分に高いしきい電圧のトランジスタが使えるので、サブ
スレッショルド電流は問題にならないほど小さい。しか
し、将来動作電圧が２Ｖあるいは１．５Ｖと低くなり、
しきい電圧も低くせざるを得なくなると、従来のＣＭＯ
Ｓ回路を使うやり方ではもはや過大なサブスレッショル
ド電流は低減できなくなる。本発明を、例えばレジュー
ム用回路（バックアップモードでも電源が供給されてい
る）に適用すれば、さらに低消費電力化が実現できる。

【０１０８】以上の例では、論理振幅が段数の増加とと
もに低下したり、入力信号の電圧レベルが予め判ってい
ない場合にはやや複雑な設計が必要であるといった問題
がある。図２８は、これらを解決するもので、論理出力
が確定するまでの所要時間帯は、これまで述べてきたよ
うにスイッチをオンにして、通常の高速動作をさせる。
それ以外の時間帯では、スイッチをオフにすることによ
って、論理回路（図はＣＭＯＳインバータの例）のサブ
スレッショルド電流経路を遮断するものである。ただ
し、スイッチがオフになると電源電圧の供給路が断たれ
るため、論理回路の出力はフローティングとなり、論理
出力は確定しなくなる。そこで、その出力に、電圧レベ
ルを保持する一種のラッチ回路（レベルホールド回路）
を設けていることが特長である。レベルホールド回路に
しきい電圧の高いトランジスタなどを使えば、レベルホ
ールド回路のサブスレッショルド電流は無視できるほど
小さくなり、全体としてはサブスレッショルド電流は小
さくできる。遅延時間は、レベルホールド回路の影響は
小さく、論理回路により定まる。論理回路に駆動能力の
大きい高速な回路を用いても、待機状態では論理回路を
通じて電流が流れないため、消費電流はレベルホールド
回路を通じて流れる電流だけである。レベルホールド回
路は、出力を保持するだけなので駆動能力が小さくて良
く、消費電流は小さくできる。スイッチをオフにして
も、レベルホールド回路により論理回路の出力が保持さ
れるので、出力が反転する恐れが無く、安定に動作す
る。したがって、低消費電力で高速に安定動作を行う半
導体装置を実現できる。本発明によれば、電圧レベルが
常にレベルホールド回路で一定値に保証されるので、論
理段数の増加とともに論理振幅が低下することはない。
また、論理入力によらず効力を発揮する。

【０１０９】図２８を用いてさらに本実施例を説明す
る。論理回路ＬＣが、スイッチＳＷＨ及びＳＷＬを介し
て、高電位の電源線ＶＨＨ及び低電位の電源線ＶＬＬに
接続される。ここでＶＨＨならびにＶＬＬは、これまで
述べてきたＶ_CC、Ｖ_SSにそれぞれ対応させることもでき
る。論理回路ＬＣの出力端子ＯＵＴには、レベルホール
ド回路ＬＨが接続される。スイッチＳＷＨとＳＷＬは、
制御パルスＣＫで制御され、同時にオン，オフする。論
理回路ＬＣは、インバータ、ＮＡＮＤ回路、ＮＯＲ回路
などの論理ゲートやフリップフロップ回路、あるいはそ
れら複数個の組合せで構成される。レベルホールド回路
ＬＨは、正帰還回路により構成できる。

【０１１０】論理回路ＬＣの動作は、スイッチＳＷＨ及
びＳＷＬをオンにして行う。論理回路ＬＣの入力ＩＮに
応じた出力ＯＵＴが確定した後、スイッチＳＷＨ及びＳ
ＷＬをオフにして、論理回路ＬＣを介したＶＨＨからＶ
ＳＳへの電流経路を遮断し、論理回路ＬＣの出力をレベ
ルホールド回路ＬＨにより保持する。

【０１１１】回路の遅延時間には、レベルホールド回路
ＬＨの影響は小さく、論理回路ＬＣにより定まる。論理
回路ＬＣに駆動能力の大きい回路を用いて遅延時間の短
い高速な動作を行うことができる。例えば待機状態では
論理回路ＬＣを通じて電流が流れないため、消費電流は
レベルホールド回路ＬＨを通じて流れる電流だけであ
る。レベルホールド回路ＬＨは、駆動能力が小さくて良
いので、消費電流は小さくできる。しかも、レベルホー
ルド回路ＬＨにより論理回路ＬＣの出力ＯＵＴが維持さ
れるため、誤動作の恐れがない。したがって、低消費電
力で高速に安定動作を行う回路を実現できる。

【０１１２】本発明をＣＭＯＳインバータに適用した実
施例を、図２９に示す。ＮＭＯＳトランジスタＭＮ１，
ＰＭＯＳトランジスタＭＰ１が、それぞれ図２８でのス
イッチＳＷＬ，ＳＷＨとして動作する。オフにしたとき
のリーク電流を小さくするため、トランジスタＭＮ１，
ＭＰ１のしきい値電圧は十分大きくする。オン抵抗が大
きくならないようにチャネル幅／チャネル長を定める。
ＮＭＯＳトランジスタＭＮ１のゲートには制御パルスＣ
Ｋが、ＰＭＯＳトランジスタＭＰ１のゲートには制御パ
ルスＣＫＢが入力される。ＣＫＢはＣＫの相補信号であ
る。ＮＭＯＳトランジスタＭＮ２とＰＭＯＳトランジス
タＭＰ２からなるＣＭＯＳインバータＩＮＶを、ＭＮ
１，ＭＰ１に接続する。低電圧動作で駆動能力を大きく
するため、トランジスタＭＮ２，ＭＰ２のしきい値電圧
は小さくする。インバータＩＮＶの出力端子ＯＵＴに
は、ＮＭＯＳトランジスタＭＮ３，ＭＮ４とＰＭＯＳト
ランジスタＭＰ３，ＭＰ４からなるレベルホールド回路
ＬＨが接続される。出力を保持している間の貫通電流を
小さくするため、トランジスタＭＮ３，ＭＮ４，ＭＰ
３，ＭＰ４のしきい値電圧を十分大きくし、チャネル幅
／チャネル長を十分小さくする。電源電圧としきい値電
圧の数値例を挙げる。ＶＬＬを接地電位０Ｖとし、ＶＨ
Ｈを外部電源電圧１Ｖとする。ＮＭＯＳトランジスタの
しきい値電圧は、ＭＮ２は０．２Ｖ，ＭＮ１とＭＮ３及
びＭＮ４は０．４Ｖとする。ＰＭＯＳトランジスタのし
きい値電圧は、ＭＰ２は−０．２Ｖ，ＭＰ１とＭＰ３及
びＭＰ４は−０．４Ｖとする。

【０１１３】図３０に示すタイミング図を用いて、動作
を説明する。まず、制御パルスＣＫをＶＨＨに上げ、Ｃ
ＫＢをＶＬＬに下げて、トランジスタＭＮ１，ＭＰ１を
オンにして、インバータＩＮＶをＶＨＨ，ＶＬＬに接続
する。入力信号ＩＮがＶＬＬからＶＨＨに上がることに
より、ＭＰ２がオフにＭＮ２がオンになり、出力ＯＵＴ
がＶＨＨからＶＬＬに放電される。トランジスタＭＮ２
は飽和領域で導通を始め、ＭＮ２を流れる電流値はゲー
ト（入力端子ＩＮ）−ソース（ノードＮＬ）間の電圧で
定まる。トランジスタＭＮ１がノードＮＬとＶＬＬとの
間に設けられているので、ＭＮ１のオン抵抗とＭＮ２か
ら流れる電流によりノードＮＬの電位が一時的に上昇す
る。しかし、ＭＮ１のゲートはＶＨＨとなっているの
で、しきい値電圧が大きくても、オン抵抗が十分小さく
なるように設計することができ、遅延時間に対する影響
を小さくできる。また、出力ＯＵＴがＶＬＬに反転する
とき、レベルホールド回路ＬＨは出力ＯＵＴをＶＨＨに
保つように、ＭＮ４がオフにＭＰ４がオンになってい
る。そのため、ＭＮ２がオンになることによりＶＨＨか
らＭＰ４，ＭＮ２を通じてＶＬＬに貫通電流が流れる
が、ＭＮ２に比べてＭＰ４の駆動能力を小さく設計する
ことにより、遅延時間や消費電流に対する影響は小さ
い。出力ＯＵＴが下がることにより、ＭＮ３がオフにＭ
Ｐ３がオンになり、レベルホールド回路内のノードＮＬ
ＨがＶＬＬからＶＨＨに反転し、ＭＮ４がオンにＭＰ４
がオフになって、レベルホールド回路ＬＨは出力ＯＵＴ
をＶＬＬに保つように動作し、貫通電流は流れなくな
る。ＭＰ２はゲート，ソースが共にＶＨＨなのでオフで
あるが、しきい値電圧が小さいため、リーク電流が大き
く貫通電流がインバータＩＮＶを通じて流れる。そし
て、制御パルスＣＫをＶＬＬに下げ、ＣＫＢをＶＨＨに
上げて、トランジスタＭＮ１，ＭＰ１をオフにして、イ
ンバータＩＮＶをＶＨＨ，ＶＬＬから分離する。このと
き、ＭＮ１，ＭＰ１はゲート，ソースが等電位で、しき
い値電圧が大きいため完全にオフになる。レベルホール
ド回路ＬＨの正帰還により、出力ＯＵＴはＶＨＨに保た
れる。このとき、ＮＭＯＳトランジスタＭＮ２がオンな
ので、ノードＮＬはＶＬＬに保たれる。一方、ノードＮ
Ｈから出力端子ＯＵＴへのＰＭＯＳトランジスタＭＰ２
のリーク電流のため、ノードＮＨの電圧は低下し始め
る。そして、ＭＰ２はゲート電位よりもソース電位が下
がり完全にオフとなる。その結果、待機状態でインバー
タＩＮＶの貫通電流は流れない。そして、入力信号ＩＮ
が変化する前に、制御パルスＣＫをＶＨＨに上げ、ＣＫ
ＢをＶＬＬに下げて、トランジスタＭＮ１，ＭＰ１をオ
ンにして、ノードＮＨをＶＨＨにする。入力ＩＮがＶＨ
ＨからＶＬＬに反転することにより、出力ＯＵＴがＶＬ
ＬからＶＨＨに反転する。

【０１１４】インバータＩＮＶとレベルホールド回路Ｌ
Ｈを通じて貫通電流が流れる期間が短くなるように、レ
ベルホールド回路ＬＨが出力ＯＵＴにすばやく追従する
のが望ましい。そのため、インバータＩＮＶとレベルホ
ールド回路ＬＨは近接して配置し、配線遅延を小さくす
る。

【０１１５】本実施例から明らかなように、スイッチと
して用いるＭＯＳトランジスタのしきい値電圧を、従来
サブスレッショルド電流を小さくするために必要とされ
ている０．４Ｖ程度以上にすれば、待機状態の貫通電流
を増加させずに、論理回路中のＭＯＳトランジスタのし
きい値電圧を小さくすることができる。動作電圧を１Ｖ
以下に低電圧化しても、ＭＯＳトランジスタのしきい値
電圧を０．２５Ｖ以下にして駆動能力を確保できる。し
たがって、低電圧化による低消費電力化が実現できる。
また、従来のスケーリング則に基づき、素子のスケーリ
ングによる性能向上が実現できる。しかも、スイッチと
レベルホールド回路を負荷すること以外は、従来のＣＭ
ＯＳ論理回路と同じ構成であるので、従来と同じ設計手
法を用いることができる。

【０１１６】図３１は、本発明をＣＭＯＳインバータチ
ェーンに適用した実施例を示している。図２９に示した
１段のインバータにスイッチ２個とレベルホールド回路
も設けた構成を多段接続すればインバータチェーンが実
現できるが、本実施例はスイッチやレベルホールド回路
を複数のインバータで共有して、素子数及び面積を小さ
くした例である。ここでは４段のインバータチェーンの
場合を例にとるが、他の段数の場合も同様に構成され
る。４個のインバータＩＮＶ１，ＩＮＶ２，ＩＮＶ３，
ＩＮＶ４が直列接続される。最終段のインバータＩＮＶ
４の出力端子ＯＵＴにレベルホールド回路ＬＨが接続さ
れる。各インバータは、図２９中のＩＮＶと同様にＰＭ
ＯＳトランジスタとＮＭＯＳトランジスタ１個ずつで構
成される。各インバータのトランジスタサイズは、同じ
であっても異なっていても良い。ドライバとしてよく用
いられるように、チャネル長を同じにして、一定の段間
でチャネル幅をＩＮＶ１，ＩＮＶ２，ＩＮＶ３，ＩＮＶ
４の順に大きくしていくこともできる。各インバータの
ＰＭＯＳトランジスタのソースはノードＮＨに、ＮＭＯ
ＳトランジスタのソースはノードＮＬに接続される。ノ
ードＮＬと低レベルの電源ＶＬＬとの間にスイッチＳＷ
Ｌが、ノードＮＨと高レベルの電源ＶＨＨとの間にスイ
ッチＳＷＨが設けられる。スイッチＳＷＬとＳＷＨは制
御パルスＣＫにより制御され、同時にオン，オフする。
図２９に示したように、スイッチＳＷＬはＮＭＯＳトラ
ンジスタで、ＳＷＨはＣＫの相補信号をゲートに入力し
たＰＭＯＳトランジスタで実現される。

【０１１７】インバータチェーンの動作は、スイッチＳ
ＷＬ，ＳＷＨをオンにして行う。例えば、入力ＩＮが低
レベルＶＬＬから高レベルＶＨＨに反転すると、インバ
ータＩＮＶ１によりノードＮ１がＶＨＨからＶＬＬに反
転し、ＩＮＶ２によりノードＮ２がＶＬＬからＶＨＨに
反転し、ＩＮＶ３によりノードＮ３がＶＨＨからＶＬＬ
に反転し、ＩＮＶ４により出力端子ＯＵＴがＶＬＬから
ＶＨＨに反転する。ＯＵＴがＶＨＨに確定すると、レベ
ルホールド回路ＬＨはＯＵＴをＶＨＨに保つように動作
する。待機状態では、スイッチＳＷＬ，ＳＷＨをオフに
することにより、インバータを介したＶＨＨからＶＬＬ
への電流経路を遮断する。

【０１１８】インバータチェーンに本発明を適用する場
合、本実施例の様にインバータチェーンをまとめて一つ
の論理回路として取扱うことにより、その出力端子にの
みレベルホールド回路を設ければ良い。また、スイッチ
ＳＷＬ，ＳＷＨを複数のインバータで共有できる。スイ
ッチＳＷＬ、ＳＷＨの大きさは、流れるピーク電流の大
きさで決定される。複数個のインバータを流れる電流和
のピークは、各インバータのピーク電流での和よりも小
さくなる。例えば、段間比を３としてインバータチェー
ンを構成する場合、電流和のピークは最終段のピーク電
流にほぼ同じになる。したがって、複数のインバータで
スイッチを共有する方が、インバータごとにスイッチを
設ける場合に比べて、スイッチの面積が小さくて済む。

【０１１９】図３２は、本発明をインバータチェーンに
適用した別の実施例を示している。図３１と同様に４段
のインバータチェーンの場合を例にとるが、他の段数の
場合も同様に構成される。４個のインバータＩＮＶ１，
ＩＮＶ２，ＩＮＶ３，ＩＮＶ４が直列接続される。イン
バータＩＮＶ３の出力端子でＩＮＶ４の入力端子である
ノードＮ３とＩＮＶ４の出力端子ＯＵＴに、それぞれレ
ベルホールド回路ＬＨ３，ＬＨ４が接続される。各イン
バータは、図２９中のＩＮＶと同様にＰＭＯＳトランジ
スタとＮＭＯＳトランジスタ１個ずつで構成される。奇
数番目のインバータＩＮＶ１，ＩＮＶ３はノードＮＬ１
及びＮＨ１に、偶数番目のインバータＩＮＶ２，ＩＮＶ
４はノードＮＬ２及びＮＨ２に接続される。ノードＮＬ
１，ＮＬ２と低レベルの電源ＶＬＬとの間にそれぞれス
イッチＳＷＬ１，ＳＷＬ２が、ノードＮＨ１，ＮＨ２と
高レベルの電源ＶＨＨとの間にそれぞれスイッチＳＷＨ
１，ＳＷＨ２が設けられる。スイッチＳＷＬ１，ＳＷＬ
２とＳＷＨ１，ＳＷＨ２は制御パルスＣＫにより制御さ
れ、同時にオン，オフする。

【０１２０】インバータの動作は、スイッチＳＷＬ１，
ＳＷＬ２，ＳＷＨ１，ＳＷＨ２をオンにして行う。例え
ば、入力ＩＮが低レベルＶＬＬから高レベルＶＨＨに反
転すると、ノードＮ１がＶＨＨからＶＬＬに、ノードＮ
２がＶＬＬからＶＨＨに、ノードＮ３がＶＨＨからＶＬ
Ｌに、ＩＮＶ４により出力端子ＯＵＴがＶＬＬからＶＨ
Ｈに順次反転する。Ｎ３がＶＬＬに確定すると、レベル
ホールド回路ＬＨ１はＮ３をＶＬＬに保つように動作す
る。また、ＯＵＴがＶＨＨに確定すると、レベルホール
ド回路ＬＨはＯＵＴをＶＨＨに保つように動作する。た
とえば待機状態では、スイッチＳＷＬ１，ＳＷＬ２，Ｓ
ＷＨ１，ＳＷＨ２をオフにすることにより、インバータ
を介したＶＨＨからＶＬＬへの電流経路を遮断する。こ
のとき、ノードＮ３がレベルホールド回路ＬＨ３により
低レベルＶＬＬに保たれるため、ノードＮＬ１もインバ
ータＩＮＶ３を通じてＶＬＬに保たれる。さらに、イン
バータＩＮＶ１を通じてノードＮ１がＶＬＬに保たれ
る。同様に、出力端子ＯＵＴがレベルホールド回路ＬＨ
４により高レベルＶＨＨに保たれることにより、ノード
ＮＨ２及びＮ２もＶＨＨに保たれる。したがって、イン
バータ間を接続するノードがＶＨＨとＶＬＬのいずれか
に保たれる。

【０１２１】以上のように、スイッチを２組設け、奇数
番目のインバータと偶数番目のインバータとを違うスイ
ッチに接続し、奇数番目のインバータのいずれかの出力
端子と偶数番目のインバータのいずれかの出力端子と
に、それぞれレベルホールド回路を接続することによ
り、インバータ間のノードＮ１，Ｎ２，Ｎ３が全て高レ
ベルと低レベルのいずれかに保たれる。待機状態が長く
続いてもインバータの入力が中間レベルとならないため
安定に動作し、スイッチをオンにしたときに情報が反転
したり貫通電流が流れたりする恐れがない。

【０１２２】以上本発明を、ＣＭＯＳインバータやイン
バータチェーンに適用した実施例を示しながら説明して
きたが、論理回路にスイッチとレベルホールド回路を負
荷して低消費電力で高速に安定動作を行うという本発明
の趣旨を逸脱しないかぎり、これまでに述べた実施例に
限定されるものではない。

【０１２３】例えば、本発明をＣＭＯＳインバータに適
用した別の実施例を図３３に示す。図２９に示した実施
例では、スイッチとして動作するトランジスタＭＮ１，
ＭＰ２をＣＭＯＳインバータＩＮＶと電源ＶＬＬ，ＶＨ
Ｈとの間に設けている。それに対して、本実施例ではＮ
ＭＯＳトランジスタとＰＭＯＳトランジスタとの間に設
ける。

【０１２４】２個のＮＭＯＳトランジスタＭＮ２，ＭＮ
１と２個のＰＭＯＳトランジスタＭＰ１，ＭＰ２が直列
に、低レベルの電源ＶＬＬと高レベルの電源ＶＨＨの間
に接続される。ＮＭＯＳトランジスタＭＮ１，ＰＭＯＳ
トランジスタＭＰ１は、スイッチとして動作する。オフ
にしたときのリーク電流を小さくするため、トランジス
タＭＮ１，ＭＰ１のしきい値電圧は大きくする。ＮＭＯ
ＳトランジスタＭＮ１のゲートには制御パルスＣＫが、
ＰＭＯＳトランジスタＭＰ１のゲートにはＣＫの相補信
号の制御パルスＣＫＢが入力される。ＮＭＯＳトランジ
スタＭＮ２とＰＭＯＳトランジスタＭＰ２は、ゲートが
入力端子ＩＮに接続され、ＣＭＯＳインバータとして動
作する。低電圧動作で駆動能力を大きくするため、トラ
ンジスタＭＮ１，ＭＰ１のしきい値電圧は小さくする。
出力端子ＯＵＴには、図２９と同様に構成されたレベル
ホールド回路ＬＨが接続される。

【０１２５】図２９に示した実施例と同様に、動作を行
う。制御パルスＣＫ，ＣＫＢにより、トランジスタＭＮ
１，ＭＰ１をオンにして、トランジスタＭＮ２，ＭＰ２
をＣＭＯＳインバータとして動作させる。例えば、入力
ＩＮが低レベルＶＬＬから高レベルＶＨＨに反転する
と、それまでオフであったトランジスタＭＮ２が導通し
始め飽和領域で動作する。このときＭＮ２の電流値はゲ
ート−ソース間の電圧で定まる。本実施例では、トラン
ジスタＭＮ１がＭＮ２と出力端子ＯＵＴとの間に設けら
れているので、ＭＮ１のオン抵抗はＭＮ２のドレインに
接続される。そのため、ＭＮ１のオン抵抗の、ＭＮ２の
電流値に対する影響は小さい。出力ＯＵＴが確定後、ト
ランジスタＭＮ１，ＭＰ１をオフにして、貫通電流を防
止し、レベルホールド回路ＬＨにより出力ＯＵＴを維持
する。

【０１２６】本実施例のようにスイッチを論理回路の出
力端子側に挿入すると、スイッチを複数の論理ゲートで
共有することは出来ないが、スイッチのオン抵抗の影響
が小さい。スイッチとして用いるトランジスタが同じ場
合、図２９に示した実施例の様にスイッチを論理回路の
電源側に設ける場合に比べて、遅延時間が短くなる。あ
るいは、遅延時間が同じになるように設計すると、スイ
ッチとして用いるトランジスタのチャネル幅／チャネル
長が小さくて済み、その面積を小さくできる。

【０１２７】図３４は、レベルホールド回路の別な構成
例である。このレベルホールド回路を、図２９に示した
実施例でＮＭＯＳトランジスタＭＮ３，ＭＮ４とＰＭＯ
ＳトランジスタＭＰ３，ＭＰ４で構成されているレベル
ホールド回路ＬＨと置き換えて、用いた場合について説
明する。

【０１２８】このレベルホールド回路は、それぞれ３個
のＮＭＯＳトランジスタＭＮ３，ＭＮ４，ＭＮ５とＰＭ
ＯＳトランジスタＭＰ３，ＭＰ４，ＭＰ５で構成され
る。待機状態でのリーク電流を低減するため、各トラン
ジスタのしきい値電圧は大きくする。例えば、ＮＭＯＳ
トランジスタは０．４Ｖ，ＰＭＯＳトランジスタは−
０．４Ｖとする。ＭＮ３，ＭＰ３はインバータを構成し
ており、ＭＮ４，ＭＮ５，ＭＰ４，ＭＰ５はスイッチン
グインバータを構成している。ＭＮ５のゲートには制御
パルスＣＫＢが、ＭＰ５のゲートには制御パルスＣＫが
入力される。動作タイミングは、図２９に示したレベ
ルホールド回路ＬＨを用いた場合と同じで、図３０に示
したとおりである。制御パルスＣＫを高レベルＶＨＨに
上げ、ＣＫＢを低レベルＶＬＬに下げてインバータＩＮ
Ｖを動作させる。この時、レベルホールド回路で、トラ
ンジスタＭＮ５，ＭＰ５がオフとなる。そのため、出力
ＯＵＴが反転するときに、インバータＩＮＶとレベルホ
ールド回路を通じて貫通電流が流れることがなく、遅延
時間と消費電流が小さくて済む。待機状態では、制御パ
ルスＣＫを低レベルＶＬＬに下げ、ＣＫＢを高レベルＶ
ＨＨに上げてインバータＩＮＶを電源ＶＬＬ，ＶＨＨか
ら切り離す。この時、レベルホールド回路で、トランジ
スタＭＮ５，ＭＰ５がオンとなり、正帰還により出力Ｏ
ＵＴが保持される。

【０１２９】このように、レベルホールド回路をインバ
ータとスイッチングインバータの組合せで構成すること
により、トランジスタが２個増えるが、論理回路とレベ
ルホールド回路が競合することが無くなり、遅延時間と
消費電流が小さくて済む。また、レベルホールド回路の
駆動能力を大きくしてもよく、出力端子でのリークが大
きい場合でも出力が変動する恐れがなく安定動作ができ
る。

【０１３０】図３９は、２相クロックで論理動作を行う
論理回路に適用した実施例である。通常のマイクロプロ
セッサ等のＬＳＩでは、チップ内の論理動作のほとんど
が２相クロックで同期をとって行なわれることが多い。
論理回路をＬＣ１，ＬＣ２の二つに分け、各々の出力に
はクロックＣＫ１ｂ，ＣＫ２ｂで制御されるラッチ回路
ＬＴ１，ＬＴ２を付加する。本実施例では、ラッチ回路
ＬＴ１，ＬＴ２がレベルホールド回路の役割を果たす。
ここで、ＬＣ１，ＬＣ２は１個の論理ゲートもしくは複
数の論理ゲートからなる組合せ論理回路である。二つの
論理回路ＬＣ１，ＬＣ２はクロックに同期して交互に動
作を行うので、スイッチＳＷＨ１とＳＷＬ１，ＳＷＨ２
とＳＷＬ２をクロックによって交互にオン，オフし、動
作を行わない論理回路のサブスレッショルド電流を遮断
する。本実施例を用いれば低動作電圧でしかもサブスレ
ッショルド電流の小さい低電力ＬＳＩが実現できる。

【０１３１】図４０に示す具体的回路例と、図４１に示
すその制御クロックのタイミングを用いて、動作を説明
する。ここでは、簡単のため論理回路ＬＣ１，ＬＣ２と
してインバータ１個ずつを示している。また、ラッチ回
路ＬＴ１，ＬＴ２としては図３４に示したレベルホール
ド回路を用いているが、図２９に示した回路を用いても
良い。クロックＣＫ１ｔ，ＣＫ２ｔは互いに重なること
無く交互に高レベルになる。クロックＣＫ１ｂ，ＣＫ２
ｂは、それぞれＣＫ１ｔ，ＣＫ２ｔを反転させた信号で
ある。ここで、論理回路ＬＣ１，ＬＣ２を構成するＭＯ
Ｓトランジスタのしきい電圧を低くしておけば高速動作
が可能である。一方、クロックがゲートに入力されるＭ
ＯＳトランジスタは、オフ時にサブスレッショルド電流
を遮断できなければならない。そのためには、しきい電
圧を高くするか、あるいはクロックの高レベルをＶＨＨ
よりも高く，低レベルをＶＬＬよりも低くすればよい。

【０１３２】動作モードでは、ＣＫ１ｔが高レベルの
間、論理回路ＬＣ１が動作を行う。このとき、ＣＫ２ｔ
は低レベルなので、ラッチ回路ＬＴ２はＬＣ１の入力と
なる情報を保持している。また、論理回路ＬＣ２は動作
を行わなくても良いので、トランジスタＭＰ１２及びＭ
Ｎ１２をオフにしてサブスレッショルド電流を遮断す
る。ＣＫ２ｔが高レベルの間は逆に、ＬＴ２は情報を保
持し、ＬＣ２が動作を行うので、ＬＣ１のサブスレッシ
ョルド電流を遮断することができる。すなわち、常にＬ
Ｃ１とＬＣ２のいずれか一方の電流を遮断できるので、
サブスレッショルド電流は従来の半分になる。

【０１３３】最近の３．３Ｖから５Ｖで動作するマイク
ロプロセッサでは、前述したように低電力化するため
に、低電力バックアップモード（スリープモード）など
では不必要な回路へのクロックの印加を停止させ充放電
電流を低減したりしている。本実施例では、図４１に示
すように、スリープモードの間クロックＣＫ１ｔ，ＣＫ
２ｔをともに低レベルにすることにより、トランジスタ
ＭＰ１１及びＭＮ１１，ＭＰ１２及びＭＮ１２がいずれ
もオフになり、論理回路ＬＣ１，ＬＣ２の両方の貫通電
流が遮断される。そのため、スリープモードでは動作モ
ードよりも、サブスレッショルド電流を低減する効果が
さらに大きい。

【０１３４】図４２は、本発明の別の実施例を示す図で
あって、ゲートアレイに適用した例である。ゲートアレ
イはデジタル論理回路であるので、既に示した実施例を
適用してサブスレッショルド電流を低減することが可能
である。しかし、一般にゲートアレイでは、以下に述べ
るように、論理回路を構成する際、使用せずに不活性化
されるゲートが発生する。図４２(A)は、２入力NANDを
基本セルにするゲートアレイの１回路ブロックに於て
(B)に示す論理を構成した例を示している。図中破線A00
1、A002、A003が基本NANDセルである。また、INN1およ
びOUT1はそれぞれこの論理回路ブロックの入力および出
力である。同図のようにNANDセルでインバータを構成す
る場合には、入力の一方であるA004やA005を高レベル(V
_CC)に固定し、対応するゲートを不活性化することが一
般的に行われている。この不活性化されたゲートは、利
用可能なゲートの数十％にのぼることがしばしば起こる
ため、トランジスタのしきい電圧がスケーリングされた
低電圧ゲートアレイにおいては、不活性化ゲートを流れ
るサブスレッショルド電流も無視できない。図中に示す
ように、V_CCからトランジスタＭ_Cおよび抵抗Ｒ_Cを介し
て分離された第2の電源線V_CLにトランジスタMA01、MA03
のソースを接続し、省電力モードにおいてφ_Cを高レベ
ルにしてＭ_Cをカットオフ状態にすれば、トランジスタM
A01、MA03のゲート・ソース間が逆バイアスされ深いカ
ットオフ状態になるので、不活性化ゲートのサブスレッ
ショルド電流を大幅に低減出来る。ただし、活性ゲート
に関しては、既に述べたと同様に、低消費電力が必要な
時間帯、例えば待機時における各ゲート出力の論理状態
（図中高レベル:“H"ないし低レベル:“L"）に対応し
て、ＰチャネルトランジスタのソースはV_CCないしV
_CLに、ＮチャネルトランジスタのソースはV_SLないしV_SS
にそれぞれ接続すれば、やはりリーク電流を防止できる
ことは勿論である。なお、非活性ゲートについては、動
作時においてもトランジスタに電流を流す必要がないの
で、V_CLではなく、最小配線幅で形成されたインピーダ
ンスの高い他の配線を用いても良く、そのような配線に
対しては、トランジスタＭ_Cは必ずしも必要ではなく、
抵抗Ｒ_Cのみとすることも可能である。

【０１３５】図４３は、本発明の別の実施例を示す図で
あって、２入力NORを基本セルにするゲートアレイにお
ける不活性ゲートに、本発明によるサブスレッショルド
電流防止を施した例を示す。同図は図４３(B)に示した
論理をNORセルで構成した例を示している。図中破線A01
1、A012、A013が基本NORセルである。NORセルでインバ
ータを構成する場合には、入力の一方であるA014やA015
をLOW(V_SS)に固定し、対応するゲートを不活性化するこ
とが一般的に行われている。このとき、トランジスタMA
11、MA13のソースをV_SLに接続すれば、既に説明した動
作原理によりこれらトランジスタを深いカットオフ状態
にすることができ、サブスレッショルド電流を防止でき
る。

【０１３６】また、ＬＳＩチップが大規模化するにつれ
て、チップ内部に他の回路群をテストするためのテスト
回路が内蔵されるのが普通になる。このテスト回路は、
テスト時以外の通常動作時には動作を停止させることが
できる。この場合にテスト回路のサブスレッショルド電
流を低減するためには、これまで述べた実施例が有効で
ある。

【０１３７】以上述べた各実施例を、シングルチップ・
マイクロプロセッサに適用した例を以下に示す。まずこ
れまでの電力低減機構を持つマイクロプロセッサについ
て述べる。従来のマイクロプロセッサでは、チップ全体
を一度に制御することにより電力を制御していた。例え
ば、インテル社のｉ３８６ＳＬでは、内部回路が完全ス
タティックになっているため、チップへのクロックの入
力を停止しても内部状態が保持され、再度クロックの入
力を再開すれば動作を再開できる。このように、クロッ
クの入力を停止することにより、チップ全体の動作を停
止させ、これによりシステム全体の電力を低減しようと
していた。しかしこれは、従来までのように電源電圧が
３．３Ｖ〜５Ｖと高い場合にのみ可能であった。ＣＭＯ
Ｓ回路を構成するＭＯＳトランジスタのしきい電圧が
０．４〜０．５Ｖ程度と高くとれるために、サブスレッ
ショルド電流が無視できるほど小さくできるためであ
る。しかし、前述したように、電源電圧が２Ｖ以下ある
いは０．９〜１．６Ｖ程度のような電池１個の電圧で動
作させる高速システムでは、もはやクロックを停止して
も低電力化はできない。一般に、ランダムゲートを主体
とした論理ゲートからなるＬＳＩでは、チップ内の多数
の論理ゲートの中で、論理ゲートの入力電圧が変化する
論理ゲート数は全体の約２割程度といわれている。その
他の約８割の論理ゲートでは、その入力は変化しない。
幸いにして従来のＣＭＯＳ回路ではしきい電圧が高かっ
たために、この８割の数の論理ゲートの電力がほとんど
無視できて、チップ全体を低電力にできていたわけであ
る。しかし、停電源電圧ではもはやこれは期待できなく
なる。以下、低電源電圧動作においてチップ全体が低電
力になるような電子装置の一例としてマイクロプロセッ
サを取り上げる。

【０１３８】図４４に本発明の電力低減機構を内蔵する
シングルチップ・マイクロプロセッサを示す。以下に述
べるように、チップ内部でユニット別にアクティブ／ス
タンドバイをコントロールする機構を設けているのが特
長である。６００がシングルチップのマイクロプロセッ
サである。このマイクロプロセッサ６００上には、中央
処理部（以下、ＣＰＵと略す）６０１、コプロセッサＡ
（以下、ＣＯＰＡと略す）６０２、コプロセッサＢ（以
下、ＣＯＰＢと略す）６０３、ローカルメモリ（以下、
ＬＭと略す）６０４、バス制御部（以下、ＢＵＳＣと略
す）６０５が内蔵されている。これらの各ユニットはチ
ップ上の内部バス６５１によって接続されている。ま
た、チップ外部とはＢＵＳＣ６０５を介して、外部バス
６５２と接続される。外部バス６５２にはメインメモリ
（以下、ＭＳと略す）６０６、入出力デバイス（以下、
ＩＯと略す）６０７等が接続される。ＣＰＧ６０６はク
ロックジェネレータであり、チップ内部の各ユニットは
ＣＰＧ６０６から生成されるクロック信号６５３に同期
して動作する。

【０１３９】ＣＯＰＡ６０２、ＣＯＰＢ６０３、ＬＭ６
０４は、それぞれ二つの動作状態を持っている。その一
つはスリープ状態である。この状態では、各ユニットの
動作は停止しており、消費される電力は極めて小さい。
他の一つはアクティブ状態である。この状態では、ユニ
ットがデータの読み出し／書き込み動作や演算処理動作
等の処理を実行している。このため、消費電力を極めて
小さく抑えることはしない。これらの各ユニットを構成
する論理回路は、例えば図１８〜２６、図２８〜３２、
図３９〜４１等の回路を使用している。これにより、ス
リープ状態の消費電力を低減できる。さらにアクティブ
状態においても、例えば図３９〜４１の回路を用いて、
２相クロックのフェーズごとにきめ細かく活性化状態を
コントロールすることにより、電力を低減できる。ＭＳ
６０６とＩＯ６０７もアクティブ／スリープ状態を持
つ。マイクロプロセッサ６００から出力される信号６５
４及び６５５は、ＭＳ６０６とＩＯ６０７がそれぞれア
クティブ状態になることを指示する信号である。

【０１４０】ＣＯＰＡ６０２，ＣＯＰＢ６０３は、基本
的に同種のユニットで、ＣＰＵで実行されたプログラム
中にＣＯＰＡあるいはＣＯＰＢの演算を要求する命令が
あるときだけ、指定された演算を実行する。この時だけ
アクティブとなり、他の期間はスリープで良い。通常の
プログラムでは、この演算要求の頻度はそれほど高くな
い。内部には、多量のレジスタファイル，トランジスタ
数の多い専用演算器を（時には複数個）もち、全体のト
ランジスタ数が多いのが特徴である。

【０１４１】また、ＬＭ６０４は、ＣＰＵが必要とする
プログラムやデータが格納されているため、アクセス頻
度は高い。しかし、ＣＰＵ内部にキャッシュメモリが内
蔵されているような場合には、ＣＰＵ内部で閉じて処理
が行われるため、アクセス頻度が下がり、スリープ状態
の期間が長くなる、といった特徴がある。

【０１４２】ＣＰＵ６０１は、命令を実行し、データを
処理する部分で、常にプログラムを実行している（活性
化率１００％）。ＣＰＵ内部は汎用レジスタ，演算器な
ど通常のプロセッサの基本部分が含まれる。時には、キ
ャッシュメモリを含む場合もある。命令やデータは、Ｌ
Ｍ６０４あるいはＭＳ６０６に格納されている。ＬＭ６
０４は小容量であるが高速にアクセス可能なオンチップ
上のメモリで、頻繁にＣＰＵ６０１によって使われる命
令やデータが格納されている。それほど頻繁にアクセス
する必要のない命令やデータは大容量であるが中低速な
メモリのＭＳ６０６に格納されている。ＣＰＵ６０１は
内部バス６５１を介して直接ＬＭ６０４をアクセスする
ことができる。一方、ＭＳ６０６に対するアクセスは、
内部バス６５１、ＢＵＳＣ６０５、外部バス６５２を介
する。ＢＵＳＣ６０５は、３２〜１２８ビット幅程度の
外部バス用バッファを含む。ＣＰＵがチップ外部のメモ
リやデバイスに対してアクセスするときだけ、アクティ
ブになれば良い。ＣＰＵが必要とするプログラムやデー
タがチップ内部に存在するときにはスリープ状態で良
い。

【０１４３】ＣＯＰＡ６０２は乗算、除算、平方根、絶
対値の計算を実行するコプロセッサであり、これらの演
算を高速に処理する専用演算器を内蔵する。ＣＯＰＢ６
０３は三角関数、距離計算等の関数演算を実行するコプ
ロセッサであり、これらの演算を高速に処理する専用演
算器を内蔵する。ＣＰＵ６０１は、内部バス６５１を経
由して、ＣＯＰＡ６０２、ＣＯＰＢ６０３内のコマンド
レジスタＣＭＤＡ６０９、ＣＭＤＢ６１０に要求する演
算を指示するコマンドを書き込むことにより、各コプロ
セッサに演算の起動をかける。演算の起動がかかるま
で、各コプロセッサはスリープ状態にあり、電力をほと
んど消費しない。

【０１４４】図４５はＣＯＰＡ６０２の内部構成図であ
る。内部は二つのブロックＩＴＦＡ７００とＥＸＡ７０
１からなる。ＩＴＦＡ７００は、コマンドレジスタＣＭ
ＤＡ６０９、コマンドデコーダＤＥＣ７０６、オペラン
ドレジスタＲＡ７０２，ＲＢ７０３，ＲＣ７０４、およ
び制御回路ＣＮＴ７０５を持つ。ＥＸＡ７０１は乗算、
除算、平方根、絶対値の計算を高速に処理する専用演算
器とそれを制御する制御回路が内蔵されている。内部バ
ス６５１経由で、ＣＰＵ６０１から送られてきたコマン
ドはＣＭＤＡ６０９に保持され、ＤＥＣ７０６でそのコ
マンドがデコードされ、ＥＸＡ７０１にそのコマンドで
指示された演算を実行させる。コマンドは乗算、除算、
平方根、絶対値の４種類がある。演算のためのオペラン
ドはＲＡ７０２，ＲＢ７０３にＣＰＵ６０１から送られ
てきたソースオペランドが格納され、演算結果はＥＸＡ
７０１で演算終了後、ＲＣ７０４に格納され、ＣＰＵ６
０１から読み出される。ＥＸＡ７０１は演算を行ってい
ないときには、スリープ状態である。ＤＥＣ７０６でそ
のコマンドがデコードされると、ＥＸＡ７０１にそのコ
マンドで指示された演算を実行させる信号が生成され、
ＥＸＡ７０１が演算を開始する。演算実行中、ＥＸＡ７
０１はアクティブ状態になる。演算終了後、ＥＸＡ７０
１はＲＣ７０４に結果を格納し、ＣＭＤＡ６０９をゼロ
クリアする。ＣＭＤＡ６０９の内容がゼロであることを
ＤＥＣ７０６が検出し、ＳＬＥＥＰ７０７信号がアサー
トされることにより、ＥＸＡ７０１がスリープ状態に入
る。ＣＮＴ７０５は各レジスタ６０９、７０２、７０
３、７０４に対するリード／ライト、ゼロクリア等の動
作を制御する。ＩＴＦＡ７００は、常にＣＰＵからのコ
マンドを受け付けられるようにするために、常にアクテ
ィブ状態である。ＣＰＧ６０６から生成されたクロック
信号６５３は、ＩＴＦＡ７００で使用される。また、ゲ
ート回路７０９を介してＥＸＡ用クロック信号７１０が
出力され、これがＥＸＡ７０１のクロックとして使われ
る。ＳＬＥＥＰ７０７がアサートされたときには、ゲー
ト回路７０９がＥＸＡ用クロック７１０を停止させ、Ｅ
ＸＡ７０１にクロックが供給されなくなる。これによ
り、スリープ状態では、ＥＸＡ７０１のクロックも停止
状態になる。このＳＬＥＥＰ信号によって、例えば、図
１８〜２６あるいは図２８〜３２等の回路のスイッチが
制御され、スリープ状態でのサブスレッショルド電流が
低減される。

【０１４５】ＥＸＡ７０１の内部には、専用の演算器と
ともに演算の途中結果を保持しておくレジスタや演算状
態を保持するレジスタ、演算制御のためのラッチなどが
含まれる。これらのレジスタやラッチには、例えば図３
５や図３７の回路が使用される。図３５の回路の場合
は、一旦スリープ状態に入るとラッチ内部の状態は破壊
される。一方、図３７の回路の場合は、スリープ状態に
入ってもラッチ内部の状態は破壊されない。このため、
一旦スリープ状態に入った後、アクティブ状態に戻った
とき、途中で停止した演算動作を再開することができ
る。

【０１４６】ＣＯＰＢ６０３は、三角関数、距離計算等
の関数演算を実行するコプロセッサであるが、その内部
構成および動作はＣＯＰＡ６０２と同様である。

【０１４７】図４６にＬＭ６０４の内部構成を示す。Ｍ
ＥＭ９０１は命令／データ等の情報を格納しておくメモ
リ部である。ＭＣＮＴ９０２はＣＰＵ６０１からのアク
セス要求を受け取り、ＭＥＭ９０１に格納されているデ
ータを読み出したり、ＭＥＭ９０１にデータを書き込む
制御を行う。ＣＰＵ６０１からアクセス要求があったと
きにＭＣＮＴ９０２はＭＥＭ９０１をアクティブ状態に
する信号ＡＣＴ９０３をアサートしてＭＥＭ９０１を動
作状態にする。アクセス要求がないときにはＡＣＴ９０
３がネゲートされているためＭＥＭ９０１はスリープ状
態にある。このＡＣＴ信号によって、例えば図１８〜２
６あるいは図２８〜３２等の回路のスイッチが制御さ
れ、スリープ状態でのサブスレッショルド電流が低減さ
れる。なお、この状態でもメモリには情報が保持されて
いる。ＭＣＮＴ９０２は、常にＣＰＵからのアクセス要
求を受け付けられるようにするために、常にアクティブ
状態である。

【０１４８】ＣＰＵ６０１がＭＳ６０６に命令やデータ
をアクセスする時は、内部バス６５１、ＢＵＳＣ６０
５、外部バス６５２を介する。ＢＵＳＣ６０５はこのと
きだけアクティブ状態になる。図４７にＢＵＳＣ６０５
の内部構成を示す。ＢＣＮＴ８００はＣＰＵ６０１の要
求に応じて外部バス６５２へのアクセスを制御する回路
である。ＯＵＴＢ８０１は内部バス６５１から外部バス
６５２へデータを流すときに外部バス６５２をドライブ
するドライバ回路であり、このときだけアクティブにな
る。ＩＮＢ８０２は外部バス６５２から内部バス６５１
へデータを流すときに内部バス６５１をドライブするド
ライバ回路であり、このときだけアクティブになる。Ｂ
ＣＮＴ８００はＣＰＵ６０１からチップ外部のＭＳ６０
６やＩＯ６０７に対しての書き込み要求を受け取ると、
ＡＣＴＷ８０３をアサートしてＯＵＴＢ８０１をアクテ
ィブにする。逆に、ＢＣＮＴ８００はＣＰＵ６０１から
チップ外部のＭＳ６０６やＩＯ６０７からの読み出し要
求を受け取ると、ＡＣＴＲ８０４をアサートしてＩＮＢ
８０２をアクティブにする。これらのとき以外、ＯＵＴ
Ｂ８０１，ＩＮＢ８０２はスリープ状態にある。ＢＣＮ
Ｔ８００は、常にチップ外部に対するアクセス要求を受
け付けられるようにするために、常にアクティブ状態で
ある。ＢＣＮＴ８００はＭＳ６０６に対するアクティブ
支持信号６５４とＩＯ６０７に対するアクティブ指示信
号６５５も出力する。ＣＰＵ６０１がＢＣＮＴ８００に
たいし、ＭＳ６０６へアクセス要求した場合、ＢＣＮＴ
８００はそれを検出し信号６５４をアサートし、ＭＳ６
０６をアクティブ状態にする。信号６５５も同様の目的
で使われる。

【０１４９】ＯＵＴＢ８０１には、例えば図２５の出力
バッファ回路が使われ、ＡＣＴＷ信号に従ってスイッチ
Ｓ_S、Ｓ_Cが制御される。ＯＵＴＢは、大きな負荷（外部
バス６５２）を駆動するので、チャネル幅の大きなＭＯ
Ｓトランジスタを、バス幅（例えば６４ビット）の数だ
け必要とし、そのチャネル幅の合計は非常に大きい。し
たがって、ＯＵＴＢのサブスレッショルド電流を低減す
ることは、システム全体の電流低減に大きく寄与する。

【０１５０】ＩＮＢ８０２には、例えば図２６の入力バ
ッファ回路が使われ、ＡＣＴＲ信号がＳＢ端子に供給さ
れる。これにより、スリープ状態のときの内部バス６５
１の電圧レベルを確定させることができる。したがっ
て、このバスに接続されたユニットＣＯＰＡ、ＣＯＰ
Ｂ、ＬＭに、例えば図１８〜２５の回路を用いることが
でき、これらのユニットのサブスレッショルド電流低減
が容易になる。

【０１５１】ＭＳ６０６には、例えばＤＲＡＭが用いら
れる。ＤＲＡＭとしては、普通のＤＲＡＭでもよいが、
アイ・イー・イー・イー・スペクトラム、第４３頁から
第４９頁、１９９２年１０月（IEEE Spectrum, pp.43-4
9, Oct.1992）に記載されているシンクロナスＤＲＡＭ
でもよい。シンクロナスＤＲＡＭでは、クロックエネー
ブル／ディスエーブル信号によってチップ内部へのクロ
ックの供給を制御できるので、この信号を活用すれば効
果的に消費電流を低減できる。すなわち、スリープ状態
のときはチップ内部へのクロックの供給を停止する。さ
らに、図２６の回路をシンクロナスＤＲＡＭの入力バッ
ファとして用い、クロックエネーブル／ディスエーブル
信号をＳＢ端子に印加することにより、内部回路のサブ
スレッショルド電流を低減できる。

【０１５２】図４８はマイクロプロセッサ６００全体の
動作例を示す。横軸は時刻を表し、斜線は各ユニット、
各ブロックがアクティブである状態を示す。この例で
は、ＣＰＵ６０１は時刻Ｔ１にＣＯＰＡ６０２に除算コ
マンドを発行し、これに従いＣＯＰＡ６０２はＴ１から
Ｔ２まで除算を実行し、時刻Ｔ２に演算終了をＣＰＵ６
０１に報告して再びスリープ状態に入る。その後、ＣＰ
Ｕ６０１は時刻Ｔ３にＣＯＰＢ６０３に距離計算コマン
ドを発行し、これに従いＣＯＰＢ６０３はＴ３からＴ４
まで距離計算を実行し、時刻Ｔ４に計算終了をＣＰＵ６
０１に報告して再びスリープ状態に入る。ＬＭ６０４は
ＣＰＵ６０１からデータのアクセス要求があるときだけ
アクティブになる。ＢＵＳＣ６０５もＣＰＵ６０１が外
部にたいしてアクセスするときだけアクティブになる。
このように、マイクロプロセッサ６００内部できめ細か
く各ユニット、各ブロックのアクティブ／スリープ状態
を制御することによりマイクロプロセッサ６００の消費
電力を大幅に低減することが可能になる。

【０１５３】本実施例は一つのチップ内部での本発明を
適用したケースであるが、これを複数のチップからな
る、計算機システムの実施例にも拡張することは自明で
ある。例えば、第４４図における６０１から６０５の各
ユニットがそれぞれ別チップで構成されるケースで本発
明を適用することは容易である。

【０１５４】

【発明の効果】以上説明したように、本発明によれば、
高速・低消費電力のＭＯＳトランジスタ回路、およびそ
れで構成された半導体集積回路ならびに電子装置が実現
できる。

【図面の簡単な説明】

【図１】本発明の実施例１のインバータを示す図であ
る。

【図２】本発明によるサブスレッショルド電流低減の原
理を示す図である。

【図３】本発明によるサブスレッショルド電流低減効果
を示す図である。

【図４】本発明の実施例２のインバータの回路図であ
る。

【図５】本発明の信号のタイミングを示す図である。

【図６】本発明のデバイス構造を示す図である。

【図７】本発明の実施例３のインバータの回路図であ
る。

【図８】本発明の実施例４のインバータの回路図であ
る。

【図９】本発明のデバイス構造を示す図である。

【図１０】本発明の実施例５のインバータ列を示す図で
ある。

【図１１】本発明の実施例６のインバータ列を示す図で
ある。

【図１２】本発明の実施例７のインバータ列を示す図で
ある。

【図１３】本発明が適用される組合せ論理回路のグルー
プ分けの例を示す図である。

【図１４】本発明の実施例８の組合せ論理回路を示す図
である。

【図１５】本発明の実施例９の組合せ論理回路を示す図
である。

【図１６】本発明の実施例１０のラッチを示す図であ
る。

【図１７】本発明の実施例１１のラッチの回路図であ
る。

【図１８】本発明の実施例１２のインバータ列の回路図
である。

【図１９】本発明の実施例１３のインバータ列の回路図
である。

【図２０】本発明の実施例１４のＮＡＮＤゲートの回路
図である。

【図２１】本発明の実施例１５のＮＯＲゲートの回路図
である。

【図２２】本発明の実施例１６のクロックインバータの
回路図である。

【図２３】本発明の実施例１７の組合せ論理回路の回路
図である。

【図２４】本発明の実施例１８のラッチの回路図であ
る。

【図２５】本発明の実施例１９の出力バッファの回路図
である。

【図２６】本発明の実施例２０の入力バッファの回路図
である。

【図２７】本発明の実施例２１のＮＭＯＳダイナミック
回路の回路図である。

【図２８】概念的実施例を示す図である。

【図２９】ＣＭＯＳインバータに適用した実施例の回路
図である。

【図３０】ＣＭＯＳインバータに適用した実施例の動作
タイミング図である。

【図３１】インバータチェーンに適用した実施例を示す
図である。

【図３２】インバータチェーンに適用した別の実施例を
示す図である。

【図３３】ＣＭＯＳインバータに適用した別の実施例を
示す図である。

【図３４】レベルホールド回路の別の構成例の回路図で
ある。

【図３５】出力を固定できるラッチ回路の回路図であ
る。

【図３６】制御クロックのタイミング図である。

【図３７】出力を固定できるラッチ回路の回路図であ
る。

【図３８】制御クロックのタイミング図である。

【図３９】２相クロック論理回路を示す図である。

【図４０】２相クロックで動作するインバータの回路図
である。

【図４１】制御クロックのタイミング図である。

【図４２】本発明によるゲートアレイを示す図である。

【図４３】本発明によるゲートアレイを示す図である。

【図４４】本発明によるシングルチップ・マイクロプロ
セッサのブロック図である。

【図４５】コプロセッサの内部構成図である。

【図４６】ローカルメモリの内部構成図である。

【図４７】バス制御部の内部構成図である。

【図４８】マイクロプロセッサの動作タイミング図であ
る。

【図４９】従来のＣＭＯＳインバータの回路図である。

【図５０】ＭＯＳトランジスタのサブスレッショルド特
性を示す図である。

【符号の説明】

Ｌ、Ｌ₁〜Ｌ_k……論理ゲート、Ｇ₁〜Ｇ_k……論理ゲート
群、Ｓ_C、Ｓ_C1〜Ｓ_Ck、Ｓ_S、Ｓ_S1〜Ｓ_Sk……スイッチ、
Ｒ_C、Ｒ_C1〜Ｒ_Ck、Ｒ_S、Ｒ_S1〜Ｒ_Sk……抵抗。

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁵ 識別記号庁内整理番号ＦＩ技術表示箇所 7436−5ＪＨ０３Ｋ 17/687 Ｆ (72)発明者阪田健東京都国分寺市東恋ケ窪１丁目280番地株式会社日立製作所中央研究所内 (72)発明者青木正和東京都国分寺市東恋ケ窪１丁目280番地株式会社日立製作所中央研究所内 (72)発明者河原尊之東京都国分寺市東恋ケ窪１丁目280番地株式会社日立製作所中央研究所内

Claims

【特許請求の範囲】

【請求項１】第１のＭＯＳトランジスタと、そのソース・ドイレン経路が第１動作電位点と第２動作
電位点との間に上記第１のＭＯＳトランジスタのソース
・ドイレン経路と直列接続された第２のＭＯＳトランジ
スタとを少なくとも具備してなり、上記第１のＭＯＳトランジスタの上記ソース・ドレイン
経路と上記第２のＭＯＳトランジスタの上記ソース・ド
レイン経路との共通接続点である出力ノードから出力信
号を得る如く構成されたＭＯＳトランジスタ回路であっ
て、上記第１と第２のＭＯＳトランジスタの少なくとも一方
に接続され、制御信号が供給される制御回路手段をさら
に具備してなり、該制御回路手段に供給される上記制御信号を第１の状態
に設定することにより、上記一方のトランジスタの上記
ソースに比較的大きな電流が流れることを許容せしめ、上記制御回路手段に供給される上記制御信号を上記第１
の状態と異なる第２の状態に設定することにより、上記
一方のトランジスタの上記ソースに流れる電流を上記比
較的大きな電流より小さな値に制限することを特徴とす
る半導体集積回路。
【請求項２】上記制御回路手段は上記一方のトランジス
タの上記ソースと上記第１動作電位点と上記第２動作電
位点のいずれか一方の電位点との間に接続されてなるこ
とを特徴とする請求項１に記載の半導体集積回路。
【請求項３】上記制御信号が上記第１の状態である際に
上記出力ノードから得られる上記出力信号の電圧振幅
が、上記制御信号が上記第２の状態である際に上記出力
ノードから得られる上記出力信号の電圧振幅より大きい
ことを特徴とする請求項１または請求項２のいずれかに
記載の半導体集積回路。
【請求項４】上記ＭＯＳトランジスタは複数の上記第１
のＭＯＳトランジスタと複数の上記第２のＭＯＳトラン
ジスタとを具備してなり、該複数の第１のＭＯＳトランジスタのそれぞれのソース
・ドレイン経路は該複数の第２のＭＯＳトランジスタの
対応するソース・ドレイン経路と直列接続されてなるこ
とを特徴とする請求項１から請求項３までのいずれかに
記載の半導体集積回路。
【請求項５】複数の上記制御回路手段を具備してなり、該複数の第１のＭＯＳトランジスタのそれぞれのソース
・ドレイン経路は該複数の第２のＭＯＳトランジスタの
対応するソース・ドレイン経路および対応する制御回路
手段と直列接続されてなることを特徴とする請求項４に
記載の半導体集積回路。
【請求項６】上記複数の第１のＭＯＳトランジスタと上
記複数の第２のＭＯＳトランジスタの一方のグループの
複数のＭＯＳトランジスタのソースは共通接続され、該共通接続された上記複数のＭＯＳトランジスタの上記
ソースは上記制御回路手段を介して上記第１動作電位点
と上記第２動作電位点のいずれか一方の電位点との間に
接続されてなることを特徴とする請求項４に記載の半導
体集積回路。
【請求項７】上記複数の第１のＭＯＳトランジスタと上
記複数の第２のＭＯＳトランジスタ上記ソース・ドレイ
ン経路の上記複数の直列接続は複数の論理回路を構成
し、該複数の論理回路では前段の論理回路の出力が後段の論
理回路の入力に順次に接続されることにより、論理回路
列が構成されてなることを特徴とする請求項４に記載の
半導体集積回路。
【請求項８】上記制御回路手段を複数個具備してなり、上記論理回路列の上記複数の論理回路のＭＯＳトランジ
スタのソース・ドレイン経路のそれぞれは対応する制御
回路手段と直列接続されなり、上記制御信号が上記第２の状態の場合に、上記複数の論
理回路では前段の論理回路の出力の電圧振幅より後段の
論理回路の出力の電圧振幅が順次に小さくされてなる如
く上記複数個の上記制御回路手段が構成されてなること
を特徴とする請求項７に記載の半導体集積回路。
【請求項９】上記論理回路列の上記複数の論理回路の最
終段の論理回路の出力には電圧振幅を回復するためのレ
ベル変換回路の入力が接続されてなることを特徴とする
請求項８に記載の半導体集積回路。
【請求項１０】上記制御信号が上記第１の状態の場合
に、上記レベル変換回路の入力を出力にバイパスする如
く構成されてなることを特徴とする請求項９に記載の半
導体集積回路。
【請求項１１】上記制御回路手段を２個具備してなり、上記論理回路列の偶数段の論理回路と上記第１動作電位
点と上記第２動作電位点のいずれか一方の電位点との間
に上記２個の制御回路手段の一方が接続され、上記論理回路列の奇数段の論理回路と上記第１動作電位
点と上記第２動作電位点の他方の電位点との間に上記２
個の制御回路手段の他方が接続されてなることを特徴と
する請求項７に記載の半導体集積回路。
【請求項１２】上記第１のＭＯＳトランジスタと上記第
２のＭＯＳトランジスタは互いに反対の導電型であるこ
とにより、上記ＭＯＳトランジスタ回路はＣＭＯＳ回路
であることを特徴とする請求項１から請求項１１までの
いずれかに記載の半導体集積回路。
【請求項１３】論理回路と、その動作電圧端子の間に設
けられたスイッチと、該論理回路の出力端子に設けられ
たレベルホールド回路とを有し、論理出力が確定する時
間帯を含む時間帯以外では、上記スイッチをオフにして
該論理回路を通じて流れる電流経路を遮断し、該論理出
力は該レベルホールド回路で保持することを特徴とする
半導体装置。
【請求項１４】請求項１３に記載の半導体装置におい
て、上記論理回路は、ＮＭＯＳトランジスタとＰＭＯＳ
トランジスタの組合せで構成されていることを特徴とす
る半導体装置。
【請求項１５】請求項１３に記載の半導体装置におい
て、上記論理回路の動作電圧は１．５Ｖ以下であること
を特徴とする半導体装置。
【請求項１６】請求項１５に記載の半導体装置におい
て、上記ＮＭＯＳトランジスタとＰＭＯＳトランジスタ
のしきい値電圧の絶対値は０．４Ｖ以下であることを特
徴とする半導体装置。
【請求項１７】請求項１３に記載の半導体装置におい
て、上記スイッチは、高レベルの電源と上記論理回路と
の間及び低レベルの電源と上記論理回路との間にそれぞ
れ設けられることを特徴とする半導体装置。
【請求項１８】請求項１３に記載の半導体装置におい
て、上記論理回路を出力端子から高レベルの電源側の回
路と低レベルの電源側の回路との二つに分け、出力端子
と高レベル側の回路とのあいだ及び出力端子と低レベル
側の回路との間に、上記スイッチがそれぞれ設けられる
ことを特徴とする半導体装置。
【請求項１９】請求項１５または請求項１６に記載の半
導体装置において、低レベルの電源側に設けられたスイ
ッチはＮＭＯＳトランジスタであり、高レベルの電源側
に設けられたスイッチはＰＭＯＳトランジスタであり、
上記ＮＭＯＳトランジスタとＰＭＯＳトランジスタのゲ
ートには互いに相補な制御パルスが入力されることを特
徴とする半導体装置。
【請求項２０】請求項１９に記載の半導体装置におい
て、上記スイッチとして動作するＮＭＯＳトランジスタ
とＰＭＯＳトランジスタのしきい値電圧の絶対値は０．
４Ｖ以上であることを特徴とする半導体装置。
【請求項２１】請求項１３に記載の半導体装置におい
て、上記レベルホールド回路は、正帰還回路であること
を特徴とする半導体装置。
【請求項２２】請求項１８に記載の半導体装置におい
て、上記レベルホールド回路は、上記スイッチがオフと
なっている期間だけ、正帰還回路として動作することを
特徴とする半導体装置。
【請求項２３】請求項１３に記載の半導体装置におい
て、上記論理回路は複数の論理ゲートを含んで構成さ
れ、上記スイッチは該複数の論理ゲートに共通に設けら
れることを特徴とする半導体装置。
【請求項２４】請求項２０に記載の半導体装置におい
て、上記スイッチを共有する上記複数の論理ゲートの出
力は同じ値であることを特徴とする半導体装置。
【請求項２５】請求項１３に記載の半導体装置におい
て、上記論理回路は複数の論理ゲートの直列接続により
構成され、最終段の論理ゲートの出力端子にのみ上記レ
ベルホールド回路が接続されることを特徴とする半導体
装置。
【請求項２６】請求項１３に記載の半導体装置におい
て、上記論理回路は複数の論理ゲートの直列接続により
構成され、最終段の論理ゲートの出力端子と、最終段の
論理ゲートと事なる値を出力する他のいずれかの論理ゲ
ートの出力端子にそれぞれ上記レベルホールド回路が接
続されることを特徴とする半導体装置。
【請求項２７】中央処理ユニットを含む複数のユニット
を有し、少なくとも１つのユニットは少なくとも２つの
動作状態を持ち、上記ユニットは上記中央処理ユニット
から送られてきた情報に従って上記２つの動作状態を制
御する動作制御手段を有する電子装置。
【請求項２８】上記ユニットは、１つの動作状態ではユ
ニット内部へのクロック送出を停止する手段を有する請
求項２７に記載の電子装置。
【請求項２９】上記ユニットは、１つの動作状態ではユ
ニット内部の消費電流を他の動作状態よりも小さな値に
抑える手段を有する請求項２７に記載の電子装置。
【請求項３０】請求項２７に記載の電子装置において、上記ユニットは、第１のＭＯＳトランジスタと、そのソース・ドイレン経路が第１動作電位点と第２動作
電位点との間に上記第１のＭＯＳトランジスタのソース
・ドイレン経路と直列接続された第２のＭＯＳトランジ
スタとを少なくとも具備してなり、上記第１のＭＯＳトランジスタの上記ソース・ドレイン
経路と上記第２のＭＯＳトランジスタの上記ソース・ド
レイン経路との共通接続点である出力ノードから出力信
号を得る如く構成されたＭＯＳトランジスタ回路であっ
て、上記第１と第２のＭＯＳトランジスタの少なくとも一方
に接続され、上記動作制御手段によって生成される制御
信号が供給される制御回路手段をさらに具備してなり、該制御回路手段に供給される上記制御信号を第１の状態
に設定することにより、上記一方のトランジスタの上記
ソースに比較的大きな電流が流れることを許容せしめ、上記制御回路手段に供給される上記制御信号を上記第１
の状態と異なる第２の状態に設定することにより、上記
一方のトランジスタの上記ソースに流れる電流を上記比
較的大きな電流より小さな値に制限することを特徴とす
る電子装置。
【請求項３１】請求項２７に記載の電子装置において、上記ユニットは、論理回路と、その動作電圧端子の間に
設けられたスイッチと、該論理回路の出力端子に設けら
れたレベルホールド回路とを有し、上記動作制御手段によって生成される制御信号により上
記スイッチが制御されることを特徴とする電子装置。
【請求項３２】複数のユニットを有し、上記各ユニット
にはクロック信号が分配され、上記各ユニットは論理回
路と、その動作電圧端子の間に設けられたスイッチと、
該論理回路の出力端子に設けられたレベルホールド回路
とを有し、上記クロック信号により上記スイッチが制御
されることを特徴とする電子装置。