JP2001024075A - 不揮発性半導体記憶装置及びその書き込み方法 - Google Patents

Abstract

(57)【要約】 【課題】ＦＧ型，ＭＯＮＯＳ型等の電荷蓄積手段を有す
るメモリトランジスタを、ゲート長０．１３μｍ以下に
スケーリングした場合に適した構造とする。 【解決手段】ソース領域２およびドレイン領域４と、チ
ャネル形成領域１ａ上に設けられ内部に電荷蓄積手段
（電荷トラップ）を含むゲート絶縁膜６と、その上のゲ
ート電極８とを備える。チャネル形成領域１ａ，ソース
領域２及び／又はドレイン領域４の不純物濃度プロファ
イルが、ゲート長を短くしたときに発生するしきい値低
下を所定割合（たとえば、１０％以下）に抑制する最適
な不純物濃度プロファイルから、ソース領域２及び／又
はドレイン領域４の接合耐圧を大きくする方向に変えて
ある。たとえば、しきい値が１５％以上低下するように
すると、短チャネル効果抑止のためにチャネル不純物濃
度が比較的高い場合でも、書き込みインヒビット電圧の
印加が可能となる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、メモリトランジス
タのチャネル形成領域とゲート電極との間のゲート絶縁
膜の内部に電荷蓄積手段（例えば、ＦＧ型におけるフロ
ーティングゲート、ＭＯＮＯＳ型やＭＮＯＳ型における
窒化膜内の電荷トラップ、トップ絶縁膜と窒化膜との界
面近傍の電荷トラップ、或いは小粒径導電体等）を有
し、当該電荷蓄積手段に対し電荷（電子またはホール）
を電気的に注入して蓄積し又は引き抜くことを基本動作
とする不揮発性半導体記憶装置及びその書き込み方法に
関する。

【０００２】

【従来の技術】不揮発性半導体メモリは、電荷を保持す
る電荷蓄積手段（浮遊ゲート）が平面的に連続したＦＧ
(Floating Gate) 型のほかに、電荷蓄積手段（電荷トラ
ップ）が平面的に離散化された、例えばＭＯＮＯＳ(Met
al-Oxide-Nitride-Oxide Semiconductor) 型などがあ
る。

【０００３】ＦＧ型の不揮発性メモリトランジスタで
は、半導体のチャネル形成領域上にゲート絶縁膜を介し
てポリシリコンなどからなるフローティングゲートが積
層され、さらに、フローティングゲート上に、たとえば
ＯＮＯ(Oxide-Nitride-Oxide)膜などからなるゲート間
絶縁膜を介してコントロールゲートが積層されている。

【０００４】一方、ＭＯＮＯＳ型の不揮発性メモリトラ
ンジスタでは、半導体のチャネル形成領域上に、たとえ
ば、酸化シリコン膜あるいは窒化酸化膜などからなるト
ンネル絶縁膜、窒化膜あるいは窒化酸化膜などからなる
中間絶縁膜、酸化シリコン膜からなるトップ酸化膜が順
に積層され、このトップ絶縁膜上にゲート電極が形成さ
れている。

【０００５】ＭＯＮＯＳ型不揮発性半導体メモリでは、
電荷保持を主体的に担っている窒化膜〔Ｓｉx Ｎy （０
＜ｘ＜１、０＜ｙ＜１）〕膜中またはトップ酸化膜と窒
化膜との界面のキャリアトラップが空間的に（即ち、面
方向および膜厚方向に）離散化して拡がっているため
に、電荷保持特性が、トンネル絶縁膜厚のほかに、Ｓｉ
x Ｎy 膜中のキャリアトラップに捕獲される電荷のエネ
ルギー的及び空間的な分布に依存する。

【０００６】トンネル絶縁膜に局所的にリーク電流パス
が発生した場合、ＦＧ型では多くの電荷がリークパスを
通ってリークして電荷保持特性が低下しやすいのに対
し、ＭＯＮＯＳ型では、電荷蓄積手段が空間的に離散化
されているため、リークパス周辺の局所的な電荷がリー
クパスを通して局所的にリークするに過ぎず、記憶素子
全体の電荷保持特性が低下しにくい。このため、ＭＯＮ
ＯＳ型においては、トンネル絶縁膜の薄膜化による電荷
保持特性の低下の問題はＦＧ型ほど深刻ではない。した
がって、ゲート長が極めて短い微細メモリトランジスタ
におけるトンネル酸化膜のスケーリング性は、ＭＯＮＯ
Ｓ型の方がＦＧ型よりも優れている。

【０００７】上記したＦＧ型不揮発性メモリ、あるいは
ＭＯＮＯＳ型などメモリトランジスタの電荷蓄積手段が
平面的に離散化されている不揮発性メモリについて、ビ
ットあたりのコスト低減、高集積化を図り大規模な不揮
発性メモリを実現するには、１トランジスタ型のセル構
造を実現することが必須である。しかし、とくにＭＯＮ
ＯＳ型等の不揮発性メモリでは、メモリトランジスタに
選択トランジスタを接続させた２トランジスタ型が主流
であり、現在、１トランジスタセル技術の確立に向けて
種々の検討が行われている。

【０００８】１トランジスタセル技術確立のためには、
電荷蓄積手段を含むゲート絶縁膜を中心としたデバイス
構造の最適化および信頼性向上のほかに、ディスターブ
特性の向上が必要である。そして、ＭＯＮＯＳ型不揮発
性メモリのディスターブ特性の改善する一方策として、
トンネル絶縁膜を通常の膜厚（１．６ｎｍ〜２．０ｎ
ｍ）より厚く設定する方向で検討が進められている。

【０００９】また、１トランジスタセルでは、セル内に
選択トランジスタがないため、書き込み対象のセルと同
一な共通線に接続された非選択なセルにおけるメモリト
ランジスタのディスターブを如何に低減するかが重要で
ある。このため、非選択メモリトランジスタのソース不
純物領域、ドレイン不純物領域にビット線またはソース
線を介して書き込みインヒビット電圧を印加し、これに
より非選択メモリトランジスタの誤書込み、誤消去を防
止する技術が既に提案されている。

【００１０】

【発明が解決しようとする課題】ところが、主に短チャ
ネル効果の抑制の観点から、ソース・ドレイン不純物領
域の接合面の形成位置が素子寸法のスケーリングととも
に次第に浅くなり、また、ソース・ドレイン不純物領域
およびチャネル形成領域の不純物濃度を上げる必要か
ら、不純物濃度プロファイルがステップ接合に近く濃度
勾配が急峻な接合(abrupt junction) をもつようにな
る。この急峻な接合では、濃度勾配がゆるやかな接合(g
raded junction) と比較すると、接合耐圧が低くなる。
その結果、不揮発性メモリトランジスタの短ゲート長化
のためにチャネル形成領域の不純物濃度を上げていった
場合、メモリセル動作時にプログラムディスターブを防
止するために非選択セルに印加する書き込みインヒビッ
ト電圧より、ソースおよびドレインの接合耐圧が低くな
り、書き込み時のインヒビット電圧をソース・ドレイン
不純物領域に印加することができない事態が発生する。

【００１１】本発明の目的は、ＦＧ型におけるフローテ
ィングゲート、あるいは、トンネル絶縁膜のスケーリン
グ性に優れるＭＯＮＯＳ型などにおける平面的に離散化
されたキャリアトラップ等に電荷を蓄積させて基本動作
するメモリトランジスタを、ゲート長が極めて短くなっ
た場合に適した構造にした不揮発性半導体記憶装置を提
供することである。また、本発明の他の目的は、上記ト
ランジスタ構造に対する好適なバイアス設定手法を含む
不揮発性半導体記憶装置の書き込み方法を提供すること
である。

【００１２】

【課題を解決するための手段】本発明に係る不揮発性半
導体記憶装置は、半導体の表面部分にチャネル形成領域
を挟んで形成されたソース領域およびドレイン領域と、
当該チャネル形成領域上に設けられ内部に電荷蓄積手段
を含むゲート絶縁膜と、当該ゲート絶縁膜上のゲート電
極とを備えたメモリトランジスタを有する不揮発性半導
体記憶装置であって、上記チャネル形成領域，上記ソー
ス領域及び／又はドレイン領域の不純物濃度プロファイ
ルが、ゲート長を短くしたときに発生する上記メモリト
ランジスタのしきい値低下を所定割合に抑制する最適な
不純物濃度プロファイルから、当該ソース領域及び／又
はドレイン領域の接合耐圧を大きくする方向に変えてあ
る。

【００１３】好適に、上記メモリトランジスタが複数、
ワード方向とビット方向に配置され、複数のワード線そ
れぞれに、上記メモリトランジスタのゲート電極が複数
接続され、上記ソース領域またはドレイン領域が、上記
ワード線と電気的に絶縁された状態で交差するビット方
向の共通線と結合され、書き込み時において選択された
ワード線にゲート電極が接続された上記メモリトランジ
スタのソース領域及び／又はドレイン領域に、当該領域
が上記チャネル形成領域に対して逆バイアスとなり、か
つ、上記接合耐圧より低い書き込みインヒビット電圧
を、上記共通線を介して印加する書き込みインヒビット
電圧供給手段を有する。

【００１４】好適に、上記メモリトランジスタの不純物
濃度プロファイルは、ゲート長が十分に長いメモリトラ
ンジスタにおけるしきい値より１５％以上しきい値が低
下するように設定されている。また、好適に、上記メモ
リトランジスタのチャネル形成領域の不純物ピーク濃度
が、４×１０¹⁷ｃｍ^-3より大きい。この濃度は接合耐圧
換算でたとえば９〜１０Ｖ程度に相当し、この値はＦＧ
型の書き込みインヒビット電圧値より大きい。さらに、
好適に、上記メモリトランジスタのゲート長は、０．１
３μｍ以下である。従来のまま不純物濃度プロファイル
のスケーリングを続けると、ＭＯＮＯＳ型では、接合耐
圧と書き込みインヒビット電圧（約５Ｖ）との大小関係
がゲート長０．１３μｍ付近で逆転する。その一方、Ｆ
Ｇ型では、書き込みインヒビット電圧が約８ＶとＭＯＮ
ＯＳ型より高いため、既にゲート長０．１８μｍ付近で
書き込みインヒビット電圧と接合耐圧との大小関係が逆
転する。

【００１５】本発明は、ソース線分離ＮＯＲ型、ソース
線およびビット線が階層化されたＮＯＲ型の不揮発性メ
モリ装置に好適である。また、メモリトランジスタ構造
に関して、本発明は、ＦＧ型にも適用可能であるが、Ｍ
ＯＮＯＳ型、ナノ結晶などの小粒径導電体を有する微細
粒子型など、電荷蓄積手段が少なくとも上記チャネル形
成領域と対向する面内で平面的に離散化されている不揮
発性メモリ装置にとくに好適である。これらの電荷蓄積
手段が平面的に離散化された不揮発性メモリトランジス
タは、ＦＧ型に比べトンネル絶縁膜のスケーリング性に
優れるからである。この場合、電荷蓄積手段は、すくな
くとも外部との間で電荷の移動がない場合に、上記チャ
ネル形成領域に対向する面全体としての導電性を持たな
い。

【００１６】このような構成の不揮発性半導体記憶装置
では、短ゲート長化とともに短チャネル効果（とくに、
ロールオフ）の観点からソース・ドレイン不純物領域に
ついて薄層化、高濃度化が進み、その接合耐圧がゲート
長０．１３μｍ以下で書き込みインヒビット電圧より低
くなるような場合に、接合耐圧を高める方向に不純物濃
度プロファイルを変更して対処している。このような不
純物プロファイル設定に関する新たな視点の導入理由
は、メモリトランジスタにおけるしきい値の低下が、読
み出しゲート電圧の設定を変えたりしてある程度対応で
きるうえ、しきい値を確認しながら消去状態を調整する
消去ベリファイによって是正することができるからであ
る。すなわち、本発明は、不揮発性半導体メモリデバイ
スではトランジスタのしきい値の低下がロジック系デバ
イスほど深刻な影響を与えないことに着目したものであ
る。

【００１７】本発明に係る不揮発性半導体記憶装置の書
き込み方法は、半導体の表面部分にチャネル形成領域を
挟んで形成されたソース領域およびドレイン領域と、当
該チャネル形成領域上に設けられ内部に電荷蓄積手段を
含むゲート絶縁膜と、当該ゲート絶縁膜上のゲート電極
とを備え、上記チャネル形成領域，上記ソース領域及び
／又はドレイン領域の不純物濃度プロファイルを、ゲー
ト長を短くしたときに発生する上記メモリトランジスタ
のしきい値低下を所定割合に抑制する最適な不純物濃度
プロファイルから、当該ソース領域及び／又はドレイン
領域の接合耐圧を大きくする方向に変えてあるメモリト
ランジスタを有する不揮発性半導体記憶装置の書き込み
方法であって、書き込み時に、上記ソース領域またはド
レイン領域が上記チャネル形成領域に対して逆バイアス
となり、かつ、上記接合耐圧より低い書き込みインヒビ
ット電圧を、ソース領域，ドレイン領域の少なくとも一
方に印加する。

【００１８】このような構成の本発明に係る不揮発性半
導体記憶装置の書き込み方法では、書き込み時に、ソー
ス領域，ドリフト領域の少なくとも一方に、チャネル形
成領域とのｐｎ接合を逆バイアスする書き込みインヒビ
ット電圧を印加する。この逆バイアス印加は、ゲート長
が０．１３μｍ以下の領域では、ソース・ドレイン不純
物領域の接合耐圧が緩和されたことにより初めて可能と
なったものである。これにより、選択セルの書き込み時
に、非選択セルが共線線（ソース線、ビット線またはワ
ード線）を介してディスターブを受けにくくなる。

【００１９】

【発明の実施の形態】第１実施形態 図１は、本発明の実施形態に係るソース分離ＮＯＲ型の
不揮発性半導体メモリの概略構成を示す図である。

【００２０】本例の不揮発性メモリ装置９０では、ＮＯ
Ｒ型メモリセルアレイの各メモリセルがメモリトランジ
スタ１個で構成されている。図１に示すように、メモリ
トランジスタＭ１１〜Ｍ２２が行列状に配置され、これ
らトランジスタ間がワード線、ビット線および分離型ソ
ース線によって配線されている。すなわち、ビット方向
に隣接するメモリトランジスタＭ１１およびＭ１２の各
ドレインがビット線ＢＬ１に接続され、各ソースがソー
ス線ＳＬ１に接続されている。同様に、ビット方向に隣
接するメモリトランジスタＭ２１およびＭ２２の各ドレ
インがビット線ＢＬ２に接続され、各ソースがソース線
ＳＬ２に接続されている。また、ワード方向に隣接する
メモリトランジスタＭ１１とＭ２１の各ゲートがワード
線ＷＬ１に接続され、同様に、ワード方向に隣接するメ
モリトランジスタＭ１２とＭ２２の各ゲートがワード線
ＷＬ２に接続されている。メモリセルアレイ全体では、
このようなセル配置およびセル間接続が繰り返されてい
る。

【００２１】図２は、具体的なセル配置パターンの一例
として、自己整合技術を用いた微細ＮＯＲ型セルアレイ
の概略平面図である。また、図３は、図２のＡ−Ａ’線
に沿った断面側から見た斜視図である。

【００２２】この微細ＮＯＲ型セルアレイ１００では、
図３に示すように、ｐ型半導体基板１０１（ｐウエルで
も可）の表面にトレンチまたはＬＯＣＯＳなどから素子
分離絶縁層１０２が形成されている。素子分離絶縁層１
０２は、図２に示すように、ビット方向（図２の縦方
向）に長い平行ストライプ状に配置されている。素子分
離絶縁層１０２にほぼ直交して、各ワード線ＷＬ１，Ｗ
Ｌ２，ＷＬ３，ＷＬ４，…が等間隔に配線されている。
このワード線は、後述するように、トンネル絶縁膜，窒
化膜，トップ絶縁膜からなるゲート絶縁膜と、ゲート電
極とを積層させて構成されている。本実施形態では、ゲ
ート長（ワード線の幅）が０．１３μｍ以下、たとえば
０．１μｍに微細化されている。

【００２３】各素子分離絶縁層１０２の間隔内の能動領
域において、各ワード線の離間スペースに、例えばｎ型
不純物が高濃度に導入されてソース領域Ｓとドレイン領
域Ｄとが交互に形成されている。このソース領域Ｓとド
レイン領域Ｄは、その大きさがワード方向（図２の横方
向）にはトレンチまたはＬＯＣＯＳ等の素子分離絶縁層
１０２の間隔のみで規定され、ビット方向にはワード線
間隔のみで規定される。したがって、ソース領域Ｓとド
レイン領域Ｄは、その大きさと配置のばらつきに関しマ
スク合わせの誤差が殆ど導入されないことから、極めて
均一に形成されている。

【００２４】ワード線の上部および側壁は、絶縁層で覆
われている。すなわち、ワード線ＷＬ１，ＷＬ２，…の
上部に同じパターンにてオフセット絶縁層が配置され、
オフセット絶縁層、その下のゲート電極（ワード線）お
よびゲート絶縁膜からなる積層パターンの両側壁に、サ
イドウォール絶縁層が形成されている。このオフセット
絶縁層およびサイドウォール絶縁層により、各ワード線
同士のスペース部分に、ワード線に沿って細長い自己整
合コンタクトが開口されている。

【００２５】ソース領域Ｓまたはドレイン領域Ｄに一部
重なるように、自己整合コンタクト内に導電性材料が互
い違いに埋め込まれ、これによりビットコンタクト・プ
ラグＢＣおよびソースコンタクト・プラグＳＣが形成さ
れている。このビットコンタクト・プラグＢＣおよびソ
ースコンタクト・プラグＳＣの形成では、自己整合コン
タクト全域を埋め込むように導電材料を堆積し、その上
に、エッチングマスク用のレジストパターンを形成す
る。このとき、レジストパターンを自己整合コンタクト
の幅より一回り大きくし、また、一部を素子分離絶縁層
に重ねる。そして、このレジストパターンをマスクとし
てレジストパターン周囲の導電材料をエッチングにより
除去する。これにより、ビットコンタクト・プラグＢＣ
およびソースコンタクト・プラグＳＣが同時に形成され
る。

【００２６】図示しない絶縁膜でコンタクト周囲の凹部
が埋め込まれている。この絶縁膜上を、ビットコンタク
ト・プラグＢＣ上に接触するビット線ＢＬ１，ＢＬ２，
…と、ソースコンタクト・プラグＳＣ上に接触するソー
ス線ＳＬが交互に、平行ストライプ状に形成されてい
る。

【００２７】この微細ＮＯＲ型セルアレイ１００は、そ
のビット線またはソース線に対するコンタクト形成が、
自己整合コンタクトの形成と、プラグの形成により達成
される。自己整合コンタクトの形成によって、ワード線
との絶縁分離が達成されるとともに、ソース領域Ｓまた
はドレイン領域Ｄの表出面が均一に形成される。そし
て、ビットコンタクト・プラグＢＣおよびソースコンタ
クト・プラグＳＣの形成は、この自己整合コンタクトコ
ンタクト内のソース領域Ｓまたはドレイン領域Ｄの表出
面に対して行う。したがって、各プラグの基板接触面
は、そのビット方向のサイズがほぼ自己整合コンタクト
形成により決められ、その分、コンタクト面積のバラツ
キは小さい。

【００２８】ビットコンタクト・プラグＢＣまたはソー
スコンタクト・プラグＳＣと、ワード線との絶縁分離が
容易である。すなわち、ワード線形成時に一括してオフ
セット絶縁層を形成しておき、その後、絶縁膜の成膜
と、全面エッチング（エッチバック）を行うだけでサイ
ドウォール絶縁層が形成される。また、ビットコンタク
ト・プラグＢＣとソースコンタクト・プラグＳＣ、さら
に、ビット線とソース線が同一階層の導電層をパターン
ニングして形成されるため、配線構造が極めて簡素であ
り、工程数も少なく、製造コストを低く抑えるのに有利
な構造となっている。しかも、無駄な空間が殆どないこ
とから、各層の形成をウエハプロセス限界の最小線幅Ｆ
で行った場合、８Ｆ² に近い非常に小さいセル面積で製
造できる。

【００２９】図４は、本実施形態に係るＭＯＮＯＳ型メ
モリトランジスタの素子構造を示す断面図である。

【００３０】図４中、符号１はｎ型またはｐ型の導電型
を有するシリコンウエハ等の半導体基板またはウエル、
１ａはチャネル形成領域、２および４は当該メモリトラ
ンジスタのソース領域およびドレイン領域を示す。本発
明で“チャネル形成領域”とは、表面側内部に電子また
は正孔が導電するチャネルが形成される領域をいう。本
例の“チャネル形成領域”は、半導体基板またはウエル
１内でソース領域２およびドレイン領域４に挟まれた部
分が該当する。ソース領域２およびドレイン領域４は、
チャネル形成領域１ａと逆導電型の不純物を高濃度に半
導体基板１に導入することにより形成された導電率が高
い領域であり、種々の形態がある。通常、ソース領域２
及びドレイン領域４のチャネル形成領域１ａに臨む基板
表面位置に、ＬＤＤ(Lightly Doped Drain) と称する低
濃度領域を具備させることが多い。

【００３１】チャネル形成領域１ａ上には、ゲート絶縁
膜６を介してメモリトランジスタのゲート電極８が積層
されている。ゲート電極８は、一般に、ｐ型またはｎ型
の不純物が高濃度に導入されて導電化されたポリシリコ
ン(doped poly-Si) 、又はdoped poly-Si と高融点金属
シリサイドとの積層膜からなる。このゲート電極８のチ
ャネル方向の長さ（ゲート長）は、０．１３μｍ以下、
たとえば０．１μｍ程度である。

【００３２】本実施形態におけるゲート絶縁膜６は、下
層から順に、トンネル絶縁膜１０，窒化膜１２，トップ
絶縁膜１４から構成されている。トンネル絶縁膜１０
は、熱酸化により形成された酸化シリコン（ＳｉＯ₂ ）
の膜でもよいが、本例では短時間熱酸化法（ＲＴＯ法）
により酸化膜を形成し、これを短時間熱窒化処理（ＲＴ
Ｎ処理）して得られた窒化酸化膜からなる。トンネル絶
縁膜１０の膜厚は、使用用途に応じて２．０ｎｍから
３．５ｎｍの範囲内で決めることができ、ここでは２．
７ｎｍに設定されている。

【００３３】窒化膜１２は、例えば５．０ｎｍの窒化シ
リコン（Ｓｉx Ｎy （０＜ｘ＜１，０＜ｙ＜１））膜か
ら構成されている。この窒化膜１２は、たとえば減圧Ｃ
ＶＤ（ＬＰ−ＣＶＤ）により作製され、膜中にキャリア
トラップが多く含まれている。窒化膜１２は、プールフ
レンケル型（ＰＦ型）の電気伝導特性を示す。

【００３４】トップ絶縁膜１４は、窒化膜１２との界面
近傍に深いキャリアトラップを高密度に形成する必要が
あり、このため、例えば成膜後の窒化膜を熱酸化して形
成される。トップ絶縁膜１４がＣＶＤで形成された場合
は熱処理によりこのトラップが形成される。トップ絶縁
膜１４の膜厚は、ゲート電極８からのホールの注入を有
効に阻止してデータ書換可能な回数の低下防止を図るた
めに、最低でも３．０ｎｍ、好ましくは３．５ｎｍ以上
が必要である。

【００３５】ところで、微細化メモリトランジスタの設
計において、通常、ＣＭＯＳロジックデバイスなどに対
する短チャネル効果抑制のための経験式として、次式
（１）に示すＢｒｅｗｓの式を用いて最小チャネル長Ｌ
min が決められる。

【００３６】

【数１】 Ｌmin ＝０．４×〔ｒj ×ｄ×（Ｗs ＋Ｗd ）² 〕^1/3 …（１）

【００３７】ここで、ｒj はソース・ドレイン不純物領
域の接合の深さ、ｄは酸化シリコン膜に換算したゲート
絶縁膜厚さ、Ｗs はソース端から延びる空乏層の長さ、
Ｗdはドレイン端から延びる空乏層の長さを示す。この
Ｂｒｅｗｓの式は短チャネル効果をある程度含んで規定
され、その程度は、しきい値の低下（ロールオフ）が長
チャネルにおけるしきい値の１０％以内である。このロ
ールオフ１０％以内という仕様は、しきい値のバラツキ
を抑えるために、通常のロジック用トランジスタあるい
はＤＲＡＭメモリトランジスタで用いられているもので
ある。

【００３８】この式に従うと、最小チャネル長０．１３
μｍ（ゲート長では０．１８〜０．２３μｍ程度に相
当）において、チャネル不純物濃度を１×１０¹⁸ｃ
ｍ^-3、ゲート絶縁膜の酸化膜換算値を９．５ｎｍとした
場合、短チャネル効果を有効に抑止するためにはＬＤＤ
の接合深さを５０ｎｍ以下にする必要があることが分か
る。その一方で、ＬＤＤ接合深さをさらに浅くした場合
は、接合耐圧が低下することも分かった。１トランジス
タ型のＭＯＮＯＳメモリセルでは、後述するように書き
込み時に非選択セルのソース・ドレイン領域にｐｎ接合
を逆バイアスする、いわゆる書き込みインヒビット電圧
の印加は正常動作のために必須となる。したがって、ソ
ース・ドレイン接合耐圧のこれ以上の低下は、１トラン
ジスタ型のＭＯＮＯＳメモリセルを０．１３μｍ以下の
微細ゲート長で実現することを困難なものとする。言い
換えると、ロールオフを１０％以内に抑えるという通常
のＣＭＯＳロジックデバイスの設計仕様は、０．１３μ
ｍ以下の微細ゲート長を有する１トランジスタ型のＭＯ
ＮＯＳメモリセルにそのまま適用することは困難である
ことが判明した。

【００３９】そこで、本発明では、しきい値のロールオ
フを１０％以上あえて許容し、これによりチャネル形成
領域およびソース・ドレイン領域の不純物濃度プロファ
イルの設計マージンを拡大して、その結果として、ソー
ス・ドレイン接合耐圧を向上させることを、ゲート長
０．１３μｍ以下に微細化する際の新たな設計指針とし
て提案する。これにより、書き込みディスターブ電圧印
加ができ、ＭＯＮＯＳメモリトランジスタの更なる微細
化が可能となる。

【００４０】具体的に、本実施形態に係るメモリトラン
ジスタ（図４）においては、特に図示しないが不純物濃
度ピークを表面より深くしたリトログレードウエルの採
用によりチャネル形成領域の不純物濃度プロファイルを
規定し、そのピーク不純物濃度５〜２０×１０¹⁷ｃｍ^-3
の範囲内で、ＬＤＤの接合深さを１００ｎｍ以下として
いる。このゲート絶縁膜６の酸化膜厚換算値で１０ｎｍ
以下の場合、しきい値のロールオフを１５％以上（場合
によっては５０％以上も可）許容している。このような
濃度プロファイル設計により、ゲート長が０．１μｍ程
度のＭＯＮＯＳメモリトランジスタが実現されている。

【００４１】このような構成のメモリトランジスタの製
造においては、まず、用意した半導体基板１に対し素子
分離領域の形成、ウエルの形成、しきい電圧調整用のイ
オン注入等を必要に応じて行う。このウエルの形成時に
は、必要に応じて、上述した設計指針にもとづいて、後
で形成されるソース・ドレイン領域との接合耐圧を上げ
るための不純物濃度プロファイル設計を行う。つぎに、
半導体基板１の能動領域上にゲート絶縁膜６，ゲート電
極８，オフセット絶縁層（不図示）の積層膜を前記した
材料，膜厚および各成膜法にて積層させ、この積層膜を
一括して同一パターンにて加工する。なお、ゲート絶縁
膜６（ＯＮＯ膜：トンネル絶縁膜／窒化膜／トップ絶縁
膜）のうちトンネル絶縁膜１０を、たとえば３ｎｍ程度
まで厚膜化した場合、ＯＮＯ膜厚仕様の典型値は、それ
ぞれ３．０ｎｍ／５．０ｎｍ／３．５ｎｍとする。この
場合のＯＮＯ膜の酸化シリコン膜厚の換算値は９ｎｍで
ある。形成した積層パターンと自己整合的にソース・ド
レイン領域２，４を形成する。このとき、上述した設計
指針にもとづいて接合耐圧を上げるための不純物濃度プ
ロファイル設計を行う。続いて、サイドウォール絶縁層
の成膜により自己整合コンタクトを形成し、自己整合コ
ンタクトにより表出するソース・ドレイン領域２，４上
にビットコンタクト・プラグＢＣおよびソースコンタク
ト・プラグＳＣを形成する。これらプラグ周囲を層間絶
縁膜で埋め込み、層間絶縁膜上にビット線およびソース
線を形成した後、必要に応じて行う層間絶縁層を介した
上層配線の形成およびオーバーコート成膜とパッド開口
工程等を経て、当該不揮発性メモリトランジスタを完成
させる。

【００４２】本実施形態では、更にディスターブ特性を
改善するための手段として、図１に示すように、ビット
方向の共通線に接続され、非選択メモリトランジスタの
ソース領域２及び／又はドレイン領域４（図４）に逆バ
イアス電圧を印加する書き込みインヒビット電圧供給回
路９２と、ワード線に接続され、非選択セルのゲート電
極８にチャネル形成領域１ａに関し逆バイアスとなる電
圧を印加する非選択ワード線電圧供給回路９４とを有す
る。

【００４３】ここで、“共通線”とは、ビット方向（列
方向の）複数のメモリトランジスタ間でソース領域また
はドレイン領域を共通に直接接続するか、容量結合する
線をいい、例えばビット線やソース線のほかに、いわゆ
るブースタプレート等が該当する。図１は、共通線がビ
ット線およびソース線の場合である。また、“逆バイア
ス電圧”とは、ソース領域またはドレイン領域と、チャ
ネル形成領域が形成される半導体基板または半導体層の
バルク領域との間に形成されるｐｎ接合を逆バイアスす
る方向の電圧をいう。さらに、“チャネル形成領域に関
して逆バイアスとなる方向”とは、チャネル形成領域の
電位を基準とした電圧印加がプラス側かマイナス側の方
向をいう。具体的には、チャネル形成領域の導電型がｐ
型の場合の当該方向はプラス側、ｎ型の場合の当該方向
はマイナス側となる。

【００４４】これら書き込みインヒビット電圧供給回路
９２および非選択ワード線電圧供給回路９４は、選択セ
ルのプログラムに先立って非選択メモリトランジスタの
ゲート電極８、ソース領域２およびドレイン領域４に所
定電圧を印加することにより、特に図１の非選択セル
Ａ，Ｂの誤書き込みまたは誤消去を防止し、プログラム
ディスターブマージンの大幅な改善を行うものである。

【００４５】つぎに、このような構成の不揮発性メモリ
の書き込み動作について説明する。

【００４６】ここで、図１に示すように、選択セルＳと
の接続関係によって非選択セルＡ〜Ｃを定義する。すな
わち、選択セルＳと同じ選択ワード線ＷＬ１に接続され
た非選択のセルをＡ、非選択ワード線ＷＬ２に接続され
たセルで、選択セルＳと同じ選択ソース線ＳＬ１及び選
択ビット線ＢＬ１に接続された非選択のセルをＣ、選択
ワード線ＷＬ２に接続され、非選択ソース線ＳＬ２およ
び非選択ビット線ＢＬ２に接続された非選択のセルをＢ
と定義する。

【００４７】図５に、この４種類のセルに対する書き込
みバイアス電圧の設定条件例を示す。選択セルＳにデー
タを書き込む際、まず、非選択ワード線バイアス回路９
４により、選択ワード線ＷＬ１および非選択ワード線Ｗ
Ｌ２に基板電位０Ｖのときは所定の電圧、例えば４．５
Ｖを印加する。また、書き込みインヒビット電圧供給回
路９２により、非選択ソース線ＳＬ２および非選択ビッ
ト線ＢＬ２に基板電位０Ｖのときは所定の逆バイアス電
圧、例えば５Ｖを印加する。このとき、選択ソース線Ｓ
Ｌ１および選択ビット線ＢＬ１は、接地電位０Ｖで保持
する。この状態で、選択セルＳが接続されたワード線Ｗ
Ｌ１の印加電圧を、所定の電圧（４．５Ｖ）からプログ
ラム電圧（例えば、１２Ｖ）に上げる。

【００４８】図６（Ａ）に、ゲート長０．１μｍのＭＯ
ＮＯＳ型不揮発性メモリトランジスタのヒステリシス特
性を示す。また、図６（Ｂ）に典型的な書き込み／消去
特性を示す。図６（Ａ）に示すように、良好なメモリの
ヒステリシス電圧差（ヒステリシス・ウインドウ）が得
られた。また、十分なしきい値のウインドウ幅がとれる
ための条件として、書き込み時間はワード線印加電圧１
２Ｖで０．７ｍｓｅｃ、ワード線印加電圧１１Ｖで１ｍ
ｓｅｃ、消去時間は−８Ｖの電圧印加で８０ｍｓｅｃが
得られた。

【００４９】この書き込み方法では、非選択ワード線Ｗ
Ｌ２に例えば正の電圧を印加することにより、非選択セ
ルＢのディスターブマージンが拡大され、この非選択セ
ルＢが誤書き込みまたは誤消去されない。また、非選択
ビット線ＢＬ２および非選択ソース線ＳＬ２に逆バイア
ス電圧を印加することによって、選択ワード線ＷＬ１の
プログラム電圧の印加で非選択セルＡが書き込み状態に
なることが防止できるとともに、非選択セルＢが誤書き
込み（および誤消去）されない。このときのバイアス電
圧印加の順序は、上述のように非選択ワード線への電圧
印加、逆バイアス電圧印加、プログラム電圧印加の順で
行うと、非選択セルＢがディスターブを受けにくく好ま
しい。

【００５０】以上は、ディスターブ防止について述べて
きたが、本発明で拡大したソースおよびドレインの耐圧
（接合耐圧）が逆バイアスする際に問題とならないレベ
ルであることを調べ、また、インヒビット電圧のゲート
長依存性、主要デバイス特性についても確認しておく必
要がある。

【００５１】〔メモリトランジスタの耐圧〕消去状態の
メモリトランジスタの電流−電圧特性について、ゲート
電圧４Ｖの条件下、チャネル不純物濃度をパラメータと
して検討した。この結果を、図７のグラフに示す。ここ
で、接合耐圧はドレイン電流１ｎＡ／μｍで定義する。
グラフから、接合耐圧はチャネル不純物濃度に依存し、
チャネル不純物濃度が高いほど接合耐圧が低くなる傾向
を示した。チャネル不純物のドーズ量が１５×１０¹²ｃ
ｍ^-2の場合に最も高いピーク濃度を示し、その値は７〜
８×１０¹⁷ｃｍ^-3となる。このとき、接合耐圧７Ｖが得
られた。

【００５２】〔インヒビット電圧のゲート長依存性〕図
８に、ソース／ドレインのインヒビット電圧の下限値に
ついて、ゲート長依存性を示す。書き込み電圧Ｖppが１
２Ｖまで条件でのインヒビット電圧の下限値は約５Ｖで
あり、ゲート長依存性は殆ど示さなかった。ただし、書
き込み電圧Ｖppに対してはやや依存し、書き込み電圧Ｖ
ppが１０Ｖで、インヒビット電圧の下限値は４〜４．３
Ｖ程度にまで下がっている。

【００５３】また、消去状態における電流−電圧特性の
ゲート電圧依存性をついて検討した。降伏電圧はゲート
電圧依存性を示さず、サブブレークダウン領域における
立ち上がり電圧はゲート電圧依存性を示した。サブブレ
ークダウン領域はゲートエッジ部のドレイン／ソース領
域表面でのバンド間トンネル現象に起因していると推定
されるが、電流レベルが小さいため、ここでは問題にな
らないと考えられる。

【００５４】以上より、約７Ｖの接合耐圧は、ソース・
ドレイン印加電圧（インヒビットＳ／Ｄ電圧）の下限が
５Ｖ程度であるのに対して十分マージンがあり、このた
めインヒビット電圧をソース領域及び／又はドレイン領
域に印加することが可能であることを確認した。また、
図７から、書き込み電圧Ｖppを１０Ｖとした場合、イン
ヒビット電圧の下限は４Ｖ程度まで下がるので、チャネ
ル形成領域のピーク不純物濃度を２×１０¹⁸ｃｍ^-3とし
て接合耐圧を５Ｖとしても、当該メモリトランジスタは
問題なく動作することが分かった。

【００５５】〔主要デバイス特性〕消去状態での電流−
電圧特性を検討し、求めた読み出し電流とリーク電流の
電圧依存性を図９のグラフに示す。ゲート電圧０Ｖの場
合、ドレイン電圧１. ２Ｖでの非選択セルのリーク電流
値は約３ｎＡであった。この場合の読み出し電流は３０
μＡ以上であるため、非選択セルの誤読み出しが生じる
ことはないと考えられる。したがって、ゲート長０．１
μｍのＭＯＮＯＳ型メモリトランジスタにおいて読み出
し時のパンチスルー耐圧のマージンは十分あることが分
かった。

【００５６】データ書換え１０万回後でのリードディス
ターブ特性も評価し、その結果を図１０に示す。データ
書換え１０万回後での１０年後のしきい値のウインドウ
幅は０．５Ｖ以上が得られ、センスアンプで十分検出で
きるレベルであることが分かった。したがって、１０年
以上の読み出し時間が可能であることが分かった。

【００５７】書き込み条件（プログラム電圧：１２Ｖ、
プログラム時間：０．７ｍｓｅｃ）、消去条件（消去時
ゲート電圧：−８Ｖ、消去時間：８０ｍｓｅｃ）でのデ
ータ書き換え特性を検討し、結果を図１１に示す。デー
タ書換回数は、キャリアトラップが空間的に離散化され
ているために良好で、１×１０⁵ 回を満足することが分
かった。また、ここにはデータを示していないが、１×
１０⁶ 回のデータ書き換えも可能であることも確認し
た。また、データ保持特性は１×１０⁵ 回のデータ書換
え後で８５℃、１０年を満足した。

【００５８】以上より、チャネル形成領域、ソース領域
およびドレイン領域の不純物濃度プロファイルを、短チ
ャネル効果に対する最適値より変えて、接合耐圧を向上
させたことにより、ゲート長を０. １μｍにスケーリン
グしたＭＯＮＯＳ型不揮発性メモリトランジスタが実現
でき、充分な特性が得られていることを確かめることが
できた。また、実際のセル動作を検証することができ
た。

【００５９】なお、不揮発性メモリ装置では、通常、消
去ベリファイにより消去状態でメモリトランジスタのし
きい値を揃えるシーケンスがあることから、各メモリト
ランジスタのしきい値低下を補償することが容易に行う
ことができる。したがって、不揮発性メモリにおけるし
きい値のロールオフ仕様の緩和は、ロジックデバイスほ
ど問題となることはない。

【００６０】第２実施形態 本実施形態では、図４と同じ素子構造において、ゲート
長を８５ｎｍまでスケーリングした場合である。

【００６１】図１２に、ゲート長８５ｎｍのＭＯＮＯＳ
型メモリトランジスタの電流−電圧特性を示す。図よ
り、接合耐圧は７Ｖであり、ソース／ドレインインヒビ
ット電圧５Ｖに対して、また、十分にマージンがあるこ
とが分かる。

【００６２】図１３に、選択セルからの読み出し電流
と、非選択セルからのリーク電流とを併せて示す。ゲー
ト長が第１実施形態の１００ｎｍから更に８５ｎｍまで
スケーリングされているため、これにともないドレイン
電圧を１．１Ｖまでスケーリングした場合、パンチスル
ー電流に起因したリーク電流の増大が予想されいた。と
ころが、実際には、チャネル形成領域の不純物濃度をピ
ーク濃度で８×１０¹⁷ｃｍ^-3と高くできたため、読み出
し電流とリーク電流との比は、ゲート長０．１μｍの場
合と比較して若干減少しているものの３桁以上とれてい
る。

【００６３】図１４に、消去状態でのメモリセルの読み
出し電流特性を示す。読み出しドレイン電圧を１．１Ｖ
にスケーリングした場合、読み出し電流は、読み出しゲ
ート電圧１．５Ｖで３３．５μＡ／μｍ、読み出しゲー
ト電圧２Ｖで５９．７μＡ／μｍであった。

【００６４】図１５に、ゲート長８５ｎｍＭＯＮＯＳメ
モリトランジスタのデータ書換え特性を示す。１０万回
までのしきい値のウインドウ幅は十分大きく、１０万回
までデータ書換えが可能であることが分かった。とくに
データは示さないが、１００万回までのデータ書換えが
可能なことも確認した。

【００６５】図１６に、データ書換え１万回後でのリー
ドディスターブ特性を示す。測定値を外挿したしきい値
のウインドウ幅は１０年後で０．５Ｖ以上あり、これに
より、１０年間の連続読み出しが可能であることが分か
る。

【００６６】以上、チャネル形成領域の不純物濃度をピ
ーク濃度値で８×１０¹⁷ｃｍ^-3に増大させることによ
り、ゲート長が０．１μｍより更に小さい、ゲート長８
５ｎｍのＭＯＮＯＳ型不揮発性メモリが実現可能である
ことが確認できた。

【００６７】以下、第３および第４実施形態に、不揮発
性メモリの素子構造の変形例を示す。

【００６８】第３実施形態 本実施形態は、メモリトランジスタの電荷蓄積手段とし
てゲート絶縁膜中に埋め込まれ例えば１０ナノメータ以
下の粒径を有する多数の互いに絶縁されたＳｉナノ結晶
を用いた不揮発性半導体記憶装置（以下、Ｓｉナノ結晶
型という）に関する。

【００６９】図１７は、このＳｉナノ結晶型メモリトラ
ンジスタの素子構造を示す断面図である。本実施形態の
Ｓｉナノ結晶型不揮発性メモリが、先の第１実施形態と
異なるのは、本実施形態のゲート絶縁膜３０が、窒化膜
１２とトップ絶縁膜１４に代えて、トンネル絶縁膜１０
上の電荷蓄積手段としてのＳｉナノ結晶３２と、その上
の酸化膜３４とが、ゲート電極８との間に形成されてい
ることである。その他の構成、即ち半導体基板１、チャ
ネル形成領域１ａ、ソース領域２、ドレイン領域４、ト
ンネル絶縁膜１０、ゲート電極８、誘電膜１６およびプ
ルアップ電極１８は、第１実施形態と同様である。

【００７０】Ｓｉナノ結晶３２は、そのサイズ（直径）
が、好ましくは１０ｎｍ以下、例えば４．０ｎｍ程度で
あり、個々のＳｉナノ結晶同士が酸化膜３４で空間的
に、例えば４ｎｍ程度の間隔で分離されている。本例に
おけるトンネル絶縁膜１０は、電荷蓄積手段（Ｓｉナノ
結晶３２）が基板側に近いこととの関係で、第１実施形
態よりやや厚く、使用用途に応じて２．６ｎｍから５．
０ｎｍまでの範囲内で適宜選択できる。ここでは、４．
０ｎｍ程度の膜厚とした。

【００７１】このような構成のメモリトランジスタの製
造では、トンネル絶縁膜１０の成膜後、例えばプラズマ
ＣＶＤ法でトンネル酸化膜１０の上に、複数のＳｉナノ
結晶３２を形成する。また、Ｓｉナノ結晶３２を埋め込
むように、酸化膜３４を、例えば７ｎｍほどＬＰ−ＣＶ
Ｄにより成膜する。このＬＰ−ＣＶＤでは、原料ガスが
ＤＣＳとＮ₂ Ｏの混合ガス、基板温度が例えば７００℃
とする。このときＳｉナノ結晶３２は酸化膜３４に埋め
込まれ、酸化膜３４表面が平坦化される。平坦化が不十
分な場合は、新たに平坦化プロセス（例えばＣＭＰ等）
を行うとよい。その後、ゲート電極８を成膜し、ゲート
積層膜を一括してパターンニングする工程を経て、当該
Ｓｉナノ結晶型メモリトランジスタを完成させる。

【００７２】このように形成されたＳｉナノ結晶３２
は、平面方向に離散化されたキャリアトラップとして機
能する。そのトラップレベルは、周囲の酸化シリコンと
のバンド不連続値で推定可能で、その推定値では約３．
１ｅＶ程度とされる。この大きさの個々のＳｉナノ結晶
３２は、数個の注入電子を保持できる。なお、Ｓｉナノ
結晶３２を更に小さくして、これに単一電子を保持させ
てもよい。

【００７３】このような構成のＳｉナノ結晶型不揮発性
メモリについて、ランドキストのバックトンネリングモ
デルによりデータ保持特性を検討した。データ保持特性
を向上させるためには、トラップレベルを深くして、電
荷重心と半導体基板１との距離を大きくすることが重要
となる。そこで、ランドキストモデルを物理モデルに用
いたシミュレーションにより、トラップレベル３. １ｅ
Ｖの場合のデータ保持を検討した。この結果、トラップ
レベル３. １ｅＶの深いキャリアトラップを用いること
により、電荷保持媒体からチャネル形成領域１ａまでの
距離が４. ０ｎｍと比較的に近い場合でも良好なデータ
保持を示すことが分かり、予想通りの結果が得られた。

【００７４】第１実施形態と同様にして、ゲート長０．
１μｍの微細メモリトランジスタを有する１トランジス
タセルの動作を確認した。次いで、低電圧プログラミン
グについて検討した。本例における書き込み時間は、プ
ログラム電圧が５Ｖの低プログラム電圧で１ｍｓｅｃ以
下であり、Ｓｉナノ結晶型の高速書き込み性が実証でき
た。

【００７５】第４実施形態 本実施形態は、メモリトランジスタの電荷蓄積手段とし
て絶縁膜中に埋め込まれ互いに分離した多数の微細分割
型フローティングゲートを用いた不揮発性半導体記憶装
置（以下、微細分割ＦＧ型という）に関する。

【００７６】図１８は、この微細分割ＦＧ型メモリトラ
ンジスタの素子構造を示す断面図である。本実施形態の
微細分割ＦＧ型不揮発性メモリが、先の第１実施形態と
異なるのは、メモリトランジスタがＳＯＩ基板に形成さ
れていることと、本実施形態のゲート絶縁膜４０が、窒
化膜１２とトップ絶縁膜１４に代えて、トンネル絶縁膜
１０上の電荷蓄積手段としての微細分割型フローティン
グゲート４２と、その上の酸化膜４４とが、ゲート電極
８との間に形成されていることである。その他の構成の
うち、トンネル絶縁膜１０、ゲート電極８は、第１実施
形態と同様である。この微細分割フローティングゲート
４２は、先の第３実施形態のＳｉナノ結晶３２とともに
本発明でいう“小粒径導電体”の具体例に該当する。

【００７７】ＳＯＩ基板としては、酸素イオンをシリコ
ン基板に高濃度にイオン注入し基板表面より深い箇所に
埋込酸化膜を形成したＳＩＭＯＸ（Separation by Impl
anted Oxygen）基板や、一方のシリコン基板表面に酸化
膜を形成し他の基板と張り合わせた張合せ基板などが用
いられる。このような方法によって形成され図１８に示
したＳＯＩ基板は、半導体基板４６、分離酸化膜４８お
よびシリコン層５０とから構成され、シリコン層５０内
に、チャネル形成領域５０ａ，ソース領域２およびドレ
イン領域４が設けられている。なお、半導体基板４６に
代えて、ガラス基板、プラスチック基板、サファイア基
板等を用いてもよい。

【００７８】微細分割フローティングゲート４２は、通
常のＦＧ型のフローティングゲートを、その高さが例え
ば５．０ｎｍ程度で、直径が例えば８ｎｍまでの微細な
ポリＳｉドットに加工したものである。本例におけるト
ンネル絶縁膜１０は、第１実施形態よりやや厚いが、通
常のＦＧ型に比べると格段に薄く形成され、使用用途に
応じて２．５ｎｍから４．０ｎｍまでの範囲内で適宜選
択できる。ここでは、最も薄い２．５ｎｍの膜厚とし
た。

【００７９】このような構成のメモリトランジスタの製
造では、ＳＯＩ基板上にトンネル絶縁膜１０を成膜した
後、例えばＬＰ−ＣＶＤ法で、トンネル絶縁膜１０の上
にポリシリコン膜（最終膜厚：５ｎｍ）を成膜する。こ
のＬＰ−ＣＶＤでは、原料ガスがＤＣＳとアンモニアの
混合ガス、基板温度が例えば６５０℃とする。つぎに、
例えば電子ビーム露光法を用いて、ポリシリコン膜を直
径が例えば８ｎｍまでの微細なポリＳｉドットに加工す
る。このポリＳｉドットは、微細分割型フローティング
ゲート４２（電荷蓄積手段）として機能する。その後、
微細分割型フローティングゲート４２を埋め込むかたち
で、酸化膜４４を、例えば９ｎｍほどＬＰ−ＣＶＤによ
り成膜する。このＬＰ−ＣＶＤでは、原料ガスがＤＣＳ
とＮ₂ Ｏの混合ガス、基板温度が例えば７００℃とす
る。この時、微細分割型フローティングゲート４２は酸
化膜４４に埋め込まれ、酸化膜４４表面が平坦化され
る。平坦化が不十分な場合は、新たに平坦化プロセス
（例えばＣＭＰ等）を行うとよい。その後、ゲート電極
８を成膜し、ゲート積層膜を一括してパターンニングす
る工程を経て、当該微細分割ＦＧ型メモリトランジスタ
を完成させる。

【００８０】このようにＳＯＩ基板を用い、フローティ
ングゲートが微細に分割されることについては、素子を
試作して特性を評価した結果、予想通りの良好な特性が
得られることを確認した。また、第１実施形態と同様に
して、ゲート長０．１μｍの微細メモリトランジスタを
有する１トランジスタセルの動作を確認した。

【００８１】変形例 以上述べてきた第１〜第４実施形態において、種々の変
形が可能である。

【００８２】まず、セル構造については、ビット線およ
びソース線が階層化された分離ソース型のＮＯＲ型を採
用できる。図１９に、このＮＯＲ型メモリセルアレイの
回路構成を示す。また、図２０に、このＮＯＲ型メモリ
セルアレイのパターン例を示す平面図を、図２１に、図
２０のＢ−Ｂ’線に沿った断面側から見た斜視図を示
す。

【００８３】この不揮発性メモリ装置１１０では、ビッ
ト線が主ビット線と副ビット線に階層化され、ソース線
が主ソース線と副ソース線に階層化されている。主ビッ
ト線ＭＢＬ１に選択トランジスタＳ１１を介して副ビッ
ト線ＳＢＬ１が接続され、主ビット線ＭＢＬ２に選択ト
ランジスタＳ２１を介して副ビット線ＳＢＬ２が接続さ
れている。また、主ソース線ＭＳＬ（図２１では、ＭＳ
Ｌ１およびＭＳＬ２に分割）に対し、選択トランジスタ
Ｓ１２を介して副ソース線ＳＳＬ１が接続され、選択ト
ランジスタＳ２２を介して副ソース線ＳＳＬ２が接続さ
れている。

【００８４】そして、副ビット線ＳＢＬ１と副ソース線
ＳＳＬ１との間に、メモリトランジスタＭ１１〜Ｍ１ｎ
が並列接続され、副ビット線ＳＢＬ２と副ソース線ＳＳ
Ｌ２との間に、メモリトランジスタＭ２１〜Ｍ２ｎが並
列接続されている。この互いに並列に接続されたｎ個の
メモリトランジスタと、２つの選択トランジスタ（Ｓ１
１とＳ１２、又は、Ｓ２１とＳ２２）とにより、メモリ
セルアレイを構成する単位ブロックが構成される。

【００８５】ワード方向に隣接するメモリトランジスタ
Ｍ１１，Ｍ２１，…の各ゲートがワード線ＷＬ１に接続
されている。同様に、メモリトランジスタＭ１２，Ｍ２
２，…の各ゲートがワード線ＷＬ２に接続され、また、
メモリトランジスタＭ１ｎ，Ｍ２ｎ，…の各ゲートがワ
ード線ＷＬｎに接続されている。ワード方向に隣接する
選択トランジスタＳ１１，Ｓ２１，…は選択線ＳＧ１に
より制御され、選択トランジスタＳ１２，Ｓ２２，…は
選択線ＳＧ２により制御される。

【００８６】この微細ＮＯＲ型セルアレイ１１０では、
図２１に示すように、半導体基板１１１の表面にｐウエ
ル１１２が形成されている。ｐウエル１１２は、トレン
チに絶縁物を埋め込んでなり、平行ストライプ状に配置
された素子分離絶縁層１１３によりワード線方向に絶縁
分離されている。

【００８７】素子分離絶縁層１１２により分離された各
ｐウエル部分が、メモリトランジスタの能動領域とな
る。能動領域内の幅方向両側で、互いの距離をおいた平
行ストライプ状にｎ型不純物が高濃度に導入され、これ
により、副ビット線ＳＢＬおよび副ソース線ＳＳＬが形
成されている。これら副ビット線ＳＢＬおよび副ソース
線ＳＳＬ上に絶縁膜を介して直交して、各ワード線ＷＬ
１，ＷＬ２，ＷＬ３，ＷＬ４，…が等間隔に配線されて
いる。このワード線は、後述するように、トンネル絶縁
膜，窒化膜，トップ絶縁膜からなるゲート絶縁膜と、ゲ
ート電極とを積層させて構成されている。本実施形態で
は、ゲート長（ワード線の幅）が０．１３μｍ以下、た
とえば０．１μｍに微細化されている。副ビット線ＳＢ
Ｌと副ソース線ＳＳＬとの間のｐウエル部分１１２ａ
と、各ワード線との交差部分がメモリトランジスタのチ
ャネル形成領域となり、そのチャネル形成領域に接する
副ビット線部分がドレイン、副ソース線部分がソースと
して機能する。

【００８８】ワード線の上部および側壁は、図３の場合
と同様、オフセット絶縁層およびサイドウォール絶縁層
（本例では、通常の層間絶縁層でも可）により覆われて
いる。これら絶縁層には、所定間隔で副ビット線ＳＢＬ
に達するビットコンタクト・プラグＢＣと、副ソース線
ＳＳＬに達するソースコンタクト・プラグＳＣとが形成
されている。これらのプラグＢＣ，ＳＣは、たとえば、
ビット線方向のメモリトランジスタが１２８個程度ごと
に設けられている。また、絶縁層上を、ビットコンタク
ト・プラグＢＣ上に接触する主ビット線ＭＢＬ１，ＢＬ
２，…と、ソースコンタクト・プラグＳＣ上に接触する
主ソース線ＭＳＬ１，ＢＬ２，…が交互に、平行ストラ
イプ状に形成されている。

【００８９】この微細ＮＯＲ型セルアレイ１００は、ビ
ット線およびソース線が階層化され、メモリセルごとに
ビットコンタクト・プラグＢＣおよびソースコンタクト
・プラグＳＣを形成する必要がない。したがって、コン
タクト抵抗自体のバラツキは基本的にない。ビットコン
タクト・プラグＢＣおよびソースコンタクト・プラグＳ
Ｃは、たとえば、１２８個のメモリセルごとに設けられ
るが、このプラグ形成を自己整合的に行わないときは、
オフセット絶縁層およびサイドウォール絶縁層は必要な
い。すなわち、通常の層間絶縁膜を厚く堆積してメモリ
トランジスタを埋め込む工程のみで足りる。このよう
に、本例では、更に工程を簡略化できる利点がある。

【００９０】また、副配線（副ビット線，副ソース線）
を不純物領域で構成した疑似コンタクトレス構造として
無駄な空間が殆どないことから、各層の形成をウエハプ
ロセス限界の最小線幅Ｆで行った場合、８Ｆ² に近い非
常に小さいセル面積で製造できる。さらに、ビット線と
ソース線が階層化されており、選択トランジスタＳ１１
又はＳ２１が非選択の単位ブロックにおける並列メイン
トランジスタ群を主ビット線ＭＢＬ１またはＭＢＬ２か
ら切り離すため、主ビット線の容量が著しく低減され、
高速化、低消費電力化に有利である。また、選択トラン
ジスタＳ１２またはＳ２２の働きで、副ソース線を主ソ
ース線から切り離して、低容量化することができる。な
お、更なる高速化のためには、副ビット線ＳＢＬ１，Ｓ
ＢＬ２または副ソース線ＳＳＬ１，ＳＳＬ２はシリサイ
ドを張り付けた不純物領域で形成し、主ビット線ＭＢＬ
１，ＭＢＬ２はメタル配線を用いるとよい。

【００９１】また、ＮＡＮＤ型のセル方式も採用でき
る。ＮＡＮＤ型は、図１９のメモリセルアレイを構成す
る単位ブロック内で、各メモリトランジスタＭ１１〜Ｍ
１ｎ、あるいはＭ２１〜Ｍ１ｎを並列ではなく直列に接
続することにより達成される。この場合、副ビット線お
よび副ソース線の区別はなく、ＮＡＮＤ列のチャネル形
成不純物領域となる。その他、とくに図示しないがＤＩ
ＮＯＲ型、いわゆるＨｉＣＲ型と称されソース線を隣接
する２つのソース領域で共有した分離ソース型のセルア
レイから構成される微細ＮＯＲ型セルであっても、本発
明が適用できる。

【００９２】また、第１実施形態の説明では、書き込み
インヒビット電圧供給回路９２は、メモリトランジスタ
のソース領域２とドレイン領域４との双方に同時に同一
な逆バイアス電圧を付与することを前提としたが、本発
明では、逆バイアス電圧は同一電圧に限定されず、また
ソース領域２とドレイン領域４の何れか一方に逆バイア
ス電圧を付与し、他方をオープンとするようにしてもよ
い。また、ソース線とビット線で異なる電圧を印加する
ことも可能である。

【００９３】本発明における“平面的に離散化された電
荷蓄積手段”は、窒化膜バルクのキャリアトラップおよ
び酸化膜と窒化膜界面付近に形成されたキャリアトラッ
プを含むことから、ゲート絶縁膜がＮＯ(Nitride-Oxid
e) 膜なるＭＮＯＳ型であっても本発明が適用できる。

【００９４】本発明は、スタンドアロン型の不揮発性メ
モリのほか、ロジック回路と同一基板上に集積化したエ
ンベデッド型の不揮発性メモリに対しても適用可能であ
る。なお、第４実施形態のようにＳＯＩ基板を用いるこ
とは、第１〜第３実施形態のメモリトランジスタ構造に
重複して適用可能である。

【００９５】

【発明の効果】本発明に係る不揮発性半導体記憶装置及
びその書き込み方法によれば、メモリトランジスタのチ
ャネル形成領域、ソース領域およびドレイン領域の不純
物濃度プロファイルを、短チャネル効果に対する最適値
より変えて、接合耐圧を向上させたことにより、書き込
みインヒビット電圧を印加して非選択セルの誤書き込
み、誤消去を防止しながら、ゲート長を０. １μｍ以下
にスケーリングした不揮発性メモリトランジスタが実現
できる。

【図面の簡単な説明】

【図１】本発明の第１実施形態に係るソース分離ＮＯＲ
型の不揮発性半導体メモリの概略構成を示す図である。

【図２】本発明の第１実施形態に係る具体的なセル配置
パターンの一例として、自己整合技術を用いた微細ＮＯ
Ｒ型セルアレイの概略平面図である。

【図３】本発明の第１実施形態に係る図２のセルアレイ
でＡ−Ａ’線に沿った断面側から見た斜視図である。

【図４】本発明の第１実施形態に係るＭＯＮＯＳ型メモ
リトランジスタの素子構造を示す断面図である。

【図５】本発明の第１実施形態において、４種類のセル
に対する書き込みバイアス電圧の設定条件例を示す図で
ある。

【図６】本発明の第１実施形態において、ゲート長０．
１μｍのＭＯＮＯＳ型不揮発性メモリトランジスタのヒ
ステリシス特性および書き込み／消去特性を示すグラフ
である。

【図７】本発明の第１実施形態において、消去状態のメ
モリトランジスタの電流−電圧特性を示すグラフであ
る。

【図８】本発明の第１実施形態において、ソース／ドレ
インのインヒビット電圧の下限値のゲート長依存性を示
すグラフである。

【図９】本発明の第１実施形態において、消去状態での
電流−電圧特性から求めた読み出し電流とリーク電流の
電圧依存性を示すグラフである。

【図１０】本発明の第１実施形態において、データ書換
え１０万回後でのリードディスターブ特性を示すグラフ
である。

【図１１】本発明の第１実施形態において、データ書き
換え特性を示すグラフである。

【図１２】本発明の第２実施形態において、ゲート長８
５ｎｍのＭＯＮＯＳ型メモリトランジスタの電流−電圧
特性を示すグラフである。

【図１３】本発明の第２実施形態において、読み出し電
流とリーク電流の電圧依存性を示すグラフである。

【図１４】本発明の第２実施形態において、消去状態で
のメモリセルの読み出し電流特性を示すグラフである。

【図１５】本発明の第２実施形態において、ゲート長８
５ｎｍＭＯＮＯＳメモリトランジスタのデータ書換え特
性を示すグラフである。

【図１６】本発明の第２実施形態において、データ書換
え１万回後でのリードディスターブ特性を示すグラフで
ある。

【図１７】本発明の第３実施形態に係るＳｉナノ結晶型
メモリトランジスタの素子構造を示す断面図である。

【図１８】本発明の第４実施形態に係る微細分割ＦＧ型
メモリトランジスタの素子構造を示す断面図である。

【図１９】本発明の実施形態において、メモリセル方式
の他の適用例として、ＮＯＲ型メモリセルアレイの回路
構成を示す回路図である。

【図２０】図１９のＮＯＲ型メモリセルアレイのパター
ン例を示す平面図である。

【図２１】図２０のＢ−Ｂ’線に沿った断面側から見た
斜視図である。

【符号の説明】

１，１０１，１１１…半導体基板、１ａ，５０ａ…チャ
ネル形成領域、２，Ｓ…ソース領域、４，Ｄ…ドレイン
領域、６，３０，４０…ゲート絶縁膜、８…ゲート電
極、１０…トンネル絶縁膜、１２…窒化膜、１４…トッ
プ絶縁膜、３２…Ｓｉナノ結晶、３４，４４…酸化膜、
４２…微細分割型フローティングゲート、４６…半導体
基板、４８…分離酸化膜、５０…シリコン層、９０，１
００，１１０…微細ＮＯＲ型メモリセルアレイ、９２…
書き込みインヒビット電圧供給回路（書き込みインヒビ
ット電圧供給手段）、９４…非選択ワード線バイアス回
路（非選択ワード線バイアス手段）、１０２，１１３…
素子分離絶縁層、１１２…ｐウエル、Ｍ１１〜Ｍ２２…
メモリトランジスタ、Ｓ１１，ＳＴ０等…選択トランジ
スタ、Ａ〜Ｃ…非選択セル、Ｓ…選択セル、ＢＬ１等…
ビット線、ＭＢＬ１等…主ビット線、ＳＢＬ…副ビット
線、ＳＬ１等…ソース線、ＭＳＬ…主ソース線、ＳＳＬ
１等…副ソース線、ＷＬ１等…ワード線、ＢＣ…ビット
コンタクト・プラグ、ＳＣ…ソースコンタクト・プラ
グ。

フロントページの続き (51)Int.Cl.⁷ 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 27/115 Ｆターム(参考） 5B025 AA07 AC01 AE05 5F001 AA01 AA14 AA19 AA34 AA43 AB02 AD17 AD18 AD22 AD51 AD52 AE02 AE08 AF06 AG21 5F083 EP09 EP18 EP22 EP63 EP68 EP77 GA09 GA11 GA15 GA24 GA30 JA04 JA35 JA39 JA53 KA01 KA05 KA11 LA12 LA16 LA20 MA03 MA06 MA20 PR21 PR29

Claims (25)

【特許請求の範囲】
1. 【請求項１】半導体の表面部分にチャネル形成領域を挟
   んで形成されたソース領域およびドレイン領域と、当該
   チャネル形成領域上に設けられ内部に電荷蓄積手段を含
   むゲート絶縁膜と、当該ゲート絶縁膜上のゲート電極と
   を備えたメモリトランジスタを有する不揮発性半導体記
   憶装置であって、 上記チャネル形成領域，上記ソース領域及び／又はドレ
   イン領域の不純物濃度プロファイルが、ゲート長を短く
   したときに発生する上記メモリトランジスタのしきい値
   低下を所定割合に抑制する最適な不純物濃度プロファイ
   ルから、当該ソース領域及び／又はドレイン領域の接合
   耐圧を大きくする方向に変えてある不揮発性半導体記憶
   装置。
2. 【請求項２】上記メモリトランジスタが複数、ワード方
   向とビット方向に配置され、 複数のワード線それぞれに、上記メモリトランジスタの
   ゲート電極が複数接続され、 上記ソース領域またはドレイン領域が、上記ワード線と
   電気的に絶縁された状態で交差するビット方向の共通線
   と結合され、 書き込み時において選択されたワード線にゲート電極が
   接続された上記メモリトランジスタのソース領域及び／
   又はドレイン領域に、当該領域が上記チャネル形成領域
   に対して逆バイアスとなり、かつ、上記接合耐圧より低
   い書き込みインヒビット電圧を、上記共通線を介して印
   加する書き込みインヒビット電圧供給手段を有する請求
   項１に記載の不揮発性半導体記憶装置。
3. 【請求項３】上記メモリトランジスタの不純物濃度プロ
   ファイルは、ゲート長が十分に長いメモリトランジスタ
   におけるしきい値より１５％以上しきい値が低下するよ
   うに設定されている請求項１に記載の不揮発性半導体記
   憶装置。
4. 【請求項４】上記メモリトランジスタのチャネル形成領
   域の不純物ピーク濃度が、４×１０¹⁷ｃｍ^-3より大きい
   請求項１に記載の不揮発性半導体記憶装置。
5. 【請求項５】上記メモリトランジスタのゲート長は、
   ０．１３μｍ以下である請求項１に記載の不揮発性半導
   体記憶装置。
6. 【請求項６】上記ソース領域をビット方向で共通に接続
   するソース線と、 上記ドレイン領域をビット方向で共通に接続するビット
   線と、 上記ゲート電極をワード方向で共通に接続するワード線
   とを有する請求項１に記載の不揮発性半導体記憶装置。
7. 【請求項７】上記ソース線が、上記ソース領域をビット
   方向で共通に接続する副ソース線と、当該副ソース線を
   ビット方向で共通に接続する主ソース線とから構成さ
   れ、 上記ビット線が、上記ドレイン領域をビット方向で共通
   に接続する副ビット線と、当該副ビット線をビット方向
   で共通に接続する主ビット線とから構成されている請求
   項６に記載の不揮発性半導体記憶装置。
8. 【請求項８】上記電荷蓄積手段は、少なくとも上記チャ
   ネル形成領域と対向する面内で平面的に離散化されてい
   る請求項１に記載の不揮発性半導体記憶装置。
9. 【請求項９】上記電荷蓄積手段は、すくなくとも外部と
   の間で電荷の移動がない場合に、上記チャネル形成領域
   に対向する面全体としての導電性を持たない請求項１に
   記載の不揮発性半導体記憶装置。
10. 【請求項１０】上記ゲート絶縁膜は、上記チャネル形成
    領域上のトンネル絶縁膜と、 当該トンネル絶縁膜上の窒化膜または酸化窒化膜とを含
    む請求項９に記載の不揮発性半導体記憶装置。
11. 【請求項１１】上記ゲート絶縁膜は、上記チャネル形成
    領域上のトンネル絶縁膜と、 上記電荷蓄積手段としてトンネル絶縁膜上に形成され互
    いに絶縁された小粒径導電体とを含む請求項９に記載の
    不揮発性半導体記憶装置。
12. 【請求項１２】上記小粒径導電体の粒径が１０ナノメー
    タ以下である請求項１１に記載の不揮発性半導体記憶装
    置。
13. 【請求項１３】半導体の表面部分にチャネル形成領域を
    挟んで形成されたソース領域およびドレイン領域と、当
    該チャネル形成領域上に設けられ内部に電荷蓄積手段を
    含むゲート絶縁膜と、当該ゲート絶縁膜上のゲート電極
    とを備え、上記チャネル形成領域，上記ソース領域及び
    ／又はドレイン領域の不純物濃度プロファイルを、ゲー
    ト長を短くしたときに発生する上記メモリトランジスタ
    のしきい値低下を所定割合に抑制する最適な不純物濃度
    プロファイルから、当該ソース領域及び／又はドレイン
    領域の接合耐圧を大きくする方向に変えてあるメモリト
    ランジスタを有する不揮発性半導体記憶装置の書き込み
    方法であって、 書き込み時に、上記ソース領域またはドレイン領域が上
    記チャネル形成領域に対して逆バイアスとなり、かつ、
    上記接合耐圧より低い書き込みインヒビット電圧を、ソ
    ース領域，ドレイン領域の少なくとも一方に印加する不
    揮発性半導体記憶装置の書き込み方法。
14. 【請求項１４】上記不揮発性半導体記憶装置において、
    上記メモリトランジスタが複数、ワード方向とビット方
    向に配置され、 複数のワード線それぞれに、上記メモリトランジスタの
    ゲート電極が複数接続され、 上記ソース領域またはドレイン領域が、上記ワード線と
    電気的に絶縁された状態で交差するビット方向の共通線
    と結合されており、 上記書き込みインヒビット電圧の印加を、上記共通線を
    介して行う請求項１３に記載の不揮発性半導体記憶装置
    の書き込み方法。
15. 【請求項１５】上記書き込みインヒビット電圧は、上記
    ソース領域をビット方向で共通に接続するソース線、及
    び／又は、上記ドレイン領域をビット方向で共通に接続
    するビット線を介して印加される請求項１４に記載の不
    揮発性半導体記憶装置の書き込み方法。
16. 【請求項１６】上記メモリトランジスタの不純物濃度プ
    ロファイルは、ゲート長が十分に長いメモリトランジス
    タにおけるしきい値より１５％以上しきい値が低下する
    ように設定されている請求項１３に記載の不揮発性半導
    体記憶装置の書き込み方法。
17. 【請求項１７】上記メモリトランジスタのチャネル形成
    領域の不純物ピーク濃度が、４×１０¹⁷ｃｍ^-3より大き
    い請求項１３に記載の不揮発性半導体記憶装置の書き込
    み方法。
18. 【請求項１８】上記メモリトランジスタのゲート長は、
    ０．１３μｍ以下である請求項１３に記載の不揮発性半
    導体記憶装置の書き込み方法。
19. 【請求項１９】上記ソース領域をビット方向で共通に接
    続するソース線と、 上記ドレイン領域をビット方向で共通に接続するビット
    線と、 上記ゲート電極をワード方向で共通に接続するワード線
    とを有する請求項１３に記載の不揮発性半導体記憶装置
    の書き込み方法。
20. 【請求項２０】上記ソース線が、上記ソース領域をビッ
    ト方向で共通に接続する副ソース線と、当該副ソース線
    をビット方向で共通に接続する主ソース線とから構成さ
    れ、 上記ビット線が、上記ドレイン領域をビット方向で共通
    に接続する副ビット線と、当該副ビット線をビット方向
    で共通に接続する主ビット線とから構成されている請求
    項１９に記載の不揮発性半導体記憶装置の書き込み方
    法。
21. 【請求項２１】上記電荷蓄積手段は、少なくとも上記チ
    ャネル形成領域と対向する面内で平面的に離散化されて
    いる請求項１３に記載の不揮発性半導体記憶装置の書き
    込み方法。
22. 【請求項２２】上記電荷蓄積手段は、すくなくとも外部
    との間で電荷の移動がない場合に、上記チャネル形成領
    域に対向する面全体としての導電性を持たない請求項１
    ３に記載の不揮発性半導体記憶装置の書き込み方法。
23. 【請求項２３】上記ゲート絶縁膜は、上記チャネル形成
    領域上のトンネル絶縁膜と、 当該トンネル絶縁膜上の窒化膜または酸化窒化膜とを含
    む請求項２２に記載の不揮発性半導体記憶装置の書き込
    み方法。
24. 【請求項２４】上記ゲート絶縁膜は、上記チャネル形成
    領域上のトンネル絶縁膜と、 上記電荷蓄積手段としてトンネル絶縁膜上に形成され互
    いに絶縁された小粒径導電体とを含む請求項２２に記載
    の不揮発性半導体記憶装置の書き込み方法。
25. 【請求項２５】上記小粒径導電体の粒径が１０ナノメー
    タ以下である請求項２４に記載の不揮発性半導体記憶装
    置の書き込み方法。