JP2005252034A - 不揮発性半導体メモリ装置とその電荷注入方法、および、電子装置 - Google Patents

Abstract

【課題】ソース領域とドレイン領域に異なる電圧を付与して行う電荷注入方法においてホットキャリアの発生効率を高める。
【解決手段】メモリトランジスタ１の電荷蓄積層３Ｂに、たとえば、書き込み時に電子を注入し、消去時に正孔を注入する。これらの電荷の注入時に、ソース領域８ｓの電圧Ｖｓを基準にドレイン領域８ｄに正の電圧Ｖｄを印加し、注入しようとする電荷に応じた極性の電圧Ｖｇをゲート電極４に印加する。このときボディ領域２に対しては、ソース電圧Ｖｓとドレイン電圧Ｖｄの間の電圧値（０．８〜１．０Ｖ）を有し、Ｎ型のソース領域８ｓとＰ型のボディ領域２とにより形成されるダイオードをオンさせるバックバイアス電圧Ｖｂを印加する。また、このとき寄生バイポーラトランジスタがオンし、これによりドレイン側でインパクトイオン化が生じ注入電荷量が増える。
【選択図】図１

Description

本発明は、ソース領域とドレイン領域に異なる電圧を印加して行う不揮発性半導体メモリ装置（フラッシュＥＥＰＲＯＭ）の電荷注入方法、不揮発性半導体メモリ、および、これを内蔵している電子装置に関するものである。

不揮発性メモリの一種であるフラッシュＥＥＰＲＯＭは、電荷蓄積層の電荷蓄積状態に応じてデータ記憶を行う。フラッシュＥＥＰＲＯＭは、電荷蓄積層に蓄積されている電荷が導電性ポリシリコンからなるゲート構造を有するもの（ＦＧ型）と、ＭＯＮＯＳ(Metal-Oxide-Nitride-Oxide-Semiconductor)に代表されるように電荷蓄積層の導電性が極めて低いゲート構造を有するものが存在する。ＦＧ型では、たとえばチャネル全面から電子を注入し、ゲート酸化膜内をトンネリングさせて、そのゲート酸化膜上に設けられている電荷蓄積層（ＦＧ：フローティングゲート）に電子を蓄積させる（たとえば、特許文献１参照）。

特許文献１に記載されている電荷注入方法では、ソースおよびドレインとなる不純物拡散領域をフローティングとした状態でゲート電極に約１８Ｖと高い電圧を印加する。そのとき、チャネルが形成されるウェルは０Ｖが印加されるが、メモリセルアレイの構造上ゲートに１８Ｖが印加される非選択のメモリトランジスタにおいて、ウェルに負電圧（−１〜−２Ｖ）を印加して誤った電荷注入を防止している。

ところで不揮発性メモリを、既存のＭＯＳあるいはＢｉＣＭＯＳプロセスにより形成さているロジック部などと同一チップに混載する場合（以下、ロジック混載メモリという）、とくにＦＧ型の場合は電荷蓄積層としてポリシリコンが余分に１層必要となることからロジック部とメモリ部でゲート構造上の相違が大きく、不揮発性メモリ形成のために特別にフォトマスクが必要で、工程数も大幅に増える。また、ＦＧ型では、ゲート酸化膜（トンネル酸化膜）を余り薄くできない、あるいは、チャネルに対するゲートの結合容量が大きいなどの理由により低電圧化が難しい。

これに対してＭＯＮＯＳ型ゲート構造をロジック混載メモリに適用すると、そのＭＯＮＯＳトランジスタの電荷蓄積層が酸化膜に挟まれた窒化膜から構成されていることから、ポリシリコンのレイヤ数がロジック部と同じにでき、ロジック部とメモリ部とのゲート構造上の共通性が比較的高く、フォトマスク枚数や工程数の増加は僅かですむ。

ところが、フラッシュＥＥＰＲＯＭの場合、そのデータの書き込み電圧および消去電圧が高いと、内蔵されている電圧発生回路に高耐圧のＭＯＳトランジスタが必要になる。この点はＦＧ型とＭＯＮＯＳ型に共通した課題であり、その意味ではＭＯＮＯＳ型においても、ロジック部と不揮発性メモリとの混載を実現しようとすると、やはりフォトマスク枚数や工程数のある程度の増加は避けられない。したがって、とくにロジック部と不揮発性メモリとを混載させたＬＳＩ等では、高耐圧トランジスタを不要としてフォトマスク枚数や工程数の増加を極力抑えるために、書き込み電圧および消去電圧の低電圧化が検討されている（たとえば、特許文献２参照）。

特許文献２に記載されている電荷注入方法では、書き込み電圧や消去電圧をゲートとウェルに異なる極性で分割して付与することとし、その要請から、ウェルに正または負の電圧をかけている。この電荷注入方法は、特許文献１の場合と同様に、ソース領域とドレイン領域を同電位に保持した状態でチャネル全面から電荷を電荷蓄積層に注入する。

ところで、ＭＯＮＯＳトランジスタは電荷蓄積層の導電性が極めて低いことから局所的な電荷注入が可能であり、そのために適した電荷注入方法として、いわゆるＣＨＥ(Channel Hot Electron)注入法が知られている。

図５（Ａ）は、ＣＨＥを注入する動作の説明図である。
図５（Ａ）に示すように、Ｐ型半導体からなるボディ領域（基板の一部またはウェル）１００に、酸化膜１０１Ａ，電荷蓄積層としての窒化膜１０１Ｂおよび酸化膜１０１Ｃからなる積層絶縁膜１０１が形成され、その上にゲート電極１０２が形成されている。ゲート電極１０２に一部重なる２つのＮ型のＬＤＤ(lightly doped drain)領域１０３ｓおよび１０３ｄが、互いに離れたボディ領域１００の位置に形成されている。ゲート電極１０２の両側壁に、絶縁体からなるスペーサ１０４ｓおよび１０４ｄが形成されている。スペーサ１０４ｓにより位置が規定されるボディ領域１００の表面側部分に、Ｎ型不純物領域からなるソース領域１０５ｓが形成され、同様に、スペーサ１０４ｄにより位置が規定されるボディ領域１００の表面側部分に、Ｎ型不純物領域からなるドレイン領域１０５ｄが形成されている。
これらソース領域１０５ｓ、ドレイン領域１０５ｄ、ゲート電極１０２およびボディ領域１００のそれぞれは、不図示のコンタクト部および配線を介して、それぞれに適した電圧Ｖｓ，Ｖｄ，Ｖｇ，Ｖｂが印加可能となっている。

このような構造のＭＯＮＯＳトランジスタにおいて、電荷蓄積層としての窒化膜１０１Ｂは、上下の酸化膜１０１Ａと１０１Ｃとの界面付近でとくに電荷トラップ密度が高い。その電荷トラップに電子を注入して捕獲させた状態と、捕獲されている電子を消去した状態とでは、当該ＭＯＮＯＳトランジスタのしきい値電圧が変化する。このため、そのしきい値電圧の変化をデータの２値状態に対応させて、当該ＭＯＮＯＳトランジスタにデータの記憶が可能となる。

電子を注入する動作を書き込みと定義する場合、書き込み動作では、ソース領域１０５ｓの電圧Ｖｓを接地電圧ＧＮＤ（＝０Ｖ）として、これを基準として、ドレイン領域１０５ｄに正電圧Ｖｄ（＋）、ゲート電極１０２に正電圧Ｖｇ（＋）を印加する。このときボディ領域１００はソース領域１０５ｓと同じ接地電圧ＧＮＤで保持する。
このバイアス条件の下、ソース領域１０５ｓからチャネルＣＨに供給された電子がドレイン領域１０５ｄに向かって流れ、その最中に横方向電界により加速される。そして、最も電界が高いドレイン側ＬＤＤ領域１０３ｄの端部付近で高エネルギー電子（ホットエレクトロン）が発生し、その一部が、酸化膜１０１Ａ等によるエネルギー障壁を越えて積層絶縁膜１０１の内部に飛び込み、酸化膜１０１Ｂのドレイン端部を中心とした領域の電荷トラップに捕獲される。
この書き込み後のしきい値電圧は、積層絶縁膜１０１に捕獲された電子と、読み出し時にゲート電極１０２に印加される正電圧との相殺により、書き込み前のしきい値電圧より大きくなる。

データの消去は、捕獲されている電子の電荷量をゼロまたは十分小さくすることで達成でき、電子を電界により引き抜く方法のほかに、逆極性の電荷（正孔）を注入して電子と電気的に相殺させる方法がある。図５（Ｂ）は正孔を注入する消去動作例を示す図である。
この場合、前述した書き込みの場合と同様に、ソース領域１０５ｓおよびボディ領域１００を接地電位ＧＮＤで保持し、ドレイン領域１０５ｄに所定の正電圧Ｖｄ（＋）を印加する。ただし、ゲート電極１０２に対しては、書き込み時と逆極性の負電圧Ｖｇ（−）を印加する。
このとき、ゲート電圧Ｖｇ（−）が負であることからチャネルが形成されず、ドレイン電圧Ｖｄ（＋）がすべてドレイン領域１０５ｄおよびＬＤＤ領域１０３ｄに印加される。その結果、負電圧印加の影響を受けるゲート電極１０２の下方の領域を中心とするＬＤＤ領域１０３ｄの表面部に正孔の蓄積層が形成され、この正孔が横方向電界でドリフトしながら垂直方向電界により加速され高エネルギー電荷（ＨＨ：ホットホール）となり、酸化膜１０１Ａ等によるエネルギー障壁を越えて積層絶縁膜１０１の内部に飛び込み、酸化膜１０１Ｂのドレイン端部を中心とした電子の蓄積領域に入る。書き込み時に捕獲されていた電子は、この消去時に注入される正孔と再結合することから、当該ＭＯＮＯＳトランジスタのしきい値電圧は書き込み動作を行う前の値に戻る。

このようなソース領域とドレイン領域に異なる電圧を与えてデータを書き込みおよび消去する方法は、ＭＯＮＯＳ型に限らずＦＧ型でも適用可能である。
特開平１１−８６５７０号公報 特開２００１−１０２５５３号公報

ところが、フラッシュＥＥＰＲＯＭのロジック混載化の要求などを背景として、フォトマスク枚数や工程数の増加を極力抑えるために、さらなる低電圧化を図る必要がある。その場合、前述したＣＨＥ注入やＨＨ注入などのようにソース領域とドレイン領域に異なる電圧を付与して行う電荷注入方法では、低い動作電圧のためにホットキャリアの発生効率が低下し、書き込み時間や消去時間が長くなってしまうという課題がある。

本発明が解決しようとする課題は、ソース領域とドレイン領域に異なる電圧を付与して行う電荷注入方法において、動作電圧が低い場合であってもホットキャリアの発生効率を高めることにある。

本発明に係る不揮発性半導体メモリ装置の電荷注入方法は、半導体基板内に形成され、または、基体に支持されている半導体層として形成されている第１導電型のボディ領域と、ボディ領域内に互いに離間して形成されている第２導電型半導体領域からなるソース領域およびドレイン領域と、ボディ領域の上に形成され電荷蓄積層を含む積層絶縁膜と、積層絶縁膜の上に形成されて電荷蓄積層およびボディ領域の電界を制御するゲート電極とを備えるメモリトランジスタを有し、当該メモリトランジスタの電荷蓄積層に電荷を注入することによってデータの記憶状態を変化させる不揮発性半導体メモリ装置の電荷注入方法であって、前記電荷の注入時に、前記ソース領域および前記ドレイン領域に異なる電圧を印加し、当該ソース領域とドレイン領域にそれぞれ印加され互いに異なる電圧の間の電圧値を有し、第２導電型のソース領域と第１導電型のボディ領域とにより形成されるダイオードをオンさせるバックバイアス電圧をボディ領域に印加し、注入しようとする電荷に応じた極性の電圧を前記ゲート電極に印加する。
特定的に前記電荷蓄積層に正孔を注入する場合、前記ソース領域と前記ドレイン領域の一方を基準に他方に正電圧を印加し、当該正電圧より低い正電圧を前記ボディ領域に印加し、前記ゲート電極に負電圧を印加する。
あるいは、前記電荷蓄積層に電子を注入する場合、前記ソース領域と前記ドレイン領域の一方を基準に他方に正電圧を印加し、当該正電圧より低い正電圧を前記ボディ領域に印加し、前記ゲート電極に正電圧を印加する。

本発明に係る不揮発性半導体メモリ装置は、半導体基板内に形成され、または、基体に支持されている半導体層として形成されている第１導電型のボディ領域と、ボディ領域内に互いに離間して形成されている第２導電型半導体領域からなるソース領域およびドレイン領域と、ボディ領域の上に形成され電荷蓄積層を含む積層絶縁膜と、積層絶縁膜の上に形成されて電荷蓄積層およびボディ領域の電界を制御するゲート電極とを備えるメモリトランジスタと、当該メモリトランジスタに対し、前記電荷蓄積層の電荷蓄積状態を変化させてデータの記憶動作を制御する周辺回路とを有する不揮発性半導体メモリ装置であって、前記周辺回路が生成する電圧のうち、前記ソース領域および前記ドレイン領域に異なる電圧を印加し、前記ゲート電極にゲート電圧を印加することによって前記電荷蓄積層に電荷を注入するときに前記ボディ領域に供給されるバックバイアスの電圧値が、ソース領域に供給するソース電圧とドレイン領域に供給するドレイン電圧の間で、かつ、第２導電型のソース領域と第１導電型のボディ領域とにより形成されるダイオードをオンさせる電圧値に設定されている。
この不揮発性半導体メモリ装置は、好適に、前記ソース領域およびドレイン領域に異なる電圧を供給したときに前記ボディ領域を流れる電流経路がドレイン領域側で狭くなるように、前記ボディ領域の表面側部分の平面形状が規定されている。

本発明に係る電子装置は、不揮発性半導体メモリ装置を搭載している電子装置であって、前記不揮発性メモリ装置は、半導体基板内に形成され、または、基体に支持されている半導体層として形成されている第１導電型のボディ領域と、ボディ領域内に互いに離間して形成されている第２導電型半導体領域からなるソース領域およびドレイン領域と、ボディ領域の上に形成され電荷蓄積層を含む積層絶縁膜と、積層絶縁膜の上に形成されて電荷蓄積層およびボディ領域の電界を制御するゲート電極とを有し、前記電荷蓄積層に電荷を注入する際に、前記ボディ領域、前記ソース領域、前記ドレイン領域および前記ゲート電極にそれぞれに印加する電圧のうち、すくなくともボディ領域に印加するバックバイアス電圧を発生させ不揮発性半導体メモリ装置に供給する電圧供給回路が当該電子装置内に設けられ、前記バックバイアス電圧の電圧値が、前記ソース領域に供給するソース電圧とドレイン領域に供給するドレイン電圧の間で、第２導電型のソース領域と第１導電型のボディ領域とにより形成されるダイオードをオンさせる電圧値に設定されている。

本発明の不揮発性半導体メモリ装置およびその電荷注入方法によれば、ソース領域が第１導電型、ボディ領域が第２導電型であり両者は接触している。また、第２導電型のボディ領域の他の部分で第１導電型のドレイン領域が接触している。電荷注入時に、ソース領域とドレイン領域がそれぞれ異なる電圧で保持され、その間の電圧値のバックバイアス電圧をボディ領域に印加する。このとき、バックバイアス電圧はソース領域とボディ領域との接触部分に形成されている（ＰＮ接合）ダイオードをオンさせる範囲の電圧値を有する。このため、たとえば当該メモリトランジスタがＮチャネル型の場合、すなわちソース領域とドレイン領域がＮ型、ボディ領域がＰ型の場合に、ソース領域をエミッタ、ボディ領域をベース、ドレイン領域をコレクタとするＮＰＮ型の寄生バイポーラトランジスタが動作する。その結果、ボディ領域内部に電流が流れるが、各電圧値を適切に設定すると、その電流に起因してドレイン領域近傍で電子と正孔の対が発生する。この電子・正孔対のうち、ゲート電極に印加されている電圧と逆極性の電荷は、ゲート電極に引き寄せられて高いエネルギーを得て、積層絶縁膜内部に注入され電荷蓄積層に捕獲される。

本発明に係る電子装置によれば、上記した高速で低電圧化が可能な電荷注入を実現するための各種電圧のうち、すくなくともバックバイアス電圧を発生させ不揮発性半導体メモリ装置に供給する電圧供給回路が電子装置に内蔵されている。

本発明に係る不揮発性半導体メモリ装置およびその電荷注入方法によれば、バックバイアス電圧が印加されていない従来の場合に蓄積絶縁膜に注入される電荷とは別に、上述したバイポーラトランジスタがオンすることに起因して発生した電荷が、積層絶縁膜内に注入される。したがって電荷の注入効率が向上し、低い動作電圧でも所定のしきい値電圧変化を起こすための電荷注入時間が短くなる。また、電荷注入時間を同じとすれば、より低い動作電圧での電荷注入が可能となる。

本発明に係る電子装置によれば、バックバイアス電圧の発生機能がない構成の不揮発性半導体メモリ装置しか入手できない場合であっても、ボディ領域に電圧を供給するための端子さえ有しているならば、その不揮発性半導体メモリ装置を、同じ電子装置に内蔵されているバックバイアス電圧の供給回路と接続することにより、本発明の電荷注入方法の適用が可能となる。これにより、データ書き換え速度が高い、あるいは低電圧動作が可能な電子装置が実現できる。

以下、本発明の実施の形態を、Ｎチャネル型のＭＯＮＯＳトランジスタを有するフラッシュＥＥＰＲＯＭを例として、図面を参照しつつ説明する。
なお、本発明は、ＭＯＮＯＳ型以外のゲート電極構造を有するメモリトランジスタにも適用できる。たとえば、ＦＧ型、いわゆるＭＮＯＳ(Metal-Nitride-Oxide-Semiconductor)型、導電性微粒子を積層絶縁膜内に埋め込んだナノクリスタル型などのゲート構造を有するメモリトランジスタに広く本発明は適用可能である。また、Ｎチャネル型に限らずＰチャネル型にも適用できる。その場合、以下の説明で述べる不純物やチャネルの導電型を逆極性とし、ソース領域とドレイン領域の電圧の極性を入れ替えることにより以下の説明が類推適用できる。

図２に、ＭＯＮＯＳトランジスタの断面図を示す。
図２に示すＭＯＮＯＳトランジスタ１は、第１導電型（Ｐ型）を有する半導体からなるボディ領域２に形成されている。ここでボディ領域２の形態は、Ｐ型半導体基板の一部、半導体基板に必要に応じて他のウェルを介して形成されているＰ型ウェル、あるいは、基板に支持されているＰ型半導体層（たとえばＳＯＩ(Silicon-On-Insulator)層）などがある。

ボディ領域２の表面に、第１酸化膜３Ａ、電荷蓄積層としての窒化膜３Ｂおよび第２酸化膜３Ｃからなる積層絶縁膜３が形成され、その上にゲート電極４が形成されている。
窒化膜３Ｂは、第１および第２酸化膜３Ａ，３Ｃより電荷トラップ密度が高い材料からなり、電荷注入時に電荷蓄積層として機能する。なお、厳密には第１および第２酸化膜３Ａ，３Ｃにも電荷が捕獲されるが、その絶対量が窒化膜３Ｂに比べ少ないことから窒化膜３Ｂを電荷蓄積層と称している。
第１および第２酸化膜３Ａ，３Ｃは、ボディ領域２あるいはゲート電極４から窒化膜３Ｂを電気的に分離し、電荷保持時に窒化膜３Ｂ中に電荷を閉じ込める役割を果す。第１および第２酸化膜３Ａ，３Ｃは、窒化膜３Ｂと電荷トラップ密度差を有し電位障壁として機能するならば他の膜、たとえば酸化窒化膜などにより置き換え可能である。また、窒化膜３Ｂも電荷トラップ密度が高い金属酸化膜などにより置き換え可能である。

ゲート電極４に一部重なる２つのＮ型のＬＤＤ(lightly doped drain)領域５ｓおよび５ｄが、互いに離れたボディ領域２の位置に形成されている。また、ドレイン側のＬＬＤ領域５ｄの端部付近からソース側に張り出してＰ型不純物領域からなるポケット領域６が形成されている。ポケット領域６は斜めイオン注入などによりＰ型不純物を注入することにより形成される。このときのイオン注入ドーズを最適化して、最終的にポケット領域６のＰ型不純物濃度が、ボディ領域のＰ型不純物濃度より必要なだけ高くなるように調整される。このようなポケット領域６が存在すると、ドレイン側のＬＤＤ領域５ｄの端部でＰ型不純物濃度が局所的に高くなることから、動作電圧印加時に、その部分での空乏層の伸びが抑えられ、その空乏層幅に反比例して横方向電界の集中性が高まる。このことは電荷注入効率の向上に寄与することから、ポケット領域６の形成は望ましいことであるが、本発明ではポケット領域６を設けることが必須の要件ではないことから、その省略も可能である。

ゲート電極４の両側壁に、絶縁体からなるスペーサ７ｓおよび７ｄが形成されている。スペーサ７ｓにより位置が規定されるボディ領域２の表面側部分に、Ｎ型不純物領域からなるソース領域８ｓが形成され、同様に、スペーサ７ｄにより位置が規定されるボディ領域２の表面側部分に、Ｎ型不純物領域からなるドレイン領域８ｄが形成されている。

ソース領域８ｓおよびドレイン領域８ｄは、Ｎ型不純物を比較的高濃度にイオン注入することにより形成されるが、このときスペーサ７ｓ，７ｄおよびゲート電極４が自己整合マスク層として機能し、ソース領域８ｓおよびドレイン領域８ｄの位置が決まる。また、ＬＤＤ領域５ｓおよび５ｄは、スペーサ７ｓ，７ｄを形成するまえにＮ型不純物をイオン注入することにより形成されるが、その濃度は通常、ソース領域８ｓやドレイン領域８ｄより低く設定される。さらに、ＬＤＤ領域５ｓおよび５ｄは、それぞれゲート電極４の端部と平面パターンで重なっている。これは、後述する正孔の注入時に、ゲートの電界がドレインに及びやすくして、低いドレイン電圧で正孔の発生を可能にするためである。

なお、ゲートの電界がドレインに及びやすくするために、ＬＤＤ領域５ｄはドレイン領域８ｄからゲート電極端部の直下に張り出していればよく、その意味では、濃度の大小関係を示唆しない「エクステンション領域」と称される場合がある。この場合、エクステンション領域のＮ型不純物濃度がドレイン領域８ｄのＮ型不純物濃度より低い必要は必ずしもない。

これらソース領域８ｓ、ドレイン領域８ｄ、ゲート電極４およびボディ領域２のそれぞれは、不図示のコンタクト部および配線を介して、それぞれの動作に適した電圧Ｖｓ（ソース電圧），Ｖｄ（ドレイン電圧），Ｖｇ（ゲート電圧），Ｖｂ（バックバイアス電圧）が印加可能となっている。

このような構造のＭＯＮＯＳトランジスタが行列状に多数配置されて、当該不揮発性半導体メモリ装置のメモリセルアレイが構成されている。
各ＭＯＮＯＳトランジスタにおいて、電荷蓄積層としての窒化膜３Ｂは、上下の第１および第２酸化膜３Ａ，３Ｃとの界面付近でとくに電荷トラップ密度が高い。その電荷トラップに電子を注入して捕獲させた状態と、捕獲されている電子を消去した状態とでは、当該ＭＯＮＯＳトランジスタのしきい値電圧が変化する。このため、そのしきい値電圧の変化をデータの２値状態に対応させて、当該ＭＯＮＯＳトランジスタにデータの記憶が可能である。ただし、しきい値の相対的変化が検出できれば２値または多値の記憶データの読み出しは可能であることから、どのような状態を書き込み状態とし、どのような状態を消去状態とするかは定義上の問題である。

本実施の形態は、電荷注入時のバイアス電圧設定によってソース領域８ｓをエミッタとし、ドレイン領域８ｄをコレクタとし、ボディ領域２をベースとする寄生バイポーラトランジスタを動作させることにある。
このバイポーラ動作を伴う電荷注入を書き込みと消去の少なくとも一方に用いれば、本発明の実施の形態を構成する。より詳細には、（１）バイポーラ動作を伴う電子注入により書き込みを行い、バイポーラ動作を伴う正孔注入により、蓄積されている電子を相殺させることで消去を行う場合、（２）バイポーラ動作を伴う電子注入により書き込みを行い、当該電子を引き抜くことにより消去を行う場合、（３）バイポーラ動作を伴う正孔注入により書き込みを行い、バイポーラ動作を伴う電子注入により、蓄積されている正孔を相殺させることで消去を行う場合、（４）バイポーラ動作を伴う正孔注入により書き込みを行い、当該正孔を引き抜くことにより消去を行う場合の実施態様がある。また、消去は、メモリトランジスタが行列状に配置されているメモリセルアレイの一括消去、メモリセルアレイが複数のブロックから構成されている場合に、そのブロックまたはメモリセル行を単位とする消去、あるいは、ビットごとの消去のいずれでもよい。

以下、上記（１）の場合を例として、バイアス電圧の設定例と動作を説明する。図１（Ａ）に書き込み動作の説明図を示す。
電子注入による書き込み動作では、ソース領域８ｓのソース電圧Ｖｓを接地電圧（＝約０Ｖ）として、これを基準として、ドレイン領域８ｄに正のドレイン電圧Ｖｄ、ゲート電極４に正のゲート電圧Ｖｇを印加する。
このときボディ領域２に対して、ソース電圧Ｖｓとドレイン電圧Ｖｄの間で、かつ、ソース領域８ｓとボディ領域２とのＰＮ接合でダイオードを順方向にバイアスしてオンさせるバックバイアス電圧Ｖｂを印加する。このときドレイン領域８ｄとボディ領域２とのＰＮ接合でダイオードが逆方向にバイアスされ、空乏層が拡がる。ドレイン電圧Ｖｄおよびゲート電圧Ｖｇの電圧値は、トランジスタの最小寸法や使用電源電圧の変遷によっても変わってくるので任意であるが、一例を挙げるならばドレイン電圧Ｖｄ＝４．５Ｖ、ゲート電圧Ｖｇ＝５Ｖである。バックバイアスＶｂの電圧値は上記要件を満たす範囲で任意である。ソース側のダイオードのターンオン電圧（順方向電圧Ｖｆ）にもよるが、このＶｆが０．７〜０．８Ｖ程度とすれば、それより僅かに高いＶｂ＝０．８〜１．０Ｖ程度で当該ダイオードがオンし、それにより十分な効果が得られる。

このバイアス条件の下、通常のＣＨＥ注入動作に加えてバイポーラ動作が同時に起こる。
ＣＨＥ注入動作では、ソース領域８ｓからチャネルＣＨに供給された電子がドレイン領域８ｄに向かって流れ、その最中に横方向電界により加速される。このとき、ポケット領域６の存在により、この横方向電界の集中性がよく、そのポケット領域６付近で高エネルギー電子（ホットエレクトロン）が発生し、その一部が、第１酸化膜３Ａ等によるエネルギー障壁を越えて積層絶縁膜３の内部に飛び込み、窒化膜３Ｂ（電荷蓄積層）のドレイン端部を中心とした領域の電荷トラップに捕獲される。

一方、バイポーラ動作では、エミッタとしてのソース領域８ｓから電子がボディ領域２内に供給され、ボディ領域内部で加速されながらコレクタとしてのドレイン領域８ｄの空乏層に供給される。このためインパクトイオン化が起こり、その結果、高エネルギーの正孔と電子の対を発生させる。これにより発生した正孔は、正のドレイン電圧Ｖｄに引き寄せられてドレイン領域８ｄに吸収される。これに対し、インパクトイオン化で発生した電子は、その一部は正のバックバイアス電圧Ｖｂによりボディ領域２内に散逸するが、残りの電子は、比較的高い正のゲート電圧Ｖｇに引き寄せられ加速されながら、さらに高いエネリギーを得てホットエレクトロンとなり、第１酸化膜３Ａ等によるエネルギー障壁を越えて積層絶縁膜３の内部に飛び込み、窒化膜３Ｂ（電荷蓄積層）のドレイン端部を中心とした領域の電荷トラップに捕獲される。

このように、通常のＣＨＥ注入による電荷に加えて、バイポーラ動作起因の電子も注入されることから、単位時間あたりの電子注入量が増加し、注入効率が高まる。この高効率な電子注入動作により、当該ＭＯＮＯＳトランジスタのしきい値電圧が上昇する。より詳細には、その後にデータの読み出し動作を行うと、当該ＭＯＮＯＳトランジスタの書き込み後のしきい値電圧は、積層絶縁膜３に捕獲された電子と、読み出し時にゲート電極４に印加される正電圧との相殺により決まる。ただし、その書き込み後のしきい値電圧の値は、電子が捕獲されていない状態での読み出し動作で得られる書き込み前のしきい値電圧より大きくなる。このしきい値電圧の変化の有無を電圧または電流に変換してセンシングすることにより、データの読み出しが可能となる。

バイポーラ動作による注入効率の向上を、しきい値電圧で定量的に説明すると、たとえば、消去時のしきい値電圧が２Ｖで、バイポーラ動作を伴わない通常のＣＨＥ注入により書き込み後のしきい値電圧が６Ｖになるとする。バックバイアス電圧Ｖｂを印加すること以外の他の電圧値を同じとし、同じ書き込み時間でバイポーラ動作を伴うＣＨＥ注入書き込みを行うと、書き込み後のしきい値が６．５Ｖまで上昇する。したがって、しきい値電圧を６Ｖとするまでの時間が短くなり、高速書き込みが可能となる。また、書き込み時間を同じとすると、より動作電圧を低くでき、あるいは、しきい値電圧の初期のウインドウ幅（書き込み状態と消去時のしきい値電圧差）を大きくして必要な電荷保持特性や書き換え特性を満足する時間（寿命）を長くすることができる。

正孔注入によるデータ消去動作の説明図を、図１（Ｂ）に示す。
この場合、前述した書き込みの場合と同様に、ソース領域８ｓを接地電位（＝約０Ｖ）で保持し、ドレイン領域８ｄに所定の正電圧Ｖｄ、たとえば４．５〜５Ｖを印加する。そして、書き込み時と同様、バックバイアス電圧Ｖｂとしてボディ領域２に、たとえば０．８〜１．０Ｖ程度の電圧を印加する。この電圧値が満たす要件は、バイポーラ動作させるために必要な書き込みの場合と同じである。また、消去の場合のゲート電圧Ｖｇとしては、０Ｖの電圧または書き込み時と逆極性の負の電圧、たとえば０〜−５Ｖがゲート電極４に印加される。

このとき、ゲート電圧Ｖｇが０Ｖまたは負であることからチャネルが形成されず、ドレイン電圧Ｖｄがすべてドレイン領域８ｄおよびＬＤＤ領域５ｄに印加される。その結果、負電圧等の印加の影響を受けるゲート電極４の下方の領域を中心とするＬＤＤ領域５ｄの表面部に正孔の蓄積層が形成され、この正孔が横方向電界でドリフトしながら垂直方向電界により加速され高エネルギー電荷（ＨＨ：ホットホール）となり、第１酸化膜３Ａ等によるエネルギー障壁を越えて積層絶縁膜３の内部に飛び込み、窒化膜３Ｂ（電荷蓄積層）のドレイン端部を中心とした電子の蓄積領域に入る。書き込み時に捕獲されていた電子は、この消去時に注入される正孔と再結合することから、当該ＭＯＮＯＳトランジスタのしきい値電圧は書き込み動作を行う前の値に戻る。
この消去動作においてもバイポーラ動作が起こるが、ゲート電圧Ｖｇを負電圧とすると、インパクトイオン化で生じた正孔が、横方向電界によりドリフトしながらゲート電圧により引き寄せられ加速されながらホットホールとなり、電荷蓄積層の電子の蓄積領域に注入される。これにより、短時間での消去が可能であり、また、消去時間を同じとすれば、より低電圧での動作が可能となる。

もともと消去動作時にＬＤＤ領域表面からのホットホール注入効率は、書き込み動作時のＣＨＥの注入効率より低く、これが消去動作に時間を要する原因となっている。上述のように、書き込み時も消去時もほぼ同じようにインパクトイオン化により正孔と電子の対を発生させ、その一方（電子）を書き込みに用い、他方（正孔）を消去に用いる。その場合、もともとのやり方では注入効率が悪い消去時の改善効果が大きい。つまり、本発明の適用による消去時のバイポーラ動作による寄与（効果）は、書き込み時のそれより大きい。実際、消去時間の比較では、バイポーラ動作をさせると消去時間が７桁以上小さくなるという極めて大きな効果が得られることが確かめられている。

つぎに、ＭＯＮＯＳトランジスタの平面パターンについて説明する。
図３（Ａ）に、本実施の形態に適した平面パターンを有するＭＯＮＯＳトランジスタの平面図を示す。
図３（Ａ）に示す平面パターンの特徴は、チャネルＣＨとなるボディ領域２の表面側部分の平面形状が周囲の素子分離絶縁層９のパターンにより規定され、ドレイン側で細くなっていることである。つまり、ソース側のチャネル幅Ｗｓに比べ、ドレイン側のチャネル幅Ｗｄが小さくなっている。これにより、ＣＨＥ注入時の電流集中性が高まり、電子注入効率が高まるという利点がある。また、電子の蓄積領域がドレイン側のチャネル幅Ｗｄが狭い部分に限定されることから、同じしきい値変化を得るための注入電荷量が少なくてすむことから、その意味でも効率がよい。この点は、消去時に正孔を注入する領域が限定されていることからも利点として働く。つまり、正孔が蓄積するＬＤＤ領域７ｄの面積が小さいことから、その部分に電界が集中し注入効率が高まる。
さらに、書き込みおよび消去時の寄生バイポーラトランジスタのインパクトイオン化の箇所も、このドレイン側の狭い部分に集中する。つまり、寄生バイポーラトランジスタの電流経路を絞る効果もあり、その意味でも効率がよい。
なお、電流経路を絞るとチャネル抵抗値が高くなり、そのことがマイナスに働くような場合は、図３（Ｂ）に示すように、ソース側とドレイン側のチャネル幅が等しい通常の平面パターンとしてもよい。

図４（Ａ）に、本実施の形態に係る不揮発性メモリ装置の簡略化した全体構成を示す。
図示の不揮発性メモリ装置１０はメモリセルアレイ１１を有し、その内部に、上述した構成のＭＯＮＯＳトランジスタ１が多数配置されている。とくに図示しないが、メモリセルアレイ１１は行および列の方向に配置されている配線を有し、これによってＭＯＮＯＳトランジスタ１に電圧を供給する構成となっている。メモリセルアレイ１１の周囲に、メモリセルアレイ１１の書き込み、消去および読み出しを制御する周辺回路１２が設けられている。図４（Ａ）においては、周辺回路１２内に電圧供給回路１３を示している。この電圧供給回路１３は、本発明の特徴であるバックバイアス電圧Ｖｂを生成し供給可能な構成を有している。なお、電圧供給回路１３は、他の電圧（ドレイン電圧Ｖｄ等）を生成する回路と兼用してもよいが、その回路と独立に設けられたものであってもよい。

図４（Ａ）は本実施の形態に係る不揮発性半導体メモリ装置内部にバックバイアス電圧を発生させる機能を有する場合であるが、この機能を、不揮発性半導体メモリ装置の外部に設けることもできる。ただし、その場合でも、不揮発性半導体メモリ装置は、バックバイアス電圧が印加可能なように、ボディ領域への良好なコンタクトが取られ、その電位が配線およびリード端子を介して外部から制御可能な構成を有している必要がある。

図４（Ｂ）は、本発明の電子装置の実施の形態を示す図である。
この電子装置３０内に、バックバイアス電圧Ｖｂの発生機能はないが基板バイアス固定用などの外部端子３１Ａを有する不揮発性メモリ装置３１と、この外部端子３１Ａにバックバイアス電圧Ｖｂを供給する電圧供給回路３２とを内蔵している。
以上より、バックバイアス電圧の発生機能がない不揮発性メモリしか入手できないような場合に、その基板バイアス固定用などの外部端子３１Ａを利用して、バックバイアス電圧Ｖｂの印加が可能となる。

なお、ボディ領域に印加するバックバイアス電圧Ｖｂは、ソース電圧Ｖｓとドレイン電圧Ｖｄの間の電圧値を有することから、既存の電圧のレベルシフトなどで生成でき、電圧発生回路の負担増とならない。このことは、図４（Ａ）に示すメモリ内部に内蔵されている電圧供給回路１３、および、図４（Ｂ）に示すメモリ外部に設けられている電圧供給回路３２のいずれにおいても当てはまる。
また、とくにメモリ内蔵型の電圧供給回路１３にとっては高耐圧トランジスタを必要としないという利点がある。これは、バックバイアスを印加させることによっては、フォトマスク枚数や工程数の増加を伴わないことを意味する。したがって、本実施の形態では、バックバイアス電圧の印加により、前述した動作時間の短縮、低電圧化あるいは長寿命化などの数々の利点が、コスト的なマイナス面を伴うことなく得られる。

（Ａ）は本発明の実施の形態において、本発明の電荷注入方法を用いる書き込み動作例の説明図、（Ｂ）は消去動作例の説明図である。 本発明の実施の形態に係るＭＯＮＯＳトランジスタの断面図である。 （Ａ）は本発明の実施に適したパターンを有するＭＯＮＯＳトランジスタの平面図、（Ｂ）は採用可能な他のパターンを有するＭＯＮＯＳトランジスタの平面図である。 （Ａ）は本発明の実施の形態に係る不揮発性メモリ装置の簡略化した全体構成を示す図、（Ｂ）は本発明の実施の形態に係る電子装置の簡略化した構成を示す図である。 （Ａ）は、従来のバイアス条件によりＣＨＥを注入する動作の説明図である。（Ｂ）は、従来のバイアス条件によりホットホールをドレイン端から注入する動作の説明図である。

符号の説明

１…メモリトランジスタ、２…ボディ領域、３…積層絶縁膜、３Ａ…第１の酸化膜、３Ｂ…電荷蓄積層としての窒化膜、３Ｃ…第２の酸化膜、４…ゲート電極、６…ポケット領域、８ｓ…ソース領域、８ｄ…ドレイン領域、１０…不揮発性半導体メモリ装置、１２…周辺回路、１３，３２…電圧供給回路、３０…電子装置

Claims (9)

1. 半導体基板内に形成され、または、基体に支持されている半導体層として形成されている第１導電型のボディ領域と、ボディ領域内に互いに離間して形成されている第２導電型半導体領域からなるソース領域およびドレイン領域と、ボディ領域の上に形成され電荷蓄積層を含む積層絶縁膜と、積層絶縁膜の上に形成されて電荷蓄積層およびボディ領域の電界を制御するゲート電極とを備えるメモリトランジスタを有し、当該メモリトランジスタの電荷蓄積層に電荷を注入することによってデータの記憶状態を変化させる不揮発性半導体メモリ装置の電荷注入方法であって、
   前記電荷の注入時に、
   前記ソース領域および前記ドレイン領域に異なる電圧を印加し、
   当該ソース領域とドレイン領域にそれぞれ印加され互いに異なる電圧の間の電圧値を有し、第２導電型のソース領域と第１導電型のボディ領域とにより形成されるダイオードをオンさせるバックバイアス電圧をボディ領域に印加し、
   注入しようとする電荷に応じた極性の電圧を前記ゲート電極に印加する
   不揮発性半導体メモリ装置の電荷注入方法。
2. 前記電荷蓄積層に正孔を注入する場合、前記ソース領域と前記ドレイン領域の一方を基準に他方に正電圧を印加し、当該正電圧より低い正電圧を前記ボディ領域に印加し、前記ゲート電極に負電圧を印加する
   請求項１に記載の不揮発性半導体メモリ装置の電荷注入方法。
3. 前記電荷蓄積層に電子を注入する場合、前記ソース領域と前記ドレイン領域の一方を基準に他方に正電圧を印加し、当該正電圧より低い正電圧を前記ボディ領域に印加し、前記ゲート電極に正電圧を印加する
   請求項１に記載の不揮発性半導体メモリ装置の電荷注入方法。
4. 半導体基板内に形成され、または、基体に支持されている半導体層として形成されている第１導電型のボディ領域と、ボディ領域内に互いに離間して形成されている第２導電型半導体領域からなるソース領域およびドレイン領域と、ボディ領域の上に形成され電荷蓄積層を含む積層絶縁膜と、積層絶縁膜の上に形成されて電荷蓄積層およびボディ領域の電界を制御するゲート電極とを備えるメモリトランジスタと、
   当該メモリトランジスタに対し、前記電荷蓄積層の電荷蓄積状態を変化させてデータの記憶動作を制御する周辺回路とを有する不揮発性半導体メモリ装置であって、
   前記周辺回路が生成する電圧のうち、前記ソース領域および前記ドレイン領域に異なる電圧を印加し、前記ゲート電極にゲート電圧を印加することによって前記電荷蓄積層に電荷を注入するときに前記ボディ領域に供給されるバックバイアスの電圧値が、ソース領域に供給するソース電圧とドレイン領域に供給するドレイン電圧の間で、かつ、第２導電型のソース領域と第１導電型のボディ領域とにより形成されるダイオードをオンさせる電圧値に設定されている
   不揮発性半導体メモリ装置。
5. 前記ソース領域およびドレイン領域に異なる電圧を供給したときに前記ボディ領域を流れる電流経路がドレイン領域側で狭くなるように、前記ボディ領域の表面側部分の平面形状が規定されている
   請求項４に記載の不揮発性半導体メモリ装置。
6. 前記積層絶縁膜が、
   前記ボディ領域側の第１の絶縁膜と、
   前記ゲート電極側の第２の絶縁膜と、
   第１および第２の絶縁膜の間に形成され、第１および第２の絶縁膜より電荷トラップ密度が高い絶縁膜からなる電荷蓄積層と
   を含む請求項４に記載の不揮発性半導体メモリ装置。
7. 不揮発性半導体メモリ装置を搭載している電子装置であって、
   前記不揮発性メモリ装置は、
   半導体基板内に形成され、または、基体に支持されている半導体層として形成されている第１導電型のボディ領域と、
   ボディ領域内に互いに離間して形成されている第２導電型半導体領域からなるソース領域およびドレイン領域と、
   ボディ領域の上に形成され電荷蓄積層を含む積層絶縁膜と、
   積層絶縁膜の上に形成されて電荷蓄積層およびボディ領域の電界を制御するゲート電極とを有し、
   前記電荷蓄積層に電荷を注入する際に、前記ボディ領域、前記ソース領域、前記ドレイン領域および前記ゲート電極にそれぞれに印加する電圧のうち、すくなくともボディ領域に印加するバックバイアス電圧を発生させ不揮発性半導体メモリ装置に供給する電圧供給回路が当該電子装置内に設けられ、
   前記バックバイアス電圧の電圧値が、前記ソース領域に供給するソース電圧とドレイン領域に供給するドレイン電圧の間で、第２導電型のソース領域と第１導電型のボディ領域とにより形成されるダイオードをオンさせる電圧値に設定されている
   電子装置。
8. 前記ソース領域およびドレイン領域に異なる電圧を供給したときに前記ボディ領域を流れる電流経路がドレイン領域側で狭くなるように、前記ボディ領域の表面側部分の平面形状が規定されている
   請求項７に記載の電子装置。
9. 前記積層絶縁膜が、
   前記ボディ領域側の第１の絶縁膜と、
   前記ゲート電極側の第２の絶縁膜と、
   第１および第２の絶縁膜の間に形成され、第１および第２の絶縁膜より電荷トラップ密度が高い絶縁膜からなる電荷蓄積層と
   を含む請求項７に記載の電子装置。
   

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