JP7661751B2 - 半導体装置 - Google Patents

Description

本発明は、半導体装置に関するものである。

ｎ型の電流拡散層及びＪＦＥＴ（接合型電界効果トランジスタ）領域と、金属層とはショットキー接合からなるショットキーバリアダイオードを備えたＳｉＣパワーＭＩＳＦＥＴが知られている（特許文献１参照）。トレンチ内にゲート絶縁膜を介して埋め込まれたゲート電極を備えたＳｉＣパワーＭＩＳＦＥＴにおいて、トレンチと隣り合うＮ型の電流拡散層の上面に対しショットキー接合を形成する金属層を有することによって信頼性及び性能を向上させている。

特開２０１９－１２５７６０号公報

特許文献１では、ＳｉＣパワーＭＩＳＦＥＴをオフ状態にするためにゲートオフ電圧をゲート電極に印加する際、ゲート電極の端部に最も電界がかかり、電界集中が発生しやすく、当該箇所の耐圧が低下し、ゲート絶縁膜が破壊されるおそれがある。

本発明は、上記のような事情に鑑み成されたものであり、ショットキーバリアダイオードをトレンチ構造にすることによりゲート電極の端部にかかる電界集中を緩和して耐圧の低下を抑制する半導体装置を提供することを目的とする。

上述の課題を解決するため、本発明の一態様に係る半導体装置において、アノード電極は、ドリフト領域に形成された溝に埋め込まれており、ソース電極と電気的に接続され、ドリフト領域とショットキー接合を形成し、かつ、ドリフト領域とユニポーラ型のダイオードをなす。また、ゲート電極が有するプレーナ部の端部のうちアノード電極に最も近接している端部とアノード電極との距離が、端部とドリフト領域に隣接するウェル領域との距離よりも小さい。

本発明の一態様によれば、ショットキーバリアダイオードをトレンチ構造にすることによりゲート電極の端部にかかる電界集中を緩和して耐圧の低下を抑制する半導体装置を提供することができる。

図１は、本実施形態に係る半導体装置の構成を示す模式的な断面図である。 図２は、図１に示す半導体装置の製造方法の工程を示す断面図である（その１）。 図３は、図１に示す半導体装置の製造方法の工程を示す断面図である（その２）。 図４は、図１に示す半導体装置の製造方法の工程を示す断面図である（その３）。 図５Ａは、本実施形態に係る他の半導体装置の構成を示す模式的な俯瞰図であり、ゲート電極４の上面を基準にしたときの俯瞰図である。 図５Ｂは、図５Ａに示すＡ－Ａ線に沿う断面図である。 図５Ｃは、図５Ａに示すＢ－Ｂ線に沿う断面図である。 図５Ｄは、図５Ａに示すＣ－Ｃ線に沿う断面図である。 図６は、図５Ｂ及び図５Ｃに示す半導体装置の製造方法の工程を示す断面図である（その１）。 図７は、図５Ｂ及び図５Ｃに示す半導体装置の製造方法の工程を示す断面図である（その２）。 図８Ａは、図５Ｂに示す半導体装置の製造方法の工程を示す断面図である（その３）。 図８Ｂは、図５Ｃに示す半導体装置の製造方法の工程を示す断面図である（その３）。 図９Ａは、図５Ｂに示す半導体装置の製造方法の工程を示す断面図である（その４）。 図９Ｂは、図５Ｃに示す半導体装置の製造方法の工程を示す断面図である（その４）。 図１０Ａは、図５Ｂに示す半導体装置の製造方法の工程を示す断面図である（その５）。 図１０Ｂは、図５Ｃに示す半導体装置の製造方法の工程を示す断面図である（その５）。

以下に、図面を参照して実施形態を説明する。図面の記載において同一部分には同一符号を付して説明を省略する。ただし、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率などは現実のものとは異なる部分を含んでいる。また、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれている。

また、本明細書等において、「電気的に接続」とは、「何らかの電気的作用を有するもの」を介して接続されている場合が含まれる。ここで、「何らかの電気的作用を有するもの」は、接続対象間での電気信号の授受を可能とするものであれば、特に限定されない。例えば、「何らかの電気的作用を有するもの」には、電極、配線、スイッチング素子、抵抗素子、インダクタ、容量素子、その他の各種機能を有する素子などが含まれる。

（第１実施形態）
図１を参照して、本実施形態に係る半導体装置の構成を説明する。本実施形態に係る半導体装置は、基板１を備える。基板１は、主面１Ａと、主面１Ａに対向する主面１Ｂと、を有する。基板１の内部には、一部が主面１Ａに表出した、第１導電型のドリフト領域５と、ドリフト領域５に隣接し、かつ、一部が主面１Ａに表出した、第２導電型のウェル領域６と、一部が主面１Ｂに表出した、第１導電型のドレイン領域８と、が形成されている。また、ウェル領域６の内部には、一部が主面１Ａに表出した、第１導電型のソース領域７が形成されている。なお、第１導電型と第２導電型とは互いに異なる導電型である。すなわち、第１導電型がＰ型であれば、第２導電型はＮ型であり、第１導電型がＮ型であれば、第２導電型はＰ型である。以下では、第１導電型がＮ型、第２導電型がＰ型の場合を説明する。

ドリフト領域５には、溝９が形成されており、溝９にアノード電極１０が埋め込まれている。アノード電極１０は、ソース電極１１と電気的に接続され、ドリフト領域５とショットキー接合を形成し、かつ、ドリフト領域５とユニポーラ型のダイオードをなしている。また、ソース電極１１は、ソース領域７及びウェル領域６とオーミック接続している。ドレイン電極１２は、ドレイン領域８とオーミック接続している。ソース電極１１とドレイン電極１２とが基板１における異なる主面上に形成されるため、ソース電極１１とドレイン電極１２との距離が大きくなり、ソース電極１１とドレイン電極１２との間の耐圧が向上する。

また、ソース領域７、ウェル領域６、及びドリフト領域５に亘って溝２が形成されており、溝２には、ゲート絶縁膜３の一部及びゲート電極４の一部が埋め込まれていてもよい。つまり、ゲート電極４は、ゲート絶縁膜３を介してソース領域７、ウェル領域６、及びドリフト領域５と接している。ゲート絶縁膜３及びゲート電極４は層間絶縁膜１３で覆われていてもよい。このようにすることにより、溝２の側面にチャネルが形成されてチャネル幅を拡張でき、チャネル抵抗を低減できる。

ゲート電極４は、主面１Ａの上方に配置されているプレーナ部１６を有する。プレーナ部１６は、表面が完全な平坦でなくてもよい。アノード電極１０に最も近接しているプレーナ部１６の端部１７とアノード電極１０との距離が端部１７とウェル領域６との距離よりも小さく、また、下記式で表されるＸよりも小さいと好ましい。なお、本明細書等において、「端部」とは、パターン形成されたものの中央部から各単一方向において最も離れた部分をいう。

上式において、ｑは素電荷[Ｃ]、Ｎはドリフト領域の不純物濃度［／ｃｍ^３］、ε_ｓはドリフト領域の誘電率［Ｆ／ｍ］、Ｖ_ｂｉはドリフト領域とアノード電極との間に発生する内蔵電位［ｅＶ］、Ｖ_{ｄｓｍａｘ}はソース電極とドリフト電極との間の最大印加電圧［ｅＶ］を表す。Ｘは、最大印加電圧がソース電極とドリフト電極との間に印加されたときにアノード電極とドリフト領域との間に拡がる空乏層の幅を意味している。

図１に示すように、端部１７とアノード電極１０との距離を端部１７とウェル領域６との距離よりも小さくすることにより、端部１７に対して、ウェル領域６とドリフト領域５との界面よりも、アノード電極１０とドリフト領域５との界面の方が近くなるため、内蔵するダイオードの逆方向に電圧を印加したとき端部１７に発生する電界集中が、アノード電極１０から伸びる空乏層により緩和され、ドレイン電極１２とゲート電極４との間の耐圧が向上する。これにより、良好な耐圧を有する半導体装置を得ることができる。

また、端部１７とアノード電極１０との距離を上式のＸよりも小さくすることにより、端部１７が空乏層内に入るため、端部１７に発生する電界集中が空乏層により緩和され、ドレイン電極１２とゲート電極４との間の耐圧が向上するため好ましい。

溝９の深さがウェル領域６の深さより浅いと、アノード電極１０の深さがウェル領域６の深さよりも浅いため、内蔵するダイオードの逆方向に電圧を印加したときウェル領域６とドリフト領域５との界面から伸びる空乏層が、アノード電極１０の深さ方向の端部を覆い、ドレイン領域８とアノード電極１０との間で発生する電界における、アノード電極１０の深さ方向の端部の電界集中を緩和でき、ドレイン電極１２とアノード電極１０との間の耐圧が向上するため好ましい。

また、溝２の深さが溝９の深さより浅いと、内蔵するダイオードの逆方向に電圧を印加したときアノード電極１０から伸びる空乏層が、ゲート電極４の深さ方向の端部を覆い、当該端部の電界集中を緩和でき、ドレイン電極１２とゲート電極４との間の耐圧が向上するため好ましい。

また、アノード電極１０はドリフト領域５の深さよりも浅く形成されており、アノード電極１０の直下のドリフト領域５を電流が流れるようになっている。アノード電極１０の底部には第２導電型の電界緩和領域１４が形成されていてもよい。電界緩和領域１４により、ドレイン電極１２とアノード電極１０との間で発生する電界における、アノード電極１０の深さ方向の端部の電界集中を緩和でき、ドレイン電極１２とアノード電極１０との間の耐圧が向上するため好ましい。

次に、本実施形態に係る半導体装置における基本的な動作の一例について説明する。

図１に示す構成の半導体装置は、ソース電極１１の電位を基準として、ドレイン電極１２に正の電位を印加した状態でゲート電極４の電位を制御することにより、トランジスタとして機能する。すなわち、ゲート電極４とソース電極１１との間の電圧を所定の閾値電圧以上にするとゲート電極４側面のウェル領域６のチャネル部に反転層が形成されてオン状態となり、ドレイン電極１２からソース電極１１へ電流が流れる。このとき、ゲート電極４を溝２の内部に埋め込むように形成することで、溝２側面にも反転層が形成され、チャネル抵抗を低減することができる。

一方、ゲート電極４とソース電極１１との間の電圧を所定の閾値電圧以下にすると、反転層が消滅してオフ状態となり、電流が遮断される。

本実施形態に係る半導体装置のオフ時の動作（電流の流れ）について説明する。ソース電極１１に正電圧が印加され、ドレイン電極１２に負電圧が印加されたとき（ＭＯＳＦＥＴのオフ時）、ウェル領域６とドリフト領域５との間のｐｎ界面及びアノード電極１０とドリフト領域５との界面から空乏層が伸びる。このとき、ドレイン電極１２とゲート電極４との電位差によりゲート絶縁膜３に電界が生じ、ドリフト領域５上のゲート絶縁膜３の端部に電界が集中する。ゲート絶縁膜３の端部は、ウェル領域６とドリフト領域５との界面に近接する場合は、ｐｎ界面から伸びる空乏層によりその電界集中を緩和することができるが、この場合はオン動作時のチャネルとドリフト領域５との間の電流抵抗が大きくなってしまう。ゲート電極４のプレーナ部１６の端部１７をｐｎ界面から十分離れたアノード電極１０に近接することで、電気抵抗を増大することなく、端部１７の電界集中を緩和できる。アノード電極１０は、端部１７の付近に、ドレイン領域８に向かって溝状に形成されているため、アノード電極１０を表面に形成するよりも電界緩和効果はより大きい。また、端部１７とアノード電極１０との距離は、前述したＸよりも小さくすることで、電界緩和効果を大きくすることができる。

さらに、ゲート電極４が埋め込まれている溝２の深さはウェル領域６の深さよりも浅く形成されており、溝２がウェル領域６よりも深く形成された場合に比べて、ドレイン電極１２とゲート電極４との間の電位差に由来するゲート電極４の底部の電界集中が緩和され、耐圧が向上する。
さらに、アノード電極１０の底部を覆うように形成されている電界緩和領域１４は、ドリフト領域５と異なるＰ型の不純物がドープされている領域であり、アノード電極１０に負の電圧、ドレイン電極１２に正の電圧を印加したときに、電界緩和領域１４とドリフト領域５との間に空乏層が拡がる。このため、アノード電極１０の底部の電界集中を緩和し、耐圧が向上する。

また、本実施形態に係る半導体装置がオン時には、ウェル領域６とドリフト領域５とで形成される寄生ｐｎダイオードを介さずに、溝２の側壁に形成された寄生ショットキーダイオードを介してソース電極１１側からドレイン電極１２側へ電流が流れる。すなわち、オン時には、基板１に形成されるボディダイオードのうち、寄生ショットキーダイオードのみが動作し、寄生ｐｎダイオードは動作しない。このため、寄生ｐｎダイオードがオンしてバイポーラ動作することによる経年劣化が生じない。

次に、図面を参照して、本実施形態に係る半導体装置の製造方法の一例を説明する。

まず、Ｎ型の不純物が高濃度添加されている基板１を用意する。次に、図２に示すように、エピタキシャル成長によってＮ型のドリフト領域５を形成する。ドリフト領域５の不純物の濃度は、例えば、１×１０^１５／ｃｍ^３～１×１０^１９／ｃｍ^３程度である。ドリフト領域５を形成する際、ドリフト領域５より高濃度のＮ型の不純物が添加されている基板１の領域（基板１の主面１Ｂ側の領域）がドレイン領域８となる。

基板１には、半絶縁性基板又は絶縁性基板を用いることができる。これにより、主面１Ａから主面１Ｂへのリーク電流を低減できる。ここで、半絶縁性基板とは、基板の抵抗率が数ｋΩ・ｃｍ以上のことをいう。

例えば、基板１に炭化珪素基板（ＳｉＣ基板）を用いることができる。ＳｉＣはワイドバンドギャップ半導体であり、真性キャリア数が少ないため、高い絶縁性を得やすく、耐圧の高い半導体装置を実現できる。ＳｉＣにはいくつかのポリタイプ（結晶多形）が存在するが、代表的な４ＨのＳｉＣ基板を基板１として用いることができる。基板１にＳｉＣ基板を用いることにより、基板１の絶縁性を高く、かつ、熱伝導率を高くできる。ワイドバンドギャップのＳｉＣ基板を用いることによりドレイン電極１２とソース１１との耐圧が向上する。

また、基板１は、ＳｉＣ基板に限らず、バンドギャップの広い半導体材料からなる半導体基板を使用してもよい。バンドギャップの広い半導体材料には、例えばＧａＮ、ダイヤモンド、ＺｎＯ、ＡｌＧａＮなどが挙げられる。

次に、基板１の主面１Ａ上に形成したマスク材をパターニングして、基板１内部にＰ型のウェル領域６、高濃度のＮ型のソース領域７それぞれをイオン注入によって形成する。このとき、ドリフト領域５及びウェル領域６の不純物の濃度は、例えば、１×１０^１５／ｃｍ^３～１×１０^１９／ｃｍ^３程度である。一般的なマスク材としては、シリコン酸化膜を用いることができ、堆積方法としては熱ＣＶＤ法やプラズマＣＶＤ法を用いることができる。パターニングの方法としては、フォトリソグラフィ法を用いることができる。

なお、本実施形態におけるＮ型の不純物としては、例えば、窒素（Ｎ）を用いることができ、Ｐ型の不純物としては、例えば、アルミニウム（Ａｌ）、又はボロン（Ｂ）を用いることができる。なお、基板１の温度を６００℃程度に加熱した状態でイオン注入することにより、イオン注入した領域に結晶欠陥が生じるのを抑制することができる。

なお、イオン注入した不純物は、熱処理することで活性化させることができる。例えば、アルゴン雰囲気中や窒素雰囲気中で、１７００℃程度の熱処理を行う。

次に、図３に示すように、基板１の主面１Ａ上に形成したマスク材を用いて、ソース領域７、ウェル領域６、及びドリフト領域５をエッチングすることにより溝２を形成する。エッチング方法としては、例えば、フッ酸を用いたウェットエッチングや反応性イオンエッチングなどのドライエッチングを用いる。次に、溝２に埋め込むようにゲート絶縁膜３及びゲート電極４を形成する。ゲート電極４は、ゲート絶縁膜３を介してソース領域７、ウェル領域６、及びドリフト領域５と接している。ゲート絶縁膜３は、例えば、熱酸化法、又は堆積法を用いて形成することができる。一例として、熱酸化の場合、基板１を酸素雰囲気下で１１００℃程度に加熱することで、基板１が酸素に触れるすべての部分において、シリコン酸化膜が形成される。

ゲート絶縁膜３を形成した後、ウェル領域６とゲート絶縁膜３との界面における界面準位を低減するために、窒素、アルゴン、Ｎ_２Ｏなどの雰囲気下で１０００℃程度のアニールを行ってもよい。また、直接ＮＯ又はＮ_２Ｏ雰囲気下での熱酸化も可能である。その場合の温度は１１００℃～１４００℃が好適である。ゲート絶縁膜３の厚さは数十ｎｍ程度である。

ゲート電極４は、溝２の内部に、堆積するように形成される。ゲート電極４の材料は、例えば、ポリシリコンを用いることができる。本実施形態では、ゲート電極４にポリシリコン膜を用いる場合を説明する。ポリシリコン膜の堆積方法としては、減圧ＣＶＤ法などを用いることができる。例えば、堆積させるポリシリコン膜の厚さを溝２の幅の２分の１よりも大きな値にして、溝２をポリシリコン膜で完全に埋める。溝２の内壁面からポリシリコン膜が形成されていくため、上記のようにポリシリコン膜の厚さを設定することにより、溝２をポリシリコン膜によって埋めることができる。例えば、溝２の幅が２μｍの場合は、膜厚が１μｍよりも大きくなるようにポリシリコン膜を形成する。また、ポリシリコン膜を堆積した後に、オキシ塩化リン（ＰＯＣｌ_３）中で９５０℃のアニール処理することで、Ｎ型のポリシリコン膜が形成され、ゲート電極４に導電性を付与する。

次に、図４に示すように、層間絶縁膜１３を形成する。層間絶縁膜１３は、例えば、シリコン酸化膜を用いることができる。シリコン酸化膜の堆積方法としては、熱ＣＶＤ法又はプラズマＣＶＤ法を用いることができる。また、層間絶縁膜１３にシリコン窒化膜を用いてもよい。

次に、パターニングしたレジスト材１５をマスクとして、層間絶縁膜１３をエッチングし、ドリフト領域５（主面１Ａ）を表出させ、さらにドリフト領域５（主面１Ａ）をエッチングすることにより溝９を形成する。エッチング方法としては、溝２の説明を援用できる。

次に、アノード電極１０とドリフト領域５との界面となるコンタクトを形成する。アノード電極１０となる金属材料を基板１の主面１Ａに堆積する。層間絶縁膜１３でのエッチングに用いたレジスト材１５を残した状態で、主面１Ａに金属材料を堆積する。次に、基板１を、例えば、アセトンに浸し、レジスト材１５とともに、レジスト材１５上の金属材料を除去するリフトオフ処理を行う。アノード電極１０には、例えば、チタン、モリブデン、ニッケルなどを用いることができる。その後、レジスト材１５によるパターニング及びドライエッチングによりソース電極１１のコンタクトを形成する。次に、溝９の内部及びソース電極１１のコンタクトを埋め込むように、主面１Ａ上に、例えば、アルミニウムからなる金属材料を堆積し、パターニングによりアノード電極１０及びソース電極１１を形成する。金属材料は、チタン、ニッケル、又はモリブデンであってもよい。また、チタン／ニッケル／銀（Ｔｉ／Ｎｉ／Ａｇ）などの積層膜をアノード電極１０及びソース電極１１に用いてもよい。次に、基板１の主面１Ｂにドレイン電極１２を形成する。ドレイン電極１２は、ソース電極１１で用いた材料を用いることができる。

以上の工程により、図１に示す半導体装置を製造することができる。

（第２実施形態）
図５（図５Ａ～５Ｄ）を参照して、本実施形態に係る半導体装置の構成を説明する。図５Ａは、ゲート電極４の上面を基準にしたときの俯瞰図である。図５Ｂは、図５Ａに示すＡ－Ａ線に沿う断面図である。図５Ｃは、図５Ａに示すＢ－Ｂ線に沿う断面図である。図５Ｄは、図５Ａに示すＣ－Ｃ線に沿う断面図である。本実施形態では、第１実施形態と共通する点は前述の説明を援用し、以下、異なる点について説明する。

本実施形態に係る半導体装置は、基板１を備える。基板１は、主面１Ａを有する。基板１の内部には、一部が主面１Ａに表出した、第１導電型のドリフト領域５と、ドリフト領域５に隣接し、かつ、一部が主面１Ａに表出した、第２導電型のウェル領域６と、一部が主面１Ａに表出した、第１導電型のドレイン領域８と、が形成されている。また、ウェル領域６の内部には、一部が主面１Ａに表出した、第１導電型のソース領域７が形成されている。

ソース電極１１とドレイン電極１２とが基板１の主面１Ａ上に形成されるため、他の主面での電極形成が不要となり、半導体装置における電極の取り出し構造を簡素化することができる。

また、アノード電極１０が後の工程で形成されるゲート電極４形成時の熱処理に対する耐熱性を有する材料、例えば、ポリシリコン等からなる場合、ゲート電極４が有するプレーナ部１６の端部１７は、ゲート絶縁膜３を介してアノード電極１０の直上にあるとドレイン電極１２とゲート電極４との間の電位差に由来する電界集中が発生しないため好ましい。また、ポリシリコンからなるアノード電極１０又はゲート電極４を用いると溝２又は溝９への埋め込み性（被覆性）が向上し、溝への埋め込み不良による歩留まり悪化を抑制することができる。

溝２の深さがウェル領域６の深さより深いと、ゲート電極４の深さがウェル領域６の深さよりも深いため、ゲート電極４の深さ方向の端部が半絶縁性領域（半絶縁性基板）に覆われ、ゲート電極４の深さ方向の端部の電界集中を緩和でき、ドレイン電極１２とゲート電極４との間の耐圧が向上するため好ましい。

ウェル領域６の深さは、ドリフト領域５の深さよりも深く形成されており、内蔵するダイオードの逆方向に電圧を印加したとき基板１の深さ方向の端部の電界集中が緩和できる。

次に、本実施形態に係る半導体装置における基本的な動作の一例について説明する。

本実施形態に係る半導体装置のオフ時の動作（電流の流れ）について説明する。ソース電極１１に正電圧が印加され、ドレイン電極１２に負電圧が印加されたとき（ＭＯＳＦＥＴのオフ時）、ウェル領域６とドリフト領域５との間のｐｎ界面及びアノード電極１０とドリフト領域５との界面から空乏層が伸びる。このとき、ドレイン電極１２とゲート電極４との電位差によりゲート絶縁膜３に電界が生じるが、ゲート電極４のプレーナ部１６の端部１７が、ゲート絶縁膜３を介してアノード電極１０の直上にあるため、電界集中が生じず、耐圧が向上する。本実施形態に係る半導体装置がオン時のとの説明は第１実施形態の説明を援用できる。

次に、図面を参照して、本実施形態に係る半導体装置の製造方法の一例を説明する。

まず、低不純物濃度の基板１を用意する。次に、図６に示すように、基板１の主面１Ａ上に形成したマスク材をパターニングして、基板１内部にＰ型のウェル領域６、Ｎ型のドリフト領域５、高濃度のＮ型のソース領域７、高濃度のＮ型のソース領域８それぞれをイオン注入によって形成する。

次に、図７に示すように、基板１の主面１Ａ上に形成したマスク材を用いて、ドリフト領域５をエッチングすることにより溝９を形成する。次に、溝９の内部に、後の工程で形成されるゲート電極４形成時の熱処理に対する耐熱性を有する材料、例えば、ポリシリコン等からなるアノード電極１０を形成する。本実施形態では、アノード電極１０にポリシリコン膜を用いる場合を説明する。ポリシリコン膜の堆積方法等は、第１実施形態のゲート電極４の説明を援用できる。

次に、異方性エッチングにより基板１の主面１Ａのポリシリコン膜を除去し、溝９の内部にのみポリシリコン膜が残るようにする。

次に、図８Ａ及び図８Ｂに示すように、基板１の主面１Ａ上に形成したマスク材を用いて、ソース領域７、ウェル領域６、及びドリフト領域５をエッチングすることにより溝２を形成する。次に、溝２に埋め込むようにゲート絶縁膜３及びゲート電極４を形成する。溝２、ゲート絶縁膜３、及びゲート電極４の形成方法等は、第１実施形態の説明を援用できる。

次に、図９Ａ及び図９Ｂに示すように、ゲート電極４上に形成したマスク材を用いて、ゲート絶縁膜３及びゲート電極４をドライエッチングによってパターニングする。ゲート電極４が有するプレーナ部１６の端部１７はゲート絶縁膜３を介してアノード電極１０の直上にある。

次に、図１０Ａ及び図１０Ｂに示すように、層間絶縁膜１３を形成する。次に、パターニングしたレジスト材１５をマスクとして、層間絶縁膜１３をエッチングし、ソース領域７、アノード電極１０、及びドレイン領域８と各電極が接するためのコンタクトホールを形成する。

次に、レジスト材１５を残した状態で、主面１Ａに金属材料を堆積し、パターニングによりソース電極１及びドレイン電極１２を形成する。ソース電極１１は、コンタクトホールを介してアノード電極１０と電気的に接続する。

以上の工程により、図５に示す半導体装置を製造することができる。

上述の実施形態によれば、アノード電極は、ドリフト領域に形成された溝に埋め込まれており、ゲート電極が有するプレーナ部の端部のうちアノード電極に最も近接している端部とアノード電極との距離を、端部とドリフト領域に隣接するウェル領域との距離よりも小さくすることにより、内蔵するダイオードの逆方向に電圧を印加したとき端部に発生する電界集中が、アノード電極から伸びる空乏層により緩和され、半導体装置の耐圧を向上させることができる。

（その他の実施形態）
上述の実施形態は、本発明を実施する形態の例である。このため、本発明は、上述の実施形態に限定されることはなく、これ以外の形態であっても、本発明に係る技術的思想を逸脱しない範囲であれば、設計などに応じて種々の変更が可能であることは言うまでもない。

このように、本発明はここでは記載していない様々な実施形態などを含むことはもちろんである。

１ 基板
１Ａ、１Ｂ 主面
２、９ 溝
３ ゲート絶縁膜
４ ゲート電極
５ ドリフト領域
６ ウェル領域
７ ソース領域
８ ドレイン領域
１０ アノード電極
１１ ソース電極
１２ ドレイン電極
１３ 層間絶縁膜
１４ 電荷緩和領域
１５ レジスト材
１６ プレーナ部
１７ 端部

Claims (12)

1. 第１の主面及び第１の主面に対向する第２の主面を有する基板と、
   前記基板の内部に形成され、かつ、その一部が前記第１の主面に表出した、第１導電型のドリフト領域と、
   前記基板の内部に前記ドリフト領域に隣接して形成され、かつ、その一部が前記第１の主面に表出した第２導電型のウェル領域と、
   前記ウェル領域の内部に形成され、かつ、その一部が前記第１の主面に表出した第１導電型のソース領域と、
   前記ソース領域とオーミック接続しているソース電極と、
   前記基板の内部に前記ドリフト領域に隣接して形成された第１導電型のドレイン領域と、
   前記ドレイン領域とオーミック接続しているドレイン電極と、
   前記ソース領域、前記ウェル領域、及び前記ドリフト領域に絶縁膜を介して接しているゲート電極と、
   前記第１の主面から前記ドリフト領域に形成された第１の溝に埋め込まれたアノード電極であって、前記ソース電極と電気的に接続され、前記ドリフト領域とショットキー接合を形成し、かつ、前記ドリフト領域とユニポーラ型のダイオードをなす前記アノード電極と、を有し、
   前記ゲート電極は前記第１の主面の上方に配置されているプレーナ部を有し、
   前記プレーナ部の端部のうち前記アノード電極に最も近接している前記端部と前記アノード電極との距離が、前記端部と前記ウェル領域との距離よりも小さい、
   半導体装置。
2. 前記第１の主面から前記ソース領域、前記ウェル領域、及び前記ドリフト領域に形成された第２の溝に前記絶縁膜を介して前記ゲート電極が埋め込まれている、
   請求項１に記載の半導体装置。
3. 前記基板は導電性を有し、
   前記ドレイン電極が前記第２の主面に形成されている、
   請求項１又は２に記載の半導体装置。
4. 前記第１の溝の深さが前記ウェル領域の深さよりも浅い、
   請求項１～３のいずれか１項に記載の半導体装置。
5. 前記第２の溝の深さが前記第１の溝の深さよりも浅い、
   請求項２に記載の半導体装置。
6. 前記第１の溝の底部に面する前記ドリフト領域に形成された電界緩和領域を有する、
   請求項１～５のいずれか１項に記載の半導体装置。
7. 前記ドレイン領域の一部が前記基板の第１の主面に表出している、
   請求項１又は２に記載の半導体装置。
8. 前記アノード電極がポリシリコンからなり、
   前記端部は前記アノード電極の上方にある、
   請求項１、２、及び７のいずれか１項に記載の半導体装置。
9. 前記第２の溝の深さが前記ウェル領域の深さよりも深い、
   請求項２に記載の半導体装置。
10. 前記端部と前記第１の溝との距離が下記の式で定義されるＸよりも小さい、
    請求項１～９のいずれか１項に記載の半導体装置。
    

    

    （上式において、ｑは素電荷[Ｃ]、Ｎは前記ドリフト領域の不純物濃度［／ｃｍ^３］、εｓは前記ドリフト領域の誘電率［Ｆ／ｍ］、Ｖｂｉは前記ドリフト領域と前記アノード電極との間に発生する内蔵電位［ｅＶ］、Ｖ_{ｄｓｍａｘ}は前記ソース電極と前記ドリフト領域との間の最大印加電圧［ｅＶ］を表す。）
11. 前記基板が半絶縁性基板または絶縁性基板である、
    請求項１～１０のいずれか１項に記載の半導体装置。
12. 前記基板が炭化珪素からなる、
    請求項１～１１のいずれか１項に記載の半導体装置。

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