JP4049095B2 - 半導体装置及びその製造方法 - Google Patents

Description

本発明は、半導体装置及びその製造方法に関する。

炭化珪素（以下ＳｉＣ）はバンドギャップが広く、また、最大絶縁破壊電界がシリコン（以下Ｓｉ）と比較して一桁も大きい。さらに、ＳｉＣの自然酸化物はＳｉＯ_２であり、Ｓｉと同様の方法により容易にＳｉＣの表面上に熱酸化膜を形成することができる。このため、ＳｉＣは電気自動車の高速／高電圧スイッチング素子、特に高電力ユニ／バイポーラ素子として用いた際に非常に優れた材料となることが期待される。
縦型ＭＯＳＦＥＴは、電力用半導体デバイスへのＳｉＣ適用を考える上で重要なデバイスである。ＭＯＳＦＥＴは電圧駆動型デバイスであるため、素子の並列駆動が可能であり、駆動回路も簡素である。また、ユニポーラデバイスであるために高速スイッチングが可能である。従来技術におけるＳｉＣパワーＭＯＳＦＥＴとしては、例えば下記特許文献１に開示されているものがある。
従来例におけるデバイス断面構造について説明する。本構造では、高濃度Ｎ^＋型ＳｉＣ基板上にＮ⁻型ＳｉＣドリフト領域が形成されている。そして、ドリフト領域の表層部における所定領域にはＰ型ウエル領域が形成され、Ｐ型ウエル領域内にはＮ^＋型ソース領域とＰ^＋型コンタクト領域が形成されている。また、Ｐ型ウエル領域の表層には、Ｎ^＋型ソース領域と接続されてＮ⁻型蓄積型チャネル領域が形成されている。また、ドリフト領域の表層部には、蓄積型チャネル領域と接続されてＮ^＋型領域が形成されている。蓄積型チャネル領域上にはゲート絶縁膜を介してゲート電極が配置され、ゲート電極は層間絶縁膜にて覆われている。そして、Ｐ^＋型コンタクト領域及びＮ^＋型ソース領域に接するようにソース電極が形成されるとともに、Ｎ^＋型ＳｉＣ基板の裏面にはドレイン電極が形成されている。
このパワーＭＯＳＦＥＴの動作としては、ドレイン電極とソース電極との間に電圧が印加された状態で、ゲート電極に正の電圧が印加されると、ゲート電極に対向した蓄積型チャネルの表層に電子の蓄積層が形成される。その結果、ドレイン領域からドリフト領域、ゲート絶縁膜下のＮ^＋型領域、蓄積型チャネル領域、ソース領域を経て、ソース電極へと電流が流れる。
また、ゲート電極に印加された電圧を取り去ると、蓄積型チャネルはＰ型ウエル領域とのビルトインポテンシャルによって空乏化される。その結果、ゲート絶縁膜下のＮ^＋型領域から蓄積型チャネル領域へと電流が流れなくなり、ドレイン電極とソース電極との間は電気的に絶縁され、スイッチング機能を示すことになる。

次に、従来のＳｉＣパワーＭＯＳＦＥＴの製造方法の一例について説明する。
まず、Ｎ^＋型ＳｉＣ基板の上に例えば不純物濃度が１×１０^１４〜１×１０^１８ｃｍ^−３、厚さが１〜１００μｍのＮ⁻型ＳｉＣドリフト領域が形成されている。
次いで、マスク材を用いて、例えば１００〜１０００℃の高温でアルミニウムイオンを１０ｋ〜３Ｍ（ｅＶ）の加速電圧で多段注入し、Ｐ型ウエル領域を形成する。総ドーズ量は例えば１×１０^１２〜１×１０^１６／ｃｍ^２である。もちろんＰ型不純物としてはアルミニウムの他にほう素、ガリウムなどを用いてもよい。
次いで、マスク材を用いて例えば１００〜１０００℃の高温でアルミニウムイオンを１０ｋ〜１Ｍ（ｅＶ）の加速電圧で多段注入し、Ｐ^＋型コンタクト領域を形成する。総ドーズ量は例えば１×１０^１４〜１×１０^１６／ｃｍ^２である。もちろんＰ型不純物としてはアルミニウムの他にほう素、ガリウムなどを用いてもよい。
次いで、マスク材を用いて例えば１００〜１０００℃の高温で燐イオンを１０ｋ〜１Ｍ（ｅＶ）の加速電圧で多段注入し、Ｎ^＋型ソース領域を形成する。総ドーズ量は例えば１×１０^１４〜１×１０^１６／ｃｍ^２である。もちろんＮ型不純物としては燐の他に窒素、ヒ素などを用いてもよい。
次いで、マスク材を用いて例えば１００〜１０００℃の高温で窒素イオンを１０ｋ〜１Ｍ（ｅＶ）の加速電圧で多段注入し、Ｎ⁻型蓄積型チャネル領域とＮ^＋型領域を形成する。総ドーズ量は例えば１×１０^１４〜１×１０^１６／ｃｍ^２である。
なお、各領域を形成するイオン注入を行う順番については、本例で示す限りではない。
次いで、例えば１０００〜１８００℃での熱処理を行い、注入した不純物を活性化させる。
次いで、ゲート絶縁膜を１２００℃程度での熱酸化により形成し、次に例えば多結晶シリコンによりゲート電極を形成する。次に、層間膜としてＣＶＤ酸化膜を堆積する。
その後、層間膜に対し、Ｎ^＋型ソース領域及びＰ^＋型コンタクト領域上にコンタクトホールを開孔し、ソース電極を形成する。また、Ｎ^＋型基板の裏面にドレイン電極として金属膜を蒸着し、例えば６００〜１４００℃程度で熱処理してオーミック電極として、従来のＳｉＣパワーＭＯＳＦＥＴが完成する。

特開平１１−２７４４８７号公報

上記従来技術の問題点を以下に説明する。
このような、イオン注入によってＰ型ウエル領域を形成する従来のＳｉＣパワーＭＯＳＦＥＴでは、ウエル領域３０を十分に深く形成することが難しい。それゆえパンチスルーが起きるのを防ぐために、通常、Ｐ型ウエル領域のＰ型不純物濃度は大きくなるように設計されている。
ところで、窒素イオンをイオン注入して、Ｎ⁻型蓄積型チャネル領域とゲート絶縁膜下のＮ^＋型領域を形成するとき、Ｐ型不純物を補償してＮ⁻型蓄積型チャネル領域を形成するためには、半導体基体中に注入する窒素イオンの濃度が、Ｐ型ウエル領域のＰ型不純物濃度以上となるようにしなくてはならない。それゆえ、ゲート絶縁膜下のＮ^＋型領域のＮ型不純物濃度は、Ｐ型ウエル領域のＰ型不純物濃度よりも大きく形成される。
しかしながら、ゲート絶縁膜下にこのようなＰ型ウエル領域よりも不純物濃度の大きいＮ^＋型領域が形成されると、ドレイン電極に高電圧が印加された時、高濃度のＮ^＋型領域にドレイン電界が集中してしまう。その結果、半導体素子内部でアバランシェ降伏が起きる以前にゲート絶縁膜がブレークダウンを起こし、所望の耐圧が得られないという問題が生じる。また、通常パワーデバイスでは、アバランシェ電流が流れた際に、一定電流まで耐えることが要求される（アバランシェ耐量）が、従来のＳｉＣ ＭＯＳＦＥＴではアバランシェ耐量がゲート絶縁膜の絶縁破壊によって規定されてしまい、非常に小さな値となるという問題があった。
本発明は、上記のごとき従来技術の問題を解決するためになされたものであり、高ドレイン電界に対してもゲート絶縁膜に大きな電界がかかることを抑制できる高耐圧半導体装置及びその製造方法を提供することを目的とする。

上記課題を解決するために、本発明は、半導体基体に形成される第１導電型のドレイン領域と、該ドレイン領域と接続される第１導電型のドリフト領域と、該ドリフト領域表層に形成される所定深さを有する溝と、該溝の底面に接して形成される、所定深さを有する第２導電型のウエル領域と、該ウエル領域内の表層部に形成される第１導電型のソース領域と、少なくとも前記ウエル領域上に形成されるゲート絶縁膜と、該ゲート絶縁膜上に形成されるゲート電極と、前記ドレイン領域に接続されるドレイン電極と、前記ソース領域に接続されるソース電極とを備え、前記ゲート絶縁膜が前記溝の側壁を覆うように延設され、前記溝の側壁を覆う絶縁膜の厚さが、前記溝底面に形成されるゲート絶縁膜の厚さよりも厚く形成されている。

本発明によれば、高ドレイン電界に対してもゲート絶縁膜に大きな電界がかかることを抑制できる高耐圧半導体装置及びその製造方法を提供することができる。

以下、本発明の実施の形態を図面に従って詳細に説明する。なお、以下で説明する図面で、同一機能を有するものは同一符号を付け、その繰り返しの説明は省略する。
なお、本実施の形態で用いられる炭化珪素（ＳｉＣ）のポリタイプは４Ｈが代表的であるが、６Ｈ、３Ｃ等その他のポリタイプでも構わない。また、本実施の形態では、すべてドレイン電極１２０を半導体基板裏面に形成し、ソース電極６０を基板表面に配置して電流を素子内部に縦方向に流す構造の半導体装置で説明した。しかし、例えばドレイン電極１２０をソース電極６０と同じく基板表面に配置して、電流を横方向に流す構造の半導体装置でも本発明が適用可能である。
また、本実施の形態においては、例えばドレイン領域１０がＮ型、ウエル領域３０がＰ型となるような構成で説明したが、Ｎ型、Ｐ型の組み合わせはこの限りではなく、例えばドレイン領域１０がＰ型、ウエル領域３０がＮ型となるような構成にしてもよい。
さらに、本発明の主旨を逸脱しない範囲での変形を含むことは言うまでもない。

（実施の形態１）
図１は本発明によって製造される半導体装置の実施の形態１を示している。図に示すように、高濃度Ｎ^＋型ＳｉＣ基板（ドレイン領域）１０上にＮ⁻型ＳｉＣドリフト領域２０が形成されている。そして、ドリフト領域２０の表層部における所定領域には所定深さを有する溝１４２が形成されている。その溝１４２の底面に接して、ドリフト領域２０の表層にＰ型ウエル領域３０が形成されている。Ｐ型ウエル領域３０内にはＮ^＋型ソース領域４０とＰ^＋型コンタクト領域５０が形成されている。また、Ｐ型ウエル領域３０の表層には、Ｎ⁻型蓄積型チャネル領域１０２が、Ｎ^＋型ソース領域４０と接続され、かつ側壁がＰ型ウエル領域３０の側壁とほぼ一致するように形成されている。さらに、Ｐ型ウエル領域３０に囲まれる溝１４２凸部のドリフト領域２０の表層には、Ｎ^＋型領域１７０が形成されている。蓄積型チャネル領域１０２上にはゲート絶縁膜９２を介してゲート電極８０が配置されるが、ゲート絶縁膜９２は溝１４２の側壁及びＮ^＋型領域１７０上まで延設されており、特に溝１４２の側壁の絶縁膜９３は膜厚が蓄積型チャネル領域１０２上の絶縁膜９２よりも厚く形成されている。ゲート電極８０は層間絶縁膜７０にて覆われている。そして、Ｐ^＋型コンタクト領域５０及びＮ^＋型ソース領域４０に接するようにソース電極６０が形成されるとともに、Ｎ^＋型ＳｉＣ基板１０の裏面にはドレイン電極１２０が形成されている。

この実施の形態の半導体装置の動作について説明する。なお、基本的な動作は上記従来のＳｉＣパワーＭＯＳＦＥＴのそれと同様である。すなわち、ドレイン電極１２０とソース電極６０との間に電圧が印加された状態で、ゲート電極８０に正の電圧が印加されると、ゲート電極８０に対向した蓄積型チャネル領域１０２の表層に電子の蓄積層が形成される。その結果、ドレイン電極１２０からドレイン領域１０、ドリフト領域２０、蓄積型チャネル領域１０２、ソース領域４０を経て、ソース電極６０へと電流が流れる。
また、ゲート電極８０に印加された電圧を取り去ると、蓄積型チャネル領域１０２はＰ型ウエル領域３０とのビルトインポテンシャルによって空乏化される。その結果、ドリフト領域２０から蓄積型チャネル領域１０２へと電流が流れなくなり、ドレイン電極１２０とソース電極６０との間は電気的に絶縁される。このように、本実施の形態の半導体装置はスイッチング機能を示すことになる。

次に、本実施の形態で示した半導体装置の製造方法の一例を、図２（ａ）〜図３（ｈ）の断面図を用いて説明する。
図２（ａ）の工程においては、Ｎ^＋型ＳｉＣ基板１０の上に例えば不純物濃度が１×１０^１４〜１×１０^１８ｃｍ^−３、厚さが１〜１００μｍのＮ⁻型ＳｉＣドリフト領域２０が形成されている。ＳｉＣ基板は六方晶系で、表面の面方位が（０００１）シリコン面とした。
図２（ｂ）の工程においては、マスク材１５６を用いて、例えば深さ０．１〜１０μｍの溝１４２を形成する。次に、同じくマスク材１５６を用いて例えば１００〜１０００℃の高温でアルミニウムイオン１３０を１０ｋ〜３Ｍ（ｅＶ）の加速電圧で多段注入し、Ｐ型ウエル領域３０を形成する。総ドーズ量は例えば１×１０^１２〜１×１０^１６／ｃｍ^２である。もちろんＰ型不純物としてはアルミニウムの他にほう素、ガリウムなどを用いてもよい。
図２（ｃ）の工程においては、マスク材１５７を用いて、例えば１００〜１０００℃の高温でアルミニウムイオン１３１を１０ｋ〜１Ｍ（ｅＶ）の加速電圧で多段注入し、Ｐ^＋型コンタクト領域５０を形成する。総ドーズ量は例えば１×１０^１４〜１×１０^１６／ｃｍ^２である。もちろんＰ型不純物としてはアルミニウムの他にほう素、ガリウムなどを用いてもよい。
図２（ｄ）の工程においては、マスク材１５８を用いて、例えば１００〜１０００℃の高温で燐イオン１３２を１０ｋ〜１Ｍ（ｅＶ）の加速電圧で多段注入し、Ｎ^＋型ソース領域４０を形成する。総ドーズ量は例えば１×１０^１４〜１×１０^１６／ｃｍ^２である。もちろんＮ型不純物としては燐の他に窒素、ヒ素などを用いてもよい。
図２（ｅ）の工程においては、マスク材１５９を用いて、例えば１００〜１０００℃の高温で窒素イオン１６１を１０ｋ〜１Ｍ（ｅＶ）の加速電圧で多段注入し、Ｎ⁻型蓄積型チャネル領域１０２、及びＮ^＋型領域１７０を形成する。総ドーズ量は例えば１×１０^１４〜１×１０^１６／ｃｍ^２である。
なお、各領域を形成するイオン注入を行う順番については、本例で示す限りではない。
図２（ｆ）の工程においては、例えば１０００〜１８００℃での熱処理を行い、注入した不純物を活性化させる。
図３（ｇ）の工程においては、ゲート絶縁膜を１２００℃程度での熱酸化により形成する。この際、溝１４２の底面は（０００１）シリコン面であり、溝１４２の側壁は（１１２バー０）面であるから、異方性熱酸化により酸化膜厚は溝１４２の側壁の方が厚く形成される。溝１４２底面に形成された絶縁膜を９２、側壁に形成された絶縁膜を９３とすると、絶縁膜９３は絶縁膜９２の２〜３倍程度厚く成長している。
図３（ｈ）の工程においては、例えば多結晶シリコンによりゲート電極８０を形成する。次に、層間膜７０としてＣＶＤ酸化膜を堆積する。
その後は特に図示しないが、層間膜７０に対し、Ｎ^＋型ソース領域４０及びＰ^＋型コンタクト領域５０上にコンタクトホールを開孔し、ソース電極６０を形成する。また、Ｎ^＋型基板１０の裏面にドレイン電極１２０として金属膜を蒸着し、例えば６００〜１４００℃程度で熱処理してオーミック電極として、図１に示す実施の形態１としての半導体装置が完成する。

以上のように本実施の形態の半導体装置は、半導体基体に形成される第１導電型、ここではＮ型のドレイン領域（ＳｉＣ基板）１０と、該ドレイン領域１０と接続されて形成されるＮ型のドリフト領域２０と、該ドリフト領域２０の表層の所定領域に形成される、所定深さを有する溝１４２と、該溝１４２の底面に接して形成される、所定深さを有する第２導電型、ここではＰ型のウエル領域３０と、該ウエル領域３０内の表層部の所定領域に形成されるＮ型のソース領域４０と、少なくともウエル領域３０上に形成されるゲート絶縁膜９２（９３）と、該ゲート絶縁膜９２（９３）上に形成されるゲート電極８０と、ドレイン領域１０に接続されるドレイン電極１２０と、ソース領域４０に接続されるソース電極６０とを備えている。
このように本半導体装置では、溝１４２を形成し、その溝１４２の底面に接してＰ型ウエル領域３０を形成することで、Ｐ型ウエル領域３０に囲まれるドリフト領域２０の表層に形成されたゲート絶縁膜９２（９３）を、水平ではなく凸型に形成できる。このため、ゲート絶縁膜９２（９３）の直下にＮ^＋型領域１７０が形成されていても、ゲート絶縁膜９２（９３）に及ぶドレイン電界をウエル領域３０によりさらに効果的に緩和できるから、従来に比べてゲート絶縁膜９２（９３）に大きな電界がかからない。その結果、半導体装置内部でアバランシェ降伏が起きる前に、ゲート絶縁膜９２（９３）がブレークダウンを起こすことを防止でき、素子耐圧が向上する。
また、ソース領域４０及びドリフト領域２０と接続され、かつ側壁がウエル領域３０の側壁とほぼ一致するように第１導電型の蓄積型チャネル領域１０２が形成され、少なくとも該蓄積型チャネル領域１０２上にゲート絶縁膜９２（９３）が形成されている。このように蓄積型チャネルを用いているので、オン抵抗をさらに低減することができる。
また、ゲート絶縁膜９２（９３）が溝１４２の側壁を覆うように延設され、溝１４２の側壁を覆う絶縁膜９３の厚さが、溝１４２の底面に形成されるゲート絶縁膜９２の厚さよりも厚く形成されている。このように溝１４２の側壁を覆うゲート絶縁膜９３の厚さを、蓄積型チャネル領域１０２上のゲート絶縁膜９２より厚く形成することにより、溝１４２の側壁を覆うゲート絶縁膜９３の絶縁破壊電圧を大きくできる。その結果、ゲート絶縁膜９２（９３）でのブレークダウンがさらに起きにくく、素子耐圧を向上できる。
なお、ゲート絶縁膜９２（９３）は、異方性熱酸化により溝側壁の絶縁膜９３で溝底面の絶縁膜９２よりも膜厚が厚く成長した例で説明したが、例えばゲート絶縁膜をＣＶＤ酸化膜により形成し、膜厚が溝側壁と底面でほとんど差がないような構造としてもよい。
また、本実施の形態の製造方法は、図２（ｂ）に示したように、半導体基体上にマスク材１５６を堆積する第１の工程と、該マスク材１５６をパターニングする第２の工程と、マスク材１５６を用いて半導体基体をエッチングし、所定深さを有する溝１４２を設ける第３の工程と、マスク材１５６越しに半導体基体中に不純物を導入することで、ウエル領域３０を形成する第４の工程とを少なくとも含む。この構成により、溝１４２とＰ型ウエル領域３０を同一マスクで形成できるから、２枚のマスクを用いて溝１４２とＰ型ウエル領域３０を形成する従来の製造方法に比べて、半導体装置をより簡単に製造できる特長がある。
また、図２（ｅ）に示したように、マスク材１５９越しに半導体基体中に不純物を導入することで、蓄積チャネル領域１０２を形成する工程を少なくとも含む。これにより溝１４２の形成、ウエル領域３０の形成と、蓄積チャネル領域１０２の形成を同一マスクにより行うことができるため、同一マスクを用いない場合に比べて、半導体装置をより容易に作製できる。また、蓄積チャネル領域１０２の形成時、ゲート絶縁膜９２（９３）の直下にＮ^＋型領域が形成されないため、ゲート絶縁膜９２（９３）へのドレイン電界集中を回避できる。
また、半導体基体として、炭化珪素半導体を用いている。このように半導体基体として炭化珪素を用いることで、シリコン半導体に比べ、高耐圧性、高キャリア移動度、高飽和ドリフト速度を容易に確保することができる。このため、高速スイッチング素子や大電力用素子に用いることができる。さらに、半導体基体として、特に六方晶系の炭化珪素半導体を用い、かつ基体表面の面方位が（０００１）シリコン面としたので、溝１４２の側壁面は表面の（０００１）シリコン面よりも反応性の高い面方位とすることができる。
また、図３（ｇ）に示したように、ゲート絶縁膜９２（９３）を熱酸化により形成する工程を有し、該工程においては、異方性熱酸化により、溝１４２の底面に比べ側面の膜厚が厚い膜を形成する。溝１４２の側壁面は溝１４２の底面の（０００１）シリコン面よりも反応性が高いため、熱酸化により溝１４２の底面に比べ側面の膜厚が厚い絶縁膜を容易に形成できる。

（実施の形態２）
図４は本発明によって製造される半導体装置の実施の形態２を示している。
この実施の形態の半導体装置と実施の形態１との相違点は、実施の形態１でゲート絶縁膜９２の下に形成されたＮ^＋型領域１７０が、実施の形態２では形成されていない点である。
その他の構造と半導体装置の動作については実施の形態１と同様である。
次に、本実施の形態で示した半導体装置の製造方法の一例を、図５（ａ）〜図６（ｇ）の断面図を用いて説明する。
図５（ａ）の工程においては、Ｎ^＋型ＳｉＣ基板１０の上に例えば不純物濃度が１×１０^１４〜１×１０^１８ｃｍ^−３、厚さが１〜１００μｍのＮ⁻型ＳｉＣドリフト領域２０が形成されている。ＳｉＣ基板は六方晶系で、表面の面方位が（０００１）シリコン面とした。
図５（ｂ）の工程においては、マスク材１５６を用いて、例えば深さ０．１〜１０μｍの溝１４２を形成する。次に、同じくマスク材１５６を用いて例えば１００〜１０００℃の高温でアルミニウムイオン１３０を１０ｋ〜３Ｍ（ｅＶ）の加速電圧で多段注入し、Ｐ型ウエル領域３０を形成する。総ドーズ量は例えば１×１０^１２〜１×１０^１６／ｃｍ^２である。もちろんＰ型不純物としてはアルミニウムの他にほう素、ガリウムなどを用いてもよい。
図５（ｃ）の工程においては、同じくマスク材１５６を用いて、例えば１００〜１０００℃の高温で窒素イオン１３３を１０ｋ〜１Ｍ（ｅＶ）の加速電圧で多段注入し、Ｎ⁻型蓄積型チャネル領域１０２を形成する。総ドーズ量は例えば１×１０^１４〜１×１０^１６／ｃｍ^２である。
以上の工程により、溝１４２、ウエル領域３０と蓄積型チャネル領域１０２を、同一マスク材１５６を用いて形成できた。
図５（ｄ）の工程においては、マスク材１５７を用いて、例えば１００〜１０００℃の高温でアルミニウムイオン１３１を１０ｋ〜１Ｍ（ｅＶ）の加速電圧で多段注入し、Ｐ^＋型コンタクト領域５０を形成する。総ドーズ量は例えば１×１０^１４〜１×１０^１６／ｃｍ^２である。もちろんＰ型不純物としてはアルミニウムの他にほう素、ガリウムなどを用いてもよい。
図５（ｅ）の工程においては、マスク材１５８を用いて、例えば１００〜１０００℃の高温で燐イオン１３２を１０ｋ〜１Ｍ（ｅＶ）の加速電圧で多段注入し、Ｎ^＋型ソース領域４０を形成する。総ドーズ量は例えば１×１０^１４〜１×１０^１６／ｃｍ^２である。もちろんＮ型不純物としては燐の他に窒素、ヒ素などを用いてもよい。
なお、各領域を形成するイオン注入を行う順番については、本例で示す限りではない。
図５（ｆ）の工程においては、例えば１０００〜１８００℃での熱処理を行い、注入した不純物を活性化させる。
図６（ｇ）の工程においては、ゲート絶縁膜９２（９３）を１２００℃程度での熱酸化により形成する。この際、溝１４２の底面は（０００１）シリコン面であり、溝１４２の側壁は（１１２バー０）面であるから、異方性熱酸化により酸化膜厚は溝１４２の側壁の方が厚く形成される。溝１４２の底面に形成された絶縁膜を９２、側壁に形成された絶縁膜を９３とすると、絶縁膜９３は絶縁膜９２の２〜３倍程度厚く成長している。次に、例えば多結晶シリコンによりゲート電極８０を形成し、層間膜７０としてＣＶＤ酸化膜を堆積する。
その後は特に図示しないが、層間膜７０に対し、Ｎ^＋型ソース領域４０及びＰ^＋型コンタクト領域５０上にコンタクトホールを開孔し、ソース電極６０を形成する。また、Ｎ^＋型基板１０の裏面にドレイン電極１２０として金属膜を蒸着し、例えば６００〜１４００℃程度で熱処理してオーミック電極として、図４に示す実施の形態２としての半導体装置が完成する。

この半導体装置においては、ゲート絶縁膜９２（９３）下にＮ^＋型領域１７０が形成されないため、実施の形態１と比べてさらに効果的にゲート絶縁膜へのドレイン電界集中を回避できる。
また、溝１４２の形成、ウエル領域３０の形成と、蓄積チャネル領域１０２の形成をすべて同一マスクにより行うことができるため、実施の形態１に比べて半導体装置をより容易に作製できる特長がある。
なお、ゲート絶縁膜９２（９３）は、異方性熱酸化により溝側壁の絶縁膜９３で溝底面の絶縁膜９２よりも膜厚が厚く成長した例で説明したが、例えばゲート絶縁膜をＣＶＤ酸化膜により形成し、膜厚が溝側壁と底面でほとんど差がないような構造としてもよい。

（実施の形態３）
図７は本発明によって製造される半導体装置の実施の形態３を示している。図に示すように、高濃度Ｎ^＋型ＳｉＣ基板１０上にＮ⁻型ＳｉＣドリフト領域２０が形成されている。そして、ドリフト領域２０上にはＰ型電界保護領域１１０が積層されている。この電界保護領域１１０の表層部における所定領域には、深さ方向に電界保護領域１１０を貫通し、ドリフト領域２０に達する溝１４０が形成されている。そして、溝１４０の底面に接して、ドリフト領域２０の表層にＰ型ウエル領域３０が形成されている。Ｐ型ウエル領域３０内にはＮ^＋型ソース領域４０とＰ^＋型コンタクト領域５０が形成されている。また、Ｐ型ウエル領域３０の表層には、Ｎ⁻型蓄積型チャネル領域１００が、Ｎ^＋型ソース領域４０及びドリフト領域２０と接続して形成されている。蓄積型チャネル領域１００の上にはゲート絶縁膜９０を介してゲート電極８０が配置されている。ゲート電極８０は層間絶縁膜７０にて覆われている。そして、Ｐ^＋型コンタクト領域５０及びＮ^＋型ソース領域４０に接するようにソース電極６０が形成されるとともに、Ｎ^＋型ＳｉＣ基板１０の裏面にはドレイン電極１２０が形成されている。

この実施の形態の半導体装置の動作について説明する。なお、基本的な動作は上記従来のＳｉＣパワーＭＯＳＦＥＴのそれと同様である。すなわち、ドレイン電極１２０とソース電極６０との間に電圧が印加された状態で、ゲート電極８０に正の電圧が印加されると、ゲート電極８０に対向した蓄積型チャネル領域１００の表層に電子の蓄積層が形成される。その結果、ドレイン領域１０からドリフト領域２０、蓄積型チャネル領域１００、ソース領域４０を経て、ソース電極６０へと電流が流れる。
また、ゲート電極８０に印加された電圧を取り去ると、蓄積型チャネル領域１００はＰ型ウエル領域３０とのビルトインポテンシャルによって空乏化される。その結果、ドリフト領域２０から蓄積型チャネル領域１００へと電流が流れなくなり、ドレイン電極１２０とソース電極６０との間は電気的に絶縁され、スイッチング機能を示すことになる。

次に、本実施の形態で示した半導体装置の製造方法の一例を、図８（ａ）〜図９（ｇ）の断面図を用いて説明する。
図８（ａ）の工程においては、Ｎ^＋型ＳｉＣ基板１０の上に例えば不純物濃度が１×１０^１４〜１×１０^１８ｃｍ^−３、厚さが１〜１００μｍのＮ⁻型ＳｉＣドリフト領域２０が形成されている。さらにドリフト領域２０上には例えば不純物濃度が１×１０^１４〜１×１０^２０ｃｍ^−３、厚さが０．０１〜２μｍのＰ型電界保護領域１１０が形成されている。なお、ＳｉＣ基板は六方晶系で、表面の面方位が（０００１）シリコン面とした。
図８（ｂ）の工程においては、マスク材１５０を用いて、深さ方向に電界保護領域１１０を貫通し、ドリフト領域２０に達する、例えば深さ０．１〜１０μｍの溝１４０を形成する。次に、同じくマスク材１５０を用いて例えば１００〜１０００℃の高温でアルミニウムイオン１３０を１０ｋ〜３Ｍ（ｅＶ）の加速電圧で多段注入し、Ｐ型ウエル領域３０を形成する。総ドーズ量は例えば１×１０^１２〜１×１０^１６／ｃｍ^２である。もちろんＰ型不純物としてはアルミニウムの他にほう素、ガリウムなどを用いてもよい。
図８（ｃ）の工程においては、例えばエピタキシャル成長により、不純物濃度が１×１０^１４〜１×１０^１８ｃｍ^−３、厚さが０．０１〜２μｍのＮ⁻型蓄積チャネル領域１００を形成する。
図８（ｄ）の工程においては、マスク材１５１を用いて、例えば１００〜１０００℃の高温でアルミニウムイオン１３１を１０ｋ〜１Ｍ（ｅＶ）の加速電圧で多段注入し、Ｐ^＋型コンタクト領域５０を形成する。総ドーズ量は例えば１×１０^１４〜１×１０^１６／ｃｍ^２である。もちろんＰ型不純物としてはアルミニウムの他にほう素、ガリウムなどを用いてもよい。
図８（ｅ）の工程においては、マスク材１５２を用いて、例えば１００〜１０００℃の高温で燐イオン１３２を１０ｋ〜１Ｍ（ｅＶ）の加速電圧で多段注入し、Ｎ^＋型ソース領域４０を形成する。総ドーズ量は例えば１×１０^１４〜１×１０^１６／ｃｍ^２である。もちろんＮ型不純物としては燐の他に窒素、ヒ素などを用いてもよい。
なお、各領域を形成するイオン注入を行う順番については、本例で示す限りではない。
図８（ｆ）の工程においては、例えば１０００〜１８００℃での熱処理を行い、注入した不純物を活性化させる。
図９（ｇ）の工程においては、ゲート絶縁膜９０を１２００℃程度での熱酸化により形成する。この際、溝１４０の底面は（０００１）シリコン面であり、溝１４０の側壁は（１１２バー０）面であるから、異方性熱酸化により酸化膜厚は溝１４０の側壁の方が厚く形成される。
次に、例えば多結晶シリコンによりゲート電極８０を形成し、層間膜７０としてＣＶＤ酸化膜を堆積する。
その後は特に図示しないが、層間膜７０に対し、Ｎ^＋型ソース領域４０及びＰ^＋型コンタクト領域５０上にコンタクトホールを開孔し、ソース電極６０を形成する。また、Ｎ^＋型基板１０の裏面にドレイン電極１２０として金属膜を蒸着し、例えば６００〜１４００℃程度で熱処理してオーミック電極として、図７に示す実施の形態３としての半導体装置が完成する。

この半導体装置においては、溝１４０が形成されないドリフト領域２０の表層に、第２導電型の電界保護領域１１０が形成されている。また、電界保護領域１１０が、ゲート絶縁膜９０の下の領域に、蓄積型チャネル領域１００を介して形成されている。これにより高ドレイン電界に対してゲート絶縁膜９０に大きな電界がかかることを抑制できる。その結果、実施の形態１、２の半導体装置よりもさらに効果的にゲート絶縁膜にかかるドレイン電界を緩和できる。
なお、ゲート絶縁膜９０は、異方性熱酸化により溝１４０の側壁で溝１４０の底面よりも膜厚が厚く成長した例で説明したが、例えばゲート絶縁膜をＣＶＤ酸化膜により形成し、膜厚が溝側壁と底面でほとんど差がないような構造としてもよい。
また、溝１４０とＰ型ウエル領域３０を同一マスクで形成できるから、２枚のマスクを用いて溝１４０とＰ型ウエル領域３０を形成する従来の製造方法に比べて、より簡単に製造できる特長がある。
また、ウエル領域３０を形成する第４の工程後、マスク材１５０を除去する第５の工程と、蓄積型チャネル領域１００をエピタキシャル成長により形成する第６の工程とを含む。このように蓄積型チャネル１００をエピタキシャル成長により形成するのでチャネル領域に欠陥が少なく、実施の形態１、２の半導体装置よりもさらにチャネル抵抗を低減できる。
また、ドリフト領域２０上に電界保護領域１１０を積層させた半導体基体を用い、溝１４０を形成する第３の工程において、マスク材１５０を用いて半導体基体をエッチングし、電界保護領域１１０を貫通し、ドリフト領域２０に達する溝１４０を設ける。このように電界保護領域１１０を積層させた半導体基体を用いることができるから、例えばマスク材を用いて不純物導入し、電界保護領域を形成する場合に比べて、素子作製が容易である。

（実施の形態４）
図１０は本発明によって製造される半導体装置の実施の形態４を示している。
図に示すように、高濃度Ｎ^＋型ＳｉＣ基板１０上にＮ⁻型ＳｉＣドリフト領域２０が形成されている。そして、ドリフト領域２０上にはＮ⁻型蓄積チャネル領域１０１とＰ型電界保護領域１１１が順に積層されている。電界保護領域１１１の表層部における所定領域には、深さ方向に電界保護領域１１１を貫通し、蓄積チャネル領域１０１に達する溝１４１が形成されている。そして、溝１４１の底面には蓄積チャネル領域１０１を介してＰ型ウエル領域３０が形成されている。蓄積チャネル領域１０１の表層の所定領域にはＮ^＋型ソース領域４０とＰ^＋型コンタクト領域５０が形成されている。蓄積型チャネル領域１０１上にはゲート絶縁膜９１を介してゲート電極８０が配置されている。ゲート電極８０は層間絶縁膜７０にて覆われている。そして、Ｐ^＋型コンタクト領域５０及びＮ^＋型ソース領域４０に接するようにソース電極６０が形成されるとともに、Ｎ^＋型ＳｉＣ基板１０の裏面にはドレイン電極１２０が形成されている。
この実施の形態の半導体装置と実施の形態３との相違点は、実施の形態３の半導体装置では電界保護領域１１０が、ゲート絶縁膜９０の下に蓄積チャネル領域１００を介して形成されていたのに対して、本半導体装置ではゲート絶縁膜９１の下に直に電界保護領域１１１が形成されている点である。

この半導体装置の動作について説明する。なお基本的な動作は図７に示した実施の形態３のそれと同様である。すなわち、ドレイン電極１２０とソース電極６０との間に電圧が印加された状態で、ゲート電極８０に正の電圧が印加されると、ゲート電極８０に対向した蓄積型チャネル領域１０１の表層に電子の蓄積層が形成される。その結果、ドレイン領域１０からドリフト領域２０、蓄積型チャネル領域１０１、ソース領域４０を経て、ソース電極６０へと電流が流れる。
また、ゲート電極８０に印加された電圧を取り去ると、蓄積型チャネル領域１０１はＰ型ウエル領域３０とのビルトインポテンシャルによって空乏化される。その結果、ドリフト領域２０から蓄積型チャネル領域１０１へと電流が流れなくなり、ドレイン電極１２０とソース電極６０との間は電気的に絶縁され、スイッチング機能を示すことになる。

次に、本実施の形態で示した半導体装置の製造方法の一例を、図１１（ａ）〜（ｆ）の断面図を用いて説明する。
図１１（ａ）の工程においては、Ｎ^＋型ＳｉＣ基板１０の上に例えば不純物濃度が１×１０^１４〜１×１０^１８ｃｍ^−３、厚さが１〜１００μｍのＮ⁻型ＳｉＣドリフト領域２０が形成されている。さらにドリフト領域２０上には例えば不純物濃度が１×１０^１４〜１×１０^１８ｃｍ^−３、厚さが０．０１〜２μｍのＮ⁻型蓄積チャネル領域１０１、例えば不純物濃度が１×１０^１４〜１×１０^２０ｃｍ^−３、厚さが０．０１〜２μｍのＰ型電界保護領域１１１とが順に積層されている。
なお、ＳｉＣ基板は六方晶系で、表面の面方位が（０００１）シリコン面とした。
図１１（ｂ）の工程においては、マスク材１５３を用いて、深さ方向に電界保護領域１１１を貫通し、蓄積チャネル領域１０１に達する、例えば深さ０．１〜１０μｍの溝１４１を形成する。次に、同じくマスク材１５３を用いて例えば１００〜１０００℃の高温でアルミニウムイオン１３０を１０ｋ〜３Ｍ（ｅＶ）の加速電圧で多段注入し、Ｐ型ウエル領域３０を形成する。総ドーズ量は例えば１１×１０^１２〜１×１０^１６／ｃｍ^２である。もちろんＰ型不純物としてはアルミニウムの他にほう素、ガリウムなどを用いてもよい。
図１１（ｃ）の工程においては、マスク材１５４を用いて、例えば１００〜１０００℃の高温でアルミニウムイオン１３１を１０ｋ〜１Ｍ（ｅＶ）の加速電圧で多段注入し、Ｐ^＋型コンタクト領域５０を形成する。総ドーズ量は例えば１×１０^１４〜１×１０^１６／ｃｍ^２である。もちろんＰ型不純物としてはアルミニウムの他にほう素、ガリウムなどを用いてもよい。
図１１（ｄ）の工程においては、マスク材１５５を用いて、例えば１００〜１０００℃の高温で燐イオン１３２を１０ｋ〜１Ｍ（ｅＶ）の加速電圧で多段注入し、Ｎ^＋型ソース領域４０を形成する。総ドーズ量は例えば１×１０^１４〜１×１０^１６／ｃｍ^２である。もちろんＮ型不純物としては燐の他に窒素、ヒ素などを用いてもよい。
なお、各領域を形成するイオン注入を行う順番については、本例で示す限りではない。
図１１（ｅ）の工程においては、例えば１０００〜１８００℃での熱処理を行い、注入した不純物を活性化させる。
図１１（ｆ）の工程においては、ゲート絶縁膜９１を１２００℃程度での熱酸化により形成する。この際、溝１４１の底面は（０００１）シリコン面であり、溝１４１の側壁は（１１２バー０）面であるから、異方性熱酸化により酸化膜厚は溝１４１の側壁の方が厚く形成される。
次に、例えば多結晶シリコンによりゲート電極８０を形成し、層間膜７０としてＣＶＤ酸化膜を堆積する。
その後は特に図示しないが、層間膜７０に対し、Ｎ^＋型ソース領域４０及びＰ^＋型コンタクト領域５０上にコンタクトホールを開孔し、ソース電極６０を形成する。また、Ｎ^＋型基板１０の裏面にドレイン電極１２０として金属膜を蒸着し、例えば６００〜１４００℃程度で熱処理してオーミック電極として、図１０に示す実施の形態４としての半導体装置が完成する。

この半導体装置においては、ゲート絶縁膜９０下の領域に蓄積型チャネル領域を介さずにゲート絶縁膜９０に接して電界保護領域１１１が形成されているから、実施の形態３の半導体装置よりもさらに効果的にゲート絶縁膜９１にかかるドレイン電界を緩和できる。
なお、ゲート絶縁膜９１は、異方性熱酸化により溝側壁で溝底面よりも膜厚が厚く成長した例で説明したが、例えばゲート絶縁膜をＣＶＤ酸化膜により形成し、膜厚が溝側壁と底面でほとんど差がないような構造としてもよい。
また、ドリフト領域２０上に蓄積型チャネル領域１０１と電界保護領域１１１を連続で積層できるので、実施の形態３と比べて素子の製造が容易である。
また、溝１４１とＰ型ウエル領域３０を同一マスクで形成できるから、２枚のマスクを用いて溝１４１とＰ型ウエル領域３０を形成する従来の製造方法に比べて、より簡単に製造できる特長がある。
さらに、ドリフト領域２０上に蓄積型チャネル領域１０１と電界保護領域１１１を順に積層させた半導体基体を用い、溝１４１を形成する第３の工程において、マスク材１５３を用いて半導体基体をエッチングし、電界保護領域１１１を貫通し、蓄積型チャネル領域１０１に達する溝１４１を設ける。このように蓄積チャネル領域１０１と電界保護領域１１１を積層させた半導体基体を用いることにより、例えばマスク材を用いて不純物導入し、蓄積チャネル領域と電界保護領域を形成する場合に比べて、素子作製が容易である。
なお、以上説明した実施の形態は、本発明の理解を容易にするために記載されたものであって、本発明を限定するために記載されたものではない。したがって、上記実施の形態に開示された各要素は、本発明の技術的範囲に属する全ての設計変更や均等物をも含む趣旨である。

本発明の実施の形態１を示す断面図である。 本発明の実施の形態１の製造工程を示す断面図である。 本発明の実施の形態１の製造工程を示す断面図である。 本発明の実施の形態２を示す断面図である。 本発明の実施の形態２の製造工程を示す断面図である。 本発明の実施の形態２の製造工程を示す断面図である。 本発明の実施の形態３を示す断面図である。 本発明の実施の形態３の製造工程を示す断面図である。 本発明の実施の形態３の製造工程を示す断面図である。 本発明の実施の形態４を示す断面図である。 本発明の実施の形態４の製造工程を示す断面図である。

符号の説明

１０…Ｎ^＋型ＳｉＣ基板 ２０…Ｎ⁻型ＳｉＣドリフト領域
３０…Ｐ型ウエル領域 ４０…Ｎ^＋型ソース領域
５０…Ｐ^＋型コンタクト領域 ６０…ソース電極
７０…層間膜 ８０…ゲート電極
９０、９１、９２、９３…ゲート絶縁膜
１００、１０１、１０２、１０３…蓄積型チャネル領域
１１０、１１１…Ｐ型電界保護領域 １２０…ドレイン電極
１３０、１３１…アルミニウムイオン注入
１３２…燐イオン注入 １３３…窒素イオン注入
１４０、１４１、１４２…溝
１５０、１５１、１５２、１５３、１５４、１５５、１５６、１５７、１５８、１５９、１６０、１６１、１６２、１６３…マスク材
１７０、１７１…ゲート絶縁膜下Ｎ^＋型領域

Claims (15)

1. 半導体基体に形成される第１導電型のドレイン領域と、該ドレイン領域と接続されて形成される第１導電型のドリフト領域と、該ドリフト領域表層の所定領域に形成される、所定深さを有する溝と、該溝の底面に接して形成される、所定深さを有する第２導電型のウエル領域と、該ウエル領域内の表層部の所定領域に形成される第１導電型のソース領域と、少なくとも前記ウエル領域上に形成されるゲート絶縁膜と、該ゲート絶縁膜上に形成されるゲート電極と、前記ドレイン領域に接続されるドレイン電極と、前記ソース領域に接続されるソース電極と、
   を備え、
   前記ゲート絶縁膜が前記溝の側壁を覆うように延設され、前記溝の側壁を覆う絶縁膜の厚さが、前記溝底面に形成されるゲート絶縁膜の厚さよりも厚く形成されていることを特徴とする半導体装置。
2. 前記ソース領域及び前記ドリフト領域と接続され、かつ側壁が前記ウエル領域の側壁とほぼ一致するように第１導電型の蓄積型チャネル領域が形成され、少なくとも該蓄積型チャネル領域上にゲート絶縁膜が形成されていることを特徴とする請求項１記載の半導体装置。
3. 前記溝が形成されない前記ドリフト領域の表層に、第２導電型の電界保護領域が形成され、前記電界保護領域が、前記ゲート絶縁膜の下に、前記蓄積型チャネル領域を介して形成されていることを特徴とする請求項２記載の半導体装置。
4. 前記電界保護領域が、前記ゲート絶縁膜に接して形成されていることを特徴とする請求項３記載の半導体装置。
5. 上記半導体基体として、炭化珪素半導体を用いたことを特徴とする請求項１ないし４のいずれか記載の半導体装置。
6. 上記半導体基体として、特に六方晶系の炭化珪素半導体を用い、かつ基体表面の面方位が（０００１）シリコン面であることを特徴とする請求項５記載の半導体装置。
7. 前記半導体基体上にマスク材を堆積する第１の工程と、
   該マスク材をパターニングする第２の工程と、
   前記マスク材を用いて前記半導体基体をエッチングし、所定深さを有する前記溝を設ける第３の工程と、
   前記マスク材越しに前記半導体基体中に不純物を導入することで、前記ウエル領域を形成する第４の工程と、
   同じ前記マスク材越しまたは、前記マスク材を除去した後、堆積し、パターニングした別のマスク材越しに前記半導体基体中に不純物を導入することで、前記蓄積チャネル領域を形成する第５の工程と、
   を少なくとも含むことを特徴とする請求項２ないし４のいずれか記載の半導体装置の製造方法。
8. 前記半導体基体上にマスク材を堆積する第１の工程と、
   該マスク材をパターニングする第２の工程と、
   前記マスク材を用いて前記半導体基体をエッチングし、所定深さを有する前記溝を設ける第３の工程と、
   前記マスク材越しに前記半導体基体中に不純物を導入することで、前記ウエル領域を形成する第４の工程と、
   を少なくとも含み、
   前記第４の工程後、
   前記マスク材を除去する第６の工程と、
   前記蓄積型チャネル領域をエピタキシャル成長により形成する第７の工程と、
   を少なくとも含むことを特徴とする請求項２ないし４のいずれか記載の半導体装置の製造方法。
9. 前記ドリフト領域上に前記電界保護領域を積層させた半導体基体を用い、
   前記半導体基体上にマスク材を堆積する第１の工程と、
   該マスク材をパターニングする第２の工程と、
   前記マスク材を用いて前記半導体基体をエッチングし、前記電界保護領域を貫通し前記ドリフト領域に達する前記溝を設ける第３の工程と、
   前記マスク材越しに前記半導体基体中に不純物を導入することで、前記ウエル領域を形成する第４の工程と、
   を少なくとも含むことを特徴とする請求項３または４記載の半導体装置の製造方法。
10. 前記ドリフト領域上に前記蓄積型チャネル領域と前記電界保護領域を順に積層させた半導体基体を用い、
    前記半導体基体上にマスク材を堆積する第１の工程と、
    該マスク材をパターニングする第２の工程と、
    前記マスク材を用いて前記半導体基体をエッチングし、前記電界保護領域を貫通し前記蓄積型チャネル領域に達する前記溝を設ける第３の工程と、
    前記マスク材越しに前記半導体基体中に不純物を導入することで、前記ウエル領域を形成する第４の工程と、
    を少なくとも含むことを特徴とする請求項３または４記載の半導体装置の製造方法。
11. 上記半導体基体として、炭化珪素半導体を用いることを特徴とする請求項７ないし１０のいずれか記載の半導体装置の製造方法。
12. 上記半導体基体として、特に六方晶系の炭化珪素半導体を用い、かつ基体表面の面方位が（０００１）シリコン面であることを特徴とする請求項１１記載の半導体装置の製造方法。
13. ゲート絶縁膜を熱酸化により形成する工程を有し、
    該工程においては、異方性熱酸化により、前記溝の底面に比べ側面の膜厚が厚い膜を形成することを特徴とする、請求項１２記載の半導体装置の製造方法。
14. 前記ゲート絶縁膜が前記溝の側壁を覆うように延設され、前記溝の側壁を覆う絶縁膜の厚さが、前記溝底面に形成されるゲート絶縁膜の厚さよりも厚く形成されていることを特徴とする請求項７または８記載の半導体装置の製造方法。
15. 前記第４の工程の後、前記電界保護領域の上に接して前記ゲート絶縁膜を形成することを特徴とする請求項１０記載の半導体装置の製造方法。

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