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JP2019125760A - 炭化ケイ素半導体装置およびその製造方法、電力変換装置、自動車並びに鉄道車両 - Google Patents

炭化ケイ素半導体装置およびその製造方法、電力変換装置、自動車並びに鉄道車両 Download PDF

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Abstract

【課題】ＳｉＣエピタキシャル基板の上面に形成されたトレンチの側面をチャネル領域として有するＳｉＣパワーＭＩＳＦＥＴにおいて、ゲート絶縁膜の耐圧を向上させる。また、ＳｉＣ基板内で正孔および電子の再結合に起因する通電劣化を防ぎ、炭化ケイ素半導体装置の信頼性および性能を向上させる。
【解決手段】ｎ型のソース領域５とｎ型の電流拡散層６と、それらの相互間のｐ型のボディ層３とに側面が接するトレンチ１１を有し、トレンチ１１内にゲート絶縁膜８を介して埋め込まれたゲート電極９を備えたＳｉＣパワーＭＩＳＦＥＴにおいて、トレンチ１１と隣り合う電流拡散層６の上面に対しショットキー接合を形成する金属層７を設ける。
【選択図】図４

Description

本発明は、パワー半導体装置である炭化ケイ素半導体装置およびその製造方法、電力変換装置、自動車並びに鉄道車両に関する。
持続可能な社会の実現における重要な課題として、エネルギー資源の枯渇と、ＣＯ２などの温室効果ガスの排出とがある。そこで、電力変換装置のエネルギー変換効率を向上させる観点から、パワー半導体デバイスであるパワーＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）において、従来用いられていたケイ素（Ｓｉ）基板に代わり炭化ケイ素（ＳｉＣ）基板（以下、ＳｉＣ基板と記す）を用いることが研究されている。
ＳｉＣ基板を用いたパワーＭＩＳＦＥＴ（以下、ＳｉＣパワーＭＩＳＦＥＴと記す）は、Ｓｉ基板を用いたＳｉパワーＭＩＳＦＥＴと比較して低損失化が可能である。また、ＳｉＣパワーＭＩＳＦＥＴは、ＳｉパワーＭＩＳＦＥＴと比較して、同耐圧でオン抵抗の低抵抗化が可能である。これは、ＳｉＣはＳｉと比較して絶縁破壊電界強度が約７倍と大きく、ドリフト層となるエピタキシャル層を薄くできることに起因する。
ＤＭＯＳ（Double Diffused Metal Oxide Semiconductor）構造のＳｉＣパワーＭＩＳＦＥＴでは、チャネル抵抗の増大を防ぐため、キャリア移動度が高い結晶面をチャネル領域として利用するトレンチ構造のＭＩＳＦＥＴがある。しかし、このようなトレンチ構造のＭＩＳＦＥＴでは、ゲート絶縁膜において絶縁破壊が起こり易い問題がある。これに対し、特許文献１（特開２０１７−７９２５１号公報）には、トレンチの表面またはトレンチの真下の領域をソース電極と電気的に接続することで、オフ時のゲート絶縁膜電界を下げることが開示されている。また、特許文献２（米国特許出願公開第２０１４／０２５２４６３号明細書）には、トレンチの下部にｐ型領域を形成することで、オフ時のゲート絶縁膜電界を下げることが開示されている。
また、ＳｉＣドリフト層にＢＰＤ（Basal Plane Dislocation）が存在する場合、ＰＮ接合に順方向電流が流れる際、電子と正孔の再結合によってＢＰＤが拡張し、積層欠陥面積が大きくなる現象（通電劣化現象）が知られている。この解決のため、非特許文献１には、ＰＮ接合をバイパスして電流を流すためのショットキーバリアダイオード構造をチップ上に作成し、劣化を防止することが開示されている。
特開２０１７−７９２５１号公報 米国特許出願公開第２０１４／０２５２４６３号明細書
Cheng-Tyng Yen 他，「1700V/30A 4H-SiC MOSFET with Low Cut-in Voltage Embedded Diode and Room Temperature Boron Implanted Termination」, Proceedings of the 27th International Symposium on Power Semiconductor Devices & ICs, p. 265, 2015,
特許文献１および２に記載のＭＩＳＦＥＴのように、ゲート電極が埋め込まれたトレンチの底部がドリフト層であるｎ型半導体層に達している場合、ゲート絶縁膜の耐圧が低下し、炭化ケイ素半導体装置の信頼性が低下する。また、ＳｉＣ基板内で正孔および電子の再結合により通電劣化が起きると、炭化ケイ素半導体装置の性能が低下する。
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
本願において開示される実施の形態のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
一実施の形態である炭化ケイ素半導体装置は、ｎ型のソース領域とｎ型の電流拡散層と、それらの相互間のｐ型のボディ層に側面が接するトレンチを有し、トレンチ内にゲート絶縁膜を介して埋め込まれたゲート電極を備えたＳｉＣパワーＭＩＳＦＥＴにおいて、トレンチと隣り合うｎ型の電流拡散層の上面に対しショットキー接合を形成する金属層を有するものである。
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
本発明によれば、炭化ケイ素半導体装置の信頼性および性能を向上させることができる。特に、ゲート絶縁膜の耐圧を向上し、さらに、通電劣化によるオン抵抗の増加を防ぐことができる。
本発明の実施の形態１である炭化ケイ素半導体装置を示す平面図である。 本発明の実施の形態１である炭化ケイ素半導体装置を示す斜視図である。 本発明の実施の形態１である炭化ケイ素半導体装置を示す斜視図である。 図１のＡ−Ａ線における断面図である。 本発明の実施の形態１である炭化ケイ素半導体装置の製造方法を説明する工程図である。 本発明の実施の形態１である炭化ケイ素半導体装置の製造工程中の断面図である。 図６に続く炭化ケイ素半導体装置の製造工程中の断面図である。 図７に続く炭化ケイ素半導体装置の製造工程中の断面図である。 図８に続く炭化ケイ素半導体装置の製造工程中の断面図である。 図８に続く炭化ケイ素半導体装置の製造工程中の断面図である。 図１０に続く炭化ケイ素半導体装置の製造工程中の断面図である。 図１１に続く炭化ケイ素半導体装置の製造工程中の断面図である。 図１２に続く炭化ケイ素半導体装置の製造工程中の断面図である。 図１３に続く炭化ケイ素半導体装置の製造工程中の断面図である。 図１４に続く炭化ケイ素半導体装置の製造工程中の断面図である。 図１５に続く炭化ケイ素半導体装置の製造工程中の断面図である。 図１６に続く炭化ケイ素半導体装置の製造工程中の断面図である。 図１７に続く炭化ケイ素半導体装置の製造工程中の断面図である。 図１８に続く炭化ケイ素半導体装置の製造工程中の断面図である。 炭化ケイ素半導体装置のオン電圧の特性変化を示すグラフである。 本発明の実施の形態１の変形例１である炭化ケイ素半導体装置を示す断面図である。 本発明の実施の形態１の変形例２である炭化ケイ素半導体装置を示す断面図である。 本発明の実施の形態１の変形例３である炭化ケイ素半導体装置を示す断面図である。 本発明の実施の形態１の変形例４である炭化ケイ素半導体装置を示す断面図である。 本発明の実施の形態２の電力変換装置を示す回路図である。 本発明の実施の形態３の電力変換装置を示す回路図である。 本発明の実施の形態４の電気自動車の構成を示す概略図である。 本発明の実施の形態４の昇圧コンバータを示す回路図である。 本発明の実施の形態５である鉄道車両におけるコンバータおよびインバータを示す回路図である。
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態では、特に必要なときを除き、同一または同様な部分の説明を原則として繰り返さない。また、実施の形態を説明する図面においては、構成を分かりやすくするために、平面図または斜視図等であってもハッチングを付す場合がある。さらに、実施の形態を説明する図面においては、構成を分かりやすくするために、断面図においてハッチングを省略する場合がある。
（実施の形態１）
以下、トレンチ（溝、凹部）内の側面をチャネル領域として有するＭＩＳＦＥＴ（ＭＩＳ型電界効果トランジスタ）を例とし、炭化ケイ素半導体装置について図面を用いて説明するが、これに制限されることはない。
＜炭化ケイ素半導体装置の構造＞
以下に、図１〜図４を用いて、本実施の形態の炭化ケイ素半導体装置の構造について説明する。図１は、本実施の形態の炭化ケイ素半導体装置であるＳｉＣパワーＭＩＳＦＥＴを示す平面図である。図２および図３は、本実施の形態の炭化ケイ素半導体装置であるＳｉＣパワーＭＩＳＦＥＴを示す斜視図である。図４は、本実施の形態の炭化ケイ素半導体装置であるＳｉＣパワーＭＩＳＦＥＴを示す断面図である。
図１では、ＳｉＣパワーＭＩＳＦＥＴが搭載された半導体チップの全体の平面図と、当該半導体チップのアクティブ領域の一部を拡大した拡大平面図とを並べて示している。図２では、トレンチ構造を分かり易くするため、図３と異なり、ゲート絶縁膜およびゲート電極の図示を省略している。また、図２および図３では、シリサイド層、ソース電極、層間絶縁膜、ドレイン配線用電極などの図示を省略している。図４は、図３のｙ−ｚ平面に沿う断面であって、トレンチを含む断面を示す断面図である。すなわち、図４は、図１のＡ−Ａ線における断面図である。炭化ケイ素半導体装置の構成を分かりやすくするため、図１では、ゲート配線用電極１０４およびソース配線用電極１０６が形成されている領域にハッチングを付している。
図１に示すように、炭化ケイ素半導体装置を搭載する半導体チップ１０１は、複数のｎチャネル型のＳｉＣパワーＭＩＳＦＥＴが並列接続されたソース配線用電極１０６の下方に位置するアクティブ領域（ＳｉＣパワーＭＩＳＦＥＴ領域、素子領域）と、平面視において上記アクティブ領域を囲む周辺領域とによって構成される。周辺領域には、平面視において上記アクティブ領域を囲むように形成された、電気的にフローティング状態のｐ型半導体層から成る複数のフィールド・リミッティング・リング（ＦＬＲ：Field Limiting Ring）１０３が形成されている。また、周辺領域には、平面視において上記複数のフィールド・リミッティング・リング１０３を囲むように、ｎ型半導体領域から成るガードリング１０２が形成されている。
半導体チップ１０１は、ｎ型のＳｉＣ基板と、ＳｉＣ基板上に形成されたｎ型の炭化ケイ素（ＳｉＣ）から成るエピタキシャル層とにより構成された、ｎ型の炭化ケイ素（ＳｉＣ）エピタキシャル基板（以下、ＳｉＣエピタキシャル基板と記す）を有し、平面視において矩形の構造を有している。ＳｉＣエピタキシャル基板のアクティブ領域の主面（上面、表面）側には、ＳｉＣパワーＭＩＳＦＥＴのゲート電極、ｎ型のソース領域、およびチャネル領域などが形成され、ＳｉＣエピタキシャル基板の主面の反対側の裏面側には、ＳｉＣパワーＭＩＳＦＥＴのｎ型のドレイン領域が形成されている。
複数のフィールド・リミッティング・リング１０３のそれぞれは、ＳｉＣエピタキシャル基板の上面に形成されており、平面視で環状の構造を有している。つまり、平面視において、１つ目のフィールド・リミッティング・リング１０３はアクティブ領域を囲むように形成され、２つ目のフィールド・リミッティング・リング１０３は１つ目のフィールド・リミッティング・リング１０３を囲むように形成され、３つ目のフィールド・リミッティング・リング１０３は２つ目のフィールド・リミッティング・リング１０３を囲むように形成されている。
複数のフィールド・リミッティング・リング１０３をアクティブ領域の周辺に形成することにより、ＳｉＣパワーＭＩＳＦＥＴのオフ時において、最大電界部分が順次外側のフィールド・リミッティング・リング１０３へ移り、最外周のフィールド・リミッティング・リング１０３で降伏するようになるので、炭化ケイ素半導体装置の耐圧を高めることができる。図１では、３つのフィールド・リミッティング・リング１０３を示したが、フィールド・リミッティング・リング１０３の数はこれに限定されるものではない。また、ガードリング１０２は、例えばＳｉＣエピタキシャル基板の上面に形成されたｎ型半導体領域から成り、アクティブ領域に形成されたＳｉＣパワーＭＩＳＦＥＴを保護する機能を有する。
アクティブ領域のＳｉＣエピタキシャル基板上には、互いに離間するゲート配線用電極１０４とソース配線用電極１０６とが配置されている。図１の右側の拡大平面図に示すように、アクティブ領域内に形成された複数のＳｉＣパワーＭＩＳＦＥＴ１０８は、平面視においてストライプパターンを有しており、それぞれのストライプパターンに接続する引出配線（ゲートバスライン）によって、全てのＳｉＣパワーＭＩＳＦＥＴのゲート電極はゲート配線用電極１０４と電気的に接続されている。
また、複数のＳｉＣパワーＭＩＳＦＥＴはソース配線用電極１０６に覆われており、それぞれのＳｉＣパワーＭＩＳＦＥＴのソース領域とボディ層の電位固定層とはソース配線用電極１０６に接続されている。ソース配線用電極１０６は絶縁膜を貫通するソース開口部１０７を通じて外部配線と接続されている。ゲート配線用電極１０４は、それぞれのＳｉＣパワーＭＩＳＦＥＴのゲート電極と接続されている。ゲート配線用電極１０４は、絶縁膜を貫通するゲート開口部１０５を通じて外部配線と接続されている。また、ｎ型のＳｉＣエピタキシャル基板の裏面側に形成されたｎ型のドレイン領域は、ｎ型のＳｉＣエピタキシャル基板の裏面全面に形成されたドレイン配線用電極１３（図４参照）と電気的に接続している。
図１の右側の拡大平面図に示すように、ＳｉＣエピタキシャル基板の上面には、当該上面に沿う方向であるｙ方向（横方向、水平方向）において、順にソース領域５、ボディ層３、電流拡散層６、ＪＦＥＴ領域４、電流拡散層６、ボディ層３およびソース領域５が並んで配置されている。ＪＦＥＴ領域４、電流拡散層６、ボディ層３およびソース領域５のそれぞれは、平面視でｙ方向に対し直交する方向であって、ＳｉＣエピタキシャル基板の上面に沿うｘ方向（横方向、水平方向）に延在している。ただし、ボディ層３の上面には、複数のトレンチ（溝、凹部）１１がｘ方向に等間隔で並んで形成されている。ｙ方向におけるトレンチ１１の一方の端部（側面）は電流拡散層６に接しており、他方の端部（側面）はソース領域５に接している。各トレンチ１１は、平面視で矩形の構造を有している。
また、図１の右側の拡大平面図では、ＪＦＥＴ領域４の上面と、当該ＪＦＥＴ領域４の上面をｙ方向で挟む２つの電流拡散層６のそれぞれの上面の一部とを覆う金属層７の輪郭を破線で示している。金属層７は、ｘ方向に延在している。図示はしていないが、金属層７から露出しているトレンチ１１、電流拡散層６、ボディ層３およびソース領域５のそれぞれの上には、ゲート絶縁膜を介して形成されたゲート電極がｘ方向に延在している。
図２〜図４に示すように、本実施の形態によるＳｉＣパワーＭＩＳＦＥＴは、ｎ型のＳｉＣ基板（半導体基板、バルク基板）２を有し、ＳｉＣ基板２の上には、ＳｉＣ基板２よりもｎ型不純物の濃度が低いｎ型の半導体層であるエピタキシャル層１が形成されている。エピタキシャル層１はドリフト層として機能する。エピタキシャル層１の膜厚は、例えば５〜１００μｍ程度である。ＳｉＣ基板２およびエピタキシャル層１のそれぞれの上面の結晶面は、Ｓｉ面、つまり（０００１）面である。ＳｉＣエピタキシャル基板は、ＳｉＣ基板２およびエピタキシャル層１から成る積層基板（半導体基板）により構成されている。
エピタキシャル層１の表面（上面）からエピタキシャル層１内に亘って所定の深さで、エピタキシャル層１内にはｐ型のボディ層（ウェル領域、ｐ型半導体領域）３が形成されている。つまり、ボディ層３の下面はエピタキシャル層１の下面に達していない。ボディ層３内には、ボディ層３（エピタキシャル層１）の表面（上面）からボディ層３内に亘って所定の深さで、ｎ型の半導体領域であるソース領域５が形成されている。
ｙ方向に並ぶ２つのボディ層３同士の間に挟まれたエピタキシャル層１内には、エピタキシャル層１の表面（上面）からエピタキシャル層１内に亘って所定の深さで、ｙ方向に並ぶ２つのｎ型の半導体領域である電流拡散層６が互いに離間して形成されている。ｙ方向に並ぶ当該２つのボディ層３同士の間には、エピタキシャル層１の表面（上面）からエピタキシャル層１内に亘って所定の深さで、ｎ型の半導体領域であるＪＦＥＴ（Junction Field Effect Transistor、接合型電界効果トランジスタ）領域４が形成されている。ＪＦＥＴ領域４は、ｙ方向に並ぶ当該２つの電流拡散層６同士の間に位置している。ＪＦＥＴ領域４は電流拡散層６およびソース領域５のそれぞれよりも深く形成されており、ボディ層３と同等の深さを有している。ｙ方向において、ＪＦＥＴ領域４とボディ層３との間には、当該ＪＦＥＴ領域４および当該ボディ層３に接する電流拡散層６が形成されている。
電流拡散層６は、ＪＦＥＴ領域４に電気的に接続され、ＪＦＥＴ領域４はエピタキシャル層１に電気的に接続され、エピタキシャル層１はＳｉＣ基板２に電気的に接続されている。また、ソース領域５の側面および底面はボディ層３に覆われており、ソース領域５は、ｎ型の半導体領域であるエピタキシャル層１、ＪＦＥＴ領域４および電流拡散層６からは分離され、電気的に絶縁されている。
エピタキシャル層１の上面には、ソース領域５からボディ層３に亘って、電流拡散層６に掛かるように延在するトレンチ（溝、凹部）１１が形成されている。トレンチ１１は、ｙ方向で互いに対向する第１側面および第２側面と、第１側面および第２側面に対し交差する第３側面および第４側面とを有している。トレンチ１１は、平面視でソース領域５、ボディ層３および電流拡散層６のそれぞれに接して形成されている。言い換えれば、トレンチ１１のｙ方向の一方の端部である第１側面はソース領域５に接し、ｙ方向の他方の端部である第２側面は電流拡散層６に接しており、トレンチ１１のその他の側面、つまりｙ−ｚ平面に沿う第３側面および第４側面はボディ層３に接している。
トレンチ１１はｙ方向でソース領域５から電流拡散層６に達する凹部であり、その側面の一部（第３側面および第４側面）は、ソース領域５と電流拡散層６との間のボディ層３により構成されている。ここで、トレンチ１１の第３側面および第４側面のそれぞれの結晶面は、（１１−２０）面または（１−１００）面である。
図２では、トレンチ１１の第３側面および第４側面にソース領域５および電流拡散層６が形成されておらず、ボディ層３のみが形成されている構造を示しているが、実際には、第３側面および第４側面のそれぞれにおいて、ｙ方向にソース領域５、ボディ層３および電流拡散層６が連続的に形成されている。
なお、ｚ方向はｘ方向およびｙ方向に対して直交する方向であって、ＳｉＣエピタキシャル基板の上面に対して垂直な方向である。トレンチ１１の底面はボディ層３に接している。つまり、トレンチ１１はボディ層３よりも浅く、トレンチ１１の底面はボディ層３の下面に達していない。
トレンチ１１の表面上には、ゲート絶縁膜８（図２では図示しない）が形成されている。つまり、ゲート絶縁膜８はトレンチ１１の底面およびトレンチ１１の全ての側面を覆っている。また、ゲート絶縁膜８は、トレンチ１１の表面に加えて、トレンチ１１と隣り合う領域のボディ層３の上面、ソース領域５の上面の一部、および、電流拡散層６の上面の一部をそれぞれ連続的に覆っている。ゲート絶縁膜８は、例えばＳｉＯ２（酸化シリコン）膜から成る。
ゲート絶縁膜８上には、電流拡散層６に挟まれたエピタキシャル層１の直上を除いて、ゲート電極９（図２では図示しない）が形成されている。すなわち、トレンチ１１内には、ゲート絶縁膜８を介してゲート電極９が埋め込まれている。ゲート電極９は、トレンチ１１の上端より上にも形成されており、トレンチ１１と隣り合う領域において、ボディ層３の上面と、ソース領域５の上面の一部と、電流拡散層６の上面の一部とを覆っている。ｘ方向に延在しているゲート電極９は、ｘ方向に並ぶ複数のトレンチ１１のそれぞれの内側を完全に埋め込んでいる。言い換えれば、ゲート電極９は、ｘ方向に隣り合うトレンチ１１同士の間の板状のボディ層３を、ｘ方向において跨ぐように形成されている。ゲート電極９は、例えばポリシリコン膜から成る。
ｙ方向で２つの電流拡散層６に挟まれたエピタキシャル層１（ＪＦＥＴ領域４）の上に、電流拡散層６の電位を固定する金属層（金属電位固定層）７が、エピタキシャル層１の上面に接して形成されている。金属層７は、当該ＪＦＥＴ領域４の上面と、当該ＪＦＥＴ領域４を挟む当該２つの電流拡散層６のそれぞれの上面の一部とを連続的に覆っており、ＪＦＥＴ領域４および電流拡散層６に電気的に接続されている。この結果、トレンチ１１に隣り合う電流拡散層６は、上部に金属層７を有し、下部にボディ層３を有する構造、すなわち、ｚ方向（垂直方向、縦方向）において金属／ｎ型ＳｉＣ／ｐ型ＳｉＣの積層構造になっている。言い換えれば、平面視で金属層７、電流拡散層６およびボディ層３は重なっている。ただし、トレンチ１１と隣接する電流拡散層６の上面は、金属層７から露出している。金属層７は、ゲート電極９と離間しており、金属層７の直上にゲート電極９は形成されていない。金属層７は、電流拡散層６の直上において、ゲート絶縁膜８と隣接している。
図４に示すように、ゲート電極９と、ゲート電極９から露出するゲート絶縁膜８の上面とは、層間絶縁膜１０により覆われている。層間絶縁膜１０は、例えばＳｉＯ２膜から成る。層間絶縁膜１０上には、ソース電極１２が形成されている。ソース電極１２は、層間絶縁膜１０から露出しているソース領域５および金属層７のそれぞれに電気的に接続されている。層間絶縁膜１０により、ゲート電極９と、ソース電極１２、ソース領域５および金属層７とは、互いに絶縁されている。ソース領域５とソース電極１２との間には、金属シリサイド層１４が介在している。ソース電極１２は、図示していない領域（例えばソース領域５と隣り合う領域）でボディ層３に電気的に接続されている。このため、ボディ層３の電位をソース電位に固定することができる。このように、ソース電極１２はボディ層３とソース領域５とに接続されており、本実施の形態のＳｉＣパワーＭＩＳＦＥＴはＤＭＯＳ（Double Diffused Metal Oxide Semiconductor）構造を有している。
ＳｉＣ基板２の上面と反対側の裏面には、金属シリサイド層１５を介してドレイン配線用電極（ドレイン電極、裏面電極）１３が形成されている。つまり、ＳｉＣ基板２の裏面には、ドレイン配線用電極１３が電気的に接続されている。ソース電極１２は、例えばＡｌ（アルミニウム）から成る。金属シリサイド層１４、１５は、例えばＮｉＳｉ（ニッケルシリサイド）から成る。ドレイン配線用電極１３は、例えばＳｉＣ基板２の裏面側から下に向かって順に形成されたＴｉ（チタン）膜、Ｎｉ（ニッケル）膜およびＡｕ（金）膜から成る積層膜により構成されている。ここで、ｎ型の電流拡散層６およびＪＦＥＴ領域４と、金属層７との間の接合は、ショットキー接合である。このため、ソース電極１２とドレイン配線用電極１３との間において、電流拡散層６およびＪＦＥＴ領域４と、金属層７とはショットキー接合から成るショットキーバリアダイオードを構成している。つまり、本実施の形態のＳｉＣパワーＭＩＳＦＥＴは、ダイオード（内蔵ダイオード）を備えている。当該内蔵ダイオードは、後述する実施の形態３〜５において説明するように、還流ダイオードとして使用できるものである。
このようなショットキーバリアダイオードを形成するため、金属層７の材料には、電流拡散層６およびＪＦＥＴ領域４のそれぞれとオーミックに接続されるものを用いない。電流拡散層６およびＪＦＥＴ領域４とオーミックに接続される導電膜を電流拡散層６およびＪＦＥＴ領域４のそれぞれの上に形成した場合、当該導電膜と電流拡散層６、ＪＦＥＴ領域４、エピタキシャル層１およびＳｉＣ基板２が短絡し、後に形成するＳｉＣパワーＭＩＳＦＥＴが動作しなくなり、かつ、ＳｉＣパワーＭＩＳＦＥＴが内蔵ダイオードを有さない素子となる。したがって、金属層７の材料は、エピタキシャル層１に対してショットキー接合を形成するものに限られる。
ボディ層３のエピタキシャル層１の表面（上面）からの深さ（第１深さ）は、例えば０．５〜２μｍ程度である。ここでいうエピタキシャル層１の表面とは、トレンチ１１の底面ではなくトレンチ１１と横方向に隣り合う領域のエピタキシャル層１の上面（最上面）を指す。また、ソース領域５のエピタキシャル層１の表面（上面）からの深さ（第２深さ）は、例えば０．１〜１μｍ程度である。電流拡散層６のエピタキシャル層１の表面（上面）からの深さ（第３深さ）は、例えば０．１〜１μｍ程度である。トレンチ１１のエピタキシャル層１の表面（上面）からの深さ（第４深さ）は、ボディ層３のエピタキシャル層１の表面（上面）からの第１深さよりも浅く、例えば０．１〜１．５μｍ程度である。
ｎ型のＳｉＣ基板２の不純物濃度の好ましい範囲は、例えば１×１０１８〜１×１０２１ｃｍ−３である。ｎ型のエピタキシャル層１の不純物濃度の好ましい範囲は、例えば１×１０１４〜１×１０１７ｃｍ−３である。ｐ型のボディ層３の不純物濃度の好ましい範囲は、例えば１×１０１６〜１×１０１９ｃｍ−３である。ｐ型のボディ層３の最大不純物濃度の好ましい範囲は、例えば１×１０１７〜１×１０１９ｃｍ−３である。ｎ型のソース領域５の不純物濃度の好ましい範囲は、例えば１×１０１９〜１×１０２１ｃｍ−３である。ｎ型の電流拡散層６の不純物濃度の好ましい範囲は、例えば５×１０１６〜５×１０１８ｃｍ−３である。ＳｉＣ基板２、ソース領域５および電流拡散層６はエピタキシャル層１よりも不純物濃度が高い。また、ＪＦＥＴ領域４は、エピタキシャル層１よりも不純物濃度が高く、ソース領域５および電流拡散層６よりも不純物濃度が低い領域である。また、金属層７は、例えばＴｉ（チタン）膜またはＮｉ（ニッケル）膜から成る。
ｎ型のソース領域５と、ｐ型のボディ層３と、ｎ型の電流拡散層６、ＪＦＥＴ領域４、エピタキシャル層１およびＳｉＣ基板２と、ゲート電極９とは、ＳｉＣパワーＭＩＳＦＥＴ１０８（図１参照）を構成している。ＳｉＣパワーＭＩＳＦＥＴのチャネル領域は、トレンチ１１の表面およびｘ方向に並ぶトレンチ１１に挟まれたボディ層３の表面（上面）である。つまり、ＳｉＣパワーＭＩＳＦＥＴのチャネルは、トレンチ１１の底面と、トレンチ１１の側面のうち、ｙ−ｚ平面に沿う第３側面および第４側面と、トレンチ１１とｘ方向において隣接するボディ層３の上面とのそれぞれに形成される。
ＳｉＣパワーＭＩＳＦＥＴの動作時の電流は、このチャネル内をｙ方向に流れる。つまり、ＳｉＣパワーＭＩＳＦＥＴがオン状態のとき、電子はソース領域５から、ボディ層３の表面（トレンチ１１の側面、底面およびトレンチ１１と隣接するボディ層３の上面）を通って電流拡散層６に達し、電流拡散層６、ＪＦＥＴ領域４、エピタキシャル層１およびＳｉＣ基板２を通ってドレイン配線用電極１３に流れる。ＳｉＣパワーＭＩＳＦＥＴのチャネル長方向は、ｙ方向であり、ＳｉＣパワーＭＩＳＦＥＴのチャネル幅方向は、ｘ方向である。ＳｉＣパワーＭＩＳＦＥＴのチャネル幅は、トレンチ１１の表面を含むボディ層３の表面に沿う長さである。
電流拡散層６は、ボディ層３内を通った電子がＪＦＥＴ領域４内を下方に向かって流れ、最短距離でＳｉＣ基板２側に向かうことに起因して、一部の領域に電流が集中して流れることを防ぐ役割を有している。すなわち、比較的不純物濃度が高い電流拡散層６が形成されていることで、ボディ層３内を通った電子は電流拡散層６内で拡散し、電流拡散層６内およびＪＦＥＴ領域４内を含むｎ型半導体領域内を均一に流れる。
チャネル領域上にはゲート絶縁膜８が形成され、ゲート絶縁膜８上にはゲート電極９が形成されている。ただし、ゲート電極９は、エピタキシャル層１の上面に形成されたＪＦＥＴ領域４の直上には形成されておらず、ｙ方向におけるＪＦＥＴ領域４側のゲート電極９の端部は電流拡散層６の直上に位置している。チャネル長に並行なｙ方向におけるトレンチ１１の長さは、例えば１〜３μｍ程度である。チャネル幅に並行なｘ方向におけるトレンチ１１の長さは、例えば０．１〜２μｍ程度である。チャネル幅に並行なｘ方向において隣り合うトレンチ１１同士の間隔は、例えば０．１〜２μｍ程度である。
＜本実施の形態の炭化ケイ素半導体装置の効果＞
以下に、本実施の形態１によるＳｉＣパワーＭＩＳＦＥＴの特徴および効果を説明する。
ＤＭＯＳ構造のＳｉＣパワーＭＩＳＦＥＴのオン抵抗の低減に有効な対策の１つは、チャネル抵抗を低減することである。比較的低耐圧（例えば６００Ｖ耐圧）のＤＭＯＳでは、チャネル抵抗がオン抵抗の主成分である。一方、比較的高耐圧（例えば３３００Ｖ耐圧）のＤＭＯＳにおいては、オン抵抗のうち、ドリフト抵抗の比率が高まるが、依然、チャネル抵抗の比率も高い。したがって、このチャネル抵抗の低減は、耐圧を問わずＳｉＣパワーＭＩＳＦＥＴのオン抵抗低減に有効である。
トレンチ構造を有しないＤＭＯＳのチャネル抵抗が高くなる物理的要因は、チャネル面となるＳｉ面（（０００１）面）のキャリア移動度が低いことである。つまり、ＳｉＣパワーＭＩＳＦＥＴのチャネルにおけるキャリア移動度は、エピタキシャル層を含む半導体基板の結晶面の面方位に依存し、（０００１）面または（０００−１）面に比べ、キャリア移動度は（１１−２０）面および（１−１００）面の方が高い。
図２〜図４に示すように、本実施の形態のＳｉＣパワーＭＩＳＦＥＴでは、エピタキシャル層１の上面およびトレンチ１１の底面である（０００１）面のみならず、トレンチ１１の互いに対向する第３側面および第４側面がチャネル領域となる。したがって、結晶面が（１１−２０）面または（１−１００）面であるトレンチ１１の第３側面および第４側面をチャネル領域として有する本実施の形態のＳｉＣパワーＭＩＳＦＥＴは、（０００１）面または（０００−１）面のみをチャネル領域として有するＭＩＳＦＥＴに比べて高いチャネル移動度を有する。また、トレンチ１１を形成することによって、トレンチを有しないプレーナ型のＤＭＯＳ構造と比較してチャネル幅が大きくなり、高い電流密度を実現することができる。よって、炭化ケイ素半導体装置の性能を向上させることができる。
また、ゲート電極が埋め込まれたトレンチを有するＳｉＣパワーＭＩＳＦＥＴのうち、当該トレンチがｐ型のボディ層の下のｎ型のエピタキシャル層（ドリフト層）にまで達している場合、ゲート絶縁膜およびゲート電極の一部が耐圧を支えるｐ型のボディ層の下面の下のドリフト層側に突出するため、ゲート絶縁膜に絶縁耐圧を超える電界が印加され、絶縁破壊に至る虞がある。
これに対し、本実施の形態のトレンチ１１はｐ型のボディ層３内にのみ形成されており、トレンチ１１の底部はボディ層３の下面より下方に突出していない。よって、ボディ層の下面からＳｉＣ基板側にトレンチの底部が達しているトレンチ型ＭＩＳＦＥＴと比較して、本実施の形態では、耐圧保持時にトレンチの表面に接して形成されたゲート絶縁膜にかかる電界を大幅に緩和することができる。これにより、ゲート絶縁膜の耐圧を高めることができるため、炭化ケイ素半導体装置の信頼性を高めることができる。
ここで、本実施の形態では、電流拡散層６上に金属層７が形成されている。金属層７はソース電極１２（図２および図３では図示しない）に電気的に接続されているため、ソース電位となっている。つまり、金属層７とソース領域５とは互いに同電位となっている。また、金属層７は電流拡散層６と電気的に接続されている。これにより、電流拡散層６の電位であって、特に電流拡散層６の上部、つまり金属層７と接する部分の電流拡散層６の電位は、ソース電位となる。このように、金属層７は電流拡散層６の電位をソース電位に固定する役割を有する。
このため、ＳｉＣパワーＭＩＳＦＥＴのオフ時の電流拡散層６中の電位は、ＪＦＥＴ領域４の電位よりも、金属層７とボディ層３との電位により決定される。金属層７およびボディ層３は電気的にソース電極１２に接続されているため、トレンチ１１の表面において電流拡散層６と接するゲート絶縁膜中の電界の強度は、ゲート・ソース間の電位差で生じる電界と同程度の強度に抑制される。したがって、電流拡散層６の近傍のゲート絶縁膜が電界集中に起因して破壊されることを防ぐことができるため、ゲート絶縁膜の信頼度が向上する。すなわち、炭化ケイ素半導体装置の信頼性を向上させることができる。
また、ＳｉＣパワーＭＩＳＦＥＴでは、ＳｉＣ基板上のエピタキシャル層中にＢＰＤ（Basal Plane Dislocation、基底面転位）が形成された場合、ＢＰＤが形成された領域において電子と正孔が再結合すると、その再結合により放出されたエネルギーによりエピタキシャル層内の結晶にずれが生じる。その結果、ショックレー型積層欠陥と呼ばれる面欠陥がエピタキシャル層内に広がる。このような積層欠陥は、エピタキシャル層（ドリフト層）内を縦方向に流れる電子の動きを阻害するため、当該積層欠陥が広がったＳｉＣパワーＭＩＳＦＥＴでは、素子抵抗（基板抵抗）および順方向電圧（オン電圧）が増大する。この積層欠陥は、ＳｉＣパワーＭＩＳＦＥＴを動作させた際にＳｉＣエピタキシャル基板内に電子と正孔が流れ込むことで拡大し続けるため、通電時間の経過と共にソース・ドレイン間の抵抗および内蔵ダイオードの抵抗が増大する。つまり、通電劣化によりＳｉＣパワーＭＩＳＦＥＴの特性が変化し、炭化ケイ素半導体装置の性能および信頼性が低下する問題が生じる。
これに対し、本実施の形態では、電流拡散層６およびＪＦＥＴ領域４と金属層７との間には、ｐ型半導体領域など、正孔を含む層が形成されていない。金属層７内に存在するキャリアは自由電子のみであり、正孔は存在しないため、ｎ型の電流拡散層６に正孔は流れ込まない。このため、金属層７側から電流拡散層６に正孔が移動することに起因するキャリアの再結合は起きない。したがって、エピタキシャル層１（ドリフト層）内にＢＰＤが存在したとしても、通電劣化を防ぐことができる。
図２０に、ＳｉＣパワーＭＩＳＦＥＴにおける通電時間とオン電圧との関係をグラフに示す。つまり、図２０は、炭化ケイ素半導体装置のオン電圧の特性変化を示すグラフである。図２０では、金属層７（図２参照）を形成せず、積層欠陥が拡大する場合のグラフを破線で示し、本実施の形態のＳｉＣパワーＭＩＳＦＥＴのグラフを実線で示している。破線のグラフで示すように、金属層７を備えておらず、電子および正孔の再結合により積層欠陥が拡大しているＳｉＣパワーＭＩＳＦＥＴでは、通電時間が経過する程オン電圧が増大している。これに対し、実線のグラフで示す本実施の形態では、通電時間が経過しても積層欠陥の拡大を防ぐことができるため、オン電圧の増大を防ぐことができる。
以上より、金属層７が形成されていないＤＭＯＳ構造のＳｉＣパワーＭＩＳＦＥＴに比べて、抵抗が低く低損失なＳｉＣパワーＭＩＳＦＥＴを実現することができる。つまり、炭化ケイ素半導体装置の性能を向上させることができる。加えて、積層欠陥の発生に起因する通電劣化を防ぐことができるため、炭化ケイ素半導体装置の信頼性を高めることができる。
＜炭化ケイ素半導体装置の製造方法＞
以下に、本実施の形態の炭化ケイ素半導体装置の製造方法について、図５〜図１９を用いて工程順に説明する。図５は本実施の形態における炭化ケイ素半導体装置の製造方法を説明する工程図である。図６〜図１９は、本実施の形態の炭化ケイ素半導体装置の製造工程中の断面図である。ここでは、図５に示す工程Ｐ１〜Ｐ７の順に沿って、炭化ケイ素半導体装置の製造工程を説明する。
＜工程Ｐ１＞
まず、図６に示すように、ｎ型の４Ｈ−ＳｉＣ基板２を用意する。ＳｉＣ基板２には、ｎ型不純物が導入されている。このｎ型不純物は、例えばＮ（窒素）であり、このｎ型不純物の不純物濃度は、例えば１×１０１８〜１×１０２１ｃｍ−３である。また、ＳｉＣ基板２はＳｉ面（（０００１）面）とＣ面（（０００−１）面）との両面を有するが、ＳｉＣ基板２の表面（主面、上面）はＳｉ面またはＣ面のどちらでもよい。
次に、ＳｉＣ基板２の表面（第１主面）上にエピタキシャル成長法により（ＳｉＣ炭化ケイ素）から成るｎ型のエピタキシャル層１を形成する。エピタキシャル層１には、ＳｉＣ基板２の不純物濃度よりも低いｎ型不純物が導入されている。エピタキシャル層１の不純物濃度はＳｉＣパワーＭＩＳＦＥＴの素子定格に依存するが、例えば１×１０１４〜１×１０１７ｃｍ−３である。また、エピタキシャル層１の厚さは、例えば５〜１００μｍである。以上の工程により、ｎ型のＳｉＣ基板２およびエピタキシャル層１から成るＳｉＣエピタキシャル基板が形成される。
＜工程Ｐ２＞
次に、図７に示すように、エピタキシャル層１の表面（上面）上に、イオン注入阻止マスクとして、マスクＭ１１を形成する。マスクＭ１１の厚さは、例えば１〜３μｍ程度である。素子領域におけるマスクＭ１１の幅は、例えば１〜５μｍ程度である。マスクＭ１１の材料としては、無機材料のＳｉＯ２膜、Ｓｉ膜若しくはＳｉＮ膜または有機材料のレジスト膜若しくはポリイミド膜を用いることができる。
次に、マスクＭ１１越しに、エピタキシャル層１にｐ型不純物（例えばＡｌ（アルミニウム））をイオン注入する。これにより、エピタキシャル層１の素子領域にｐ型のボディ層３を形成する。なお、図示は省略するが、同時に素子領域周辺にｐ型のフィールド・リミッティング・リング１０３（図１参照）を形成する。終端部の構造としては、これに限定されるものではなく、例えばジャンクション・ターミネーション・エクステンション（Junction Termination Extension：ＪＴＥ）構造であってもよい。
ボディ層３のエピタキシャル層１の表面（上面）からの深さ（第１深さ）は、例えば０．５〜２μｍ程度である。また、ボディ層３の不純物濃度は、例えば１×１０１６〜１×１０１９ｃｍ−３である。また、ボディ層３の最大不純物濃度は、例えば１×１０１７〜１×１０１９ｃｍ−３である。
次に、図８に示すように、マスクＭ１１を除去した後、ボディ層３と同様な形成方法で、ｎ型のソース領域５、ｎ型の電流拡散層６、またはｎ型のＪＦＥＴ領域４を形成する。つまり、これらの半導体領域を、マスクを用いたイオン注入法などにより形成する。ここで注入するｎ型不純物は、例えばＮ（窒素）またはＰ（リン）である。また、図示は省略するが、周辺領域にｎ型のガードリング１０２（図１参照）を形成する。
＜工程Ｐ３＞
次に、図示は省略するが、エピタキシャル層１の上面上および裏面上に、例えばプラズマＣＶＤ（Chemical Vapor Deposition）法によりＣ（炭素）膜を堆積する。炭素膜の厚さは、例えば０．０３μｍ程度である。この炭素膜により、ＳｉＣエピタキシャル基板の表面および裏面を被覆した後、ＳｉＣエピタキシャル基板に１５００℃以上の温度で熱処理を施す。熱処理の時間は、例えば１〜３０分程度である。これにより、ＳｉＣエピタキシャル基板にイオン注入した各不純物の活性化を行う。熱処理後は、例えば酸素プラズマ処理により炭素膜を除去する。
＜工程Ｐ４＞
次に、図９および図１０に示すように、エピタキシャル層１上にエッチング防止マスクとしてマスクＭ１２を形成する。図９は、ｘ方向においてトレンチと隣り合う領域、つまり、トレンチを形成しない領域における断面図であり、図１０は、トレンチを形成する領域における断面図である。マスクＭ１２は、例えばレジスト膜から成る。マスクＭ１２の厚さは、例えば０．５〜３μｍ程度である。マスクＭ１２には、後の工程においてトレンチ１１が形成される領域に開口部が設けられている。１つの開口部の底部には、例えばボディ層３、ソース領域５および電流拡散層６がいずれも露出している。
続いて、ドライエッチング法を用いて、ソース領域５、ボディ層３および電流拡散層６に延在するトレンチ１１を複数形成する。１つのトレンチ１１は、ソース領域５、ボディ層３および電流拡散層６のそれぞれに接している。ここでは、ｘ方向（図９および図１０の奥行き方向）に並ぶ複数のトレンチ１１を形成する。また、ｙ方向（図９および図１０の横方向）においてもトレンチ１１を複数並べて形成する。
トレンチ１１の深さ（第４深さ）は、ボディ層３の深さよりも浅い。トレンチ１１の深さは、例えば０．１〜１．５μｍ程度である。後に形成するＳｉＣパワーＭＩＳＦＥＴのチャネル長に並行な方向（ｙ方向）におけるトレンチ１１の長さは、例えば１〜３μｍ程度である。当該ＳｉＣパワーＭＩＳＦＥＴのチャネル幅に並行な方向（ｘ方向）におけるトレンチ１１の長さは、例えば０．１〜１μｍ程度である。チャネル幅に並行な方向のトレンチ間隔は、例えば０．１〜１μｍ程度である。
＜工程Ｐ５＞
次に、図１１に示すように、マスクＭ１２を除去した後、エピタキシャル層１の表面およびトレンチ１１の表面にゲート絶縁膜８を形成する。つまり、ゲート絶縁膜８はトレンチ１１の側面および底面を覆うように形成される。ゲート絶縁膜８は、例えば熱ＣＶＤ法により形成されたＳｉＯ２膜から成る。ゲート絶縁膜８の厚さは、例えば０．００５〜０．１５μｍ程度である。ゲート絶縁膜８の厚さはトレンチ１１の最小幅の１／２の大きさより小さいため、トレンチ１１はゲート絶縁膜８により完全に埋め込まれることはない。
続いて、ゲート絶縁膜８上にｎ型のポリシリコン膜９ａを形成する。ポリシリコン膜９ａの厚さは、例えば０．０１〜４μｍ程度である。これにより、トレンチ１１内はゲート絶縁膜８およびポリシリコン膜９ａによって完全に埋め込まれる。
次に、図１２に示すように、マスクＭ１３（ホトレジスト膜）を用いて、ポリシリコン膜９ａをドライエッチング法により加工することで、ポリシリコン膜９ａから成るゲート電極９を形成する。このとき、ｙ方向において隣り合うボディ層３に挟まれたＪＦＥＴ領域４の直上のポリシリコン膜９ａは除去する。
次に、図示は省略するが、マスクＭ１３を除去した後、ゲート電極９をライト酸化する。例えば、条件として、ドライ酸化を９００℃で３０分程度行う。
＜工程Ｐ６＞
次に、図１３に示すように、エピタキシャル層１の表面（上面）上に、ゲート電極９およびゲート絶縁膜８を覆うように、例えばプラズマＣＶＤ法により層間絶縁膜１０を形成する。層間絶縁膜は、例えばＳｉＯ２膜から成る。
次に図１４から図１７を用いて説明する工程では、金属層７と金属シリサイド層１４とを形成する。以下では、最初に金属層７を形成し、その後、金属シリサイド層１４を形成する順序で説明するが、金属シリサイド層１４の形成後に金属層７を形成する方法を用いてもよく、また、金属シリサイド層１４および金属層７の両者を同時に形成してもよい。
ただし、ここでは、金属シリサイドからなる層を金属層７として形成しない。つまり、電流拡散層６およびＪＦＥＴ領域４のそれぞれの上には金属シリサイド層を形成しない。言い換えれば、電流拡散層６およびＪＦＥＴ領域４のそれぞれの上には、電流拡散層６およびＪＦＥＴ領域４のそれぞれとオーミックに接続される導電膜を形成しない。これは、金属層７とその下のｎ型半導体領域（電流拡散層６およびＪＦＥＴ領域４）とから成る上記ショットキーバリアダイオードを形成するためである。電流拡散層６およびＪＦＥＴ領域４とオーミックに接続される導電膜を電流拡散層６およびＪＦＥＴ領域４のそれぞれの上に形成した場合、当該導電膜と電流拡散層６、ＪＦＥＴ領域４、エピタキシャル層１およびＳｉＣ基板２が短絡し、後に形成するＳｉＣパワーＭＩＳＦＥＴが動作しなくなり、かつ、ＳｉＣパワーＭＩＳＦＥＴが内蔵ダイオードを有さない素子となるためである。当該内蔵ダイオードは、後述する実施の形態３〜５において説明するように、還流ダイオードとして使用できるものである。したがって、金属層７の材料は、エピタキシャル層１に対してショットキー接合を形成するものに限られる。
ここでは、図１４に示すように、マスクＭ１４（ホトレジスト膜）を用いて、層間絶縁膜１０およびゲート絶縁膜８をドライエッチング法により加工し、これにより、電流拡散層６の一部およびＪＦＥＴ領域４を露出する開口部を形成する。
次に、図１５に示すように、マスクＭ１４を除去した後、開口部の底面に露出している電流拡散層６の一部およびＪＦＥＴ領域４のそれぞれの表面に接する金属層７を形成する。金属層７は、例えばＴｉ（チタン）膜の堆積により形成され、金属層７の厚さは例えば０．００１〜５μｍ程度である。当該Ｔｉ膜は例えばスパッタリング法により形成することができ、その後、マスクを用いてエッチングを行うことでＴｉ膜を加工することで、Ｔｉ膜からなる金属層７は２つのゲート電極９同士の間のパターンとして残る。電流拡散層６およびＪＦＥＴ領域４と、金属層７とはショットキー接合から成るショットキーバリアダイオードを構成している。
次に、図１６に示すように、マスクＭ１５（ホトレジスト膜）を用いて、層間絶縁膜１０およびゲート絶縁膜８をドライエッチング法により加工して、ソース領域５の一部およびボディ層３に達する開口部を形成する。マスクＭ１５は金属層７を覆っている。
次に、図１７に示すように、マスクＭ１５を除去した後、当該開口部の底面に露出しているソース領域５の一部およびボディ層３の一部のそれぞれの上面に、周知のサリサイドプロセスを用いて、金属シリサイド層１４を形成する。
＜工程Ｐ７＞
次に、図１８に示すように、ソース領域５を覆う金属シリサイド層１４、金属層７およびゲート電極９のそれぞれに達する複数の開口部（ゲート電極９に達する開口部は図示しない）の内部を含む層間絶縁膜１０上に金属膜（例えばＴｉ（チタン）膜、ＴｉＮ（窒化チタン）膜およびＡｌ（アルミニウム）膜から成る積層膜）を堆積する。Ａｌ（アルミニウム）膜の厚さは、例えば２μｍ以上が好ましい。続いて、当該金属膜を加工することにより、金属シリサイド層１４を介してソース領域５およびボディ層３と電気的に接続され、金属層７に電気的に接続されたソース電極１２と、ゲート電極９に電気的に接続されたゲート配線用電極（図示しない）とを形成する。
次に、図示は省略するが、ＳｉＯ２膜もしくはポリイミド膜をパッシベーション膜としてゲート配線用電極およびソース電極１２を覆うように堆積させる。
次に、図示は省略するが、パッシベーション膜を加工することで、パッシベーション膜を貫通するソース開口部１０７（図１参照）とゲート開口部１０５（図１参照）とを形成する。
次に、図示は省略するが、ＳｉＣ基板２の裏面に、例えばスパッタリング法により金属膜を堆積する。この金属膜の厚さは、例えば０．１μｍ程度である。
次に、図１９に示すように、レーザーシリサイド化熱処理を施すことにより、当該金属膜とＳｉＣ基板２の裏面と反応させて、ＳｉＣ基板２の裏面を覆うように金属シリサイド層１５を形成する。続いて、金属シリサイド層１５の下面を覆うように、ドレイン配線用電極１３を形成する。ドレイン配線用電極１３は、Ｔｉ（チタン）膜、Ｎｉ（ニッケル）膜およびＡｕ（金）膜を下方に向かって順に積層することで形成された積層膜から成る。ドレイン配線用電極１３の厚さは、例えば０．５〜１μｍである。
以上の工程により、本実施の形態の炭化ケイ素半導体装置が略完成する。ｎ型のソース領域５と、ｐ型のボディ層３と、ｎ型の電流拡散層６、ＪＦＥＴ領域４、エピタキシャル層１およびＳｉＣ基板２と、ゲート電極９とは、ＳｉＣパワーＭＩＳＦＥＴ１０８（図１参照）を構成している。その後、ソース電極１２、ゲート配線用電極、およびドレイン配線用電極１３に、それぞれ外部配線が電気的に接続される。
＜本実施の形態の炭化ケイ素半導体装置の製造方法の効果＞
本実施の形態によれば、トレンチ１１の側面がチャネル領域となるため、例えば４°オフＳｉ（０００１）面基板を用いた場合、（１１−２０）面または（１−１００）面をチャネル面として利用することができる。したがって、ＳｉＣエピタキシャル基板の主面のみをチャネル領域として有するＳｉＣパワーＭＩＳＦＥＴと比較して、高いチャネル移動度を実現することができる。また、トレンチ１１を形成することによって、トレンチを形成しないＤＭＯＳ構造と比較してチャネル幅が大きくなり、高い電流密度を実現することができる。よって、炭化ケイ素半導体装置の性能を向上させることができる。
さらに、トレンチ１１はボディ層３の深さよりも浅い範囲内に形成され、また、トレンチ１１の底面の下方はボディ層３に囲まれている。したがって、本実施の形態では、ボディ層３から下方に露出した部分があるトレンチ型ＭＯＳ構造と比較して、耐圧保持時にトレンチ表面に形成されたゲート絶縁膜にかかる電界を大幅に緩和することができる。よって、炭化ケイ素半導体装置の信頼性を向上させることができる。
また、本実施の形態では、電流拡散層６の上面に接続された金属層７の中にキャリアとして自由電子のみが存在するため、ｎ型の電流拡散層６に電流が流れた場合に、ドリフト層内にＢＰＤが存在するか否かにかかわらず、通電劣化の発生を抑制することができる。よって、通常のＤＭＯＳ構造に比べて抵抗および損失を低減することができるため、炭化ケイ素半導体装置の性能を向上させることができ、かつ、高い信頼性を有する炭化ケイ素半導体装置を形成することができる。
また、ここでは、層間絶縁膜１０の形成後に金属層７およびソース電極１２を連続工程で作製できるため、プロセスが簡易である。
＜変形例１＞
図２１に示すように、本実施の形態の変形例１であるＳｉＣパワーＭＩＳＦＥＴは、電流拡散層６の上部とゲート絶縁膜８とに挟まれている領域、および、ソース領域５の上部とゲート絶縁膜８とに挟まれている領域のそれぞれに、ゲート絶縁膜８よりも厚いフィールド酸化膜（フィールド絶縁膜）１６が形成されたものである。その他の構造は、図１〜図４を用いて説明したＳｉＣパワーＭＩＳＦＥＴと同様である。フィールド酸化膜１６が形成されていることで、オフ時にかかるゲート絶縁膜電界をさらに低減することが可能である。加えて、ゲート電極９とエピタキシャル層１との間の電気的な容量を減らすことが可能であり、さらに、スイッチング損失を低減し、誤点弧を防止することが可能となる。
フィールド酸化膜１６の形成方法は、例えば、図１０を用いて説明したトレンチ１１の形成工程で使用したハードマスク（マスクＭ１２）をフィールド酸化膜１６として残す。この場合、マスクＭ１２は酸化シリコン膜により形成する。それによって、トレンチ１１の側面の上部である角部とゲート電極９との間に、順に積層されたフィールド酸化膜１６とゲート絶縁膜８とが挟まれ、酸化膜厚が厚い構造となる。
＜変形例２＞
図２２に示すように、本実施の形態の変形例２は、ＳｉＣ基板２の裏面に、ＳｉＣ基板２の裏面（第２主面）から所定の深さ（第５深さ）を有して、不純物濃度の高いｎ型の半導体層である抵抗低減層１７が形成されたものである。これにより、金属シリサイド層１５の抵抗が低減でき、ＳｉＣ基板２とドレイン配線用電極１３との接触抵抗を低減することができる。その他の構造は、図１〜図４を用いて説明したＳｉＣパワーＭＩＳＦＥＴと同様である。
抵抗低減層１７は、例えば図１９を用いて説明した工程の直前に、イオン注入により形成する。抵抗低減層１７のｎ型の不純物濃度は、例えば１×１０１９〜１×１０２１ｃｍ−３である。抵抗低減層１７は、エピタキシャル成長法により形成してもよい。
＜変形例３＞
図２３に示すように、本実施の形態の変形例３は、ｐ型のボディ層３と金属シリサイド層１４に挟まれた領域に、ボディ層の電位固定領域１８が形成されたものである。つまり、ソース領域５と隣接して、エピタキシャル層１の上面（ボディ層３の上面）にｐ型の半導体領域である電位固定領域１８が形成されている。これによって、金属シリサイド層１４の抵抗が低減でき、ボディ層３の電位がソース電極１２と同様になる。その他の構造は、図１〜図４を用いて説明したＳｉＣパワーＭＩＳＦＥＴと同様である。
ボディ層の電位を固定するために設けられた電位固定領域１８は、例えばボディ層３にｐ型不純物をイオン注入することにより形成される。電位固定領域１８のボディ層３の表面（上面）からの深さは、例えば０．１〜０．５μｍ程度である。電位固定領域１８の不純物濃度は、例えば１×１０１９〜１×１０２１ｃｍ−３である。電位固定領域１８は、ボディ層３よりも高い不純物濃度を有している。
＜変形例４＞
図２４に示すように、本実施の形態の変形例４は、ｎ型のエピタキシャル層１とｎ型のＳｉＣ基板２に挟まれた領域にｎ型の半導体層であるＢＰＤ低減層１９が形成されたものである。これによって、ＳｉＣ基板２中に存在するＢＰＤの一部がＴＳＤ（Threading Screw Dislocation、貫通らせん転位）に変化し、エピタキシャル層１中のＢＰＤを大幅に低減できる。ＴＳＤは、ＳｉＣパワーＭＩＳＦＥＴに電流が流れる際に、ＢＰＤとは異なり抵抗とならない転位である。したがって、ＢＰＤをＴＳＤに変化させることで、ＳｉＣパワーＭＩＳＦＥＴのオン抵抗をより低減し、通電劣化の発生を防ぐことができる。その他の構造は、図１〜図４を用いて説明したＳｉＣパワーＭＩＳＦＥＴと同様である。
ＢＰＤ低減層１９は、例えば図６を用いて説明した工程において、ＳｉＣ基板２上にエピタキシャル層１を形成する前にエピタキシャル成長法により形成することができる。ＢＰＤ低減層１９の不純物濃度の好ましい範囲は、例えば１×１０１７〜１×１０２１ｃｍ−３である。ＢＰＤ低減層１９は、例えば、ＳｉＣ基板２よりも不純物濃度が高く、エピタキシャル層１よりも不純物濃度が低い層である。ＢＰＤ低減層１９の厚さは例えば０．５〜５０μｍ程度である。
（実施の形態２）
前記実施の形態１において説明したＳｉＣパワーＭＩＳＦＥＴを有する炭化ケイ素半導体装置は、電力変換装置に用いることができる。本実施の形態２における電力変換装置について図２５を用いて説明する。図２５は本実施の形態における電力変換装置（インバータ）の一例を示す回路図である。
図２５に示すように、インバータ３０２はスイッチング素子であるＳｉＣＭＩＳＦＥＴ３０４と、ダイオード３０５とを有する。ＳｉＣＭＩＳＦＥＴ３０４は、前記実施の形態１で説明したＳｉＣパワーＭＩＳＦＥＴであり、内蔵ダイオードを備えている。各単相において、電源電圧（Ｖｃｃ）と負荷（例えばモータ）３０１の入力電位との間にＳｉＣＭＩＳＦＥＴ３０４とダイオード３０５とが逆並列に接続されており（上アーム）、負荷３０１の入力電位と接地電位（ＧＮＤ）との間にもＳｉＣＭＩＳＦＥＴ３０４とダイオード３０５とが逆並列に接続されている（下アーム）。
つまり、負荷３０１では各単相に２つのＳｉＣＭＩＳＦＥＴ３０４と２つのダイオード３０５とが設けられており、３相で６つのＳｉＣＭＩＳＦＥＴ（スイッチング素子）３０４と６つのダイオード３０５とが設けられている。そして、個々のＳｉＣＭＩＳＦＥＴ３０４のゲート電極には制御回路３０３が接続されており、この制御回路３０３によってＳｉＣＭＩＳＦＥＴ３０４が制御されている。したがって、制御回路３０３でインバータ３０２を構成するＳｉＣＭＩＳＦＥＴ３０４を流れる電流を制御することにより、負荷３０１を駆動することができる。互いに逆並列に接続されたＳｉＣＭＩＳＦＥＴ３０４とダイオード３０５とは、例えば別々の素子であり、同一の半導体チップ内に混載されているものではない。
インバータ３０２を構成するＳｉＣＭＩＳＦＥＴ３０４の機能について以下に説明する。負荷３０１、例えばモータを制御駆動させるためには所望の電圧の正弦波を負荷３０１に入力する必要がある。制御回路３０３はＳｉＣＭＩＳＦＥＴ３０４を制御し、矩形波のパルス幅を動的に変化させるパルス幅変調動作を行っている。出力された矩形波はインダクタを経ることで、平滑化され、擬似的な所望の正弦波となる。ＳｉＣＭＩＳＦＥＴ３０４は、このパルス幅変調動作を行うための矩形波を作り出す機能を有している。
このように、本実施の形態によれば、ＳｉＣＭＩＳＦＥＴ３０４に、前記実施の形態１で説明した、オン抵抗が低く高耐圧な炭化ケイ素半導体装置を用いている。このように、ＳｉＣＭＩＳＦＥＴ３０４が高性能であるため、インバータなどの電力変換装置を高性能化することができる。また、ＳｉＣＭＩＳＦＥＴ３０４に長期信頼性があるので、インバータなどの電力変換装置の使用年数を長期化できる。
また、電力変換装置は、３相モータシステムに用いることができる。図２５に示した負荷３０１は３相モータである場合に、インバータ３０２に、前記本実施の形態１において説明した炭化ケイ素半導体装置を備えた電力変換装置を用いることにより、３相モータシステムの高性能化、使用年数の長期化を実現することができる。
（実施の形態３）
前記本実施の形態１において説明したＳｉＣパワーＭＩＳＦＥＴを有する炭化ケイ素半導体装置は、電力変換装置に用いることができる。本実施の形態３における電力変換装置について図２６を用いて説明する。図２６は本実施の形態における電力変換装置（インバータ）の一例を示す回路図である。
図２６に示すように、インバータ４０２はスイッチング素子であるＳｉＣＭＩＳＦＥＴ４０４を有する。各単相において、電源電圧（Ｖｃｃ）と負荷（例えばモータ）４０１の入力電位との間にＳｉＣＭＩＳＦＥＴ４０４が接続されており（上アーム）、負荷４０１の入力電位と接地電位（ＧＮＤ）との間にもＳｉＣＭＩＳＦＥＴ４０４が接続されている（下アーム）。つまり、負荷４０１では各単相に２つのＳｉＣＭＩＳＦＥＴ４０４が設けられており、３相で６つのＳｉＣＭＩＳＦＥＴ（スイッチング素子）４０４が設けられている。そして、個々のＳｉＣＭＩＳＦＥＴ４０４のゲート電極には制御回路４０３が接続されており、この制御回路４０３によってＳｉＣＭＩＳＦＥＴ４０４が制御されている。したがって、制御回路４０３でインバータ４０２を構成するＳｉＣＭＩＳＦＥＴ４０４を流れる電流を制御することにより、負荷４０１を駆動することができる。
インバータ４０２を構成するＳｉＣＭＩＳＦＥＴ４０４の機能について以下に説明する。本実施の形態でも、ＳｉＣＭＩＳＦＥＴの機能の１つとして、前記実施の形態２と同様にパルス幅変調動作を行うための矩形波を作り出す機能を有している。さらに、本実施の形態では、ＳｉＣＭＩＳＦＥＴは前記実施の形態２のダイオード３０５の役割も担う。インバータ４０２において、例えばモータのように負荷４０１にインダクタンスを含む場合、ＳｉＣＭＩＳＦＥＴ４０４をオフしたとき、インダクタンスに蓄えられたエネルギーを必ず放出しなければならない（還流電流）。前記実施の形態２ではダイオード３０５がこの役割を担う。このように、ダイオード３０５は還流ダイオードとして用いられる。一方、本実施の形態ではこの役割をＳｉＣＭＩＳＦＥＴ４０４が担う。すなわち、同期整流駆動が用いられる。ここで、同期整流駆動とは、還流時にＳｉＣＭＩＳＦＥＴ４０４のゲートをオンし、ＳｉＣＭＩＳＦＥＴ４０４を逆導通させる方法である。
したがって、還流時導通損失はダイオードの特性ではなく、ＳｉＣＭＩＳＦＥＴ４０４の特性で決まる。また、同期整流駆動を行う場合、上下アームが短絡することを防ぐため、上下のＳｉＣＭＩＳＦＥＴが共にオフとなる不動作時間が必要となる。この不動作時間の間はＳｉＣＭＩＳＦＥＴ４０４のＪＦＥＴ領域４と金属層７（図２参照）とによって形成されるショットキーバリアダイオードが導通する。つまり、このショットキーバリアダイオード（内蔵ダイオード）が、前記実施の形態２のダイオード３０５の代わりに還流ダイオードとして用いられる。
このように、本実施の形態によれば、ＳｉＣＭＩＳＦＥＴ４０４に、前記実施の形態１において説明した炭化ケイ素半導体装置を用いることにより、例えば、ＳｉＣＭＩＳＦＥＴ４０４が高性能な分、還流時の損失も小さくできる。また、ＳｉＣＭＩＳＦＥＴ４０４の他にダイオードを使わないため、インバータなどの電力変換装置を小型化することができる。さらに、ＳｉＣＭＩＳＦＥＴ４０４に長期信頼性があるので、インバータなどの電力変換装置の使用年数を長期化できる。
また、電力変換装置は、３相モータシステムに用いることができる。図２６に示した負荷４０１が３相モータである場合、インバータ４０２に、前記実施の形態１において説明した炭化ケイ素半導体装置を備えた電力変換装置を用いることにより、３相モータシステムの高性能化、使用年数の長期化を実現することができる。
（実施の形態４）
前記実施の形態２または３において説明した３相モータシステムはハイブリット自動車、電気自動車または燃料電池自動車などの自動車に用いることができる。本実施の形態４における３相モータシステムを用いた自動車を図２７および図２８を用いて説明する。図２７は、本実施の形態における電気自動車の構成の一例を示す概略図であり、図２８は、本実施の形態における昇圧コンバータの一例を示す回路図である。
図２７に示すように、電気自動車は、駆動輪（車輪）５０１ａおよび駆動輪（車輪）５０１ｂが接続された駆動軸５０２に動力を入出力可能とする３相モータ５０３と、３相モータ５０３を駆動するためのインバータ５０４と、バッテリ５０５とを備えている。さらに、当該電気自動車は、昇圧コンバータ５０８と、リレー５０９と、電子制御ユニット５１０とを備え、昇圧コンバータ５０８は、インバータ５０４が接続された電力ライン５０６と、バッテリ５０５が接続された電力ライン５０７とに接続されている。
３相モータ５０３は、永久磁石が埋め込まれたロータと、３相コイルが巻回されたステータとを備えた同期発電電動機である。インバータ５０４には、前記実施の形態２または３において説明したインバータを用いることができる。当該同期発電電動機は、当該インバータからの電力供給を受けて駆動輪５０１ａ、５０１ｂを駆動する。
昇圧コンバータ５０８は、図２８に示すように、インバータ５１３に、リアクトル５１１および平滑用コンデンサ５１２が接続された構成から成る。インバータ５１３は、例えば、前記実施の形態３において説明したインバータと同様であり、インバータ内の素子構成も同じである。本実施の形態では、例えば前記実施の形態３と同じようにＳｉＣＭＩＳＦＥＴ５１４で構成された図で示している。
図２７の電子制御ユニット５１０は、マイクロプロセッサと、記憶装置と、入出力ポートとを備えており、３相モータ５０３のロータ位置を検出するセンサからの信号、またはバッテリ５０５の充放電値などを受信する。そして、インバータ５０４、昇圧コンバータ５０８、およびリレー５０９を制御するための信号を出力する。
このように、本実施の形態によれば、電力変換装置であるインバータ５０４および昇圧コンバータ５０８に、前記実施の形態２または３において説明した電力変換装置を用いることができる。また、３相モータ５０３、およびインバータ５０４などから成る３相モータシステムに、前記実施の形態２または３において説明した３相モータシステムを用いることができる。これにより、電気自動車の省エネルギー化、小型化、軽量化、省スペース化を図ることができる。
なお、本実施の形態では、電気自動車について説明したが、エンジンも併用するハイブリット自動車、バッテリ５０５が燃料電池スタックとなった燃料電池自動車にも、同様に上述の各実施の形態の３相モータシステムを適用することができる。
（実施の形態５）
前記実施の形態２または３において説明した３相モータシステムは、鉄道車両に用いることができる。本実施の形態５における３相モータシステムを用いた鉄道車両を、図２９を用いて説明する。図２９は、本実施の形態における鉄道車両に備えられるコンバータおよびインバータの一例を示す回路図である。
図２９に示すように、鉄道車両には架線ＯＷ（例えば２５ｋＶ）からパンタグラフＰＧを介して電力が供給される。トランス６０９を介して電圧が１．５ｋＶまで降圧され、コンバータ６０７で交流から直流に変換される。さらに、キャパシタ６０８を介してインバータ６０２で直流から交流に変換されて、負荷６０１である３相モータを駆動する。つまり、負荷６０１である３相モータ（電動機）は、インバータ６０２からの電力供給を受けて車輪ＷＨを駆動する。
コンバータ６０７内の素子構成は前記実施の形態２のようにＳｉＣＭＩＳＦＥＴおよびダイオードを併用してもよく、また前記実施の形態３のようにＳｉＣＭＩＳＦＥＴ単独でもよい。本実施の形態では、例えば、前記実施の形態３のようにＳｉＣＭＩＳＦＥＴ６０４で構成された図を示している。なお、図２９では、前記実施の形態２または３において説明した制御回路は省略している。また、図中、符号ＲＴは線路を示す。架線ＯＷと線路ＲＴとは、パンタグラフＰＧ、トランス６０９および車輪ＷＨを介して電気的に接続されている。
このように、本実施の形態によれば、コンバータ６０７に前記実施の形態２または３において説明した電力変換装置を用いることができる。また、負荷６０１、インバータ６０２、および制御回路から成る３相モータシステムに、前記実施の形態２または３において説明した３相モータシステムを用いることができる。これにより、鉄道車両の省エネルギー化、床下部品の小型化および軽量化を図ることができる。
以上、本発明者らによってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
１ エピタキシャル層
２ ＳｉＣ基板
３ ボディ層
４ ＪＦＥＴ領域
５ ソース領域
６ 電流拡散層
７ 金属層
８ ゲート絶縁膜
９ ゲート電極
１０ 層間絶縁膜
１１ トレンチ
１２ ソース電極
１３ ドレイン配線用電極
１４ 金属シリサイド層
１５ 金属シリサイド層
１６ フィールド酸化膜
１７ 抵抗低減層
１８ 電位固定領域
１９ ＢＰＤ低減層
１０１ 半導体チップ
１０２ ガードリング
１０３ フィールド・リミッティング・リング
１０４ ゲート配線用電極
１０５ ゲート開口部
１０６ ソース配線用電極
１０７ ソース開口部
１０８ ＳｉＣパワーＭＩＳＦＥＴ
３０１、４０１ 負荷
３０２、４０２、５０４、５１３、６０２ インバータ
３０３、４０３ 制御回路
３０４、４０４、５１４、６０４ ＳｉＣＭＩＳＦＥＴ
３０５ ダイオード
５０１ａ、５０１ｂ 駆動輪
５０２ 駆動軸
５０３ ３相モータ
５０５ バッテリ
５０６、５０７ 電力ライン
５０８ 昇圧コンバータ
５０９ リレー
５１０ 電子制御ユニット
５１１ リアクトル
５１２ 平滑用コンデンサ
６０１ 負荷
６０７ コンバータ
６０９ トランス

Claims (14)

  1. 第１不純物濃度を有するｎ型の炭化ケイ素半導体基板と、
    前記炭化ケイ素半導体基板の裏面に電気的に接続されたドレイン電極と、
    前記炭化ケイ素半導体基板上に形成され、前記第１不純物濃度よりも低い第２不純物濃度を有するｎ型の半導体層と、
    前記半導体層の上面から前記半導体層内に亘って形成された、ｐ型の第１半導体領域と、
    前記第１半導体領域の上面から前記第１半導体領域内に亘って形成されたｎ型の第２半導体領域と、
    前記半導体層の上面から前記半導体層内に亘って形成され、前記第１半導体領域と接し、前記半導体層と電気的に接続されたｎ型の第３半導体領域と、
    前記第１半導体領域の上面に前記第１半導体領域よりも浅く形成され、互いに対向する第１側面および第２側面と、前記第１側面および前記第２側面のそれぞれに交差する第３側面とを備えたトレンチと、
    前記トレンチ内にゲート絶縁膜を介して形成されたゲート電極と、
    前記第３半導体領域と電気的に接続し、前記第３半導体領域の上面に接して形成された金属層と、
    前記半導体層上に形成され、前記第２半導体領域と前記金属層とを互いに電気的に接続するソース電極と、
    を有し、
    前記第１側面は、前記第２半導体領域に接し、前記第２側面は、前記第３半導体領域に接し、前記第３側面は、前記第１半導体領域に接する、炭化ケイ素半導体装置。
  2. 請求項１に記載の炭化ケイ素半導体装置において、
    前記第３半導体領域と前記金属層との間の接合は、ショットキー接合である、炭化ケイ素半導体装置。
  3. 請求項２に記載の炭化ケイ素半導体装置において、
    前記金属層は、Ｔｉ膜またはＮｉ膜から成る、炭化ケイ素半導体装置。
  4. 請求項１に記載の炭化ケイ素半導体装置において、
    前記第３半導体領域のうち、前記金属層と接する部分の電位は、前記第２半導体領域と同電位である、炭化ケイ素半導体装置。
  5. 請求項１に記載の炭化ケイ素半導体装置において、
    前記第１半導体領域が接する前記トレンチの前記第１側面および前記第２側面のそれぞれの結晶面は、（１１−２０）面または（１−１００）面である、炭化ケイ素半導体装置。
  6. 請求項１に記載の炭化ケイ素半導体装置において、
    平面視で、前記金属層、前記第３半導体領域および前記第１半導体領域が重なっている、炭化ケイ素半導体装置。
  7. 請求項１に記載の炭化ケイ素半導体装置において、
    前記金属層の厚さは、０．００１〜５μｍである、炭化ケイ素半導体装置。
  8. 請求項１に記載の炭化ケイ素半導体装置において、
    前記ゲート絶縁膜と前記半導体層との間に形成された、前記ゲート絶縁膜より厚いフィールド絶縁膜をさらに有する、炭化ケイ素半導体装置。
  9. 請求項１に記載の炭化ケイ素半導体装置において、
    前記半導体層の上面から前記半導体層内に亘って形成され、前記第３半導体領域に接するｎ型の第４半導体領域をさらに有し、
    前記第４半導体領域は、前記半導体層および前記第３半導体領域に電気的に接続されており、前記半導体層より不純物濃度が高く、前記第１半導体領域よりも不純物濃度が低い、炭化ケイ素半導体装置。
  10. 請求項９に記載の炭化ケイ素半導体装置において、
    前記第４半導体領域の上面と前記金属層との間の接合は、ショットキー接合である、炭化ケイ素半導体装置。
  11. （ａ）ｎ型の炭化ケイ素半導体基板と、前記炭化ケイ素半導体基板上に形成された、ｎ型の半導体層とを備えた積層基板を準備する工程、
    （ｂ）前記半導体層の上面から前記半導体層内に亘って、ｐ型の第１半導体領域を形成する工程、
    （ｃ）前記第１半導体領域の上面から前記第１半導体領域内に亘ってｎ型の第２半導体領域を形成し、前記半導体層の上面から前記半導体層内に亘って、前記第２半導体領域と前記第１半導体領域を挟んで離間し、前記第１半導体領域と接しているｎ型の第３半導体領域を形成する工程、
    （ｄ）前記第１半導体領域の上面に、平面視で側面が、前記第２半導体領域および前記第３半導体領域と、前記第２半導体領域および前記第３半導体領域の相互間の前記第１半導体領域とに接するトレンチを形成する工程、
    （ｅ）前記トレンチ内に、ゲート絶縁膜を介してゲート電極を形成する工程、
    （ｆ）前記第３半導体領域上に金属層を形成する工程、
    （ｇ）前記金属層と前記第２半導体領域とを互いに電気的に接続するソース電極を形成する工程、
    （ｈ）前記炭化ケイ素半導体基板の裏面に接するドレイン電極を形成する工程、
    を有し、
    前記第３半導体領域と前記金属層との間の接合は、ショットキー接合である、炭化ケイ素半導体装置の製造方法。
  12. 請求項１に記載の炭化ケイ素半導体装置をスイッチング素子として有する電力変換装置。
  13. 請求項１２記載の前記電力変換装置からの電力供給を受けて車輪を駆動する、自動車。
  14. 請求項１２記載の前記電力変換装置からの電力供給を受けて車輪を駆動する、鉄道車両。
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Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN114496761A (zh) * 2022-04-06 2022-05-13 泰科天润半导体科技（北京）有限公司 一种圆形栅纵向mosfet功率器件的制造方法
JP2022159941A (ja) * 2021-04-05 2022-10-18 日産自動車株式会社 半導体装置
US11527615B2 (en) 2019-11-11 2022-12-13 Hitachi, Ltd. Semiconductor device
JPWO2022264212A1 (ja) * 2021-06-14 2022-12-22

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6808668B2 (ja) * 2018-03-13 2021-01-06 株式会社東芝 半導体記憶装置、半導体記憶装置の制御方法、そのプログラム及び半導体記憶装置の製造方法
JP7343315B2 (ja) * 2019-07-05 2023-09-12 株式会社日立製作所 炭化ケイ素半導体装置
JP7611155B2 (ja) 2019-09-30 2025-01-09 ローム株式会社 半導体装置
JP7505278B2 (ja) * 2020-06-11 2024-06-25 富士電機株式会社 炭化珪素半導体装置
US11888056B2 (en) * 2021-09-07 2024-01-30 Fast SiC Semiconductor Incorporated Silicon carbide MOS-gated semiconductor device

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007173783A (ja) * 2005-11-25 2007-07-05 Denso Corp 半導体装置およびその製造方法
JP2009088326A (ja) * 2007-10-01 2009-04-23 Fuji Electric Device Technology Co Ltd 半導体装置
WO2014038110A1 (ja) * 2012-09-06 2014-03-13 三菱電機株式会社 半導体装置
JP2015162578A (ja) * 2014-02-27 2015-09-07 住友電気工業株式会社 ワイドバンドギャップ半導体装置およびその製造方法
JP2016009712A (ja) * 2014-06-23 2016-01-18 住友電気工業株式会社 炭化珪素半導体装置
WO2016129068A1 (ja) * 2015-02-12 2016-08-18 株式会社日立製作所 半導体装置及びその製造方法、電力変換装置、３相モータシステム、自動車並びに鉄道車両
WO2016157616A1 (ja) * 2015-03-27 2016-10-06 三菱電機株式会社 半導体装置及びその製造方法

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7345342B2 (en) * 2001-01-30 2008-03-18 Fairchild Semiconductor Corporation Power semiconductor devices and methods of manufacture
US7504306B2 (en) * 2005-04-06 2009-03-17 Fairchild Semiconductor Corporation Method of forming trench gate field effect transistor with recessed mesas
US7446374B2 (en) * 2006-03-24 2008-11-04 Fairchild Semiconductor Corporation High density trench FET with integrated Schottky diode and method of manufacture
US8704295B1 (en) 2008-02-14 2014-04-22 Maxpower Semiconductor, Inc. Schottky and MOSFET+Schottky structures, devices, and methods
JP6667893B2 (ja) 2015-10-20 2020-03-18 富士電機株式会社 半導体装置および半導体装置の製造方法
US9887287B1 (en) * 2016-12-08 2018-02-06 Cree, Inc. Power semiconductor devices having gate trenches with implanted sidewalls and related methods

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007173783A (ja) * 2005-11-25 2007-07-05 Denso Corp 半導体装置およびその製造方法
JP2009088326A (ja) * 2007-10-01 2009-04-23 Fuji Electric Device Technology Co Ltd 半導体装置
WO2014038110A1 (ja) * 2012-09-06 2014-03-13 三菱電機株式会社 半導体装置
JP2015162578A (ja) * 2014-02-27 2015-09-07 住友電気工業株式会社 ワイドバンドギャップ半導体装置およびその製造方法
JP2016009712A (ja) * 2014-06-23 2016-01-18 住友電気工業株式会社 炭化珪素半導体装置
WO2016129068A1 (ja) * 2015-02-12 2016-08-18 株式会社日立製作所 半導体装置及びその製造方法、電力変換装置、３相モータシステム、自動車並びに鉄道車両
WO2016157616A1 (ja) * 2015-03-27 2016-10-06 三菱電機株式会社 半導体装置及びその製造方法

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11527615B2 (en) 2019-11-11 2022-12-13 Hitachi, Ltd. Semiconductor device
JP2022159941A (ja) * 2021-04-05 2022-10-18 日産自動車株式会社 半導体装置
JP7661751B2 (ja) 2021-04-05 2025-04-15 日産自動車株式会社 半導体装置
JPWO2022264212A1 (ja) * 2021-06-14 2022-12-22
JP7573747B2 (ja) 2021-06-14 2024-10-25 三菱電機株式会社 炭化珪素半導体装置および炭化珪素半導体装置を用いた電力変換装置
CN114496761A (zh) * 2022-04-06 2022-05-13 泰科天润半导体科技（北京）有限公司 一种圆形栅纵向mosfet功率器件的制造方法
CN114496761B (zh) * 2022-04-06 2022-06-17 泰科天润半导体科技（北京）有限公司 一种圆形栅纵向mosfet功率器件的制造方法

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