TWI498949B - 半導體裝置及其製造方法 - Google Patents
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Description
本發明係有關於一種半導體技術，特別是有關於一種具有淺溝槽隔離結構(shallow trench isolation，STI)的高壓半導體裝置之製造方法。
目前電源管理積體電路(power management integrated circuit，PMIC)最常應用雙極型-互補式金屬氧化物半導體電晶體-橫向擴散金屬氧化物半導體電晶體(bipolar-CMOS(complementary metal oxide semiconductor transistor)-LDMOS(lateral diffused metal oxide semiconductor transistor)，BCD)的結構。互補式金屬氧化物半導體電晶體用於數位電路，雙極型電晶體可驅動高電流，而橫向擴散金屬氧化物半導體電晶體具有高電壓(high voltage，HV)的處理能力。節約電源及高速效能的趨勢影響了橫向擴散金屬氧化物半導體電晶體的結構，半導體產業已製造出低漏電流(leakage)及低導通電阻(on-resistance，RDSon)的橫向擴散金屬氧化物半導體電晶體。導通電阻是影響習知的橫向金屬氧化物半導體場效電晶體(MOS field effect transistor，MOSFET)裝置的電源損耗的重要因素。
發展低導通電阻的裝置，還需要考量到崩潰電壓
(breakdown voltage)。雖然橫向擴散金屬氧化物半導體電晶體裝置已發展出各種結構或增加元件尺寸，以承受高崩潰電壓，然而元件尺寸增加卻造成導通電阻增加。
因此，有必要尋求一種新穎的半導體裝置之製造方法，其能夠解決或改善上述的問題。
本發明實施例係提供一種半導體裝置，包括一基板。一隔離結構形成於基板內，以界定出基板的一主動區，其中主動區內具有一場板區。一閘極介電層形成於場板區外側的基板上。一段差閘極介電結構形成於場板區內的基板上，其中段差閘極介電結構的厚度大於閘極介電層的厚度，且小於隔離結構的厚度。
本發明實施例係提供一種半導體裝置之製造方法，包括提供一基板，其中基板內具有一隔離結構，以界定出基板的一主動區。在主動區內定義一場板區。在場板區外側的基板上形成一閘極介電層，且在場板區內的基板上形成一段差閘極介電結構，其中段差閘極介電結構的厚度大於閘極介電層的厚度，且小於隔離結構的厚度。
100‧‧‧基板
102、103‧‧‧N型埋藏層
104‧‧‧N型漂移區
105‧‧‧P型基體區
106‧‧‧氮化矽層
108‧‧‧墊氧化層
110‧‧‧隔離結構
115‧‧‧開口
120、150‧‧‧罩幕層
130、160‧‧‧段差閘極介電結構
135‧‧‧閘極介電層
140‧‧‧氧化層
145‧‧‧熱氧化層
200‧‧‧主動區
300‧‧‧場板區
400‧‧‧磊晶層
第1至4A圖係繪示出本發明一實施例之半導體裝置之製造方法的剖面示意圖。
第4B圖係繪示出本發明另一實施例之半導體裝置的剖面示意圖。
第5至9A圖係繪示出本發明另一實施例之半導體裝置之製造方法的剖面示意圖。
第9B圖係繪示出本發明另一實施例之半導體裝置的剖面示意圖。
以下說明本發明實施例之半導體裝置之製造方法。然而，可輕易瞭解本發明所提供的實施例僅用於說明以特定方法製作及使用本發明，並非用以侷限本發明的範圍。再者，在本發明實施例之圖式及說明內容中係使用相同的標號來表示相同或相似的部件。
請參照第4A圖，其繪示出本發明一實施例之半導體裝置的剖面示意圖。在本實施例中，半導體裝置可實施於高壓N型金屬氧化物半導體裝置(例如，N型橫向擴散金屬氧化物半導體)，且包括一基板100、一隔離結構110、一閘極介電層135及一段差(step)閘極介電結構130。基板100具有主動區200，主動區200內具有一場板(field plate)區300。在本實施例中，基板100可包括一半導體基材(例如，矽基材)(未繪示)及位於半導體基材上的磊晶層400。在其他實施例中，基板100可僅由半導體基材所構成。
隔離結構110形成於基板100內，以界定基板100的主動區200。在本實施例中，隔離結構110可為淺溝槽隔離結構。
閘極介電層135形成於場板區300外側的基板100上。在本實施例中，閘極介電層135可由氧化物或其他適合的
介電材料所構成。
段差閘極介電結構130形成於場板區300內的基板100上。在本實施例中，段差閘極介電結構130的厚度大於閘極介電層135的厚度，且小於隔離結構110的厚度。在本實施例中，段差閘極介電結構130更延伸入基板100內，且段差閘極介電結構130的深度小於隔離結構110的深度。在一實施例中，段差閘極介電結構130可為矽局部氧化(local oxidation of silicon，LOCOS)結構。如此一來，基板100同時具有由矽局部氧化結構所構成的段差閘極介電結構130及淺溝槽隔離溝槽所構成的隔離結構110。
在本實施例中，基板100可為一N型基板，包括一N型漂移(drift)區104，位於場板區300及隔離結構110之間的主動區200內，且包括一N型埋藏層(N-type buried layer，NBL)102，位於半導體材料層與N型漂移區104之間。
在習知的高壓(例如，大於20伏特)裝置中，多晶矽閘極延伸至場氧化層或任何的隔離結構，以避免高電場。然而，卻反而降低崩潰電壓。在本實施例中，在場板區內形成矽局部氧化結構，取代習知的高壓裝置中作為場氧化層的淺溝槽隔離結構，使半導體基板同時具有由矽局部氧化結構所構成的段差閘極介電結構及淺溝槽隔離溝槽所構成的隔離結構。相較於習知的高壓裝置中作為場氧化層的淺溝槽隔離結構，由於段差閘極介電結構130的厚度小於隔離結構110的厚度，使段差閘極介電結構130延伸入基板100內的深度小於隔離結構110的深度，因而從汲極至源極的電流路徑得以縮短。因此，可降
低導通電阻且維持高崩潰電壓。
請參照第4B圖，其繪示出本發明另一實施例之半導體裝置的剖面示意圖，其中相同於第4A圖的部件係使用相同的標號並省略其說明。在本實施例中，半導體裝置可實施於高壓P型金屬氧化物半導體裝置(例如，P型橫向擴散金屬氧化物半導體)，且結構類似於第4A圖的實施例，不同之處在於基板100可為一P型基板，包括一P型基體(body)區105，位於場板區300及隔離結構110之間的主動區200內，且包括一N型埋藏層103，位於主動區200內的P型基體區105下方。
請參照第9A圖，其繪示出本發明另一實施例之半導體裝置的剖面示意圖，其中相同於第4A圖的部件係使用相同的標號並省略其說明。在本實施例中，半導體裝置可實施於高壓N型橫向擴散金屬氧化物半導體裝置，且包括一基板100、一隔離結構110、一閘極介電層135及一段差閘極介電結構160。基板100具有主動區200，主動區200內具有一場板區300。
隔離結構110形成於基板100內，以界定基板100的主動區200。在本實施例中，隔離結構110可為淺溝槽隔離結構。閘極介電層135形成於場板區300外側的基板100上。
段差閘極介電結構160形成於場板區300內的基板100上及閘極介電層135之間。在本實施例中，段差閘極介電結構160的厚度大於閘極介電層135的厚度，且小於隔離結構110的厚度。在一實施例中，段差閘極介電結構160更包括位於底部的一熱氧化層145。
在本實施例中，基板100可為一N型基板，包括一N型漂移區104，位於主動區200內的場板區300及隔離結構110之間，且包括一N型埋藏層102，位於隔離結構110及主動區200下方。
在本實施例中，在場板區內形成段差閘極介電結構，取代習知的高壓裝置中作為場氧化層的淺溝槽隔離結構。相較於習知的高壓裝置中作為場氧化層的淺溝槽隔離隔離結構，由於段差閘極介電結構160的厚度小於隔離結構110的厚度，且段差閘極介電結構160形成於基板100上方而未延伸入基板100內，因此，相較於前述實施例，可進一步縮短從汲極至源極的電流路徑，以進一步降低導通電阻。
請參照第9B圖，其繪示出本發明另一實施例之半導體裝置的剖面示意圖，其中相同於第9A圖的部件係使用相同的標號並省略其說明。在本實施例中，半導體裝置可實施於高壓P型橫向擴散金屬氧化物半導體裝置，且結構類似於第9A圖的實施例，不同之處在於基板100可為一P型基板，包括一P型基體區105，位於主動區200內的場板區300及隔離結構110之間，且包括一N型埋藏層103，位於主動區200內的P型基體區105下方。
第1至4A圖係繪示出本發明一實施例之半導體裝置之製造方法的剖面示意圖。請參照第1圖，提供一基板100，其具有一主動區200，主動區200內具有一場板區300。在本實施例中，基板100可包括一半導體基材(例如，矽基材)(未繪示)及位於半導體基材上的磊晶層400。在其他實施例中，基板
100可僅由半導體基材所構成。
首先，在基板100上形成一硬式罩幕層(例如，墊氧化層(pad oxide)106及位於上方的氮化矽層108)，可透過習知的微影及蝕刻製程，圖案化硬式罩幕層而定義出隔離結構區及暴露出基板100，蝕刻暴露出的基板100，以在基板100內形成隔離溝槽(未標示)。接著，可在隔離溝槽的側壁上形成襯層(liner，未繪示)，且進行一高密度電漿化學氣相沉積(high density plasma chemical vapor deposition，HDPCVD)製程，在硬式罩幕層(即，墊氧化層106及氮化矽層108)上形成一高密度電漿氧化層(未繪示)，並填入隔離溝槽，以在基板100內形成隔離結構110(例如，淺溝槽隔離結構)，且界定出基板100的主動區200。接著，進行一化學機械研磨(chemical mechanical polishing，CMP)製程，去除氮化矽層108上多餘的高密度電漿氧化層，以平坦化基板100的表面。
在本實施例中，基板100可為一N型基板。在場板區300及隔離結構110之間的主動區200內形成一N型漂移區104，且在半導體材料層與N型漂移區104之間形成一N型埋藏層102。
請參照第2圖，在基板100上形成一罩幕層120(例如，光阻)，並進行習知的微影及蝕刻製程，圖案化基板100上的硬式罩幕層(即，墊氧化層106及氮化矽層108)，以在場板區300內的硬式罩幕層上形成一開口115，且暴露出部分的基板100。
請參照第3圖，在去除罩幕層120後，可進行一
濕式氧化成長(wet oxide growth)製程及緻密化(densification)製程，以在開口115內形成一絕緣結構(例如，矽局部氧化(local oxidation of silicon，LOCOS)結構)，其作為一段差閘極介電結構130。在本實施例中，段差閘極介電結構130延伸入基板100內，且段差閘極介電結構130的深度小於隔離結構110的深度。在本實施例中，基板100同時具有由矽局部氧化結構所構成的段差閘極介電結構130及淺溝槽隔離溝槽所構成的隔離結構110。
請參照第4A圖，在形成段差閘極介電結構130後，可進行蝕刻製程，以去除硬式罩幕層(即，墊氧化層106及氮化矽層108)。在上述步驟中，段差閘極介電結構130可作為去除墊氧化層106及氮化矽層108的罩幕層，而不需額外形成另一罩幕層。接著，在場板區300外側的基板100上形成一閘極介電層135，以進行後續之半導體製程步驟。在本實施例中，閘極介電層135可由氧化物或其他適合的介電材料所構成。在本實施例中，段差閘極介電結構130的厚度大於閘極介電層135的厚度，且小於隔離結構110的厚度。
在另一實施例中，基板100可為一P型基板。在場板區300及隔離結構110之間的主動區200內形成一P型基體區105，取代第4A圖中的N型漂移區104，且在主動區200內的P型基體區105下方形成一N型埋藏層103，取代第4A圖中的N型埋藏層102，如第4B圖所示。
習知的半導體製程中，在基板內形成同時形成場氧化層及隔離結構，並進行化學機械研磨製程後，直接將基板
上的硬式罩幕層(例如，墊氧化層及氮化矽層)去除，接著進行後續的製程步驟。根據本發明一實施例，在進行化學機械研磨製程之後及去除硬式罩幕層之前，額外形成定義具有對應場板區的開口的一罩幕層，並透過蝕刻製程及濕式氧化成長製程，在場板區內形成矽局部氧化結構，取代習知的高壓裝置中作為場氧化層的淺溝槽隔離結構，使半導體基板同時具有由矽局部氧化結構所構成的段差閘極介電結構及淺溝槽隔離溝槽所構成的隔離結構。相較於習知的高壓裝置中作為場氧化層的淺溝槽隔離結構，由於段差閘極介電結構130的厚度小於隔離結構110的厚度，且段差閘極介電結構130延伸入基板100內的深度小於隔離結構110的深度，因而從汲極至源極的電流路徑得以縮短。因此，可降低導通電阻且維持高崩潰電壓，進而降低橫向金屬氧化物半導體場效電晶體裝置的電源損耗。
第5至9A圖係繪示出本發明另一實施例之半導體裝置之製造方法的剖面示意圖，其中相同於第1至4A圖的部件係使用相同的標號並省略其說明。請參照第5圖，，提供一基板100，其具有一主動區200，主動區200內具有一場板區300。
首先，在基板100上形成一硬式罩幕層(例如，墊氧化層106及位於上方的氮化矽層108)，可透過習知的微影及蝕刻製程，圖案化硬式罩幕層而定義出隔離結構區及暴露出基板100，蝕刻暴露出的基板100，以在基板100內形成隔離溝槽(未標示)。接著，可在隔離溝槽的側壁上形成襯層(未繪示)，且進行一高密度電漿化學氣相沉積製程，在硬式罩幕層(即，
墊氧化層106及氮化矽層108)上形成一高密度電漿氧化層(未繪示)，並填入隔離溝槽，以在基板100內形成隔離結構110(例如，淺溝槽隔離結構)，且界定出基板100的主動區200。接著，進行一化學機械研磨製程，去除氮化矽層108上多餘的高密度電漿氧化層，以平坦化基板100的表面。
在本實施例中，基板100可為一N型基板。在場板區300及隔離結構110之間的主動區200內形成一N型漂移區104，且在半導體材料層與N型漂移區104之間形成一N型埋藏層102。
請參照第6圖，在基板100上形成一罩幕層120，並進行習知的微影及蝕刻製程，圖案化基板100上的硬式罩幕層(即，墊氧化層106及氮化矽層108)，以在場板區300內的硬式罩幕層上形成一開口115，且暴露出部分的基板100。
請參照第7圖，在去除罩幕層120後，可進行一高溫氧化(high temperature oxide，HTO)沉積製程及緻密化製程，在硬式罩幕層上全面性地形成一氧化層140，並填入硬式罩幕層內的開口115。在本實施例中，可在形成氧化層140之前，進行一熱氧化(thermal oxide)製程，以在開口115的底部內形成一熱氧化層145，以增加基板100與氧化層140之間的附著力，避免氧化層140自基板100脫離，且可釋放部分的電荷。接著，透過習知的微影製程，在氧化層140上形成一罩幕層150，並進行習知的蝕刻製程，圖案化氧化層140，以在開口115內及其上方形成一絕緣結構，作為一段差閘極介電結構160，且暴露出隔離結構110及硬式罩幕層，如第8圖所示。
在上述步驟中，硬式罩幕層可做為蝕刻終止層，防止過度蝕刻而對下層材料產生嚴重的破壞，且避免降低隔離結構110的隔離效果。
請參照第9A圖，在形成段差閘極介電結構160後，可進行習知的蝕刻製程，以去除硬式罩幕層(即，墊氧化層106及氮化矽層108)。在上述步驟中，段差閘極介電結構160可作為去除墊氧化層106及氮化矽層108的罩幕層，而不需額外形成另一罩幕層。接著，在場板區300外側的基板100上形成一閘極介電層135，以進行後續之半導體製程步驟。在本實施例中，段差閘極介電結構160的厚度大於閘極介電層135的厚度，且小於隔離結構110的厚度。
在另一實施例中，基板100可為一P型基板。在場板區300及隔離結構110之間的主動區200內形成一P型基體區105，取代第9A圖中的N型漂移區104，且在主動區200內的P型基體區105下方形成一N型埋藏層103，取代第9A圖中的N型埋藏層102，如第9B圖所示。
根據本發明另一實施例，在進行化學機械研磨製程之後及去除硬式罩幕層之前，額外形成具有對應場板區的開口的一罩幕層及定義段差閘極介電結構的另一罩幕層，並透過兩次蝕刻製程及其間的高溫氧化沉積製程，在場板區內形成段差閘極介電結構，取代習知的高壓裝置中作為場氧化層的淺溝槽隔離結構。相較於習知的高壓裝置中作為場氧化層的淺溝槽隔離結構，由於段差閘極介電結構160的厚度小於隔離結構110的厚度，且段差閘極介電結構160形成於基板100上方而
未延伸入基板100內，因此，相較於前述實施例，可進一步縮短從汲極至源極的電流路徑，以進一步降低導通電阻，並維持高崩潰電壓，進而降低橫向金屬氧化物半導體場效電晶體裝置的電源損耗。
雖然本發明已以較佳實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作更動與潤飾，因此本發明之保護範圍當視後附之申請專利範圍所界定者為準。
100‧‧‧基板
102‧‧‧N型埋藏層
104‧‧‧N型漂移區
110‧‧‧隔離結構
130‧‧‧段差閘極介電結構
135‧‧‧閘極介電層
200‧‧‧主動區
300‧‧‧場板區
400‧‧‧磊晶層
Claims (14)
- 一種半導體裝置，包括：一基板；一隔離結構，形成於該基板內，以界定出該基板的一主動區，其中該主動區內具有一場板區；一閘極介電層，形成於該場板區外側的該基板上；以及一段差閘極介電結構，形成於該場板區內的該基板上，其中該段差閘極介電結構的厚度大於該閘極介電層的厚度，且小於該隔離結構的厚度，且其中該段差閘極介電結構更包括位於底部的一熱氧化層。
- 如申請專利範圍第1項所述之半導體裝置，其中該隔離結構為一淺溝槽隔離結構。
- 如申請專利範圍第1項所述之半導體裝置，其中該段差閘極介電結構未延伸入該基板內。
- 如申請專利範圍第1項所述之半導體裝置，其中該基板內更包括一P型基體區，位於該場板區及該隔離結構之間的該主動區內。
- 如申請專利範圍第1項所述之半導體裝置，其中該基板內更包括一N型漂移區，位於該場板區及該隔離結構之間的該主動區內。
- 一種半導體裝置之製造方法，包括：提供一基板，其中該基板內具有一隔離結構，以界定出該基板的一主動區；在該主動區內定義一場板區；以及在該場板區外側的該基板 上形成一閘極介電層，且在該場板區內的該基板上形成一段差閘極介電結構，其中該段差閘極介電結構的厚度大於該閘極介電層的厚度，且小於該隔離結構的厚度，且其中該段差閘極介電結構更包括位於底部的一熱氧化層。
- 如申請專利範圍第6項所述之半導體裝置之製造方法，其中該隔離結構為一淺溝槽隔離結構。
- 如申請專利範圍第6項所述之半導體裝置之製造方法，其中該段差閘極介電結構未延伸入該基板內。
- 如申請專利範圍第6項所述之半導體裝置之製造方法，其中該基板內更包括一P型基體區，位於該場板區及該隔離結構之間的該主動區內。
- 如申請專利範圍第6項所述之半導體裝置之製造方法，其中該基板內更包括一N型漂移區，位於該場板區及該隔離結構之間的該主動區內。
- 如申請專利範圍第6項所述之半導體裝置之製造方法，其中形成該段差閘極介電結構的步驟，包括：圖案化該基板上的一硬式罩幕層，以在該場板區內的該硬式罩幕層上形成一開口，且暴露出該基板；以及在該開口內形成一絕緣結構，作為該段差閘極介電結構。
- 如申請專利範圍第11項所述之半導體裝置之製造方法，其中該絕緣結構透過對該暴露出的基板進行一高溫氧化製程所形成。
- 如申請專利範圍第11項所述之半導體裝置之製造方法，其中在該開口內形成該絕緣結構的步驟，包括： 在該硬式罩幕層上全面性地形成一氧化層，並填入該硬式罩幕層內的該開口；以及圖案化該氧化層，以在該開口內及其上方形成該絕緣結構，且暴露出該隔離結構及該硬式罩幕層。
- 如申請專利範圍第11項所述之半導體裝置之製造方法，更包括在形成該段差閘極介電結構後，去除該硬式罩幕層；其中在去除該硬式罩幕層後形成該閘極介電層。
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