JP4572541B2

JP4572541B2 - 半導体装置の製造方法

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Publication number: JP4572541B2
Application number: JP2004017645A
Authority: JP
Inventors: 祐司佐野
Original assignee: Fuji Electric Systems Co Ltd
Current assignee: Fuji Electric Co Ltd
Priority date: 2004-01-26
Filing date: 2004-01-26
Publication date: 2010-11-04
Anticipated expiration: 2024-01-26
Also published as: JP2005210032A

Description

この発明は、トレンチゲート構造を有する半導体装置の製造方法に関する。

トレンチゲート構造を有する半導体装置の一つに、トレンチゲート型ＭＯＳＦＥＴ（絶縁ゲート型電界効果トランジスタ）がある。図１３は、従来のｎチャネル型のトレンチゲート型ＭＯＳＦＥＴの構成を示す断面図である。図１３に示すように、トレンチ１０９は、ｎドリフト層１０１の上のｐウェル領域１０４を貫通してｎドリフト層１０１に達している。ゲート電極１１１は、ゲート絶縁膜１１０を介してトレンチ１０９内に埋め込まれている。また、外周の耐圧構造部ではフィールド酸化膜１０３が、ｐウェル領域１０４の上に選択的に設けられている。

図１３に示す構成のトレンチゲート型ＭＯＳＦＥＴは、つぎのようにして作製される。まず、高比抵抗のｎ型半導体基板の表面上に、選択的に開口したフィールド酸化膜１０３を形成する。このフィールド酸化膜１０３をマスクとして、ｐ型不純物のイオン注入をおこなう。そして、ドライブ熱処理をおこなって、基板表面層にｐウェル領域１０４を形成する。ｎ型半導体基板の、ｐウェル領域１０４の下の層は、ｎドリフト層１０１となる。ついで、トレンチエッチングをおこなって、ｐウェル領域１０４の表面からｎドリフト層１０１に達するトレンチ１０９を形成する。そして、トレンチ１０９の内側にゲート絶縁膜１１０を介してゲート電極１１１を埋め込む。

ついで、隣り合うトレンチ１０９，１０９の間のｐウェル領域１０４の表面層に、ｎ⁺ソース領域１０５とｐ⁺コンタクト領域１０７を形成する。そして、ｎ⁺ソース領域１０５とｐ⁺コンタクト領域１０７の表面に共通に接触するソース電極１１３を形成する。その際、酸化膜１１２により、ソース電極１１３をゲート電極１１１から絶縁する。また、図１３に示す断面とは異なる断面において、ゲート電極１１１に接触する金属ゲート電極を設ける。

最後に、基板裏面に設けられたｎ⁺ドレイン領域１０２に接触するドレイン電極１１４を形成する。なお、ＭＯＳＦＥＴ以外のトレンチゲート型半導体装置として、トレンチゲート型ＩＧＢＴ（絶縁ゲート型バイポーラトランジスタ）がある。トレンチゲート型ＩＧＢＴでは、図１３に示す構成において、ｐ型半導体層がｎ⁺ドレイン領域１０２の裏面に設けられている。

トレンチゲート型ＭＯＳＦＥＴでは、ソース−ドレイン間耐圧は、ウェル領域（図１３では、ｐウェル領域１０４）からｎドリフト層１０１へのトレンチの突き出し量によって決まる。また、しきい値電圧は、ウェル領域（図１３では、ｐウェル領域１０４）の深さ方向の濃度変化とソース拡散量に依存する。つまり、ソース−ドレイン間耐圧やしきい値電圧は、トレンチの深さとウェル領域の深さによって決まる。したがって、電気的特性のばらつきを抑えるためには、ウエハ面内およびロット間において、トレンチの深さとウェル領域の深さを所定の範囲内におさめる必要がある。これは、トレンチゲート型ＩＧＢＴにおいても同様である。

近時のようにデバイスの微細化が進み、それに伴ってトレンチが浅くなると、トレンチの深さとウェル領域の深さのばらつきに対するマージンが小さくなる。そのため、ウェル領域を形成する際のイオン打ち込み条件や拡散時の温度制御の管理、およびトレンチエッチング時の深さのばらつきの管理を、より一層高精度におこなわなくてはならない。そこで、半導体基板の上面に、パターニングした絶縁膜を配置し、半導体基板の上面における絶縁膜の開口部から選択エピタキシャル成長させてゲートトレンチ形成領域の周囲にエピタキシャル層を形成し、ゲートトレンチ内でのエピタキシャル層の側面にゲート絶縁膜を形成し、ゲートトレンチ内にゲート電極材料膜を形成する方法が公知である（たとえば、特許文献１参照。）。

また、デバイスが微細化すると、フィールド酸化膜と基板表面の段差によって、マスク歪みによる誤差が生じる。この誤差を小さくする、あるいはなくすため、ＬＯＣＯＳ（ローカル・オキシデーション・オブ・シリコン）構造やトレンチアイソレーション構造による素子分離が実施されている。

ＬＯＣＯＳ構造は、図１４に示すように、半導体基板１２１の表面に選択的にＬＯＣＯＳ酸化膜１２３を形成したものである。また、トレンチアイソレーション構造では、図１５に示すように、半導体基板１２１に形成したトレンチ内に酸化膜１３３が埋め込まれている。トレンチアイソレーション構造を作製する方法として、半導体基板上に絶縁膜を形成し、絶縁膜に開口部を形成して基板表面の一部を露出させ、この露出部分を成長核に用いたエピタキシャル成長によって、開口部を半導体層で充填する方法が公知である（たとえば、特許文献２参照。）。

特開２００３−３１５８５号公報特開２００１−１５５９１号公報

しかしながら、上記特許文献１の方法は、トレンチ底部のゲート絶縁膜を厚くすることによる信頼性の向上を図るものであり、トレンチの深さのばらつきやウェル領域の深さのばらつきについては考慮されていない。また、基板表面の段差によるマスク歪みの低減とはまったく関係がない。一方、上記特許文献２の方法は、トレンチゲート型半導体装置を製造する方法とは無関係である。したがって、トレンチゲート型半導体装置を製造するにあたって、トレンチの深さのばらつきやウェル領域の深さのばらつきを低減することはできない。

この発明は、上述した事情に鑑みてなされたものであり、トレンチアイソレーションによる素子分離構造と、深さのばらつきの小さいウェル領域と、深さのばらつきの小さいトレンチを形成することができる半導体装置の製造方法を提供することを目的とする。

上述した課題を解決し、目的を達成するため、請求項１の発明にかかる半導体装置の製造方法は、第１導電型の半導体基板の表面上に絶縁膜を形成する工程と、前記絶縁膜の、少なくともトレンチアイソレーションによる素子分離構造を形成する領域とトレンチゲート構造を形成する領域を残して前記絶縁膜を除去することにより、前記半導体基板の表面の一部を露出させる工程と、前記絶縁膜の除去により露出した前記半導体基板の表面を成長核として第２導電型の半導体を、前記絶縁膜の表面よりも下の高さまでエピタキシャル成長させた後、該第２導電型の半導体の上に第１導電型の半導体を、前記絶縁膜の表面よりも上になるまでエピタキシャル成長させる工程と、エピタキシャル成長した前記第１導電型の半導体の、前記絶縁膜の表面よりも上の部分を除去する工程と、前記絶縁膜の、トレンチゲート構造を形成する領域を除去して、トレンチを形成する工程と、前記トレンチに対して等方性エッチングをおこなって、トレンチの角部を丸めるとともに、トレンチの底部が、前記半導体基板よりなる第１導電型の半導体層と、エピタキシャル成長した前記第２導電型の半導体との境界よりも下になるように、トレンチを深くする工程と、を含むことを特徴とする。

この請求項１の発明によれば、第１導電型の半導体基板の上に、第２導電型の半導体上に第１導電型の半導体を有する積層体が絶縁膜の厚さと同じ深さに形成されるので、第２導電型の半導体よりなるウェル領域の深さのウエハ面内ばらつきやロット間ばらつきが、ばらつきの小さい絶縁膜の膜厚のばらつきと同じになる。また、第１導電型の半導体基板の上に形成された絶縁膜を除去することによりトレンチが形成され、さらに、第２導電型の半導体よりなるウェル領域から第１導電型の半導体基板よりなるドリフト層へのトレンチの突き出し量が等方性エッチング工程によって決まるので、従来のトレンチ形成工程とウェル領域の拡散工程によりトレンチの突き出し量が決まるのに比べて、ソース−ドレイン間の耐圧の制御性がよくなる。また、第２導電型の半導体よりなるウェル領域の濃度分布がエピタキシャル成長時の濃度管理により決まり、その上の第１導電型の半導体よりなるソース領域もエピタキシャル成長により形成されるので、しきい値電圧の制御性がさらによくなる。また、トレンチアイソレーションによる素子分離構造が形成される。

本発明にかかる半導体装置の製造方法によれば、ウェル領域の深さのウエハ面内ばらつきやロット間ばらつき、およびトレンチの深さのウエハ面内ばらつきやロット間ばらつきが小さくなるので、ソース−ドレイン間耐圧のばらつきおよびしきい値電圧のばらつきを低減することができる。また、トレンチの幅に関係なく、トレンチの幅のウエハ面内でのばらつきを低減することができる。したがって、トレンチゲート構造を有する半導体装置の良品率や信頼性が向上するという効果を奏する。また、６インチサイズのトレンチゲート型ＩＧＢＴなどの大面積の素子を作製することができる。また、トレンチアイソレーションによる素子分離構造を形成することができる。

以下に添付図面を参照して、この発明にかかる半導体装置の製造方法の好適な実施の形態を詳細に説明する。特に限定しないが、以下の実施の形態では、ｎチャネル型のトレンチゲート型ＭＯＳＦＥＴを例にして説明する。以下の説明および添付図面において、ｎまたはｐを冠記した層や領域は、それぞれ電子または正孔がキャリアであることを意味する。また、ｎやｐに付す⁺または^-は、それぞれ比較的高不純物濃度または比較的低不純物濃度であることを表す。なお、すべての図面において同様の構成には同一の符号を付し、重複する説明を省略する。

実施の形態１．
まず、実施の形態１にしたがって作製されるトレンチゲート型ＭＯＳＦＥＴの構造について説明する。図１は、そのトレンチゲート型ＭＯＳＦＥＴの構成を示す断面図である。ｎ⁺ドレイン領域２は、ドレイン電極１４に接してドレイン電極１４上に設けられている。ｎドリフト層１は、ｎ⁺ドレイン領域２に接してｎ⁺ドレイン領域２上に設けられている。素子分離領域となる酸化膜（以下、素子分離酸化膜とする）３，３は、ｎドリフト層１に接してｎドリフト層１上に、互いに離れて設けられている。ｐウェル領域４は、ｎドリフト層１に接してｎドリフト層１上に設けられており、隣り合う素子分離酸化膜３，３の間の素子形成領域を埋めている。

トレンチ９は、隣り合う素子分離酸化膜３，３の間に設けられており、ｐウェル領域４を貫通してｎドリフト層１に達している。トレンチ９は、その内面に沿って設けられたゲート絶縁膜１０を介して、ゲート電極１１で埋められている。ゲート電極１１は、図には現れていない金属ゲート電極に接続している。この金属ゲート電極は、図１に示す断面とは異なる面（表面端部）に設けられている。ｎ⁺ソース領域５およびｐ⁺コンタクト領域７は、ｐウェル領域４に接してｐウェル領域４上に設けられている。

ｎ⁺ソース領域５およびｐ⁺コンタクト領域７の上面は、素子分離酸化膜３の上面よりも少し低くなっている。ｎ⁺ソース領域５は、ゲート絶縁膜１０に接して設けられている。ソース電極１３は、ｎ⁺ソース領域５およびｐ⁺コンタクト領域７に接して、ｎ⁺ソース領域５、ｐ⁺コンタクト領域７、ゲート電極１１および素子分離酸化膜３上に設けられている。ソース電極１３は、トレンチ９内においてゲート電極１１上に設けられた酸化膜（以下、層間酸化膜とする）１２によりゲート電極１１から絶縁されている。

ここで、素子分離酸化膜３の厚さは、チャネル長さとソース領域深さの和に等しい。ソース領域深さとは、ｎ⁺ソース領域５とソース電極１３との境界から、ｎ⁺ソース領域５とｐウェル領域４との境界までの長さである。また、チャネル長さとは、ｐウェル領域４とｎ⁺ソース領域５との境界から、ｐウェル領域４とｎドリフト層１との境界までの長さである。

つぎに、図１に示す構成のトレンチゲート型ＭＯＳＦＥＴの実施の形態１にかかる製造方法について説明する。まず、図２に示すように、ｎ⁺ドレイン領域２となるｎ型半導体層上に、ｎドリフト層１となるｎ型半導体層をエピタキシャル成長させたｎエピタキシャル基板を用意する。そして、このエピタキシャル基板の表面、すなわちｎドリフト層１の表面に、チャネル長さとソース領域深さを足した寸法に等しい厚さの素子分離酸化膜３を形成する。素子分離酸化膜３は、熱酸化膜でもよいし、高温熱ＣＶＤ酸化膜（ＨＴＯ）でもよい。

ついで、図３に示すように、図示しないマスクを用いて異方性エッチングをおこない、少なくともトレンチアイソレーションによる素子分離構造を形成する領域とトレンチゲート構造を形成する領域以外の素子分離酸化膜３を除去し、その素子分離酸化膜３を除去した部分のｎドリフト層１を露出させる。つづいて、露出したｎドリフト層１の表面を成長核として、ｐウェル領域４となるｐ型半導体層をエピタキシャル成長させ、素子分離酸化膜３を除去した部分をチャネル長さに等しい厚さのｐウェル領域４で埋める。さらに、ｐウェル領域４の上に、ｎ⁺ソース領域５となるｎ型半導体層を、その表面が素子分離酸化膜３の表面よりも上になるまでエピタキシャル成長させる。

ついで、図４に示すように、素子分離酸化膜３をストッパ膜として化学的機械研磨（ＣＭＰ）をおこない、素子分離酸化膜３の表面とｎ⁺ソース領域５の表面とを面一にする。その後、素子分離酸化膜３およびｎ⁺ソース領域５の表面上に、窒化膜６を形成する。そして、図示しないマスクを用いて窒化膜６の、ｐ⁺コンタクト領域７の形成領域を開口する。残った窒化膜６をマスクとしてトレンチエッチングをおこない、ｎ⁺ソース領域５を貫通してｐウェル領域４に達する深さのトレンチ９を形成する。

ついで、窒化膜６を除去し、ｐ⁺コンタクト領域７となるｐ型半導体層を、その表面が素子分離酸化膜３の表面よりも上になるまでエピタキシャル成長させる。そして、素子分離酸化膜３をストッパ膜として化学的機械研磨（ＣＭＰ）をおこない、素子分離酸化膜３の表面とｐ⁺コンタクト領域７の表面とを面一にする。この段階で、ｐ⁺コンタクト領域７およびｎ⁺ソース領域５の表面は平坦になる。ついで、素子分離酸化膜３の、トレンチアイソレーションによる素子分離領域をレジスト８で覆って保護する。そして、素子分離酸化膜３の、レジスト８で保護されていない部分を、フッ酸などの溶液を用いて除去し、トレンチゲート構造を形成するためのトレンチ９を形成する。ここまでの工程を示したのが図５である。

ついで、図６に示すように、レジスト８を除去した後、ケミカルドライエッチング（ＣＤＥ）による等方性エッチングをおこない、さらに犠牲酸化をおこなった後に犠牲酸化膜を除去する。これにより、トレンチ９の角部が丸まるとともに、トレンチ９の内面にできたダメージ層が薄く削られ、結晶品質が改善される。その際、トレンチ９の下方向へのエッチング量を、後に形成するゲート絶縁膜１０の厚さ以上とし、後にトレンチ９内に埋め込まれるゲート電極１１がｎ⁺ソース領域５とｐウェル領域４とｎドリフト層１の３つの半導体層にまたがるようにする。

ついで、図７に示すように、全面にゲート絶縁膜１０を形成する。その際、素子分離酸化膜３の表面とｎ⁺ソース領域５の表面との段差を広げないために、ゲート絶縁膜１０を、熱酸化により形成するのではなく、高温熱ＣＶＤ酸化膜（ＨＴＯ）を堆積させることにより形成するのがよい。ついで、トレンチ９をゲート電極１１で埋め込む。その際、ゲート電極１１を、たとえばｎ型ドープされたポリシリコンをＣＶＤ（化学気相成長）法で堆積させることにより形成するのがよい。また、ゲート電極１１は、トレンチ９を完全に埋め尽くしているのが望ましい。その後、ゲート電極１１の表面がｎ⁺ソース領域５とｐウェル領域４との境界よりも上で、かつｎ⁺ソース領域５よりも下になるように、ゲート電極１１をエッチバックして、ＭＯＳ構造部を形成する。

ついで、図８に示すように、全面に層間酸化膜１２を形成する。そして、層間酸化膜１２をエッチバックして、ｎ⁺ソース領域５の表面とｐ⁺コンタクト領域７の表面を露出させる。その後、図１に示すように、ｎ⁺ソース領域５およびｐ⁺コンタクト領域７に接触するようにソース電極１３を形成する。また、表面の異なる部分においてゲート電極１１に接触する金属ゲート電極を形成する。ソース電極１３は、層間酸化膜１２により、ゲート電極１１および金属ゲート電極から絶縁される。最後に、基板裏面、すなわちｎ⁺ドレイン領域２の露出面にドレイン電極１４を形成して、トレンチＭＯＳＦＥＴが完成する。

実施の形態２．
実施の形態２にかかる製造方法は、実施の形態１の製造方法において、ｐ⁺コンタクト領域７をイオン打ち込みと拡散により形成するものである。まず、図２に示すように、実施の形態１と同様にして、ｎ⁺ドレイン領域２とｎドリフト層１とからなるｎエピタキシャル基板の表面に素子分離酸化膜３を形成する。素子分離酸化膜３の厚さは、実施の形態１と同じである。

ついで、図３に示すように、実施の形態１と同様にして、素子分離酸化膜３の一部を除去し、そこに露出したｎドリフト層１の表面からチャネル長さに等しい厚さのｐウェル領域４をエピタキシャル成長させる。さらに、ｐウェル領域４の上にｎ⁺ソース領域５を、素子分離酸化膜３よりも上になるまでエピタキシャル成長させる。

ついで、図９に示すように、素子分離酸化膜３をストッパ膜とした化学的機械研磨（ＣＭＰ）により素子分離酸化膜３の表面とｎ⁺ソース領域５の表面とを面一にした後、ｎ⁺ソース領域５の表面にスクリーン酸化膜１５を形成する。そして、図示しないマスクを用いてｎ⁺ソース領域５の一部に対してｐ型不純物のイオン打ち込みと拡散をおこない、ｎ⁺ソース領域５よりも深いｐ⁺コンタクト領域７を形成する。

ついで、スクリーン酸化膜１５を除去した後、図５に示すように、素子分離酸化膜３の、トレンチアイソレーションによる素子分離領域をレジスト８で覆って保護する。そして、素子分離酸化膜３の、レジスト８で保護されていない部分を、フッ酸などの溶液を用いて除去し、トレンチゲート構造を形成するためのトレンチ９を形成する。これ以降は、実施の形態１の図６〜図８に示すプロセスと同じである。この実施の形態２では、ｐ⁺コンタクト領域７のイオン打ち込みと拡散をｎ⁺ソース領域５の一部に対して行っている。このため、ｎ⁺ソース領域５とｐウェル領域４のプロファイルが、前記のイオン打ち込みと拡散によって変わる可能性がある。そこで、更にｎ⁺ソース領域５とｐウェル領域４のプロファイルを変えずにｐ⁺コンタクト領域７を形成する製造方法を実施の形態３として次に説明する。

実施の形態３．
実施の形態３にかかる製造方法は、実施の形態２の製造方法において、ｐ⁺コンタクト領域７をトレンチ９形成後にイオン打ち込みにより形成するものである。即ち、実施の形態２では、ｎ⁺ソース領域５の一部に対してｐ型不純物のイオン打ち込みと拡散を行っているが、実施の形態３では、図１０に示すように、ｎ⁺ソース領域５の一部にトレンチ９（トレンチはｎ⁺ソース領域５を貫通、非貫通のどちらでもよい）を形成し、このトレンチ９からｐウェル領域４にｐ型不純物のイオン打ち込みを行う。その後、ｐ型不純物の活性化のためのアニールを行うが、実施の形態２のような拡散は行わない。このようにすることで、ｐ⁺コンタクト領域７を形成する際にｎ⁺ソース領域５とｐウェル領域４のプロファイルへの影響を防ぐことができる。

実施の形態４．
実施の形態４にかかる製造方法は、実施の形態１の製造方法において、ｎ⁺ソース領域５とｐ⁺コンタクト領域７をイオン打ち込みと拡散により形成するものである。まず、図２に示すように、実施の形態１と同様にして、ｎ⁺ドレイン領域２とｎドリフト層１とからなるｎエピタキシャル基板の表面に素子分離酸化膜３を形成する。素子分離酸化膜３の厚さは、実施の形態１と同じである。

ついで、図１１に示すように、図示しないマスクを用いて異方性エッチングをおこない、少なくともトレンチアイソレーションによる素子分離構造を形成する領域とトレンチゲート構造を形成する領域以外の素子分離酸化膜３を除去し、その素子分離酸化膜３を除去した部分のｎドリフト層１を露出させる。つづいて、露出したｎドリフト層１の表面を成長核として、ｐウェル領域４となるｐ型半導体層を、その表面が素子分離酸化膜３の表面よりも上になるまでエピタキシャル成長させる。

ついで、図１２に示すように、素子分離酸化膜３をストッパ膜とした化学的機械研磨（ＣＭＰ）により素子分離酸化膜３の表面とｐウェル領域４の表面とを面一にする。その後、ｐウェル領域４の表面にスクリーン酸化膜１５を形成する。そして、図示しないマスクを用いてｐウェル領域４に対してｎ型不純物のイオン打ち込みとｐ型不純物のイオン打ち込みを選択的におこない、拡散をおこなって、ｎ⁺ソース領域５と、ｎ⁺ソース領域５よりも深いｐ⁺コンタクト領域７を形成する。

ついで、スクリーン酸化膜１５を除去した後、図５に示すように、素子分離酸化膜３の、トレンチアイソレーションによる素子分離領域をレジスト８で覆って保護する。そして、素子分離酸化膜３の、レジスト８で保護されていない部分を、フッ酸などの溶液を用いて除去し、トレンチゲート構造を形成するためのトレンチ９を形成する。これ以降は、実施の形態１の図６〜図８に示すプロセスと同じである。なお、ｎ⁺ソース領域５とｐ⁺コンタクト領域７を、ゲート電極１１のエッチバック後や、層間酸化膜１２のエッチバック後に形成してもよい。

以上説明したように、実施の形態によれば、ｎドリフト層１の上に、ｐウェル領域４およびｎ⁺ソース領域５が素子分離酸化膜３の厚さと同じ厚さに形成されるので、ｐウェル領域４の深さのウエハ面内ばらつきやロット間ばらつきが、ばらつきの小さい絶縁膜３の膜厚のばらつきと同じになる。また、ｎドリフト層１上に形成された素子分離酸化膜３の一部を除去することによりトレンチ９が形成され、さらに、ｐウェル領域４からｎドリフト層１へのトレンチ９の突き出し量が等方性エッチング工程によって決まるので、従来のトレンチ形成工程とウェル領域の拡散工程によりトレンチの突き出し量が決まるのに比べて、ソース−ドレイン間の耐圧の制御性がよくなる。

また、実施の形態によれば、ｐウェル領域４の濃度分布がエピタキシャル成長時の濃度管理により決まり、その上のｎ⁺ソース領域５もエピタキシャル成長により形成されるので、しきい値電圧の制御性がよくなる。また、素子分離酸化膜３により、トレンチアイソレーションによる素子分離構造が形成される。したがって、トレンチゲート型ＭＯＳＦＥＴの良品率や信頼性が向上するという効果を奏する。

以上において、本発明は、上述した各実施の形態に限らず、種々変更可能である。また、本発明は、ｎチャネル型のトレンチゲート型ＭＯＳＦＥＴの製造に限らず、ｐチャネル型のトレンチゲート型ＭＯＳＦＥＴや、ｎチャネル型またはｐチャネル型のトレンチゲート型ＩＧＢＴなど、トレンチゲート構造を有する半導体素子の製造に適用可能である。

以上のように、本発明にかかる半導体装置の製造方法は、トレンチゲート構造を有する半導体装置の製造に有用であり、特に、電気的特性のばらつきの小さいトレンチゲート型ＭＯＳＦＥＴやトレンチゲート型ＩＧＢＴなどの製造に適している。

本発明の実施の形態１にしたがって作製されるトレンチゲート型ＭＯＳＦＥＴの構成を示す断面図である。本発明の実施の形態１にしたがって作製されるトレンチゲート型ＭＯＳＦＥＴの製造途中の構成を示す断面図である。本発明の実施の形態１にしたがって作製されるトレンチゲート型ＭＯＳＦＥＴの製造途中の構成を示す断面図である。本発明の実施の形態１にしたがって作製されるトレンチゲート型ＭＯＳＦＥＴの製造途中の構成を示す断面図である。本発明の実施の形態１にしたがって作製されるトレンチゲート型ＭＯＳＦＥＴの製造途中の構成を示す断面図である。本発明の実施の形態１にしたがって作製されるトレンチゲート型ＭＯＳＦＥＴの製造途中の構成を示す断面図である。本発明の実施の形態１にしたがって作製されるトレンチゲート型ＭＯＳＦＥＴの製造途中の構成を示す断面図である。本発明の実施の形態１にしたがって作製されるトレンチゲート型ＭＯＳＦＥＴの製造途中の構成を示す断面図である。本発明の実施の形態２にしたがって作製されるトレンチゲート型ＭＯＳＦＥＴの製造途中の構成を示す断面図である。本発明の実施の形態３にしたがって作製されるトレンチゲート型ＭＯＳＦＥＴの製造途中の構成を示す断面図である。本発明の実施の形態４にしたがって作製されるトレンチゲート型ＭＯＳＦＥＴの製造途中の構成を示す断面図である。本発明の実施の形態４にしたがって作製されるトレンチゲート型ＭＯＳＦＥＴの製造途中の構成を示す断面図である。従来のトレンチゲート型ＭＯＳＦＥＴの構成を示す断面図である。ＬＯＣＯＳ酸化膜による素子分離構造を示す断面図である。トレンチアイソレーションによる素子分離構造を示す断面図である。

符号の説明

１第１導電型の半導体基板（ｎドリフト層）
２第１導電型の半導体基板（ｎ⁺ドレイン領域）
３素子分離酸化膜
４第２導電型の半導体（ｐウェル領域）
５第１導電型の半導体（ｎ⁺ソース領域）
９トレンチ

Claims

第１導電型の半導体基板の表面上に絶縁膜を形成する工程と、
前記絶縁膜の、少なくともトレンチアイソレーションによる素子分離構造を形成する領域とトレンチゲート構造を形成する領域を残して前記絶縁膜を除去することにより、前記半導体基板の表面の一部を露出させる工程と、
前記絶縁膜の除去により露出した前記半導体基板の表面を成長核として第２導電型の半導体を、前記絶縁膜の表面よりも下の高さまでエピタキシャル成長させた後、該第２導電型の半導体の上に第１導電型の半導体を、前記絶縁膜の表面よりも上になるまでエピタキシャル成長させる工程と、
エピタキシャル成長した前記第１導電型の半導体の、前記絶縁膜の表面よりも上の部分を除去する工程と、
前記絶縁膜の、トレンチゲート構造を形成する領域を除去して、トレンチを形成する工程と、
前記トレンチに対して等方性エッチングをおこなって、トレンチの角部を丸めるとともに、トレンチの底部が、前記半導体基板よりなる第１導電型の半導体層と、エピタキシャル成長した前記第２導電型の半導体との境界よりも下になるように、トレンチを深くする工程と、
を含むことを特徴とする半導体装置の製造方法。