[go: up one dir, main page]

JP5660115B2 - ヘテロ接合バイポーラトランジスタ、これを用いた電力増幅器、及びヘテロ接合バイポーラトランジスタの製造方法 - Google Patents

ヘテロ接合バイポーラトランジスタ、これを用いた電力増幅器、及びヘテロ接合バイポーラトランジスタの製造方法 Download PDF

Info

Publication number
JP5660115B2
JP5660115B2 JP2012275894A JP2012275894A JP5660115B2 JP 5660115 B2 JP5660115 B2 JP 5660115B2 JP 2012275894 A JP2012275894 A JP 2012275894A JP 2012275894 A JP2012275894 A JP 2012275894A JP 5660115 B2 JP5660115 B2 JP 5660115B2
Authority
JP
Japan
Prior art keywords
layer
ballast resistor
temperature
resistor layer
bipolar transistor
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2012275894A
Other languages
English (en)
Other versions
JP2014120668A (ja
Inventor
大部　功
功 大部
梅本　康成
康成 梅本
黒川　敦
敦 黒川
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Murata Manufacturing Co Ltd
Original Assignee
Murata Manufacturing Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Murata Manufacturing Co Ltd filed Critical Murata Manufacturing Co Ltd
Priority to JP2012275894A priority Critical patent/JP5660115B2/ja
Priority to TW102139057A priority patent/TWI503971B/zh
Priority to US14/088,510 priority patent/US9130004B2/en
Priority to CN201310697474.1A priority patent/CN103872107B/zh
Publication of JP2014120668A publication Critical patent/JP2014120668A/ja
Application granted granted Critical
Publication of JP5660115B2 publication Critical patent/JP5660115B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D10/00—Bipolar junction transistors [BJT]
    • H10D10/01—Manufacture or treatment
    • H10D10/021—Manufacture or treatment of heterojunction BJTs [HBT]
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D10/00—Bipolar junction transistors [BJT]
    • H10D10/80—Heterojunction BJTs
    • H10D10/821—Vertical heterojunction BJTs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/01—Manufacture or treatment
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/01—Manufacture or treatment
    • H10D84/0112—Integrating together multiple components covered by H10D8/00, H10D10/00 or H10D18/00, e.g. integrating multiple BJTs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/101—Integrated devices comprising main components and built-in components, e.g. IGBT having built-in freewheel diode
    • H10D84/121—BJTs having built-in components
    • H10D84/125—BJTs having built-in components the built-in components being resistive elements, e.g. BJT having a built-in ballasting resistor
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/01—Manufacture or treatment
    • H10D84/02—Manufacture or treatment characterised by using material-based technologies
    • H10D84/05—Manufacture or treatment characterised by using material-based technologies using Group III-V technology
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/60—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D10/00 or H10D18/00, e.g. integration of BJTs
    • H10D84/611—Combinations of BJTs and one or more of diodes, resistors or capacitors
    • H10D84/613—Combinations of vertical BJTs and one or more of diodes, resistors or capacitors
    • H10D84/615—Combinations of vertical BJTs and one or more of resistors or capacitors
    • H10W72/5449—

Landscapes

  • Bipolar Transistors (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Bipolar Integrated Circuits (AREA)

Description

本発明は、ヘテロ接合バイポーラトランジスタ、これを用いた電力増幅器、及びヘテロ接合バイポーラトランジスタの製造方法に関する。
n型ＩｎＧａＰエミッタ層とＡｌＧａＡｓエミッタバラスト抵抗層との間にＧａＡｓ層を挿入したヘテロ接合バイポーラトランジスタ（以下、ＨＢＴという）が知られている（下記特許文献１参照）。ここで、ＡｌＧａＡｓエミッタバラスト抵抗層は、有機金属気相エピタキシー法により形成され、その構成は、ＡｌＡｓモル比０．３３、Ｓｉ濃度１×１０17ｃｍ-3、膜厚１２０ｎｍであることが開示されている。
特開２００５−２３６２５９号公報
一般的に、パワーアンプ（電力増幅器）に用いられるＨＢＴは大電力を扱うためエミッタサイズの小さいＨＢＴ（以下、単位ＨＢＴという）を多数個並列接続して構成される。
しかし、ＨＢＴ製造プロセス等に起因した不均一性により並列接続された全ての単位ＨＢＴが均一に動作しないケースが発生する。この場合、特定の単位ＨＢＴに電流が集中し熱暴走を起して素子破壊に至る可能性がある。
上記熱暴走を防止するために単位ＨＢＴごとにエミッタやベースにバラスト抵抗を設けることが一般的に行われている。
ここで、ＡｌＧａＡｓエミッタバラスト抵抗層が熱暴走を防止する機構について、特許文献１に開示されている技術を説明する。ＡｌＧａＡｓエミッタバラスト抵抗層の抵抗率温度依存性は図２０に示す通りであり、ある単位ＨＢＴが熱暴走を開始すると電流集中によりその温度が上昇し、その上昇に伴い熱暴走を開始した単位ＨＢＴのエミッタバラスト抵抗値も（例えば、図２０の１００℃以上で）急激に増加する。このエミッタバラスト抵抗の急激な増加が熱暴走を開始した単位ＨＢＴのエミッタ／ベース間電圧を抑圧するため、熱暴走を開始した単位ＨＢＴへの電流集中を抑え、熱暴走を回避する。
一方、パワーアンプは、全体として室温のみならず、ある程度の高温（例えば、８５℃〜１００℃）までパワーアンプ（電力を増幅する）特性が要求される。しかしながら、熱暴走を起こさない他の単位ＨＢＴにも個々にエミッタバラスト抵抗が付加されており、図２０から明白なように、例えば８５℃、又は１００℃においては、ＨＢＴは、室温対比でそれぞれ１３％（図示せず）、２１％のエミッタバラスト抵抗値が増加、即ち、寄生抵抗値が増加する。
この結果、特許文献１に記載の技術を用いてパワーアンプを製造した場合、ＨＢＴの熱暴走を防止することができる一方で、温度上昇にしたがったエミッタバラスト抵抗値の増加により高温におけるパワーアンプ特性が劣化するという問題が生じる。
本発明は、上記事情に鑑みてなされたものであり、熱暴走の防止と高温でのパワーアンプ特性の劣化防止とを両立させることを目的とする。
上記課題を解決するために本発明のヘテロ接合バイポーラトランジスタは、温度上昇にしたがって抵抗値が増加するバラスト抵抗層を備えるヘテロ接合バイポーラトランジスタであって、バラスト抵抗層は、第１の温度領域及び第２の温度領域において正の抵抗率温度係数を有する第１のバラスト抵抗層と、第１の温度領域において負の抵抗率温度係数を有し、前記第２の温度領域において正の抵抗率温度係数を有する第２のバラスト抵抗層と、を備えることを特徴とする。
また、本発明の温度上昇にしたがって抵抗値が増加するバラスト抵抗層を備えるヘテロ接合バイポーラトランジスタを製造する方法は、バラスト抵抗層を形成する工程を備えている。当該工程は、第１の温度領域及び第２の温度領域において正の抵抗率温度係数を有する第１のバラスト抵抗層を形成する工程と、記第１の温度領域において負の抵抗率温度係数を有し、第２の温度領域において正の抵抗率温度係数を有する第２のバラスト抵抗層を形成する工程と、を含むことを特徴とする。
本発明によれば、パワーアンプ特性を改善させることができる。
本発明の第１の実施形態に係るＨＢＴを示す平面図である。 図１のＩ−Ｉ断面図である。 同実施形態に係るバラスタ抵抗層の温度依存性を示す図である。 同実施形態に係るエミッタバラスト抵抗値と温度との関係を示す図である。 本発明の第２の実施形態に係るＨＢＴの断面図である。 同実施形態に係るバラスタ抵抗層の温度依存性を示す図である。 同実施形態に係るエミッタバラスト抵抗値と温度との関係を示す図である。 本発明の第３の実施形態に係るＨＢＴの断面図である。 本発明の第４の実施形態に係るＨＢＴの断面図である。 同実施形態に係るＨＢＴの断面図である。 同実施形態に係るＨＢＴの断面図である。 本発明の第５の実施形態に係るＨＢＴの平面図である。 図１２のＩＩ−ＩＩ断面図である。 本発明の第６の実施形態に係るＨＢＴを製造する工程の説明図である。 同実施形態に係るＨＢＴを製造する工程の説明図である。 同実施形態に係るＨＢＴを製造する工程の説明図である。 本発明の第７の実施形態に係わる電力増幅器のブロック構成図である。 同実施の形態に係わる電力増幅器モジュールの実装形態を示す平面図である。 図１８のＩＩＩ−ＩＩＩ断面図である。 従来におけるエミッタバラスト抵抗の温度依存性を示す図である。
（第１の実施形態）
図１はＨＢＴ（エミッタサイズが３μｍ×２０μｍの矩形エミッタ）１００の平面図であり、図２は図１のＩ−Ｉ断面図である。図１及び図２に示すように、半絶縁性ＧａＡｓ
基板1に、n型ＧａＡｓサブコレクタ層（Ｓｉ濃度５×１０18ｃｍ-3、膜厚０．６μｍ）２が形成される。このサブコレクタ層２上に、n型ＧａＡｓコレクタ層（Ｓｉ濃度１×１０16ｃｍ-3、膜厚１．０μｍ）３、ｐ型ＧａＡｓベース層（Ｃ濃度４×１０19ｃｍ-3、膜厚１５０ｎｍ）４、n型ＩｎＧａＰエミッタ層（ＩｎＰモル比０．５、Ｓｉ濃度３×１０17ｃｍ-3、膜厚３０ｎｍ）５の各層が形成される。n型ＩｎＧａＰエミッタ層５を介して、ベース電極１２が配置される。
n型ＩｎＧａＰエミッタ層５上に、第１のバラスト抵抗層であるn型ＡｌＧａＡｓエミッタバラスト抵抗層（ＡｌＡｓモル比０．３３、Ｓｉ濃度５．４×１０16ｃｍ-3、膜厚３７ｎｍ）７ａ、第２のバラスト抵抗層であるn型ＡｌＧａＡｓエミッタバラスト抵抗層（ＡｌＡｓモル比０．３３、Ｓｉ濃度５．０×１０17ｃｍ-3、膜厚１２２ｎｍ）７ｂ、n型ＧａＡｓコンタクト層（Ｓｉ濃度１×１０19ｃｍ-3、膜厚５０ｎｍ）８、n型ＩｎＧａＡｓコンタクト層（ＩｎＡｓモル比０．５、Ｓｉ濃度１×１０16ｃｍ-3、膜厚５０ｎｍ）９が更に設けられる。なお、n型ＡｌＧａＡｓエミッタバラスト抵抗層７ａ及びn型ＡｌＧａＡｓエミッタバラスト抵抗層７ｂにより、バラスト抵抗層７が構成される。
n型ＩｎＧａＡｓコンタクト層9上にはエミッタ電極１２が、n型ＧａＡｓサブコレクタ層２上にはコレクタ電極１１がそれぞれ配置される。ここで、コレクタ電極１１、ベース電極１２、及びエミッタ電極１３の具体例を示す。コレクタ電極１１は、ＡｕＧｅ（膜厚６０ｎｍ）／Ｎｉ（膜厚１０ｎｍ）／Ａｕ（膜厚２００ｎｍ)を積層してなる。ベース電極１２は、Ｔｉ（膜厚５０ｎｍ)／Ｐｔ（膜厚５０ｎｍ）／Ａｕ（膜厚２００ｎｍ）を積層してなる。エミッタ電極１３は、ＷＳｉ（Ｓｉモル比０．３、膜厚０．３μｍ）である。
コレクタ電極１１はコレクタ配線１４を介して金属パッド１９と接続し、ベース電極１２はベース配線１５を介して金属パッド１８と接続し、エミッタ電極１３はエミッタ配線１６を介して金属パッド１７と接続している。金属パッド１７〜１９は、ＨＢＴ１００の外部と電気的接続のために用いられる。
図３はn型ＡｌＧａＡｓエミッタバラスト抵抗層７ａの抵抗率温度依存性ｇ１及びn型ＡｌＧａＡｓエミッタバラスト抵抗層７ｂの抵抗率温度依存性ｇ２をそれぞれ示している。なお、図３においては、室温に於ける抵抗率を基準（１００％）とし、室温との比で抵抗率との関係を示している。
図３に示すように、n型ＡｌＧａＡｓエミッタバラスト抵抗層７ａの抵抗率は、室温から約１００℃の温度領域（第１の温度領域）及び約１００℃以上の温度領域（第２の温度領域）において、常時正の抵抗率温度係数を有する（図３：ｇ１）。また、n型ＡｌＧａＡｓエミッタバラスト抵抗層７ａの抵抗率は、高温になるに従って増加する。
一方、n型ＡｌＧａＡｓエミッタバラスト抵抗層７ｂの抵抗率は、室温〜約１００℃の温度領域（第１の温度領域）においては、減少、即ち負の抵抗率温度係数を有し、約１００℃以上の温度領域（第２の温度領域）においては、増加に転じ正の抵抗率温度係数を有する（図３：ｇ２）。
図４は、ＨＢＴ１００におけるエミッタバラスト抵抗値の温度依存性ｇ３を示している。なお、図４中には、従来技術（特許文献１）の単層のn型ＡｌＧａＡｓエミッタバラスト抵抗層（ＡｌＡｓモル比０．３３、Ｓｉ濃度１．０×１０17ｃｍ-3、膜厚１２０ｎｍ）を用いたＨＢＴのエミッタバラスト抵抗値の温度依存性ｇ４も示している。
図４から明白なように、ＨＢＴ１００におけるエミッタバラスト抵抗値は、従来のＨＢＴのエミッタバラスト抵抗値に対して、少なくとも室温〜１００℃前後の温度領域において、その平坦性が改善している。
具体的には、室温での値を基準とした８５℃、１００℃におけるエミッタバラスト抵抗値の増加量は、従来技術がそれぞれ＋１３％、＋２１％である。これに対して、ＨＢＴ１００では、８５℃、１００℃におけるエミッタバラスト抵抗値の増加量は、それぞれ＋４％、＋９％と大幅に改善されている。これに加えて１００℃以上の高温領域においては、ＨＢＴ１００のエミッタバラスト抵抗値が従来のエミッタバラスト抵抗値と比べてより急峻に増加している。
したがって、この第１の実施形態のＨＢＴ１００によると、温度上昇にしたがって抵抗値が変化するバラスト抵抗層７が室温〜約１００℃及び約１００℃以上の温度領域において正の抵抗率温度係数を有するn型ＡｌＧａＡｓエミッタバラスト抵抗層７ａと、室温〜約１００℃の温度領域において負の抵抗率温度係数を有し、約１００℃以上の温度領域において正の抵抗率温度係数を有するn型ＡｌＧａＡｓエミッタバラスト抵抗層７ｂとから構成されるため、熱暴走の防止と高温でのパワーアンプ特性の劣化防止とを両立させることができる。
なお、この第１の実施形態においては、n型ＡｌＧａＡｓエミッタバラスト抵抗層（ＡｌＡｓモル比０．３３）７ｂのＳｉ濃度を５．０×１０17ｃｍ-3としているが、１．４×１０17ｃｍ-3以上であれば、n型ＡｌＧａＡｓエミッタバラスト抵抗層７ｂと同様の効果を得ることができる。
（第２の実施形態）
次に、第２の実施形態について説明する。この第２の実施形態は、バラスト抵抗層７の構成を変更した点が既述の第１の実施形態と異なっている。なお、第１の実施形態と同一の構成には同一の符号を付して詳細な説明は省略する。
図５は、ＨＢＴ１００のＩ−Ｉ断面図である。図２と異なっているのはバラスト抵抗層７の構成である。具体的には、この第２の実施形態のバラスト抵抗層７は、図２のn型ＡｌＧａＡｓエミッタバラスト抵抗層７ａ、n型ＡｌＧａＡｓエミッタバラスト抵抗層７ｂにそれぞれ代えて、第１のバラスト抵抗層としてn型ＡｌＧａＡｓエミッタバラスト抵抗層（ＡｌＡｓモル比０．３３、Ｓｉ濃度５．４×１０16ｃｍ-3、膜厚２６ｎｍ）７ｃ、第２のバラスト抵抗層としてn型ＡｌＧａＡｓエミッタバラスト抵抗層（ＡｌＡｓモル比０．２８、Ｓｉ濃度５．０×１０17ｃｍ-3、膜厚３９８ｎｍ）７ｄにより構成される。
図６はn型ＡｌＧａＡｓエミッタバラスト抵抗層７ｃの抵抗率温度依存性ｇ５及びn型ＡｌＧａＡｓエミッタバラスト抵抗層７ｄの抵抗率温度依存性ｇ６をそれぞれ示している。なお、図６においては、図３の場合と同様に、室温に於ける抵抗率を基準（１００％）とし、室温との比で抵抗率との関係を示している。
図６に示すように、n型ＡｌＧａＡｓエミッタバラスト抵抗層７ｃの抵抗率は、室温から約５０℃の温度領域（第１の温度領域）及び約５０℃以上の温度領域（第２の温度領域）において、常時正の抵抗率温度係数を有する（図６：ｇ５）。また、n型ＡｌＧａＡｓエミッタバラスト抵抗層７ｃの抵抗率は、高温になるに従って増加する。
一方、n型ＡｌＧａＡｓエミッタバラスト抵抗層７ｄの抵抗率は、室温〜約５０℃の温度領域（第１の温度領域）においては、減少、即ち負の抵抗率温度係数を示し、約５０℃以上の温度領域（第２の温度領域）においては、増加に転じ正の抵抗率温度係数を有する（図６：ｇ６）。
図７は、ＨＢＴ１００におけるエミッタバラスト抵抗値の温度依存性ｇ７を示している。なお、図７中には、従来技術（特許文献１：特許第４９７７３１３号）の単層のn型ＡｌＧａＡｓエミッタバラスト抵抗層（ＡｌＡｓモル比０．３３、Ｓｉ濃度１．０×１０17ｃｍ-3、膜厚１２０ｎｍ）を用いたＨＢＴのエミッタバラスト抵抗値の温度依存性ｇ８も示している。
図７から明白なように、ＨＢＴ１００におけるエミッタバラスト抵抗値は、従来のＨＢＴのエミッタバラスト抵抗値に対して、少なくとも室温〜１００℃前後の温度領域においては、その平坦性が改善している。
具体的には、室温での値を基準とした８５℃、１００℃におけるエミッタバラスト抵抗値の増加量は、従来技術がそれぞれ＋１３％、＋２１％である。これに対して、ＨＢＴ１００では、８５℃、１００℃におけるエミッタバラスト抵抗値の増加量は、それぞれ＋１１％、＋１７％と改善されている。これに加えて１００℃以上の高温領域においては、ＨＢＴ１００のエミッタバラスト抵抗値が従来のエミッタバラスト抵抗値と比べてより急峻に増加している。
この第２の実施形態のＨＢＴ１００によると、温度上昇にしたがって抵抗値が変化するバラスト抵抗層７が、室温〜約５０℃の温度領域及び約５０℃以上の温度領域において正の抵抗率温度係数を有するn型ＡｌＧａＡｓエミッタバラスト抵抗層７ｃと、室温〜約５０℃の温度領域において負の抵抗率温度係数を有し、約５０℃以上の温度領域において正の抵抗率温度係数を有するn型ＡｌＧａＡｓエミッタバラスト抵抗層７ｄとから構成されるため、熱暴走の防止と高温でのパワーアンプ特性の劣化防止とを両立させることができる。
なお、この第２の実施形態においては、n型ＡｌＧａＡｓエミッタバラスト抵抗層（ＡｌＡｓモル比０．２８）７ｄのＳｉ濃度を５．０×１０17ｃｍ-3としているが、４．９×１０17ｃｍ-3以上であれば、n型ＡｌＧａＡｓエミッタバラスト抵抗層７ｄと同様の効果を得ることができる。
また、上記第１及び第２の実施形態のバラスト抵抗層７においては、n型ＡｌＧａＡｓエミッタバラスト抵抗層７ａ、又はn型ＡｌＧａＡｓエミッタバラスト抵抗層７ｃをn型ＩｎＧａＰエミッタ層５に近付けて（各実施形態ではn型ＩｎＧａＰエミッタ層５の上側に）設けている。n型ＡｌＧａＡｓエミッタバラスト抵抗層７ａ及びn型ＡｌＧａＡｓエミッタバラスト抵抗層７ｃは、室温から高温になるに従って常時正の温度係数を有しているため（図３：ｇ１，図６：ｇ５）、n型ＡｌＧａＡｓエミッタバラスト抵抗層７ｂ、又はn型ＡｌＧａＡｓエミッタバラスト抵抗層７ｄがn型ＩｎＧａＰエミッタ層５に近付けて設けられる場合と比較して、熱暴走の防止効果を高めることができる。
（第３の実施形態）
次に、第３の実施形態について説明する。この第３の実施形態は、バラスト抵抗層７の構成を変更した点が既述の第１の実施形態と異なっている。なお、第１の実施形態と同一の構成には同一の符号を付して詳細な説明は省略する。
図８は、ＨＢＴ１００のＩ−Ｉ断面図である。図２と異なっているのはバラスト抵抗層
７の構成である。具体的には、この第３の実施形態のバラスト抵抗層７は３層構造になっており、n型ＩｎＧａＰエミッタ層５上から、第３のバラスト抵抗層であるn型ＡｌＧａＡｓエミッタバラスト抵抗層（ＡｌＡｓモル比０．３３、Ｓｉ濃度５．０×１０17ｃｍ-3、膜厚６１ｎｍ）７ｅ、第１のバラスト抵抗層であるn型ＡｌＧａＡｓエミッタバラスト抵抗層（ＡｌＡｓモル比０．３３、Ｓｉ濃度５．４×１０16ｃｍ-3、膜厚３７ｎｍ）７ｆ、及び第２のバラスト抵抗層であるn型ＡｌＧａＡｓエミッタバラスト抵抗層８（ＡｌＡモル比０．３３、Ｓｉ濃度５．０×１０17ｃｍ-3、膜厚６１ｎｍ）７ｇの３層で構成される。
n型ＡｌＧａＡｓエミッタバラスト抵抗層７ｆは、既述のn型ＡｌＧａＡｓエミッタバラスト抵抗層７ａと同様の材料かつ同様の層厚である。また、n型ＡｌＧａＡｓエミッタバラスト抵抗層７ｅ，７ｇはそれぞれ、既述のn型ＡｌＧａＡｓエミッタバラスト抵抗層７ｂと同様の材料、かつ半分の層厚である。したがって、n型ＡｌＧａＡｓエミッタバラスト抵抗層７ｅ，７ｇを合わせた抵抗率温度依存性は、n型ＡｌＧａＡｓエミッタバラスト抵抗層７ｂの抵抗率温度依存性（図３：ｇ２）と実質的に相違がない。
この第３の実施形態のＨＢＴ１００によると、温度上昇にしたがって抵抗値が変化するバラスト抵抗層７が、室温〜約１００℃の温度領域及び１００℃以上の温度領域において正の抵抗率温度係数を有するn型ＡｌＧａＡｓエミッタバラスト抵抗層７ｆを、室温から約１００℃の温度領域において負の抵抗率温度係数を有し、約１００℃以上の温度領域において正の抵抗率温度係数を有するn型ＡｌＧａＡｓエミッタバラスト抵抗層７ｅ，７ｇとで挟むように構成されるため、熱暴走の防止と高温でのパワーアンプ特性の劣化防止とを両立させることができる。
なお、この第３の実施形態においては、n型ＡｌＧａＡｓエミッタバラスト抵抗層７ｅ，７ｇ（それぞれＡｌＡｓモル比０．３３）のＳｉ濃度を５．０×１０17ｃｍ-3としているが、１．４×１０17ｃｍ-3以上であれば、n型ＡｌＧａＡｓエミッタバラスト抵抗層７ｅ，７ｇと同様の効果を得ることができる。
また、上記第１〜第３の実施形態において、n型ＩｎＧａＰエミッタ層５としてＩｎＧａＰを用いた場合を示したが、これに限られず、n型ＩｎＧａＰエミッタ層５の代わりにｎ型ＡｌＧａＡｓエミッタ層を用いたＨＢＴでもＨＢＴ１００と同様の効果を得ることができる。
また、バラスト抵抗層７内のn型ＡｌＧａＡｓエミッタバラスト抵抗層７ａ〜７ｇのドーピング濃度を一定とした場合で説明したが、これに限られず、各バラスト抵抗層７ａ，７ｂの厚さ方向にドーピング濃度に傾斜を持たせるようにしても良い。
（第４の実施形態）
次に、第４の実施形態について説明する。この第４の実施形態は、n型ＩｎＧａＰエミッタ層５とバラスト抵抗層７との間にn型ＧａＡｓ層を挿入した点が既述の第１〜第３の実施形態と異なっている。なお、第１の実施形態と同一の構成には同一の符号を付して詳細な説明は省略する。
図９から図１１はＨＢＴ１００の断面図であり、既述の第１〜第３の実施形態で説明したＨＢＴ１００において、n型ＩｎＧａＰエミッタ層５とバラスト抵抗層７との間にn型ＧａＡｓ層（Ｓｉ濃度３×１０17ｃｍ-3、膜厚９０ｎｍ）６をそれぞれ挿入している。
この第４の実施形態のＨＢＴ１００によると、上記第１〜第３の実施形態と同様な効果に加え、n型ＩｎＧａＰエミッタ層６とバラスト抵抗層７の間に挿入されたＧａＡｓ層6により、p型ＧａＡｓベース層４から逆注入された正孔がバラスト抵抗層７まで拡散、到達することを抑制することができ、ＨＢＴ１００の信頼性を向上させることができる。
（第５の実施形態）
次に、第５の実施形態について説明する。この第５の実施形態は、第１の実施形態で説明したＨＢＴ（単位ＨＢＴ）を並列接続した点が既述の第１の実施形態と異なっている。なお、第１の実施形態と同一の構成には同一の符号を付して詳細な説明は省略する。
図１２は第５の実施形態のＨＢＴ１０１の平面図であり、図１３は図１２のＩＩ−ＩＩ断面図である。
このように単位ＨＢＴを並列接続したＨＢＴ１０１によると、上記第１の実施形態と同様な効果に加え、大電力を扱うことができる。なお、第２〜第４の実施形態で説明したＨＢＴ１００についても当該ＨＢＴ１００を並列接続することにより、同様に、大電力を扱うことが可能になる。
（第６の実施形態）
次に、第６の実施形態について説明する。この第６の実施形態は、既述の第５の実施形態で説明したＨＢＴ１０１を製造する方法について、図１４から図１６を参照しながら説明する。
先ず、半絶縁性のＧａＡｓ基板１の上に、n型ＧａＡｓサブコレクタ層（Ｓｉ濃度５×１０18ｃｍ-3、膜厚０．６μｍ）２、n型ＧａＡｓコレクタ層（Ｓｉ濃度５×１０16ｃｍ-3、膜厚１．０μｍ）３、ｐ型ＧａＡｓベース層（Ｃ濃度４×１０19ｃｍ-3、膜厚１５０ｎｍ）４、n型ＩｎＧａＰエミッタ層（ＩｎＰモル比０．５、Ｓｉ濃度３×１０17ｃｍ-3、膜厚３０ｎｍ）５、n型ＡｌＧａＡｓエミッタバラスト抵抗層（ＡｌＡｓモル比０．３３、Ｓｉ濃度５．４×１０16ｃｍ-3、膜厚３７ｎｍ）７ａ、n型ＡｌＧａＡｓエミッタバラスト抵抗層（ＡｌＡｓモル比０．３３、Ｓｉ濃度５．０×１０17ｃｍ-3、膜厚１２２ｎｍ）７ｂ、n型ＧａＡｓコンタクト層（Ｓｉ濃度１×１０19ｃｍ-3、膜厚５０ｎｍ）８、n型InＧａＡｓコンタクト層（ＩｎＡｓモル比０．５、Ｓｉ濃度１×１０16ｃｍ-3、膜厚５０ｎｍ）９を有機金属気相エピタキシー法により積層させる（図１４（ａ））。
次に、高周波スパッタ法を用いてＷＳｉ（Ｓｉモル比０．３、膜厚０．３μｍ）１３をウエハ全面に堆積する（図１４（ｂ））。
次に、ＷＳｉ層１３をフォトリソグラフィー及びＣＦ４を用いたドライエッチングにより加工し、エミッタ電極１３を形成する（図１４（ｃ））。
次に、n型InＧａＡｓコンタクト層９、n型ＧａＡｓコンタクト層８、n型ＡｌＧａＡｓエミッタバラスト抵抗層７ｂ、n型ＡｌＧａＡｓエミッタバラスト抵抗層７ａを所望の形状に加工してエミッタ領域を形成する（図１５（ｄ））。
ここで、エミッタ領域を加工する加工方法は、例えば、以下の通りである。フォトリソグラフィー及びエッチング液（エッチング液の組性例、リン酸：過酸化水素水：水＝１：２：４０）を用いたウェットエッチングによりｎ型ＩＮＧａＡｓコンタクト層９、ｎ型ＧａＡｓコンタクト層８、n型ＡｌＧａＡｓエミッタバラスト抵抗層７ｂ、及びn型ＡｌＧａＡｓエミッタバラスト抵抗層７ａの不要領域を除去する。
次に、蒸着・リフトオフ法を用いて、n型ＩｎＧａＰエミッタ層５を貫通してp型ＧａＡｓベース層4上に、Ｔｉ（膜厚５０ｎｍ）／Ｐｔ（膜厚５０ｎｍ)／Ａｕ（膜厚２００ｎｍ）からなるベース電極１２を形成する（図１５（ｅ））。
次に、フォトリソグラフィー及びウェットエッチングにより、n型ＩｎＧａＰエミッタ層５、ｐ型ＧａＡｓベース層４、及びn型ＧａＡｓコレクタ層３の各不要領域を除去して、n型ＧａＡｓサブコレクタ層２を露出させてベース領域を形成する（図１５（ｆ））。
ここで、エッチング液は以下の通りである。ｎ型ＩｎＧａＰエミッタ層５をエッチングする場合のエッチング液として塩酸を用いる。また、ｐ型ＧａＡｓベース層４、及びｎ型ＧａＡｓコレクタ層３をエッチングする場合のエッチング液の組性例は、リン酸：過酸化水素水：水＝１：２：４０である。
次に、蒸着・リフトオフ法を用いて、コレクタ電極１１を形成し、３５０℃にて３０分間アロイを施す（図１６（ｇ））。コレクタ電極１１は、ＡｕＧｅ（膜厚６０ｎｍ）／Ｎｉ（膜厚１０ｎｍ）／Ａｕ（膜厚２００ｎｍ）からなる積層体である。
次に、ウェットエッチングによりアイソレーション溝１０を形成する（図１６（ｈ））。エッチング液の組性例は、リン酸：過酸化水素水：水＝１：２：４０である。
次に、単位ＨＢＴ間のエミッタ電極１３同士、ベース電極１２同士、コレクタ電極１１同士を接続する配線を形成する（図１６（ｉ））。
図１４から図１６の工程（ａ）〜（ｉ）を経ることにより、ＨＢＴ１０１を製造することができる。このように製造されたＨＢＴ１０１によると、既述の第５の実施形態のＨＢＴ１０１と同様な効果を奏することができる。なお、この第６の実施形態ではＨＢＴ１００の製造方法について説明したが、既述の第１〜第４の実施形態のＨＢＴも第６の実施形態で説明した技術に従来よりある技術を用いることにより製造することができる。
（第７の実施形態）
次に、第７の実施形態について説明する。この第７の実施形態は、上記第１の実施形態のＨＢＴ１００を実装してなる電力増幅器２００について説明する。
図１７は電力増幅器２００のブロック構成を示す図である。図１７に示すように、電力増幅器２００は、高周波の入力端子である高周波入力端子２１０、高周波入力端子２１０からの入力を整合する入力整合回路２２０、入力整合回路２２０からの出力を増幅する第１の増幅回路２３０、第１の増幅回路２３０からの出力を整合する段間整合回路２４０、段間整合回路２４０からの出力を増幅する第２の増幅回路２５０、第２の増幅回路２５０からの出力を整合する出力整合回路２６０、及び出力整合回路２６０からの出力を高周波として出力する高周波出力端子２７０を有している。
図１８は電力増幅器２００を構成する電力増幅器モジュール３００の実装形態を示す平面図であり、図１９は図１８のＩＩＩ−ＩＩＩ断面図である。
図１９に示すように、電力増幅器モジュールは３００、３つの実装基板３１１〜３１３と４つの導体層３２１〜３２４が交互に積層されて構成され、導体層３２２上にＨＢＴ１００が接続されている。また、図１８に示すように、電力増幅器モジュール３００の導体層３２２上に接続されたＨＢＴ１００は、周囲の導体層３２１と配線で接続されている。さらに、複数の受動素子３０１はそれぞれ所定の導体層３２１を接続するように配置されている。
この第７の実施形態の電力増幅器２００によれば、ＨＢＴ１００を有するため、熱暴走の防止と高温でのパワーアンプ特性の劣化防止を両立させることができる。
なお、この第７の実施形態では、第１の実施形態で説明したＨＢＴ１００を電力増幅器２００に実装する場合で説明したが、これに限られず、第２〜第４の実施形態で説明したＨＢＴ１００及びＨＢＴ１０１についても同様に実装することが可能である。
なお、上記第１〜第７の実施形態は、本発明の理解を容易にするためのものであり、本発明を限定して解釈するためのものではない。本発明は、その趣旨を逸脱することなく、変更／改良され得るととともに、本発明にはその等価物も含まれる。
１・・・ＧａＡｓ基板、２・・・ｎ型ＧａＡｓサブコレクタ層、３・・・ｎ型ＧａＡｓコレクタ層、４・・・ｐ型ＧａＡｓベース層、５・・・ｎ型ＩｎＧａＰエミッタ層、６・・・ＧａＡｓ層、７・・・バラスト抵抗層、７ａ〜７ｇ・・・ＡｌＧａＡｓエミッタバラスト抵抗層、８・・・ｎ型ＧａＡｓコンタクト層、９・・・ｎ型ＩｎＧａＡｓコンタクト層、１０・・・アイソレーション溝、１１・・・コレクタ電極、１２・・・ベース電極、１３・・・エミッタ電極、１４・・・コレクタ配線、１５・・・ベース配線、１６・・・エミッタ配線、１７〜１９・・・金属パッド、１００，１０１・・・ＨＢＴ（ヘテロ接合バイポーラトランジスタ）、２００・・・電力増幅器、３００・・・電力増幅器モジュール

Claims (7)

  1. 温度上昇にしたがって抵抗値が増加するバラスト抵抗層を備えるヘテロ接合バイポーラトランジスタであって、
    前記バラスト抵抗層は、
    第１の温度領域と、該第１の温度領域より高温の第２の温度領域とにおいて正の抵抗率温度係数を有する第１のバラスト抵抗層と、
    前記第１の温度領域において負の抵抗率温度係数を有し、前記第２の温度領域において正の抵抗率温度係数を有する第２のバラスト抵抗層と、を備える、
    ことを特徴とするヘテロ接合バイポーラトランジスタ。
  2. 前記第１のバラスト抵抗層はエミッタ層の上側に形成される、ことを特徴とする請求項１に記載のヘテロ接合バイポーラトランジスタ。
  3. 前記バラスト抵抗層は、前記第１の温度領域において負の抵抗率温度係数を有し、前記第２の温度領域において正の抵抗率温度係数を有する第３のバラスト抵抗層をさらに備え、
    前記第１のバラスト抵抗層は、前記第２及び第３のバラスト抵抗層の間に形成される、ことを特徴とする請求項１に記載のヘテロ接合バイポーラトランジスタ。
  4. エミッタ層をさらに備え、
    前記エミッタ層と前記バラスト抵抗層との間にＧａＡｓ層を備える、ことを特徴とする請求項１〜３のいずれか１項に記載のヘテロ接合バイポーラトランジスタ。
  5. 請求項１〜４のいずれか１項に記載のヘテロ接合バイポーラトランジスタを並列接続して構成されるヘテロ接合バイポーラトランジスタ。
  6. 請求項１〜５のいずれか１項に記載のヘテロ接合バイポーラトランジスタを用いた電力増幅器。
  7. 温度上昇にしたがって抵抗値が増加するバラスト抵抗層を備えるヘテロ接合バイポーラトランジスタを製造する方法であって、
    前記バラスト抵抗層を形成する工程を備え、
    前記形成する工程は、
    第１の温度領域と、該第１の温度領域より高温の第２の温度領域とにおいて正の抵抗率温度係数を有する第１のバラスト抵抗層を形成する工程と、
    前記第１の温度領域において負の抵抗率温度係数を有し、前記第２の温度領域において正の抵抗率温度係数を有する第２のバラスト抵抗層を形成する工程と、を含む
    ことを特徴とするヘテロ接合バイポーラトランジスタの製造方法。
JP2012275894A 2012-12-18 2012-12-18 ヘテロ接合バイポーラトランジスタ、これを用いた電力増幅器、及びヘテロ接合バイポーラトランジスタの製造方法 Active JP5660115B2 (ja)

Priority Applications (4)

Application Number Priority Date Filing Date Title
JP2012275894A JP5660115B2 (ja) 2012-12-18 2012-12-18 ヘテロ接合バイポーラトランジスタ、これを用いた電力増幅器、及びヘテロ接合バイポーラトランジスタの製造方法
TW102139057A TWI503971B (zh) 2012-12-18 2013-10-29 異質接合雙極性電晶體、使用其之功率放大器、及異質接合雙極性電晶體之製造方法
US14/088,510 US9130004B2 (en) 2012-12-18 2013-11-25 Heterojunction bipolar transistor, power amplifier including the same, and method for fabricating heterojunction bipolar transistor
CN201310697474.1A CN103872107B (zh) 2012-12-18 2013-12-17 异质结双极晶体管、使用其的功率放大器及其制造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2012275894A JP5660115B2 (ja) 2012-12-18 2012-12-18 ヘテロ接合バイポーラトランジスタ、これを用いた電力増幅器、及びヘテロ接合バイポーラトランジスタの製造方法

Publications (2)

Publication Number Publication Date
JP2014120668A JP2014120668A (ja) 2014-06-30
JP5660115B2 true JP5660115B2 (ja) 2015-01-28

Family

ID=50910462

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2012275894A Active JP5660115B2 (ja) 2012-12-18 2012-12-18 ヘテロ接合バイポーラトランジスタ、これを用いた電力増幅器、及びヘテロ接合バイポーラトランジスタの製造方法

Country Status (4)

Country Link
US (1) US9130004B2 (ja)
JP (1) JP5660115B2 (ja)
CN (1) CN103872107B (ja)
TW (1) TWI503971B (ja)

Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6012904B1 (ja) * 2015-01-14 2016-10-25 三菱電機株式会社 半導体装置及び半導体装置の製造方法
CN105489640B (zh) * 2015-12-18 2018-05-04 中国电子科技集团公司第五十五研究所 发射极二次镇流及减小发射极集边效应的结构及工艺方法
US9905678B2 (en) 2016-02-17 2018-02-27 Qorvo Us, Inc. Semiconductor device with multiple HBTs having different emitter ballast resistances
WO2017151968A2 (en) 2016-03-02 2017-09-08 Watlow Electric Manufacturing Company Heater-actuated flow bypass
JP2017220584A (ja) * 2016-06-08 2017-12-14 株式会社村田製作所 半導体装置及び電力増幅回路
US10109724B2 (en) 2017-02-22 2018-10-23 Qualcomm Incorporated Heterojunction bipolar transistor unit cell and power stage for a power amplifier
JP2020031191A (ja) * 2018-08-24 2020-02-27 株式会社村田製作所 ヘテロ接合バイポーラトランジスタ及び半導体装置
JPWO2021214866A1 (ja) * 2020-04-21 2021-10-28
RU2743673C1 (ru) * 2020-06-22 2021-02-24 федеральное государственное бюджетное образовательное учреждение высшего образования "Воронежский государственный университет" (ФГБОУ ВО "ВГУ") Мощная ВЧ- и СВЧ-транзисторная структура
US11189701B1 (en) * 2020-12-11 2021-11-30 International Business Machines Corporation Bipolar junction transistor with vertically integrated resistor
JP7712133B2 (ja) 2021-07-30 2025-07-23 株式会社アドバンテスト 保護回路及びスイッチ制御装置
US20240194729A1 (en) * 2022-12-13 2024-06-13 Psemi Corporation Three-Dimensional Integrated Circuit Resistors

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6013A (en) * 1849-01-09 Improvement in molding and compressing cores
US2008A (en) * 1841-03-18 Gas-lamp eok conducting gas pkom ah elevated buhner to one below it
US4853646A (en) * 1988-07-19 1989-08-01 Fairchild Semiconductor Corporation Temperature compensated bipolar circuits
EP0562272A3 (en) 1992-03-23 1994-05-25 Texas Instruments Inc Microwave heterojunction bipolar transistors with emitters designed for high power applications and method for fabricating same
US5721437A (en) * 1993-06-08 1998-02-24 Sharp Kabushiki Kaisha Heterojunction-type bipolar transistor with ballast resistance layer
JPH09162194A (ja) 1995-12-08 1997-06-20 Mitsubishi Electric Corp ヘテロ接合バイポーラトランジスタ
JP3594482B2 (ja) * 1998-04-02 2004-12-02 三菱電機株式会社 ヘテロ接合バイポーラトランジスタ
JP3316471B2 (ja) * 1999-03-29 2002-08-19 シャープ株式会社 バラスト抵抗及びヘテロ接合バイポーラトランジスタ
JP3429706B2 (ja) * 1999-06-25 2003-07-22 シャープ株式会社 ヘテロ接合バイポーラトランジスタ及びその製造方法
US6768140B1 (en) * 2002-04-03 2004-07-27 Skyworks Solutions, Inc. Structure and method in an HBT for an emitter ballast resistor with improved characteristics
JP4977313B2 (ja) * 2004-01-19 2012-07-18 ルネサスエレクトロニクス株式会社 ヘテロ接合バイポーラトランジスタ
JP5011549B2 (ja) * 2004-12-28 2012-08-29 株式会社村田製作所 半導体装置
JP2007116007A (ja) * 2005-10-21 2007-05-10 Matsushita Electric Ind Co Ltd 半導体電力増幅器及びその製造方法

Also Published As

Publication number Publication date
TW201428963A (zh) 2014-07-16
JP2014120668A (ja) 2014-06-30
US9130004B2 (en) 2015-09-08
TWI503971B (zh) 2015-10-11
US20140167115A1 (en) 2014-06-19
CN103872107B (zh) 2017-05-17
CN103872107A (zh) 2014-06-18

Similar Documents

Publication Publication Date Title
JP5660115B2 (ja) ヘテロ接合バイポーラトランジスタ、これを用いた電力増幅器、及びヘテロ接合バイポーラトランジスタの製造方法
JP4977313B2 (ja) ヘテロ接合バイポーラトランジスタ
CN107004600B (zh) 异质结双极晶体管
US6943387B2 (en) Semiconductor device, manufacturing thereof and power amplifier module
JP5749918B2 (ja) 半導体装置、及び半導体装置の製造方法
CN109994430A (zh) 半导体元件
CN110858589B (zh) 异质结双极晶体管和半导体装置
JP2007173624A (ja) ヘテロ接合バイポーラトランジスタ及びその製造方法
JP2005259755A (ja) ヘテロ接合バイポーラトランジスタおよびその製造方法
JP2006185990A (ja) 半導体装置およびその製造方法ならびに電子装置
US11183586B2 (en) Cascode transistor device
JP2008182036A (ja) 半導体装置の製造方法
JP5543936B2 (ja) ヘテロ接合バイポーラトランジスタの製造方法、及びヘテロ接合バイポーラトランジスタを用いた電力増幅器
JP2010183054A (ja) ヘテロ接合バイポーラトランジスタ及びその製造方法
JP2004274430A (ja) 電力増幅器モジュール及びその製造方法
JP2007035809A (ja) 半導体装置及びその製造方法
JP2015065292A (ja) 半導体装置および電力増幅器
JP2005101402A (ja) 半導体装置およびその製造方法
JP2015065294A (ja) 半導体装置および電力増幅器
JP2010219454A (ja) 半導体装置およびその製造方法
JP2001168107A (ja) バイポーラトランジスタ
JP2007073847A (ja) ヘテロ接合バイポーラトランジスタおよびその製造方法

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20140603

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20140912

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20140917

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20141017

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20141104

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20141117

R150 Certificate of patent or registration of utility model

Ref document number: 5660115

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150