JP2008182036A - 半導体装置の製造方法 - Google Patents

Abstract

【課題】電極のパターン異常及び電気特性の劣化を防ぐことのできる半導体装置の製造方法を提供する。
【解決手段】ＧａＡｓから構成される部分を有する半絶縁性のＧａＡｓ基板１を備える半導体装置の製造方法であって、最上層がＴｉから構成される層である積層構造を有し、かつＰｔを含むＴｉ／Ｐｔ／Ａｕ／Ｔｉ電極６ａ及び７ａを半絶縁性のＧａＡｓ基板１上に形成する工程と、ＡｕＧｅを含むコレクタ電極８をＧａＡｓから構成される部分上に形成する工程と、Ｔｉ／Ｐｔ／Ａｕ／Ｔｉ電極６ａ及び７ａ並びにコレクタ電極８の双方の電極が表面に露出した状態でコレクタ電極８を熱処理する工程とを含む。
【選択図】図１

Description

本発明は、高周波数帯で動作する半導体装置における、パターン異常の発生や電気特性の劣化を防止することのできる製造方法に関するものである。

III-Ｖ族化合物半導体はＳｉ（シリコン）半導体に比べて、電子移動度が高いという特長がある。この特長を活かし、高速動作や高効率動作を要求されるデバイスに多く用いられている。なかでもエミッタ・ベース間の接合にヘテロ接合を用いたヘテロ接合バイポーラトランジスタ（ＨＢＴ）はエミッタ層のバンドギャップがベース層のバンドギャップよりも広いことにより、高周波特性に優れ、低歪みの信号増幅が可能で、単一電源での使用ができる等の優れた特徴を持つ。従って、ＨＢＴは携帯電話用のパワーアンプをはじめとした高周波数帯で動作する半導体部品として幅広く使用されるようになった。

更に近年、ＨＢＴに対しては携帯電話用のパワーアンプだけでなく、さらに高い周波数帯で動作する半導体部品として使用できるよう更なる高周波特性の向上が求められている。

高周波数帯で使用されるパワーアンプ等の特性の指標として最大発振周波数（ｆｍａｘ）があり、この値が高いほど高周波数帯での動作に優れているということになる。

このｆｍａｘは次の式（１）の関係で示され、ベース・コレクタ間容量Ｃｂｃに反比例することがわかる。なお、式（１）においてｆＴは遮断周波数、Ｒｂはベース抵抗である。

ｆｍａｘ＝√｛ｆＴ／（８π・Ｒｂ・Ｃｂｃ）｝・・・（１）

ベース・コレクタ間容量Ｃｂｃはベースメサの面積に比例するため、Ｃｂｃを小さくして高周波特性を向上させる方法として、単体ＨＢＴセルのエミッタ電極やベース電極の幅を狭めたり、セルフアライン法による電極形成などの手段によりベースメサの面積をできるだけ小さくしたりする方法が一般的に知られている。

図５は、従来のＨＢＴの製造方法を示す断面図である（例えば、特許文献１参照）。
まず、半絶縁性のＧａＡｓ基板１の一表面に、ＧａＡｓからなるサブコレクタ層２、ＧａＡｓからなるコレクタ層３、ＧａＡｓからなるベース層４、及びＩｎＧａＰもしくはＡｌＧａＡｓからなるエミッタ層５を順次エピタキシャル成長させてＧａＡｓウエハを形成する。その後、ＧａＡｓウエハにフォトリソグラフィー法並びにドライエッチング法を用いてエミッタメサ１０を形成し、さらに同様にしてベースメサ１１を形成する（図５（ａ））。

次に、エミッタメサ１０及びベースメサ１１を覆うフォトレジスト膜をマスクとしてイオン注入を行ない高抵抗層からなる素子分離領域１２を形成し、ＨＢＴユニットセル領域（トランジスタ領域）９を区画する。その後、ＧａＡｓウエハ全体にＳｉＯ₂膜からなるスペーサー膜１３を形成する（図５（ｂ））。

次に、フォトリソグラフィー法によってエミッタ電極２１とベース電極２２とを形成する場所に開口が形成されるようにレジストパターニングした後、レジストが開口された部分のスペーサー膜１３を開口する。その後、Ｔｉ／Ｐｔ／Ａｕを蒸着法により成膜した後、リフトオフ法にてエミッタ電極２１、及びベース電極２２を形成する（図５（ｃ））。

次に、コレクタ電極８を形成する場所についても開口が形成されるように同様の方法でレジストパターニングした後、レジストが開口された部分のスペーサー膜１３を開口する。その後、ＡｕＧｅ／Ｎｉ／Ａｕを蒸着法により成膜した後、リフトオフ法にてコレクタ電極８を形成する（図５（ｄ））。

次に、エミッタ電極２１、ベース電極２２、及びコレクタ電極８のそれぞれが層間膜に覆われていない状態、つまり表面に露出した状態で３８０℃、９０秒の熱処理を各電極に対して行う。

次に、ＧａＡｓウエハ全面に対して第１層間膜１４としてＳｉＮ膜をプラズマＣＶＤ法により形成する。その後、エミッタ電極２１、ベース電極２２、及びコレクタ電極８と第１配線層１６とが接続される部分の第１層間膜１４をドライエッチング法により除去して電極−第１配線層間コンタクト孔１５を形成する（図５（ｅ））。

最後に、周知の方法により、第１配線層１６、第２層間膜（図示省略）、第２配線層１７、及び最終保護膜（図示省略）を所定の場所に形成する（図５（ｆ））。
特開平５−１３６１５９号公報

ところで、図５に示す従来のＨＢＴの製造方法では、コレクタ電極８を形成する工程において、サブコレクタ層２とコレクタ電極８との間でオーミックコンタクトを取るために、３８０℃程度の熱処理（アロイ）を行う必要がある。しかし、この熱処理のときにコレクタ電極８として積層したＡｕＧｅ／Ｎｉ／ＡｕのＧｅと、コレクタ層３やサブコレクタ層２に含まれるＧａとが結合するため、コレクタ層３やサブコレクタ層２で過剰になったＡｓがコレクタ電極８付近から遊離し、エミッタ電極２１やベース電極２２上に付着する場合がある。これにより、エミッタ電極２１やベース電極２２の表面が変色して電極のパターン異常が発生するだけでなく、付着したＡｓがＴｉ／Ｐｔ／Ａｕからなるエミッタ電極２１やベース電極２２の最上層のＡｕを通過してＰｔと結合する。その結果、ＰｔＡｓ化合物が生成して大幅に電極の抵抗が上昇して電気特性、特に高周波動作時のＲＦ特性を大幅に悪化させるという問題がある。

また、ＨＢＴと同一チップ上に形成する裏面バイアホールストッパーメタルに、コレクタ電極８を構成するＡｕＧｅ／Ｎｉ／Ａｕと同一の材料を使用し、このストッパーメタルをコレクタ電極８の形成と同時に形成する場合は、チップ上に存在するＡｕＧｅ／Ｎｉ／Ａｕの面積が、他のメタル構造を裏面バイアホールストッパーメタルとして使用する場合と比較して大幅に増加する。従って、前述のベース電極・エミッタ電極への遊離Ａｓ付着によるＲＦ特性劣化が顕著となる。

上記の問題については、ＨＢＴを例として記載した。しかし、ＧａＡｓに直接接するＡｕＧｅ／Ｎｉ／Ａｕ電極と、Ｔｉ／Ｐｔ／Ａｕ電極とを共に有し、かつ双方の電極部分が層間膜に覆われていない状態で熱処理を行う半導体装置であれば、電界効果トランジスタ（ＦＥＴ）等の他のデバイスであっても同様な問題が生じる。

そこで、本発明は、上記問題点を解決し、電極のパターン異常の発生及び電気特性の劣化を防止する半導体装置の製造方法を提供することを目的とする。

上記目的を達成するために、本発明の半導体装置の製造方法は、ＧａＡｓから構成される部分を有する半導体基板を備える半導体装置の製造方法であって、最上層がＴｉから構成される層である積層構造を有し、かつＰｔを含む第１電極を前記半導体基板上に形成する第１電極形成工程と、ＡｕＧｅを含む第２電極を前記ＧａＡｓから構成される部分上に形成する第２電極形成工程と、前記第１電極及び第２電極の双方が表面に露出した状態で前記第２電極を熱処理する熱処理工程とを含むことを特徴とする。

ここで、前記第１電極形成工程では、最上層のＴｉの層厚が５ｎｍから１５ｎｍの第１電極を形成することが好ましい。

また、前記半導体装置の製造方法は、さらに、前記熱処理の後に前記第１電極及び第２電極の双方の上に層間膜を形成する層間膜形成工程と、前記第１電極及び第２電極の双方を引き出し配線に接続するために前記層間膜の一部を除去する除去工程とを含んでもよい。さらに、前記除去工程では、前記層間膜の除去と同時に、前記第１電極における最上層のＴｉを除去してもよい。

従来の半導体装置の製造方法においては、Ｔｉ／Ｐｔ／Ａｕ等のＰｔを含みかつＡｕが最上層となる電極と、ＡｕＧｅ／Ｎｉ／Ａｕ等の電極とが、層間膜に覆われない状態で同時に熱処理をされると、上述したように、遊離ＡｓによるＰｔＡｓ化合物の生成により電極のシート抵抗が大幅に上昇する。しかし、本発明の半導体装置の製造方法によれば、Ｔｉ／Ｐｔ／Ａｕ等のＰｔを含みかつＡｕが最上層となる電極の代わりにＴｉ／Ｐｔ／Ａｕ／Ｔｉ等の最上層がＴｉとなる電極を使用するため、Ｔｉがバリアメタルとなることにより遊離ＡｓとＰｔとの結合は生じない。

以上のようにこの発明にかかる半導体装置の製造方法によれば、遊離ＡｓによるＰｔＡｓ化合物が生じないため、電極のパターン異常を防止できる効果がある。

また、この発明にかかる半導体装置の製造方法によれば、遊離ＡｓによるＰｔＡｓ化合物が生じないため、電極のシート抵抗がウエハ面内でほぼ一定となり、高周波数帯で動作する半導体装置において安定したＲＦ特性を得ることができるという効果がある。

また、この発明にかかる半導体装置の製造方法によれば、従来の半導体装置の製造方法と比較して、新規に必要となる設備・物質が不要のため、コストアップをすることなく簡便な方法でパターン異常と電気特性の劣化とを防止した半導体装置を得る事ができるという効果がある。

（第１の実施形態）
以下、本発明の第１の実施形態に係るＨＢＴの製造方法について、図面を参照しながら説明する。

図１（ａ）〜（ｆ）は本発明の第１の実施形態におけるＨＢＴの製造方法を示す断面図である。

まず、半絶縁性のＧａＡｓ基板１の一表面にＧａＡｓからなるサブコレクタ層２、ＧａＡｓからなるコレクタ層３、ＧａＡｓからなるベース層４、及びＩｎＧａＰからなるエミッタ層５を順次エピタキシャル成長させてＧａＡｓウエハを形成する。その後、ＧａＡｓウエハにフォトリソグラフィー法並びにドライエッチング法を用いてエミッタメサ１０を形成し、さらに同様にしてベースメサ１１を形成する（図１（ａ））。

次に、エミッタメサ１０及びベースメサ１１を覆うフォトレジスト膜をマスクとしてイオン注入を行い、高抵抗層からなる素子分離領域１２を形成し、ＨＢＴユニットセル領域（トランジスタ領域）９を区画する。その後、ＧａＡｓウエハ全体にＳｉＯ₂膜からなるスペーサー膜１３を形成する（図１（ｂ））。

次に、フォトリソグラフィー法によってＴｉ／Ｐｔ／Ａｕ／Ｔｉ電極６ａ及び７ａを形成する場所に開口が形成されるようにレジストパターニングした後、レジストが開口された部分に露出したスペーサー膜１３を開口する。その後、Ｔｉ／Ｐｔ／Ａｕ／Ｔｉを蒸着法により成膜した後、リフトオフ法にて下層よりＴｉ／Ｐｔ／Ａｕ／Ｔｉと積層されたＴｉ／Ｐｔ／Ａｕ／Ｔｉ電極６ａ及び７ａを形成する（図１（ｃ））。

次に、コレクタ電極８を形成する場所についても開口が形成されるように同様の方法でレジストパターニングした後、レジストが開口された部分に露出したスペーサー膜１３を開口する。その後、ＡｕＧｅ／Ｎｉ／Ａｕを蒸着法により成膜した後、リフトオフ法にて下層よりＡｕＧｅ／Ｎｉ／Ａｕと積層されたコレクタ電極８を形成する（図１（ｄ））。

次に、Ｔｉ／Ｐｔ／Ａｕ／Ｔｉ電極６ａ及び７ａ、並びにコレクタ電極８のそれぞれが層間膜に覆われていない状態、つまり表面に露出した状態で３８０℃、９０秒の熱処理を各電極に対して行う。なお、この熱処理工程では、Ａｓの遊離を極力抑える観点と、ベース電極及びエミッタ電極と第１配線層との間のコンタクト抵抗低減の観点から、熱処理時の処理温度は３６０℃から４２０℃の間に、処理時間は１５秒から３６０秒の間にそれぞれ最適化されれば３８０℃、９０秒の熱処理条件でなくてもよい。

次に、ＧａＡｓウエハ全面に対して第１層間膜１４としてＳｉＮ膜をプラズマＣＶＤ法により形成する。その後、Ｔｉ／Ｐｔ／Ａｕ／Ｔｉ電極６ａ及び７ａ、並びにコレクタ電極８と引き出し配線としての第１配線層１６とが接続される部分の第１層間膜１４をドライエッチング法により除去して電極−第１配線層間コンタクト孔１５を形成する（図１（ｅ））。この電極−第１配線層間コンタクト孔１５を形成する工程におけるドライエッチングの処理条件は最適化され、Ｔｉ／Ｐｔ／Ａｕ／Ｔｉ電極６ａ及び７ａの最上層のＴｉも電極−第１配線層間コンタクト孔１５の形成と同時に除去される。これにより、Ａｕが表面に露出するように最上層のＴｉの一部が除去されたＴｉ／Ｐｔ／Ａｕ／Ｔｉから構成されるエミッタ電極６及びベース電極７が形成される。このように、最上層のＴｉの一部が除去されるのは、エミッタ電極６及びベース電極７と第１配線層１６とが接触する部分にＴｉがあると、ベース電極７及びエミッタ電極６と第１配線層１６との間のコンタクト抵抗がＴｉ／Ｐｔ／Ａｕ電極と比較して上昇してしまうからである。

最後に、周知の方法により、第１配線層１６、第２層間膜（図示省略）、第２配線層１７、及び最終保護膜（図示省略）を所定の場所に形成する（図１（ｆ））。

なお、Ｔｉ／Ｐｔ／Ａｕ／Ｔｉ電極６ａ及び７ａの最上層のＴｉ膜厚は、ベース電極７及びエミッタ電極６と第１配線層１６との間のコンタクト抵抗の低減と、電極−第１配線層間コンタクト孔１５の寸法制御性との観点から５ｎｍから１５ｎｍの間に設定する必要があり、本実施形態では１０ｎｍとしている。

参考までに、図２にＴｉ／Ｐｔ／Ａｕ／Ｔｉ電極６ａ及び７ａの最上層のＴｉの膜厚と、ベース電極７及びエミッタ電極６と第１配線層１６との間のコンタクト抵抗との関係を示したグラフを示す。また、図３にＴｉ／Ｐｔ／Ａｕ／Ｔｉ電極６ａ及び７ａの最上層のＴｉの膜厚と電極−第１配線層間コンタクト孔１５の寸法との関係を示したグラフを示す。

図２から、Ｔｉ／Ｐｔ／Ａｕ／Ｔｉ電極６ａ及び７ａの最上層のＴｉの膜厚が５ｎｍより小さいと、コンタクト抵抗が大きく上昇することがわかる。また、図３から、Ｔｉ／Ｐｔ／Ａｕ／Ｔｉ電極６ａ及び７ａの最上層のＴｉの膜厚が１５ｎｍより大きいと、電極−第１配線層間コンタクト孔１５の寸法精度が大きく劣化することがわかる。

以上、本実施形態のＨＢＴの製造方法によると、電極の熱処理の際にＡｕＧｅ／Ｎｉ／Ａｕからなるコレクタ電極８が形成された領域からＡｓが遊離するものの、Ｔｉ／Ｐｔ／Ａｕ／Ｔｉ電極６ａ及び７ａの最上層がＴｉであるため、遊離ＡｓとＴｉ／Ｐｔ／Ａｕ／Ｔｉ電極６ａ及び７ａのＰｔとの結合は発生しない。よって、エミッタ電極６やベース電極７の表面異常やシート抵抗の上昇が発生しないため、ＧａＡｓウエハ全面に対して電極のパターン異常及び電気特性の劣化がないＨＢＴを製造することができる。

また、本実施形態のＨＢＴの製造方法によると、従来のＨＢＴの製造方法と比較して追加される工程や物質はほとんどない。従って、ほとんどコストアップすることなく電極のパターン異常及び電気特性の劣化を防いでＨＢＴを製造することが可能となる。

（第２の実施形態）
以下、本発明の第２の実施形態に係るＨＢＴの製造方法について、図面を参照しながら説明する。

図４（ａ）〜（ｆ）は本発明の第２の実施形態におけるＨＢＴの製造方法を示す断面図である。

まず、半絶縁性のＧａＡｓ基板１の一表面にＧａＡｓからなるサブコレクタ層２、ＧａＡｓからなるコレクタ層３、ＧａＡｓからなるベース層４、及びＩｎＧａＰからなるエミッタ層５を順次エピタキシャル成長させてＧａＡｓウエハを形成する。その後、ＧａＡｓウエハにフォトリソグラフィー法並びにドライエッチング法を用いてエミッタメサ１０を形成し、さらに同様にしてベースメサ１１を形成する（図４（ａ））。

次に、エミッタメサ１０及びベースメサ１１を覆うフォトレジスト膜をマスクとしてイオン注入を行い、高抵抗層からなる素子分離領域１２を形成し、ＨＢＴユニットセル領域（トランジスタ領域）９を区画する。その後、ＧａＡｓウエハ全体にＳｉＯ₂膜からなるスペーサー膜１３を形成する（図４（ｂ））。

次に、フォトリソグラフィー法によってＴｉ／Ｐｔ／Ａｕ／Ｔｉ電極６ａ及び７ａを形成する場所に開口が形成されるようにレジストパターニングした後、レジストが開口された部分に露出したスペーサー膜１３を開口する。その後、Ｔｉ／Ｐｔ／Ａｕ／Ｔｉを蒸着法により成膜した後、リフトオフ法にて下層よりＴｉ／Ｐｔ／Ａｕ／Ｔｉと積層されたＴｉ／Ｐｔ／Ａｕ／Ｔｉ電極６ａ及び７ａを同時に形成する（図４（ｃ））。

次に、コレクタ電極８並びに裏面バイアホールストッパーメタル１８を形成する場所についても開口が形成されるように同様の方法でレジストパターニングした後、レジストが開口された部分に露出したスペーサー膜１３を開口する。その後、ＡｕＧｅ／Ｎｉ／Ａｕを蒸着法により成膜した後、リフトオフ法にて下層よりＡｕＧｅ／Ｎｉ／Ａｕと積層されたコレクタ電極８並びに裏面バイアホールストッパーメタル１８を形成する（図４（ｄ））。裏面バイアホールストッパーメタル１８は、半絶縁性のＧａＡｓ基板１の表面と裏面とを電気的に接続するために半絶縁性のＧａＡｓ基板１のバイアホールが形成される部分の上に形成される金属である。裏面バイアホールストッパーメタル１８は、裏面電極金属２０形成に際し、バイアホールを介して半絶縁性のＧａＡｓ基板１の表面に裏面電極金属２０が噴き出すのを防止する。

次に、Ｔｉ／Ｐｔ／Ａｕ／Ｔｉ電極６ａ及び７ａ、コレクタ電極８、並びに裏面バイアホールストッパーメタル１８のそれぞれが層間膜に覆われていない状態、つまり表面に露出した状態で３８０℃、９０秒の熱処理を各電極及び裏面バイアホールストッパーメタル１８に対して行う。なお、この熱処理工程では、Ａｓの遊離を極力抑える観点と、ベース電極７及びエミッタ電極６と第１配線層１６との間のコンタクト抵抗低減の観点から、熱処理時の処理温度は３６０℃から４２０℃の間に、処理時間は１５秒から３６０秒の間にそれぞれ最適化されれば３８０℃、９０秒の熱処理条件でなくてもよい。

次に、ＧａＡｓウエハ全面に対して第１層間膜１４としてＳｉＮ膜をプラズマＣＶＤ法により形成する。その後、Ｔｉ／Ｐｔ／Ａｕ／Ｔｉ電極６ａ及び７ａ、コレクタ電極８、並びに裏面バイアホールストッパーメタル１８と、引き出し配線としての第１配線層１６とが接続される部分の第１層間膜１４をドライエッチング法により除去して電極−第１配線層間コンタクト孔１５を形成する（図４（ｅ））。この電極−第１配線層間コンタクト孔１５を形成する工程におけるドライエッチングの処理条件は最適化され、Ｔｉ／Ｐｔ／Ａｕ／Ｔｉ電極６ａ及び７ａの最上層のＴｉも電極−第１配線層間コンタクト孔１５の形成と同時に除去される。これにより、Ａｕが表面に露出するように最上層のＴｉの一部が除去されたＴｉ／Ｐｔ／Ａｕ／Ｔｉから構成されるエミッタ電極６及びベース電極７が形成される。

次に、周知の方法により、第１配線層１６、及び第２配線層１７を所定の場所に形成する。

最後に、研磨により半絶縁性のＧａＡｓ基板１を１００ｕｍまで薄くし、ドライエッチング法により所定の位置に裏面バイアホール１９を形成した後、裏面電極金属２０をメッキ法により半絶縁性のＧａＡｓ基板１の裏面に形成する（図４（ｆ））。

なお、下層よりＴｉ／Ｐｔ／Ａｕ／Ｔｉと積層されたＴｉ／Ｐｔ／Ａｕ／Ｔｉ電極６ａ及び７ａの最上層のＴｉ膜厚は、ベース電極７及びエミッタ電極６と第１配線層１６との間のコンタクト抵抗と、電極−第１配線層間コンタクト孔１５の寸法制御性との観点から５ｎｍから１５ｎｍの間に設定する必要があり、第１の実施形態と同様に本実施形態でも１０ｎｍとしている。

以上、本実施形態のＨＢＴの製造方法によると、電極の熱処理の際に裏面バイアホールストッパーメタル１８のような大面積のＡｕＧｅ／Ｎｉ／Ａｕ電極領域からＡｓが遊離するものの、Ｔｉ／Ｐｔ／Ａｕ／Ｔｉ電極６ａ及び７ａの最上層がＴｉのため、遊離ＡｓとＴｉ／Ｐｔ／Ａｕ／Ｔｉ電極６ａ及び７ａのＰｔとの結合は発生しない。よって、エミッタ電極６やベース電極７の表面異常やシート抵抗の上昇が発生しないため、ＧａＡｓウエハ全面に対して電極のパターン異常や電気特性の劣化がないＨＢＴを製造することができる。

また、本実施形態のＨＢＴの製造方法によると、従来のＨＢＴの製造方法と比較して追加される工程や物質がほとんど無い。従って、ほとんどコストアップすることなく電極のパターン異常及び電気特性の劣化を防いでＨＢＴを製造することが可能となる。

以上、本発明の半導体装置の製造方法について、実施形態に基づいて説明したが、本発明は、この実施形態に限定されるものではない。本発明の要旨を逸脱しない範囲内で当業者が思いつく各種変形を施したものも本発明の範囲内に含まれる。

例えば、本発明の半導体装置としてＨＢＴを例示した。しかし、ＧａＡｓから構成される部分を有する半導体基板と、その半導体基板のＧａＡｓに直接接するＡｕＧｅ／Ｎｉ／Ａｕ電極と、Ｔｉ／Ｐｔ／Ａｕ電極とを共に有し、かつ双方の電極部分が層間膜に覆われていない状態でＡｕＧｅ／Ｎｉ／Ａｕ電極に熱処理を行う半導体装置であれば、これに限られず、電界効果トランジスタ（ＦＥＴ）等の他のデバイスであってもよい。

また、本発明の第１電極としてＴｉ／Ｐｔ／Ａｕ／Ｔｉ電極を例示したが、Ｐｔを含んでかつ最上層がＴｉとなるような積層構造の電極であればこれに限られない。

さらに、本発明の第２電極としてＡｕＧｅ／Ｎｉ／Ａｕから構成されるコレクタ電極を例示したが、ＨＢＴを構成するＧａＡｓに接するＡｕＧｅを含む電極であればこれに限られない。

さらにまた、本発明の半導体基板として半絶縁性のＧａＡｓ基板を例示したが、ＧａＡｓから構成される部分を有する半導体基板であればこれに限られない。

本発明は、半導体装置の製造方法に有用であり、特に高周波数帯で動作する半導体装置の製造方法に有用である。

（ａ）〜（ｆ）第１の実施形態に係るＨＢＴの製造方法における各工程を示す断面図である。 下層よりＴｉ／Ｐｔ／Ａｕ／Ｔｉと積層されたＴｉ／Ｐｔ／Ａｕ／Ｔｉ電極の最上層のＴｉ膜厚とコンタクト抵抗との関係を示す図である。 下層よりＴｉ／Ｐｔ／Ａｕ／Ｔｉと積層されたＴｉ／Ｐｔ／Ａｕ／Ｔｉ電極の最上層のＴｉ膜厚と、その上方に形成される電極−第１配線層間コンタクト孔の寸法との関係を示す図である。 （ａ）〜（ｆ）第２の実施形態に係るＨＢＴの製造方法における各工程を示す断面図である。 （ａ）〜（ｆ）従来のＨＢＴの製造方法における各工程を示す断面図である。

符号の説明

１ 半絶縁性のＧａＡｓ基板
２ サブコレクタ層
３ コレクタ層
４ ベース層
５ エミッタ層
６、２１ エミッタ電極
６ａ、７ａ Ｔｉ／Ｐｔ／Ａｕ／Ｔｉ電極
７、２２ ベース電極
８ コレクタ電極
９ ＨＢＴユニットセル領域
１０ エミッタメサ
１１ ベースメサ
１２ 素子分離領域
１３ スペーサー膜
１４ 第１層間膜
１５ 電極−第１配線層間コンタクト孔
１６ 第１配線層
１７ 第２配線層
１８ 裏面バイアホールストッパーメタル
１９ 裏面バイアホール
２０ 裏面電極金属

Claims (8)

1. ＧａＡｓから構成される部分を有する半導体基板を備える半導体装置の製造方法であって、
   最上層がＴｉから構成される層である積層構造を有し、かつＰｔを含む第１電極を前記半導体基板上に形成する第１電極形成工程と、
   ＡｕＧｅを含む第２電極を前記ＧａＡｓから構成される部分上に形成する第２電極形成工程と、
   前記第１電極及び第２電極の双方が表面に露出した状態で前記第２電極を熱処理する熱処理工程とを含む
   ことを特徴とする半導体装置の製造方法。
2. 前記第１電極形成工程では、最上層のＴｉの層厚が５ｎｍから１５ｎｍの第１電極を形成する
   ことを特徴とする請求項１に記載の半導体装置の製造方法。
3. 前記第２電極形成工程では、前記第１電極と同時に、前記半導体基板上に裏面バイアホールストッパーメタルを形成する
   ことを特徴とする請求項１に記載の半導体装置の製造方法。
4. 前記熱処理工程では、３６０℃から４２０℃の間の温度で前記熱処理を行う
   ことを特徴とする請求項１に記載の半導体装置の製造方法。
5. 前記半導体装置の製造方法は、さらに、
   前記熱処理の後に前記第１電極及び第２電極の双方の上に層間膜を形成する層間膜形成工程と、
   前記第１電極及び第２電極の双方を引き出し配線に接続するために前記層間膜の一部を除去する除去工程とを含む
   ことを特徴とする請求項１から４のいずれか１項に記載の半導体装置の製造方法。
6. 前記除去工程では、前記層間膜の除去と同時に、前記第１電極における最上層のＴｉを除去する
   ことを特徴とする請求項５に記載の半導体装置の製造方法。
7. 前記半導体装置が、ヘテロ接合バイポーラトランジスタである
   ことを特徴とする請求項１から６のいずれか１項に記載の半導体装置の製造方法。
8. 前記半導体装置が、電界効果トランジスタである
   ことを特徴とする請求項１から６のいずれか１項に記載の半導体装置の製造方法。

Images