JP5597921B2 - 半導体装置 - Google Patents

Description

本発明は、ノーマリオフ特性を有する半導体装置に関し、特に、高電圧に耐性を有する半導体装置に関する。

キャリアの伝導路となる２次元キャリアガス層を生じさせるためのヘテロ接合を有する高電子移動度トランジスタ（ＨＥＭＴ：High Electron Mobility Transistor）及びメタル・セミコンダクタ電界効果トランジスタ（ＭＥＳＦＥＴ：Metal Semiconductor Filed Effect Transistor）等の電界効果半導体装置は、一般的にノーマリオン特性を有する。ノーマリオン特性のＨＥＭＴ及びＭＥＳＦＥＴ等をオフ状態にするためには、ゲート電極を負電位にするための負電源が必要になり、電気回路が必然的に高価になる。そこで、ノーマリオフ特性を有する半導体装置が要求されている（例えば、特許文献１参照。）。

ノーマリオフ特性を有する半導体装置とするためには、特殊なゲート構造を採用することが多い。ノーマリオフ特性を有するための特殊なゲート構造としては、電子供給層を薄くするリセスゲート構造などの形状的な工夫に加え、金属、絶縁物、半導体等からなる積層ゲート構造が知られている（例えば、特許文献２〜４参照。）。これらのゲート構造は、プロセス上の制約により、比較的低温で成膜可能な熱蒸着、電子ビーム（ＥＢ）蒸着、スパッタ、化学蒸着（ＣＶＤ）等の技術を用いて製作される。

しかしながら、上述したノーマリオフ特性を有するための特殊なゲート構造を有する半導体装置は、高電圧で使用するパワーデバイスとして志向した場合、ゲート構造が高電圧に耐えられずに破壊されてしまう可能性が高く、信頼性が低いという問題があった。
特開２００７−１９３０９号公報 特開２００６−３２６５０号公報 国際公開第２００３／７１６０７号パンフレット 特開２００５−２４４０７２号公報

本発明は上記実情に鑑みてなされたものであって、高電圧に耐性を有し、高電圧で使用した場合であってもゲート構造が破壊されることがない信頼性の高い半導体装置を提供することを目的とする。

本願発明の一態様によれば、半導体領域と、半導体領域の主面上に設けられたソース電極及びドレイン電極と、半導体領域の主面上に設けられたｐ型材料膜を介して設けられ、ソース電極とドレイン電極との間に配置されたノーマリオフ動作させるゲート電極と、半導体領域の主面の一部を除去することで形成されたリセス構造上で半導体領域の主面とショットキー接触して半導体領域の主面上に設けられ、ゲート電極とドレイン電極との間に配置された第４電極とを備え、第４電極と半導体領域の接触面が整流性を示し、オフ動作時の高電圧が印加されたときの破壊を防ぐように、第４電極に、ソース電圧を基準として０Ｖ〜数Ｖの電圧を印加する半導体装置であることを要旨とする。

本発明によれば、高電圧に耐性を有し、高電圧で使用した場合であってもゲート構造が破壊されることがない信頼性の高い半導体装置を提供することができる。

以下に図面を参照して、本発明の実施の形態を説明する。以下の図面の記載において、同一又は類似の部分には同一又は類似の符号で表している。但し、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は現実のものとは異なる。したがって、具体的な厚みや寸法は以下の説明を照らし合わせて判断するべきものである。また、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることは勿論である。

（第１の実施の形態）
本発明の第１の実施の形態に係る半導体装置は、図１に示すように、半導体領域３と、半導体領域３の主面上に設けられたソース電極（第１電極）４０及びドレイン電極（第２電極）４４と、半導体領域３の主面上に設けられたｐ型材料膜６０ａを介して設けられ、ソース電極４０とドレイン電極４４との間に配置されたノーマリオフ特性を示すゲート電極（第３電極）４２と、半導体領域３の主面上に設けられ、ゲート電極４２とドレイン電極４４との間に配置された第４電極５０とを備える。半導体領域３は、サファイア、シリコン、炭化シリコン等の支持基板１０上に設けられた窒化アルミニウム（ＡｌＮ）等のバッファ層２０上に積層される。図１に示した第１の実施の形態に係る半導体装置は、ＨＥＭＴである。

半導体領域３は、第１半導体層３０と、第１半導体層３０の主面上に積層され、第１半導体層の主面側に２次元キャリア（電子）ガス層（２ＤＥＧ層）３１を生じさせる第２半導体層３２とを備える。第１半導体層３０は、例えば１〜３μｍの厚さの窒化ガリウム（ＧａＮ）等の窒化物系化合物半導体により構成されて、電子走行層として機能する。第２半導体層３２は、第１半導体層３０よりも薄い、例えば５〜５０ｎｍ（更に好ましくは５〜３０ｎｍ）の厚さの窒化アルミニウムガリウム（ＡｌＧａＮ）等の窒化物系化合物半導体により構成されて、電子供給層として機能する。

第１半導体層３０と第２半導体層３２は、異種の窒化物系化合物半導体であって、第２半導体層３２のバンドギャップエネルギーが第１半導体層３０よりも大きく、且つ、格子定数が小さくなるように構成されている。このため、第１半導体層３０と第２半導体層３２の界面は、ヘテロ界面をなすとともに、第１半導体層３０と第２半導体層３２とのピエゾ分極又は第２半導体層３２の自発分極による電界によって、該界面の近傍の第１半導体層３０側には２ＤＥＧ層３１が生じる。

ソース電極４０及びドレイン電極４４は、２ＤＥＧ層３１と電気的に接続されている。ソース電極４０及びドレイン電極４４は、例えば、チタン（Ｔｉ）／アルミニウム（Ａｌ）等で構成される。ソース電極４０及びドレイン電極４４に用いられるＴｉ／Ａｌ等は仕事関数が小さいので、アニール処理が施されることにより、ソース電極４０及びドレイン電極４４と第２半導体層３２とが、オーミック接触（低抵抗接触）をなすようになっている。

ゲート電極４２は、ノーマリオフ特性を有するためのゲート構造上に設けられる。以下に、ゲート電極４２のゲート構造の具体例を列挙する。

（イ）例えば、ゲート構造は、図１及び図２に示すように、半導体領域３（第２半導体層３２）の主面の一部を除去することで形成されたリセス構造である。図１及び図２に示すリセス構造の深さは、第１半導体層３０まで達しないで、第２半導体層３２で収まる。また、図１及び図２に示すゲート構造は、ゲート電極４２が形成されたリセス構造上でｐ型材料膜６０ａを介して設けられているｐ型ゲート構造である。

（ロ）例えば、ゲート構造は、図３に示すように、半導体領域３（第１半導体層３０及び第２半導体層３２）の主面の一部を除去することで形成されたリセス構造である。図３に示すリセス構造の深さは、第１半導体層３０まで達する。また、図３に示すゲート構造は、ゲート電極４２が形成されたリセス構造上でｐ型材料膜６０ａを介して設けられているｐ型ゲート構造である。

（ハ）例えば、ゲート構造は、図４に示すように、半導体領域３（第２半導体層３２）の主面上にｐ型材料膜６０ａが設けられ、ゲート電極４２がｐ型材料膜６０ａを介して設けられているｐ型ゲート構造である。

（ニ）例えば、ゲート構造は、図５に示すように、半導体領域３（第２半導体層３２）の主面の一部を除去することで形成されたリセス構造である。図５に示すリセス構造の深さは、第１半導体層３０まで達しないで、第２半導体層３２で収まる。また、図５に示すゲート構造は、ゲート電極４２が形成されたリセス構造上で絶縁膜６０ｂを介して設けられている絶縁ゲート構造（ＭＩＳ構造）である。

（ホ）例えば、ゲート構造は、図６に示すように、半導体領域３（第１半導体層３０及び第２半導体層３２）の主面の一部を除去することで形成されたリセス構造である。図６に示すリセス構造の深さは、第１半導体層３０まで達する。また、図６に示すゲート構造は、ゲート電極４２が形成されたリセス構造上で絶縁膜６０ｂを介して設けられているＭＩＳ構造である。この構造の場合、ＦＥＴの閾値を大きくすることができる。

（ヘ）例えば、ゲート構造は、図７に示すように、半導体領域３（第２半導体層３２）の主面上に絶縁膜６０ｂが設けられ、ゲート電極４２が絶縁膜６０ｂを介して設けられているＭＩＳ構造である。

（ト）例えば、ゲート構造は、図８に示すように、半導体領域３（第２半導体層３２）の主面の一部を除去することで形成されたリセス構造である。図８に示すリセス構造の深さは、第１半導体層３０まで達しないで、第２半導体層３２で収まる。また、図８に示すゲート構造は、ゲート電極４２が形成されたリセス構造上でｐ型材料膜６０ａ及び絶縁膜６０ｂを介して設けられているｐ型ゲート構造とＭＩＳ構造の複合構造である。

（チ）例えば、ゲート構造は、図９に示すように、半導体領域３（第１半導体層３０及び第２半導体層３２）の主面の一部を除去することで形成されたリセス構造である。図９に示すリセス構造の深さは、第１半導体層３０まで達する。また、図９に示すゲート構造は、ゲート電極４２が形成されたリセス構造上でｐ型材料膜６０ａ及び絶縁膜６０ｂを介して設けられているｐ型ゲート構造とＭＩＳ構造の複合構造である。

（リ）例えば、ゲート構造は、図１０に示すように、半導体領域３（第２半導体層３２）の主面上にｐ型材料膜６０ａが設けられ、ｐ型材料膜６０ａ上に更に絶縁膜６０ｂが設けられている。ゲート電極４２は、ｐ型材料膜６０ａ及び絶縁膜６０ｂを介して設けられている。図１０に示すゲート構造は、ゲート電極４２がｐ型材料膜６０ａ及び絶縁膜６０ｂを介して設けられているｐ型ゲート構造とＭＩＳ構造の複合構造である。

ゲート電極４２は、ニッケル（Ｎｉ）、金（Ａｕ）、Ｔｉ、Ａｌ等の積層体、合金によって形成される。ｐ型材料膜６０ａは、マグネシウム（Ｍｇ）等のｐ型不純物をドープしたＧａＮ、ＡｌＩｎＧａＮ、及び酸化ニッケル（ＮｉＯ（ｘ））等の金属酸化物によって形成される。絶縁膜６０ｂは、二酸化ケイ素（ＳｉＯ₂）、窒化ケイ素（Ｓｉ₃Ｎ₄）、酸化アルミニウム（Ａｌ₂Ｏ₃）、酸化ハフニウム（ＨｆＯ）、窒化アルミニウム（ＡｌＮ）等によって形成される。

なお、ゲート電極４２のゲート構造は、上述した構造に限られない。例えば、ゲート電極４２は、ｐ型材料膜６０ａ及び絶縁膜６０ｂが複数で構成された積層体上に設けられた構造であっても構わない。

第４電極５０は、ゲート電極４２とドレイン電極４４との間に設けられていて、高電圧印加時のゲート電極４２の破壊を防ぐ機能を有する。従来のＨＥＭＴ及びＭＥＳＦＥＴ等では、オフ（ＯＦＦ）動作時には、ゲート電極とドレイン電極の間に数１００Ｖの高電圧が印加され、ドレイン電極側のゲート電極端に電界が集中するので、ゲート材料の絶縁膜等の破壊を生じることがある。そこで、第４電極５０は、図１１に示すように、ソース電圧を基準として０Ｖ〜数Ｖの電圧を印加しておくことで、オフ動作時にはドレイン電極４４と第４電極５０の電極間に数１００Ｖの高電圧が印加されることになり、ゲート電極４２には高電圧（強電界）が印加されずに破壊を防ぐことができる。

そこで、第４電極５０は、高電圧でも破壊されない信頼性の高い構造を有することを必要とする。以下に、高電圧でも破壊されない信頼性の高い構造である第４電極５０の具体例を列挙する。

（イ）例えば、第４電極５０は、図１及び図１２に示すように、半導体領域３（第２半導体層３２）の主面にショットキー接触しているショットキー電極である。ショットキー電極である第４電極５０は、Ｎｉ、Ａｕ、Ｔｉ、ロジウム（Ｒｈ）、Ａｌ等の積層体、合金によって形成される。

（ロ）例えば、第４電極５０は、図１３に示すように、半導体領域３（第２半導体層３２）の主面の一部を除去することで形成されたリセス構造に設けられ、第２半導体層３２の主面にショットキー接触しているショットキー電極である。ショットキー電極である第４電極５０は、Ｎｉ、Ａｕ、Ｔｉ、Ｒｈ、Ａｌ等の積層体、合金によって形成される。

（ハ）例えば、第４電極５０は、図１４に示すように、半導体領域３（第２半導体層３２）の主面上でｐ型材料膜７０を介して設けられている。このとき、第４電極５０とｐ型材料膜７０とが、オーミック接触（低抵抗接触）をなすようになっていることが好ましい。ｐ型材料膜７０を介して設けられている第４電極５０は、Ｎｉ、Ａｕ、Ｔｉ、Ａｌ等の積層体、合金によって形成される。そして、ｐ型材料膜７０は、ｐ型不純物をドープした、窒化アルミニウムインジウムガリウム（ＡｌＩｎＧａＮ）等の窒化物系化合物半導体材料、シリコン（Ｓｉ）、ゲルマニウム（Ｇｅ）等の半導体材料、及びＳｉ、Ｇｅ等からなるシリコンゲルマニウム（ＳｉＧｅ）等の化合物半導体材料により構成される。

（ニ）例えば、第４電極５０は、図１５に示すように、半導体領域３（第２半導体層３２）の主面の一部を除去することで形成されたリセス構造に、ｐ型材料膜７０を介して設けられている。このとき、第４電極５０とｐ型材料膜７０とが、オーミック接触（低抵抗接触）をなすようになっていることが好ましい。ｐ型材料膜７０を介して設けられている第４電極５０は、Ｎｉ、Ａｕ、Ｔｉ、Ａｌ等の積層体、合金によって形成される。そして、ｐ型材料膜７０は、ｐ型不純物をドープした、ＡｌＩｎＧａＮ等の窒化物系化合物半導体材料、Ｓｉ、Ｇｅ等の半導体材料、及びＳｉ、Ｇｅ等からなるＳｉＧｅ等の化合物半導体材料により構成される。

以下に、第１の実施の形態に係る半導体装置が有するノーマリオフ特性について説明する。

ゲート電極４２とソース電極４０との間に通常のオン動作のためのゲート制御信号が印加されていない時には、ｐ型材料膜６０ａがゲート電極４２の直下の第１半導体層３０の電位を持ち上げ、２ＤＥＧ層３１の電子を枯渇させ、ゲート電極４２の直下における２ＤＥＧ層３１が消失する。即ち、ｐ型材料膜６０ａ（及び絶縁膜６０ｂ近傍）は、第１半導体層３０（２ＤＥＧ層３１）に空乏層を形成する。即ち、ゲート電極４２にバイアス電圧を印加していない通常状態において２ＤＥＧ層３１に空乏層が形成され、ソース電極４０とドレイン電極４４との間の電子の流れが遮断され、ノーマリオフ特性が得られる。

また、第１の実施の形態に係る半導体装置においては、ゲート電極４２の直下にリセスが設けられ、電子供給層である第２半導体層３２が部分的に薄くされている。これにより、電子供給層と電子走行層との間のヘテロ結合に基づくピエゾ分極と自発分極とによる電界が弱くなり、２ＤＥＧ層３１の濃度が減少する。そのため、ノーマリオフ特性が得られやすくなる。

本発明の第１の実施の形態に係る半導体装置によれば、ノーマリオフ特性を有するためのリセス構造等の特殊なゲート構造を有する場合であっても、第４電極５０がゲート電極４２に代わって高電圧（強電界）を印加されるために、ゲート電極４２は高電圧が印加されることによって破壊される可能性が低くなる。更に、第４電極５０が高電圧でも信頼性の高いショットキー電極等であれば、第１の実施の形態に係る半導体装置は、パワーデバイスとして志向した場合であっても、破壊される可能性が低くなり、信頼性が高くなる。

（第２の実施の形態）
本発明の第２の実施の形態に係る半導体装置は、図１６に示すように、図１に示した第１の実施の形態に係る半導体装置と比して、第４電極５０とソース電極４０とをショートさせている点が異なる。その他に関しては、実質的に同様であるので、重複する記載を省略する。

第４電極５０とソース電極４０とは、導電性材料によって接続することでショートさせている。第４電極５０とドレイン電極４４との間の電流は、ソース電極４０の電位がドレイン電極４４よりも高い時に流れる。

このように構成された第２の実施の形態に係る半導体装置でも、第１の実施の形態に係る半導体装置と同様の効果を得ることができる。

更に、第２の実施の形態に係る半導体装置によれば、第４電極５０とソース電極４０とをショートしていることによって、従来のソース電極、ゲート電極、ドレイン電極からなる３端子ＦＥＴと同様の制御によって使用することができる。

（第３の実施の形態）
本発明の第３の実施の形態に係る半導体装置は、図１に示した第１の実施の形態に係る半導体装置と比して、第４電極５０と半導体領域３の接触面が整流性を示す点が異なる。その他に関しては、実質的に同様であるので、重複する記載を省略する。

第４電極５０がショットキー電極であれば、第４電極５０とドレイン電極４４間はショットキーバリアダイオードとなり、高速なダイオードを内蔵する半導体装置となる。図１７は、第４電極５０とドレイン電極４４間のショットキーバリアダイオードを有する半導体装置の等価回路を示す図である。ショットキーダイオードのアノードはソース端子８０に接続され、カソードはドレイン端子８２に接続されている。したがって、ショットキーダイオードは第３の実施の形態に係る半導体装置（ＨＥＭＴ）に対して並列に接続され、帰還用ダイオード、回生ダイオード、又は保護ダイオードとして機能する。例えば、ＨＥＭＴに誘導性負荷又は容量性負荷が接続されている時にドレイン端子８２の電位がソース端子８０の電位よりも低くなり、ＨＥＭＴに逆方向の過電圧が印加されることがある。この時、ショットキーダイオードは順方向バイアスされ、導通状態になり、ＨＥＭＴを逆方向の過電圧から保護すること、又は回生電流即ち帰還電流を流すことが可能になる。

このように構成された第３の実施の形態に係る半導体装置でも、第１の実施の形態に係る半導体装置と同様の効果を得ることができる。

更に、第３の実施の形態に係る半導体装置によれば、インバータ等のブリッジ接続において外付けの回生ダイオードを不要とすることができる。

更に、第３の実施の形態に係る半導体装置によれば、従来のシリコンのｐｉｎ構造からなる高速整流ダイオード（ＦＲＤ）に比べて、逆方向リカバリ電流を少なくすることができる。

更に、第３の実施の形態に係る半導体装置によれば、帰還用ダイオード、回生ダイオード、又は保護ダイオードとして機能する付加ダイオードとの複合半導体装置の小型化又は低コスト化を達成することができる。

（その他の実施の形態）
上記のように、本発明は実施の形態によって記載したが、この開示の一部をなす記述及び図面はこの発明を限定するものであると理解するべきではない。この開示から当業者には様々な代替実施の形態、実施例及び運用技術が明らかになるはずである。

例えば第１〜第３の実施の形態において記載したように、第１半導体層３０であるＧａＮと第２半導体層３２であるＡｌＧａＮの単純なヘテロ接合ではなく、ＡｌＩｎＧａＮをキャップ層及びスペーサ層として付加することも可能である。キャップ層及びスペーサ層を付加することで、第１半導体層３０と第２半導体層３２の間の格子整合することができ、ピエゾ電荷の発生を抑止することができる。

また、第１〜第３の実施の形態において、半導体装置はＨＥＭＴであると記載したが、ＭＥＳＦＥＴでも同様に適用することができる。

また、第１〜第３の実施の形態において、ソース電極４０、ゲート電極４２、ドレイン電極４４、第４電極５０にフィールドプレート構造を導入することも可能である。各電極をフィールドプレート構造とすることで、電極周辺の空乏層における電界の集中を緩和することができる。

また、第１〜第３の実施の形態において、２次元キャリアガス層を伝導路とするキャリアを電子として記載したが、正孔であっても構わない。

このように、本発明はここでは記載していない様々な実施の形態等を包含するということを理解すべきである。したがって、本発明はこの開示から妥当な特許請求の範囲の発明特定事項によってのみ限定されるものである。

本発明の第１の実施の形態に係る半導体装置の断面模式図である。 本発明の第１の実施の形態に係る半導体装置におけるゲート電極のゲート構造の断面模式図（その１）である。 本発明の第１の実施の形態に係る半導体装置におけるゲート電極のゲート構造の断面模式図（その２）である。 本発明の第１の実施の形態に係る半導体装置におけるゲート電極のゲート構造の断面模式図（その３）である。 本発明の第１の実施の形態に係る半導体装置におけるゲート電極のゲート構造の断面模式図（その４）である。 本発明の第１の実施の形態に係る半導体装置におけるゲート電極のゲート構造の断面模式図（その５）である。 本発明の第１の実施の形態に係る半導体装置におけるゲート電極のゲート構造の断面模式図（その６）である。 本発明の第１の実施の形態に係る半導体装置におけるゲート電極のゲート構造の断面模式図（その７）である。 本発明の第１の実施の形態に係る半導体装置におけるゲート電極のゲート構造の断面模式図（その８）である。 本発明の第１の実施の形態に係る半導体装置におけるゲート電極のゲート構造の断面模式図（その９）である。 本発明の第１の実施の形態に係る半導体装置の動作を説明するための断面模式図である。 本発明の第１の実施の形態に係る半導体装置における第４電極の断面模式図（その１）である。 本発明の第１の実施の形態に係る半導体装置における第４電極の断面模式図（その２）である。 本発明の第１の実施の形態に係る半導体装置における第４電極の断面模式図（その３）である。 本発明の第１の実施の形態に係る半導体装置における第４電極の断面模式図（その４）である。 本発明の第２の実施の形態に係る半導体装置の断面模式図である。 本発明の第３の実施の形態に係る半導体装置の第４電極とドレイン電極間のショットキーバリアダイオードの等価回路を示す図である。

符号の説明

３…半導体領域
１０…支持基板
２０…バッファ層
３０…第１半導体層
３１…２ＤＥＧ層
３２…第２半導体層
４０…ソース電極
４２…ゲート電極
４４…ドレイン電極
５０…第４電極
６０ａ，７０…ｐ型材料膜
６０ｂ…絶縁膜
８０…ソース端子
８１…ゲート端子
８２…ドレイン端子

Claims (2)

1. 半導体領域と、
   前記半導体領域の主面上に設けられたソース電極及びドレイン電極と、
   前記半導体領域の主面上に設けられたｐ型材料膜を介して設けられ、前記ソース電極と前記ドレイン電極との間に配置されたノーマリオフ動作させる構造のゲート電極と、
   前記半導体領域の主面の一部を除去することで形成されたリセス構造上で前記半導体領域の主面とショットキー接触して前記半導体領域の主面上に設けられ、前記ゲート電極と前記ドレイン電極との間に配置された第４電極
   とを備え、前記第４電極と前記半導体領域の接触面が整流性を示し、オフ動作時の高電圧が印加されたときの破壊を防ぐように、前記第４電極に、ソース電圧を基準として０Ｖ〜数Ｖの電圧を印加することを特徴とする半導体装置。
2. 前記ソース電極と前記第４電極は、電気的に接続されていることを特徴とする請求項１に記載の半導体装置。

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