CN104992973A - 一种围栅异质结器件 - Google Patents
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Abstract
本发明涉及半导体器件技术领域，具体涉及一种围栅异质结器件。本发明的围栅异质结器件，主要采用第二类半导体与第三类半导体形成异质结，并在欧姆接触S端设置绝缘层，在源漏之间设置有围栅栅极，通过在围栅栅极结构控制栅极沟道的关断及导通；在器件未加电压时，可通过控制围栅栅极里第三类半导体的厚度和掺杂的正负离子浓度使得器件是常关器件，通过栅漏之间和源漏之间的生长长度实现器件的正反向耐压。本发明的有益效果为围栅异质结器件是常关器件，能在异质结型HEMTs中集成、版图和工艺兼容性好，在高温高场环境下性能稳定，还具有电路耐压值可控的优点。
Description
技术领域
本发明涉及半导体器件技术领域，具体涉及一种围栅异质结器件。
背景技术
三族-五族化合物异质结高电子迁移率晶体管(HEMTs)不但具有禁带宽度大、临界击穿电场高、电子饱和速度高，而且具有抗辐射、导热性能好和良好的化学稳定性等优点，因此特别适用于高温高场强应用，是电力电子应用最具潜力的晶体管之一。
一般的异质结HEMTs都是平面叠加器件，例如AlGaN/GaN HEMTs包括由蓝宝石、硅或SiC形成的衬底、在衬底上形成的GaN层、在GaN层上形成的AlGaN层、在AlGaN层上两个间隔的欧姆电极和在那之间形成的栅电极。
随着器件尺寸的减小，双栅FinFET(鳍式场效晶体管，Fin Field-Effect Transistor；FinFET)围栅结构的器件越来越受到欢迎，围栅结构的硅器件主要原理是沟道在Fin的两个垂直侧面和顶部，通过Fin两个垂直侧面的栅极控制沟道的夹断与导通，能有效的减小器件的尺寸，但是基于硅、碳化硅等材料制成的Fin结构器件不仅击穿电压低泄露电流大，而且在高温高场强环境下工作时性能不稳定，存在容易失效的问题。目前在大功率器件和智能IC领域里，尚未发现有基于三五族氮化物异质结型Fin结构的器件报道。
发明内容
本发明所要解决的，就是针对上述传统基于硅或碳化硅材料的围栅Fin结构器件中存在的问题，提出一种耐高压低漏电电流，且在高温高场强环境下仍能正常工作，能在异质结型HEMTs中集成且版图和工艺兼容性好，且具有超低漏电电流的围栅异质结型器件。
为实现上述目的，本发明采用如下技术方案：
一种围栅异质结器件，如图2所示，包括从下往上依次设置的第一类半导体衬底100、第二类半导体薄膜200和第三类半导体薄膜300，所述第二类半导体薄膜200和第三类半导体薄膜300在连接处形成异质结；所述第三类半导体薄膜300的两端分别设置有第一欧姆接触301和第二欧姆接触302；所述异质结界面处从靠近第一欧姆接触301一端到靠近第二欧姆接触302一端依次具有第一沟道201、第二沟道202和第三沟道203；所述第二欧姆接触302远离第一欧姆接触301的一侧具有第一绝缘体400，所述第一绝缘体400的底面与第二类半导体薄膜200的上表面连接；所述第一欧姆接触301与第二欧姆接触302之间具有栅极303，所述栅极303为围栅结构；所述栅极303包括第二绝缘体500和设置在第二绝缘体500上表面的金属区600，所述第二绝缘体500位于第一类半导体衬底100上表面，所述第二类半导体薄膜200和第三类半导体薄膜300沿器件横向方向穿过第二绝缘体500，所述金属区600、第二绝缘体500及位于第二绝缘体500中的第三类半导体薄膜300和第二类半导体薄膜200形成MIS(金属-绝缘体-半导体)结构；所述第二沟道202位于MIS结构中第三类半导体300的正下方，所述第一沟道位于栅极303与第一欧姆接触301之间的第三类半导体薄膜300正下方，所述第三沟道位于栅极303与第二欧姆接触302之间的第三类半导体薄膜300正下方，第一沟道201、第三沟道203为器件的漂移区，是器件正反向的耐压区，所述栅极303具有两个引出电极，沿器件纵向方向分别位于MIS结构两侧。
进一步的，所述第一类半导体衬底100为蓝宝石、硅和碳化硅中的一种；所述第二类半导体薄膜200和第三类半导体薄膜300为三族-五族化合物，且在第二类半导体200与第三类半导体300的接触界面处能形成异质结。
进一步的，所述金属区600是具有功函数大于4.0eV的金属。
更进一步的，其特征在于，金属区600设置的金属为Ti、Ni、Al、Au、Pt、No、W、Ag、Mo或Pb中的一种或多种金属层叠加。
本方案中所述的多种金属层叠加，包括如Ni(60nm)/Au(130nm)、Ti(30nm)/Al(60nm)/Ti(30nm)/Au(150nm)等。
进一步的，所述的MIS结构中具有能使得第二沟道202耗尽的第三类半导体薄膜300势垒层，所述的第三类半导体薄膜300势垒层的厚度为1～50纳米。
更进一步的，所述MIS结构中第三类半导体薄膜300周围的第二类绝缘体500中具有能使得第二沟道202耗尽的F离子或C1离子，所述的F离子或C1浓度为1012～1020cm-3。
更进一步的，所述第三类半导体薄膜300势垒层中具有能使得第二沟道202耗尽的F离子或C1离子，所述的F离子或C1离子浓度为1012～1020cm-3。
再进一步的，所述的MIS结构中位于第二沟道202正下方的第二类半导体薄膜200中具有能使得第二沟道202耗尽的镁离子或钠离子或铁离子，所述的镁离子或钠离子或铁离子浓度为1012～1020cm-3。
更进一步的，所述MIS结构中的第三类半导体300势垒层中掺杂有F离子或C1离子，用于使得第二沟道202的二维电子气耗尽；所述的F离子或C1离子的浓度为1012～1020cm-3；
更进一步的，所述MIS结构中位于第二沟道202正下方的第二类半导体薄膜200中掺杂有镁离子或钠离子或铁离子，用于使第二沟道202的二维电子气耗尽；所述的F离子或C1离子和所述镁离子或钠离子或铁离子的浓度为1012～1020cm-3。
本发明的有益效果为，器件具在高温高场强环境下性能稳定的优点，能在异质结型HEMTs种集成，且版图和工艺兼容性好，具有超低漏电电流。
附图说明
图1是本发明的围栅异质结型器件结构示意图；
图2是沿图1中E-F线的剖面示意图；
图3是本发明的围栅异质结器件作为MIS器件时的电压电流特性图；
图4是本发明的围栅异质结器件作为二极管器件的应用示意图；
图5是本发明的围栅异质结器件作为二极管器件的电压电流特性图；
图6是本发明的围栅异质结器件实现的第一种方法的E-F线的剖面示意图；
图7是本发明的围栅异质结器件实现的第一种方法；
图8是本发明的围栅异质结器件实现的第二种方法；
图9是本发明的围栅异质结器件实现的第三种方法；
图10是本发明的围栅异质结器件实现的第四种方法；
图11是本发明的围栅异质结器件实现的第五种方法；
图12是本发明的围栅异质结器件实现的第六种方法；
图13是本发明的围栅异质结器件实现的第七种方法；
图14是本发明的围栅异质结器件实现的第八种方法；
图15是本发明的围栅异质结器件实现的第九种方法；
图16是本发明的围栅异质结器件实现的第十种方法；
图17是本发明的围栅异质结器件的八角形元胞结构示意图；
图18是本发明的围栅异质结器件的条形元胞结构示意图；
图19是本发明的围栅异质结器件的四边形元胞结构示意图；
图20是本发明的围栅异质结器件制作工艺流程中在衬底上沉淀第二类和第三类半导体材料后结构示意图；
图21是本发明的围栅异质结器件制作工艺流程中在第二类半导体上沉积第一类绝缘体后结构示意图；
图22是本发明的围栅异质结器件制作工艺流程中在第三类半导体材料两端制作欧姆接触后结构示意图；
图23是本发明的围栅异质结器件制作工艺流程中在两个欧姆接触间刻蚀第三类半导体材料形成凹槽后结构示意图；
图24是本发明的围栅异质结器件制作工艺流程中在第三类半导体上的两个欧姆接触间沉积第二类绝缘体后结构示意图；
图25是本发明的围栅异质结器件制作工艺流程中完成MIS围栅后结构示意图。
具体实施方式
下面结合附图，详细描述本发明的技术方案：
本发明提出了一种围栅异质结器件，如图2所示，包括从下往上依次设置的第一类半导体衬底100、第二类半导体薄膜200和第三类半导体薄膜300，所述第二类半导体薄膜200和第三类半导体薄膜300在连接处形成异质结；所述第三类半导体薄膜300的两端分别设置有第一欧姆接触301和第二欧姆接触302；所述异质结界面处从靠近第一欧姆接触301一端到靠近第二欧姆接触302一端依次具有第一沟道201、第二沟道202和第三沟道203；所述第二欧姆接触302远离第一欧姆接触301的一侧具有第一绝缘体400，所述第一绝缘体400的底面与第二类半导体薄膜200的上表面连接；所述第一欧姆接触301与第二欧姆接触302之间具有栅极303，所述栅极303为围栅结构；所述栅极303包括第二绝缘体500和设置在第二绝缘体500上表面的金属区600，所述第二绝缘体500位于第三类半导体薄膜300的上表面，所述金属区600、第二绝缘体500及位于第二绝缘体500正下方的第三类半导体薄膜300和第二类半导体薄膜200形成MIS结构；所述第二沟道202位于MIS结构中第三类半导体300的正下方，所述第一沟道位于栅极303与第一欧姆接触301之间的第三类半导体薄膜300正下方，所述第三沟道位于栅极303与第二欧姆接触302之间的第三类半导体薄膜300正下方，第一沟道201、第三沟道203为器件的漂移区，是器件正反向的耐压区。
在下文的叙述中，第一欧姆接触的引出电极简称为S极，第二欧姆接触的引出电极简称为D极，栅极的2个引出电极分别简称为VG1和VG2。
器件在未受到电压作用时，第一沟道201、第三沟道203存在二维电子气，第二沟道202耗尽；本发明通过加在围栅电极VG1和VG2的偏置电压控制第二沟道202的导通与夹断，实现控制器件关断与导通；在器件未加电压时，还可控制第二沟道202夹断的长短和漂移区第一沟道201、第二沟道202的长短实现器件成为双向触发二极管；第一沟道201、第三沟道203作为器件的主耐压区。
本发明的工作原理之一：器件作为MIS围栅器件时，器件是双栅结构，通过控制栅电极VG1和VG2的偏置电压，控制器件第二沟道202的导通与关断，当栅极的偏置电压大于使得第二沟道202产生二维电子气的阈值电压时，第二沟道导通，当栅极的偏置电压小于使得第二沟道202产生二维电子气的阈值电压时，第二沟道202二维电子气耗尽夹断；在器件未受到电压作用时，通过控制第一沟道202、第三沟道203的长短实现控制器件的耐压值；
图3是本发明围栅异质结器件作为MIS围栅器件时，在不同栅电极电压下，源漏电流Id与漏端D偏置电压Vd的关系图；当VG1和VG2的偏置电压小于能使耗尽的第二沟道202产生二维电子气的阈值电压时，源漏电流Id随漏端D偏置电压Vd改变不大，处于截止状态；当VG1和VG2的偏置电压等于或大于能使耗尽的第二沟道202产生二维电子气的阈值电压时，漏源电流Id开始随漏端D偏置电压Vd增大而线性增大，此时器件处于导通状态；随着漏端D偏置电压Vd继续增大，源漏电流Id处于饱和状态，即器件处于饱状态。
本发明的工作原理之二：器件作为正反向触发的二极管时，器件的栅电极VG1、VG2未加偏置，通过控制第一沟道201和第二沟道202夹断的长短实现器件的正向触发，当有正向电压加在D极时，第一沟道201在D极的电压作用下，第一沟道201中的二维电子气被抽离，仍处夹断的第二沟道202在第一沟道201端受到大电场的作用，使得第二沟道202产生短沟道效应，电子从第三沟道203遂穿过第二沟道202到第一沟道201，实现了第二沟道202导通，即实现了器件的正向触发；当有正向电压加在S极时，栅电极VG1、VG2未加偏置，第三沟道203在S极的电压作用下，第三沟道203中的二维电子气被抽离，仍处夹断的第二沟道202在第三沟道203端受到大的电场作用，使得第二沟道202产生短沟道效应，电子从第一沟道201遂穿过第二沟道202到第三沟道203，实现了第二沟道202导通，即实现了器件的反向触发；在器件未受到电压作用时，可通过控制第二沟道202的二维电子气耗尽长短及漂移区第一沟道201的长短控制正向触发的阈值电压，通过控制第二沟道202的二维电子气耗尽长短及漂移区第三沟道203的长短控制反向触发的阈值电压；还可以通过控制第一沟道201、第三沟道203的生长长度实现电路的耐压值可控。
图4是本发明作为双向触发二极管应用到ESD保护电路的一个例子，当正向ESD脉冲作用于电极D时，所述的D极作为阳极，所述的S极作为阴极，电极S、电极G1、电极G2都接在低电压端VSS，第二沟道202夹断，第一沟道201在正向ESD脉冲作用下，第一沟道201内的二维电子气被抽离，耗尽的第二沟道202在第一沟道201端受到大的电场作用下，使得第二沟道202产生短沟道效应，第三沟道203的电子通过第二沟道202遂穿到第一沟道201，第二沟道202瞬间导通，形成ESD电流泄放路径；当ESD反向脉冲作用于电极D时，即所述的D极作为阴极，所述的S极作为阳极，电极D、电极G1、电极G2接在低静态电压端VSS，第二沟道202夹断，第三沟道203在ESD脉冲作用下，第三沟道203内的二维电子气被抽离，耗尽的第二沟道202在第三沟道203端受到大的电场作用下，使得第二沟道202产生短沟道效应，第一沟道201的电子通过第二沟道202遂穿到第三沟道203，第二沟道202瞬间导通，形成反向ESD泄放路径。
如图5所示，为本发明的围栅异质结型器件作为双向二极管实际应用时的电压电流特性示意图，当加在器件两端的电压小于器件触发阈值电压时，器件的两端端电压等于所施加的电压而流过器件的电流几乎为零，可以忽略；当施加在器件两端的电压等于或大于器件的触发阈值电压时，器件瞬间形成导通，器件的两端端电压大小等于器件的触发阈值电压，电流瞬间陡增。
图6、图7是一种在器件未受电压作用时能实现第二沟道202耗尽的方法，主要是通过控制第三类半导体的金属摩尔成分(如AlxGa1-xN/AlxGa1-xN异质结中摩尔系数x的取值在0～1之间，InxGa1-xN/InxGa1-xN异质结中摩尔系数x的取值在0～1之间)，且通过控制MIS(金属-绝缘体-半导体)中第三类半导体势垒层300的厚度，使得第二沟道202耗尽夹断，通过控制第二沟道202耗尽的长短和漂移区第一沟道201和漂移区第三沟道203的长短控制器件作为二极管时的正反向触发阈值电压；半导体势垒层越薄，沟道越耗尽，能实现第二沟道202耗尽的MIS中第三类势垒层厚度为1～10纳米。
如图8所示，一种围栅异质结器件沿图1中A-B线的截面结构，是第二种在器件未加电压时能实现第二沟道202耗尽的方法，主要是通过控制第三类半导体的金属摩尔成分(如AlxGa1-xN/AlxGa1-xN异质结中摩尔系数x的取值在0～1之间，InxGa1-xN/InxGa1-xN异质结中摩尔系数x的取值在0～1之间)，且在器件未受到电压作用时，通过控制在MIS中第三类半导体300周围的第二绝缘体里掺杂的F离子或C1离子浓度，使得第二沟道202耗尽夹断，实现器件常关，通过控制第二沟道202耗尽的长短和漂移区第一沟道201和漂移区第三沟道203的长短控制器件作为二极管时的正反向触发阈值电压；能实现第二沟道202耗尽的F离子或C1离子浓度为1012～1020cm-3。
如图9所示，一种围栅异质结器件沿图1中A-B线的截面结构，是第三种在器件未加电压时能实现第二沟道202耗尽方法，主要是通过控制第三类半导体的金属摩尔成分(如AlxGa1-xN/AlxGa1-xN异质结中摩尔系数x的取值在0～1之间，InxGa1-xN/InxGa1-xN异质结中摩尔系数x的取值在0～1之间)，且在器件未受到电压作用时，通过控制在MIS中异质结的第三类半导体300势垒层中掺杂的F离子或C1离子浓度，使得第二沟道202耗尽夹断，实现器件常关，通过控制第二沟道202耗尽的长短和漂移区第一沟道201和漂移区第三沟道203的长短控制器件作为二极管时的正反向触发阈值电压；能实现第二沟道202耗尽的F离子或C1离子浓度为1012～1020cm-3。
如图10所示，一种围栅异质结器件沿图1中A-B线的截面结构，是第四种在器件未加电压时能实现第二沟道202耗尽的方法，主要是通过控制第三类半导体的金属摩尔成分(如AlxGa1-xN/AlxGa1-xN异质结中摩尔系数x的取值在0～1之间，InxGa1-xN/InxGa1-xN异质结中摩尔系数x的取值在0～1之间)，且在器件未受到电压作用时，通过控制MIS中第二沟道202正下方的第二类半导体薄膜200中掺杂的镁离子或钠离子或铁离子浓度，使得第二沟道202耗尽夹断，实现器件常关，通过控制第二沟道202耗尽的长短和漂移区第一沟道201和漂移区第三沟道203的长短控制器件作为二极管时的正反向触发阈值电压；能实现第二沟道202耗尽的镁离子或钠离子或铁离子浓度为1012～1020cm-3。
如图11所示，一种围栅异质结器件沿图1中A-B线的截面结构，是第五种在器件未加电压时能实现第二沟道202耗尽的方法，主要是通过控制第三类半导体的金属摩尔成分(如AlxGa1-xN/AlxGa1-xN异质结中摩尔系数x的取值在0～1之间，InxGa1-xN/InxGa1-xN异质结中摩尔系数x的取值在0～1之间)，且在器件未受到电压作用时，通过控制MIS结构中第三类半导体300势垒层的厚度和MIS中第三类半导体300周围的第二类绝缘体(600)里掺杂的F离子或C1离子浓度，使得第二沟道202耗尽夹断，实现器件常关，通过控制第二沟道202耗尽的长短和漂移区第一沟道202和漂移区第三沟道203的长短控制器件作为二极管时的正反向触发阈值电压；能实现第二沟道202耗尽的MIS中的第三类半导体300势垒层的厚度为1～50纳米，F离子或C1离子的浓度为1012～1020cm-3。
如图12所示，一种围栅异质结器件沿图1中A-B线的截面结构，是第六种在器件未加电压时能实现第二沟道202耗尽的方法，主要是通过控制第三类半导体的金属摩尔成分(如AlxGa1-xN/AlxGa1-xN异质结中摩尔系数x的取值在0～1之间，InxGa1-xN/InxGa1-xN异质结中摩尔系数x的取值在0～1之间)，且在器件未受到电压作用时，通过控制MIS结构中第三类半导体300势垒层的厚度和MIS结构中第三类半导体300势垒层掺杂的F离子或C1离子的浓度，使得第二沟道202耗尽夹断，实现器件常关，通过控制第二沟道202耗尽的长短和漂移区第一沟道201和漂移区第三沟道203的长短控制器件作为二极管时的正反向触发阈值电压；能实现第二沟道202耗尽的MIS中第三类半导体300势垒层的厚度为1～50纳米，F离子或C1离子的浓度为1012～1020cm-3。
如图13所示，一种围栅异质结器件沿图1中A-B线的截面结构，是第七种在器件未加电压时能实现第二沟道202耗尽的方法，主要是通过控制第三类半导体的金属摩尔成分(如AlxGa1-xN/AlxGa1-xN异质结中摩尔系数x的取值在0～1之间，InxGa1-xN/InxGa1-xN异质结中摩尔系数x的取值在0～1之间)，且在器件未加电压时，通过控制MIS结构中第三类半导体300势垒层的厚度和MIS结构中第二沟道202正下方的第二类半导体薄膜200掺杂的镁离子或钠离子或铁离子浓度，使得第二沟道202耗尽，实现器件常关，通过控制第二沟道202耗尽的长短和漂移区第一沟道202和漂移区第三沟道203的长短控制器件作为二极管时的正反向触发阈值电压；能实现第二沟道202耗尽的MIS中第三类半导体300势垒层的厚度为1～50纳米，镁离子或钠离子或铁离子的浓度为1012～1020cm-3。
如图14所示，一种围栅异质结器件沿图1中A-B线的截面结构，是第八种在器件未加电压时能实现第二沟道202耗尽的方法，主要是通过控制第三类半导体的金属摩尔成分(如AlxGa1-xN/AlxGa1-xN异质结中摩尔系数x的取值在0～1之间，InxGa1-xN/InxGa1-xN异质结中摩尔系数x的取值在0～1之间)，且在器件未加电压时，通过控制MIS结构中第三类半导体300势垒层中掺杂的F离子或C1离子浓度和MIS结构中第三类半导体300周围的第二类绝缘体600里掺杂的F离子或C1离子浓度，使得第二沟道200耗尽关断，实现器件常关；通过控制第二沟道202耗尽的长短和漂移区第一沟道201和漂移区第三沟道203的长短控制器件作为二极管时的正反向触发阈值电压；能实现第二沟道202耗尽的F离子或C1离子的浓度为1012～1020cm-3。
如图15所示，一种围栅异质结型器件沿图1中A-B线的截面结构，是第九种在器件未加电压时能实现第二沟道202耗尽的方法，主要是通过控制第三类半导体的金属摩尔成分(如AlxGa1-xN/AlxGa1-xN异质结中摩尔系数x的取值在0～1之间，InxGa1-xN/InxGa1-xN异质结中摩尔系数x的取值在0～1之间)，且在器件未加电压时，通过控制MIS结构中第三类半导体300势垒层中掺杂的F离子或C1离子浓度和MIS结构中第二沟道202正下方的第二类半导体薄膜200掺杂的镁离子或钠离子或铁离子浓度，使得第二沟道202耗尽，实现器件常关，通过控制第二沟道202耗尽的长短和漂移区第一沟道201和漂移区第三沟道203的长短控制器件作为二极管时的正反向触发阈值电压；能实现第二沟道202耗尽的F离子或C1离子和镁离子或钠离子或铁离子的浓度为1012～1020cm-3。
如图16所示，一种围栅异质结型器件沿图1中A-B线的截面结构，是第十种在器件未加电压时能实现第二沟道202耗尽的方法，主要是通过控制第三类半导体的金属摩尔成分(如AlxGa1-xN/AlxGa1-xN异质结中摩尔系数x的取值在0～1之间，InxGa1-xN/InxGa1-xN异质结中摩尔系数x的取值在0～1之间)，且在器件未加电压时，通过控制MIS结构中第三类半导体300周围的第二类绝缘体里掺杂的F离子或C1离子浓度和MIS结构中第二沟道202正下方的第二类半导体薄膜200中掺杂的镁离子或钠离子或铁离子浓度，使得第二沟道202耗尽，通过控制第二沟道202耗尽的长短和漂移区第一沟道201和漂移区第三沟道203的长短控制器件作为二极管时的正反向触发阈值电压；能实现第二沟道202耗尽的F离子或C1离子和镁离子或钠离子或铁离子的浓度为1012～1020cm-3。
在器件未加电压时能实现第二沟道202耗尽的其他方法是第一种方法、第二种方法、第三种方法、第四种方法的三个组合，或四个组合，以及在第三类半导体300势垒里P掺杂，能P掺杂的原子有镁、铁、钠等，第三那类半导体300势垒里P掺杂的浓度为1012～1020cm-3，具体实施方法与上述类似，这里不再累述。
如图17所示，是正多边形围栅异质结器件元胞结构中的一种八角形元胞结构平面图，最里面的八角形是漏端700，包围漏端700的是八角形围栅结构702，在八角形的八个角挖了八个凹槽701，相邻的两个凹槽及凹槽之间构成一个围栅栅极，围栅702和凹槽701表面覆盖有第一金属600；包围八角形围栅结构的八角形源端，包围八角形源端的是第一类绝缘体，其他多边形的元胞结构也类似。
如图18所示，是条形围栅异质结器件元胞结构的平面图，元胞从左到右分别是漏800，第三类半导体801，围栅803，凹槽802，第三类半导体804，源805，以及第一绝缘体806；凹槽802部分是把元胞表面的第一类半导体和第二类半导体挖空，并且在围栅803和凹槽802上覆盖有第一金属600。
如图19所示，是矩形四边形围栅异质结器件元胞结构的平面图，元胞结构从里到外分别是漏端900，第三类半导体901，凹槽902，围栅903，第三类半导体904，源端905，以及第一绝缘体906；凹槽902部分是把元胞表面的第一类半导体薄膜和第二类半导体薄膜挖空，并且在围栅903和凹槽903上覆盖有第一金属600；其他椭圆和圆形元胞结构与四边形元胞结构类似。
为了更好的理解本发明的结构，本发明提供一种围栅异质结型器件的制作流程：
第一步：在硅衬底上采用有机化学沉积方法，依次沉积AlxGa1-xN和GaN，AlxGa1-xN和GaN连接处形成AlxGa1-xN/GaN异质结，如图20；
第二步：在GaN层上，用磁控溅射、PECVD、ALD等方法，淀积高介电常数的(εr＞6)第一绝缘层(400)。第一绝缘层可可为如下材料中一种：Al2O3、TiO2、AlN、Si3N4、SiNx、MgO、Sc2O3、HfO2、Ga2O3及多元化合物绝缘材料AlHfOx、HfSiON等。淀积高K第一绝缘层(400)后快速退火：于300-1200℃下，1-10分钟快速退火，如图21。
第三步：用酒精、丙酮和去离子水分别对AlxGa1-xN/GaN异质结进行超声清洗，氮气吹干后用离子刻蚀方法在GaN两端刻蚀出欧姆接触区，刻蚀气体为BCl3，然后用电子束蒸发生长欧姆接触电极(Ti/Al/Au)并在850℃ N2氛围下快速退火约30s，如图22；
用脉冲激光沉积约500nm的MgO2薄膜作为掩膜，在AlxGa1-xN上两个欧姆接触区间刻蚀出凹槽栅极窗口，如图23所示，也可用分布式外延的方法，在AlxGa1-xN里外延生长出凹槽栅极窗口，再用磁控溅射、PECVD、ALD等方法，在GaN层和两个欧姆接触区之间的AlxGa1-xN上淀积高介电常数的(εr＞6)第二绝缘层500。第一绝缘层400可为如下材料中一种：Al2O3、AlN、Si3N4、SiNx、TiO2、MgO、Sc2O3、HfO2、Ga2O3及多元化合物绝缘材料AlHfOx、HfSiON等。淀积高K第一绝缘层(400)后快速退火：于300-1200℃下，1-10分钟快速退火；如图24所示；
第四步：再用电子束在AB方向的凹槽栅极蒸发生长第一金属区600，如图25所示。
Claims (10)
1.一种围栅异质结器件，包括从下往上依次设置的第一类半导体衬底(100)、第二类半导体薄膜(200)和第三类半导体薄膜(300)，所述第二类半导体薄膜(200)和第三类半导体薄膜(300)在连接处形成异质结；所述第三类半导体薄膜(300)的两端分别设置有第一欧姆接触(301)和第二欧姆接触(302)；所述异质结界面处从靠近第一欧姆接触(301)一端到靠近第二欧姆接触(302)一端依次具有第一沟道(201)、第二沟道(202)和第三沟道(203)；所述第二欧姆接触(302)远离第一欧姆接触(301)的一侧具有第一绝缘体(400)，所述第一绝缘体(400)的底面与第二类半导体薄膜(200)的上表面连接；所述第一欧姆接触(301)与第二欧姆接触(302)之间具有栅极(303)，所述栅极(303)为围栅结构；所述栅极(303)包括第二绝缘体(500)和设置在第二绝缘体(500)上表面的金属区(600)，所述第二绝缘体(500)位于第一类半导体衬底(100)上表面，所述第二类半导体薄膜(200)和第三类半导体薄膜(300)沿器件横向方向穿过第二绝缘体(500)，所述金属区(600)、第二绝缘体(500)及位于第二绝缘体(500)中的第三类半导体薄膜(300)和第二类半导体薄膜(200)形成MIS结构；所述第二沟道(202)位于MIS结构中第三类半导体(300)的正下方，所述第一沟道位于栅极(303)与第一欧姆接触(301)之间的第三类半导体薄膜(300)正下方，所述第三沟道位于栅极(303)与第二欧姆接触(302)之间的第三类半导体薄膜(300)正下方。
2.根据权利要求1所述的一种围栅异质结器件，其特征在于，所述第一类半导体衬底(100)为蓝宝石、硅和碳化硅中的一种；所述第二类半导体薄膜(200)和第三类半导体薄膜(300)为三族-五族化合物，且在第二类半导体(200)与第三类半导体(300)的接触界面处能形成异质结。
3.根据权利要求1所述的一种围栅异质结器件，其特征在于，所述金属区(600)是具有功函数大于4.0eV的金属。
4.根据权利要求3所述的一种围栅异质结器件，其特征在于，所述金属区(600)设置的金属为Ti、Ni、Al、Au、Pt、No、W、Ag、Mo和Pb中的一种或几种。
5.根据权利要求1所述的一种围栅异质结器件，其特征在于，所述的MIS结构中具有能使得第二沟道(202)耗尽的第三类半导体薄膜(300)势垒层，所述的第三类半导体薄膜(300)势垒层的厚度为1～50纳米。
6.根据权利要求1或5所述的一种围栅异质结型器件，其特征在于，所述MIS结构中第三类半导体薄膜(300)周围的第二类绝缘体(500)中具有能使得第二沟道(202)耗尽的F离子或C1离子，所述的F离子或C1浓度为1012～1020cm-3。
7.根据权利要求5所述的一种围栅异质结型器件，其特征在于，所述第三类半导体薄膜(300)势垒层中具有能使得第二沟道(202)耗尽的F离子或C1离子，所述的F离子或C1离子浓度为1012～1020cm-3。
8.根据权利要求1或5或7所述的一种围栅异质结器件，其特征在于，所述的MIS结构中位于第二沟道(202)正下方的第二类半导体薄膜(200)中具有能使得第二沟道(202)耗尽的镁离子或钠离子或铁离子，所述的镁离子或钠离子或铁离子浓度为1012～1020cm-3。
9.根据权利要求6所述的一种围栅异质结器件，其特征在于，所述MIS结构中的第三类半导体(300)势垒层中掺杂有F离子或C1离子，用于使得第二沟道(202)的二维电子气耗尽；所述的F离子或C1离子的浓度为1012～1020cm-3。
10.根据权利要求9所述的一种围栅异质结型器件，其特征在于，所述MIS结构中位于第二沟道(202)正下方的第二类半导体薄膜(200)中掺杂有镁离子或钠离子或铁离子，用于使第二沟道(202)的二维电子气耗尽；所述的F离子或C1离子和所述镁离子或钠离子或铁离子的浓度为1012～1020cm-3。
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| RJ01 | Rejection of invention patent application after publication |
Application publication date: 20151021 |
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| RJ01 | Rejection of invention patent application after publication |