JP5279971B1 - 半導体装置の製造方法、及び、半導体装置 - Google Patents

Abstract

半導体装置の製造方法は、基板（１）上に、第１及び第２の柱状半導体（２、３）を互いに同じ高さにかつ同時に形成する柱状半導体形成工程と、第１の柱状半導体（２）の底部領域にドナー又はアクセプタ不純物をドープして第１の半導体層（５）を形成するとともに、第１の半導体層と第２の柱状半導体（３）とを互いに接続する柱状半導体底部接続工程と、第１の柱状半導体の上部領域にドナー又はアクセプタ不純物をドープして上部半導体領域（１１）を形成し、当該上部半導体領域を有する回路素子を形成する回路素子形成工程と、第２の柱状半導体内に第１の導体層（１３）を形成する導体層形成工程と、第１及び第２の柱状半導体にそれぞれ接続される第１及び第２のコンタクトホール（１６ａ、１６ｂ）を形成するコンタクトホール形成工程と、第１及び第２のコンタクトホールを介して上部半導体領域及び第１の導体層と接続される配線金属層を形成する配線金属層形成工程と、を有する。

Description

本発明は、半導体装置、及び、半導体装置の製造方法に関し、特に、柱状構造を有する半導体内にチャネル領域が形成されているトランジスタを備える半導体装置の製造方法、及び、その半導体装置に関する。

例えば、柱状半導体に画素を形成するＣＭＯＳ型固体撮像装置、又は柱状半導体にＭＯＳトランジスタを形成する半導体装置では、更なる高性能化が求められている。

固体撮像装置は、ビデオカメラ、スチールカメラなどに広く用いられている。そして、固体撮像装置の高解像度化、高速化、及び高感度化などの性能向上が求められている。

以下、図１７Ａ〜図１７Ｄを参照しながら、従来例の固体撮像装置について説明する。図１７Ａ〜図１７Ｄに示すように、１つの画素が１つの半導体であるシリコン（以後、Ｓｉで表す。）柱１１５内に構成されている固体撮像装置が知られている（例えば、特許文献１を参照）。図１７Ａは、単一の画素の断面構造図である。この画素構造においては、酸化シリコン基板１１４上に平板状の信号線Ｎ^＋層（「ドナー不純物を多く含んだＮ形Ｓｉ半導体層」を、以下、「Ｎ^＋層」と省略する。）１１６が形成されている。この信号線Ｎ^＋層１１６上にシリコン柱１１５が形成されている。信号線Ｎ^＋層１１６は、シリコン柱１１５の下方部位にも拡散により拡がって形成されている。この信号線Ｎ^＋層１１６上にＰ層１１７（「アクセプタ不純物を含んだＰ形Ｓｉ半導体層」を、以下、「Ｐ層」と省略する。）が接続され、このＰ層１１７を囲んでゲート絶縁層１１８と、このゲート絶縁層１１８の外側にゲート導体層１１９が形成されている。このゲート導体層１１９に隣接する領域に、Ｐ層１１７と、このＰ層１１７の外周部に位置するＮ層１２０とが形成されている。そして、このＰ層１１７とＮ層１２０上に、画素選択Ｐ^＋層（アクセプタ不純物を多く含んだＰ形Ｓｉ半導体層であり、以後Ｐ^＋層と記載する。）１２１が形成されている。そして、この画素選択Ｐ^＋層に画素選択線導体層１２２が接続されている。

シリコン柱１１５上面より入射した光は、フォトダイオードが形成されているＰ層１１７とＮ層１２０の光電変換領域で吸収され、信号電荷（自由電子）を発生する。そして、発生した信号電荷のほとんどは、フォトダイオードのＮ層１２０に蓄積される。画素シリコン柱１１５には、このフォトダイオードのＮ層１２０をゲート、このＮ層１２０で囲まれたＰ層１１７をチャネル、画素選択Ｐ^＋層１２１をソース、信号線Ｎ^＋層１１６近傍のＰ層１１７をドレインにした接合トランジスタが形成されている。フォトダイオードのＮ層１２０に蓄積された信号電荷量に応じた信号電流が、画素選択Ｐ^＋層１２１にプラス電圧、信号線Ｎ^＋層１１６にグランド電圧を印加することで読み出される。Ｎ層１２０をソース、信号線Ｎ^＋層１１６をドレイン、ゲート絶縁層１１８を囲むゲート導体層１１９をゲートにしたリセットＭＯＳトランジスタが形成されており、フォトダイオードのＮ層１２０に蓄積された信号電荷は、ゲート導体層１１９にプラス電圧、ドレインである信号線Ｎ^＋層１１６にプラス電圧を印加することにより、信号線Ｎ^＋層１１６を介して外部に除去される。

このように、従来の固体撮像装置における画素の基本動作は、Ｐ層１１７とＮ層１２０のフォトダイオード部で照射光吸収・信号電荷発生を行う光電変換動作と、この信号電荷をフォトダイオードのＮ層１２０で蓄積する信号電荷蓄積動作と、この蓄積された信号電荷量に応じた信号電流を、フォトダイオードＮ層１２０をゲートにし、画素選択Ｐ^＋層１２１をソース、信号線Ｎ^＋層１１６近傍のＰ層１１７をドレインにした接合トランジスタにより読み出す信号電荷読出し動作と、この蓄積された信号電荷が、Ｎ層１２０をソース、信号線Ｎ^＋層１１６をドレイン、ゲート絶縁層１１８を囲んだゲート導体層１１９をゲートにしたリセットＭＯＳトランジスタにより信号線Ｎ^＋層１１６に除去されるリセット動作とから構成されている。

固体撮像装置の画素は、２次元状に配置された画素領域と、画素領域の画素を駆動し、画素信号を取り出し信号処理するための周辺駆動・出力回路領域と、から構成されている。図１７Ｂに、画素領域において１つの画素を構成するシリコン柱１１５、信号線Ｎ^＋層１１６、及び、画素選択線導体層１２２が、周辺駆動・出力回路領域の上部配線金属層１２４ａ，１２４ｂに電気的に接続されている断面構造図を示す。この画素構造の特徴は、信号線Ｎ^＋層１１６及び画素選択Ｐ^＋層１２１が、それぞれ、シリコン柱１１５の上下領域に形成されていることである。信号線Ｎ^＋層１１６は、画素を構成するシリコン柱１１５から周辺駆動出力回路まで延在しており、周辺駆動・出力回路領域においてコンタクトホール１２３ａを介して信号線金属層１２４ａに接続されている。また、画素選択Ｐ^＋層１２１に接続された画素選択線導体層１２２は、画素を構成するシリコン柱１１５から周辺駆動・出力回路まで延在しており、この周辺駆動・出力回路領域において、コンタクトホール１２３ｂを介して画素選択線金属層１２４ｂに接続されている。信号線Ｎ^＋層１１６上のコンタクトホール１２３ａは、このＮ^＋層１１６上に堆積したＳｉＯ_２層１２５ａ，１２５ｂ，１２５ｃをエッチングすることで形成されている。そして、コンタクトホール１２３ｂは、画素選択線導体層１２２上のＳｉＯ_２層１２５ｃのみをエッチングすることで形成されている。これによって、コンタクトホール１２３ａとコンタクトホール１２３ｂとの深さには、必然的に、画素を構成するシリコン柱１１５の高さ分に相当する異なりが生じる。

このシリコン柱１１５の高さは、主にフォトダイオードのＮ層１２０の高さで決められる。光は、シリコン柱１１５上の画素選択Ｐ^＋層１２１の上面から入射する。この光照射による信号電荷発生率は、画素選択Ｐ^＋層１２１上面からＳｉ深さに対して指数関数で減少する特性を持つ。可視光を感知する固体撮像装置においては、感度に寄与する信号電荷を効率よく取り出すには、光電変換領域の深さは２．５〜３μｍが必要である（例えば、非特許文献１を参照）。このため、光電変換フォトダイオードのＮ層１２０の高さが、少なくとも２．５〜３μｍが必要となる。このＮ層１２０の下にあるリセットＭＯＳトランジスタのゲート導体層１１９の高さは、０．１μｍ以下であっても動作可能であるので、画素シリコン柱１１５の高さには、少なくとも２．５〜３μｍが必要になる。

図１７Ｃに、従来例の固体撮像装置の平面図を示す。同図において、Ｇ−Ｇ'線に沿った断面構造図が図１７Ｂに対応する。図１７Ｃに示すように、画素を構成するシリコン柱Ｐ_１１〜Ｐ_３３が配置されており、これらシリコン柱Ｐ_１１〜Ｐ_３３は、図面の縦（列）方向に周辺駆動・出力回路領域まで延長して形成された信号線Ｎ^＋層１１６ａ（１１６），１１６ｂ，１１６ｃ上に形成されている。信号線Ｎ^＋層１１６ａ（１１６），１１６ｂ，１１６ｃは周辺駆動・出力回路領域においてコンタクトホール１２６ａ（１２３ａ），１２６ｂ，１２６ｃを介して信号線金属層１２８ａ（１２４ａ），１２８ｂ，１２８ｃに接続されている。画素を構成するシリコン柱Ｐ_１１〜Ｐ_３３の行ごとに接続されたリセットＭＯＳゲート導体層１１９ａ（１１９），１１９ｂ，１１９ｃと、画素選択線導体層１２２ａ（１２２），１２２ｂ，１２２ｃは、図面の横（行）方向に周辺駆動・出力回路領域まで延在している。画素選択線導体層１２２ａ（１２２），１２２ｂ，１２２ｃは、周辺駆動・出力回路領域においてコンタクトホール１２７ａ（１２３ｂ），１２７ｂ，１２７ｃを介して画素選択線金属層１２９ａ（１２４ｂ），１２９ｂ，１２９ｃに接続されている。

図１７Ｃでは、信号線Ｎ^＋層１１６ａ，１１６ｂ，１１６ｃ上のコンタクトホール１２６ａ，１２６ｂ，１２６ｃを画素領域の外側にある周辺駆動・出力回路領域に形成したが、画素シリコン柱Ｐ_１１〜Ｐ_３３に隣接して形成する必要がある場合がある。図１７Ｃを参照して、信号電荷読出し動作における信号電流と、リセット動作における蓄積電荷除去電流とは、信号線Ｎ^＋層１１６ａ，１１６ｂ，１１６ｃの終端にある、コンタクトホール１２６ａ，１２６ｂ，１２６ｃを通じて信号線金属層１２８ａ，１２８ｂ，１２８ｃから取り出されている。信号線Ｎ^＋層１１６ａ，１１６ｂ，１１６ｃと信号線金属層１２８ａ，１２８ｂ，１２８ｃとの接続を駆動・出力回路領域で行うと、画素シリコン柱Ｐ_１１〜Ｐ_３３とコンタクトホール１２６ａ，１２６ｂ，１２６ｃとの間の信号線Ｎ^＋層１１６ａ，１１６ｂ，１１６ｃの抵抗値が、信号電流取り出しと蓄積電荷除去の応答時間を制約することになる。このため、高速化のためには、この信号線の抵抗値を小さくすることが必要となる。

図１７Ｄに、信号線の抵抗値を小さくする固体撮像装置の平面図を示す。同図において、Ｈ−Ｈ’線に沿った断面構造図が図１７Ｂに対応する。図１７Ｄに示すように、画素領域において、シリコン柱Ｐ_１１〜Ｐ_３３に隣接してコンタクトホールＣＨ_１１〜ＣＨ_３３が形成されている。シリコン柱Ｐ_１１〜Ｐ_３３は、図１７Ｂにおけるシリコン柱１１５に示す構造を有し、コンタクトホールＣＨ_１１〜ＣＨ_３３は、図１７Ｂにおけるコンタクトホール１２３ａに示す構造を有している。これらシリコン柱Ｐ_１１〜Ｐ_３３とコンタクトホールＣＨ_１１〜ＣＨ_３３は図面の縦（列）方向に延在した信号線Ｎ^＋層１３０ａ，１３０ｂ，１３０ｃ上に形成されている。信号線Ｎ^＋層１３０ａ，１３０ｂ，１３０ｃはコンタクトホールＣＨ_１１〜ＣＨ_３３を介して図面の縦（列）方向に延在した信号線金属層１３５ａ，１３５ｂ，１３５ｃに接続されている。画素を構成するシリコン柱Ｐ_１１〜Ｐ_３３の行ごとに延在したリセットＭＯＳゲート導体Ｎ^＋層１３１ａ，１３１ｂ，１３１ｃと、画素選択線導体Ｎ^＋層１３２ａ，１３２ｂ，１３２ｃは、コンタクトホールＣＨ_１１〜ＣＨ_３３を回避しながら、図面の横（行）方向に周辺駆動・出力回路領域まで延在している。画素選択線導体Ｎ^＋層１３２ａ，１３２ｂ，１３２ｃは、周辺駆動・出力回路領域においてコンタクトホール１３３ａ，１３３ｂ，１３３ｃを介して画素選択線金属層１３４ａ，１３４ｂ，１３４ｃに接続されている。

信号線の画素から周辺駆動・出力回路までの接続を、このコンタクトホールＣＨ_１１〜ＣＨ_３３を介して信号線Ｎ^＋層１３０ａ，１３０ｂ，１３０ｃと接続した信号線金属層１３５ａ，１３５ｂ，１３５ｃで行うことによって、信号線の低抵抗化が実現される。これは、信号線Ｎ^＋層１３０ａ，１３０ｂ，１３０ｃの抵抗率（Ωｍ）は約１０^−５Ωｍであるのに対して、信号線金属層１３５ａ，１３５ｂ，１３５ｃの抵抗率はアルミニウム（Ａｌ）を用いると約３×１０^−８Ωｍ、銅（Ｃｕ）を用いると約１．５×１０^−８Ωｍとなり、いずれも十分に小さいことによる。この場合、画素領域の中に、画素を構成するシリコン柱Ｐ_１１〜Ｐ_３３と、コンタクトホールＣＨ_１１〜ＣＨ_３３を形成することが必要となる。さらに、信号線金属層１３５ａ，１３５ｂ，１３５ｃと、画素選択線導体Ｎ^＋層１３２ａ，１３２ｂ，１３２ｃ、リセットＭＯＳゲート導体Ｎ^＋層１３１ａ，１３１ｂ，１３１ｃとの短絡を防止するため、コンタクトホールＣＨ_１１〜ＣＨ_３３は、画素選択線導体Ｎ^＋層１３２ａ，１３２ｂ，１３２ｃと、リセットＭＯＳゲート導体Ｎ^＋層１３１ａ，１３１ｂ，１３１ｃとを回避するように形成されることが必要である。また、個別に画素を構成するシリコン柱Ｐ_１１〜Ｐ_３３に隣接してコンタクトホールＣＨ_１１〜ＣＨ_３３を形成することが必要となるため、個別に形成する画素を構成するシリコン柱Ｐ_１１〜Ｐ_３３とコンタクトホールＣＨ_１１〜ＣＨ_３３のマスク合わせマージンを確保して形成することが必要となる。このように、信号線抵抗値を小さくするために、画素を構成するシリコン柱Ｐ_１１〜Ｐ_３３に隣接してコンタクトホールＣＨ_１１〜ＣＨ_３３を形成し、画素から周辺駆動・出力回路までの接続を、信号線金属層１３５ａ，１３５ｂ，１３５ｃで行うことが必要となる。これにより、画素領域の画素集積度の低下が生じる。

現在、画素領域に２次元状に配列された画素のピッチは、製品化された最も小さいもので１．４μｍであり、０．９μｍピッチの製品も発表されている（例えば、非特許文献２を参照）。設計ルール（最小設計寸法）が０．２μｍ（２００ｎｍ）の場合、通常コンタクトホールの平面形状は、この最小設計寸法で作成される。この場合、図１７Ｂに示す信号線Ｎ^＋層１１６上のコンタクトホール１２３ａのアスペクト比（コンタクトホールの幅長に対する深さ長比）は、少なくとも１２.５〜１５となる。固体撮像装置の低コスト化のため、更なる画素領域の面積の縮小が求められている。これには、最小加工寸法の縮小が必要であるが、シリコン柱１１５の高さは、光電変換特性の要求から２．５〜３μｍと定められているので、更に高いアスペクト比を持つコンタクトホール１２３ａを形成することが要求されている。

図１７Ｃ、図１７Ｄに示す固体撮像装置共に、図１７Ｂに示すように、深さが少なくとも画素を構成するシリコン柱１１５の高さだけ異なる２つのコンタクトホール１２３ａ，１２３ｂを形成することが必要である。通常は、このコンタクトホール１２３ａ，１２３ｂの形成は、個別に行うので、工程数が増加する。さらに、コンタクトホール１２３ａとコンタクトホール１２３ｂを形成するときのマスク合わせマージンを個別に確保する必要性による画素集積度の低下が生じる。あるいは、同時に２つのコンタクトホール１２３ａ，１２３ｂを形成する場合には、ＲＩＥ（Reactive Ion Etching）などによるコンタクトホールの形成を信号線Ｎ^＋層１１６と、前記画素選択線導体層１２２の表面とで制御よく止めるための製造上の困難性を生じる。さらに、同時に２つのコンタクトホールを形成する場合においては、コンタクトホール１２３ｂのエッチングが、底部の画素選択線導体層１２２に到達した後、コンタクトホール１２３ａのエッチングが信号線Ｎ^＋層１１６表面に到達するまで、余分にエッチングガスにさらされる。このため、画素選択線導体層を厚くすることが必要となる。また、エッチング時間が長くなることにより、ＲＩＥ後のエッチング用マスク層の除去や、エッチング残留物の除去が困難となる問題が生じる。かかる製造工程での困難性は、コンタクトホールのアスペクト比が高くなるに伴って大きくなる。

このような固体撮像装置と同様に、回路素子をシリコン柱に形成する半導体装置としてＳＧＴ（Surrounding Gate Transistor）が知られている。ＳＧＴは、シリコン柱の外周にゲート絶縁層を介してゲート導体層を形成した構造であり、さらにゲート導体層の上方及びと下方に位置するシリコン柱の一部にソース又はドレインとなる不純物拡散層を有し、ソースとドレイン不純物拡散層間のシリコン柱がＭＯＳトランジスタのチャネルを構成している（例えば、特許文献２の図３２、図３３、図３４を参照）。

以下、図１８Ａ、図１８Ｂ、図１８Ｃを参照しながら、従来例のＳＧＴを用いたＣＭＯＳインバータ回路について説明する。図１８Ａは、ＳＧＴを用いたインバータ回路の回路図である。２個のＰチャネルＳＧＴ１２５ａ，１２５ｂと１個のＮチャネルＳＧＴ１２５ｃより構成され、全てのＳＧＴ１２５ａ，１２５ｂ，１２５ｃのゲートが入力端子Ｖｉに接続され、ＰチャネルＳＧＴ１２５ａ，１２５ｂのドレインが電源端子Ｖｃｃに接続され、ＰチャネルＳＧＴ１２５ａ，１２５ｂのソースとＮチャネルＳＧＴ１２５ｃのソースが出力端子Ｖｏに接続され、ＮチャネルＳＧＴ１２５ｃのドレインがグランド端子Ｖｓｓに接続されている。この回路では、入力端子Ｖｉに入力された信号電圧が反転して出力端子Ｖｏより出力される。なお、入力端子ＶｉはＰチャネルＳＧＴ１２５ａ，１２５ｂのゲート端子Ｖｉ１と、ＮチャネルＳＧＴ１２５ｃのゲート端子Ｖｉ２に接続されている。

図１８Ｂは、図１８Ａに示すＣＭＯＳインバータ回路を、公知の技術を適用することで、酸化シリコン基板１３１上に形成した場合の平面図である。ＰチャネルＳＧＴ１２５ａ，１２５ｂのソースＰ^＋層１２６ａとＮチャネルＳＧＴ１２５ｃのソースＮ^＋層１２６ｂが接して形成される。ソースＰ^＋層１２６ａ上にＰチャネルＳＧＴ１２５ａ，１２５ｂを形成するシリコン柱１２７ａ，１２７ｂが形成されている。Ｎ^＋層１２６ｂ上にＮチャネルＳＧＴ１２５ｃのシリコン柱１２７ｃが形成されている。ＳＧＴ１２５ａ，１２５ｂのゲート導体層１２８ａが、シリコン柱１２７ａ，１２７ｂを囲んで、かつ連続して形成されるとともに、このゲート導体層１２８ａはコンタクトホール１２９ａを介して入力配線金属層１３０ａ（Ｖｉ１）に接続されている。ＳＧＴ１２５ｃのゲート導体層１２８ｂが、シリコン柱１２７ｃを囲んで、かつ連続して形成されるとともに、このゲート導体層１２８ｂはコンタクトホール１２９ｆを介して入力配線金属層１３０ｅ（Ｖｉ２）に接続されている。ＰチャネルＳＧＴ１２５ａ，１２５ｂのドレインが、シリコン柱１２７ａ，１２７ｂの上に形成されたコンタクトホール１２９ｂ，１２９ｃを介して電源配線金属層１３０ｂ（Ｖｃｃ）に接続されている。Ｐ^＋層１２６ａとＮ^＋層１２６ｂとは、両者の境界部上に形成されたコンタクトホール１２９ｄを介して出力配線金属層１３０ｃ（Ｖｏ）に接続されている。ＮチャネルＳＧＴ１２５ｃのソースは、シリコン柱１２７ｃ上に形成されたコンタクトホール１２９ｅを介してグランド配線金属層１３０ｄ（Ｖｓｓ）に接続されている。

図１８Ｃは、図１８ＢのＪ−Ｊ’線における断面構造図である。図１８Ｃに示すように、埋め込み酸化膜１３１の上に平板状シリコン層１３２が形成され、平板状シリコン層１３２はソースＰ^＋層１２６ａ及びソースＮ^＋層１２６ｂからなり、ドレインＰ^＋層１２６ａとドレインＮ^＋層１２６ｂの境界部近傍の表面にはドレインＰ^＋層１２６ａとドレインＮ^＋層１２６ｂを互いに直接接続させるためのシリサイド層１３３が形成されている。ドレインＰ^＋層１２６ａ上のシリコン柱１２７ａ，１２７ｂにＰチャネルＳＧＴ１２５ａ，１２５ｂが形成されるとともに、ドレインＮ^＋層１２６ｂ上のシリコン柱１２７ｃにＮチャネルＳＧＴ１２５ｃが形成されている。シリコン柱１２７ａ，１２７ｂ，１２７ｃを取り囲むようにＨｆＯ_２などのＨｉｇｈ−ｋ（高誘電率）膜によるゲート絶縁膜１３６ａ，１３６ｂ、１３６ｃが形成されるとともに、これを取り囲むようにＴａＮや、ＴｉＮなどの金属膜によるゲート導体層１２８ａ，１２８ｂが形成されている。ＮチャネルＳＧＴ１２５ｃを形成するシリコン柱１２７ｃの上部領域にドレインＮ^＋層１３９が形成されるとともに、ＰチャネルＳＧＴ１２５ａ，１２５ｂを形成するシリコン柱１２７ａ、１２７ｂの上部領域にドレインＰ^＋層１３８ａ，１３８ｂが形成されている。さらに、これらを覆うようにコンタクトストッパＳｉＮ層１４０が形成されるとともに、ＳｉＮ層１４０上に層間ＳｉＯ_２層１４１が形成されている。さらに、平坦化されたＳｉＯ_２層１４１を貫通するコンタクトホール１２９ａ，１２９ｂ，１２９ｃ，１２９ｄ，１２９ｅ，１２９ｆが形成されている。

ソースＰ^＋層１２６ａとソースＮ^＋層１２６ｂとの境界部におけるシリサイド層１３３は、コンタクトホール１２９ｄを介して出力配線金属層１３０ｃ（Ｖｏ）に接続されている。シリコン柱１２７ｃの上部領域におけるドレインＮ^＋層１３９はコンタクトホール１２９ｅを介してグランド配線金属層１３０ｄ（Ｖｓｓ）に接続されている。ＰチャネルＳＧＴ１２５ａ，１２５ｂを形成するシリコン柱１２７ａ，１２７ｂの上部領域のドレインＰ^＋層１３８ａ，１３８ｂは、コンタクトホール１２９ｂ，１２９ｃを介して電源配線金属層１３０ｂ（Ｖｃｃ）に接続されている。シリコン柱１２７ａ，１２７ｂを取り囲むゲート導体層１２８ａはコンタクトホール１２９ａを介して入力配線金属層１３０ａ（Ｖｉ１）に接続されているとともに、シリコン柱１２７ｃを取り囲むゲート導体層１２８ｂはコンタクトホール１２９ｆを介して入力配線金属層１３０ｅ（Ｖｉ２）に接続されている。

図１８Ｃから理解されるように、入力配線金属層１３０ａ（Ｖｉ1），１３０ｅ（Ｖｉ２），１３０ｂ（Ｖｃｃ），１３０ｃ（Ｖｏ），１３０ｄ（Ｖｓｓ）に接続されたコンタクトホール１２９ａ，１２９ｂ，１２９ｃ，１２９ｄ，１２９ｅ，１２９ｆの高さは、コンタクトホール１２９ｂ，１２９ｃ，１２９ｅは同じであり、コンタクトホール１２９ｄ、コンタクトホール１２９ａ，１２９ｆの順番で深くなっている。また、各コンタクトホール１２９ａ，１２９ｂ，１２９ｃ，１２９ｄ，１２９ｅ，１２９ｆの底部で接続されるゲート導体Ｎ^＋層１２８ａ，１２８ｂ、ドレインＰ^＋層１３８ａ，１３８ｂ、ソースＮ^＋層１３９、シリサイド層１３３の材料が異なっている。これにより、前記した固体撮像装置の場合と同様に、コンタクトホールの形成を個別に行うことによる工程数の増加、各コンタクトホールの形成時におけるマスク合わせマージン確保による回路集積度の低下が生じる。又はＲＩＥ（Reactive Ion Etching）などによってコンタクトホール１２９ａ，１２９ｂ，１２９ｃ，１２９ｄ，１２９ｅ，１２９ｆを形成するにあたり、ゲート導体層１２８ａ，１２８ｂ、ドレインＰ^＋層１３８ａ，１３８ｂ上、ドレインＮ^＋層１３９、シリサイド層１３３の表面にて制御性よく停止させる必要があるとともに、ＲＩＥエッチング後のエッチング用マスク層の除去や、エッチング残留物の除去などの製造上の困難性を生じる。また、コンタクトホール１２９ｄをＰチャネルＳＧＴ１２５ａ，１２５ｂのシリコン柱１２７ａ，１２７ｂとＮチャネルＳＧＴ１２５ｃのシリコン柱１２７ｃの中間に設けることから、このコンタクトホール１２９ｄ上にゲート導体層１２８ａ，１２８ｂを形成することができないため、ＰチャネルＳＧＴ１２５ａ，１２５ｂのゲート導体層１２８ａと、ＮチャネルＳＧＴ１２５ｃのゲート導体層１２８ｂとを、個別のコンタクトホール１２９ａ，１２９ｆを介して個別の入力配線金属層１３０ａ（Ｖｉ１）と１３０ｅ（Ｖｉ２）に接続している。このような接続構造によって、図１８Ａに示すＣＭＯＳインバータ回路の集積度が低下している。

国際公開第２００９／０３４６２３号 米国特許出願公開第２０１０／０２１３５３９号明細書

G.Agranov,R.Mauritzson;J.Ladd,A.Dokoutchaev,X.Fan,X.Li,Z.Yin,R.Johnson,V.lenchenkov,S.Nagaraja,W.Gazeley,J.Bai,H.Lee,瀧澤義順；「ＣＭＯＳイメージセンサの画素サイズ縮小と特性比較」、映像情報メディア学会報告、ITE Technical Report Vol.33,No.38,pp.9-12(Sept.2009) S.G.Wuu,C.C.Wang,B.C.Hseih,Y.L.Tu,C.H.Tseng,T.H.Hsu,R.S.Hsiao,S.Takahashi,R.J.Lin,C.S.Tsai,Y.P.Chao,K.Y.Chou,P.S.Chou,H.Y.Tu,F.L.Hsueh,L.Tran ; "A Leading-Edge 0.9μm Pixel CMOS Image Sensor Technology with Backside Illumination: Future Challenges for Pixel Scaling", IEDM2010 Digest Papers,14.1.1(2010)

図１７Ａ〜図１７Ｄに示す固体撮像装置の画素、図１８Ａ〜図１８Ｃに示すＳＧＴを用いた半導体装置においても、シリコン柱に画素又はＳＧＴが形成されている。このようにシリコン柱に画素又はＳＧＴを形成すると、このシリコン柱の上部及び下方領域に位置するドナー又はアクセプタ不純物がドープされた拡散層は、それぞれがコンタクトホールを介して、上部配線金属層に接続される。このため、シリコン柱の上部及び下方領域に接続されるコンタクトホールの深さに、少なくともシリコン柱の高さ分の異なりが生じる。それにより、異なる深さのコンタクトホールの形成を個別に行う必要が生じると、工程数の増加、各コンタクトホール形成時での個別のマスク合わせマージンを確保するために回路集積度が低下する。また、同時に２つのコンタクトホールを形成する場合には、ＲＩＥ（Reactive Ion Etching）などによるコンタクトホールの形成にあたり、各半導体層、導体層で制御性よく停止するための製造上の困難性が生じる。さらに、同時に２つのコンタクトホールを形成する場合においては、ＲＩＥなどのエッチング用マスク層を深いコンタクトホール形成に合わせて厚くすることと、このＲＩＥエッチング後のエッチング用マスク層の除去、さらには、エッチング残留物の除去が困難になる。これに対して、工程数の増加を抑制し、回路集積度の低下がなく、コンタクトホールの形成が容易な半導体装置の製造方法及び半導体装置が要求されている。さらに、シリコン柱の下方部位に位置するドナー又はアクセプタ不純物がドープされた拡散層を上部配線金属層に接続するコンタクトホール形成領域を回避しながら、シリコン柱の外周に導体層配線を形成することによる回路集積度の低下が生じるため、この回路集積度の低下を防ぐことが求められている。

本発明は、上記事情に鑑みてなされたものであり、回路集積度の低下を防ぐことができる半導体装置の製造方法、及び半導体装置を提供することを目的とする。

上記目的を達成するため、本発明の第１の観点に係る半導体装置の製造方法は、
基板上に、第１の柱状半導体と第２の柱状半導体とを互いに同じ高さになるように、かつ同時に形成する柱状半導体形成工程と、
前記第１の柱状半導体の底部領域及び前記底部領域に下方で接する領域の内の少なくとも一つの領域にドナー又はアクセプタ不純物をドープして第１の半導体層を形成するとともに、前記第１の半導体層と前記第２の柱状半導体とを互いに接続する柱状半導体底部接続工程と、
前記第１の柱状半導体の上部領域にドナー又はアクセプタ不純物をドープして上部半導体領域を形成し、当該上部半導体領域を有する回路素子を形成する回路素子形成工程と、
前記第２の柱状半導体内に第１の導体層を形成する導体層形成工程と、
前記第１及び第２の柱状半導体にそれぞれ接続される第１のコンタクトホール、第２のコンタクトホールを形成するコンタクトホール形成工程と、
前記第１及び第２のコンタクトホールを介して前記上部半導体領域及び前記第１の導体層と接続される配線金属層を形成する配線金属層形成工程と、を有する、
ことを特徴とする。

前記上部半導体領域と接続されるように前記上部半導体領域と同一の面上に第２の導体層を形成する工程をさらに有し、
前記コンタクトホール形成工程では、前記第２の導体層上と、前記第２の柱状半導体上とに、当該第２の導体層、当該第２の柱状半導体に接続されるように、それぞれ第１及び第２のコンタクトホールを形成し、
前記配線金属層形成工程では、前記第１及び第２のコンタクトホールを介して前記第２の導体層及び前記第１の導体層と接続される配線金属層を形成する、
ようにすることができる。

前記導体層形成工程は、
前記第２の柱状半導体内にドナー又はアクセプタ不純物をドープして前記第１の半導体層を形成する工程、又は、前記第２の柱状半導体内に、ドナー又はアクセプタがドープされた多結晶半導体層、シリサイド層、及び金属層の内のいずれか１つを埋めこむことで前記第１の半導体層を形成する工程、からなる、ようにすることができる。

前記第１及び第２の柱状半導体をそれぞれ囲むように、第１の絶縁層、第２の絶縁層を形成する工程と、前記第１及び第２の絶縁層を囲むように、かつ、前記第１及び第２の柱状半導体を接続するようにゲート導体層を形成する工程と、を有する、ようにすることができる。

前記ゲート導体層の上方に、前記第１及び第２の絶縁層を囲むように、かつ、前記第１及び第２の柱状半導体を接続するように、導体層を形成する工程、をさらに有する、ようにすることができる。

前記柱状半導体底部接続工程は、
前記第１の柱状半導体の底部領域及び前記底部領域に下方で接する領域の内の少なくとも一つの領域にドナー又はアクセプタ不純物をドープして第１の半導体層を形成するとともに、前記第１の半導体層と前記第２の柱状半導体とを、前記基板上に第４の導体層を形成することで互いに接続する工程である、ようにすることができる。

前記第２絶縁層が前記第１絶縁層よりも低容量な絶縁材料を用いて形成される、ようにすることができる。

前記第１及び第３の柱状半導体を、互いに同じ高さになるように、かつ同時に形成する工程と、
前記第３の柱状半導体内に、ドナーまたはアクセプタ不純物を含む不純物拡散層、シリサイド層、または金属層を形成する工程と、
前記第１の柱状半導体の外周に、ゲート絶縁層を介してゲート導体層を、前記第３の柱状半導体まで延在させるとともに、前記第３の柱状半導体を囲むように、かつ、前記第３の柱状半導体内に形成され、ドナーまたはアクセプタ不純物を含む不純物拡散層、シリサイド層、または金属層と、前記第３の柱状半導体の下方領域において接続するように形成する工程と、を備える、
ようにすることができる。

また、本発明の第２の観点に係る半導体装置は、
基板と、
前記基板上に形成され、互いに同じ高さの第１及び第２の柱状半導体と、を備え、
前記第１の柱状半導体の底部領域及び前記底部領域に下方で接する領域の内の少なくとも一つの領域には、ドナー又はアクセプタ不純物がドープされて第１の半導体層が形成されるとともに、前記第１の半導体層と前記第２の柱状半導体とが互いに接続されており、
前記第１の柱状半導体の上部領域には、ドナー又はアクセプタ不純物がドープされてなる上部半導体領域を有する回路素子が形成され、
前記第２の柱状半導体内には、第１の導体層が形成され、
前記第１及び第２の柱状半導体にそれぞれ接続された第１のコンタクトホール、第２のコンタクトホールと、
前記第１及び第２のコンタクトホールを介して前記上部半導体領域及び前記第１の導体層と接続された配線金属層と、を有する、
ことを特徴とする。

前記第１及び第２の柱状半導体をそれぞれ囲むように、第１の絶縁層、第２の絶縁層が形成され、前記第１及び第２の絶縁層の内、少なくとも前記第１の絶縁層を囲むように、第３の導体層が前記第２の絶縁層に延在しており、
前記第２の柱状半導体の外周における前記第３の導体層の高さが、前記第１の柱状半導体の外周における前記第３の導体層の高さより低く、当該第３の導体層の厚さよりも高い、
ようにすることができる。

固体撮像装置であって、
当該固体撮像装置の画素は、前記第１及び第２の柱状半導体を備えるとともに、前記回路素子を含み、
前記画素は、
前記基板に形成された前記第１の半導体層としての底部半導体層と、
前記第１の柱状半導体内において前記底部半導体層の上方に形成され、前記底部半導体層と反対の導電型である半導体又は真性半導体からなる第２の半導体層と、
前記底部半導体層の上方に位置するように、前記第２の半導体層の外周に前記第１の絶縁層を介して形成されたゲート導体層と、
前記ゲート導体層の上方に位置するように、前記第２の半導体層の外周部に形成され、前記第１の半導体層と同じ導電型である第３の半導体層と、
前記第２の半導体層に接続されるとともに、前記第３の半導体層の上方に形成され、前記底部半導体層と反対の導電型である前記上部半導体領域としての第４の半導体層と、
を有し、
前記底部半導体層によって、前記第１の柱状半導体の底部領域と、前記第２の柱状半導体内の前記第１の導体層とが互いに接続されている、
ようにすることができる。

ＳＧＴ（Surround Gate Transistor）を有する半導体装置であって、
前記第１の柱状半導体には、前記回路素子として前記ＳＧＴが形成され、
前記ＳＧＴは、
前記基板に形成された前記第１の半導体層としての底部半導体領域と、
前記底部半導体領域の上方部位に接続されるとともに、当該底部半導体領域と反対の導電型である半導体又は固有半導体からなるチャネル半導体層と、
前記チャネル半導体層の外周に形成されたゲート絶縁層と、
前記チャネル半導体層の外周に前記ゲート絶縁層を介して形成されたゲート導体層と、を備え、
前記上部半導体層は、前記チャネル半導体層の上方部位に接続されるとともに、前記底部半導体領域と同じ導電型であり、かつ、当該底部半導体領域が前記ＳＧＴのソースとして機能する場合はドレインとして機能する一方で、当該底部半導体領域が前記ＳＧＴのドレインとして機能する場合はソースとして機能し、
前記底部半導体領域と、前記第２の柱状半導体内の前記第１の導体層とが互いに接続されている、
ようにすることができる。

固体撮像装置であって、
前記画素が複数配置される画素領域において、当該各画素を構成する前記第１及び第２の柱状半導体が、それぞれ、縦（列）方向及び横（行）方向に２次元状に配列されている、
ようにすることができる。

固体撮像装置であって、
前記第１の半導体層としての底部半導体層は、前記第１の柱状半導体が縦方向に配列されてなる列ごとに、当該列における複数の第１の柱状半導体の底部領域に接続されるとともに、縦（列）方向に延在することで、第１の半導体層接続導体層を形成し、
前記第１の半導体層接続導体層は、当該第１の半導体層接続導体層上の前記各第１の柱状半導体に隣接する前記第２の柱状半導体の底部領域に接続され、
前記第１の柱状半導体の前記ゲート導体層は、行方向に隣接する当該第１の柱状半導体の間に入射する光を遮るように互いに接続されることで、横（行）方向に延在する第２の半導体層接続導体層を形成し、
列方向に隣接する前記第１の柱状半導体の間に入射する光を遮るように、横（行）方向に延在するとともに、当該各第１の柱状半導体の前記第４の半導体層に接続された第３の半導体層接続導体層を備え、
前記第２及び第３の半導体層接続導体層の内の少なくとも一つが形成された領域内に、複数の前記第２の柱状半導体が形成されるとともに、当該各第２の柱状半導体上にコンタクトホールが形成され、当該各コンタクトホールと、前記各第２の柱状半導体内の前記第１の導体層とを介して、前記第１の半導体層接続導体層と、前記配線金属層と、が互いに接続されている、
ようにすることができる。

固体撮像装置であって、
前記画素が配列される画素領域において、
前記第１の半導体層としての底部半導体層は、前記第１の柱状半導体が縦方向に配列されてなる列ごとに、縦（列）方向に延在することで、第１の半導体層接続導体層を形成し、
前記第１の柱状半導体の前記ゲート導体層は、互いに接続されることで、横（行）方向に延在する第２の半導体層接続導体層を形成し、
前記第１の柱状半導体の前記第４の半導体層に接続され、横（行）方向に延在する第３の半導体層接続導体層を備え、
前記第２及び第３の半導体層接続導体層が、電磁エネルギー波の入射方向から見て、互いに重なる部分を有するように形成され、
前記第２の柱状半導体が、前記第１の半導体層接続導体層上、かつ、横（行）方向に隣接する前記第１の柱状半導体の間に形成されている、
ようにすることができる。

ＳＧＴ（Surround Gate Transistor）を有する半導体装置であって、
前記第１の柱状半導体が複数配列され、
前記第１の柱状半導体の前記ゲート導体層は、複数の前記第１の柱状半導体を互いに接続するように延在しており、
前記ゲート導体層が形成されている領域に前記第２の柱状半導体が形成され、
前記第２の柱状半導体を囲むように、第２の絶縁層が形成され、
前記ゲート導体層は、前記第２の絶縁層を介して第２の柱状半導体の外周に形成されている、
ようにすることができる。

前記基板上に、前記第１及び第２の柱状半導体と、全体が第３の絶縁層で覆われた第３の柱状半導体とが形成され、
前記第１の柱状半導体上に第６の半導体層が形成されるとともに、前記第１の柱状半導体の下方領域に第７の半導体層が形成され、
前記第１の柱状半導体、前記第２の柱状半導体をそれぞれ囲むように、第１の絶縁層、第２の絶縁層が形成され、
前記第１の柱状半導体の外周に、前記第１の絶縁層を囲むように、かつ、前記第２の柱状半導体の外周に、前記第２の絶縁層を囲むように、少なくとも１つの層からなる第５の導体層が形成され、当該第５の導体層は、前記第３の柱状半導体の上面に接続されており、
前記第３の柱状半導体、前記第１の柱状半導体の前記第６の導体層、及び、前記第２の柱状半導体に接続されるように、それぞれにコンタクトホールが形成され、
前記コンタクトホールを介して、前記第６の半導体層、前記第７の半導体層、及び、前記第５の導体層のいずれにも接続されている配線金属層を有する、
ようにすることができる。

前記第１の柱状半導体、前記第２の柱状半導体をそれぞれ囲むように、第１の絶縁層、第２の絶縁層が形成されるとともに、前記第１の絶縁層を囲むように第７の導体層が形成され、当該第７の導体層が前記第２の柱状半導体まで延在しており、
前記第７の導体層が、前記第２の柱状半導体の外周に、前記第２の絶縁層を介して形成されるとともに、前記第２の柱状半導体の上部において、前記第１の導体層に接続されている、
ようにすることができる。

前記第１及び第３の柱状半導体が、互いに同じ高さになるように、かつ同時に形成されたものであり、
前記第３の柱状半導体内に、ドナーまたはアクセプタ不純物を含む不純物拡散層、シリサイド層、または金属層が形成され、
前記第１の柱状半導体の外周に、ゲート絶縁層を介してゲート導体層が形成され、
前記ゲート導体層が、前記第３の柱状半導体まで延在するとともに、前記第３の柱状半導体を囲んでおり、かつ、前記第３の柱状半導体内に形成された、ドナーまたはアクセプタ不純物を含む不純物拡散層、シリサイド層、または金属層と、前記第３の柱状半導体の下方領域において接続されている、
ようにすることができる。

本発明に係る半導体装置の製造方法及び半導体装置によれば、回路素子を構成する柱状半導体の上部領域及び下部領域と、当該柱状半導体の上方に配置された配線層との接続が容易になるとともに、回路素子を有する半導体装置の高集積化、高速駆動化、安定動作化が可能となる。

本発明の第１の実施形態に係る固体撮像装置を示す平面図である。 第１の実施形態に係る固体撮像装置を示す断面構造図である。 第１の実施形態に係る固体撮像装置の製造方法を説明するための断面構造図である。 第１の実施形態に係る固体撮像装置の製造方法を説明するための断面構造図である。 第１の実施形態に係る固体撮像装置の製造方法を説明するための断面構造図である。 第１の実施形態に係る固体撮像装置の製造方法を説明するための断面構造図である。 第１の実施形態に係る固体撮像装置の製造方法を説明するための断面構造図である。 第１の実施形態に係る固体撮像装置の製造方法を説明するための断面構造図である。 本発明の第２の実施形態に係る固体撮像装置の製造方法を説明するための断面構造図である。 第２の実施形態に係る固体撮像装置の製造方法を説明するための断面構造図である。 第２の実施形態に係る固体撮像装置の製造方法を説明するための断面構造図である。 本発明の第３の実施形態に係る固体撮像装置の製造方法を説明するための断面構造図である。 第３の実施形態に係る固体撮像装置の製造方法を説明するための断面構造図である。 第３の実施形態に係る固体撮像装置の製造方法を説明するための断面構造図である。 第３の実施形態に係る固体撮像装置の製造方法（導体層にタングステン（Ｗ）を使用）を説明するための断面構造図である。 第３の実施形態に係る固体撮像装置の製造方法において、導体層に銅（Ｃｕ）を用いた場合の断面構造図である。 本発明の第４の実施形態に係る固体撮像装置を示す断面構造図である。 本発明の第５の実施形態に係る固体撮像装置の製造方法を説明するための断面構造図である。 第５の実施形態に係る固体撮像装置の製造方法を説明するための断面構造図である。 第５の実施形態に係る固体撮像装置について説明するための平面図である。 第５の実施形態に係る固体撮像装置について説明するための断面構造図である。 本発明の第６の実施形態に係る固体撮像装置について説明するための平面図である。 第６の実施形態に係る固体撮像装置について説明するための断面構造図である。 本発明の第７の実施形態に係る固体撮像装置を示す平面図である。 第７の実施形態に係る固体撮像装置について説明するための断面構造図である。 本発明の第８の実施形態に係るＰチャネルＳＧＴの回路図である。 第８の実施形態に係るＰチャネルＳＧＴを示す平面図である。 第８の実施形態に係るＰチャネルＳＧＴを示す断面構造図である。 本発明の第９の実施形態に係るＳＧＴを用いたＣＭＯＳインバータ回路を示す回路図である。 第９の実施形態に係る従来技術によるＳＧＴを用いたＣＭＯＳインバータ回路を示す平面図である。 第９の実施形態に係る従来技術によるＳＧＴを用いたＣＭＯＳインバータ回路を示す断面構造図である。 第９の実施形態に係る従来技術によるＳＧＴを用いたＣＭＯＳインバータ回路を示す断面構造図である。 第９の実施形態に係るＳＧＴを用いたＣＭＯＳインバータ回路を示す平面図である。 第９の実施形態に係るＳＧＴを用いたＣＭＯＳインバータ回路を示す断面構造図である。 第９の実施形態に係るＳＧＴを用いたＣＭＯＳインバータ回路を示す断面構造図である。 本発明の第１０の実施形態に係るＳＧＴを用いたＣＭＯＳインバータ回路を示す断面構造図である。 本発明の第１１の実施形態に係る固体撮像装置を示す断面構造図である。 第１１の実施形態に係る固体撮像装置を示す平面図である。 本発明の第１２の実施形態に係るＳＧＴを用いたＥ／Ｄインバータ回路を示す平面図である。 第１２の実施形態に係るＳＧＴを用いたＥ／Ｄインバータ回路を示す負荷ＮチャネルＳＧＴ部の断面構造図である。 第１２の実施形態に係るＳＧＴを用いたＥ／Ｄインバータ回路を示す負荷ＮチャネルＳＧＴ部の断面構造図である。 本発明の第１３の実施形態に係る固体撮像装置の断面構造図である。 第１３の実施形態に係る固体撮像装置の断面構造図である。 本発明の第１４の実施形態に係る固体撮像装置の断面構造図である。 第１４の実施形態に係る固体撮像装置の断面構造図である。 従来例の固体撮像装置を示す画素断面構造図である。 従来例の配線金属層を含んだ固体撮像装置を示す断面構造図である。 従来例の固体撮像装置を示す平面図である。 画素領域に信号線Ｎ^＋層と信号線金属層を接続するコンタクトホールを形成した従来例の固体撮像装置を示す平面図である。 ＳＧＴを用いた従来例のＣＭＯＳインバータ回路図である。 ＳＧＴを用いた従来例のＣＭＯＳインバータ回路を示す平面図である。 ＳＧＴを用いた従来例のＣＭＯＳインバータ回路を示す断面構造図である。

以下、本発明の実施形態に係る半導体装置の製造方法、及び、当該製造方法によって製造される半導体装置について図面を参照しながら説明する。
（第１の実施形態）
以下、図１Ａ、図１Ｂ、図２Ａ〜図２Ｆを参照しながら、本発明の第１の実施形態に係る固体撮像装置、及び、その製造方法について説明する。

図１Ａに、本実施形態に係る固体撮像装置の平面図を示す。固体撮像装置の画素領域において、画素を構成するシリコン柱Ｐ_１１〜Ｐ_３３が、縦（列）方向及び横（行）方向に２次元（マトリクス）状に配列されている。これらシリコン柱Ｐ_１１〜Ｐ_３３は、酸化シリコン基板１上に形成され、同図の縦（列）方向に周辺駆動・出力回路領域まで延在した信号線Ｎ^＋層５ａ，５ｂ，５ｃ上に形成されている。信号線Ｎ^＋層５ａ，５ｂ，５ｃは、同図の上方部、左方部に設けられた周辺駆動・出力回路領域において、第２のシリコン柱Ｃａ，Ｃｂ，Ｃｃ上に形成されたコンタクトホールＳＣａ，ＳＣｂ，ＳＣｃを介して信号線金属層２６ａ，２６ｂ，２６ｃに接続されている。
シリコン柱Ｐ_１１〜Ｐ_３３は、横（行）方向に延びるリセットＭＯＳゲート導体層７ａ，７ｂ，７ｃに囲まれている。
画素選択線導体層１４ａ，１４ｂ，１４ｃは、同図の横（行）方向に周辺駆動・出力回路領域まで延在しており、周辺駆動・出力回路領域において、コンタクトホール１６ａａ，１６ａｂ，１６ａｃを介して画素選択線金属層１７ａａ，１７ａｂ，１７ａｃに接続されている。

図１Ｂは、図１Ａに示すＡ−Ａ'線に沿った断面構造図である。酸化シリコン基板１上に平板状の信号線Ｎ^＋層５（５ａ）が形成されている。この信号線Ｎ^＋層５（５ａ）上に画素を構成する第１のシリコン柱２（Ｐ_１１）と、コンタクトを構成する第２のシリコン柱３（Ｃa)が形成されている。信号線Ｎ^＋層５（５ａ）は、ドナー不純物の熱拡散により、第１・第２のシリコン柱２（Ｐ_１１），３（Ｃａ）の下方領域に形成されたものである。
第１・第２のシリコン柱２（Ｐ_１１），３（Ｃａ）と信号線Ｎ^＋層５（５ａ）とを覆うように、酸化シリコン（ＳｉＯ_２）からなる絶縁層４ｂ，４ｃが形成されている。ここでの絶縁層４ｂは、ゲート絶縁層である。また、酸化シリコン基板１上には、ＳｉＯ_２層６が形成されており、このＳｉＯ_２層６上及び第１のシリコン柱２（Ｐ_１１）のゲート絶縁層４ｂの外周に、リセットＭＯＳゲート導体層７（７ａ）が形成されている。リセットＭＯＳゲート導体層７（７ａ）に隣接するように、第１のシリコン柱２（Ｐ_１１）の上方部位におけるＰ層８ａの外周部には、フォトダイオードＮ層９が形成されている。また、ＳｉＯ_２層６上には、ＳｉＯ_２層１０が形成されている。
第１のシリコン柱２（Ｐ_１１）の上部領域には、画素選択Ｐ^＋層１１が形成されている。また、第２のシリコン柱３（Ｃａ）中には、ドナー不純物が導入されることで導体Ｎ^＋層１３が形成されている。また、画素選択Ｐ^＋層１１に接続された画素選択線導体層１４（１４ａ）が形成されている。さらに、これらの構造物の全体を覆うようにＳｉＯ_２層１５が堆積している。
そして、ＳｉＯ_２層１５には、コンタクトホール１６ａ（１６ａａ），１６ｂ（ＳＣａ）が形成されている。コンタクトホール１６ａ（１６ａａ）を介して、画素選択線導体層１４（１４ａ）と画素選択線金属層１７ａ（１７ａａ）とが接続されるとともに、コンタクトホール１６ｂ（ＳＣａ）を介して導体Ｎ^＋層１３と信号線金属層１７ｂ（２６ａ）とが接続されている。ここでは、第１及び第２のシリコン柱２（Ｐ_１１），３（Ｃａ）上には、同じ深さのコンタクトホール１６ａ（１６ａａ），１６ｂ（ＳＣａ）が形成されている。

以下、図２Ａ〜図２Ｆを参照しながら、本実施形態に係る固体撮像装置の製造方法を説明する。この製造方法は、図１Ｂに示す断面構造図の固体撮像装置を製造する方法である。

本実施形態の固体撮像装置の製造方法は、酸化シリコン基板１上に平板状シリコン層５Ｓを形成し、この平板状シリコン層５Ｓ上に、固体撮像装置の画素を構成する第１のシリコン柱２と、コンタクトを構成する第２のシリコン柱３とを互いに同じ高さになるように、かつ同時に形成する柱状半導体形成工程と、第１のシリコン柱２の底部領域及びこの底部領域に下方で接する領域の内の少なくとも一つの領域にドナー又はアクセプタ不純物をドープして信号線Ｎ^＋層５を形成するとともに、信号線Ｎ^＋層５と第２のシリコン柱３とを互いに接続する柱状半導体底部接続工程と、第１のシリコン柱２の上部領域にドナー又はアクセプタ不純物をドープしてＰ^＋層１１を形成し、当該Ｐ^＋層１１を有する回路素子を形成する回路素子形成工程と、第２のシリコン柱３内に導体Ｎ^＋層１３を形成する導体層形成工程と、第１のシリコン柱２の上部領域に形成されたＰ^＋層１１と接続され、このＰ^＋層１１と同じ面上にある画素選択線導体層１４を形成する画素選択線導体層形成工程と、第１のシリコン柱２又は画素選択線導体層１４、及び、第２のシリコン柱３にそれぞれ接続されるコンタクトホール１６ａ，１６ｂを形成するコンタクトホール形成工程と、コンタクトホール１６ａを介して、第１のシリコン柱２の上部領域のＰ^＋層１１又は該Ｐ ^＋ 層１１に接続された画素選択線導体層１４に接続される画素選択線金属層１７ａと、コンタクトホール１６ｂを介して、第２のシリコン柱３の導体Ｎ^＋層１３と接続される信号線金属層１７ｂを形成する配線金属層形成工程と、第１のシリコン柱２、第２のシリコン柱３をそれぞれ囲むように、ＳｉＯ_２層４ｂ，４ｃを形成する工程と、ＳｉＯ_２層４ｂ，４ｃの内、少なくともＳｉＯ_２層４ｂを囲むように、少なくとも１つの層からなるゲート導体層７をＳｉＯ_２層４ｃに接続されるように形成する工程と、を有する。
ここで、Ｐ層８ａの外周にＳｉＯ_２層４ｂを介して形成されたゲート導体層７と、信号線Ｎ^＋層５上に形成されたＰ層８ａ及びゲート導体層７に隣接するようにＰ層８ａの外周部に形成されたＮ層９からなるフォトダイオードと、から回路素子としての画素が形成されている。

以下、図２Ａ〜図２Ｆを参照しながら、本実施形態に係る固体撮像装置の製造方法をさらに詳細に説明する。
図２Ａに示すように、本実施形態の固体撮像装置の画素領域において、酸化シリコン基板１上に平板状シリコン層５Ｓを形成し、この平板状シリコン層５Ｓ上に、画素を構成する第１のシリコン柱２を形成する。また、周辺駆動・出力回路領域において、コンタクトを構成する第２のシリコン柱３を形成する。これにより、第１のシリコン柱２と第２のシリコン柱３とは、平板状シリコン層５Ｓを介して接続される。
続いて、図２Ａに示すように、酸化シリコン基板１上の第１、第２のシリコン柱２，３の高さにあるシリコン層を、Ｓｉ酸化膜（ＳｉＯ_２膜）とＳｉ窒化膜（Ｓｉ_３Ｎ_４膜）をマスクにしたＲＩＥによるＳｉエッチングにより平板状シリコン層５Ｓの高さまでエッチングし、第１のシリコン柱２及び第２のシリコン柱３を互いに同じ高さになるように、かつ、同時に形成する。

続いて、図２Ｂに示すように、第１、第２のシリコン柱２，３と、第１、第２のシリコン柱２、３間のシリコン層の表面にＳｉＯ_２層４ａを形成する。
続いて、図２Ｂに示すように、第１のシリコン柱２と第２のシリコン柱３との間のシリコン層に、例えばＡｓ、Ｐなどのドナー不純物をイオン注入するともに、熱拡散を行い、平板状シリコン層５Ｓと、第１、第２のシリコン柱２、３の下方領域に信号線となるＮ^＋層５を形成する。
続いて、図２Ｂに示すように、ＣＶＤ（Chemical Vapor Deposition）によってＳｉＯ_２層４ａを堆積するとともに、エッチバックを行うことにより、第１のシリコン柱２と第２のシリコン柱３の間の酸化シリコン基板１上にＳｉＯ_２層６を形成する。

続いて、ＳｉＯ_２層４ａを除去し、図２Ｃに示すように、第１のシリコン柱２、第２のシリコン柱３の表面に酸化して第１のシリコン柱２においてＭＯＳトランジスタのゲートＳｉＯ_２層４ｂと、第２のシリコン柱３の表面に、ＳｉＯ_２層４ｃを形成し、ＭＯＳトランジスタのゲート導体層７を、タングステン（Ｗ）、ニッケル（Ｎｉ）、コバルト（Ｃｏ）、チタン（Ｔｉ）又はこれらの窒化物材料を用いて形成する。

続いて、図２Ｄに示すように、ヒ素（Ａｓ）などのドナー不純物のイオン注入又はドープしたＣＶＤＳｉＯ_２膜を拡散源とし、ゲート導体層７に隣接するように、第１のシリコン柱２のＰ層８の外周部に、フォトダイオードを構成するＮ層９を形成する。
続いて、図２Ｄに示すように、ＣＶＤによってＳｉＯ_２膜１０を堆積するとともに、エッチバックを行うことによってＳｉＯ_２層１０の表面を平坦化した後、Ｐ層８ａ及びＮ層９の上方において、第１のシリコン柱２の上部領域に、アクセプタ不純物のイオン注入により画素選択Ｐ^＋層１１を形成する。

続いて、図２Ｅに示すように、フォトリソグラフィ法によって、第２のシリコン柱３の上方領域において貫通孔を有するフォトレジスト層１２を形成し、リン（Ｐ）などのドナー不純物を第２のシリコン柱３にイオン注入して導体Ｎ^＋層１３を形成する。ここでは、このように、第２のシリコン柱３全体に導体Ｎ^＋層１３を形成するため、ここでのイオン注入には、同じ加速電圧でもＳｉ中に深く不純物を導入できるチャネリング（Channeling) 現象を利用したイオン注入法を用いることが望ましい。
続いて、フォトレジスト層１２を除去し、イオン注入されたドナー不純物の活性化熱処理を行う。

続いて、図２Ｆに示すように、第１のシリコン柱２の画素選択Ｐ^＋層１１に接続する画素選択線導体層１４を形成する。
続いて、図２Ｆに示すように、ＳｉＯ_２膜１０上に、ＣＶＤによってＳｉＯ_２層１５を形成するとともに、ＳｉＯ_２層１５にコンタクトホール１６ａ，１６ｂを形成する。
続いて、図２Ｆに示すように、コンタクトホール１６ａを介して画素選択線導体層１４と画素選択線金属層１７ａとを接続するとともに、コンタクトホール１６ｂを介して導体Ｎ^＋層１３と、信号線金属層１７ｂとを接続する。ここでは、第１のシリコン柱２の下方領域にある信号線Ｎ^＋層５は、第２のシリコン柱３内に形成された導体Ｎ^＋層１３を介して信号線金属層１７ｂに接続される。

これによって、画素を構成する第１のシリコン柱２の上部領域に位置する画素選択Ｐ^＋層１１と、当該第１のシリコン柱２の下方領域に位置する信号線Ｎ^＋層５とが、互いに同じ深さのコンタクトホール１６ａ，１６ｂを介して、画素選択線金属層１７ａ及び信号線金属層１７ｂに接続される。

第１のシリコン柱２のＰ^＋層１１に接続する画素選択線導体層１４は、第１のシリコン柱２の上部領域に形成されたＰ^＋層１１の側面において、このＰ^＋層１１に接続されている。画素選択線導体層１４上のコンタクトホール１６ａと，第２のシリコン柱３上のコンタクトホール１６ｂとは、互いにほぼ同じ深さで形成される。

本実施形態によれば、固体撮像装置の画素（回路素子）を構成する第１のシリコン柱２、Ｐ_１１〜Ｐ_３３と、コンタクトを構成する第２のシリコン柱３，Ｃａ（３），Ｃｂ，Ｃｃとが、互いに同じ高さになるように、かつ、同時に形成される。これにより、第１のシリコン柱２、Ｐ_１１〜Ｐ_３３の下方領域に位置する信号線Ｎ^＋層５，５ａ，５ｂ，５ｃと、上部領域に位置する画素選択Ｐ^＋層１１（図１Ａでは第１のシリコン柱２、Ｐ_１１〜Ｐ_３３の上面にある）を、信号線金属層１７ｂ，２６ａ，２６ｂ，２６ｃ及び画素選択線金属層１７ａ，１７ａａ，１７ａｂ，１７ａｃに接続するためのコンタクトホール１６ａ，１６ｂ，ＳＣａ，ＳＣｂ，ＳＣｃ，１６ａａ，１６ａｂ，１６ａｃを互いに同じ深さとすることができる。さらに、コンタクトホール１６ｂ，ＳＣａ（１６ｂ），ＳＣｂ，ＳＣｃは、図１７Ｂに示す従来例のコンタクトホール１２３ａのように深いコンタクトホールとする必要がない。これによって、コンタクトホール１６ａ，１６ｂを介した第１のシリコン柱２の上下領域に位置する信号線Ｎ^＋層５，５ａ（５），５ｂ，５ｃと、画素選択Ｐ^＋層１１（図１Ａでは第１のシリコン柱Ｐ_１１〜Ｐ_３３の上面にある）と、上部信号線金属層１７ｂ，２６ａ，２６ｂ，２６ｃ及び画素選択線金属層１７ａ，１７ａａ，１７ａｂ，１７ａｃとの接続が容易に実現される。

一般に、固体撮像装置の赤波長感度を向上させるためには、画素を構成する第１のシリコン柱２、Ｐ_１１〜Ｐ_３３の高さを大きくして、光電変換領域であるフォトダイオード長を長くすることが必要となる。これは、赤波長光は、青、緑波長光と比べて、光入射面より深いＳｉ内でも光吸収されて、信号電荷を発生するため、入射した赤波長光をフォトダイオードで多く吸収させようとすると、第１のシリコン柱２、Ｐ_１１〜Ｐ_３３を高くする必要があるためである。しかしながら、従来技術では信号線Ｎ^＋層１１６と信号線金属層１２４ａとを接続するコンタクトホール１２３ａの深さがさらに大きくなってしまう。これに対して、本実施形態で得られる固体撮像装置によれば、常に、信号線金属層１７ｂ，２６ａ，２６ｂ，２６ｃと、画素選択線金属層１７ａ，１７ａａ，１７ａｂ，１７ａｃと、に接続されるコンタクトホール１６ａ，１６ｂ，ＳＣａ，ＳＣｂ，ＳＣｃ，１６ａａ，１６ａｂ，１６ａｃは、高さが小さく、かつ、互いに同じ高さになるように形成される。このため、本実施形態の固体撮像装置は、高い赤波長感度を有する固体撮像装置を得るにあたり、特に有効となる。

（第２の実施形態）
図３Ａ〜図３Ｃに、本実施形態に係る固体撮像装置の製造方法を示す。本実施形態では、図１Ｂにおけるコンタクトを構成する第２のシリコン柱３の導体Ｎ^＋層１３の代わりに、シリサイド層２３を形成することで、信号線Ｎ^＋層５と信号線金属層１７ｂとの間の電気抵抗値を小さくしている。

本実施形態では、まず、第１の実施形態における図２Ａ〜図２Ｄに示す工程を経る。
続いて、図３Ａに示すように、第１のシリコン柱２のＰ^＋層１１に接続する画素選択線導体層１４を形成し、ＣＶＤによりＳｉＯ_２層１８とフォトレジスト層１９を形成し、フォトリソグラフィ法とエッチングにより第２のシリコン柱３上に貫通孔２０を形成する。
続いて、図３Ａに示すように、シリコン（Ｓｉ）、水素（Ｈ）などのドナー又はアクセプタにならない不純物を第２のシリコン柱３にイオン注入することで、第２のシリコン柱３にアモルファス又は多孔質シリコン層２１を形成した後、フォトレジスト層１９を除去する。

続いて、図３Ｂに示すように、ニッケル（Ｎｉ）、コバルト（Ｃｏ）、タンタル（Ｔａ）、タングステン（Ｗ）、チタン（Ｔｉ）などの金属層２２を蒸着法により被覆し、熱処理を行い、アモルファス又は多孔質シリコン層２１のシリサイド化によるシリサイド層２３を形成した後、金属層２２を除去する。このシリサイド層２３は、ＮｉＳｉ_２、ＣｏＳｉ_２、ＴａＳｉ_２、ＷＳｉ_２、ＴｉＳ_２などの材料から形成されている。

続いて、図３Ｃに示すように、ＳｉＯ_２層１８に、コンタクトホール１６ａ，１６ｂを形成するとともに、画素選択線導体層１４がコンタクトホール１６ａを介して接続する画素選択線金属層１７ａを形成する。さらに、第２のシリコン柱３のコンタクトホール１６ｂを介してシリサイド層２３に接続する信号線金属層１７ｂを形成する。

本実施形態によれば、第１の実施形態における第２のシリコン柱３に形成された導体Ｎ^＋層１３が、抵抗値の低いシリサイド層２３となるため、信号線Ｎ^＋層５と信号線金属層１７ｂとの間の抵抗値を低くすることができる。画素駆動速度は、信号線Ｎ^＋層５と信号線金属層１７ｂとの間の抵抗値Ｒと、信号線Ｎ^＋層５から信号線金属層１７ｂの各配線間容量ＣとのＲＣ積が小さいほど大きくなることから、このシリサイド層２３によって固体撮像装置の高速駆動化が可能となる。

（第３の実施形態）
以下、図４Ａ〜図４Ｄ、図５を参照しながら、本実施形態に係る固体撮像装置の製造方法を説明する。本実施形態では、図１Ｂにおけるコンタクトを構成する第２のシリコン柱３の導体Ｎ^＋層１３の代わりにタングステン（Ｗ）、銅（Ｃｕ）などの金属層７０ａ、７０ｂを形成することにより、信号線Ｎ^＋層５と信号線金属層７３ｂとの間の抵抗値を小さくする。

本実施形態では、まず、第１の実施形態における図２Ａ〜図２Ｃに示す工程を経る。
続いて、図４Ａに示すように、第１のシリコン柱２の外周部に、フォトダイオードを構成するＮ層９を形成し、ＣＶＤによって、第１のシリコン柱２、第２のシリコン柱３、ＳｉＯ_２層６上に窒化Ｓｉ（ＳｉＮ）層６４を形成する。
続いて、図４Ａに示すように、構造物全体をＳｉＯ_２層６５によって被覆するとともに、このＳｉＯ_２層６５の表面を、第１のシリコン柱２と、第２のシリコン柱３上のＳｉＮ層６４表面までＣＭＰ（Chemical Mechanical Polishing）を用いて研磨する。

続いて、図４Ｂに示すように、ＲＩＥによって、ＳｉＯ_２層６５を第１のシリコン柱２と第２のシリコン柱の上部を露出させるまでエッチバックするとともに、露出した第１のシリコン柱２を覆うＳｉＯ_２層４ｂとＳｉＮ層６４とをエッチングにより除去することで、画素選択Ｐ^＋層１１を形成する。
続いて、図４Ｂに示すように、画素選択Ｐ^＋層１１に接続されるように画素選択線導体層１４を形成するとともに、ＣＶＤによって、構造物全体を覆うように、ＳｉＯ_２層６６を形成する。
続いて、図４Ｂに示すように、ＣＭＰによってＳｉＯ_２層６６を第２のシリコン柱３上のＳｉＮ層６４表面まで研磨する。
続いて、図４Ｂに示すように、フォトリソグラフィ法によって、フォトレジスト層６７を用いて第２のシリコン柱３上に貫通孔６８を形成するとともに、フォトレジスト層６７をエッチングマスクにして、第２のシリコン柱３上のＳｉＮ層６４、ＳｉＯ_２層４ｃ、第２のシリコン柱３のシリコン層をエッチングして貫通孔６８ａを形成する。

続いて、図４Ｃに示すように、フォトレジスト層６７を除去し、貫通孔６８ａの底部及び側壁のＳｉＯ_２層４ｃ表面に窒化チタン（ＴｉＮ）層６９を形成し、ＴｉＮ層６９上面にＣＶＤによりタングステン（Ｗ）層７０を堆積する。

続いて、図４Ｄに示すように、ＣＭＰによって、Ｗ層７０をＳｉＯ_２層６６表面まで研磨し、全体にＳｉＯ_２層７１をＣＶＤにより堆積するとともに、コンタクトホール７２ａ、７２ｂを形成する。
続いて、図４Ｄに示すように、コンタクトホール７２ａを介して画素選択線導体層１４と画素選択線金属層７３ａとを接続し、コンタクトホール７２ｂを介してＷ層７０ａと信号線金属層７３ｂとを接続する。

これによって、第２のシリコン柱３に形成される導体層が、図２Ｆに示す構造では導体Ｎ^＋層１３、図３Ｃに示す構造ではシリサイド層２３であることに対して、本実施形態では、より電気抵抗の低いＷ層７０ａとなる。

図５に、第２のシリコン柱３内に形成される導体層として、前述したＷ層７０ａに代えて、銅（Ｃｕ）層７０ｂを形成したものを示す。前述したＷ層７０ａはＣＶＤ法により形成したが、Ｃｕ層７０ｂは、電界めっき法（Electrochemical Deposition）を用いて形成する。また、Ｗ層７０ａの形成にあたり、前述したＷ層７０では、プライマーとして、ＳｉＯ_２層６６、４ｂとＷ層７０との密着を良くするためにＴｉＮ層６９を用いたのに対して、Ｃｕ層７０ｂの形成にあたっては、Ｃｕ層７０ｂのプライマーとして、ＳｉＯ_２層４ｂ，６５，６６にＣｕが拡散するのを防止するためのＴｉＮ、ＴａＮ等からなるバリヤ層と、Ｃｕ電界めっき用電極となるスパッタ法で形成したＣｕからなるシード層とからなるバリヤ・シード層６９ａを用いている。さらに、ＳｉＯ_２層７１をＣＶＤにより堆積するとともに、ＳｉＯ_２層７１にコンタクトホール７２ａ，７２ｂを形成している。そして、コンタクトホール７２ａを介して画素選択線導体層１４と画素選択線金属層７３ａとを接続するとともに、コンタクトホール７２ｂを介してＣｕ層７０ｂと信号線金属層７３ｂとが接続される。

（第４の実施形態）
以下、図６を参照しながら、本実施形態に係る固体撮像装置の製造方法を説明する。第１の実施形態における図１Ｂの断面構造では、第１のシリコン柱２と第２のシリコン柱３は、信号線Ｎ^＋層５（５ａ）上に形成されていたのに対して、本実施形態では、この信号線Ｎ^＋層５（５ａ）が、酸化シリコン基板１上に形成したＷ、Ｃｏ，Ｔｉなどの金属材料、又はこれら金属材料を含む導体層となる。

図６は、図１Ｂに対応する固体撮像装置の断面構造図である。
図６を参照して、まず、酸化シリコン基板１上に、ＣＶＤによって、Ｗ，Ｃｏ，Ｔｉなどの金属材料、又はこれら金属を含む材料によって信号線導体層２８を形成する。
続いて、この信号線導体層２８上に画素を構成する第１のシリコン柱２ａとコンタクトを構成する第２のシリコン柱３ａとを形成し、第１のシリコン柱２ａ、第２のシリコン柱３ａを囲んでＳｉＯ_２層２９ａ，２９ｂを形成する。
続いて、第１のシリコン柱２ａを囲むように、第１のシリコン柱２ａの下方領域に、ＳｉＯ_２層２９ａを介してゲート導体層３０ａを形成し、第１のシリコン柱２ａ、第２のシリコン柱３ａの下方領域に、信号線導体層２８に接続したＮ^＋層３１ａ，３１ｂを形成する。
続いて、ゲート導体層３０ａの上方において第１のシリコン柱２ａの外周部に、フォトダイオードを構成するＮ層３２を形成する。
続いて、第１のシリコン柱２ａと第２のシリコン柱３ａとの間に、ＣＶＤによってＳｉＯ_２層１０ａを形成するとともに、Ｎ層３２の上方であって、第１のシリコン柱２ａの上部領域に画素選択Ｐ^＋層３３を形成する。
続いて、この画素選択Ｐ^＋層３３に接続されるように画素選択線導体層１４を形成する。
続いて、第２のシリコン柱３ａの上面に至る内部にドナー又はアクセプタ不純物をドープするか、又はシリサイド化した導体層３５を形成する。
続いて、ＳｉＯ_２層１０ａ、第１のシリコン柱２ａ、第２のシリコン柱３ａの上部領域にＳｉＯ_２層１５を形成するとともに、画素選択線導体層１４上にコンタクトホール１６ａ、第２のシリコン柱３ａ上にコンタクトホール１６ｂをそれぞれ形成する。
続いて、コンタクトホール１６ａを介して画素選択線導体層１４に接続されるように画素選択金属層１７ａと、コンタクトホール１６ｂを介して導体層３５と接続されるように信号線金属層１７ｂと、を形成する。

図１Ｂに示す工程においては、画素領域の第１のシリコン柱２と、周辺駆動・出力回路領域に存在するコンタクトを構成する第２のシリコン柱３とは、信号線Ｎ^＋層５を介して互いに接続されている。これに対して、本実施形態では、第１のシリコン柱２ａの下方領域に位置する信号線Ｎ^＋層３１ａは、Ｎ^＋層５よりも電気抵抗の低いＷ、Ｎｉ、Ｃｏなどの金属又はシリサイドの信号線導体層２８によって接続されているため、画素領域の周辺に設けられた駆動・出力回路と画素領域にある画素間とを結ぶ信号線の電気抵抗を低くすることができる。この結果、固体撮像装置の高速駆動が可能になる。

（第５の実施形態）
以下、図７Ａ〜図７Ｄを参照しながら、本実施形態に係る固体撮像装置について説明する。本実施形態によれば、図１７Ｃに示す従来例の固体撮像装置における高速駆動化についての課題、及び、図１７Ｄに示す従来例の固体撮像装置における画素高集積度化についての課題が改善される。

図７Ａは、図２Ａ〜図２Ｃに示す製造工程と同様な工程を経て形成された断面構造を示す図である。本実施形態では、画素領域に、画素を構成する第１のシリコン柱２に隣接して、コンタクトを構成する第２のシリコン柱３ａが形成され、周辺駆動・出力回路領域にコンタクトを構成する第３のシリコン柱３ｂが形成される。この第３のシリコン柱３ｂは、信号線Ｎ^＋層と分離して形成される。第１〜第３のシリコン柱２，３ａ，３ｂを覆うように形成されたＳｉＯ_２層４ｂ，４ｃ，４ｄを囲むように、ゲート導体層７ａが形成される。このゲート導体層７ａは、第１〜第３のシリコン柱２，３ａ，３ｂを互いに接続するように形成され、かつ、当該第３のシリコン柱３ｂを覆うように形成される。

図７Ｂは、図７Ａに続いて、図２Ｄ、図２Ｅ、図２Ｆと同様の工程を経て形成された断面構造を示す図である。図２Ｆでは、画素選択線導体層１４がコンタクトを構成する第２のシリコン柱３と分離されているが、本実施形態では、図７Ｂに示すように、画素選択線導体層１４ｄが、第２のシリコン柱３ａを囲むＳｉＯ_２層４ｃの外周に、第１のシリコン柱２上の画素選択Ｐ^＋層１１から延びるように形成されている。画素選択線導体層１４ｄは、コンタクトホール１６ａを介して画素選択線金属層１７ａと接続されている。信号線Ｎ^＋層５は、コンタクトを構成する第２のシリコン柱３ａの導体層２３（２１）と、コンタクトホール１６ｂと、を介して信号線金属層１７ｂに接続されている。さらに、ゲート導体層７ａは、第２のシリコン柱３ａの外周を囲むとともに、第３のシリコン柱３ｂまで延長され、さらに当該第３のシリコン柱３ｂの上面まで延在している。さらに、ゲート導体層７ａは、第３のシリコン柱３ｂ上からコンタクトホール１６ｃを介して、ゲート導体層１７ｃに接続されている。

図７Ｃに、図７Ｂに示すコンタクトを構成する第２のシリコン柱３ａの外周にゲート導体層７ａを形成した場合の平面図を示す。同図中のＢ−Ｂ’線に沿った断面構造図が図７Ｂに対応する。
図７Ｂに示す画素領域では、図７Ｃの横（行）方向に繰り返し配列されたＢ−Ｂ’線上の最初の画素を構成する第１のシリコン柱Ｐ_１１（図７Ｂの第１のシリコン柱２）、コンタクトを構成する第２のシリコン柱Ｃ_１１（図７Ｂの第２のシリコン柱３ａ）のみを図示している。実際の固体撮像装置では、画素を構成する第１のシリコン柱Ｐ_１１、コンタクトを構成する第２のシリコン柱Ｃ_１１を一対とし、これらが縦（列）方向及び横（行）方向に２次元状に配列されている。本実施形態の固体撮像装置では、信号線Ｎ^＋層５ａ（５），５ｂ，５ｃが縦（列）方向に延びるように形成されている。これら信号線Ｎ^＋層５ａ（５），５ｂ，５ｃ上に、第１のシリコン柱Ｐ_１１〜Ｐ_３３と、第１のシリコン柱Ｐ_１１〜Ｐ_３３に隣接して横（行）方向に配列されるように、コンタクトを構成する第２のシリコン柱Ｃ_１１〜Ｃ_３３を形成する。これと同時に、周辺駆動・出力回路領域にゲート導体層７ａａ（７ａ），７ａｂ，７ａｃに接続されるように第３のシリコン柱３６ａ（３ｂ），３６ｂ，３６ｃを形成する。第１、第２のシリコン柱Ｐ_１１〜Ｐ_３３、Ｃ_１１〜Ｃ_３３の下方領域は、信号線Ｎ^＋層５ａ（５），５ｂ，５ｃに接続されている。ゲート導体層７ａａ（７ａ），７ａｂ，７ａｃが、横（行）方向に延びるように、かつ、第１〜第２のシリコン柱Ｐ_１１〜Ｐ_３３，Ｃ_１１〜Ｃ_３３の外周に形成されている。さらに、ゲート導体層７ａａ（７ａ），７ａｂ，７ａｃは、周辺駆動・出力回路領域において、第３のシリコン柱３６ａ（３ｂ），３６ｂ，３６ｃまで延在している。これと同様に、画素選択線導体層１４ａ（１４ｄ），１４ｂ，１４ｃが、図７Ｃにおける横（行）方向に延びるように、かつ、第１〜第２のシリコン柱Ｐ_１１〜Ｐ_３３、Ｃ_１１〜Ｃ_３３の外周に形成されている。画素選択線導体層１４ａ（１４ｄ），１４ｂ，１４ｃは、横（行）方向に延びるように、かつ、第１、第２のシリコン柱Ｐ_１１〜Ｐ_３３，Ｃ_１１〜Ｃ_３３の外周に形成されている。さらに、周辺駆動回路領域にて、コンタクトホール１６ａａ（１６ａ），１６ａｂ，１６ａｃを介して画素選択線金属層１７ａａ（１７ａ），１７ａｂ，１７ｃｃに接続されている。ゲート導体層７ａａ（７ａ），７ａｂ，７ａｃは、第３のシリコン柱３６ａ（３ｂ），３６ｂ，３６ｃ上に形成されたコンタクトホール３７ａ（１６ｃ），３７ｂ，３７ｃを介して、ゲート導体層３８ａ（１７ｃ），３８ｂ，３８ｃに接続されている。信号線Ｎ^＋層５ａ（５），５ｂ，５ｃは、コンタクトを構成する第２のシリコン柱Ｃ_１１〜Ｃ_３３上に形成したコンタクトホールＳＣ_１１〜ＳＣ_２３を介して、信号線金属層２６ａ（１７ｂ），２６ｂに接続されている。これによって、図１７Ｃに示す従来例の固体撮像装置では、画素領域において、画素を構成する第１のシリコン柱Ｐ_１１〜Ｐ_３３の最も下方に形成される抵抗の高い信号線Ｎ^＋層１１６ａ，１１６ｂ，１１６ｃを介して、信号線が周辺駆動・出力回路領域に取り出されていたのに対して、本実施形態では、電気抵抗の低い信号線金属層２６ａ（１７ｂ），２６ｂによって、信号線が取り出されるようになる。この結果、本実施形態の固体撮像装置によれば、従来例の固体撮像装置と比較して高速駆動化が実現される。

さらに、本実施形態によれば、画素領域の画素集積度を向上することができる。
即ち、図１７Ｄに示す従来技術では、画素を構成する第１のシリコン柱Ｐ_１１〜Ｐ_３３の最も下方に形成される信号線Ｎ^＋層１３０ａ，１３０ｂ，１３０ｃを、最も上方に形成される信号線金属層１３５ａ，１３５ｂ，１３５ｃに接続するコンタクトホールＣＨ_１１〜ＣＨ_３３は、信号線Ｎ^＋層１３０ａ，１３０ｂ，１３０ｃよりも上方に形成するＭＯＳトランジスタのリセットＭＯＳゲート導体層１３１ａ，１３１ｂ，１３１ｃ、及び、画素選択線導体Ｎ^＋層１３２ａ，１３２ｂ，１３２ｃと、平面視において重なるように形成することができない。このため、リセットＭＯＳゲート導体層１３１ａ，１３１ｂ，１３１ｃ、及び、画素選択線導体Ｎ^＋層１３２ａ，１３２ｂ，１３２ｃは、コンタクトホールＣＨ_１１〜ＣＨ_３３を回避するように配線することが必要となる。これに対し、本実施形態では、ゲート導体層７ａａ（７ａ），７ａｂ，７ａｃ、及び、画素選択線導体層１４ａ（１４ｄ），１４ｂ，１４ｃは、コンタクトを構成する第２のシリコン柱Ｃ_１１〜Ｃ_３３の外周に沿って、平面視において重なるように形成することができる。この結果、本実施形態の固体撮像装置によれば、従来例の固体撮像装置と比較して画素領域の画素集積度を向上することができる。

図７Ｂで示す断面構造では、コンタクトを構成する第２のシリコン柱３ａの外周に形成された絶縁層４ｃは、第１のシリコン柱２の外周に形成されたゲート絶縁層４ｂと同じ材料層を用いて形成されている。通常、このゲート絶縁層４ｂには、高誘電率（High-K）材料層が用いられる。このため、コンタクトを構成する第２のシリコン柱３ａの外周に形成されたゲート導体層７ａ及び画素選択線導体層１４ｂと、コンタクトを構成する第２のシリコン柱３ａ内の導体層２３（２１）との結合容量が大きくなる。このようなゲート線・信号線間、画素選択線・信号線間における結合容量の増大によって、固体撮像装置の高速駆動化の効果が損なわれる。また、これにより、ゲート線・信号線間、画素選択線・信号線間に対する相互パルス電圧ノイズ混入による固体撮像装置の安定駆動化が損なわれる。このため、固体撮像装置の高速駆動化・安定駆動化のために、リセットゲート線・信号線間容量、及び、画素選択線・信号線間の容量の低減が要求される。

図７Ｄに、リセットゲート線・信号線間の容量、及び、画素選択線・信号線間の容量がさらに低減される固体撮像装置の断面構造図を示す。図７Ｄに示す構造は、コンタクトを構成する第２のシリコン柱３ａの導体層２３（２１）を取り囲んで低容量絶縁層４ｅが形成されていることを除いて、図７Ｂに示す構造と同様である。低容量絶縁層４ｅは、フッ素（Ｆ）又は炭素（Ｃ）を含んだ酸化膜（ＳｉＯＦ，ＳｉＯＣ）、ポーラスＳｉＯ_２膜などの低誘電率（low-k）絶縁層、厚いＳｉＯ_２膜、又は、ＳｉＯ_２膜などの絶縁膜と低誘電率絶縁膜との組み合わせから形成されている。この低容量絶縁層４ｅによって、ゲート導体層７ａ及び画素選択線導体層１４ｄと、信号線Ｎ^＋層５に接続される導体層２３（２１）との間に形成される結合容量が低減される。これにより、固体撮像装置の高速駆動化、安定駆動化が実現される。

（第６の実施形態）
以下、図８Ａ、図８Ｂを参照しながら、本実施形態に係る固体撮像装置について説明する。本実施形態は、第５の実施形態と比較して、固体撮像装置における解像度低下、カラー撮像装置における混色特性が更に向上するとともに、コンタクトホールの作成工程が容易化される。

図８Ａは、本実施形態に係る固体撮像装置の平面図である。信号線Ｎ^＋層８０ａ，８０ｂ，８０ｃが縦（列）方向に延びるように形成されている。画素領域において、これら信号線Ｎ^＋層８０ａ，８０ｂ，８０ｃ上に、画素を構成する第１のシリコン柱Ｐ_１１〜Ｐ_３３とコンタクトを構成する第２のシリコン柱Ｃ_１１〜Ｃ_３３とが形成されている。これらシリコン柱と同時に、周辺駆動・出力回路領域に形成された平板状シリコン層３９ａ，３９ｂ，３９ｃ上に、コンタクトを構成する第３のシリコン柱４０ａ，４０ｂ，４０ｃが形成されている。第１のシリコン柱Ｐ_１１〜Ｐ_３３とコンタクトを構成する第２のシリコン柱Ｃ_１１〜Ｃ_３３は、画素領域において、縦（列）方向に交互に配置されている。ゲート導体層８１ａ，８１ｂ，８１ｃは、画素を構成する第１のシリコン柱Ｐ_１１〜Ｐ_３３の外周に形成され、行方向に延びる第１のシリコン柱Ｐ_１１〜Ｐ_３３の間に形成された第２のシリコン柱Ｃ_１１〜Ｃ_３３を囲みながら、横（行）方向に延びるように形成されている。これらゲート導体層８１ａ，８１ｂ，８１ｃは、周辺駆動・出力回路領域に設けられたコンタクトを構成する第３のシリコン柱４０ａ，４０ｂ，４０ｃに形成したコンタクトホール４１ａ，４１ｂ，４１ｃを介してゲート導体層４２ａ，４２ｂ，４２ｃに接続されている。これと同様に、画素選択線導体層８２ａ，８２ｂ，８２ｃが、行方向に延びる第１のシリコン柱Ｐ_１１〜Ｐ_３３ごとに、図８Ａの横（行）方向に延びるように形成されている。これら画素選択線導体層８２ａ，８２ｂ，８２ｃは、画素領域の外側まで延長され、周辺駆動・出力回路領域において、コンタクトホール１６ａａ，１６ａｂ，１６ａｃを介して画素選択線金属層１７ａａ，１７ａｂ，１７ａｃに接続されている。ゲート導体層８１ａ，８１ｂ，８１ｃが、画素を構成する第１のシリコン柱Ｐ_１１〜Ｐ_３３と、コンタクトを構成する第２のシリコン柱Ｃ_１１〜Ｃ_３３の外周とに沿って形成され、かつ、画素選択線導体層８２ａ，８２ｂ，８２ｃと交互に、それぞれ横（行）方向に延びるように形成されている。コンタクトを構成する第２のシリコン柱Ｃ_１１〜Ｃ_３３上に形成されたコンタクトホールＨ_１１〜Ｈ_３３を介して、信号線Ｎ^＋層８０ａと信号線金属層８３ａ、信号線Ｎ^＋層８０ｂと信号線金属層８３ｂ、信号線Ｎ^＋層８０ｃと信号線金属層８３ｃ、がそれぞれ接続されている。光入射面側から見て画素を構成する第１のシリコン柱Ｐ_１１〜Ｐ_３３を除き、画素領域は、光を遮蔽するゲート導体層８１ａ，８１ｂ，８１ｃと画素選択線導体層８２ａ，８２ｂ，８２ｃとによって覆われている。

図８Ｂは、図８Ａに示すＣ−Ｃ’線での断面構造図である（図８Ｂでは、画素領域において、画素を構成する第１のシリコン柱Ｐ_１１と、この第１のシリコン柱Ｐ_１１との下方に形成されたコンタクトを構成する第２のシリコン柱Ｃ_１１とのみを示し、コンタクト柱Ｃ_１２，Ｃ_１３は図示を省略している。）。画素を構成する第１のシリコン柱２（Ｐ_１１）と、コンタクトを構成する第２のシリコン柱３ａ（Ｃ_１１）の底部とは、信号線Ｎ^＋層５（８０ａ）を介して接続されている。第１のシリコン柱２（Ｐ_１１）のＰ層８ａの外周にゲート絶縁層４ｂを介して形成されたゲート導体層８１ａは、第１、第２のシリコン柱２（Ｐ_１１）、３ａ（Ｃ_１１）の外周と、第１、第２のシリコン柱２（Ｐ_１１）、３ａ（Ｃ_１１）とを接続するように形成される。このゲート導体層８１ａは、第２のシリコン柱３ａ（Ｃ_１１）では、絶縁層４ｃの外周に形成される。第１のシリコン柱２（Ｐ_１１）のゲート導体層８１ａに隣接し、フォトダイオードのＮ層９がＰ層８ａの外周部に形成されている。Ｎ層９の上部領域に形成されたＰ^＋層１１に画素選択線導体層１４ｅ（８２ａ）が接続されている。この画素選択線導体層１４ｅ（８２ａ）及び第２のシリコン柱３ａ（Ｃ_１１）上に、互いに同じ深さのコンタクトホール１６ａ（１６ａａ），１６ｂ（Ｈ_１１）が形成されている。さらに、コンタクトホール１６ａ（１６ａａ）を介して、画素選択線導体層１４ｅ（８２ａ）と画素選択線金属層１７ａ（１７ａａ）、さらにコンタクトホール１６ｂ（Ｈ_１１）を介して、第２のシリコン柱３ａ（Ｃ_１１）の導体層２３（２１）と信号線金属層１７ａ（８３ａ）とがそれぞれ接続されている。

以上説明したように、本実施形態は以下に示す５つの特徴を有する。
１．画素の信号電流、又はリセット電流が、低抵抗の信号線金属層８３ａ、８３ｂ、８３ｃを通じて画素領域から周辺駆動・信号処理回路に取り出されることによって、固体撮像装置の高速駆動化が実現される。
２．第１のシリコン柱Ｐ_１１〜Ｐ_３３の間の画素領域に入射した光が、光を遮蔽するゲート導体層８１ａ，８１ｂ，８１ｃと画素選択線導体層８２ａ、８２ｂ，８２ｃにより遮蔽されることにより、信号線Ｎ^＋層８０ａ，８０ｂ，８０ｃへ到達することが防止され、解像度の向上と、カラー撮像における混色特性の改善が実現する。この解像度及び混色特性の低下は、本来１つの画素に入射した光が、信号線Ｎ^＋層８０ａ，８０ｂ，８０ｃへ到達し、信号線Ｎ^＋層８０ａ，８０ｂ，８０ｃを囲んだ材料層との多重反射などにより隣接する画素の光電変換領域に入射することによって発生する。
３．コンタクトを構成する第２のシリコン柱Ｃ_１１〜Ｃ_３３が、ゲート導体層８１ａ，８１ｂ，８１ｃの領域の中に形成されることにより、解像度と混色特性の向上のための、ゲート導体層８１ａ，８１ｂ，８１ｃと画素選択線導体層８２ａ，８２ｂ，８２ｃの配線の配置が、画素集積度を低下させることなく実現される。
４．画素選択線導体層８２ａ，８２ｂ，８２ｃが、コンタクトを構成する第２のシリコン柱Ｃ_１１〜Ｃ_３３の外周に形成されないことにより、コンタクトを構成する第２のシリコン柱Ｃ_１１〜Ｃ_３３上に設けるコンタクトホールＨ_１１〜Ｈ_３３の形成が容易となる。
５．コンタクトホール１６ａａ，１６ａｂ，１６ａｃ，Ｈ_１１〜Ｈ_３３，４１ａ，４１ｂ，４１ｃが、第１〜第３のシリコン柱Ｐ_１１〜Ｐ_３３，Ｃ_１１〜Ｃ_３３，４０ａ，４０ｂ，４０ｃ上に、高さが小さく、かつ、同じ深さで形成されるため、容易に製造できるようになる。

（第７の実施形態）
以下、図９Ａ、図９Ｂを参照しながら、本実施形態に係るカラー撮像用固体撮像装置について説明する。

図９Ａに、本実施形態に係る固体撮像装置の平面図を示す。信号線Ｎ^＋層８４ａ，８４ｂ，８４ｃ，８４ｄが縦（列）方向に延びるように形成され、これらに接続され、赤色信号用画素を構成する第１のシリコン柱Ｒ１，Ｒ２，Ｒ３，Ｒ４（以下、Ｒ１〜Ｒ４と略記する）、緑色信号用画素を構成する第１のシリコン柱Ｇ１，Ｇ２，Ｇ３，Ｇ４（以後、Ｇ１〜Ｇ４と略記する）、青色信号用画素を構成する第１のシリコン柱Ｂ１，Ｂ２，Ｂ３，Ｂ４（以後、Ｂ１〜Ｂ４と記載する）が形成されている。これら第１のシリコン柱と同時に形成されたコンタクトを構成する第２のシリコン柱ＣＣ_１，ＣＣ_２，ＣＣ_３，ＣＣ_４（以下、ＣＣ_１〜ＣＣ_４と略記する）が、信号線Ｎ^＋層８４ａ，８４ｂ，８４ｃ，８４ｄに接続され、コンタクトを構成する第３のシリコン柱４３ａ，４３ｂ，４３ｃ，４３ｄが、周辺駆動・出力回路領域に設けられた平板状シリコン層８４ｄａ，８４ｄｂ，８４ｄｃ，８４ｄｄ上に形成されている。コンタクトを構成する第２のシリコン柱ＣＣ_１、ＣＣ_２は、横（行）方向に並んだ赤色信号用画素を構成する第１のシリコン柱Ｒ１，Ｒ２の列方向の間であって、本来、画素が形成されるべき領域に形成されている。これと同様に、コンタクトを構成する第２のシリコン柱ＣＣ_３、ＣＣ_４は、横（行）方向に並んだ赤色信号用画素を構成する第１のシリコン柱Ｒ３、Ｒ４の列方向の間であって、本来、画素が形成されるべき領域に形成されている。ゲート導体層８５ａ，８５ｂ，８５ｃ，８５ｄが、画素を構成する第１のシリコン柱Ｒ１〜Ｒ４，Ｇ１〜Ｇ４，Ｂ１〜Ｂ４と、コンタクトを構成する第２のシリコン柱ＣＣ_１〜ＣＣ_４の外周に形成され、かつ、横（行）方向に延びるように形成されている。これと同様に、画素選択線導体層８６ａ，８６ｂ，８６ｃ，８６ｄが、画素を構成する第１のシリコン柱Ｒ１〜Ｒ４，Ｇ１〜Ｇ４，Ｂ１〜Ｂ４と、コンタクトを構成する第２のシリコン柱ＣＣ_１〜ＣＣ_４の外周とに形成され、かつ、横（行）方向に延びるように形成されている。コンタクトを構成する第２のシリコン柱ＣＣ_１〜ＣＣ_４の上に形成したコンタクトホールＣＨ_１〜ＣＨ_４を介して、信号線Ｎ^＋層８４ａと信号線金属層８７ａ、信号線Ｎ^＋層８４ｂと信号線金属層８７ｂ、信号線Ｎ^＋層８４ｃと信号線金属層８７ｃ、信号線Ｎ^＋層８４ｄと信号線金属層８７ｄ、がそれぞれ互いに接続されている。ゲート導体層８５ａ，８５ｂ，８５ｃ，８５ｄは、コンタクトを構成する第３のシリコン柱４３ａ，４３ｂ，４３ｃ，４３ｄ上に設けられたコンタクトホール４４ａ，４４ｂ，４４ｃ，４４ｄを介してゲート導体層４５ａ，４５ｂ，４５ｃ，４５ｄに接続されている。信号線Ｎ^＋層８４ａ，８４ｂ，８４ｃ，８４ｄと信号線金属層８７ａ，８７ｂ，８７ｃ，８７ｄとの接続は、画素領域における赤色信号用画素を構成する第１のＳｉ柱Ｒ１〜Ｒ４が横方向に配列されて形成する列ごとに行われるので、固体撮像装置の高速駆動化が可能になる。

図９Ｂは、図９Ａに示すＤ−Ｄ’線での断面構造図である。実際の固体撮像装置では、画素を構成する第１のシリコン柱Ｒ１〜Ｒ４、Ｇ１〜Ｇ４，Ｂ１〜Ｂ４とコンタクトを構成する第２のシリコン柱ＣＣ_１，ＣＣ_２，ＣＣ_３に、さらに、第１、第２のシリコン柱が２次元状に配列されている。ここでは、Ｄ−Ｄ’線に沿った第１のシリコン柱Ｒ１，Ｒ３とコンタクトを構成する第２のシリコン柱ＣＣ_１，ＣＣ_２のみが形成されている場合について説明する。図９Ａにおいて、酸化シリコン基板１上に、縦（列）方向に形成された平板状の信号線Ｎ^＋層８４ａ，８４ｂ，８４ｃ，８４ｄと、平板状シリコン層８４ｅとが形成されている。信号線Ｎ^＋層８４ａ，８４ｂ，８４ｃ，８４ｄ上に、画素を構成する第１のシリコン柱Ｒ１、Ｒ３と、コンタクトを構成する第２のシリコン柱ＣＣ_１，ＣＣ_２とが形成されるとともに、平板状シリコン層８４ｅ上にコンタクトを構成する第３のシリコン柱４３ａが形成されている。画素を構成する第１のシリコン柱Ｒ１、Ｒ３の底部の信号線Ｎ^＋層８４ａ，８４ｃ上に、Ｐ層８ａ，８ｃが形成されるとともに、Ｐ層８ａ，８ｃの外周にゲート絶縁層４ｂ，４ｄを介してゲート導体層８５ａが形成されている。このゲート導体層８５ａは、コンタクトを構成する第２のシリコン柱ＣＣ_１，ＣＣ_２の外周にも延在しており、第１、第２のシリコン柱Ｒ１，ＣＣ_１，Ｒ３，ＣＣ_２の順番に接続されている。第１のシリコン柱Ｒ１，Ｒ３のゲート導体層８５ａに隣接するように、Ｐ層８ａ，８ｃの外周にフォトダイオードのＮ層 ９，９ａが形成されている。フォトダイオード上に形成されたＰ^＋層１１，１１ａに接続された画素選択線導体層８６ａは、第１、第２のシリコン柱Ｒ１，ＣＣ_１，Ｒ３，ＣＣ_２の外周を含んで延在している。この画素選択線導体層８６ａは、第２のシリコン柱ＣＣ_１，ＣＣ_２では、絶縁層４ｃ，４ｅを囲んでいる。画素選択線導体層８６ａは、画素領域の外側にある駆動・出力回路領域まで延長され、コンタクトホール１６ａａを介して画素選択線金属層１７ａａに接続されている。第２のシリコン柱ＣＣ_１，ＣＣ_２の導体層２３ａ、２３ｂ上と、第３のシリコン柱４３ａ上とに、コンタクトホール１６ａａと同じ深さになるように、かつ同時にコンタクトホールＳＨ_１，ＳＨ_２，４４ａが形成されている。導体層２３ａ，２３ｂは、コンタクトホールＳＨ_１，ＳＨ_２を介して信号線金属層８７ｂ、８７ｄに接続されている。図９Ａにおいて、信号線金属層８７ａ，８７ｂ，８７ｃ，８７ｄは、縦（列）方向に延びるように形成されている。

本実施形態に係るカラー撮像用固体撮像装置においては、画素信号処理により、コンタクトを構成する第２のシリコン柱ＣＣ_１，ＣＣ_２，ＣＣ_３，ＣＣ_４を疑似的な画素として取り扱うことができる。例えば、第２のシリコン柱ＣＣ_１は、同じ行に配列された画素Ｒ１の信号と同じ信号とし、第２のシリコン柱ＣＣ_２、は、同じ行に配列された画素Ｒ２の信号と同じ信号とする。このことは、赤色信号用信号帯域が緑色信号用信号帯域より低いため、赤色信号用の解像度が緑色信号用の解像度よりも低くても良いことを利用している。本実施形態の固体撮像装置では、コンタクトを構成する第２のシリコン柱ＣＣ_１〜ＣＣ_４を、画素領域に設けていることにより、画素集積度を低下させることなく、高速駆動化を実現できる。

（第８の実施形態）
以下、図１０Ａ〜図１０Ｃを参照しながら、本実施形態に係るＰチャネルＳＧＴを用いた半導体装置について説明する。

図１０Ａは、１個のＰチャネルＳＧＴの回路図である。このＰチャネルＳＧＴは、ゲート５６、ソース５３、ドレイン５７によって構成されている。さらに、ゲート５６はゲート端子Ｇ、ソース５３はソース端子Ｓ、ドレイン５７はドレイン端子Ｄにそれぞれ接続されている。

図１０Ｂは、図１０Ａに示すＰチャネルＳＧＴの平面図である。平板状シリコン層５０に、ソース５３を構成するソースＰ^＋層５３ａが形成されている。このソースＰ^＋層５３ａ上に、ＳＧＴを構成する第１のシリコン柱５１ｂと、コンタクトを構成する第２のシリコン柱５１ｃとが形成されている。ＳＧＴを構成する第１のシリコン柱５１ｂに隣接するように、ゲート５６のゲート導体層５６ａに接続され、コンタクトを構成する第３のシリコン柱５１ａが形成されている。ゲート導体層５６ａは、ＳＧＴを構成する第１のシリコン柱５１ｂの外周を囲み、かつ、コンタクトを構成する第３のシリコン柱５１ａを覆うように形成されている。さらに、ＳＧＴを構成する第１のシリコン柱５１ｂ上に形成されたドレインＰ^＋層５７ａは、コンタクトホール６２ｂを介してドレイン配線金属層６３ｂ（Ｄ）に接続され、ソースＰ^＋層５３ａは、コンタクトを構成するシリコン柱５１ｃの導体層５９と、コンタクトホール６２ｃを介してソース配線金属層６３ｃ（Ｓ）とに接続され、ゲート導体層５６ａはコンタクトを構成する第３のシリコン柱５１ａ上からコンタクトホール６２ａを介してゲート金属層６３ａ（Ｇ）に接続されている。

図１０Ｃは、図１０Ｂに示す平面図のＥ−Ｅ’線に沿った断面構造図である。酸化シリコン基板１上に平板状シリコン層５０を形成する。この平板状シリコン層５０上にＳＧＴを構成する第１のシリコン柱５１ｂと、コンタクトを構成する第２のシリコン柱５１ｃ、第３のシリコン柱５１ａを形成する。平板状シリコン層５０と第１のシリコン柱５１ｂのシリコン層５８は、Ｎ型又は真性型の半導体である。そして、平板状シリコン層５０と第１〜第３のシリコン柱５１ａ，５１ｂ，５１ｃの露出部を覆うように絶縁層５４ａ，５４ｂ、５４ｃを形成する。そして、ゲート導体層５６ａを第１のシリコン柱５１ｂの外周に絶縁層５４ｂを介して形成し、構造物の全体が絶縁層５４ａで覆われた第３のシリコン柱５１ａ上まで延在する。第１のシリコン柱５１ｂと第２のシリコン柱５１ｃの下方領域における平板状シリコン層５０に、ソースＰ^＋層５３ａを形成する。そして、第１のシリコン柱５１ｂの上部領域に、ゲート導体層５６ａに隣接してドレインＰ^＋層５７ａを形成する。そして、構造物の全体に絶縁層６０を被覆し、第２のシリコン柱のソースＰ^＋層５３ａから第２のシリコン柱５１ｃ上面に接続される導体層５９を形成する。そして、絶縁層６１を被覆し、この絶縁層６１にコンタクトホール６２ａを第３のシリコン柱５１ａ上に形成し、コンタクトホール６２ｂを第１のシリコン柱５１ｂ上に、コンタクトホール６２ｃを第２のシリコン柱５１ｃ上に形成する。そして、コンタクトホール６２ａを介してゲート導体層５６ａとゲート金属層６３ａ（Ｇ）とを接続し、コンタクトホール６２ｂを介してドレインＰ^＋層５７ａとドレイン配線金属層６３ｂ（Ｄ）とを接続し、コンタクトホール６２ｃと第２のシリコン柱５１ｃに形成した導体層５９を介してソースＰ^＋層５３ａとソース配線金属層６３ｃ（Ｓ）とを接続する。これによって、第１のシリコン柱５１ｂ、第２のシリコン柱５１ｃ、第３のシリコン柱５１ａ上に形成されるコンタクトホール６２ｂ，６２ｃ、６２ａは、互いに同じ深さ（同じ高さ）で形成される。

上記ＰチャネルＳＧＴの製造方法は、
酸化シリコン基板１上の平板状シリコン層５０に接続され、ＳＧＴを構成する第１のシリコン柱５１ｂと、コンタクトを構成する第２のシリコン柱５１ｃ、及び第３のシリコン柱５１ａとを、互いに同じ高さになるように、かつ同時に形成する第１〜第３のシリコン柱形成工程と、
第１のシリコン柱５１ｂの底部を囲んでＳＧＴのドレインＰ^＋層５３ａが平板状シリコン層５０に形成され、このソースＰ^＋層５３ａと第２のシリコン柱５１ｃの底部とを接続する第１・第２のシリコン柱底部接続形成工程と、
第１のシリコン柱５１ｂの外周に絶縁層５４ｂ、第２のシリコン柱５１ｃの外周に絶縁層５４ｃをそれぞれ形成し、ゲート絶縁層５４ｂを囲んでゲート導体層５６ａを形成し、ゲート導体層５６ａを絶縁層５４ａで覆われたコンタクトを構成する第３のシリコン柱５１ａ上まで延長して形成し、第１のシリコン柱５１ｂの上部に、ゲート導体層５６ａに隣接してドレインＰ^＋層５７ａを形成し、ドレインＰ^＋層５７ａとソースＰ^＋層５３ａに挟まれた第１のシリコン柱５１ｂのシリコン層５８をＳＧＴのチャネルとする第１のシリコン柱ＳＧＴ形成工程と、
コンタクトを構成する第２のシリコン柱５１ｃにアクセプタ不純物をイオン注入したＳｉ、又は、シリサイドの導体層５９を形成する第２のシリコン柱導体層形成工程と、
第１のシリコン柱５１ｂ、第２のシリコン柱５１ｃ、及び第３のシリコン柱５１ａを覆うように、絶縁層６０、６１を形成し、コンタクトを構成する第３のシリコン柱５１ａ上にコンタクトホール６２ａ、ＳＧＴを構成する第１のシリコン柱５１ｂ上にコンタクトホール６２ｂ、コンタクトを構成する第２のシリコン柱５１ｃ上にコンタクトホール６２ｃをそれぞれ形成するコンタクトホール形成工程と、
コンタクトホール６２ａ，６２ｂ，６２ｃを介して、ゲート導体層５６ａとゲート金属層６３ａ（Ｇ）、ドレインＰ^＋層５７ａとドレイン配線金属層６３ｂ（Ｄ）、導体層５９とソース配線金属層６３ｃ（Ｓ）とをそれぞれ接続する配線金属層形成工程と、
からなる。

なお、このＳＧＴでは、ドレインＰ^＋層５７ａがソースとして機能する場合は、ソースＰ^＋層５３ａはドレインとして機能する。また、ＮチャネルＳＧＴでは、ドレイン・ソースはＮ^＋層から構成され、チャネルはＰ型、又は真性型（Intrinsic type）の半導体から構成される。

（第９の実施形態）
以下、図１１Ａ〜図１１Ｇを参照しながら、本実施形態に係るＳＧＴを用いた半導体装置について説明する。

図１１Ａは、ＳＧＴを用いた３段ＣＭＯＳインバータ回路図である。初段のインバータ回路は、２個のＰチャネルＳＧＴ８８ａａ，８８ａｂと１個のＮチャネルＳＧＴ８９ａとから構成されている。ＳＧＴ８８ａａ，８８ａｂ，８９ａのゲートが入力端子Ｖｉに接続され、ＰチャネルＳＧＴ８８ａａ，８８ａｂのドレインが電源端子Ｖｃｃに接続され、ＰチャネルＳＧＴ８８ａａ，８８ａｂのソースとＮチャネルＳＧＴ８９ａのソースとが接続され、初段出力端子を構成するとともに、２段目インバータ回路の入力端子に接続されている。さらに、ＮチャネルＳＧＴ８９ａのドレインがグランド端子Ｖｓｓに接続されている。１段目インバータ回路と同様にして、ＰチャネルＳＧＴ８８ｂａ，８８ｂｂとＮチャネルＳＧＴ８９ｂとからなる２段目インバータ回路と、ＰチャネルＳＧＴ８８ｃａ，８８ｃｂとＮチャネルＳＧＴ８９ｃとからなる３段目インバータ回路とが接続されている。２段目・３段目インバータ回路のＰチャネルＳＧＴ８８ｂａ，８８ｂｂ，８８ｃａ，８８ｃｂのドレインは、電源端子Ｖｃｃに接続されるとともに、ＮチャネルＳＧＴ８９ｂ，８９ｃのドレインは、グランド端子Ｖｓｓに接続されている。この３段ＣＭＯＳインバータ回路では、入力端子Ｖｉに入力された信号電圧が、３クロック時間遅延しながら、反転した信号として、出力端子Ｖｏから出力される。

図１１Ｂは、図１１Ａの３段ＣＭＯＳインバータ回路を、公知の技術を用いて、基板上に形成した場合の平面図である。図１１Ｂの下方から、初段、２段目、３段目インバータ回路が形成されている。初段インバータ回路は、ＰチャネルＳＧＴ８８ａａ，８８ａｂのソースＰ^＋層９０ｃａとＮチャネルＳＧＴ８９ａのソースＮ^＋層９０ｃｂとが互いに接続されて形成されている。ソースＰ^＋層９０ｃａ上にＰチャネルＳＧＴ８８ａａ，８８ａｂを形成するシリコン柱９１ａｃ，９１ｂｃが形成され、Ｎ^＋層９０ｃｂ上にＮチャネルＳＧＴ８９ａを構成するシリコン柱９１ｃｃが形成されている。ＳＧＴ８８ａａ，８８ａｂ，８９ａのゲート導体層９３ｃが、ＳＧＴを形成するシリコン柱９１ａｃ，９１ｂｃ，９１ｃｃを囲むように、かつ連続して形成されている。ゲート導体層９３ｃは、コンタクトホール９４ａｃを介して第１の入力配線金属層９５ｃａに接続されている。ＰチャネルＳＧＴ８８ａａ，８８ａｂのドレインは、シリコン柱９１ａｃ，９１ｂｃの上に形成されたコンタクトホール９４ｂｃ，９４ｃｃを介して第１の電源配線金属層９５ａに接続されている。Ｐ^＋層９０ｃａとＮ^＋層９０ｃｂとは、両者の境界部上に形成されたコンタクトホール９４ｄｃを介して第１の出力配線金属層９５ｃｂにそれぞれ接続されている。ＮチャネルＳＧＴ８９ａのソースは、シリコン柱９１ｃｃ上に形成されたコンタクトホール９４ｅｃを介して第１のグランド配線金属層９５ｃに接続されている。第１の入力配線金属層９５ｃａ上に、この第１の入力配線金属層９５ｃａに接続され、第２の入力配線金属層１０１ａｃ（Ｖｉ）が形成されている。第１の出力配線金属層９５ｃｂ上に、この第１の出力配線金属層９５ｃｂに接続されて、２段目インバータ回路の入力端子に接続される第２の出力配線金属層１０１ａｂが形成されている。この初段インバータ回路において、ゲート導体層９３ｃは、コンタクトホール９４ｄｃを回避するように配線されている。

初段インバータ回路の第２の出力配線金属層１０１ａｂは、２段目インバータ回路の第１の入力配線金属層９５ｂａに接続されている。２段目インバータ回路は、初段インバータ回路と同じ配置で形成され、ＰチャネルＳＧＴ８８ｂａ，８８ｂｂのソースＰ^＋層９０ｂａと、ＮチャネルＳＧＴ８９ｂのソースＮ^＋層９０ｂｂと、シリコン柱９１ａｂ，９１ｂｂ、９１ｃｂと、ゲート導体層９３ｂと、コンタクトホール９４ａｂ、９４ｂｂ，９４ｃｂ，９４ｄｂ，９４ｅｂと、第１の入力配線金属層９５ｂａ、第１の電源配線金属層９５ａ、第１のグランド配線金属層９５ｃ、及び第１の出力配線金属層９５ｂｂと、から構成されている。第１の出力配線金属層９５ｂｂは、第２の出力配線金属層１０１ａａに接続され、３段目インバータ回路の第１の入力配線金属層９５ａａに接続されている。３段目インバータ回路は、初段・２段目インバータ回路と同じ配置になるように、ＰチャネルＳＧＴ８８ｃａ，８８ｃｂのソースＰ^＋層９０ａａと、ＮチャネルＳＧＴ８９ｃのソースＮ^＋層９０ｂａと、シリコン柱９１ａａ，９１ｂａ、９１ｃａと、ゲート導体層９３ａと、コンタクトホール９４ａａ、９４ｂａ，９４ｃａ，９４ｄａ，９４ｅａと、第１の入力配線金属層９５ａａ、第１の電源配線金属層９５ａ、第１のグランド配線金属層９５ｃ、及び第１の出力配線金属層９５ａｂと、から構成されている。第１の出力配線金属層９５ａｂは、第２の出力配線金属層１０１ｃ（Ｖｏ）に接続されている。さらに、第１の電源配線金属層９５ａは、コンタクトホール９４ｆａを介して第２の電源配線金属層１０１ｂ（Ｖｃｃ）に接続され、第１のグランド配線金属層９５ｃは、コンタクトホール９４ｆｂを介して第２のグランド配線金属層１０１ｄ（Ｖｓｓ）に接続されている。

図１１Ｃに、図１１ＢのＸ１−Ｘ１’線に沿った断面構造図を示す。Ｘ１−Ｘ１’線はコンタクトホール９４ａａ、ＰチャネルＳＧＴ８８ｃａ、８８ｃｂのシリコン柱９１ａａ，９１ｂａまで横（行）方向につながり、そこから折れ曲がり、コンタクトホール９４ｄａに接続され、さらにＮチャネルＳＧＴを構成するシリコン柱９１ｃａに接続されている。図１１Ｃは３段目インバータ回路の断面構造に対応している。酸化シリコン基板１上に平板状シリコン層１０８が形成され、この平板状シリコン層１０８上にＰチャネルＳＧＴ８８ｃａ、８８ｃｂのシリコン柱９１ａａ，９１ｂａと、ＮチャネルＳＧＴ８９ｃのシリコン柱９１ｃａとが形成されている。シリコン柱９１ａａ，９１ｂａの下方の平板状シリコン層１０８に、ソースＰ^＋層９０ａａが形成され、シリコン柱９１ｃａの下方の平板状シリコン層１０８に、ソースＮ^＋層９０ｂａが形成されている。シリコン柱９１ａａ，９１ｂａの外周にゲート絶縁層１１０ｂが形成され、シリコン柱９１ｃａの外周にゲート絶縁層１１０ｄが形成されている。これらゲート絶縁層１１０ｂ、１１０ｄを囲むように、互いに接続されたゲート導体層９３ｂが形成されている。このゲート導体層９３ｂを覆うようにストッパＳｉＮ層１１２が形成されている。ソースＰ^＋層９０ａａとソースＮ^＋層９０ｂａの境界部に、シリサイド層１３３ａが形成されている。このシリサイド層１３３ａ上にコンタクトホール９４ｄａ、ゲート導体層９３ａ上にコンタクトホール９４ａａ、シリコン柱９１ａａ，９１ｂａ、９１ｃａ上にコンタクトホール９４ｂａ，９４ｃａ，９４ｅａがそれぞれ形成されている。これらコンタクトホール９４ａａ，９１ｂａ，９４ｄａ，９１ｃａを介して、ゲート導体層９３ａと第１の入力配線金属層９５ａａ、ドレインＰ^＋層１１１ａと第１の電源配線金属層９５ａ、シリサイド層１３３ａと第１の出力配線金属層９５ａｂ、ドレインＮ^＋層１１１ｂと第１のグランド配線金属層９５ｃがそれぞれ接続されている。さらに、第１の入力配線金属層９５ａａは２段目インバータ回路の第２の出力配線金属層１０１ａａに接続され、第１の出力配線金属層９５ａｂは第２の出力配線金属層１０１ｃ（Ｖｏ）に接続されている。２段目インバータ回路の第２の出力配線金属層１０１ａａ、３段目インバータ回路の第２の出力配線層１０１ｃ（Ｖｏ）は、デュアル・ダマシン技術によって形成された銅（Ｃｕ）配線層である。

図１１Ｄに、図１１Ｂに示すＹ１−Ｙ１'線に沿った断面構造図を示す。各段のインバータ回路のソースＰ^＋層９０ａａ，９０ｂａ，９０ｃａと、ソースＮ^＋層９０ｂａ、９０ｂｂ、９０ｃｂとの境界部に、シリサイド層１３３ａ，１３３ｂ，１３３ｃが形成されている（Ｙ１−Ｙ１'線は、ソースＰ^＋層９０ａａ，９０ｂａ，９０ｃａ側にある）。ソースＰ^＋層９０ａａ，９０ｂａ，９０ｃａとソースＮ^＋層９０ｂａ、９０ｂｂ、９０ｃｂとを覆うように絶縁層１１０ｂが形成されている。絶縁層１１０ｂ上にゲート導体層９３ａ，９３ｂ，９３ｃが形成されている。また、構造物の全体に絶縁層１１３ａが堆積している。さらに、シリサイド層１３３ａ，１３３ｂ，１３３ｃ上にコンタクトホール９４ｄａ，９４ｄｂ、９４ｄｃが形成されている。コンタクトホール９４ｄａ，９４ｄｂ、９４ｄｃは、ゲート導体層９３ａ，９３ｂ，９３ｃと離間して形成されている。コンタクトホール９４ｄａ，９４ｄｂ，９４ｄｃを介して、シリサイド層１３３ａ，１３３ｂ，１３３ｃと第１の出力配線金属層９５ｃａ，９５ｃｂ，９５ｃｃとが接続されている。さらに、構造物の全体に絶縁膜１１３ｂが堆積されるとともに、第１の出力配線金属層９５ｃａ，９５ｃｂ，９５ｃｃと接続される第２の出力配線金属層１０１ｃ（Ｖｏ）、１０１ａａ，１０１ａｂが、例えばＣｕダブル・ダマシン技術によって形成されている。

図１１Ｂで示すように、従来技術で形成されたＣＭＯＳインバータ回路においては、第１の出力配線金属層９５ａｂ，９５ｂｂ，９５ｃｂに接続されるコンタクトホール９４ｄａ，９４ｄｂ，９４ｄｃは、ゲート導体層９３ａ，９３ｂ，９３ｃと平面視において重ならないように形成されるが、これは回路集積度低下の要因になる。さらに、従来技術では、図１１Ｃで示すように、シリコン柱９１ａａ，９１ｂａ，９１ｃａ上のコンタクトホール９４ｂａ，９４ｃａ，９４ｅａと、シリコン柱９１ａａ，９１ｂａ，９１ｃａ底部に繋がるシリサイド層１３３ａ上のコンタクトホール９４ｄａとの深さの差は、シリコン柱９１ａａ，９１ｂａ，９１ｃａの高さだけ必然的に生じている。さらに、シリサイド層１３３ａ上のコンタクトホール９４ｄａは、ゲート導体層９３ａ上のコンタクトホール９４ａａとも、深さが異なっている（図１１Ｃ)が、これはコンタクトホールの形成を困難としている。

図１１Ｅは、本実施形態に係る、図１１Ａに示す３段ＣＭＯＳインバータ回路を、基板上に形成した場合の平面図である。図１１Ｅの下方から、初段、２段目、３段目インバータ回路が形成されている。初段インバータ回路は、ＰチャネルＳＧＴ８８ａａ，８８ａｂのソースＰ^＋層９６ａｃとＮチャネルＳＧＴ８９ａのソースＮ^＋層９６ｂｃとが互いに接続されて形成され、ソースＰ^＋層９６ａｃ上にＰチャネルＳＧＴ８８ａａ，８８ａｂを構成するシリコン柱９７ｃｂ，９７ｃｃが形成され、Ｎ^＋層９６ｂｃ上にＮチャネルＳＧＴ８９ａを形成するシリコン柱９７ｃｅが形成されていることで構成されている。これらシリコン柱と同時に、ソースＰ^＋層９６ａｃとソースＮ^＋層９６ｂｃとの境界部上に、コンタクトを構成するシリコン柱９７ｃｄと、ソースＰ^＋層９６ａｃに接した真性シリコン層１０８ｃ上にコンタクトを構成するシリコン柱９７ｃａとがそれぞれ形成されている。ＳＧＴ８８ａａ，８８ａｂ，８９ａのゲート導体層９３ｂｃが、シリコン柱９７ｃａ，９７ｃｂ，９７ｃｄ，９７ｃｅを囲み、かつ連続して形成されている。このゲート導体層９３ｂｃは、コンタクトを構成するシリコン柱９７ｃａ上に形成されたコンタクトホール１００ｃａを介して第１の入力配線金属層４７ｃａに接続されている。ＰチャネルＳＧＴ８８ａａ，８８ａｂのドレインは、シリコン柱９７ｃｂ，９７ｃｃ上に形成されたコンタクトホール１００ｃｂ，１００ｃｃを介して第１の電源配線金属層１０７ｂに接続されている。Ｐ^＋層９６ａｃとＮ^＋層９６ｂｃとは、両者の境界部上に形成されたコンタクト柱９７ｃｄ上のコンタクトホール１００ｃｄを介して第１の出力配線金属層４７ｃｂに接続されている。ＮチャネルＳＧＴ８９ａのソースは、シリコン柱９７ｃｅ上に形成されたコンタクトホール１００ｃｅを介して第１のグランド配線金属層１０７ｄに接続されている。第１の入力配線金属層４７ｃａ上に、この第１の入力配線金属層４７ｃａに接続され、第２の入力配線金属層１０７ａａ（Ｖｉ）が形成されている。第１の出力配線金属層４７ｃｂ上に、この第１の出力配線金属層４７ｃｂに接続され、２段目インバータ回路の入力端子に接続される第２の出力配線金属層１０７ｃｃが形成されている。

初段インバータ回路の第２の出力配線金属層１０７ｃｃは、２段目インバータ回路の第１の入力配線金属層４７ｂａに接続されている。２段目インバータ回路は、初段インバータ回路と同じ配置になるように、真性シリコン層１０８ｂと、ＰチャネルＳＧＴ８８ｂａ，８８ｂｂのソースＰ^＋層９６ａｂと、ＮチャネルＳＧＴ８９ｂのソースＮ^＋層９６ｂｂと、シリコン柱９７ｂａ，９７ｂｂ，９７ｂｃ，９７ｂｄ，９７ｂｅと、ゲート導体層９３ｂｂと、コンタクトホール１００ｂａ，１００ｂｂ，１００ｂｃ，１００ｂｄ，１００ｂｅと、第１の入力配線金属層４７ｂａ、第１の電源配線金属層１０７ｂ、第１のグランド配線金属層１０７ｄ、及び第１の出力配線金属層４７ｂｂとから形成されている。第１の出力配線金属層４７ｂｂは、第２の出力配線金属層１０７ｃｂに接続されるとともに、３段目インバータ回路の第１の入力配線金属層４７ａａに接続されている。３段目インバータ回路は、初段及び２段目インバータ回路と同じ配置になるように、ＰチャネルＳＧＴ８８ｃａ，８８ｃｂの真性シリコン層１０８ａと、ソースＰ^＋層９６ａａと、ＮチャネルＳＧＴ８９ｃのソースＮ^＋層９６ｂａと、シリコン柱９７ａａ，９７ａｂ，９７ａｃ，９７ａｄ，９７ａｅと、ゲート導体層９３ｂａと、コンタクトホール１００ａａ，１００ａｂ，１００ａｃ，１００ａｄ，１００ａｅと、第１の入力配線金属層４７ａａ、第１の電源配線金属層１０７ｂ、第１のグランド配線金属層１０７ｄ、及び第１の出力配線金属層４７ａｂとから構成されている。第１の出力配線金属層４７ａｂは、第２の出力配線金属層１０７ｃａ（Ｖｏ）に接続されている。

図１１Ｆに、図１１Ｅに示すＸ２−Ｘ２’線に沿った断面構造図を示す。この断面構造図は、３段目インバータ回路の断面構造を示す。酸化シリコン基板１上に平板状シリコン層１０８ａが形成されるとともに、この平板状シリコン層１０８ａ上に、ＰチャネルＳＧＴ８８ｃａ，８８ｃｂのシリコン柱９７ａｂ，９７ａｃと、ＮチャネルＳＧＴ８９ｃのシリコン柱９７ａｅと、コンタクトを構成するシリコン柱９７ａａ，９７ａｄが形成されている。シリコン柱９７ａｂ，９７ａｃの下方の平板状シリコン層１０８ａにソースＰ^＋層９６ａａが形成されるとともに、シリコン柱９７ａｅの下方の平板状シリコン層１０８ａにソースＮ^＋層９６ｂａが形成されている。ソースＰ^＋層９６ａａとソースＮ^＋層９６ｂａの境界部上にコンタクトを構成するシリコン柱９７ａｄが形成されている。シリコン柱９７ａｂ，９７ａｃ，９７ａｅの外周に、ゲート絶縁層１１０ｂ，１１０ｄが形成されるとともに、コンタクトを構成するシリコン柱９７ａａ，９７ａｄの外周に、絶縁層１１０ａ，１１０ｃが形成されている。これらゲート絶縁層１１０ｂ，１１０ｄと、絶縁層１１０ａ，１１０ｃの外周とに、互いに接続されたゲート導体層９３ｂが形成されている。コンタクトを構成するシリコン柱９７ａａでは、構造物の全体が絶縁層１１０ａで覆われている。ゲート導体層９３ｂは、コンタクトを構成するシリコン柱９７ａａの絶縁層１１０ａを覆うように形成される。さらに、構造物の全体を覆うように、ストッパＳｉＮ層１１２ａが形成されている。続いて、コンタクトホール１００ａａ，１００ａｂ，１００ａｃ，１００ａｅが、シリコン柱９７ａａ，９７ａｂ，９７ａｃ，９７ａｄ，９７ａｅ上に形成されている。さらに、これらコンタクトホール１００ａａ，１００ａｂ，１００ａｃ，１００ａｄ，１００ａｅを介して、ゲート導体層９３ｂと第１の入力配線金属層４７ａａ、ドレインＰ^＋層１１１ａと第１の電源配線金属層１０７ｂ、コンタクトを構成するシリコン柱９７ａｄに形成された導体層１０９ａと第１の出力配線金属層４７ａｂ、ドレインＮ^＋層１１１ｂと第１のグランド配線金属層１０７ｄとがそれぞれ接続されている。さらに、第１の入力配線金属層４７ａａは、２段目インバータ回路の第２の出力配線金属層１０７ａａに接続されるとともに、第１の出力配線金属層４７ａｂは第２の出力配線金属層１０７ａｃに接続されている。２段目インバータ回路の第２の出力配線金属層１０７ａａ、３段目インバータ回路の第２の出力配線金属層１０７ａｃは、いずれもデュアル・ダマシン技術によって形成される銅（Ｃｕ）配線層である。

図１１Ｇは、図１１Ｅに示すＹ２−Ｙ２'線に沿った断面構造図である。各段のインバータ回路のソースＰ^＋層９６ａａ，９６ａｂ，９６ａｃとソースＮ^＋層９６ｂａ，９６ｂｂ，９６ｂｃの境界部上にコンタクトを構成するシリコン柱９７ａｄ，９７ｂｄ，９７ｃｄが形成されている（Ｙ２−Ｙ２'線はソースＰ^＋層９６ａａ，９６ａｂ，９６ａｃ側にある）。シリコン柱９７ａｄ，９７ｂｄ，９７ｃｄ、ソースＰ^＋層９６ａａ，９６ａｂ，９６ａｃとソースＮ^＋層９６ｂａ，９６ｂｂ，９６ｂｃを覆うように絶縁層１１０ｃｃ，１１０ｃｂ，１１０ａｃが形成されている。シリコン柱９７ａｄ，９７ｂｄ，９７ｃｄの絶縁層１１０ａｃ，１１０ｃｂ，１１０ｃｃの外周にゲート導体層９３ｂａ，９３ｂｂ，９３ｂｃが形成されている。また、全体にストッパＳｉＮ層１１２ａ，１１２ｂ，１１２ｃと絶縁層１１３ａが堆積される。さらに、シリコン柱９７ａｄ，９７ｂｄ，９７ｃｄにコンタクトホール１００ａｄ，１００ｂｄ，１００ｃｄが形成されている。コンタクトホール１００ａｄ，１００ｂｄ，１００ｃｄを介して、導体層１０９ａ，１０９ｂ，１０９ｃと第１の出力配線金属層４７ａｂ，４７ｂｂ，４７ｃｂが接続されている。さらに、全体に絶縁膜１１３ｂを堆積し、第１の出力配線金属層４７ａｂ，４７ｂｂ，４７ｃｂと接続される第２の出力配線金属層１０７ｃａ，１０７ｃｂ，１０７ｃｃが、例えばＣｕデュアル・ダマシン技術によって形成されている。

図１１Ｂに示すように、従来例のＣＭＯＳインバータ回路においては、第１の出力配線金属層９５ａｂ，９５ｂｂ，９５ｃｂに接続されるコンタクトホール９４ｄａ，９４ｄｂ，９４ｄｃは、ゲート導体層９３ａ，９３ｂ，９３ｃと平面視において重ならないように形成することが必要になるが、これは回路集積度低下の要因となる。これに対して、本実施形態では、図１１Ｅに示すように、ゲート導体層９３ｂａ，９３ｂｂ，９３ｂｃがコンタクトを構成するシリコン柱９７ａｄ，９７ｂｄ，９７ｃｄ上に形成されている。平面視では、ゲート導体層９３ｂａ，９３ｂｂ，９３ｂｃの領域にコンタクトホール１００ａｄ，１００ｂｄ，１００ｃｄが形成されているので、各段のコンタクトホール（１００ａａ、１００ａｂ，１００ａｃ，１００ａｄ，１００ａｅ）、（１００ｂａ，１００ｂｂ，１００ｂｃ，１００ｂｄ，１００ｂｅ）、（１００ｃａ、１００ｃｂ，１００ｃｄ，１００ｃｅ）は、横（行）方向に直線的に配列することができる。これにより、本実施形態のＣＭＯＳインバータ回路の回路集積度が向上する。さらに、本実施形態では、図１１Ｆに示すように、第１の入力配線金属層４７ａａ、第１の電源配線金属層１０７ｂ、第１の出力配線金属層４７ａｂ、第１のグランド配線金属層１０７ｄに接続されるコンタクトホール１００ａａ、１００ａｂ，１００ａｃ，１００ａｄ，１００ａｅは、シリコン柱９７ａａ，９７ａｂ，９７ａｃ，９７ａｄ，９７ａｅ上において、同じ深さで形成されている。これにより、当該ＣＭＯＳインバータ回路が容易に製造できるようになる。

（第１０の実施形態）
以下、図１２を参照しながら、第１０の実施形態に係る半導体装置について説明する。

図１２は、本実施形態を図１１Ａに示す３段ＣＭＯＳインバータ回路に適用した場合の、図１１Ｆに対応する断面構造図である。この断面構造は、図１１Ｆにおけるゲート導体層９３ｂを除いて同じである。本実施形態では、コンタクトを構成するシリコン柱９７ａｄの外周に形成されたゲート導体層９３ｂｂの高さが、ＳＧＴが形成されているシリコン柱９７ａｂ，９７ａｃ，９７ａｅのものよりも低く、かつ、少なくともゲート導体層９３ｂｂの厚さになるように形成されている。これにより、ゲート導体層９３ｂｂとコンタクトを構成するシリコン柱９７ａｄの導体層１０９ａとの結合容量を小さくすることができる。導体層１０９ａは、第１及び第２の出力配線金属層４７ａｂ，１０７ａｃに接続されているので、ゲート導体層９３ｂｂと出力配線間との結合容量を小さくすることができる。これにより、本実施形態によれば、図１１Ｆに示回路と比較してＳＧＴ回路の高速駆動化が実現される。

なお、コンタクトを構成するシリコン柱９７ａｄの外周に形成されたゲート導体層９３ｂｂの高さは、回路の要求性能に応じて、ゲート導体層９３ｂｂの厚さまで低くすることが可能である。

（第１１の実施形態）
以下、図１３Ａ、図１３Ｂを参照しながら、本実施形態に係る固体撮像装置について説明する。
本実施形態は、画素領域に設けたコンタクトを構成する第２のシリコン柱３の外周の全体に、ゲート導体層７ａと、画素選択線導体層１０４ａを形成し、これらゲート導体層７ａ、画素選択線導体層１０４ａを、横（行）方向両側の周辺駆動・出力回路領域に設けたコンタクトを構成する第３のシリコン柱１０２ａ，１０２ｂ，１０２ｃ，１０２ｄ上のコンタクトホール１０５ａ，１０５ｂ，１０５ｃ，１０５ｄを介してゲート導体層１０６ａ、１０６ｄ、画素選択線金属層１０６ｂ、１０６ｃに接続する点を特徴とする。これにより、特に画素選択線導体層１０４ａとゲート導体層７ａの両側駆動を、画素集積度の低下を生じることなく実現できる。

図１３Ａは、本実施形態に係る固体撮像装置の断面構造図である。この断面構造は、画素領域における、画素を構成する第１のシリコン柱２とコンタクトを構成する第２のシリコン柱３に形成された構造は、画素選択線導体層１０４ａを除いて、図９Ｂに示されたものと同じである。画素領域に、画素を構成する第１のシリコン柱２と、コンタクトを構成する第２のシリコン柱３とが形成されている。周辺駆動・出力領域に設けられた平板状シリコン層５ｃ、５ｄ上に、コンタクトを構成する第３のシリコン柱１０２ａ，１０２ｂ，１０２ｃ，１０２ｄが形成されている。第１〜第３のシリコン柱２，３，１０２ａ，１０２ｂ，１０２ｃ，１０２ｄの外周に、絶縁層４ｂ，４ｃ，１０３ａ，１０３ｂが形成されている。ゲート導体層７ａが、絶縁層４ｂ，４ｃ、第３のシリコン柱１０２ｂ，１０２ｃの絶縁層１０３ａ，１０３ｂの外周に沿って連続して形成され、第３のシリコン柱１０２ａ，１０２ｄでは、第３のシリコン柱１０２ａ，１０２ｄの上部全体を覆うように形成されている。第１のシリコン柱２の上部に形成されたＰ^＋層１１に接続された画素選択線導体層１０４ａが、第１のシリコン柱２のフォトダイオードＮ層９の外周を囲んで形成されている。画素選択線導体層１０４ａは、第２のシリコン柱３の側面の絶縁層４ｃに沿って形成され、第３のシリコン柱１０２ｂ，１０２ｃでは、第３のシリコン柱１０２ｂ，１０２ｃの上部の全体を覆うように形成されている。シリコン柱２，３，１０２ａ，１０２ｂ，１０２ｃ，１０２ｄ間に形成された平坦部では、ゲート導体層７ａは、ＳｉＯ_２層６上に形成され、画素選択線導体層１０４ａはＳｉＯ_２層１０ａ上に形成されている。信号線Ｎ^＋層５は、第２のシリコン柱３の導体層２３（２１）に接続され、コンタクトホール１６ｂを介して信号線金属層１７ｂに接続されている。ゲート導体層７ａは、第３のシリコン柱１０２ａ，１０２ｄ上に形成されたコンタクトホール１０５ａ，１０５ｄを介して、ゲート導体層１０６ｄに形成されている。画素選択線導体層１０４ａは、第３のシリコン柱１０２ｂ，１０２ｃ上に形成されたコンタクトホール１０５ｂ，１０５ｃを介して画素選択線金属層１０６ｂ，１０６ｃに接続されている。

これにより、信号線Ｎ^＋層５、ゲート導体層７ａ、画素選択線導体層１０４ａを信号線金属層１７ｂ、ゲート導体層１０６ａ、１０６ｄ、画素選択線金属層１０６ｂ，１０６ｃにそれぞれ接続するためのコンタクトホール１６ｂ，１０５ａ，１０５ｂ，１０５ｃ，１０５ｄを、第２及び第３のシリコン柱３，１０２ａ，１０２ｂ，１０２ｃ，１０２ｄの上方で、同じ深さで形成できる。さらに、ゲート導体層７ａと画素選択線導体層１０４ａとを、他の配線のコンタクトを構成するシリコン柱の側面に沿って配線することができるので、固体撮像装置の画素集積度の向上が実現できる。

本実施形態によれば、図１３Ｂに示す固体撮像装置を形成することができる。図１３Ｂ中のＦ−Ｆ’線に沿った断面構造図は、図１３Ａに対応している（図１３Ａの画素領域には、横（行）方向に繰り返し配列されているＦ−Ｆ’線上の最初の画素を構成する第１のシリコン柱Ｐ_１１と、コンタクトを構成する第２のシリコン柱Ｃ_１１とのみが記載されている）。画素領域において、第１のシリコン柱Ｐ_１１（２）〜Ｐ_３３と、コンタクトを構成する第２のシリコン柱Ｃ_１１（３）〜Ｃ_２３とが横（行）方向に交互に形成されている。これら第１、第２のシリコン柱Ｐ_１１〜Ｐ_３３、Ｃ_１１〜Ｃ_２３は、縦（列）方向に連続した信号線Ｎ^＋層５ａ（５），５ｂ，５ｃ上に形成されている。画素選択線導体層１０４ａ，１０４ｂ，１０４ｃは、第１、第２のシリコン柱Ｐ_１１〜Ｐ_３３、Ｃ_１１〜Ｃ_２３の外周に接続され、両端の周辺駆動・出力回路領域に設けられた第３のシリコン柱１０２ｂ，１０２ｃ，１０２ｂｂ，１０２ｃｂ，１０２ｂｃ，１０２ｃｃまで延長して形成される。ゲート導体層１０４ａａ，１０４ａｂ，１０４ａｃは、第１、第２のシリコン柱Ｐ_１１〜Ｐ_３３、Ｃ_１１〜Ｃ_２３の外周に形成され、両端の周辺駆動・出力回路領域に設けられた第３のシリコン柱１０２ｂ，１０２ｃ，１０２ｂｂ，１０２ｃｂ，１０２ｂｃ，１０２ｃｃまで延長して形成される。ゲート導体層１０４ａａ，１０４ａｂ，１０４ａｃは、両端の第３のシリコン柱１０２ａ，１０２ａｂ，１０２ａｃ，１０２ｄ，１０２ｄｂ，１０２ｄｃ上に設けられたコンタクトホール１０５ａ，１０５ｂｄ，１０５ａｃ，１０５ｄ，１０５ａｂ，１０５ｄｃを介して、ゲート導体層１０６ａ，１０６ａｂ，１０６ａｃ，１０６ｃ，１０６ｃｂ，１０６ｃｃに接続される。画素選択線導体層１０４ａ，１０４ｂ，１０４ｃは、両端の第３のシリコン柱１０２ｂ，１０２ｂｂ，１０２ｂｃ，１０２ｃ，１０２ｃｂ，１０２ｃｃ上に設けられたコンタクトホール１０５ｂ，１０５ｂｂ，１０５ｂｃ，１０５ｃ，１０５ｃｂ，１０５ｃｃを介して、ゲート導体層１０６ｂ，１０６ｂｂ，１０６ｂｃ，１０６ｄ，１０６ｄｂ，１０６ｄｃに接続される。これによって、ゲート導体層１０４ａａ，１０４ａｂ，１０４ａｃと画素選択線導体層１０４ａ，１０４ｂ，１０４ｃの両端から駆動することができるため、ゲート導体層１０４ａａ，１０４ａｂ，１０４ａｃと画素選択線導体層１０４ａ，１０４ｂ，１０４ｃに駆動パルス電圧を印加するリセット動作と信号読出し動作とを高速化することができる。

本実施形態では、図１３Ａに示すように、画素選択線導体層１０４ａとゲート導体層７ａは上下に互いに重なっていない。しかしこれに限られず、ゲート導体層７ａの表面に絶縁層を形成し、画素選択線導体層１０４ａと接するところの一部で、縦方向での重なりを設けてもよい。これによって、複数の画素を構成する第１のシリコン柱２の間に入射した光が、隣接する画素を構成する第１のシリコン柱２内に漏洩して信号電荷を発生することによる解像度の低下、カラー撮像における混色をさらに効果的に防止することができる。

（第１２の実施形態）
以下、図１４Ａ、図１４Ｂ、図１４Ｃを参照しながら、本実施形態に係るＳＧＴを用いた半導体装置について説明する。

図１４Ａに、ディプリーション形ＮチャネルＳＧＴ１１４ａを負荷にし、エンハンス形ＮチャネルＳＧＴを駆動トランジスタとしたＥ／Ｄ（エンハンスメント形駆動／ディプリーション形負荷）インバータ回路を示す。ＮチャネルＳＧＴ１１４ｂのゲートが入力端子Ｖｉに接続され、ＮチャネルＳＧＴ１１４ａのソースとゲートが出力端子Ｖｏに接続されている。また、ＮチャネルＳＧＴ１１４ａのソースとＮチャネルＳＧＴ１１４ｂのドレインが出力端子Ｖｏに接続され、ＮチャネルＳＧＴ１１４ｂのドレインがグランド端子Ｖｓｓに接続されている。このＥ／Ｄインバータ回路では、入力端子Ｖｉに入力された信号電圧が反転して出力端子より出力される。

図１４Ｂに、図１４Ａにおいて点線で囲まれたＮチャネルＳＧＴ１１４ａの領域の断面構造を示す。ＮチャネルＳＧＴを構成するシリコン柱５１ａの外周にゲート絶縁層５４ａが形成され、このゲート絶縁層５４ａの外周に形成されたゲート導体層５６ｂは、コンタクトを構成するシリコン柱５１ｂまで延長され、このコンタクトを構成するシリコン柱５１ｂの外周に形成された絶縁層５４ｂに沿ってコンタクトを構成するシリコン柱５１ｂの上部まで引き上げられて導体層５９に接続されている。絶縁層６１に形成されたコンタクトホール６２ａを介して、ＮチャネルＳＧＴ１１４ａのドレインＮ^＋層５７は、電源配線金属層６３ａ（Ｖｃｃ）と接続され、ＮチャネルＳＧＴ１１４ａのドレインＮ^＋層５３に繋がったコンタクトを構成するシリコン柱５１ｂの導体層５９とゲート導体層５６ｂはコンタクトホール６２ｂを介して、コンタクトを構成するシリコン柱５１ｂ上で、出力配線金属層６３ｂ（Ｖｏ）に接続されている。

このようにして、ＮチャネルＳＧＴ１１４ａのドレインＮ^＋層５３とゲート導体層５６ｂとの接続が、コンタクトを構成するシリコン柱５１ｂの上面で、新たなコンタクトホールを追加することなく実現される。さらに、互いに同じ深さのコンタクトホール６２ａ，６２ｂを形成することができる。

図１４Ｃに、ゲート導体層５６ｂと、コンタクトを構成するシリコン柱５１ｂの導体層５９との接続が、導体層５９の側面で行われる実施形態を示す。導体層５９の外周に形成された絶縁層５４ｃが、ＳＧＴを構成するシリコン柱５１ａの外周に形成されたゲート導体層５６ｂの高さより低くなる部分まで除去される。さらに、ゲート導体層５６ｂが形成され、ゲート導体層５６ｂと導体層５９との接続が、導体層５９の上方で行われる。ＮチャネルＳＧＴのドレインＮ^＋層５７と、絶縁層６１上の電源配線金属層６３ａ（Ｖｃｃ）との接続が、コンタクトホール６２ａを介して行われる。ゲート導体層５６ｂと、ＮチャネルＳＧＴ１１４ａのソースＮ^＋層５３の出力配線金属層６３ｂ（Ｖｏ）との接続が、コンタクトホール６２ｂを介して行われる。

このようにして、図１４Ｂに示す構造と同様に、ＮチャネルＳＧＴ１１４ａのソースＮ^＋層５３とゲート導体層５６ｂとの接続が、コンタクトを構成するシリコン柱５１ｂの上面で、新たなコンタクトホールを追加することなく実現される。この結果、互いに同じ深さのコンタクトホール６２ａ，６２ｂを形成することができる。

（第１３の実施形態）
以下、図１５Ａ、図１５Ｂを参照しながら、本実施形態に係る固体撮像装置について説明する。

図１５Ａは、図２Ａ〜図２Ｃで示す製造工程と同様な工程を経て形成された断面構造を示す図である。本実施形態では、固体撮像装置の画素領域に、画素を構成する第１のシリコン柱２に隣接するように、コンタクトを構成する第２のシリコン柱３ａが形成され、周辺駆動・出力回路領域にコンタクトを構成する第３のシリコン柱３ｂが形成されている。この第３のシリコン柱３ｂは、信号線Ｎ^＋層と分離して形成される。ＳｉＯ_２層４ｂ，４ｃ，４ｄが、第１〜第３のシリコン柱２，３ａ，３ｂを覆うように形成されている。その後、第３のシリコン柱３ｂの外周部のＳｉＯ_２層４ｄは除去される。ゲート導体層７ａがＳｉＯ_２層４ｂ，４ｃと、第３のシリコン柱３ｂと、を囲んで形成される。このゲート導体層７ａは、第１〜第３のシリコン柱２，３ａ，３ｂを互いに接続するように、ＳｉＯ_２層６上に形成される。ここでは、ゲート導体層７ａは、第３のシリコン柱３ｂのＰ層８ｃと直接に接続されている。

図１５Ｂは、図１５Ａに続いて、図３Ａ〜図３Ｃと同じ工程を経て固体撮像装置を形成した場合の断面構造を示す図である。第３のシリコン柱３ｂには、第２のシリコン柱３ａにシリサイド層２３を形成した場合と同様にして、シリサイド層２３ａが形成される。その後、図７Ｂに示す工程と同様にして固体撮像装置が形成される。

図１５Ｂに示すように、ゲート導体層７ａが、第３のシリコン柱３ｂの下方部位で、シリサイド層２３ａと接続されている。これによって、本実施形態は、図７Ｂで示すように、ゲート導体層７ａを第３のシリコン柱３ｂ上まで接続して形成する必要がない。これは、第１〜第３のシリコン柱２，３ａ，３ｂを囲む各ゲート導体層７ａの高さを互いに同じ高さとすることができるため、図７Ｂで示すように、第３のシリコン柱３ｂのゲート導体層７ａを、第３のシリコン柱３ｂの上部まで残存させる必要がない。

図１５Ａでは、ゲート導体層７ａが第３のシリコン柱のシリサイド層２３ａと反応することなく形成された場合について説明した。これに対し、ゲート導体層７ａが、Ｓｉとシリサイドを形成するような金属層、例えばＷ，Ｐｔ，Ｃｏ，Ｔｉなどの金属材料を含んだ金属層で形成された場合、第３のシリコン柱３ｂにおいては、熱処理によって、ゲート導体層７ａがシリサイド層と反応することで、両者が接続される。

また、本実施形態は、図１４Ａ〜図１４Ｃに示すＮチャネルＳＧＴ１１４ａのドレインＮ^＋層５３とゲート導体層５６ｂの接続にも適用することができる。この場合、この接続は、コンタクトホールのためのシリコン柱５１ｂの下方部位で、ゲート導体層５６ｂを導体層５９と直接に接続することによって行うことができる。

（第１４の実施形態）
以下、図１６Ａ、図１６Ｂを参照しながら、本実施形態に係る固体撮像装置について説明する。第１３の実施形態においては、ゲート導体層７ａと第３のシリコン柱３ｂのシリサイド層２３ａとを、第３のシリコン柱３ｂの下方部位にて直接に接続した。これに対し、本実施形態では、シリサイド層２３ａの代わりに、第３のシリコン柱３ｂにおける、銅（Ｃｕ）、タングステン（Ｗ）などの金属導体層と、ゲート導体層７ａとが接続されている点に特徴がある。

本実施形態では、図１６Ａに示すように、図１５Ａに示す場合と異なり、第３のシリコン柱３ｂの外周のＳｉＯ_２層４ｄは除去されずに残存する。本実施形態では、ゲート導体層７ａが第１〜第３のシリコン柱２，３ａ，３ｂの外周部のＳｉＯ_２層４ｂ，４ｃ，４ｄを囲み、第１の層間絶縁層６上に連続して形成される。

その後、図４Ｂに示すように、第３のシリコン柱３ｂのＰ層８ｃを、第３のシリコン柱３ｂの下方部位までエッチングし、そして、エッチングにより形成された孔の内部に露出したＳｉＯ_２層４ｃを除去し、ゲート導体層７ａを露出させる。続いて、図１６Ｂに示すように、エッチングした第３のシリコン柱３ｂのＰ層８ｃ上面と、エッチングにより形成された孔の側面に、例えば、ＴｉＮ，ＴａＮ、Ｃｕなどからなるバリヤ・シード層１４１を形成し、その後、ダマシン技術を用いて、当該孔内にＣｕを充填する。その後、図４Ｄに示した工程と同様な工程を経て、図１６Ｂに示す断面構造が得られる。

本実施形態では、第１３の実施形態のように、第１のシリコン柱２のゲート絶縁層であるＳｉＯ_２層４ｂと同時に形成した、第３のシリコン柱３ｂの外周部のＳｉＯ_２層４ｄは、ゲート導体層７ａを形成する前に除去してもよい。第３のシリコン柱３ｂのＳｉＯ_２層４ｄの除去は、それ以外の領域をフォトレジスト層で覆い、さらに、ＳｉＯ_２層４ｄを除いて、フォトレジスト層除去処理をして行う。この工程では、ゲートである第１のシリコン柱２のＳｉＯ_２層４ｂが汚染される可能性が大きいが、本実施形態では、ゲート導体層７ａを形成する前に、ＳｉＯ_２層４ｄを除去することがないので、このようなゲートＳｉＯ_２層４ｂが汚染される不都合を回避することができる。さらに、第１３の実施形態と同様に、ゲート導体層７ａを第３のシリコン柱３ｂの上部まで形成することを必要としない。

上記第１〜第１４の実施形態では、Ｓｉ半導体を使用したが、ゲルマニウムＳｉ（ＧｅＳｉ）、インジウム・アンチモン（ＩｎＳｂ）などの他の半導体を使用した場合においても、同様な効果が得られる。

また、本実施形態では、画素を構成するシリコン柱２，２ａと、ＳＧＴを構成するシリコン柱５１ａ，９７ａ，９７ｂ，９７ｃは、Ｐ型、又はＮ型のＳｉで形成された例で説明したが、真性型（intrinsic type)のＳｉで形成してもよい。

本実施形態では、第１のシリコン柱２，２ａ，５１ａ，９７ａ，９７ｂ，９７ｃ，５１ａの外周部に形成されたゲート導体層７，３０ａ，４３ａ，４３ｂ，５６ｂ，７ａ〜７ｃ，７ａａ〜７ａｃ，１０４ａ〜ｃ，９３，９３ａ，９３ｂは単層の材料層から形成したが、絶縁層で分離された複数層から形成してもよい。さらに、その複数層の内、いずれかが電気的に浮遊させた導体層を含んでいてもよい。

また、画素選択線導体層１４，１４ａ，１４ｂ，１４ｃ，３４は、電気抵抗率の小さい金属層など、又は透明導電膜であるＩＴＯ（インジウム・スズ・オキサイド）層であっても良い。ＩＴＯ膜を使用する場合、図８Ａに示す固体撮像装置では、画素選択線金属層８２ａ，８２ｂ，８２ｃが、コンタクトを構成するシリコン柱Ｃ_１１〜Ｃ_３３と上下に重ならないので、第１のシリコン柱Ｐ_１１〜Ｐ_３３の上面を覆うように配線しても良い。これと同様に、ＩＴＯ膜は、図１Ａに示すように、コンタクトを構成する第２のシリコン柱Ｃａ，Ｃｂ，Ｃｃが画素領域に存在せず、周辺駆動・出力回路領域に形成される場合にも適用することができる。

図６においては、コンタクトホールに代用される第２のシリコン柱３ａの下方部位にＮ^＋層３１ｂが残存していたが、シリサイド層３５が信号線導体層２８に直接に接していても、本発明の技術思想によって奏される効果は失われない。また、本実施形態では、本発明を固体撮像装置に適用したが、ＳＧＴを用いた半導体装置に適用しても、配線の低抵抗化に寄与するため、回路の駆動速度の高速化に寄与する。

また、図４Ｄ、図５において、Ｗ層７０ａ、Ｃｕ層７０ｂは、金属材料をコンタクト柱の孔６８に埋め込むダマシン（Damascene）技術により形成した。しかしこれに限られず、ドナー不純物を含むＮ^＋多結晶Ｓｉを埋め込むことで形成してもよい。

また、図４Ｂにおいては、第２のシリコン柱３のシリコン層をＳｉＯ_２層４ｃが露出するまでエッチングして孔６８ａを形成した。しかしこれに限られず、そのように孔を介して露出させずに、シリコン層を残存させることで、埋め込んだＷ層又はＣｕ層などの金属層による応力を緩和させてもよい。

図７Ｃ、図８Ａ、図９Ａ、図１３Ｂにおいては、画素領域にコンタクトを構成する第２のシリコン柱Ｃ_１１〜Ｃ_３３を、画素を構成する第１のシリコン柱Ｐ_１１〜Ｐ_３３に対して１個ずつ設けたものとした。しかしこれに限られず、信号線Ｎ^＋層５ａ，５ｂ，５ｃ，８０ａ，８０ｂ，８０ｃに接続されて、複数の第１のシリコン柱Ｐ_１１〜Ｐ_３３のシリコン柱ごとに、１個のコンタクトを構成するシリコン柱を設けても、信号線の抵抗値を下げることができる。

例えば、図７Ｃ、図８Ａ、図９Ａ、図１３Ｂにおいては、画素領域に存在するコンタクトを構成する第２のシリコン柱Ｃ_１１〜Ｃ_３３を、画素を構成する第１のシリコン柱Ｐ_１１〜Ｐ_３３とで分けている。即ち、それらの図では、画素とコンタクトホールをそれぞれ構成するシリコン柱に分けて図示している。ここでの画素を構成する第１のシリコン柱とは、フォトダイオードを持つ光電変換部、接合トランジスタを持つ信号読出し部、リセットトランジスタを持つリセット部を有するシリコン柱を示す。

なお、図８Ａにおいて、ＭＯＳトランジスタのゲート導体層８１ａ，８１ｂ，８１ｃと画素選択線導体層８２ａ，８２ｂ，８２ｃの配線配置が、入れ替わって形成しても良い。いずれも同様な効果が得られるためである。

図１２では、本発明の技術思想をＳＧＴを用いたＣＭＯＳインバータ回路に適用した。しかしこれに限られず、結合容量の低減は、回路の高速駆動化、安定動作化に寄与することから、本発明の技術思想は、第１のシリコン柱２に１つ又は複数の導体層を有する固体撮像装置に対しても適用することができる。

上記実施形態では、本発明の技術思想を、Ｓｉの柱状半導体に固体撮像装置の画素、又は半導体装置のＳＧＴを形成した場合に適用した。しかしながら、本発明の技術思想は、固体撮像装置、ＳＧＴに限らず柱状半導体に回路素子を形成した半導体装置に広く適用することができる。即ち、本発明の技術思想は、回路素子を形成した柱状半導体の底部に形成した半導体領域と、回路素子を構成する柱状半導体と同時に形成したコンタクトを構成する柱状半導体の内部に形成した導体層を電気的に接続し、回路素子を構成する柱状半導体上、又は、回路素子を構成する柱状半導体の上部に形成した半導体領域と、それと同じ面上に形成した回路素子を構成する柱状半導体の上部半導体領域と接続された導体層と、コンタクトを構成する柱状半導体上とに、ほぼ同じ深さで形成したコンタクトホールを介して上部配線金属層を接続されることを特徴とする。
なお、回路素子を構成する柱状半導体と、コンタクトを構成する柱状半導体とは、必ずしも同時に形成されなくともよい。

上記実施形態では、固体撮像装置における信号線Ｎ^＋層の形状が、ＳＧＴを構成するシリコン柱の下方にあるＰ^＋層又はＮ^＋層と異なっているが、これは従来技術を示す図１７Ａの固体撮像装置、図１８Ｃに示すＳＧＴを用いた半導体装置における形状と整合させたことによるものであり、これらのＮ^＋層又はＰ^＋層の形状は、互いに同じであってもよく、製造方法の相違により異なっていてもよい。

図１Ａに示すように、固体撮像装置における画素のゲート導体層７ａ，７ｂ，７ｃの平面視による形状は矩形であるのに対して、図１１Ｅに示すＳＧＴゲート導体層９３ｂａ，９３ｂｂ，９３ｂｃは、シリコン柱９７ａａ，９７ａｂ，９７ａｃ，９７ａｄ，９７ａｅなどを囲んで円形状に形成された形状としたが、いずれの形状であってもよい。また、ゲート導体層７ａ，７ｂ，７ｃの平面視による形状は、その他の形状、例えば、楕円形、五角形であっても、半導体装置の設計に従って適宜異なっていても良い。

第９の実施形態は、図１１Ａ〜図１１Ｇに示すように、本発明の技術思想をＳＧＴを用いた半導体装置に適用したが、第１０の実施形態は、固体撮像装置の駆動・出力・入力回路、又は他の半導体装置にも適用することができる。

例えば、図１０Ｃ、図１１Ｆにおいて、コンタクトを構成するシリコン柱５１ａ，９７ａａは、ソースＰ^＋層５３ａ，９６ａａ、ソースＮ^＋層９６ｂａに接続された平板状シリコン層５０，１０８ａ上に形成したが、図７Ｂに示す固体撮像装置と同様に、ソースＰ^＋層５３ａ,９６ａａ、ソースＮ^＋層９６ｂａが形成された平板状のＳｉと、分離された平板状シリコン層上に形成されてもよい。

例えば、図１１Ｅ、図１１Ｆ、図１１Ｇでは、ＰチャネルＳＧＴを形成するシリコン柱９７ａｂ，９７ａｃとＮチャネルＳＧＴを形成するシリコン柱９７ａｅの外周に形成するゲート導体層９３ｂａ，９３ｂｂ，９３ｂｃが同じ材料層である場合について説明したが、ゲート導体層９３ｂａ，９３ｂｂ，９３ｂｃは、閾値電圧を設定するため、互いに異なる材料層、又は、互いに異なる材料層を含む導体層で形成してもよい。

また、図１３Ａにおいて、画素選択線導体層１０４ａは、第１のシリコン柱２の上部領域にあるＰ^＋層１１と接続したが、Ｐ^＋層１１と電気的に分離して形成するとともに、図７Ｂに示す画素選択線導体層１４ｄのように、Ｐ^＋層１１と同じ層に、画素選択線導体層を構成するように形成してもよい。また、第１のシリコン柱２にあるゲート導体層７ａ、画素選択線導体層１０４ａは、２つ以上の層から構成されている場合であっても、それぞれの導体層に対応したコンタクトを構成する第３のシリコン柱１０２ａ，１０２ｂ，１０２ｃ，１０２ｄの数を増やすことで、固体撮像装置の回路集積度の向上を図ることができる。

図１０Ｃでは、第１のシリコン柱５１ｂには、ゲート導体層５６を１つのみ形成した。これに限られず、図１３Ａの固体撮像装置の場合と同様に、この第１のシリコン柱５１ｂの高さ方向に複数のゲート導体層を有するＳＧＴにおいても、本発明の技術思想を適用することができる。この場合、第１のシリコン柱５１ｂの高さが大きくなるため、本発明による効果がさらに高められる。

なお、本発明は、本発明の広義の精神と範囲を逸脱することなく、様々な実施形態及び変形が可能とされるものである。また、上述した実施形態は、本発明の一実施例を説明するためのものであり、本発明の範囲を限定するものではない。

本発明は、固体撮像装置、ＳＧＴなどの柱状半導体に回路素子を形成した半導体装置に広く適用できる。

１ 酸化シリコン基板
２、２ａ、Ｐ_１１〜Ｐ_３３ 第１のシリコン柱（第１の柱状半導体）
３、３ａ、Ｃ_１１〜Ｃ_３３ 第２のシリコン柱（第２の柱状半導体）
４ａ、４ｂ、４ｃ、６ ＳｉＯ_２層（絶縁層）
４ｄ 低容量絶縁層
５、５ａ、５ｂ、５ｃ 信号線Ｎ^＋層（底部半導体層）
７、７ａ、７ｂ、７ｃ、３０ａ ゲート導体層
８ａ、１１７ 第１のシリコン柱Ｐ層
８ｂ 第２のシリコン柱Ｐ層
９、３２、１２０ Ｎ層
１１、３３、１２１ Ｐ^＋層
１２、１９、６７ フォトレジスト層
１３ コンタクト柱Ｎ^＋層
１４、１４ａ 画素選択線導体層
１６ａ、１６ｂ、ＳＣ_１１〜ＳＣ_２2 コンタクトホール（コンタクト）
１７ａ、４９ａ、７３ａ、１０６ｂ、１２４ｂ 画素選択線金属層
１７ｂ、２６ａ、２６ｂ 信号線金属層
２０、６８、６８ａ 孔
２１ アモルファス又は多孔質シリコン層
２２ Ｎｉ、Ｃｏ、Ｔａ、Ｗ、Ｔｉなどの金属層
２３、２３ａ シリサイド層
２７ 絶縁基板
２８ 信号線導体層
３５ コンタクト柱導体層
３７、５０、１２６ 平板状シリコン層
４７ａａ 第１の入力配線金属層
４９ｃ リセットドレイン金属層
５１ａ ＳＧＴを構成するシリコン柱
５１ｂ コンタクトを構成するシリコン柱
５３、１１１ａ ドレインＰ^＋層
５４、１１０ｂ、１００ｄ ゲート絶縁層
５４ｃ、１００ａ、１００ｃ コンタクト柱絶縁層
５６ ＳＧＴを構成するゲート導体層
５７ ソースＰ^＋層
５８ 第１のシリコン柱Ｎ層
６０、６１ 絶縁層
６４ ＳｉＮ層
６９ ＴｉＮ層
６９ａ バリヤ・シード層
７０ａ Ｗ層（金属層）
７０ｂ Ｃｕ層
８２ａ 画素選択線導体層
８５ａ ゲート導体層
８８ａａ ＰチャネルＳＧＴ
８９ａ、８９ｂ、８９ｃ ＮチャネルＳＧＴ
９０ｂａ、９０ｂｂ ソースＮ^＋層
９５ｂ、１０１ｂ、１４０ｂ 第１の電源配線金属層
９５ｃ、１０１ｃ、１４０ｃ 出力配線金属層
９５ｄ、１０７ｄ 第１のグランド配線金属層
１０１ａｃ、１０７ａａ 第２の入力配線金属層
１０１ｂ、１０７ａｂ 第２の電源配線金属層
１０１ｄ、１０７ａｄ 第２のグランド配線金属層
１０６ａ ゲート金属層
１１１ｂ、１２７ ドレインＮ^＋層
１１１ａ、１３４ａ、１３４ｂ ドレインＰ^＋層
１２９ シリサイド層
１２５ 埋め込み酸化膜
１３１ａ、１３１ｂ、１３１ｃ リセットＭＯＳゲート導体
１３８ コンタクトストッパＳｉＮ層

Claims (19)

1. 基板上に、第１の柱状半導体と第２の柱状半導体とを互いに同じ高さになるように、かつ同時に形成する柱状半導体形成工程と、
   前記第１の柱状半導体の底部領域及び前記底部領域に下方で接する領域の内の少なくとも一つの領域にドナー又はアクセプタ不純物をドープして第１の半導体層を形成するとともに、前記第１の半導体層と前記第２の柱状半導体とを互いに接続する柱状半導体底部接続工程と、
   前記第１の柱状半導体の上部領域にドナー又はアクセプタ不純物をドープして上部半導体領域を形成し、当該上部半導体領域を有する回路素子を形成する回路素子形成工程と、
   前記第２の柱状半導体内に第１の導体層を形成する導体層形成工程と、
   前記第１及び第２の柱状半導体にそれぞれ接続される第１のコンタクトホール、第２のコンタクトホールを形成するコンタクトホール形成工程と、
   前記第１及び第２のコンタクトホールを介して前記上部半導体領域及び前記第１の導体層のそれぞれに接続される配線金属層を形成する配線金属層形成工程と、
   前記第１の柱状半導体を囲むように、第１の絶縁層を形成する工程と、前記第１の絶縁層及び前記第２の柱状半導体を囲むように、かつ、前記第１及び前記第２の柱状半導体を接続するように柱状半導体接続導体層を形成する柱状半導体接続導体層形成工程と、を有する、
   ことを特徴とする半導体装置の製造方法。
2. 前記上部半導体領域と接続されるように前記上部半導体領域と同一の面上に第２の導体層を形成する工程をさらに有し、
   前記コンタクトホール形成工程では、前記第２の導体層上と、前記第２の柱状半導体上とに、当該第２の導体層、当該第２の柱状半導体に接続されるように、それぞれ第１及び第２のコンタクトホールを形成し、
   前記配線金属層形成工程では、前記第１及び第２のコンタクトホールを介して前記第２の導体層及び前記第１の導体層と接続される配線金属層を形成する、
   ことを特徴とする請求項１に記載の半導体装置の製造方法。
3. 前記導体層形成工程は、
   前記第２の柱状半導体内にドナー又はアクセプタ不純物をドープして前記第１の導体層を形成する工程、又は、前記第２の柱状半導体内に、ドナー又はアクセプタがドープされた多結晶半導体層、シリサイド層、及び金属層の内のいずれか１つを埋めこむことで前記第１の導体層を形成する工程、からなる、
   ことを特徴とする請求項１に記載の半導体装置の製造方法。
4. 前記柱状半導体接続導体層形成工程では、前記第２の柱状半導体を囲むように、第２の絶縁層をさらに形成し、前記第１及び前記第２の絶縁層を囲むように、かつ、前記第１及び前記第２の柱状半導体を接続するように前記柱状半導体接続導体層を形成する、
   ことを特徴とする請求項１に記載の半導体装置の製造方法。
5. 前記柱状半導体接続導体層の上方に、前記第１及び第２の絶縁層を囲むように、かつ、前記第１及び第２の柱状半導体を接続するように、柱状半導体接続上方導体層を形成する工程、をさらに有する、
   ことを特徴とする請求項４に記載の半導体装置の製造方法。
6. 前記柱状半導体底部接続工程は、
   前記第１の柱状半導体の底部領域及び前記底部領域に下方で接する領域の内の少なくとも一つの領域にドナー又はアクセプタ不純物をドープして第１の半導体層を形成するとともに、前記第１の半導体層と前記第２の柱状半導体とを、前記基板上に第４の導体層を形成することで互いに接続する工程である、
   ことを特徴とする請求項１に記載の半導体装置の製造方法。
7. 前記第２の絶縁層が前記第１の絶縁層よりも低容量な絶縁材料を用いて形成される、
   ことを特徴とする請求項４に記載の半導体装置の製造方法。
8. 前記第１及び第３の柱状半導体を、互いに同じ高さになるように、かつ同時に形成する工程と、
   前記第３の柱状半導体内に、ドナーまたはアクセプタ不純物を含む不純物拡散層、シリサイド層、または金属層を形成する工程と、
   前記第１の柱状半導体の外周から、前記第１の絶縁層を介して前記柱状半導体接続導体層を、前記第３の柱状半導体まで延在させるとともに、前記第３の柱状半導体を囲むように、かつ、前記第３の柱状半導体内に形成され、ドナーまたはアクセプタ不純物を含む不純物拡散層、シリサイド層、または金属層と、前記第３の柱状半導体の下方領域において接続するように形成する工程と、を備える、
   ことを特徴とする請求項１に記載の半導体装置の製造方法。
9. 基板と、
   前記基板上に形成され、互いに同じ高さの第１及び第２の柱状半導体と、を備え、
   前記第１の柱状半導体の底部領域及び前記底部領域に下方で接する領域の内の少なくとも一つの領域には、ドナー又はアクセプタ不純物がドープされて第１の半導体層が形成されるとともに、前記第１の半導体層と前記第２の柱状半導体とが互いに接続されており、
   前記第１の柱状半導体の上部領域には、ドナー又はアクセプタ不純物がドープされてなる上部半導体領域を有する回路素子が形成され、
   前記第２の柱状半導体内には、第１の導体層が形成され、
   前記第１及び第２の柱状半導体にそれぞれ接続された第１のコンタクトホール、第２のコンタクトホールと、
   前記第１及び第２のコンタクトホールを介して前記上部半導体領域及び前記第１の導体層と接続された配線金属層と、
   前記第１及び第２の柱状半導体をそれぞれ囲むように形成された第１及び第２の絶縁層と、
   前記第１及び第２の絶縁層の内、少なくとも前記第１の絶縁層を囲み、かつ、前記第２の絶縁層に延在する柱状半導体接続導体層と、を有する、
   ことを特徴とする半導体装置。
10. 前記第２の柱状半導体の外周における前記柱状半導体接続導体層の高さが、前記第１の柱状半導体の外周における前記柱状半導体接続導体層の高さより低く、当該柱状半導体接続導体層の厚さよりも高い、
    ことを特徴とする請求項９に記載の半導体装置。
11. 固体撮像装置であって、
    当該固体撮像装置の画素は、前記第１及び第２の柱状半導体を備えるとともに、前記回路素子を含み、
    前記画素は、
    前記基板に形成された前記第１の半導体層としての底部半導体層と、
    前記第１の柱状半導体内において前記底部半導体層の上方に形成され、前記底部半導体層と反対の導電型である半導体又は真性半導体からなる第２の半導体層と、を備え、
    前記柱状半導体接続導体層は、前記底部半導体層の上方に位置するように、前記第２の半導体層の外周に前記第１の絶縁層を介して形成され、
    前記画素は、前記柱状半導体接続導体層の上方に位置するように、前記第２の半導体層の外周部に形成され、前記第１の半導体層と同じ導電型である第３の半導体層と、
    前記第２の半導体層に接続されるとともに、前記第３の半導体層の上方に形成され、前記底部半導体層と反対の導電型である前記上部半導体領域としての第４の半導体層と、
    をさらに備え、
    前記底部半導体層によって、前記第１の柱状半導体の底部領域と、前記第２の柱状半導体内の前記第１の導体層とが互いに接続されている、
    ことを特徴とする請求項９に記載の半導体装置。
12. ＳＧＴ（Ｓｕｒｒｏｕｎｄ Ｇａｔｅ Ｔｒａｎｓｉｓｔｏｒ）を有する半導体装置であって、
    前記第１の柱状半導体には、前記回路素子として前記ＳＧＴが形成され、
    前記ＳＧＴは、
    前記基板に形成された前記第１の半導体層としての底部半導体領域と、
    前記底部半導体領域の上方部位に接続されるとともに、当該底部半導体領域と反対の導電型である半導体又は固有半導体からなるチャネル半導体層と、
    前記チャネル半導体層の外周に形成された絶縁層と、
    前記チャネル半導体層の外周に前記絶縁層を介して形成された導体層と、を備え、
    前記上部半導体層は、前記チャネル半導体層の上方部位に接続されるとともに、前記底部半導体領域と同じ導電型であり、かつ、当該底部半導体領域が前記ＳＧＴのソースとして機能する場合はドレインとして機能する一方で、当該底部半導体領域が前記ＳＧＴのドレインとして機能する場合はソースとして機能し、
    前記底部半導体領域と、前記第２の柱状半導体内の前記第１の導体層とが互いに接続されている、
    ことを特徴とする請求項９に記載の半導体装置。
13. 固体撮像装置であって、
    前記画素が複数配置される画素領域において、当該各画素を構成する前記第１及び第２の柱状半導体が、それぞれ、縦（列）方向及び横（行）方向に２次元状に配列されている、
    ことを特徴とする請求項１１に記載の半導体装置。
14. 固体撮像装置であって、
    前記第１の半導体層としての底部半導体層は、前記第１の柱状半導体が縦方向に配列されてなる列ごとに、当該列における複数の第１の柱状半導体の底部領域に接続されるとともに、縦（列）方向に延在することで、第１の半導体層接続導体層を形成し、
    前記第１の半導体層接続導体層は、当該第１の半導体層接続導体層上の前記各第１の柱状半導体に隣接する前記第２の柱状半導体の底部領域に接続され、
    前記第１の柱状半導体の前記柱状半導体接続導体層は、行方向に隣接する当該第１の柱状半導体の間に入射する光を遮るように互いに接続されることで、横（行）方向に延在する第２の半導体層接続導体層を形成し、
    列方向に隣接する前記第１の柱状半導体の間に入射する光を遮るように、横（行）方向に延在するとともに、当該各第１の柱状半導体の前記第４の半導体層に接続された第３の半導体層接続導体層を備え、
    前記第２及び第３の半導体層接続導体層の内の少なくとも一つが形成された領域内に、複数の前記第２の柱状半導体が形成されるとともに、当該各第２の柱状半導体上にコンタクトホールが形成され、当該各コンタクトホールと、前記各第２の柱状半導体内の前記第１の導体層とを介して、前記第１の半導体層接続導体層と、前記配線金属層と、が互いに接続されている、
    ことを特徴とする請求項１３に記載の半導体装置。
15. 固体撮像装置であって、
    前記画素が配列される画素領域において、
    前記第１の半導体層としての底部半導体層は、前記第１の柱状半導体が縦方向に配列されてなる列ごとに、縦（列）方向に延在することで、第１の半導体層接続導体層を形成し、
    前記第１の柱状半導体の前記柱状半導体接続導体層は、互いに接続されることで、横（行）方向に延在する第２の半導体層接続導体層を形成し、
    前記第１の柱状半導体の前記第４の半導体層に接続され、横（行）方向に延在する第３の半導体層接続導体層を備え、
    前記第２及び第３の半導体層接続導体層が、電磁エネルギー波の入射方向から見て、互いに重なる部分を有するように形成され、
    前記第２の柱状半導体が、前記第１の半導体層接続導体層上、かつ、横（行）方向に隣接する前記第１の柱状半導体の間に形成されている、
    ことを特徴とする請求項１３に記載の半導体装置。
16. ＳＧＴ（Ｓｕｒｒｏｕｎｄ Ｇａｔｅ Ｔｒａｎｓｉｓｔｏｒ）を有する半導体装置であって、
    前記第１の柱状半導体が複数配列され、
    前記第１の柱状半導体の前記柱状半導体接続導体層は、複数の前記第１の柱状半導体を互いに接続するように延在しており、
    前記柱状半導体接続導体層が形成されている領域に前記第２の柱状半導体が形成され、
    前記第２の柱状半導体を囲むように、第２の絶縁層が形成され、
    前記柱状半導体接続導体層は、前記第２の絶縁層を介して第２の柱状半導体の外周に形成されている、
    ことを特徴とする請求項１２に記載の半導体装置。
17. 前記基板上に、前記第１及び第２の柱状半導体と、全体が第３の絶縁層で覆われた第３の柱状半導体とが形成され、
    前記第１の柱状半導体上に第６の半導体層が形成されるとともに、前記第１の柱状半導体の下方領域に第７の半導体層が形成され、
    前記第１の柱状半導体、前記第２の柱状半導体をそれぞれ囲むように、第１の絶縁層、第２の絶縁層が形成され、
    前記柱状半導体接続導体層は、前記第１の柱状半導体の外周に、前記第１の絶縁層を囲むように、かつ、前記第２の柱状半導体の外周に、前記第２の絶縁層を囲むように、少なくとも１つの層から形成され、当該柱状半導体接続導体層は、前記第３の柱状半導体の上面に接続されており、
    前記第３の柱状半導体、前記第１の柱状半導体の前記第６の半導体層、及び、前記第２の柱状半導体に接続されるように、それぞれにコンタクトホールが形成され、
    前記コンタクトホールを介して、前記第６の半導体層、前記第７の半導体層、及び、前記柱状半導体接続導体層のいずれにも接続されている配線金属層を有する、
    ことを特徴とする請求項９に記載の半導体装置。
18. 前記第１の柱状半導体、前記第２の柱状半導体をそれぞれ囲むように、第１の絶縁層、第２の絶縁層が形成されるとともに、
    前記柱状半導体接続導体層が、前記第２の柱状半導体の上部において、前記第１の導体層に接続されている、
    ことを特徴とする請求項９に記載の半導体装置。
19. 前記第１及び第３の柱状半導体が、互いに同じ高さになるように、かつ同時に形成されたものであり、
    前記第３の柱状半導体内に、ドナーまたはアクセプタ不純物を含む不純物拡散層、シリサイド層、または金属層が形成され、
    前記柱状半導体接続導体層が、前記第３の柱状半導体まで延在するとともに、前記第３の柱状半導体を囲んでおり、かつ、前記第３の柱状半導体内に形成された、ドナーまたはアクセプタ不純物を含む不純物拡散層、シリサイド層、または金属層と、前記第３の柱状半導体の下方領域において接続されている、
    ことを特徴とする請求項９に記載の半導体装置。

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