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WO2009139185A1 - 不揮発性半導体記憶装置およびその製造方法 - Google Patents

不揮発性半導体記憶装置およびその製造方法 Download PDF

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Publication number
WO2009139185A1
WO2009139185A1 PCT/JP2009/002148 JP2009002148W WO2009139185A1 WO 2009139185 A1 WO2009139185 A1 WO 2009139185A1 JP 2009002148 W JP2009002148 W JP 2009002148W WO 2009139185 A1 WO2009139185 A1 WO 2009139185A1
Authority
WO
WIPO (PCT)
Prior art keywords
layer
electrode wiring
interlayer insulating
memory device
insulating layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Ceased
Application number
PCT/JP2009/002148
Other languages
English (en)
French (fr)
Inventor
姫野敦史
三河巧
有田浩二
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Panasonic Corp
Original Assignee
Panasonic Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Panasonic Corp filed Critical Panasonic Corp
Publication of WO2009139185A1 publication Critical patent/WO2009139185A1/ja
Anticipated expiration legal-status Critical
Ceased legal-status Critical Current

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Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices

Definitions

  • the present invention relates to a cross-point type nonvolatile semiconductor memory device using a resistance change layer, and more particularly to a configuration in which a diode is inserted in series in a resistance change layer.
  • nonvolatile semiconductor memory devices using a ferroelectric as a capacitor element have already been used in many fields.
  • a nonvolatile semiconductor memory device (hereinafter referred to as a nonvolatile semiconductor memory device) using a material whose resistance value changes by application of an electric pulse and keeps the state after the change.
  • ReRAM ReRAM
  • the ReRAM includes a transistor and a nonvolatile storage unit connected to the drain of the transistor. And this memory
  • an oxygen-deficient tantalum oxide film (TaO x ), a nickel oxide film (NiO), a vanadium oxide film (V 2 O 5 ), a zinc oxide film (ZnO), a niobium oxide film (Nb 2 O 5 )
  • a titanium oxide film (TiO 2 ), a tungsten oxide film (WO 3 ), a cobalt oxide film (CoO), or the like is used.
  • Such a transition metal oxide film exhibits a specific resistance value when a voltage or current exceeding a threshold is applied, and may continue to hold the specific resistance value until a new voltage or current is applied. It is known and has a feature that it can be manufactured by using an existing DRAM process as it is.
  • the above example is composed of one transistor and one nonvolatile memory portion, but a cross-point type ReRAM using a perovskite structure material is also shown (for example, see Patent Document 2).
  • a stripe-shaped lower electrode is formed on a substrate, and an active layer is formed on the entire surface so as to cover the lower electrode.
  • a resistance change layer whose resistance is reversibly changed by an electric pulse is used.
  • a stripe-shaped upper electrode is formed perpendicular to the lower electrode.
  • a region where the lower electrode and the upper electrode intersect with each other with the active layer interposed therebetween is a memory portion, and each of the lower electrode and the upper electrode functions as either a word line or a bit line.
  • a ReRAM comprising a formed lower electrode, a resistance structure formed on the lower electrode, a diode structure formed on the resistance structure, and an upper electrode formed on the diode structure (For example, see Patent Document 3).
  • the unit cell structure can be a continuous stacked structure of one diode structure and one resistance structure, and an array cell structure can be easily realized.
  • a cross-point type ReRAM there is also shown a configuration in which a memory plug is formed at the intersection of a conductive array line in the X direction and a conductive array line in the Y direction (see, for example, Patent Document 4).
  • This memory plug is composed of seven layers, and a composite metal oxide sandwiched between two electrode layers is a memory element, and a metal-insulator-metal (MIM) structure formed on the memory element is It constitutes a non-ohmic element.
  • MIM metal-insulator-metal
  • the memory cells are connected to the bit lines and isolation diodes, and the isolation diodes are further connected to individual word lines.
  • the structure is also shown (see, for example, Patent Document 6).
  • the isolation diode a Schottky diode made of a metal-semiconductor contact is used, and it is shown that platinum (Pt) is suitable for the metal portion.
  • JP 2004-363604 A JP 2003-68984 A Japanese Patent Laid-Open No. 2006-140489 US Pat. No. 6,753,561 JP 2003-197880 A JP 2003-273335 A
  • the configuration of one diode having a switching function and one resistor is also described, but the specific structure of the resistor and the diode is not described or suggested at all.
  • the second example shows a cross-point configuration, but in this example, diodes are connected in series, and the specific structure of the cross-point configuration is completely described and suggested in the same manner as described above. It has not been.
  • the third example shows a configuration in which a resistor structure is formed on the lower electrode, a diode structure is further formed on the resistor structure, and an upper electrode is formed on the diode structure.
  • This diode structure is shown to be formed of a p-type oxide and an n-type oxide made of NiO, TiO 2 or the like.
  • the diode structure described in the third example is formed with the same outer dimensions as the resistor structure, it is difficult to increase the current capacity of the diode structure. If the current capacity of the diode is small, the current necessary for writing cannot be sufficiently passed, and there is a problem that the stable operation of the ReRAM is hindered.
  • the manufacturing method is complicated. Furthermore, in this configuration, since the non-ohmic element has the same shape as the variable resistance layer, the current capacity cannot be increased. For this reason, similarly to the above, there is a problem of inhibiting the stable operation of ReRAM.
  • the present invention solves the above-described conventional problems, and a nonvolatile semiconductor memory device capable of ensuring a sufficient current capacity and stable operation in a cross-point type structure in which a non-ohmic element and a resistance change layer are combined.
  • the purpose is to provide.
  • a nonvolatile semiconductor memory device includes a substrate, a lower electrode wiring formed on the substrate, an interlayer insulating layer formed on the substrate and the lower electrode wiring, An upper layer electrode wiring formed on the interlayer insulating layer; and a memory cell provided through the interlayer insulating layer and connected to the lower layer electrode wiring and the upper layer electrode wiring, wherein the memory cell includes the lower layer wiring A non-ohmic element provided on the electrode wiring, and a resistance change layer provided on the non-ohmic element and connected to the upper electrode wiring, wherein the non-ohmic element is at least a semiconductor layer or an insulating layer.
  • a body layer and a metal electrode body layer wherein the metal electrode body layer is formed in a contact hole provided through the interlayer insulating layer, and the semiconductor layer or the insulating layer Layer is formed in a wider area than the cross-section of the contact hole on the outer and and the lower electrode wiring of the contact hole.
  • Nonvolatile semiconductors that can ensure the flatness of the semiconductor layer or insulator layer constituting the ohmic element, have small variations in the characteristics of non-ohmic elements, have good reproducibility, and can secure sufficient current capacity A storage device can be realized.
  • the interlayer insulating layer may be a stacked structure including a plurality of layers.
  • the interlayer insulating layer becomes a non-ohmic element.
  • the contact hole for connection is formed by dry etching, the amount of digging by etching of the semiconductor layer or insulator layer that becomes a part of the non-ohmic element can be reduced, and the characteristic variation of the non-ohmic element is small.
  • a nonvolatile semiconductor memory device with good reproducibility can be realized.
  • the upper layer side of the interlayer insulating layer is made to have a hard film type in CMP by forming a multilayer structure of the interlayer insulating layer. By selecting, it is possible to reduce the polishing amount of the interlayer insulating layer.
  • the lower layer electrode wiring, the interlayer insulating layer, the non-ohmic element, the resistance change layer, and the upper layer electrode wiring are used as a single-stage structural unit, and the upper layer electrode is formed on the structural unit.
  • Another structural unit may be stacked using the wiring as a new lower electrode wiring.
  • the lower layer electrode wiring may be formed in a stripe shape
  • the upper layer electrode wiring may be formed in a stripe shape intersecting the lower layer electrode wiring
  • the lower layer electrode wiring and the upper layer electrode wiring can be used as a bit line and a word line, and further, a resistance change phenomenon according to a combination with a resistance change layer as a material used for the upper layer electrode wiring
  • the upper electrode wiring can be suitably used also as the upper electrode of the resistance change layer, so that the manufacturing process can be further simplified.
  • the non-ohmic element may be an MSM diode having a three-layer structure in which the semiconductor layer is sandwiched between the metal electrode body layer and another metal electrode body layer.
  • the non-ohmic element may be a MIM diode having a three-layer structure in which the insulator layer is sandwiched between the metal electrode layer and another metal electrode layer.
  • the non-ohmic element may be a Schottky diode having a two-layer structure including the semiconductor layer and the metal electrode body layer.
  • the method for manufacturing a nonvolatile semiconductor memory device of the present invention includes a step of forming a lower layer electrode wiring on a substrate and a semiconductor layer or an insulator layer that becomes a part of a non-ohmic element on the lower layer electrode wiring.
  • a step of forming an interlayer insulating layer on the substrate and the semiconductor layer or the insulator layer; and forming a contact hole in the interlayer insulating layer to form a part of the semiconductor layer or the insulator layer A step of exposing a metal electrode body layer to be a part of the non-ohmic element on the semiconductor layer or the insulator layer exposed in the contact hole; and on the metal electrode body layer Forming a resistance change layer, and forming an upper-layer electrode wiring on the resistance change layer.
  • a layer including a semiconductor layer or an insulator layer having a stacked structure constituting a non-ohmic element is formed on a lower electrode wiring having a flat surface formed by a damascene method. Since the flatness of the semiconductor layer or the insulator layer of the ohmic element can be ensured, the interface state of the non-ohmic element can be improved. As a result, it is possible to suppress a decrease in breakdown voltage and variations in breakdown voltage due to electric field concentration or the like, and to increase a current capacity.
  • the upper layer electrode wiring is used as a new lower electrode wiring, and the process from the step of forming the insulator layer to the step of forming the upper layer electrode wiring is repeated to obtain the new lower layer electrode wiring.
  • a new non-ohmic element, a new resistance change layer, and a new upper electrode wiring may be formed on the upper electrode wiring.
  • the lower electrode wiring may be formed in a stripe shape, and the semiconductor layer or the insulator layer may be formed in a stripe shape similar to the lower electrode wiring on the lower electrode wiring.
  • the semiconductor layer or the insulator layer of the non-ohmic element can be simultaneously processed, and three layers of the non-ohmic element are formed. Since the metal electrode body at the lower part of the structure can be covered by the lower electrode wiring, the manufacturing process can be further simplified.
  • the lower electrode wiring may be formed in a stripe shape
  • the upper electrode wiring may be formed in a stripe shape intersecting the lower electrode wiring
  • the lower layer electrode wiring and the upper layer electrode wiring can be used as a bit line and a word line, and further, a resistance change phenomenon according to a combination with a resistance change layer as a material used for the upper layer electrode wiring
  • the upper electrode wiring can be suitably used also as the upper electrode of the resistance change layer, so that the manufacturing process can be further simplified.
  • the nonvolatile semiconductor memory device of the present invention includes a semiconductor layer or an insulator layer among the layers constituting the non-ohmic element in a cross-point configuration in which the non-ohmic element is provided in series with respect to each resistance change layer. Since at least one layer is formed on the lower electrode wiring and other layers constituting the non-ohmic element are embedded in the contact hole, the current capacity is increased while simplifying the manufacturing process, and the characteristics of the non-ohmic element There is a great effect that can be stabilized.
  • the non-volatile semiconductor memory device of the present invention has a laminated structure of a plurality of interlayer insulating layers, whereby a semiconductor layer or an insulator constituting a non-ohmic element is formed when a contact hole is formed in the interlayer insulating layer. Variations in the thickness of the layers can be reduced, and the characteristics of the non-ohmic element can be stabilized.
  • FIGS. 1A and 1B are a plan view and a cross-sectional view illustrating the configuration of the nonvolatile semiconductor memory device according to the first embodiment of the invention.
  • 2A and 2B are a partially enlarged plan view and a partially enlarged cross-sectional view of a main part of the nonvolatile semiconductor memory device according to the first embodiment.
  • FIG. 3 is a block diagram illustrating a schematic circuit configuration of the nonvolatile semiconductor memory device according to the first embodiment.
  • 4A to 4D are views for explaining a method of manufacturing the nonvolatile semiconductor memory device according to the first embodiment.
  • 5A to 5C are views for explaining the method for manufacturing the nonvolatile semiconductor memory device according to the first embodiment.
  • FIGS. 9A and 9B are a cross-sectional view and a main part enlarged cross-sectional view illustrating the configuration of the nonvolatile semiconductor memory device according to the second embodiment of the present invention.
  • 10A to 10D are views for explaining a method of manufacturing the nonvolatile semiconductor memory device according to the second embodiment.
  • 11A to 11C are diagrams for explaining a method of manufacturing the nonvolatile semiconductor memory device according to the second embodiment.
  • FIGS. 12A to 12C are diagrams for explaining a method of manufacturing the nonvolatile semiconductor memory device according to the second embodiment.
  • 13A to 13C are diagrams for explaining a method of manufacturing the nonvolatile semiconductor memory device according to the second embodiment.
  • FIG. 14 is a cross-sectional view illustrating the configuration of a nonvolatile semiconductor memory device according to the third embodiment of the present invention.
  • FIG. 15 is a partial enlarged cross-sectional view of the main part of the nonvolatile semiconductor memory device according to the fourth embodiment of the present invention.
  • FIG. 16 is a partial enlarged cross-sectional view of the main part of the nonvolatile semiconductor memory device according to the fifth embodiment of the present invention.
  • FIGS. 17A and 17B are a partially enlarged plan view and a partially enlarged sectional view of the main part of the nonvolatile semiconductor memory device according to the sixth embodiment of the present invention.
  • FIGS. 1A and 1B are diagrams illustrating the configuration of the nonvolatile semiconductor memory device 10 according to the first embodiment of the present invention.
  • FIG. 1A is a plan view
  • FIG. 1B is a cross-sectional view taken along the line 1A-1A shown in FIG.
  • a part of the uppermost insulating protective layer 27 is notched for easy understanding.
  • FIG. 2 (a) and 2 (b) are partial enlarged views of the main part for showing the configuration of the non-ohmic element 17 and the storage unit 21.
  • FIG. FIG. 2A is a plan view
  • FIG. 2B is a cross-sectional view taken along the line 2A-2A shown in FIG.
  • the nonvolatile semiconductor memory device 10 includes a substrate 11, a stripe-shaped lower electrode wiring 15 formed on the substrate 11, an interlayer insulating layer 16 formed on the lower electrode wiring 15 and the substrate 11, and the like.
  • the contact hole formed through the interlayer insulating layer 16 is connected to the lower electrode wiring 15 and the non-ohmic element 17 formed on the lower electrode wiring 15 is embedded in the contact hole.
  • the non-ohmic element 17 is an MSM diode having a three-layer structure including a buried electrode 20 that is a metal electrode body layer, a semiconductor layer 19, and a lower electrode 18 that is another metal electrode body layer.
  • At least one layer including the semiconductor layer 19 having the above-described stacked structure, that is, the lower electrode 18 and the semiconductor layer 19 are formed outside the contact hole and on the lower electrode wiring 15 in a region wider than the cross section of the contact hole. Further, the other layer having the above-described laminated structure, that is, the buried electrode 20 is buried in the contact hole.
  • the upper layer electrode wiring 23 is formed on the interlayer insulating layer 16 in a stripe shape intersecting with the lower layer electrode wiring 15.
  • the embedded portion 20, the resistance change layer 22, and the upper electrode wiring 23 in a region connected to the resistance change layer 22 constitute a storage unit 21.
  • oxygen-deficient tantalum oxide (TaO x ) is preferable from the viewpoint of stability of resistance change characteristics, reproducibility of production, and the like.
  • the upper-layer electrode wiring 23 extends to the outside of the region where the non-ohmic element 17 and the storage unit 21 are formed in a matrix.
  • a semiconductor circuit in which active elements 12 such as transistors are integrated using a silicon single crystal substrate as the substrate 11 is provided.
  • active elements 12 such as transistors are integrated using a silicon single crystal substrate as the substrate 11
  • FIG. 1B as an example of the active element 12, a transistor including a source region 12a, a drain region 12b, a gate insulating film 12c, and a gate electrode 12d is shown.
  • elements necessary for a memory circuit such as a DRAM may be included.
  • the lower electrode wiring 15 and the upper electrode wiring 23 are respectively connected to the active element 12 in a region different from the matrix region in which the non-ohmic element 17 and the storage unit 21 are formed. That is, in FIG. 1B, the lower layer electrode wiring 15 is connected to the source region 12 a of the active element 12 through the buried conductors 24 and 25 and the semiconductor electrode wiring 26. Note that the upper-layer electrode wiring 23 is similarly connected to another active element (not shown) through the buried conductor 28.
  • the lower electrode wiring 15 can be easily formed by, for example, forming a film by sputtering using Ti—Al—N alloy, copper (Cu), or aluminum (Al), and performing an exposure process and an etching process.
  • the non-ohmic element 17 for example, the lower electrode 18 and the buried electrode 20 are made of tantalum nitride (TaN), tungsten (W), or a combination thereof, and the semiconductor layer 19 is nitrogen-deficient silicon nitride (SiN).
  • An MSM diode having a structure in which x ) is stacked can be used. If TaN or W is used as the electrode, the wiring resistance increases, and it is desirable to further form a thin film made of Al, Cu or the like.
  • an insulating oxide material can be used for the interlayer insulating layer 16.
  • a TEOS-SiO film or a silicon nitride (SiN) film formed by CVD using silicon oxide (SiO) or ozone (O 3 ) and tetraethoxysilane (TEOS) by CVD can be used.
  • a silicon carbonitride (SiCN) film, a silicon carbonation (SiOC) film, a silicon fluorine oxide (SiOF) film, or the like, which is a low dielectric constant material, may be used.
  • the resistance change layer 22 constituting the storage unit 21 is not only the above TaO x but also iron oxide, titanium oxide, vanadium oxide, cobalt oxide, nickel oxide, zinc oxide, niobium oxide film, tungsten oxide film, A transition metal oxide such as a hafnium oxide film may be used and formed by a sputtering method or the like. Such a transition metal oxide material exhibits a specific resistance value when a voltage or current exceeding a threshold value is applied, and the specific value is applied until a pulse voltage or current having a certain magnitude is newly applied. Continue to maintain the resistance value.
  • FIG. 3 is a block diagram illustrating a schematic circuit configuration of the nonvolatile semiconductor memory device 10 according to the present embodiment.
  • the non-ohmic element 17 and the resistance change layer 22 constituting the memory unit 21 shown in FIG. 1B are represented by symbols of a diode and a resistor, respectively.
  • the non-ohmic element 17 and the resistance change layer 22 are connected in series to constitute a memory cell.
  • One end of the non-ohmic element 17 is connected to the lower layer electrode wiring 15, and one end of the resistance change layer 22 is connected to the upper layer electrode wiring 23.
  • the non-ohmic element 17 and the entire storage unit 21 may be included in the memory cell.
  • the lower layer electrode wiring 15 is connected to the bit line decoder 6 and the readout circuit 7.
  • the upper layer electrode wiring 23 is connected to the word line decoder 5.
  • the lower layer electrode wiring 15 is a bit line and the upper layer electrode wiring 23 is a word line, and a plurality of memory cells are arranged in a matrix.
  • a peripheral circuit is constituted by the bit line decoder 6, the word line decoder 5, and the read circuit 7, and these peripheral circuits are constituted by an active element 12 made of, for example, a MOSFET.
  • FIG. 5 is a diagram showing a process until a lower electrode 18 and a semiconductor layer 19 are formed.
  • FIG. 4A is a cross-sectional view of a state in which the semiconductor interlayer insulating layer 14 is formed on the substrate 11 on which the active element 12 is formed
  • FIG. 4B is a stripe shape at a predetermined position of the semiconductor interlayer insulating layer 14.
  • FIG. 4C is a plan view showing a state in which a contact hole 24a for connecting to the wiring groove 15a and the semiconductor electrode wiring 26 is formed.
  • FIG. 4C shows the lower electrode wiring 15 and the buried conductor 24 in the semiconductor interlayer insulating layer 14 by the dual damascene method.
  • FIG. 4D is a cross-sectional view in which a lower electrode 18 and a semiconductor layer 19 constituting a non-ohmic element are further formed on the lower electrode wiring 15.
  • an interlayer insulating layer 16 is formed on a semiconductor interlayer insulating layer 14 including a lower electrode 18 and a semiconductor layer 19 constituting a non-ohmic element. It is a figure which shows the process until it forms the contact hole 29 in this position.
  • FIG. 5A is a cross-sectional view of a state in which an interlayer insulating layer 16 is formed on a semiconductor interlayer insulating layer 14 including a lower electrode 18 and a semiconductor layer 19 constituting a non-ohmic element
  • FIG. FIG. 5C is a cross-sectional view of the cross section taken along the line 5A-5A shown in FIG. 5B in the direction of the arrow, with the contact hole 29 formed at a predetermined position of the layer 16. 4 to 8 are all taken along line 5A-5A.
  • 6 (a) to 6 (d) are diagrams showing steps until the buried electrode 20 is buried in the contact hole 29 and the resistance thin film layer 22a to be the resistance change layer 22 is further formed.
  • FIG. 6A is a cross-sectional view of a state in which an electrode thin film layer 20a to be the buried electrode 20 is formed on the interlayer insulating film 16 including the contact hole 29, and FIG. 6B is an electrode thin film on the interlayer insulating film 16 by CMP.
  • FIG. 6C is a cross-sectional view in a state where the layer 20a is removed
  • FIG. 6C is a cross-sectional view in which the surface side of the embedded electrode 20 in the contact hole 29 is further removed
  • FIG. FIG. 6 is a cross-sectional view of a state in which a resistive thin film layer 22a to be a layer 22 is formed.
  • FIG. 7A and 7B are views showing a state in which the buried electrode 20 and the resistance change layer 22 are buried in the contact hole 29.
  • FIG. 7A is a plan view
  • FIG. 7B is a cross-sectional view taken along the line 5A-5A shown in FIG. 7A in the direction of the arrow.
  • FIG. 8A and 8B are views showing a state in which the upper layer electrode wiring 23 is formed on the interlayer insulating layer 16.
  • 8A is a plan view
  • FIG. 8B is a cross-sectional view taken along the line 5A-5A shown in FIG. 8A in the direction of the arrow.
  • a semiconductor interlayer insulating layer 14 is formed on a substrate 11 on which a plurality of active elements 12, buried conductors 25, semiconductor electrode wirings 26, and a semiconductor interlayer insulating layer 13 are formed.
  • Al is mainly used for the buried conductor 25 and the semiconductor electrode wiring 26, but recently, Cu that can realize low resistance even when miniaturized is mainly used.
  • the semiconductor interlayer insulating layers 13 and 14 also have a fluorine-containing oxide (for example, SiOF), a carbon-containing nitride (for example, SiCN), or an organic resin material (for example, polyimide) in order to reduce parasitic capacitance between wirings. Is used. Also in the present embodiment, for example, Cu can be used as the semiconductor electrode wiring 26, and SiOF, which is a fluorine-containing oxide, can be used as the semiconductor interlayer insulating layers 13 and 14, for example.
  • a fluorine-containing oxide for example, SiOF
  • SiCN silicon-containing nitride
  • organic resin material for example, polyimide
  • a stripe-shaped wiring groove 15 a for embedding the lower electrode wiring 15 in the semiconductor interlayer insulating layer 14 and a contact hole 24 a for connecting to the semiconductor electrode wiring 26 are formed. These can be easily formed by using a technique used in a general semiconductor process.
  • the lower electrode wiring 15 can be embedded in the semiconductor interlayer insulating layer 14.
  • the lower electrode wiring 15 other than the Ti—Al—N alloy material described above, for example, Cu, Al, Ti—Al alloy or a laminated structure thereof may be used.
  • a lower electrode 18 and a semiconductor layer 19 which are part of the non-ohmic element 17 are stacked so as to be connected to the lower electrode wiring 15.
  • the lower electrode 18 and the semiconductor layer 19 are formed on the lower electrode wiring 15 in the same stripe shape as the lower electrode wiring 15.
  • SiN x nitrogen deficient silicon nitride
  • the SiN x film having semiconductor characteristics can be formed, for example, by reactive sputtering in a nitrogen gas atmosphere using a Si target.
  • the chamber pressure may be 0.1 Pa to 1 Pa and the Ar / N 2 flow rate may be 18 sccm / 2 sccm at room temperature.
  • An interlayer insulating layer 16 made of TEOS-SiO is formed by CVD.
  • the interlayer insulating layer 16 various materials can be used as described above.
  • contact holes 29 are formed in the interlayer insulating layer 16 on the semiconductor layer 19 at a constant arrangement pitch.
  • the contact hole 29 has an outer shape smaller than the width of the lower layer electrode wiring 15 and the semiconductor layer 19 formed on the lower layer electrode wiring 15.
  • a quadrangular shape is used, but it may be a circular shape, an elliptical shape, or another shape. Since the contact hole 29 having such a shape can be formed by a general semiconductor process, detailed description thereof is omitted.
  • an electrode thin film layer 20a to be a buried electrode 20 is formed on the interlayer insulating layer 16 including the contact hole 29.
  • the electrode thin film layer 20a is a part of the non-ohmic element 17 and also a part of the storage unit 21, and TaN, W, or Pt is used.
  • the electrode thin film layer 20a on the interlayer insulating layer 16 is removed using a CMP process, and a buried electrode 20 is buried in the contact hole 29.
  • over polishing is further performed to remove a part of the surface of the buried electrode 20 in the contact hole 29.
  • a method for removing the electrode thin film layer 20a not only CMP but also an etch back method may be used.
  • a resistance thin film layer 22 a serving as a resistance change layer is formed on the interlayer insulating layer 16 including the contact holes 29.
  • TaO x is formed by sputtering as the variable resistance layer.
  • a film forming method not only sputtering but also CVD method, ALD method, or the like may be used.
  • the resistance thin film layer 22 a on the interlayer insulating layer 16 is removed using a CMP process, and the resistance change layer 22 is embedded in the contact hole 29.
  • an upper electrode wiring 23 is formed so as to be connected to the resistance change layer 22.
  • the upper electrode wiring 23 is formed on the interlayer insulating layer 16 in a stripe shape that is at least larger than the contact hole 29 and intersects the lower electrode wiring 15.
  • Cu, Pt or iridium (Ir) is used as the upper electrode wiring 23.
  • a buried conductor 28 is also formed at the same time, connected to a semiconductor electrode wiring (not shown) via the buried conductor 28, and electrically connected to an active element provided at a position not shown. Connect.
  • Equation 1 the current flowing through the MSM diode is proportional to the area of the MSM diode and inversely proportional to the thickness of the semiconductor layer 19. . Therefore, in order to obtain a large current capacity at a low voltage, it is required to form the semiconductor layer 19 thin.
  • the lower electrode wiring 15 is embedded in the semiconductor interlayer insulating layer 14 by a damascene process, and the surface of the lower electrode wiring 15 is formed. Is processed very smoothly.
  • the lower electrode 18 and the semiconductor layer 19 are laminated on the smooth lower electrode wiring 15, a dense and continuous film can be obtained even if the semiconductor layer 19 is thin.
  • the semiconductor layer 19 has a shape larger than that of the buried electrode 20 in the contact hole 29, the phenomenon that the lower electrode wiring 15 and the buried electrode 20 contact and leak does not occur. Furthermore, since the semiconductor layer 19 is also disposed outside the buried electrode 20, the current path flowing through the non-ohmic element is formed to extend outside the area of the buried electrode.
  • the nonvolatile semiconductor memory device 10 as shown in FIGS. 1A and 1B can be manufactured.
  • FIGS. 9A and 9B are diagrams illustrating the configuration of the nonvolatile semiconductor memory device 30 according to the second embodiment of the present invention.
  • FIG. 9A is a cross-sectional view
  • FIG. FIG. 3 is an enlarged cross-sectional view of a main part for showing the configuration of the non-ohmic element 17 and the storage unit 21.
  • the nonvolatile semiconductor memory device 30 of the present embodiment has the same basic configuration as the nonvolatile semiconductor memory device 10 of the first embodiment, but the interlayer insulating layer 31 on the substrate 11 including the lower electrode wiring 15 It is characterized by having a laminated structure of a plurality of layers, and an upper electrode wiring is embedded in the interlayer insulating layer 32.
  • FIG. 3 is a view showing a process until an interlayer insulating layer 31 having a three-layer structure is formed thereon and a contact hole 29 is formed in the interlayer insulating layer 31.
  • FIG. 10A is a cross-sectional view of a state in which the lower electrode 18 and the semiconductor layer 19 constituting the non-ohmic element 17 are formed on the lower electrode wiring 15 embedded in the interlayer insulating layer 14, and FIG. ) Is a cross-sectional view of a state in which an interlayer insulating layer 31 having a three-layer structure is formed, and FIG. 10C shows an interlayer insulating layer 31a and a lower interlayer insulating layer 31a of the interlayer insulating layer 31 having a three-layer structure by using an etching process.
  • FIG. 10D is a cross-sectional view of the state in which the contact hole 29 is formed up to the boundary surface of the layer 31b, and FIG. It is sectional drawing of the state which carried out.
  • FIGS. 11A to 11C are diagrams showing a process of embedding and forming the embedded electrode 20.
  • FIG. 11A is a cross-sectional view of a state in which an electrode thin film layer 20a to be the buried electrode 20 is formed on the interlayer insulating layer 31 including the contact hole 29, and FIG. 11B is an electrode thin film on the interlayer insulating layer 31 by CMP.
  • FIG. 11C is a cross-sectional view showing a state in which the embedded electrode 20 in the contact hole 29 is further overpolished and a recess is formed on the surface layer side.
  • the resistance change layer 22 is further embedded on the buried electrode 20 in the contact hole 29, and the interlayer insulation layer 32 is formed on the interlayer insulation layer 31 including the resistance change layer 22. It is a figure which shows the process until it does.
  • FIG. 12A is a cross-sectional view in a state in which a resistance thin film layer 22a to be the resistance change layer 22 is formed
  • FIG. 12B is a cross-sectional view in a state in which the resistance thin film layer 22a on the interlayer insulating layer 31 is removed by CMP
  • FIG. 12C is a cross-sectional view in a state where an interlayer insulating layer 32 is further formed.
  • FIGS. 13A to 13C are diagrams showing a process of forming a stripe-shaped wiring groove 33 in the interlayer insulating layer 32 and embedding the upper electrode wiring 23 in the wiring groove 33.
  • FIG. 13A to 13C are diagrams showing a process of forming a stripe-shaped wiring groove 33 in the interlayer insulating layer 32 and embedding the upper electrode wiring 23 in the wiring groove 33.
  • FIG. 13A is a cross-sectional view showing a state in which the wiring groove 33 is formed in the interlayer insulating layer 32
  • FIG. 13B shows an electrode thin film layer 23a that becomes the upper electrode wiring 23 on the interlayer insulating layer 32 including the wiring groove 33
  • FIG. 13C is a cross-sectional view showing a state in which the electrode thin film layer 23a on the interlayer insulating layer 32 is removed by CMP and the upper electrode wiring 23 is embedded in the wiring groove 33.
  • a non-ohmic element formed in a stripe shape similar to the lower electrode wiring 15 is formed on the lower electrode wiring 15 embedded in the semiconductor interlayer insulating layer 14.
  • a lower electrode 18 and a semiconductor layer 19 are stacked.
  • the lower interlayer insulating layer 31a made of SiCN, SiON, SiOC, SiOF, or the like using a CVD method or the like, and an insulating film of a film type different from the lower interlayer insulating layer 31a, for example,
  • a middle interlayer insulating layer 31b made of TEOS-SiO or the like and an upper interlayer insulating layer 31c made of, for example, SiON harder than TEOS-SiO are stacked.
  • the lower interlayer insulating layer 31a, the intermediate interlayer insulating layer 31b, and the upper interlayer insulating layer 31c constitute the interlayer insulating layer 31.
  • the film thickness of the lower interlayer insulating layer 31a is preferably sufficiently smaller than the film thickness of the intermediate interlayer insulating layer 31b.
  • the upper interlayer insulating layer 31c acts as a stopper in the CMP process, and by forming the upper interlayer insulating layer 31c, the CMP process can be performed easily and reliably.
  • contact holes 29 for connecting to the semiconductor layer 19 are formed in the interlayer insulating layer 31 at a constant arrangement pitch.
  • the contact hole 29 has an outer shape smaller than the width of the lower electrode wiring 15 and is the same as the shape described with reference to FIGS.
  • This processing can be performed by a general semiconductor process, for example, dry etching.
  • the lower interlayer insulating layer 31a functions as a stopper in etching. It is possible to reduce the digging amount of the semiconductor layer 19 due to the contact hole formation.
  • the thickness of the semiconductor layer 19 is not reduced at the bottom of the contact hole 29, and the semiconductor layer 19 can be prevented from being reduced in resistance and short-circuiting due to contact between the upper and lower electrodes of the semiconductor layer. Can be obtained.
  • SiON or silicon nitride (SiN) is used as the lower interlayer insulating layer 31a
  • TEOS-SiO is used as the intermediate interlayer insulating layer 31b.
  • the contact hole is formed by dry etching, for example, if the chamber pressure is 2.1 Pa and C 5 F 8 , O 2 and Ar are used as the etching gas at a flow rate of 17 sccm / 23 sccm / 500 sccm, the etching rate of SiON is TEOS The etching rate is as low as 1/5 compared to the etching rate of -SiO, and the etching rate of SiN is even smaller than 1/20 compared with the etching rate of TEOS-SiO. Therefore, it was confirmed that when the main interlayer insulating layer is TEOS-SiO, SiON or SiN acts as a stopper in the etching process.
  • contact holes are formed by over-etching until the semiconductor layer 19 is exposed.
  • the lower interlayer insulating layer 31a is removed by an etching process
  • SiON is used as the lower interlayer insulating layer 31a
  • only the flow rate is set to 10 sccm / 30 sccm / 500 sccm using the etching gas described above.
  • the etching rate of SiON increases 4 times compared to the above conditions.
  • SiN is used, the etching rate of SiN increases when only CF 4 is used as the etching gas.
  • an electrode thin film layer 20 a to be the buried electrode 20 is formed on the interlayer insulating layer 31 including the contact hole 29.
  • the electrode thin film layer 20a is a part of the non-ohmic element 17 and also a part of the memory unit 21, and TaN or W is used.
  • the electrode thin film layer 20a on the interlayer insulating layer 31 is removed using a CMP process, and the embedded electrode 20 is embedded in the contact hole 29.
  • the upper interlayer insulating layer 31c is provided in the interlayer insulating layer 31, the upper interlayer insulating layer 31c effectively functions as a stopper, and the interlayer insulating layer 31 is hardly polished and is thinned by the electrode thin film layer 20a. Only can be removed reliably.
  • a resistance thin film layer 22 a that becomes the resistance change layer 22 is formed on the interlayer insulating layer 31 including the contact hole 29.
  • TaO x is formed by sputtering as the resistive thin film layer 22a.
  • a film forming method not only sputtering but also CVD method, ALD method, or the like may be used.
  • the resistance thin film layer 22 a on the interlayer insulating layer 31 is removed by using a CMP process, and the resistance change layer 22 is embedded in the contact hole 29. Also in this case, since the upper interlayer insulating layer 31c is provided in the interlayer insulating layer 31, the upper interlayer insulating layer 31c effectively acts as a stopper, and the interlayer insulating layer 31 is hardly polished and is a resistive thin film layer. Only 22a can be reliably removed.
  • an interlayer insulating layer 32 is further formed on the interlayer insulating layer 31 including the resistance change layer 22.
  • the interlayer insulating layer 32 is formed to a thickness necessary for embedding the upper-layer electrode wiring 23, and as the material thereof, TEOS-SiO may be used, or other interlayer insulating materials generally used in semiconductor devices may be used. It may be used. Further, as with the interlayer insulating layer 31, a multilayer structure including two or more layers in which a hard insulating layer is formed as an upper layer may be employed.
  • a stripe-shaped wiring groove 33 that exposes the resistance change layer 22 and intersects the lower electrode wiring 15 is formed.
  • This processing can be performed by a general semiconductor process, for example, dry etching.
  • an electrode thin film layer 23 a to be the upper electrode wiring 23 is formed on the interlayer insulating layer 32 including the wiring trench 33. Also in the present embodiment, Cu, Pt, Ir or the like is used as the material of the upper electrode wiring 23.
  • the electrode thin film layer 23 a on the interlayer insulating layer 32 is removed by CMP process or etch back, and the upper electrode wiring 23 is embedded in the wiring trench 33.
  • the non-ohmic element 17 is constituted by the lower electrode 18, the semiconductor layer 19, and the buried electrode 20, and the upper electrode wiring 23 in the region connected to the buried electrode 20, the resistance change layer 22, and the resistance change layer 22;
  • the storage unit 21 is configured.
  • an insulating protective layer (not shown) for protecting the upper electrode wiring 23 is formed. Thereby, the nonvolatile semiconductor memory device by the manufacturing method of this embodiment can be manufactured.
  • the process can be easily performed.
  • the upper electrode wiring 23 is embedded in the interlayer insulating layer 32.
  • the interlayer insulating layer 31 is formed by using the method for manufacturing the nonvolatile semiconductor memory device 10 of the first embodiment.
  • the upper layer electrode wiring 23 may be formed thereon.
  • the upper electrode wiring 23 may be embedded in the interlayer insulating layer.
  • FIG. 14 is a cross-sectional view for explaining the configuration of the nonvolatile semiconductor memory device 40 according to the third embodiment of the present invention.
  • the nonvolatile semiconductor memory device 40 includes a lower layer electrode wiring, an interlayer insulating layer, a non-ohmic element, a resistance change layer, and an upper layer included in the nonvolatile semiconductor memory device 10 of the first embodiment shown in FIG.
  • the electrode wiring is configured as a single-stage structural unit, and an upper-layer electrode wiring immediately below the structural unit is used as a new lower-layer electrode wiring on the lowermost structural unit, and further, two-stage structural units are stacked. By stacking in this way, a larger capacity nonvolatile semiconductor memory device can be realized.
  • the non-ohmic element and the memory unit are stacked in three stages, so that the configuration requirements of the first stage, the second stage, and the third stage can be easily understood. For this reason, the first level is indicated by distinguishing the first level, the second level by the second level, and the third level by the third level.
  • the structural unit in the first stage is configured in the same way as the corresponding part of the nonvolatile semiconductor memory device 10 shown in FIG. Similar to the nonvolatile semiconductor memory device 10, in the nonvolatile semiconductor memory device 40, the first upper-layer electrode wiring 23 in the first stage is formed so as to extend outside the matrix region. Similarly to the first upper-layer electrode wiring 23 in the first stage, the second upper-layer electrode wiring 47 in the second stage and the third upper-layer electrode wiring 58 in the third stage are also formed to extend outside the matrix region. ing.
  • the structural unit in the second stage is formed as follows using the first upper layer electrode wiring 23 as a new lower layer electrode wiring.
  • the second lower electrode 42 and the second semiconductor layer 43 are formed on the first upper layer electrode wiring 23 in the same stripe shape as the first upper layer electrode wiring 23, and the second interlayer insulating layer 48 is further formed.
  • contact holes are provided at positions corresponding to the first memory portion 21, and the second embedded electrode 44 and the second resistance change layer 46 are embedded in the contact holes. .
  • the second upper layer electrode wiring 47 is formed in a stripe shape connected to the second resistance change layer 46 and intersecting the first upper layer electrode wiring 23. Further, a third interlayer insulating layer 51 is formed so as to bury the second upper layer electrode wiring 47.
  • the structural unit in the second stage is formed as follows using the second upper layer electrode wiring 47 as a new lower layer electrode wiring.
  • a third lower electrode 53 and a third semiconductor layer 54 are formed on the second upper layer electrode wiring 47 in the same stripe shape as the second upper layer electrode wiring 47, and a fourth interlayer insulating layer 59 is further formed.
  • the fourth interlayer insulating layer 59 is provided with a contact hole at a position corresponding to the first memory unit 21 and the second memory unit 45, and the third embedded electrode 55 and the third resistance change layer 57 are formed in the contact hole. It is embedded.
  • the third upper layer electrode wiring 58 is formed in a stripe shape connected to the third resistance change layer 57 and intersecting the second upper layer electrode wiring 47. Furthermore, an insulating protective layer 60 is formed to embed and protect the third upper layer electrode wiring 58.
  • the second lower electrode 42, the second semiconductor layer 43, and the second embedded electrode 44 constitute the second non-ohmic element 41.
  • the second embedded portion 44, the second resistance change layer 46, and the second upper layer electrode wiring 47 in the region connected to the second resistance change layer 46 constitute the second storage unit 45.
  • the third non-ohmic element 52 is constituted by the third lower electrode 53, the third semiconductor layer 54 and the third embedded electrode 55.
  • the third storage unit 56 is configured by the third embedded electrode 55, the third resistance change layer 57, and the third upper layer electrode wiring 58 in a region connected to the third resistance change layer 57.
  • the lower layer electrode wiring 15 is connected to the source region 12 a of the active element 12 through the buried conductors 24 and 25 and the semiconductor electrode wiring 26.
  • the first upper layer electrode wiring 23 is connected to another active element (not shown) via a buried conductor (not shown) and a semiconductor electrode wiring (not shown).
  • the second upper layer electrode wiring 47 is connected to the source region 12a of another active element 12 through the buried conductors 24, 25, 49, 50 and the semiconductor electrode wiring 26 as shown in FIG.
  • the third upper layer electrode wiring 58 is connected to another active element (not illustrated) through a buried conductor (not illustrated) and a semiconductor electrode wiring (not illustrated). It is connected.
  • the first-stage lower-layer electrode wiring 15 and the first upper-layer electrode wiring 23 are either bit lines or word lines, and are connected to the bit line decoder and the word line decoder of the circuit shown in FIG.
  • first upper layer electrode wiring 23 and the second upper layer electrode wiring 47 are either bit lines or word lines, respectively, and are connected to the bit line decoder and the word line decoder of the circuit shown in FIG. However, in the first stage, when the first upper layer electrode wiring 23 forms a bit line, the second stage also forms a bit line, and the second upper layer electrode wiring 47 forms a word line. Designed to be
  • the third upper layer electrode wiring 58 is designed to constitute a bit line.
  • the non-ohmic elements 17, 41, 52 are individually provided for the storage units 21, 45, 56 provided in the respective stages. Since it is provided, it is possible to stably and reliably write to and read from the storage units 21, 45, and 56 provided in the respective stages.
  • the manufacturing process of the nonvolatile semiconductor memory device 40 having such a multi-stage storage unit and a non-ohmic element is basically the same as the manufacturing process described in the nonvolatile semiconductor memory device 10 of the first embodiment. . Further, the manufacturing process described in the nonvolatile semiconductor memory device 30 of the second embodiment may be repeated.
  • FIG. 15 is a cross-sectional view showing configurations of a non-ohmic element 72 and a storage unit 81 which are main parts of the nonvolatile semiconductor memory device 70 according to the fourth embodiment of the present invention.
  • the nonvolatile semiconductor memory device 70 according to the present embodiment is a conductor material that does not easily diffuse into the resistance change layer 82 between the embedded electrode 75 and the resistance change layer 82 and that does not oxidize or reduce the resistance change layer 82.
  • the upper electrode 78 is composed of at least two layers, and the connection electrode 79 is also provided on the surface side connected to the resistance change layer 82.
  • a conductive material such as Pt, Ir, TaN or titanium nitride (TiN) can be used.
  • connection electrode 79 the upper layer electrode is connected to the connection electrode 79 and is used in a semiconductor process, for example, a conductive material made of Al or Cu, for example, in a stripe shape intersecting the lower layer electrode wiring 71.
  • a wiring 80 is formed.
  • connection electrode 79 may be extended to the outside of the matrix region so that the connection electrode 79 functions as part of the upper layer electrode wiring. Since other configurations including the interlayer insulating layer 76 are the same as those of the nonvolatile semiconductor memory device 10 according to the first embodiment, description thereof is omitted.
  • connection electrode 79 is selected from an optimum material that exhibits a good resistance change phenomenon in accordance with the combination with the resistance change layer 82, and is selected independently of the connection electrode 79. Since the upper layer electrode wiring 80 can be provided by using a material, an optimum material can be selected for each of the connection electrode 79 and the upper layer electrode wiring 80. Further, when a silicon single crystal substrate on which a semiconductor circuit including an active element such as a transistor is formed is used, electrical connection between the upper electrode wiring and the active element can be easily performed.
  • the lower electrode 73, the insulator layer 74, and the buried electrode 75 that is a metal electrode body layer constitute a non-ohmic element 72 made of an MIM diode.
  • the storage portion 81 is configured by the connection electrode 77 formed in a buried manner, the resistance change layer 82, and the connection electrode 79 in a region connected to the resistance change layer 82.
  • the non-ohmic element 72 the lower electrode 73 and the buried electrode 75 are formed of Al, and silicon nitride (SiN) is used as the insulator layer 74.
  • SiN can be easily formed into a thin film having a good insulating property and a dense thin film by forming by a sputtering method, and can be easily processed into a stripe shape by using a general semiconductor process technology.
  • the present invention is not limited to this.
  • an aluminum oxide (AlO) film or a titanium oxide (TiO) film may be used.
  • AlO any method such as a method of directly forming an AlO film by a dry thermal oxidation method, a wet thermal oxidation method, a plasma oxidation method or a reactive sputtering method after forming an Al film may be used.
  • connection electrodes 77 and 79 are provided on both surfaces of the resistance change layer 82.
  • the connection electrodes 77 and 79 are not essential.
  • a configuration similar to that of the nonvolatile semiconductor memory device 10 of the first embodiment or the nonvolatile semiconductor memory device 30 of the second embodiment may be adopted.
  • FIG. 16 is a cross-sectional view showing a configuration of a non-ohmic element 92 and a storage unit 96 which are main parts of the nonvolatile semiconductor memory device 90 according to the fifth embodiment of the present invention.
  • the nonvolatile semiconductor memory device 90 according to the present embodiment is characterized in that the non-ohmic element 92 is constituted by a pn junction diode having a stacked structure of an n-type semiconductor layer 93 and a p-type semiconductor layer 94.
  • the present embodiment is characterized in that the p-type semiconductor layer 94 constituting the non-ohmic element 92 is buried in the contact hole together with the buried electrode 97.
  • the n-type semiconductor layer 93 may be embedded together with the embedded electrode 97.
  • the storage unit 96 includes a buried electrode 97, a resistance change layer 98, and an upper layer electrode wiring 99 connected to the resistance change layer 98.
  • the lower layer electrode wiring 91, the interlayer insulating layer 95, and the upper layer electrode wiring 99 The basic configuration is the same as that of the nonvolatile semiconductor memory device 10 of the first embodiment, but the variable resistance layer 98 is connected to the buried electrode 97 on the interlayer insulating layer 95 and has a shape larger than the contact hole. It is the characteristic that it is formed.
  • the resistance change layer 98 may be formed in a stripe shape intersecting the lower layer electrode wiring 91 in the same manner as the upper layer electrode wiring 99.
  • the variable resistance layer 98 is formed on the interlayer insulating layer 95.
  • the nonvolatile semiconductor memory device 10 of the first embodiment and the nonvolatile semiconductor memory device 30 of the second embodiment are used. Similarly to the above, it may be embedded in the contact hole.
  • n-type semiconductor material for constituting such a pn junction diode for example, any one selected from ZnO, CdO, SnO 2 , TiO 2 , CeO 2 , Fe 3 O 4 , WO 3 , and Ta 2 O 5 is used.
  • the p-type semiconductor material for example, any material selected from FeO, NiO, CoO, Cu 2 O, and MnO 2 can be used.
  • p-type doped silicon and n-type doped silicon can also be used.
  • the non-ohmic element is the MSM diode described in the first or second embodiment, the MIM diode described in the fourth embodiment, or the pn junction type described in the fifth embodiment.
  • a Schottky diode that forms a Schottky connection with a semiconductor layer and a buried electrode may be used.
  • the configuration of the nonvolatile semiconductor memory device in this case includes the nonvolatile semiconductor memory device 10 shown in FIG. 1, the nonvolatile semiconductor memory device 30 shown in FIG. 4, the nonvolatile semiconductor memory device 70 shown in FIG.
  • the configuration may be similar to that of the nonvolatile semiconductor memory device 90 shown.
  • the non-ohmic element is a Schottky diode having a laminated structure of two layers of a semiconductor layer and a metal electrode body layer, and the semiconductor layer has a shape larger than the contact hole and is a metal electrode body layer embedded An electrode is embedded in the contact hole. Furthermore, a configuration similar to that of the nonvolatile semiconductor memory device 40 having a stacked configuration as shown in FIG.
  • the non-ohmic element is a Schottky diode, the following effects can be obtained.
  • a Schottky diode is a majority carrier element unlike a pn junction diode, it does not accumulate minority carriers and can be accessed at high speed.
  • the diode configuration is simplified and the manufacturing process can be simplified.
  • the pn junction has a problem of characteristic change due to temperature, the Schottky junction is stable with respect to temperature, so that it is possible to widen restrictions on the heating conditions and the like during the manufacturing process.
  • the forward threshold voltage of the diode is high (about 0.5 V).
  • the forward threshold voltage is high. Is 0.2 V, so that disturbance during reading and writing can be suppressed.
  • FIG. 17 is a diagram showing the configuration of the non-ohmic element 102 and the storage unit 107, which are the main parts of the nonvolatile semiconductor memory device 100 according to the sixth embodiment of the present invention.
  • FIG. b) is a cross-sectional view taken along line 17A-17A in FIG.
  • the nonvolatile semiconductor memory device 100 has the same basic configuration as the nonvolatile semiconductor memory device 10 according to the first embodiment, but the lower electrode 103 and the semiconductor layer 104 that constitute the non-ohmic element 102. However, each storage unit 107 is formed separately. Further, the upper electrode wiring 109 is formed in a stripe shape on the interlayer insulating layer 106 so as to connect to the resistance change layer 108 and intersect the lower electrode wiring 101.
  • the non-ohmic element 102 includes an MSM diode composed of a lower electrode 103 that is a metal electrode body layer, a semiconductor layer 104, and a buried electrode 105.
  • the storage unit 107 includes a buried electrode 105, a resistance change layer 108, and an upper electrode wiring 109 in a region connected to the resistance change layer 108.
  • the non-ohmic element 102 is an MSM diode
  • the diode area can be increased and the semiconductor layer 104 can be formed thin. Therefore, it is possible not only to increase the current capacity but also to reduce the characteristic variation.
  • non-ohmic element 102 is not limited to the MSM diode, and may be configured as an MIM diode, an pn junction type diode, or a Schottky junction diode using an insulator layer instead of the semiconductor layer 104. is there.
  • both the lower electrode 103 and the semiconductor layer 104 included in the non-ohmic element 102 are formed separately for each memory portion 107, but only the semiconductor layer 104 is formed separately.
  • the lower electrode 103 may be formed in the same stripe shape as the lower layer electrode wiring 101.
  • the non-ohmic element 102 is provided separately for each storage unit 107 in this embodiment, a plurality of non-ohmic elements 102 may be separated together.
  • non-volatile semiconductor memory device of the sixth embodiment can also have a stacked configuration like the non-volatile semiconductor memory device 40 of the third embodiment.
  • the nonvolatile semiconductor memory device of the present invention can increase the current capacity while simplifying the manufacturing method, and in addition to the variation in characteristics of non-ohmic elements and stabilization of breakdown voltage. It is useful in the field of electronic equipment.
  • Non-volatile semiconductor memory device (ReRAM) DESCRIPTION OF SYMBOLS 11 Substrate 12 Active element 12a Source region 12b Drain region 12c Gate insulating film 12d Gate electrode 13, 14 Semiconductor interlayer insulating layer 15, 71, 91, 101 Lower layer electrode wiring 15a Wiring groove 16, 31, 32, 76, 95, 106 Insulating layer 17 Non-ohmic element (first non-ohmic element) 18, 73, 103 Lower electrode (first lower electrode) 19, 104 Semiconductor layer 20, 75, 97, 105 Embedded electrode (metal electrode body layer) 20a, 23a Electrode thin film layer 21 Memory

Landscapes

  • Semiconductor Memories (AREA)

Abstract

　非オーミック性素子と抵抗変化層とを組み合わせたクロスポイント型構成の不揮発性半導体記憶装置は、下層電極配線（１５）を含む基板（１１）上に形成された層間絶縁層（１６）と、下層電極配線上の層間絶縁層に形成されたコンタクトホールと、下層電極配線（１５）上に形成された非オーミック性素子（１７）と、コンタクトホール中に埋め込まれ、非オーミック性素子（１７）上に形成された抵抗変化層（２２）と、抵抗変化層（２２）と接続し、層間絶縁層（１６）上に形成された上層電極配線（２３）とを備え、非オーミック性素子（１７）は、複数層の半導体層の積層構成、金属電極体層と半導体層との積層構成または金属電極体層と絶縁体層との積層構成のうちの半導体層又は絶縁体層を含む少なくとも１層はコンタクトホールより大きな形状を有し、コンタクトホール中に積層構成のその他の層が埋め込み形成されている。

Description

不揮発性半導体記憶装置およびその製造方法
　本発明は、抵抗変化層を用いたクロスポイント型の不揮発性半導体記憶装置に関し、特にダイオードを抵抗変化層に直列に挿入する構成に関する。
　近年、電子機器におけるデジタル技術の進展に伴い、音楽、画像、情報等のデータを保存するために、大容量で、かつ不揮発性の半導体記憶装置の開発が活発に行われている。例えば、強誘電体を容量素子として用いる不揮発性半導体記憶装置は既に多くの分野で用いられている。さらに、このような強誘電体キャパシタを用いる不揮発性記憶装置に対して、電気的パルスの印加によって抵抗値が変化し、変化後の状態を保持し続ける材料を用いた不揮発性半導体記憶装置（以下、ＲｅＲＡＭと呼ぶ）が、通常の半導体プロセスとの整合性を取りやすいという点で注目されている。
　例えば、１つのトランジスタと１つの記憶部とで構成されるＲｅＲＡＭにおいて、既存のＤＲＡＭ工程をそのまま使用可能とするための装置構成が示されている（例えば、特許文献１参照）。このＲｅＲＡＭは、トランジスタとこのトランジスタのドレインに連結されている不揮発性の記憶部からなる。そして、この記憶部は、上部電極と下部電極の間に電流パルスによって抵抗が可逆的に変化する抵抗変化層を挟持して構成されている。抵抗変化層としては、酸素欠損型タンタル酸化膜（ＴａＯx）、ニッケル酸化膜（ＮｉＯ）、バナジウム酸化膜（Ｖ2Ｏ5）、亜鉛酸化膜（ＺｎＯ）、ニオブ酸化膜（Ｎｂ2Ｏ5）、チタン酸化膜（ＴｉＯ2）、タングステン酸化膜（ＷＯ3）またはコバルト酸化膜（ＣｏＯ）等が用いられている。このような遷移金属酸化膜は閾値以上の電圧または電流が印加されたときに特定の抵抗値を示し、新たに電圧または電流が印加されるまでは、その特定の抵抗値を保持しつづけることが知られており、かつ既存のＤＲＡＭ工程をそのまま使用して作製できるという特徴を有している。
　上記例は１つのトランジスタと１つの不揮発性記憶部の構成からなるが、ペロブスカイト構造材料を用いたクロスポイント型のＲｅＲＡＭも示されている（例えば、特許文献２参照）。このＲｅＲＡＭは、基板の上にストライプ形状の下部電極が形成され、下部電極を覆って全面にアクティブ層が形成されている。アクティブ層としては、電気的パルスによって抵抗が可逆的に変化する抵抗変化層が用いられる。アクティブ層の上には、下部電極に直交してストライプ形状の上部電極が形成されている。このように、アクティブ層を挟んで下部電極と上部電極が交差している領域が記憶部になっており、下部電極と上部電極はそれぞれワード線またはビット線のいずれかとして機能する。このようなクロスポイント型構成とすることで、大容量化を実現できるとしている。
　クロスポイント型のＲｅＲＡＭの場合には、クロスした交点に形成されている抵抗変化層の抵抗値を読み取るときに、他の行や列の抵抗変化層の影響を避けるために抵抗変化層に対して直列にダイオードを挿入することが行われている。
　例えば、相互並行した間隔をもって配列された２以上のビット線と、相互並行した間隔をもって、上記ビット線と交差する方向に形成された２以上のワード線と、ビット線およびワード線の交差する位置であり、かつビット線上に形成された抵抗構造体と、この抵抗構造体およびワード線と接触するように抵抗構造体上に形成されたダイオード構造体とを備えた基板と、この基板上に形成された下部電極と、下部電極上に形成された抵抗構造体と、抵抗構造体上に形成されたダイオード構造体と、ダイオード構造体上に形成された上部電極とを備えたＲｅＲＡＭが開示されている（例えば、特許文献３参照）。
　このような構成とすることで、単位セル構造が１つのダイオード構造体と１つの抵抗構造体の連続積層構造とすることができ、アレイセル構造も簡単に実現することができるとしている。
　また、クロスポイント型構成のＲｅＲＡＭにおいて、Ｘ方向の導電アレイラインと、Ｙ方向の導電アレイラインとの交点部分にメモリプラグが形成された構成も示されている（例えば、特許文献４参照）。このメモリプラグは７層から構成されており、２層の電極層に挟まれた複合金属酸化物が記憶素子であり、この記憶素子上に形成された金属－絶縁物－金属（ＭＩＭ）構造が非オーミック性素子を構成している。
　なお、ＭＲＡＭ等においてもクロスポイント型構成が用いられており、同様な課題に対して種々の検討がなされている。例えば、ワード線、抵抗変化層パターン、半導体層パターンおよびビット線が積層された構成において、抵抗変化層パターンと半導体層パターンまたは半導体層パターンとビット線がショットキーダイオードを形成するようにした構成も示されている（例えば、特許文献５参照）。
　あるいは、複数のワード線と、複数のビット線と、メモリセルの抵抗性交点アレイとを有するＭＲＡＭにおいて、メモリセルはビット線と分離ダイオードに接続され、分離ダイオードはさらに個々のワード線に接続された構成も示されている（例えば、特許文献６参照）。この分離ダイオードとしては、金属－半導体コンタクトからなるショトキーダイオードを用い、金属部分は白金（Ｐｔ）が好適であることが示されている。
特開２００４－３６３６０４号公報 特開２００３－６８９８４号公報 特開２００６－１４０４８９号公報 米国特許第６，７５３，５６１号明細書 特開２００３－１９７８８０号公報 特開２００３－２７３３３５号公報
　上記第１の例には、スイッチング機能を有する１つのダイオードと１つの抵抗体との構成も記述されているが、抵抗体とダイオードとの具体的な構造についてはまったく記載も示唆もされていない。さらに、第２の例にはクロスポイント構成が示されているが、この例においてはダイオードを直列に接続することや、クロスポイント構成の具体的な構造については上記と同様にまったく記載も示唆もされていない。
　これらに対して、第３の例では、下部電極上に抵抗構造体を形成し、さらにこの抵抗構造体上にダイオード構造体を形成し、ダイオード構造体上に上部電極を形成する構成が示されており、このダイオード構造体はＮｉＯやＴｉＯ2等からなるｐ型酸化物とｎ型酸化物とで形成することが示されている。しかしながら、この第３の例に記載されているダイオード構造体は抵抗構造体と同じ外形寸法で形成されているので、ダイオード構造体の電流容量を大きくすることが困難である。ダイオードの電流容量が小さいと、書き込みに必要な電流を充分に流すことができず、ＲｅＲＡＭの安定な作動を阻害するという課題を有する。
　また、第４の例では、メモリプラグ内に、抵抗変化層とＭＩＭ構造の非オーミック性素子のすべてを形成しているので、製造方法が複雑となる課題を有している。さらに、この構成では、非オーミック性素子が抵抗変化層と同じ形状とされているので電流容量を大きくすることもできない。このため、上記と同様にＲｅＲＡＭの安定な作動を阻害するという課題を有している。
　本発明は、上記従来の課題を解決するもので、非オーミック性素子と抵抗変化層とを組み合わせたクロスポイント型構成において充分な電流容量を確保でき、安定な作動が可能な不揮発性半導体記憶装置を提供することを目的とする。
　上記目的を達成するために本発明の不揮発性半導体記憶装置は、基板と、前記基板上に形成された下層電極配線と、前記基板および前記下層電極配線上に形成された層間絶縁層と、前記層間絶縁層上に形成された上層電極配線と、前記層間絶縁層を貫通して設けられ、前記下層電極配線および前記上層電極配線に接続されたメモリセルとを備え、前記メモリセルは、前記下層電極配線上に設けられた非オーミック性素子と、前記非オーミック性素子上に設けられ前記上層電極配線と接続された抵抗変化層とを有し、前記非オーミック性素子は、少なくとも半導体層または絶縁体層と金属電極体層を積層して構成され、前記金属電極体層は前記層間絶縁層を貫通して設けられたコンタクトホールの中に形成され、前記半導体層または前記絶縁体層は前記コンタクトホールの外でかつ前記下層電極配線上の前記コンタクトホールの断面よりも広い領域に形成されている。
　このような構成とすることにより、非オーミック性素子の製造工程を簡略化できるだけでなく、ダマシン法によって埋め込み形成され表面が平坦な下層電極配線上に、非オーミック性素子を形成することにより、非オーミック性素子を構成する半導体層もしくは絶縁体層の平坦性を確保することができ、非オーミック性素子の特性のばらつきが小さく、再現性が良好で、かつ充分な電流容量を確保できる不揮発性半導体記憶装置を実現できる。
　また、上記構成において、前記層間絶縁層を複数層からなる積層構成にしてもよい。
　このような構成とすることにより、複数層からなる層間絶縁層の非オーミック性素子と接する下層側にエッチング工程におけるストッパとして作用する膜種を選択することで、層間絶縁層に非オーミック性素子に接続するためのコンタクトホールをドライエッチングによって形成する際に、非オーミック性素子の一部となる半導体層または絶縁体層のエッチングによる掘れ込み量を低減でき、非オーミック性素子の特性ばらつきが小さく、再現性が良好な不揮発性半導体記憶装置を実現できる。さらに、コンタクトホール中に埋め込み電極と抵抗変化層をＣＭＰによって埋め込み形成する際にも、層間絶縁層を複数層の積層構成にすることによって、層間絶縁層の上層側をＣＭＰにおいて硬質な膜種を選択することで、層間絶縁層の研磨量を低減することが可能である。
　また、上記構成において、前記下層電極配線、前記層間絶縁層、前記非オーミック性素子、前記抵抗変化層、および前記上層電極配線を１段の構成単位として、前記構成単位の上に、前記上層電極配線を新たな下層電極配線として用いてもう１段の構成単位が積層されてもよい。
　このような構成とすることにより、非オーミック性素子の特性ばらつきが小さく、再現性が良好で、かつ充分な電流容量を確保しながら、非常に大きな記憶容量を有する不揮発性半導体記憶装置を実現できる。
　また、上記構成において、前記下層電極配線は、ストライプ形状に形成されており、前記上層電極配線が前記下層電極配線に対して交差するストライプ形状に形成されていてもよい。
　このような構成とすることにより、前記下層電極配線および前記上層電極配線をビット線およびワード線として用いることができ、さらに上層電極配線に用いる材料として抵抗変化層との組み合わせに応じて抵抗変化現象が良好に発現する最適な金属電極材料を選択することにより、上層電極配線が抵抗変化層の上部電極としても好適に兼用できるため、製造工程をさらに簡略化できる。
　また、上記構成において、前記非オーミック性素子が、前記半導体層を前記金属電極体層ともう１つの金属電極体層とで挟んだ３層の積層構成からなるＭＳＭダイオードであってもよい。
　また、上記構成において、前記非オーミック性素子が、前記絶縁体層を前記金属電極体層ともう１つの金属電極体層とで挟んだ３層の積層構成からなるＭＩＭダイオードであってもよい。
　このような構成とすることにより、大きな電流容量を有し、かつ特性のばらつきの小さな非オーミック性素子が容易に得られる。
　また、上記構成において、前記非オーミック性素子が、前記半導体層と前記金属電極体層との２層の積層構成からなるショットキーダイオードであってもよい。
　このようなショットキーダイオード構成の場合には、多数キャリアが支配的であるので電流容量を大きくでき、かつ高速動作を行うことができる。
　また、本発明の不揮発性半導体記憶装置の製造方法は、基板上に下層電極配線を形成する工程と、前記下層電極配線上に非オーミック性素子の一部となる半導体層または絶縁体層を形成する工程と、前記基板上および前記半導体層または前記絶縁体層上に層間絶縁層を形成する工程と、前記層間絶縁層にコンタクトホールを形成することにより前記半導体層または前記絶縁体層の一部を露出させる工程と、前記コンタクトホール中に露出した前記半導体層または前記絶縁体層上に、前記非オーミック性素子の一部となる金属電極体層を形成する工程と、前記金属電極体層上に抵抗変化層を形成する工程と、前記抵抗変化層上に上層電極配線を形成する工程とを含むことを特徴とする。
　このような方法を用いることにより、非オーミック性素子を構成する積層構成の半導体層もしくは絶縁体層を含む層をダマシン法により形成された表面が平坦な下層電極配線上に形成することで、非オーミック性素子の半導体層もしくは絶縁体層の平坦性を確保することができるので、非オーミック性素子の界面状態を良好にできる。この結果、電界集中等による耐圧の低下や耐圧のばらつきを抑制でき、かつ電流容量を大きくすることができる。
　また、上記方法において、前記金属電極体層を形成する工程で、前記コンタクトホール中に露出した前記半導体層または前記絶縁体層上、および前記層間絶縁層上に前記金属電極体層を形成した後、前記層間絶縁層上に形成された金属電極体層を除去し、前記抵抗変化層を形成する工程で、前記コンタクトホール中の前記金属電極体層の一部を除去することにより前記コンタクトホールの位置に凹部を形成し、前記凹部および前記層間絶縁層上に前記抵抗変化層を形成した後、前記層間絶縁層上に形成された前記抵抗変化層を除去してもよい。
　このような方法を用いることにより、非オーミック性素子を構成する積層構成のその他の層と、抵抗変化層とを、それぞれ確実にコンタクトホール中に埋め込み形成することができる。
　また、上記方法において、前記上層電極配線を新たな下層電極配線として用いて、前記絶縁体層を形成する工程から前記上層電極配線を形成する工程までを繰り返すことにより、前記新たな下層電極配線としての前記上層電極配線上に、新たな非オーミック性素子と新たな抵抗変化層と新たな上層電極配線とを形成してもよい。
　このような方法を用いることにより、さらに大容量の記憶部を有する不揮発性半導体記憶装置を実現できる。
　また、上記方法において、前記下層電極配線をストライプ形状に形成し、前記下層電極配線上に、前記半導体層または前記絶縁体層を、前記下層電極配線と同様のストライプ形状に形成してもよい。
　このような方法を用いることにより、下層電極配線をストライプ形状に加工する際に、非オーミック性素子の半導体層または絶縁体層も同時に形状加工することができ、また、非オーミック性素子の３層構造の下部の金属電極体を下層電極配線でまかなうこともできるため、製造工程をさらに簡略化できる。
　また、上記方法において、前記下層電極配線をストライプ形状に形成し、前記上層電極配線を下層電極配線に交差するストライプ形状に形成してもよい。
　このような方法を用いることにより、前記下層電極配線および前記上層電極配線をビット線およびワード線として用いることができ、さらに上層電極配線に用いる材料として抵抗変化層との組み合わせに応じて抵抗変化現象が良好に発現する最適な金属電極材料を選択することにより、上層電極配線が抵抗変化層の上部電極としても好適に兼用できるため、製造工程をさらに簡略化できる。
　本発明の不揮発性半導体記憶装置は、それぞれの抵抗変化層に対して直列に非オーミック性素子を設けるクロスポイント構成において、非オーミック性素子を構成する層のうちの半導体層もしくは絶縁体層を含む少なくとも１層を下層電極配線上に形成し、非オーミック性素子を構成するその他の層をコンタクトホール中に埋め込み形成したので、製造工程を簡略化しながら電流容量を大きく、かつ非オーミック性素子の特性を安定化できるという大きな効果を奏する。
　さらに、本発明の不揮発性半導体記憶装置は、層間絶縁層を複数層の積層構成とすることで、層間絶縁層にコンタクトホールを形成する際に、非オーミック性素子を構成する半導体層または絶縁体層の膜厚ばらつきを低減することができ、非オーミック性素子の特性を安定化できるという効果を奏する。
　（本願の技術的背景に関する情報）
　２００８年５月１６に出願された出願番号２００８－１２９３８１の日本出願の明細書、図面および特許請求の範囲における開示は、その全体を、参照用として、本願に取り込む。
図１（ａ）、（ｂ）は、本発明の第１の実施の形態にかかる不揮発性半導体記憶装置の構成を説明する平面図および断面図である。 図２（ａ）、（ｂ）は、第１の実施の形態における不揮発性半導体記憶装置の要部の部分拡大平面図および部分拡大断面図である。 図３は、第１の実施の形態の不揮発性半導体記憶装置の概略の回路構成を説明するブロック図である。 図４（ａ）～（ｄ）は、第１の実施の形態の不揮発性半導体記憶装置の製造方法を説明する図である。 図５（ａ）～（ｃ）は、第１の実施の形態の不揮発性半導体記憶装置の製造方法を説明する図である。 図６（ａ）～（ｄ）は、第１の実施の形態の不揮発性半導体記憶装置の製造方法を説明する図である。 図７（ａ）、（ｂ）は、第１の実施の形態の不揮発性半導体記憶装置の製造方法を説明する図である。 図８（ａ）、（ｂ）は、第１の実施の形態の不揮発性半導体記憶装置の製造方法を説明する図である。 図９（ａ）、（ｂ）は、本発明の第２の実施の形態にかかる不揮発性半導体記憶装置の構成を説明する断面図および要部拡大断面図である。 図１０（ａ）～（ｄ）は、第２の実施の形態の不揮発性半導体記憶装置の製造方法を説明する図である。 図１１（ａ）～（ｃ）は、第２の実施の形態の不揮発性半導体記憶装置の製造方法を説明する図である。 図１２（ａ）～（ｃ）は、第２の実施の形態の不揮発性半導体記憶装置の製造方法を説明する図である。 図１３（ａ）～（ｃ）は、第２の実施の形態の不揮発性半導体記憶装置の製造方法を説明する図である。 図１４は、本発明の第３の実施の形態にかかる不揮発性半導体記憶装置の構成を説明する断面図である。 図１５は、本発明の第４の実施の形態にかかる不揮発性半導体記憶装置の要部の部分拡大断面図である。 図１６は、本発明の第５の実施の形態にかかる不揮発性半導体記憶装置の要部の部分拡大断面図である。 図１７（ａ）、（ｂ）は、本発明の第６の実施の形態にかかる不揮発性半導体記憶装置の要部の部分拡大平面図および部分拡大断面図である。
　以下、本発明の実施の形態について、図面を参照しながら説明する。なお、同じ要素については同じ符号を付しており説明を省略する場合がある。また、トランジスタや記憶部等の形状については模式的なものであり、その個数等についても図示しやすい個数としている。
　（第１の実施の形態）
　図１（ａ）、（ｂ）は、本発明の第１の実施の形態にかかる不揮発性半導体記憶装置１０の構成を説明する図である。図１（ａ）は平面図、図１（ｂ）は図１（ａ）に示す１Ａ－１Ａ線に沿う断面を矢印方向に見た断面図を示す。なお、図１（ａ）の平面図においては、理解しやすくするために最上層の絶縁保護層２７の一部を切り欠いて示している。
　図２（ａ）、（ｂ）は、非オーミック性素子１７と記憶部２１の構成を示すための要部の部分拡大図である。図２（ａ）は平面図、図２（ｂ）は図２（ａ）に示す２Ａ－２Ａ線に沿う断面を矢印方向に見た断面図である。
　本実施の形態の不揮発性半導体記憶装置１０は、基板１１と、基板１１上に形成されたストライプ形状の下層電極配線１５と、下層電極配線１５および基板１１上に形成された層間絶縁層１６と、層間絶縁層１６を貫通して形成されたコンタクトホールと、下層電極配線１５に接続し、下層電極配線１５上に形成された非オーミック性素子１７と、上記コンタクトホール中に埋め込まれ、非オーミック性素子１７と接続し、非オーミック性素子１７上に形成された抵抗変化層２２と、抵抗変化層２２に接続し、層間絶縁層１６に形成された上層電極配線２３とを備えている。
　非オーミック性素子１７は、金属電極体層である埋め込み電極２０と、半導体層１９と、もう１つの金属電極体層である下部電極１８との３層の積層構成からなるＭＳＭダイオードである。
　上記積層構成の半導体層１９を含む少なくとも１層、すなわち下部電極１８と半導体層１９とがコンタクトホールの外でかつ下層電極配線１５上の、コンタクトホールの断面よりも広い領域に形成されている。また、上記積層構成のその他の層、すなわち埋め込み電極２０がコンタクトホール中に埋め込み形成されている。
　上層電極配線２３が層間絶縁層１６上に、下層電極配線１５に対して交差するストライプ形状に形成されている。
　埋め込み電極２０と抵抗変化層２２、抵抗変化層２２に接続する領域の上層電極配線２３とにより記憶部２１を構成している。抵抗変化層２２としては、酸素欠損型タンタル酸化物（ＴａＯx）が抵抗変化特性の安定性や作製の再現性等の面から好ましい。なお、図１（ａ）に示すように、上層電極配線２３は、非オーミック性素子１７と記憶部２１とがマトリクス状に形成された領域外まで延在されている。
　さらに、本実施の形態においては、基板１１としてシリコン単結晶基板を用いてトランジスタ等の能動素子１２を集積した半導体回路を有する。図１（ｂ）では、能動素子１２の一例として、ソース領域１２ａ、ドレイン領域１２ｂ、ゲート絶縁膜１２ｃおよびゲート電極１２ｄからなるトランジスタを示しているが、基板１１は、このような能動素子１２だけでなく、一般にＤＲＡＭ等のメモリ回路に必要な素子を含んでもよい。
　下層電極配線１５および上層電極配線２３は、非オーミック性素子１７および記憶部２１が形成されたマトリクス領域とは異なる領域において能動素子１２にそれぞれ接続されている。すなわち、図１（ｂ）においては、下層電極配線１５は、埋め込み導体２４、２５および半導体電極配線２６を介して能動素子１２のソース領域１２ａに接続されている。なお、上層電極配線２３についても、埋め込み導体２８を介して同様に別の能動素子（図示せず）に接続されている。
　下層電極配線１５は、例えばＴｉ－Ａｌ－Ｎ合金、銅（Ｃｕ）あるいはアルミニウム（Ａｌ）を用いてスパッタリングにより成膜し、露光プロセスとエッチングプロセスを経ることで容易に形成できる。また、非オーミック性素子１７としては、例えば下部電極１８、埋め込み電極２０として、タンタル窒化物（ＴａＮ）、タングステン（Ｗ）、あるいはこれらの組み合わせを用い、半導体層１９として窒素欠損型窒化シリコン（ＳｉＮx）を積層した構成のＭＳＭダイオードを用いることができる。なお、電極としてＴａＮやＷを用いると、配線抵抗が大きくなるため、さらにＡｌやＣｕ等からなる薄膜を積層形成することが望ましい。
　また、層間絶縁層１６としては、絶縁性の酸化物材料を用いることができる。具体的には、ＣＶＤ法による酸化シリコン（ＳｉＯ）やオゾン（Ｏ3）とテトラエトキシシラン（ＴＥＯＳ）を用いてＣＶＤ法により形成したＴＥＯＳ－ＳｉＯ膜あるいはシリコン窒化（ＳｉＮ）膜を用いることができる。さらに、低誘電率材料であるシリコン炭窒化（ＳｉＣＮ）膜やシリコン炭酸化（ＳｉＯＣ）膜あるいはシリコンフッ素酸化（ＳｉＯＦ）膜等を用いてもよい。
　次に、記憶部２１を構成する抵抗変化層２２は、上記したＴａＯxだけでなく、鉄酸化物、酸化チタン、酸化バナジウム、酸化コバルト、酸化ニッケル、酸化亜鉛、ニオブ酸化膜、タングステン酸化膜、ハフニウム酸化膜等の遷移金属酸化物を用い、スパッタリング法等で形成してもよい。このような遷移金属酸化物材料は、閾値以上の電圧または電流が印加されたときに特定の抵抗値を示し、新たに一定の大きさのパルス電圧またはパルス電流が印加されるまでは、その特定の抵抗値を維持しつづける。
　図３は、本実施の形態の不揮発性半導体記憶装置１０の概略の回路構成を説明するブロック図である。図３では、図１（ｂ）に示される非オーミック性素子１７および記憶部２１を構成する抵抗変化層２２が、それぞれダイオードおよび抵抗の記号で表されている。
　図３に示すように、非オーミック性素子１７と抵抗変化層２２が直列に接続されメモリセルを構成している。非オーミック性素子１７の一端が下層電極配線１５に接続され、抵抗変化層２２の一端が上層電極配線２３に接続されている。なお、非オーミック性素子１７と記憶部２１の全体（上層電極配線２３の一部を含む）とをメモリセルに含めてもよい。
　下層電極配線１５は、ビット線デコーダ６および読み出し回路７に接続されている。また、上層電極配線２３は、ワード線デコーダ５に接続されている。
　このように、下層電極配線１５がビット線で、上層電極配線２３がワード線となり、複数のメモリセルがマトリクス状に配置されている。さらに、ビット線デコーダ６、ワード線デコーダ５および読み出し回路７で周辺回路が構成されるが、これらの周辺回路は例えばＭＯＳＦＥＴからなる能動素子１２により構成されている。
　次に、図４から図８を用いて本実施の形態の不揮発性半導体記憶装置１０の製造方法について説明する。
　図４（ａ）～（ｄ）は、能動素子１２が形成された基板１１上に、半導体層間絶縁層１４までを形成し、さらに下部電極配線１５と埋め込み導体２４、非オーミック性素子を構成する下部電極１８と半導体層１９を形成するまでの工程を示す図である。
　図４（ａ）は能動素子１２が形成された基板１１上に、半導体層間絶縁層１４を形成した状態の断面図、図４（ｂ）は半導体層間絶縁層１４の所定の位置にストライプ形状の配線溝１５ａと、半導体電極配線２６に接続するためのコンタクトホール２４ａを形成した状態の平面図、図４（ｃ）はデュアルダマシン法によって下層電極配線１５と埋め込み導体２４を半導体層間絶縁層１４中に埋め込み形成した状態の断面図、図４（ｄ）はさらに下層電極配線１５上に非オーミック性素子を構成する下部電極１８と半導体層１９を形成した状態の断面図である。
　図５（ａ）～（ｃ）は、非オーミック性素子を構成する下部電極１８と半導体層１９とを含む半導体層間絶縁層１４上に層間絶縁層１６を形成し、さらに層間絶縁層１６の所定の位置にコンタクトホール２９を形成するまでの工程を示す図である。
　図５（ａ）は非オーミック性素子を構成する下部電極１８と半導体層１９とを含む半導体層間絶縁層１４上に層間絶縁層１６を形成した状態の断面図、図５（ｂ）は層間絶縁層１６の所定の位置にコンタクトホール２９を形成した状態の平面図、図５（ｃ）は図５（ｂ）に示す５Ａ－５Ａ線での断面を矢印方向に見た断面図である。なお、図４から図８に示す断面図はすべて５Ａ－５Ａ線断面で示している。
　図６（ａ）～（ｄ）は、コンタクトホール２９中に、埋め込み電極２０を埋め込み形成し、さらに抵抗変化層２２となる抵抗薄膜層２２ａを形成するまでの工程を示す図である。
　図６（ａ）はコンタクトホール２９を含む層間絶縁膜１６上に埋め込み電極２０となる電極薄膜層２０ａを形成した状態の断面図、図６（ｂ）はＣＭＰによって層間絶縁膜１６上の電極薄膜層２０ａを除去した状態の断面図、図６（ｃ）はさらにオーバポリッシュしてコンタクトホール２９中の埋め込み電極２０の表面側を一部除去した状態の断面図、図６（ｄ）は抵抗変化層２２となる抵抗薄膜層２２ａを形成した状態の断面図である。
　図７（ａ）、（ｂ）は、コンタクトホール２９中に、埋め込み電極２０と抵抗変化層２２とを埋め込み形成した状態の図である。図７（ａ）は平面図、図７（ｂ）は図７（ａ）に示す５Ａ－５Ａ線での断面を矢印方向に見た断面図である。
　さらに、図８（ａ）、（ｂ）は、層間絶縁層１６上に上層電極配線２３を形成した状態の図である。図８（ａ）は平面図、図８（ｂ）は図８（ａ）に示す５Ａ－５Ａ線での断面を矢印方向に見た断面図である。
　まず、図４（ａ）に示すように、複数の能動素子１２、埋め込み導体２５、半導体電極配線２６および半導体層間絶縁層１３が形成されている基板１１上に、半導体層間絶縁層１４を形成する。埋め込み導体２５および半導体電極配線２６については、従来はＡｌが主に用いられていたが、最近では微細化しても低抵抗を実現できるＣｕが主に用いられている。
　また、半導体層間絶縁層１３、１４についても、配線間の寄生容量の低減のためにフッ素含有酸化物（例えば、ＳｉＯＦ）やカーボン含有窒化物（例えば、ＳｉＣＮ）あるいは有機樹脂材料（例えば、ポリイミド）が用いられている。本実施の形態の場合にも、半導体電極配線２６としては、例えばＣｕを用い、半導体層間絶縁層１３、１４としては、例えばフッ素含有酸化物であるＳｉＯＦを用いることができる。
　次に、図４（ｂ）に示すように、半導体層間絶縁層１４に下層電極配線１５を埋め込むためのストライプ形状の配線溝１５ａと半導体電極配線２６に接続するためのコンタクトホール２４ａを形成する。これらについては、一般的な半導体プロセスで用いられている技術を用いれば容易に形成することができる。
　このような形状の配線溝１５ａとコンタクトホール２４ａを形成後、下層電極配線１５および埋め込み導体２４となる導体膜を形成した後、例えばＣＭＰを行うことで、図４（ｃ）に示すような形状の下層電極配線１５を半導体層間絶縁層１４中に埋め込み形成することができる。なお、下層電極配線１５としては、上記したＴｉ－Ａｌ－Ｎ合金材料以外に、例えばＣｕ、Ａｌ、Ｔｉ－Ａｌ合金またはこれらの積層構成を用いてもよい。
　次に、図４（ｄ）に示すように、下層電極配線１５に接続するように非オーミック性素子１７の一部になる下部電極１８と半導体層１９とを積層形成する。この場合に、下部電極１８と半導体層１９は下層電極配線１５上に、下層電極配線１５と同様のストライプ形状に形成する。
　本実施の形態では、下部電極１８としてＴａＮまたはＷ、半導体層１９として窒素欠損型シリコン窒化物（ＳｉＮx）を用いた。なお、半導体特性を有するＳｉＮx膜は、例えばＳｉターゲットを用いた窒素ガス雰囲気中でのリアクティブスパッタリングにより形成することができる。例えば、室温条件で、チャンバーの圧力を０．１Ｐａ～１Ｐａとし、Ａｒ／Ｎ2流量を１８ｓｃｃｍ／２ｓｃｃｍとして作製すればよい。
　半導体特性を有するＳｉＮxを上記の条件で、かつ１６ｎｍの厚みで作製した場合には、１．６Ｖの電圧印加で２．５×１０3Ａ／ｃｍ2の電流密度が得られ、０．８Ｖの電圧印加では５×１０2Ａ／ｃｍ2の電流密度が得られた。したがって、１．６Ｖおよび０．８Ｖをそれぞれオン状態およびオフ状態の基準電圧として用いる場合には、オン状態およびオフ状態における電流密度の比は５となり、不揮発性半導体記憶装置の非オーミック性素子として充分使用可能であることが確認できた。
　次に、図５（ａ）に示すように、下層電極配線１５と下層電極配線１５上に形成した非オーミック性素子１７を構成する下部電極１８と半導体層１９とを含む基板１１上に、例えばＣＶＤ法を用いてＴＥＯＳ－ＳｉＯからなる層間絶縁層１６を形成する。なお、層間絶縁層１６としては、先述したように種々の材料を用いることができる。
　さらに、その後、図５（ｂ）、（ｃ）に示すように、半導体層１９上の層間絶縁層１６に一定の配列ピッチでコンタクトホール２９を形成する。コンタクトホール２９は、図５（ｂ）からわかるように、下層電極配線１５と下層電極配線１５の上に形成された半導体層１９の幅より小さな外形としている。なお、図では四角形状としているが、円形状でも楕円形状でも、あるいはさらに他の形状であってもよい。このような形状のコンタクトホール２９は、一般的な半導体プロセスにより形成することができるので、詳細な説明は省略する。
　次に、図６（ａ）に示すように、コンタクトホール２９を含む層間絶縁層１６上に、埋め込み電極２０となる電極薄膜層２０ａを形成する。電極薄膜層２０ａは、本実施の形態では非オーミック性素子１７の一部で、かつ記憶部２１の一部ともなるもので、ＴａＮ、ＷまたはＰｔを用いた。
　次に、図６（ｂ）に示すように、ＣＭＰプロセスを用いて層間絶縁層１６上の電極薄膜層２０ａを除去してコンタクトホール２９中に埋め込み電極２０を埋め込み形成する。
　その後、図６（ｃ）に示すように、さらにオーバポリッシュを行うことで、コンタクトホール２９中の埋め込み電極２０の表層側の一部を除去する。なお、電極薄膜層２０ａを除去する方法としては、ＣＭＰだけでなくエッチバックする方法でもよい。
　次に、図６（ｄ）に示すように、コンタクトホール２９を含めて層間絶縁層１６上に、抵抗変化層となる抵抗薄膜層２２ａを形成する。本実施の形態では、抵抗変化層としてはＴａＯxをスパッタリング法により形成した。なお、成膜方法としては、スパッタリングだけでなく、ＣＶＤ法やＡＬＤ法等を用いてもよい。
　次に、図７に示すように、ＣＭＰプロセスを用いて層間絶縁層１６上の抵抗薄膜層２２ａを除去して、コンタクトホール２９中に抵抗変化層２２を埋め込み形成する。
　次に、図８に示すように、抵抗変化層２２に接続するように上層電極配線２３を積層形成する。この場合に、上層電極配線２３は層間絶縁層１６上に、少なくともコンタクトホール２９より大きな形状で、かつ下層電極配線１５と交差するストライプ形状に形成する。本実施の形態では、上層電極配線２３としてＣｕ、Ｐｔまたはイリジウム（Ｉｒ）を用いた。
　そして、上層電極配線２３を形成するときに、埋め込み導体２８も同時に形成し、埋め込み導体２８を介して半導体電極配線（図示せず）に接続し、図示しない位置に設けられている能動素子に電気的に接続する。
　次に、このようにして形成された非オーミック性素子１７であるＭＳＭダイオードを流れる電流Ｉは（式１）により得られる。
　　Ｉ＝Ｓ・α・Ｖ・ｅｘｐ（β・√Ｖ）　　（式１）
　　　　ここで、α＝（ｎ・μ・ｑ／ｄ）ｅｘｐ（－Ｅ／ｋＴ）
　　　　　　　　β＝（１／ｋＴ）・√（ｑ3／（ｘ・ε0・εopt・ｄ））
　なお、Ｓ：ＭＳＭダイオードの面積、ｎ：キャリア密度、μ：移動度、ｑ：電子の電荷、ｄ：半導体層の厚み、Ｅ：トラップ深さ、ｋ：ボルツマン定数、Ｔ：絶対温度、ε0：真空の誘電率、εopt：半導体層の光学的な比誘電率
　（式１）からわかるように、ＭＳＭダイオードを流れる電流は、ＭＳＭダイオードの面積に比例し、半導体層１９の厚みに反比例する。したがって、低電圧で大きな電流容量を得るためには、半導体層１９を薄く形成することが要求される。
　しかしながら、従来の構成のようにコンタクトホール中に非オーミック性素子と抵抗変化層とをすべて埋め込み形成する方式では、半導体層１９を薄く形成すると、半導体層自体の耐圧が低くなるだけでなく、半導体層の外周領域で上下の電極同士が接触してリークしやすくなる。
　これに対して、本実施の形態の場合には、図４（ｃ）に示すように、下層電極配線１５は半導体層間絶縁層１４中にダマシンプロセスによって埋め込み形成されており、下層電極配線１５表面は非常に平滑に加工されている。平滑な下層電極配線１５上に下部電極１８と半導体層１９を積層形成した場合には、半導体層１９の膜厚を薄くしても緻密で連続した膜を得ることができる。
　さらに、半導体層１９はコンタクトホール２９中の埋め込み電極２０よりも大きな形状を有しているため、下層電極配線１５と埋め込み電極２０とが接触してリークする現象も生じない。さらに、半導体層１９は、埋め込み電極２０より外側にも配されているので、非オーミック性素子に流れる電流パスは、埋め込み電極の面積より外側に広がって形成される。
　したがって、従来に比べて大きな電流容量で、かつ特性ばらつきの小さいＭＳＭダイオード構成からなる非オーミック性素子１７を得ることができる。
　この後、上層電極配線２３を覆う絶縁保護層２７を形成することで、図１（ａ）、（ｂ）に示すような不揮発性半導体記憶装置１０を製造することができる。
　（第２の実施の形態）
　図９（ａ）、（ｂ）は、本発明の第２の実施の形態にかかる不揮発性半導体記憶装置３０の構成を説明する図で、図９（ａ）は断面図、図９（ｂ）は非オーミック性素子１７と記憶部２１の構成を示すための要部の部分の拡大断面図である。
　本実施の形態の不揮発性半導体記憶装置３０は、第１の実施の形態の不揮発性半導体記憶装置１０と基本構成は同じであるが、下層電極配線１５を含む基板１１上の層間絶縁層３１が複数層の積層構成からなること、また上層電極配線が層間絶縁層３２中に埋め込み形成されていることが特徴である。
　次に、図１０から図１３を用いて、本実施の形態の製造方法について説明する。なお、図１０から図１３においては、図面の簡単化のために半導体層間絶縁層１４から上部の構成のみを示している。
　図１０（ａ）～（ｄ）は、半導体層間絶縁層１４中にダマシン法により埋め込み形成された下層電極配線１５上に非オーミック性素子１７を構成する下部電極１８と半導体層１９とを積層形成し、さらにその上に３層構成からなる層間絶縁層３１を形成し、層間絶縁層３１にコンタクトホール２９を形成するまでの工程を示す図である。
　図１０（ａ）は層間絶縁層１４中に埋め込み形成された下層電極配線１５上に非オーミック性素子１７を構成する下部電極１８および半導体層１９を形成した状態の断面図で、図１０（ｂ）は３層構成からなる層間絶縁層３１を形成した状態の断面図、図１０（ｃ）はエッチングプロセスを用いて、３層構成からなる層間絶縁層３１の下層層間絶縁層３１ａと中層層間絶縁層３１ｂの境界面までコンタクトホール２９を形成した状態の断面図、図１０（ｄ）はさらにオーバエッチングにより、３層構成からなる層間絶縁層３１に半導体層１９が露出するまでコンタクトホール２９を形成した状態の断面図である。
　図１１（ａ）～（ｃ）は、埋め込み電極２０を埋め込み形成する工程を示す図である。
　図１１（ａ）はコンタクトホール２９を含む層間絶縁層３１上に埋め込み電極２０となる電極薄膜層２０ａを形成した状態の断面図、図１１（ｂ）はＣＭＰにより層間絶縁層３１上の電極薄膜層２０ａを除去した状態の断面図、図１１（ｃ）はコンタクトホール２９中の埋め込み電極２０をさらにオーバポリッシュして表層側に凹部を形成した状態の断面図である。
　図１２（ａ）～（ｃ）は、コンタクトホール２９中の埋め込み電極２０上に、さらに抵抗変化層２２を埋め込み形成し、抵抗変化層２２を含む層間絶縁層３１上に層間絶縁層３２を形成するまでの工程を示す図である。
　図１２（ａ）は抵抗変化層２２となる抵抗薄膜層２２ａを形成した状態の断面図で、図１２（ｂ）はＣＭＰにより層間絶縁層３１上の抵抗薄膜層２２ａを除去した状態の断面図で、図１２（ｃ）はさらに層間絶縁層３２を形成した状態の断面図である。
　さらに、図１３（ａ）～（ｃ）は、層間絶縁層３２にストライプ形状の配線溝３３を形成し、配線溝３３中に上層電極配線２３を埋め込み形成する工程を示す図である。
　図１３（ａ）は層間絶縁層３２に配線溝３３を形成した状態の断面図、図１３（ｂ）は上層電極配線２３となる電極薄膜層２３ａを配線溝３３を含む層間絶縁層３２上に形成した状態の断面図、図１３（ｃ）はＣＭＰにより層間絶縁層３２上の電極薄膜層２３ａを除去して配線溝３３中に上層電極配線２３を埋め込み形成した状態の断面図である。
　まず、図１０（ａ）に示すように、半導体層間絶縁層１４中に埋め込み形成された下層電極配線１５上に、下層電極配線１５と同様のストライプ形状に形成された非オーミック性素子を構成する下部電極１８と半導体層１９を積層形成する。
　さらに、図１０（ｂ）に示すように、ＣＶＤ法等を用いてＳｉＣＮやＳｉＯＮ、ＳｉＯＣあるいはＳｉＯＦ等からなる下層層間絶縁層３１ａと、下層層間絶縁層３１ａとは異なる膜種の絶縁膜、例えばＴＥＯＳ－ＳｉＯ等からなる中層層間絶縁層３１ｂと、ＴＥＯＳ－ＳｉＯよりも硬質の、例えばＳｉＯＮからなる上層層間絶縁層３１ｃを積層形成する。
　下層層間絶縁層３１ａと中層層間絶縁層３１ｂと上層層間絶縁層３１ｃとにより層間絶縁層３１を構成している。また、下層層間絶縁層３１ａの膜厚は、中層層間絶縁層３１ｂの膜厚と比べて十分に薄い方がよい。上層層間絶縁層３１ｃは、ＣＭＰプロセスにおけるストッパとして作用し、上層層間絶縁層３１ｃを形成することで、ＣＭＰプロセスを容易に、かつ確実に行うことができる。
　次に、図１０（ｃ）に示すように、層間絶縁層３１に一定の配列ピッチで半導体層１９に接続するためのコンタクトホール２９を形成する。コンタクトホール２９は、下層電極配線１５の幅より小さな外形としており、図４から図８で説明した形状と同じである。この加工は一般的な半導体プロセス、例えばドライエッチングにより行うことができる。
　コンタクトホール２９を形成する工程において、層間絶縁層３１の下層側が下層層間絶縁層３１ａと中層層間絶縁層３１ｂとの積層構成からなることで、下層層間絶縁層３１ａがエッチングにおけるストッパとして作用するため、コンタクトホール形成による半導体層１９の掘れ込み量を低減することが可能になる。
　これにより、コンタクトホール２９底部で半導体層１９の膜厚が薄くならずに半導体層の耐性低下および半導体層の上下電極の接触によるショートを防止でき、素子特性ばらつきの小さいＭＳＭダイオード構成からなる非オーミック性素子１７を得ることができる。
　本実施の形態では、下層層間絶縁層３１ａとしてＳｉＯＮまたは窒化シリコン（ＳｉＮ）、中層層間絶縁層３１ｂとしてＴＥＯＳ－ＳｉＯを用いた。コンタクトホールをドライエッチングにより形成する場合、例えば、チャンバー圧力２．１Ｐａとして、エッチングガスとしてＣ5Ｆ8、Ｏ2およびＡｒを１７ｓｃｃｍ／２３ｓｃｃｍ／５００ｓｃｃｍの流量で用いると、ＳｉＯＮのエッチングレートは、ＴＥＯＳ－ＳｉＯのエッチングレートと比べて１／５と小さく、またＳｉＮのエッチングレートは、ＴＥＯＳ－ＳｉＯのエッチングレートと比べて１／２０とさらに小さい。したがって、主たる層間絶縁層がＴＥＯＳ－ＳｉＯの場合にはＳｉＯＮまたはＳｉＮがエッチングプロセスにおけるストッパとして作用することを確認できた。
　さらに、図１０（ｄ）に示すように、オーバエッチングにより半導体層１９が露出するところまでコンタクトホールを形成する。なお、下層層間絶縁層３１ａをエッチングプロセスで除去する場合には、下層層間絶縁層３１ａとしてＳｉＯＮを用いた場合には、上記のエッチングガスを用いて流量のみを１０ｓｃｃｍ／３０ｓｃｃｍ／５００ｓｃｃｍとすることでＳｉＯＮのエッチングレートは上記の条件に比べて４倍増加する。また、ＳｉＮを用いた場合には、エッチングガスとしてＣＦ4のみを用いた方がＳｉＮのエッチングレートは増加する。
　次に、図１１（ａ）に示すように、コンタクトホール２９を含む層間絶縁層３１上に、埋め込み電極２０となる電極薄膜層２０ａを形成する。電極薄膜層２０ａは、本実施の形態では非オーミック性素子１７の一部で、かつ記憶部２１の一部ともなるもので、ＴａＮまたはＷを用いた。
　次に、図１１（ｂ）に示すように、ＣＭＰプロセスを用いて層間絶縁層３１上の電極薄膜層２０ａを除去してコンタクトホール２９中に埋め込み電極２０を埋め込み形成する。この場合に、層間絶縁層３１には、上層層間絶縁層３１ｃが設けられているので、上層層間絶縁層３１ｃがストッパとして有効に作用し、層間絶縁層３１はほとんど研磨されずに電極薄膜層２０ａのみを確実に除去することができる。
　その後、図１１（ｃ）に示すように、さらにオーバポリッシュを行うことで、コンタクトホール２９中の埋め込み電極２０の一部を除去する。このオーバポリッシュ時においても、上層層間絶縁層３１ｃを設けていることで層間絶縁層３１はほとんど研磨されることがない。なお、このように埋め込み電極２０の一部を除去する方法としては、オーバポリッシュだけでなくエッチバックする方法でもよい。
　次に、図１２（ａ）に示すように、コンタクトホール２９を含めて層間絶縁層３１上に、抵抗変化層２２となる抵抗薄膜層２２ａを形成する。本実施の形態においても、抵抗薄膜層２２ａとしてＴａＯxをスパッタリングにより形成した。なお、成膜方法としては、スパッタリングだけでなく、ＣＶＤ法やＡＬＤ法等を用いてもよい。
　次に、図１２（ｂ）に示すように、ＣＭＰプロセスを用いて層間絶縁層３１上の抵抗薄膜層２２ａを除去して、コンタクトホール２９中に抵抗変化層２２を埋め込み形成する。この場合にも、層間絶縁層３１には、上層層間絶縁層３１ｃが設けられているので、上層層間絶縁層３１ｃがストッパとして有効に作用し、層間絶縁層３１はほとんど研磨されずに抵抗薄膜層２２ａのみを確実に除去することができる。
　次に、図１２（ｃ）に示すように、抵抗変化層２２を含めた層間絶縁層３１上に、さらに層間絶縁層３２を形成する。層間絶縁層３２は、上層電極配線２３を埋め込むために必要な厚みに形成し、その材料としてはＴＥＯＳ－ＳｉＯを用いてもよいし、その他半導体装置において一般的に用いられている層間絶縁材料を用いてもよい。さらに、層間絶縁層３１と同じように、硬質の絶縁層を上層に形成する２層以上からなる多層構成としてもよい。
　次に、図１３（ａ）に示すように、抵抗変化層２２が露出し、かつ下層電極配線１５に交差するストライプ形状の配線溝３３を形成する。この加工は一般的な半導体プロセス、例えばドライエッチングにより行うことができる。
　次に、図１３（ｂ）に示すように、配線溝３３を含む層間絶縁層３２上に、上層電極配線２３となる電極薄膜層２３ａを形成する。本実施の形態においても、上層電極配線２３の材料としては、ＣｕやＰｔ、Ｉｒ等を用いた。
　次に、図１３（ｃ）に示すように、ＣＭＰプロセスまたはエッチバックにより層間絶縁層３２上の電極薄膜層２３ａを除去して配線溝３３中に上層電極配線２３を埋め込む。このような工程により、下部電極１８、半導体層１９および埋め込み電極２０により非オーミック性素子１７が構成され、埋め込み電極２０と抵抗変化層２２、抵抗変化層２２と接続する領域の上層電極配線２３とにより記憶部２１が構成される。
　さらに、その後、上層電極配線２３を保護するための絶縁保護層（図示せず）を形成する。これにより、本実施の形態の製造方法による不揮発性半導体記憶装置を作製することができる。
　上記のような製造方法により作製した不揮発性半導体記憶装置は、上層電極配線２３が層間絶縁層３２中に埋め込まれるので、非オーミック性素子１７と記憶部２１とをさらに積層する場合に、その積層工程を容易に行うことができる。
　なお、本実施の形態では、上層電極配線２３が層間絶縁層３２中に埋め込み形成されているが、第１の実施の形態の不揮発性半導体記憶装置１０の製造方法を用いて、層間絶縁層３１上に上層電極配線２３を形成してもよい。また、第１の実施の形態の不揮発性半導体記憶装置１０においても、上層電極配線２３を層間絶縁層中に埋め込み形成してもよい。
　（第３の実施の形態）
　図１４は、本発明の第３の実施の形態の不揮発性半導体記憶装置４０の構成を説明するための断面図である。不揮発性半導体記憶装置４０は、図１（ｂ）に示す第１の実施の形態の不揮発性半導体記憶装置１０に含まれる下層電極配線、層間絶縁層、非オーミック性素子、抵抗変化層、および上層電極配線を１段の構成単位として、最下段の構成単位の上に、直下の構成単位の上層電極配線を新たな下層電極配線として用いながら、さらに２段の構成単位を積層した構成からなる。このように積層することにより、さらに大容量の不揮発性半導体記憶装置を実現することができる。
　以下、本実施の形態の不揮発性半導体記憶装置４０の構成を簡単に説明する。
　不揮発性半導体記憶装置４０では、非オーミック性素子と記憶部とがそれぞれ３段ずつ積層されているので、第１段目、第２段目および第３段目のそれぞれの構成要件を理解しやすくするために、第１段目については第１、第２段目については第２、第３段目については第３を付して区別して表記する。
　第１段目の構成単位は、図１（ｂ）に示される不揮発性半導体記憶装置１０の対応部分と同一に構成される。不揮発性半導体記憶装置１０と同様に、不揮発性半導体記憶装置４０においても、第１段目の第１上層電極配線２３がマトリクス領域外に延在して形成されている。第２段目の第２上層電極配線４７および第３段目の第３上層電極配線５８も、第１段目の第１上層電極配線２３と同様に、マトリクス領域外に延在して形成されている。
　第２段目の構成単位は、第１上層電極配線２３を新たな下層電極配線として用いて、次のように形成される。
　第１上層電極配線２３上に、第１上層電極配線２３と同様のストライプ形状に第２下部電極４２と第２半導体層４３を形成し、さらに第２層間絶縁層４８が形成されている。第２層間絶縁層４８には、第１記憶部２１に対応する位置にそれぞれコンタクトホールが設けられ、このコンタクトホール中に第２埋め込み電極４４と第２抵抗変化層４６とが埋め込み形成されている。
　そして、第２抵抗変化層４６に接続し、第１上層電極配線２３に交差するストライプ形状に第２上層電極配線４７が形成されている。さらに、第２上層電極配線４７を埋め込むように第３層間絶縁層５１が形成されている。
　第２段目の構成単位は、第２上層電極配線４７を新たな下層電極配線として用いて、次のように形成される。
　第２上層電極配線４７上に、第２上層電極配線４７と同様のストライプ形状に第３下部電極５３と第３半導体層５４を形成し、さらに第４層間絶縁層５９が形成されている。第４層間絶縁層５９には、第１記憶部２１および第２記憶部４５に対応する位置にコンタクトホールが設けられ、このコンタクトホール中に第３埋め込み電極５５と第３抵抗変化層５７とが埋め込み形成されている。
　そして、第３抵抗変化層５７に接続し、第２上層電極配線４７に交差するストライプ形状に第３上層電極配線５８が形成されている。さらに、第３上層電極配線５８を埋め込み保護するために絶縁保護層６０が形成されている。
　なお、第２下部電極４２、第２半導体層４３および第２埋め込み電極４４で第２非オーミック性素子４１を構成している。また、第２埋め込み電極４４と第２抵抗変化層４６、第２抵抗変化層４６に接続する領域の第２上層電極配線４７で第２記憶部４５を構成している。
　さらに、第３下部電極５３、第３半導体層５４および第３埋め込み電極５５で第３非オーミック性素子５２を構成している。また、第３埋め込み電極５５と第３抵抗変化層５７、第３抵抗変化層５７に接続する領域の第３上層電極配線５８で第３記憶部５６を構成している。
　また、下層電極配線１５は、埋め込み導体２４、２５と半導体電極配線２６を介して能動素子１２のソース領域１２ａに接続している。また、第１上層電極配線２３についても同様に、埋め込み導体（図示せず）と半導体電極配線（図示せず）とを介して別の能動素子（図示せず）に接続されている。
　さらに、第２上層電極配線４７は、図１４に示すように埋め込み導体２４、２５、４９、５０と半導体電極配線２６とを介して別の能動素子１２のソース領域１２ａに接続されている。また、第３上層電極配線５８についても、第１上層電極配線２３と同様に埋め込み導体（図示せず）と半導体電極配線（図示せず）とを介して別の能動素子（図示せず）に接続されている。
　第１段目の下層電極配線１５と第１上層電極配線２３とは、それぞれビット線とワード線のいずれかとなり、図３に示す回路のビット線デコーダとワード線デコーダにそれぞれ接続される。
　また、第１上層電極配線２３と第２上層電極配線４７とは、同様にそれぞれビット線とワード線のいずれかとなり、図３に示す回路のビット線デコーダとワード線デコーダにそれぞれ接続される。ただし、第１段目において、第１上層電極配線２３がビット線を構成している場合には、第２段目においてもビット線を構成し、第２上層電極配線４７はワード線を構成するように設計されている。
　さらに、第２上層電極配線４７がワード線を構成する場合には、第３上層電極配線５８はビット線を構成するように設計されている。
　以上のように、本実施の形態の不揮発性半導体記憶装置４０の場合には、それぞれの段に設けた記憶部２１、４５、５６に対して個別にそれぞれ非オーミック性素子１７、４１、５２が設けられているので、それぞれの段に設けられている記憶部２１、４５、５６の書き込みと読み出しを安定に、かつ確実に行うことができる。
　このような多段構成の記憶部と非オーミック性素子を有する不揮発性半導体記憶装置４０の製造工程は、基本的には第１の形態の不揮発性半導体記憶装置１０において説明した製造工程を繰り返せばよい。また、第２の形態の不揮発性半導体記憶装置３０において説明した製造工程を繰り返してもよい。
　（第４の実施の形態）
　図１５は、本発明の第４の実施の形態にかかる不揮発性半導体記憶装置７０の要部である非オーミック性素子７２と記憶部８１の構成を示す断面図である。本実施の形態の不揮発性半導体記憶装置７０は、埋め込み電極７５と抵抗変化層８２との間に、抵抗変化層８２中に拡散し難く、しかも抵抗変化層８２を酸化、還元しないような導体材料を接続電極７７として埋め込み形成されている。
　また、上部電極７８が少なくとも２層構成からなり、抵抗変化層８２に接続する面側にも、接続電極７９を設けている。接続電極７７、７９は、例えばＰｔ、Ｉｒ、ＴａＮあるいは窒化チタン（ＴｉＮ）等の導体材料を用いることができる。
　そして、接続電極７９上に、接続電極７９に接続し、半導体プロセスにおいて一般的に用いられている、例えばＡｌまたはＣｕからなる導体材料を用いて、下層電極配線７１に交差するストライプ形状に上層電極配線８０が形成されている。また、接続電極７９をマトリクス領域外まで延在させて、接続電極７９を上層電極配線の一部として機能するようにしてもよい。層間絶縁層７６を含むその他の構成については、第１の実施の形態の不揮発性半導体記憶装置１０と同じであるので説明を省略する。
　このような構成とすることにより、接続電極７９には抵抗変化層８２との組み合わせに応じて抵抗変化現象が良好に発現する最適な材料を選択し、接続電極７９とは独立して選択される材料にて上層電極配線８０を設けることができるので、接続電極７９と上層電極配線８０とでそれぞれ最適な材料を選択することができる。また、例えばトランジスタ等の能動素子を含む半導体回路が形成されたシリコン単結晶基板を用いる場合には、上層電極配線と上記能動素子との電気的な接続も容易に行うことができる。
　このような構成において、下部電極７３と絶縁体層７４および金属電極体層である埋め込み電極７５とでＭＩＭダイオードからなる非オーミック性素子７２を構成している。また、埋め込み形成された接続電極７７、抵抗変化層８２および抵抗変化層８２に接続する領域の接続電極７９で記憶部８１を構成している。
　本実施の形態の場合には、非オーミック性素子７２として、下部電極７３と埋め込み電極７５をＡｌで形成し、絶縁体層７４として窒化シリコン（ＳｉＮ）を用いた。ＳｉＮはスパッタリング法により形成することで、良好な絶縁性を有し、かつ緻密な薄膜を容易に形成でき、一般的な半導体プロセス技術を用いればストライプ形状に加工することも容易である。
　なお、本実施の形態では、絶縁体層７４としてＳｉＮを用いるＭＩＭダイオードの場合について説明したが、本発明はこれに限定されない。例えば、アルミニウム酸化（ＡｌＯ）膜あるいはチタン酸化（ＴｉＯ）膜を用いてもよい。ＡｌＯを用いる場合には、例えばＡｌ膜を成膜した後、ドライ熱酸化法、ウエット熱酸化法、プラズマ酸化法あるいは反応性スパッタリング方式により直接ＡｌＯ膜を形成する方法等、いずれの方法でもよい。
　なお、本実施の形態では、抵抗変化層８２の両面に接続電極７７、７９を設けたが、接続電極７７、７９は必須ではない。第１の実施の形態の不揮発性半導体記憶装置１０または第２の実施の形態の不揮発性半導体記憶装置３０と同様な構成としてもよい。さらに、図１４に示すような積層構成の不揮発性半導体記憶装置４０と同じような構成とすることも可能である。
　（第５の実施の形態）
　図１６は、本発明の第５の実施の形態にかかる不揮発性半導体記憶装置９０の要部である非オーミック性素子９２と記憶部９６の構成を示す断面図である。本実施の形態の不揮発性半導体記憶装置９０は、非オーミック性素子９２がｎ型半導体層９３とｐ型半導体層９４との積層構成からなるｐｎ接合ダイオードにより構成されていることが特徴である。
　さらに、本実施の形態の場合には、非オーミック性素子９２を構成するｐ型半導体層９４が埋め込み電極９７とともにコンタクトホールに埋め込まれている点に特徴を有している。なお、ｎ型半導体層９３を埋め込み電極９７とともに埋め込み形成してもよい。
　また、記憶部９６は、埋め込み電極９７と抵抗変化層９８、抵抗変化層９８に接続する領域の上層電極配線９９により構成されており、下層電極配線９１、層間絶縁層９５および上層電極配線９９については、第１の実施の形態の不揮発性半導体記憶装置１０と基本構成は同じであるが、抵抗変化層９８を層間絶縁層９５上で埋め込み電極９７に接続し、コンタクトホールよりも大きな形状を有するように形成されていることが特徴である。
　さらに、抵抗変化層９８を上層電極配線９９と同様に下層電極配線９１に交差するストライプ形状に形成してもよい。なお、本実施の形態では、層間絶縁層９５上に抵抗変化層９８を形成したが、第１の実施の形態の不揮発性半導体記憶装置１０や第２の実施の形態の不揮発性半導体記憶装置３０と同様に、コンタクトホール中に埋め込み形成してもよい。
　このようなｐｎ接合ダイオードを構成するためのｎ型半導体材料としては、例えばＺｎＯ、ＣｄＯ、ＳｎＯ2、ＴｉＯ2、ＣｅＯ2、Ｆｅ3Ｏ4、ＷＯ3、Ｔａ2Ｏ5から選択されたいずれかの材料を用い、ｐ型半導体材料としては、例えばＦｅＯ、ＮｉＯ、ＣｏＯ、Ｃｕ2Ｏ、ＭｎＯ2から選択されたいずれかの材料を用いることができる。さらに、ｐ型にドープしたシリコンとｎ型にドープしたシリコンを用いることもできる。
　なお、本発明は、非オーミック性素子が第１、第２の実施の形態で説明したＭＳＭダイオード、第４の実施の形態で説明したＭＩＭダイオードあるいは第５の実施の形態で説明したｐｎ接合型ダイオードだけでなく、例えば半導体層と埋め込み電極でショットキー接続を構成するショットキーダイオードであってもよい。
　この場合の不揮発性半導体記憶装置の構成としては、図１に示す不揮発性半導体記憶装置１０、図４に示す不揮発性半導体記憶装置３０、図１５に示す不揮発性半導体記憶装置７０、あるいは図１６に示す不揮発性半導体記憶装置９０と同じような構成とすればよい。
　すなわち、非オーミック性素子が、半導体層と金属電極体層との２層の積層構成からなるショットキーダイオードであり、半導体層がコンタクトホールよりも大きな形状を有し、金属電極体層である埋め込み電極がコンタクトホール中に埋め込み形成されている。さらに、図１４に示すような積層構成の不揮発性半導体記憶装置４０と同じような構成とすることも可能である。
　非オーミック性素子をショットキーダイオードとした場合には、以下のような効果を得ることができる。
　第１に、ショットキーダイオードはｐｎ接合ダイオードと異なり、多数キャリア素子であるから、少数キャリアの蓄積ということがなく、高速アクセスが可能になる。第２に、ｐｎ接合を形成する必要がないので、ダイオード構成が簡単になり、かつその製造工程も簡略化できる。第３に、ｐｎ接合は温度による特性変化が問題となるが、ショットキー接合は温度に対して安定であるので、製造工程時の加熱条件等についての制約を広げることができる。
　さらに、例えばｐｎ接合ダイオードを用いる場合には、ダイオードの順方向閾値は高い（約０．５Ｖ）が、例えばチタンシリサイドとｎ型シリコンとの界面を有するショットキーダイオードにおいては、順方向の閾値電圧は０．２Ｖとなるので、読み出しや書き込み時のディスターブを抑制することが可能となる。
　（第６の実施の形態）
　図１７は、本発明の第６の実施の形態にかかる不揮発性半導体記憶装置１００の要部である非オーミック性素子１０２と記憶部１０７の構成を示す図で、（ａ）は平面図、（ｂ）は（ａ）の１７Ａ－１７Ａ線の断面を矢印方向に見た断面図である。
　本実施の形態の不揮発性半導体記憶装置１００は、第１の実施の形態の不揮発性半導体記憶装置１０と基本構成は同じであるが、非オーミック性素子１０２を構成する下部電極１０３と半導体層１０４が、それぞれの記憶部１０７ごとに分離して形成されていることが特徴である。また、上層電極配線１０９は、層間絶縁層１０６上で、抵抗変化層１０８に接続し、かつ下層電極配線１０１に交差するストライプ形状に形成されている。
　このような構成とすることにより、上層電極配線１０９をマトリクス領域外に設けたコンタクトホール中の埋め込み導体（図示せず）を介して能動素子（図示せず）に接続する工程を簡略化できる。
　なお、非オーミック性素子１０２は、金属電極体層である下部電極１０３と半導体層１０４および埋め込み電極１０５により構成されたＭＳＭダイオードからなる。そして、記憶部１０７は、埋め込み電極１０５と抵抗変化層１０８、抵抗変化層１０８に接続する領域の上層電極配線１０９により構成されている。
　このように非オーミック性素子１０２をＭＳＭダイオードとした場合には、ダイオード面積を大きく、かつ半導体層１０４を薄く形成することができる。したがって、電流容量を大きくすることができるだけでなく、特性ばらつきを低減することも可能となる。
　さらに、非オーミック性素子１０２としてはＭＳＭダイオードに限定されず、半導体層１０４の代わりに絶縁体層を用いたＭＩＭダイオード、ｐｎ接合型ダイオードあるいはショットキー接合ダイオードのいずれの構成とすることも可能である。
　なお、本実施の形態では、非オーミック性素子１０２を構成する下部電極１０３と半導体層１０４の両方を記憶部１０７ごとに分離して形成しているが、半導体層１０４のみを分離して形成し、下部電極１０３は下層電極配線１０１と同様のストライプ形状に形成してもよい。さらに、本実施の形態では、非オーミック性素子１０２を記憶部１０７ごとに分離して設けたが、複数個ずつまとめて分離してもよい。
　また、第６の実施の形態の不揮発性半導体記憶装置においても、第３の実施の形態の不揮発性半導体記憶装置４０のように積層構成とすることもできる。
　本発明の不揮発性半導体記憶装置は、製造方法を簡略化しながら、かつ非オーミック性素子の特性ばらつきや耐圧の安定化に加えて電流容量を大きくすることができるので、不揮発性記憶装置を用いる種々の電子機器分野に有用である。
　５　　ワード線デコーダ
　６　　ビット線デコーダ
　７　　読み出し回路
　１０、３０、４０、７０、９０、１００　　不揮発性半導体記憶装置（ＲｅＲＡＭ）
　１１　　基板
　１２　　能動素子
　１２ａ　　ソース領域
　１２ｂ　　ドレイン領域
　１２ｃ　　ゲート絶縁膜
　１２ｄ　　ゲート電極
　１３、１４　　半導体層間絶縁層
　１５、７１、９１、１０１　　下層電極配線
　１５ａ　　配線溝
　１６、３１、３２、７６、９５、１０６　　層間絶縁層
　１７　　非オーミック性素子（第１非オーミック性素子）
　１８、７３、１０３　　下部電極（第１下部電極）
　１９、１０４　　半導体層
　２０、７５、９７、１０５　　埋め込み電極（金属電極体層）
　２０ａ、２３ａ　　電極薄膜層
　２１　　記憶部（第１記憶部）
　２２、８２、９８、１０８　　抵抗変化層
　２２ａ　　抵抗薄膜層
　２３、８０、９９、１０９　　上層電極配線（第１上層電極配線）
　２４、２５、２８、４９、５０　　埋め込み導体
　２４ａ、２９　　コンタクトホール
　２６　　半導体電極配線
　２７　　絶縁保護層（第１層間絶縁層）
　３１ａ　　下層層間絶縁層
　３１ｂ　　中層層間絶縁層
　３１ｃ　　上層層間絶縁層
　３３　　配線溝
　４１　　第２非オーミック性素子
　４２　　第２下部電極
　４３　　第２半導体層
　４４　　第２埋め込み電極
　４５　　第２記憶部
　４６　　第２抵抗変化層
　４７　　第２上層電極配線
　４８　　第２層間絶縁層
　５１　　第３層間絶縁層
　５２　　第３非オーミック性素子
　５３　　第３下部電極
　５４　　第３半導体層
　５５　　第３埋め込み電極
　５６　　第３記憶部
　５７　　第３抵抗変化層
　５８　　第３上層電極配線
　５９　　第４層間絶縁層
　６０　　絶縁保護層
　７２、９２、１０２　　非オーミック性素子
　７４　　絶縁体層
　７７、７９　　接続電極
　７８　　上部電極
　８１、９６、１０７　　記憶部
　９３　　ｎ型半導体層
　９４　　ｐ型半導体層

Claims (13)

  1. 　基板と、
    　前記基板上に形成された下層電極配線と、
    　前記基板および前記下層電極配線上に形成された層間絶縁層と、
    　前記層間絶縁層上に形成された上層電極配線と、
    　前記層間絶縁層を貫通して設けられ、前記下層電極配線および前記上層電極配線に接続されたメモリセルと
    　を備え、
    　前記メモリセルは、前記下層電極配線上に設けられた非オーミック性素子と、前記非オーミック性素子上に設けられ前記上層電極配線と接続された抵抗変化層とを有し、
    　前記非オーミック性素子は、少なくとも半導体層または絶縁体層と金属電極体層とを積層して構成され、
    　前記金属電極体層は前記層間絶縁層を貫通して設けられたコンタクトホールの中に形成され、前記半導体層または前記絶縁体層は前記コンタクトホールの外でかつ前記下層電極配線上の前記コンタクトホールの断面よりも広い領域に形成されている
    　ことを特徴とする不揮発性半導体記憶装置。
  2. 　前記層間絶縁層が複数層の積層構成からなる
    　ことを特徴とする請求項１に記載の不揮発性半導体記憶装置。
  3. 　前記下層電極配線と、前記層間絶縁層と、前記非オーミック性素子と、前記抵抗変化層と、前記上層電極配線とを１段の構成単位として、前記構成単位の上に、前記上層電極配線を新たな下層電極配線として用いてもう１段の構成単位が積層されている
    　ことを特徴とする請求項１または請求項２に記載の不揮発性半導体記憶装置。
  4. 　前記下層電極配線は、ストライプ形状に形成されており、
    　前記非オーミック性素子を構成する前記半導体層または前記絶縁体層が、前記下層電極配線上において、前記下層電極配線と同様のストライプ形状に形成されている
    　ことを特徴とする請求項１から請求項３までのいずれか１項に記載の不揮発性半導体記憶装置。
  5. 　前記下層電極配線は、ストライプ形状に形成されており、
    　前記上層電極配線が、前記下層電極配線に対して交差するストライプ形状に形成されている
    　ことを特徴とする請求項１から請求項４までのいずれか１項に記載の不揮発性半導体記憶装置。
  6. 　前記非オーミック性素子が、前記半導体層を前記金属電極体層ともう１つの金属電極体層とで挟んだ３層の積層構成からなるＭＳＭダイオードである
    　ことを特徴とする請求項１から請求項５までのいずれか１項に記載の不揮発性半導体記憶装置。
  7. 　前記非オーミック性素子が、前記絶縁体層を前記金属電極体層ともう１つの金属電極体層とで挟んだ３層の積層構成からなるＭＩＭダイオードである
    　ことを特徴とする請求項１から請求項５までのいずれか１項に記載の不揮発性半導体記憶装置。
  8. 　前記非オーミック性素子が、前記半導体層と前記金属電極体層との２層の積層構成からなるショットキーダイオードである
    　ことを特徴とする請求項１から請求項５までのいずれか１項に記載の不揮発性半導体記憶装置。
  9. 　基板上に下層電極配線を形成する工程と、
    　前記下層電極配線上に非オーミック性素子の一部となる半導体層または絶縁体層を形成する工程と、
    　前記基板上および前記半導体層または前記絶縁体層上に層間絶縁層を形成する工程と、
    　前記層間絶縁層にコンタクトホールを形成することにより前記半導体層または前記絶縁体層の一部を露出させる工程と、
    　前記コンタクトホール中に露出した前記半導体層または前記絶縁体層上に、前記非オーミック性素子の一部となる金属電極体層を形成する工程と、
    　前記金属電極体層上に抵抗変化層を形成する工程と、
    　前記抵抗変化層上に上層電極配線を形成する工程と
    　を含む不揮発性半導体記憶装置の製造方法。
  10. 　前記金属電極体層を形成する工程で、前記コンタクトホール中に露出した前記半導体層または前記絶縁体層上、および前記層間絶縁層上に前記金属電極体層を形成した後、前記層間絶縁層上に形成された前記金属電極体層を除去し、
    　前記抵抗変化層を形成する工程で、前記コンタクトホール中の前記金属電極体層の一部を除去することにより前記コンタクトホールの位置に凹部を形成し、前記凹部および前記層間絶縁層上に前記抵抗変化層を形成した後、前記層間絶縁層上に形成された前記抵抗変化層を除去する
    　ことを特徴とする請求項９に記載の不揮発性半導体記憶装置の製造方法。
  11. 　前記上層電極配線を新たな下層電極配線として用いて、前記絶縁体層を形成する工程から前記上層電極配線を形成する工程までを繰り返すことにより、前記新たな下層電極配線としての前記上層電極配線上に、新たな非オーミック性素子と新たな抵抗変化層と新たな上層電極配線とを形成する
    　ことを特徴とする請求項９または請求項１０に記載の不揮発性半導体記憶装置の製造方法。
  12. 　前記下層電極配線をストライプ形状に形成し、前記下層電極配線上に、前記半導体層または前記絶縁体層を、前記下層電極配線と同様のストライプ形状に形成する
    　請求項９から請求項１１までのいずれか１項に記載の不揮発性半導体記憶装置の製造方法。
  13. 　前記下層電極配線をストライプ形状に形成し、前記上層電極配線を前記下層電極配線に交差するストライプ形状に形成する
    　ことを特徴とする請求項９から請求項１１までのいずれか１項に記載の不揮発性半導体記憶装置の製造方法。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2011135843A1 (ja) * 2010-04-28 2011-11-03 パナソニック株式会社 抵抗変化型不揮発性記憶装置及びその製造方法
US8759190B2 (en) 2010-09-17 2014-06-24 Panasonic Corporation Current steering element and non-volatile memory element incorporating current steering element

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2016084349A1 (ja) * 2014-11-25 2016-06-02 日本電気株式会社 抵抗変化素子とその製造方法および半導体装置

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002530850A (ja) * 1998-11-16 2002-09-17 マトリックス セミコンダクター インコーポレーテッド 垂直スタック型フィールド・プログラマブル不揮発性メモリおよびその製造方法
JP2004319587A (ja) * 2003-04-11 2004-11-11 Sharp Corp メモリセル、メモリ装置及びメモリセル製造方法
JP2006514393A (ja) * 2003-03-18 2006-04-27 株式会社東芝 プログラマブル抵抗メモリ装置
WO2007116749A1 (ja) * 2006-03-30 2007-10-18 Matsushita Electric Industrial Co., Ltd. 不揮発性記憶素子及びその製造方法
WO2008047530A1 (en) * 2006-10-16 2008-04-24 Panasonic Corporation Non-volatile storage device and method for manufacturing the same

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002530850A (ja) * 1998-11-16 2002-09-17 マトリックス セミコンダクター インコーポレーテッド 垂直スタック型フィールド・プログラマブル不揮発性メモリおよびその製造方法
JP2006514393A (ja) * 2003-03-18 2006-04-27 株式会社東芝 プログラマブル抵抗メモリ装置
JP2004319587A (ja) * 2003-04-11 2004-11-11 Sharp Corp メモリセル、メモリ装置及びメモリセル製造方法
WO2007116749A1 (ja) * 2006-03-30 2007-10-18 Matsushita Electric Industrial Co., Ltd. 不揮発性記憶素子及びその製造方法
WO2008047530A1 (en) * 2006-10-16 2008-04-24 Panasonic Corporation Non-volatile storage device and method for manufacturing the same

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2011135843A1 (ja) * 2010-04-28 2011-11-03 パナソニック株式会社 抵抗変化型不揮発性記憶装置及びその製造方法
JP4902821B1 (ja) * 2010-04-28 2012-03-21 パナソニック株式会社 抵抗変化型不揮発性記憶装置及びその製造方法
US8581225B2 (en) 2010-04-28 2013-11-12 Panasonic Corporation Variable resistance nonvolatile memory device and method of manufacturing the same
US8759190B2 (en) 2010-09-17 2014-06-24 Panasonic Corporation Current steering element and non-volatile memory element incorporating current steering element

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