JP2022018104A - メモリデバイスおよびその製造方法 - Google Patents
メモリデバイスおよびその製造方法 Download PDFInfo
- Publication number
- JP2022018104A JP2022018104A JP2021115506A JP2021115506A JP2022018104A JP 2022018104 A JP2022018104 A JP 2022018104A JP 2021115506 A JP2021115506 A JP 2021115506A JP 2021115506 A JP2021115506 A JP 2021115506A JP 2022018104 A JP2022018104 A JP 2022018104A
- Authority
- JP
- Japan
- Prior art keywords
- pillar
- layer
- dielectric layer
- charge storage
- memory device
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Images
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B51/00—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory transistors
- H10B51/20—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory transistors characterised by the three-dimensional arrangements, e.g. with cells on different height levels
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/22—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using ferroelectric elements
- G11C11/225—Auxiliary circuits
- G11C11/2253—Address circuits or decoders
- G11C11/2255—Bit-line or column circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/22—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using ferroelectric elements
- G11C11/225—Auxiliary circuits
- G11C11/2253—Address circuits or decoders
- G11C11/2257—Word-line or row circuits
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B51/00—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory transistors
- H10B51/10—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory transistors characterised by the top-view layout
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B51/00—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory transistors
- H10B51/30—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory transistors characterised by the memory core region
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B51/00—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory transistors
- H10B51/40—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory transistors characterised by the peripheral circuit region
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
【課題】不揮発性半導体メモリデバイスおよびその製造方法を提供する。【解決手段】メモリデバイスは、ワードライン１３８Ａ、１３８Ｂ、メモリセル、ソースラインＳＬ及びビットラインＢＬを含む。メモリセルは、ワードラインに埋め込まれ、ワードラインを貫通する。ソースラインとビットラインはメモリセルに電気的に接続されている。メモリセルはさらに、ワードラインに埋め込まれ、ソースラインに接続されるソースピラー１７０とビットラインに接続されるドレインピラー１８０と、それらの間にあってワードラインに埋め込まれる分離構造を含む。チャネル層及び電荷蓄積誘電体層は、ソースピラー、ドレインピラー及び分離構造を横方向に取り囲む。チャネル層は、電荷蓄積誘電体層によってワードラインから離間されている。【選択図】図２Ｋ
Description
この出願は、２０２０年７月１４日に提出された米国仮出願シリアル番号６３／０５１，８８０の優先権を主張する。上記の特許出願の全体は、参照により本明細書に組み込まれ、本明細書の一部となる。
半導体メモリデバイスは、例として、ラジオ、テレビ、携帯電話、パーソナルコンピューティングデバイスなどの電子アプリケーションの集積回路で広く使用されている。半導体メモリには、２つの主要なカテゴリがある。１つは揮発性メモリで、もう１つは不揮発性メモリである。揮発性メモリには、ランダムアクセスメモリ（ＲＡＭ）が含まれる。これは、スタティックランダムアクセスメモリ（ＳＲＡＭ）とダイナミックランダムアクセスメモリ（ＤＲＡＭ）の２つのサブカテゴリにさらに分割できる。ＳＲＡＭとＤＲＡＭはどちらも、電源が入っていないときに保存されている情報を失うため、揮発性がある。一方、不揮発性メモリはデータを保存しておくことができる。不揮発性半導体メモリの１つのタイプは、強誘電体ランダムアクセスメモリ（ＦｅＲＡＭ）である。ＦｅＲＡＭの利点には、書き込み／読み取り速度が速く、サイズが小さいことが含まれる。
本発明の態様は、添付図面を参照しながら、以下の詳細な説明から最もよく理解される。業界の標準的技法に従って、様々なフィーチャが一定のスケールで描かれていないことに注意すべきである。実際、様々なフィーチャの寸法は、説明を明確にするために任意に増減できる。
本出願のいくつかの実施形態による、メモリデバイスを製造するためのプロセスフローの斜視図を概略的に示している。
本出願のいくつかの実施形態による、メモリデバイスを製造するためのプロセスフローの斜視図を概略的に示している。
本出願のいくつかの実施形態による、メモリデバイスを製造するためのプロセスフローの斜視図を概略的に示している。
本出願のいくつかの実施形態による、メモリデバイスを製造するためのプロセスフローの斜視図を概略的に示している。
本出願のいくつかの実施形態による、メモリデバイスを製造するためのプロセスフローの斜視図を概略的に示している。
本出願のいくつかの実施形態による、メモリデバイスを製造するためのプロセスフローの斜視図を概略的に示している。
本出願のいくつかの実施形態による、メモリデバイスを製造するためのプロセスフローの斜視図を概略的に示している。
本出願のいくつかの実施形態による、メモリデバイスを製造するためのプロセスフローの斜視図を概略的に示している。
本出願のいくつかの実施形態による、メモリデバイスを製造するためのプロセスフローの斜視図を概略的に示している。
本出願のいくつかの実施形態による、メモリデバイスを製造するためのプロセスフローの斜視図を概略的に示している。
本出願のいくつかの実施形態による、メモリデバイスを製造するためのプロセスフローの斜視図を概略的に示している。
本出願のいくつかの実施形態による、メモリデバイスを製造するためのプロセスフローの斜視図を概略的に示している。
本出願のいくつかの実施形態による、メモリデバイスを製造するためのプロセスフローの断面図を概略的に示している。
本出願のいくつかの実施形態による、メモリデバイスを製造するためのプロセスフローの断面図を概略的に示している。
本出願のいくつかの実施形態による、メモリデバイスを製造するためのプロセスフローの断面図を概略的に示している。
本出願のいくつかの実施形態による、メモリデバイスを製造するためのプロセスフローの断面図を概略的に示している。
本出願のいくつかの実施形態による、メモリデバイスを製造するためのプロセスフローの断面図を概略的に示している。
本出願のいくつかの実施形態による、メモリデバイスを製造するためのプロセスフローの断面図を概略的に示している。
本出願のいくつかの実施形態による、メモリデバイスを製造するためのプロセスフローの断面図を概略的に示している。
本出願のいくつかの実施形態による、メモリデバイスを製造するためのプロセスフローの断面図を概略的に示している。
本出願のいくつかの実施形態による、メモリデバイスを製造するためのプロセスフローの断面図を概略的に示している。
本出願のいくつかの実施形態による、メモリデバイスを製造するためのプロセスフローの断面図を概略的に示している。
本出願のいくつかの実施形態による、メモリデバイスを製造するためのプロセスフローの断面図を概略的に示している。
本出願のいくつかの代替実施形態によるメモリデバイスの断面図を概略的に示している。
本出願のいくつかの実施形態によるメモリデバイスの上面図を概略的に示している。
本出願のいくつかの代替実施形態によるメモリデバイスの斜視図を概略的に示している。
本出願のいくつかの代替実施形態によるメモリデバイスの上面図を概略的に示している。
以下の開示は、提供された主題の異なる特徴を実施するための多くの異なる実施形態又は例を提供する。本開示を簡略化するために、構成要素、値、操作、材料、配置などの特定の例を以下に説明する。もちろん、これらは例示に過ぎず、限定されるものではない。他の構成要素、値、操作、材料、配置などが企図される。例えば、以下の説明における第二特徴での第一特徴の形成は、第一及び第二特徴が直接接触して形成される実施形態を含み得て、また第一特徴と第二特徴とが直接接触していなくてもよいように、第一特徴と第二特徴との間に追加の特徴が形成され得る実施形態を含み得る。また、本開示は、様々な例において符号及び／又は文字を繰り返してもよい。この繰り返しは、単純さと明快さを目的としており、それ自体では、説明した様々な実施形態及び／又は構成の間の関係を示すものではない。
さらに、図に示されているように、ある要素または特徴と別の要素または特徴との関係を説明しやすくするために、「下方」、「下」、「下部」、「上」、「上部」などのような空間的に相対的な用語を本明細書で使用することができる。空間的に相対的な用語は、図に示されている方向に加えて、使用中又は動作中の装置の異なる方向を包含することを意図している。該装置は、他の方向に配向してもよく（９０度または他の配向に回転されてもよい）、本明細書で使用される空間的に相対的な記述子は、同様にそれに応じて解釈され得る。
様々な実施形態は、３次元（３Ｄ）ＮＯＲタイプのメモリアレイなどのメモリデバイスを提供する。いくつかの実施形態では、３Ｄ ＮＯＲタイプのメモリアレイは、複数の垂直に積み重ねられたメモリセルを含む強誘電性電界効果トランジスタ（ＦｅＦＥＴ）メモリ回路である。いくつかの実施形態では、各３Ｄ ＮＯＲタイプのメモリセルは、ゲート電極として機能するワードライン領域を含むＦｅＦＥＴと、作用するビットライン領域は第１のソース／ドレイン電極と、作用するソースライン領域は第２のソース／ドレイン電極と、強誘電体はゲート誘電体と、酸化物半導体（ＯＳ）はチャネル領域と見なされる。いくつかの実施形態では、３Ｄメモリアレイ内の各メモリセルは、薄膜トランジスタ（ＴＦＴ）と見なされる。いくつかの代替の実施形態では、各３Ｄ ＮＯＲタイプのメモリセルは、ゲート電極として機能するワードライン領域を含む薄膜トランジスタと、第１のソース／ドレイン電極として機能するビットライン領域と、第２のソース／ドレイン電極として機能するソースライン領域と、ゲート誘電体としてのａｎｏｘｉｄｅ－ｎｉｔｒｉｄｅ－ｏｘｉｄｅ（ＯＮＯ）スタック構造と、チャネル領域としてのシリコン層と見なされる。他のタイプのゲート誘電体材料およびチャネル材料を利用することができる。
図１Ａ～図１Ｌは、本出願のいくつかの実施形態による、メモリデバイスを製造するためのプロセスフローの斜視図を概略的に示している。図２Ａ～図２Ｋは、本出願のいくつかの実施形態による、メモリデバイスを製造するためのプロセスフローの断面図を概略的に示している。図１Ａ～図１Ｌには、部分的な三次元図における単純化された強誘電体メモリデバイスの一部が示されている。図２Ａ～図２Ｋには、部分断面図の簡略化された強誘電体メモリデバイスの一部が示されている。
図２Ａは、図１Ａに示されている断面線Ａ－Ａ’に沿って切断した断面図である。図１Ａおよび図２Ａを参照すると、基板１１０が設けられている。基板１１０は、バルク半導体基板、半導体オン絶縁体（ＳＯＩ）基板などの半導体基板であってもよい。それはドープされていても（例えば、ｐ型またはｎ型ドーパント）、ドープされていなくてもよい。基板１１０は、ロジックダイ、メモリダイ、ＡＳＩＣダイなどの集積回路ダイであってもよい。基板１１０は、相補型金属酸化物半導体（ＣＭＯＳ）ダイであってもよく、ＣＭＯＳアンダーアレイ（ＣＵＡ）と呼ばれてもよい。基板１１０は、シリコンウェーハなどのウェーハであってもよい。一般に、ＳＯＩ基板は絶縁体層上に形成された半導体材料の層である。絶縁体層は、例えば、埋め込み酸化物（ＢＯＸ）層、酸化ケイ素層などであってもよい。絶縁体層は、基板、通常はシリコンまたはガラス基板上に設けられる。多層または勾配基板などの他の基板も使用することができる。いくつかの実施形態では、基板１１０の半導体材料は、シリコン；ゲルマニウム；炭化ケイ素、ヒ化ガリウム、リン化ガリウム、リン化インジウム、ヒ化インジウム、および／またはアンチモン化インジウムを含む化合物半導体；シリコンゲルマニウム、ガリウム砒素リン、アルミニウムインジウム砒素、アルミニウムガリウム砒素、ガリウムインジウム砒素、ガリウムインジウムリン酸塩、および／またはガリウムインジウム砒素リン酸塩を含む合金半導体；またはそれらの組み合わせを含んでもよい。
図２Ａは、基板１１０上に形成され得る回路をさらに示している。図２Ａに示されるように、回路は、基板１１０の上面に形成されたトランジスタ１１２を含む。トランジスタは、基板１１０の上面上のゲート誘電体層１１２ａと、ゲート誘電体層１１２ａ上のゲート電極１１２ｂとを含んでもよい。ソース／ドレイン領域１１２ｃは、ゲート誘電体層１１２ａおよびゲート電極１１２ｂの反対側の基板１１０内に配置されている。ゲートスペーサー１１４は、ゲート誘電体層１１２ａの側壁に沿って形成され、ソース／ドレイン領域１１２ｃをゲート電極１１２ｂから適切な横方向の距離だけ分離する。トランジスタ１１２は、フィン電界効果トランジスタ（ＦｉｎＦＥＴ）、ナノ構造（例えば、ナノシート、ナノワイヤ、ゲートオールアラウンドなど）、ＦＥＴ（ナノＦＥＴ）、平面ＦＥＴなど、またはそれらの組み合わせを含んでもよく、また、ゲートファーストプロセスまたはゲートラストプロセスによって形成されてもよい。いくつかの代替の実施形態では、回路は、フロントエンドオブライン（ＦＥＯＬ）プロセスを介して製造されたトランジスタ１１２と、バックエンドオブライン（ＢＥＯＬ）プロセスを介して製造されたトランジスタとを含み、ここで、フロントエンドトランジスタ１１２は、誘電体スタック１３０の下に形成され、バックエンドトランジスタ（例えば、薄膜トランジスタ）は、フロントエンドトランジスタ１１２の上に形成される。例えば、バックエンドトランジスタおよび誘電体スタック１３０は、バックエンドオブライン（ＢＥＯＬ）プロセスを介して形成されてもよい。
第１の層間誘電体（ＩＬＤ）層１１６は、ソース／ドレイン領域１１２ｃ、ゲート誘電体層１１２ａ、およびゲート電極１１２ｂを取り囲み、隔離し、第２のＩＬＤ層１１８は、第１のＩＬＤ層１１６の上にある。ソース／ドレイン接点１１５は、第２のＩＬＤ層１１８および第１のＩＬＤ層１１６を通って延在し、ソース／ドレイン領域１１２ｃに電気的に結合されている。ゲート接点１１７は、第２のＩＬＤ層１１８を通って延在し、ゲート電極１１２ｂに電気的に結合されている。相互接続構造１２０は、第２のＩＬＤ層１１８、ソース／ドレイン接点１１５、およびゲート接点１１７の上にある。相互接続構造１２０は、１つまたは複数の積み重ねられた誘電体層１２２と、１つまたは複数の誘電体層１２２に形成された導電性特徴１２４とを含む。相互接続構造１２０は、ゲート接点１１７およびソース／ドレイン接点１１５に電気的に接続されて、機能回路を形成することができる。いくつかの実施形態では、相互接続構造１２０によって形成される機能回路は、論理回路、メモリ回路、センスアンプ、コントローラ、入力／出力回路、画像センサ回路など、またはそれらの組み合わせを含んでもよい。図２Ａは、基板１１０上に形成されたトランジスタについて論じているが、他の能動デバイス（例えば、ダイオードなど）および／または受動デバイス（例えば、コンデンサ、抵抗器など）も、機能回路の一部として形成されてもよい。
図１Ａでは、誘電体スタック１３０が、基板１１０の相互接続構造１２０上に形成されている。トランジスタ１１２、ゲートスペーサー１１４、第１のＩＬＤ層１１６、第２のＩＬＤ層１１８、および基板１１０の相互接続構造１２０は、単純化および明確化のために、図１Ａ～図１Ｌでは省略されている。誘電体スタック１３０は、相互接続構造１２０の誘電体層１２４に接触するように示されているが、基板１１０と誘電体スタック１３０との間に任意の数の中間層を配置することができる。例えば、絶縁層（例えば、ｌｏｗ－ｋ誘電体層）内の導電性特徴を含む１つまたは複数の相互接続層を、基板１１０と誘電体スタック１３０との間に配置することができる。いくつかの実施形態では、導電性特徴は、基板１１０および／または強誘電体メモリセル１４０上のアクティブデバイスに電力、接地、および／または信号線を提供するようにパターン化されてもよい。
誘電体スタック１３０は、犠牲誘電体層１３２Ａおよび１３２Ｂ（まとめて犠牲層１３２と呼ばれる）および誘電体層１３４Ａおよび１３４Ｂ（まとめて誘電体層１３４と呼ばれる）の交互の層を含んでもよい。犠牲誘電体層１３２は、導電線（例えば、単語線）を定義するために、後続のステップでパターン化および置換されてもよい。犠牲誘電体層１３２は、酸化ケイ素、窒化ケイ素、酸窒化ケイ素、それらの組み合わせなどの誘電体材料を含んでもよい。誘電体層１３４は、酸化ケイ素、窒化ケイ素、酸窒化ケイ素、それらの組み合わせなどの絶縁材料を含んでもよい。犠牲誘電体層１３２および誘電体層１３４は、異なるエッチング選択性を有する異なる材料を含む。いくつかの実施形態では、犠牲誘電体層１３２は窒化ケイ素を含み、誘電体層１３４は酸化ケイ素を含む。犠牲誘電体層１３２および誘電体層１３４のそれぞれは、例えば、化学蒸着（ＣＶＤ）、原子層堆積（ＡＬＤ）、物理蒸着（ＰＶＤ）、プラズマ化学気相成長法（ＰＥ ＣＶＤ）などを使用して形成することができる。
図１Ａおよび図２Ａは、特定の数の犠牲誘電体層１３２および誘電体層１３４を示しているが、他の実施形態は、異なる数の犠牲誘電体層１３２および誘電体層１３４を含んでもよい。いくつかの実施形態では、図１Ａおよび図２Ａに示されるように、誘電体スタック１３０の最下層は、犠牲層１３２Ａである。図に示されていないいくつかの代替の実施形態では、誘電体スタック１３０の最上層は、犠牲誘電体層である。図に示されていないいくつかの他の実施形態では、誘電体スタック１３０は、最上層および最下層として誘電体層を有する。いくつかの実施形態では、誘電体スタック１３０は、２つの犠牲誘電体層１３２および３つの誘電体層１３４を含み、ここで、２つの犠牲誘電体層１３２は、３つの誘電体層１３４によって挟まれており、下層の犠牲誘電体層１３２は、下層の誘電体層１３４および誘電体層１３４の中間層によって挟まれており、そして最上層の犠牲誘電体層１３２は、中間層の誘電体層１３４および最上層の誘電体層１３４によって挟まれている。
図２Ｂは、図１Ｂに示されている断面線Ａ－Ａ’に沿って切断した断面図である。図１Ｂおよび図２Ｂを参照すると、スルーホール１３６Ａのグループおよびスルーホール１３６Ｂのグループ（まとめてスルーホール１３６と呼ばれる）は、相互接続構造１２０の部分を明らかにするために誘電体スタック１３０に形成される。図１Ｂは、貫通穴１３６Ａおよび１３６Ｂの２つのグループを示しているが、他の実施形態は、異なる数の貫通穴１３６のグループを含んでもよい。誘電体スタック１３０に形成された貫通穴１３６は、互いに分離されている。誘電体スタック１３０に形成された貫通穴１３６は、配列して配置することができる。いくつかの実施形態では、誘電体スタック１３０に形成された貫通穴１３６は、貫通穴の複数の列に分類され、貫通穴１３６の列は、行方向に実質的に整列している。貫通穴１３６は、その後に形成されるソースピラー（すなわち、ソース電極）、ドレインピラー（すなわち、ドレイン電極）、分離構造、チャネル層、および電荷蓄積誘電体層を収容するように形成される。いくつかの実施形態では、貫通穴１３６は、誘電体スタック１３０で定義された長方形の列空間である。貫通穴１３６は、フォトリソグラフィープロセスとそれに続くエッチングプロセスによって形成されてもよい。
図２Ｂに示すように、いくつかの実施形態では、犠牲誘電体層１３２Ａ、犠牲誘電体層１３２Ｂ、誘電体層１３４Ａ、および誘電体層１３４Ｂの側壁は、垂直側壁であり、貫通穴１３６Ａの上部寸法は、貫通穴１３６Ａの下部寸法に実質的に等しい。図に示されていないいくつかの代替の実施形態では、犠牲誘電体層１３２Ａ、犠牲誘電体層１３２Ｂ、誘電体層１３４Ａおよび誘電体層１３４Ｂの側壁は、先細の側壁であり、貫通穴１３６Ａの上部寸法は、貫通穴１３６Ａの下部寸法よりも大きい。いくつかの実施形態では、貫通穴１３６Ａの幅Ｗ１は、約３０ナノメートルから約１５０ナノメートルの範囲であり、貫通穴１３６Ａの長さＬ１は、約３０ナノメートルから約１５０ナノメートルの範囲である。
図２Ｃは、図１Ｃに示されている断面線Ａ－Ａ’に沿って切断した断面図である。図１Ｃおよび図２Ｃを参照すると、電荷蓄積誘電体層１４０は、基板１１０の相互接続構造１２０および誘電体スタック１３０上に堆積されてもよい。電荷蓄積誘電体層１４０は、犠牲誘電体層１３２Ａ、犠牲誘電体層１３２Ｂ、誘電体層１３４Ａおよび誘電体層１３４Ｂ、ならびに誘電体層１３４Ｂの上面に沿って、貫通穴１３６Ａにコンフォーマルに堆積された強誘電体層であってもよい。強誘電体層は、強誘電体層の両端に適切な電圧差を印加することによって２つの異なる分極方向を切り替えることができる材料を含んでもよい。例えば、強誘電体層は、ハフニウム（Ｈｆ）ベースの誘電体材料などの高ｋ誘電体材料を含む。いくつかの代替の実施形態では、強誘電体層は、酸化ハフニウム、酸化ハフニウムジルコニウム、シリコンドープ酸化ハフニウムなどを含む。
他のいくつかの実施形態では、強誘電体層には、チタン酸バリウム（ＢａＴｉＯ３）、酸化鉛チタン（ＰｂＴｉＯ３）、酸化鉛ジルコニウム（ＰｂＺｒＯ３）、酸化ニオブリチウム（ＬｉＮｂＯ３）、酸化ニオブナトリウム（ＮａＮｂＯ３）、酸化ニオブカリウム（ＫＮｂＯ３）、酸化タンタルカリウム（ＫＴａＯ３）、酸化ビスマススカンジウム（ＢｉＳｃＯ３）、酸化ビスマス鉄（ＢｉＦｅＯ３）、酸化エルビウムハフニウム（Ｈｆ１－ｘＥｒｘＯ）、酸化ランタンハフニウム（Ｈｆ１－ｘＬａｘＯ）、 ハフニウム酸化イットリウム（Ｈｆ１－ｘＹｘＯ）、ハフニウムガドリニウム酸化物（Ｈｆ１－ｘＧｄｘＯ）、ハフニウム酸化アルミニウム（Ｈｆ１－ｘＡｌｘＯ）、ハフニウムジルコニウム酸化物（Ｈｆ１－ｘＺｒｘＯ， ＨＺＯ）、ハフニウムチタン酸化物（Ｈｆ１－ｘＴｉｘＯ）、ハフニウムタンタル酸化物（Ｈｆ１－ｘＴａｘＯ）など、が含まれる。いくつかの代替の実施形態では、電荷蓄積誘電体層１４０は、異なる強誘電体材料または異なるタイプのメモリ材料を含んでもよい。例えば、電荷蓄積誘電体層１４０は、２つのＳｉＯｘ層の間にＳｉＮｘの層を含む多層メモリ構造（例えば、ＯＮＯ構造）などの非強誘電性材料であってもよい。いくつかの実施形態では、電荷蓄積誘電体層１４０を形成する方法は、ＣＶＤ、ＰＥＣＶＤ、金属酸化物化学蒸着（ＭＯＣＡＶ）、ＡＬＤ、ＲＰＡＬＤ、ＰＥＡＬＤ、ＭＢＤなどの適切な堆積技術を実行することを含む。
いくつかの実施形態では、電荷蓄積誘電体層１４０は、約１ｎｍから約２０ｎｍ、例えば５ｎｍから１０ｎｍの厚さを有する。他の厚さ範囲（例えば、２０ ｎｍ以上または５～１５ ｎｍ）が適用可能である場合がある。いくつかの実施形態では、電荷蓄積誘電体層１４０は、完全にアモルファスの状態で形成される。いくつかの代替の実施形態では、電荷蓄積誘電体層１４０は、部分的に結晶状態で形成される。すなわち、電荷蓄積誘電体層１４０は、結晶性アモルファス混合状態で形成され、ある程度の構造的秩序を有する。さらに別の実施形態では、電荷蓄積誘電体層１４０は、完全に結晶状態で形成される。いくつかの実施形態では、電荷蓄積誘電体層１４０は単層である。代替の実施形態では、電荷蓄積誘電体層１４０は多層構造である。
その後、電荷蓄積誘電体層１４０に対してアニーリングプロセスが実行されて、電荷蓄積誘電体層１４０のための所望の結晶格子構造が形成される。いくつかの実施形態では、アニーリングプロセスの際に、電荷蓄積誘電体層１４０は、アモルファス状態から部分的または完全に結晶性の状態に変換される。代替の実施形態では、アニーリングプロセスの際に、電荷蓄積誘電体層１４０は、部分的に結晶性の状態から完全に結晶性の状態に変換される。
図２Ｄは、図１Ｄに示されている断面線Ａ－Ａ’に沿って切断した断面図である。図１Ｄおよび図２Ｄを参照すると、チャネル層１５０は、電荷蓄積誘電体層１４０上の貫通穴１３６Ａにコンフォーマルに堆積されている。チャネル層１５０は、メモリセルにチャネル部分を提供するのに適した材料を含む。例えば、チャネル層１５０には、酸化亜鉛（ＺｎＯ）、インジウムタングステン酸化物（ＩｎＷＯ）、インジウムガリウム酸化亜鉛（ＩｎＧａＺｎＯ、ＩＧＺＯ）、インジウム酸化亜鉛（ＩｎＺｎＯ）、インジウムスズ酸化物（ＩＴＯ）、それらの組み合わせなどの酸化物半導体（ＯＳ）が含まれる。いくつかの実施形態では、チャネル層１５０は、多結晶シリコン（ポリシリコン）、アモルファスシリコン（ａ－Ｓｉ）などを含む。チャネル層１５０は、ＣＶＤ、ＰＶＤ、ＡＬＤ、ＰＥ ＣＶＤなどによって堆積されてもよい。チャネル層１５０は、犠牲誘電体層１３２Ａ、犠牲誘電体層１３２Ｂ、誘電体層１３４Ａ、および誘電体層１３４Ｂの側壁に沿って、誘電体層１３４Ｂの上面に沿って延びることができる。チャネル層１５０が堆積された後、チャネル層１５０の電荷キャリアを活性化するためにアニーリングプロセスが実行されてもよい。
図２Ｅは、図１ＡＥに示されている断面線Ａ－Ａ’に沿って切断した断面図である。図１Ｅおよび図２Ｅを参照すると、絶縁材料１６０は、チャネル層１５０上の貫通穴１３６Ａに堆積される。絶縁材料１６０は、貫通穴１３６Ａを完全に満たすように堆積される。いくつかの実施形態では、絶縁材料１６０は、酸化ケイ素、窒化ケイ素、酸窒化ケイ素などを含み、これらは、ＣＶＤ、ＰＶＤ、ＡＬＤ、ＰＥ ＣＶＤなどによって堆積されてもよい。絶縁材料１６０は、実質的に平面の上面を有してもよい。
図２Ｆは、図１Ｆに示されている断面線Ａ－Ａ’に沿って切断した断面図である。図１Ｅ、図１Ｆ、図２Ｅ、および図２Ｆを参照すると、除去プロセスは、絶縁材料１６０、チャネル層１５０、および電荷蓄積誘電体層１４０に対して実行され、電荷蓄積誘電体層１４０ａ、チャネル層１５０ａ、および分離構造１６０ａが貫通穴１３６Ａ内に形成されるように、誘電体スタック１３０上の過剰な材料を除去する。いくつかの実施形態では、ＣＭＰ、エッチングバックプロセス、それらの組み合わせなどの平坦化プロセスを利用して、誘電体スタック１３０上の過剰な材料を除去することができる。平坦化プロセスは、誘電体スタック１３０の上面（例えば、誘電体層１３４Ｂ）、電荷蓄積誘電体層１４０ａの上面、チャネル層１５０ａの上面、および分離構造１６０ａの上面は、平坦化プロセスが完了した後、水平となるように、誘電体スタック１３０を露出させる。
図１Ｆと図１Ｇを参照すると、誘電体スタック１３０はさらにパターン化されて、複数のストリップ形状のスタッキング構造１３０’を形成し、ここで、ストリップ形状のスタッキング構造１３０’のそれぞれは、交互に積み重ねられた犠牲誘電体パターン１３２Ａ’および１３２Ｂ’（まとめて犠牲誘電体パターン１３２’と呼ばれる）および誘電体パターン１３４Ａ’および１３４Ｂ’（まとめて誘電体パターン１３４’と呼ばれる）を含む。誘電体スタック１３０のパターニングプロセスは、フォトリソグラフィプロセスとそれに続くエッチングプロセスによって形成することができる。図１Ｇに示すように、誘電体スタック１３０がパターン化されてストリップ形状のスタッキング構造１３０’を形成した後、ストリップ形状のスタッキング構造１３０’のそれぞれは、それぞれの電荷蓄積誘電体層１４０ａ、チャネル層１５０ａ、および分離構造１６０ａを収容するための貫通穴１３６Ａのグループを有してもよい。図１Ｇは、それぞれの電荷蓄積誘電体層１４０ａを収容するための４つの貫通穴１３６Ａを示しているが、チャネル層１５０ａおよび分離構造１６０ａは、ストリップ形状のスタッキング構造１３０’のそれぞれに含まれ、他の実施形態は、各ストリップ形状のスタッキング構造１３０’に異なる数の貫通穴１３６Ａを含んでもよい。
図２Ｇは、図１Ｈに示されている断面線Ａ－Ａ’に沿って切断した断面図である。図１Ｇ、図１Ｈ、および図２Ｇを参照すると、いくつかの実施形態では、交換プロセスの際に、ストリップ形状のスタック構造１３０’の犠牲誘電体パターン１３２’は、その後、複数のストリップ形状のスタック構造１３０’’となるように導電線１３８と交換される。ここで、ストリップ形状のスタッキング構造１３０’’のそれぞれは、交互に積み重ねられた導電線１３８Ａおよび１３８Ｂ（まとめて導電線１３８と呼ばれる）および誘電体パターン１３４Ａ’および１３４Ｂ’（まとめて誘電体パターン１３４’と呼ばれる）を含む。ストリップ形状のスタッキング構造１３０’’は、互いに平行にすることができる。犠牲誘電体パターン１３２Ａ’および１３２Ｂ’は、導電性材料と取り替えられて、導電線１３８Ａおよび１３８Ｂを規定する。導電線１３８Ａおよび１３８Ｂは、強誘電体メモリデバイス内のワード線に対応することができ、導電線１３８Ａおよび１３８Ｂは、強誘電体メモリデバイスの結果として生じるメモリセルのためのゲート電極としてさらに機能することができる。いくつかの実施形態では、犠牲誘電体パターン１３２Ａ’および１３２Ｂ’は、ウェットエッチングプロセス、ドライエッチングプロセス、またはその両方などの許容可能なプロセスによって除去される。その後、導電線１３８Ａは、誘電体パターン１３４Ａ’と基板１１０との間の空間に充填され、導電線１３８Ｂは、誘電体パターン１３４Ａ’と誘電体パターン１３４Ｂ’との間の空間に充填される。導電線１３８Ａおよび１３８Ｂは、堆積プロセスとそれに続くエッチングプロセスによって形成することができる。
図２Ｈは、図１Ｉに示されている断面線Ａ－Ａ’に沿って切断した断面図である。図１Ｈ、図１Ｉ、図２Ｇおよび図２Ｈを参照すると、柱状開口１３９Ａおよび１３９Ｂ（まとめて柱状開口１３９と呼ばれる）の対は、分離構造１６０ｂ（例えば、絶縁ピラー）が、柱状開口１３９Ａおよび１３９Ｂのそれぞれの対の間に形成されるように、パターン化プロセスによって分離構造１６０ａを通して形成される。柱状開口１３９および分離構造１６０ｂを形成した後、チャネル層１５０ａの一部が明らかになる。柱状開口１３９Ａおよび１３９Ｂの各対は、それぞれの分離構造１６０ｂによって互いに離間されている。分離構造１６０ａのパターニングプロセスは、フォトリソグラフィプロセスとそれに続くエッチングプロセスであってもよく、またはそれを含んでもよい。
図１Ｉに示されるように、チャネル層１５０ａのそれぞれは、２つのチャネル部分１５０ａ１、第１の接触部分１５０ａ２、および第２の接触部分１５０ａ３を含んでもよい。第１の接触部分１５０ａ２および第２の接触部分１５０ａ３は、その後に形成されるソース／ドレインピラーと接触することができる。チャネル部分１５０ａ１は、分離構造１６０ｂと接触している。各チャネル層１５０ａにおいて、チャネル部分１５０ａ１は、第１の接触部分１５０ａ２と第２の接触部分１５０ａ３との間に接続されている。チャネル層１５０ａの第１の接触部分１５０ａ２および第２の接触部分１５０ａ３は、分離構造１６０ｂと直接接触していない。チャネル層１５０ａの第１の接触部分１５０ａ２および第２の接触部分１５０ａ３は、それぞれ、柱状開口１３９Ａおよび１３９Ｂの対によって明らかにされている。
図２Ｉは、図１Ｊに示されている断面線Ａ－Ａ’に沿って切断した断面図である。図１Ｊおよび図２Ｉを参照すると、図１Ｉおよび図２Ｈに示される柱状開口１３９は、導電性材料で満たされ、導電性ピラー１７０および導電性ピラー１８０を形成する。導電性材料は、銅、チタン、窒化チタン、タンタル、窒化タンタル、タングステン、ルテニウム、アルミニウム、それらの組み合わせなどを含んでもよい。これらは、例えば、ＣＶＤ、ＡＬＤ、ＰＶＤ、ＰＥＣＶＤなどで形成されてもよい。導電性材料が堆積された後、平坦化（例えば、ＣＭＰ、エッチバックなど）を実行して、導電性材料の過剰部分を除去し、それにより、導電性ピラー１７０および導電性ピラー１８０を形成することができる。得られた構造において、ストリップ形状の積層構造１３０’’（例えば、誘電体パターン１３４Ｂ’）の上面、電荷蓄積誘電体層１４０ａの上面、チャネル層１５０ａの上面、分離構造１６０ｂの上面、導電性ピラー１７０の上面、および導電性ピラー１８０の上面は、実質的に水平であってもよい（例えば、プロセス変動内）。いくつかの実施形態では、導電性ピラー１７０は、ソースピラー（すなわち、ソース電極）として機能し、導電性ピラー１８０は、ドレインピラー（すなわち、ドレイン電極）として機能する。
導電性ピラー１７０および導電性ピラー１８０を形成した後、導電線１３８およびストリップ形状のスタッキング構造１３０’の誘電体パターン１３４’を貫通する複数の柱状構造が形成される。柱状構造のそれぞれは、導電性ピラー１７０、導電性ピラー１８０、導電性ピラー１７０と導電性ピラー１８０との間に配置された分離構造１６０ｂ、チャネル層（例えば、酸化物半導体層）１５０ａ、および電荷蓄積誘電体層１４０ａを含む。チャネル層１５０ａおよび電荷蓄積誘電体層１４０ａは、導電性ピラー１７０、導電性ピラー１８０および分離構造１６０ｂを横方向に取り囲む。電荷蓄積誘電体層１４０ａは、チャネル層１５０ａと対応するストリップ形状のスタッキング構造１３０’との間に配置されている。
チャネル層１５０ａは、電荷蓄積誘電体層１４０ａによって導電線１３８（例えば、ワード線）から離間されている。いくつかの実施形態では、ソースピラー１７０は、チャネル層１５０ａの第１の接触部分１５０ａ２によって、電荷蓄積誘電体層１４０ａから離間され、ドレインピラー１８０は、チャネル層１５０ａの第２の接触部分１５０ａ３によって、電荷蓄積誘電体層１４０ａから離間されている。いくつかの実施形態では、分離構造１６０ｂは、チャネル層１５０ａのチャネル部分１５０ａ１によって、電荷蓄積誘電体層１４０ａから離間されている。
いくつかの実施形態では、チャネル層１５０ａは、ソースピラー１７０の側壁、ドレインピラー１８０の側壁、および分離構造１６０ｂの側壁と接触している。いくつかの実施形態では、電荷蓄積誘電体層１４０ａの内側側壁はチャネル層１５０ａと接触しており、電荷蓄積誘電体層１４０ａの外側側壁は導電線１３８（例えば、ワード線）と接触している。
導電性ピラー１７０および導電性ピラー１８０を形成した後、積み重ねられたメモリセルマーレは、ストリップ形状のスタッキング構造１３０’’に形成される。各メモリセルＭは、ゲート電極（例えば、対応する導電線１３８の一部）、ゲート誘電体（例えば、対応する電荷蓄積誘電体層１４０ａ）、チャネル領域（例えば、対応するチャネル層１５０ａのチャネル部分１５０ａ１）、ソースピラー（例えば、対応する導電性ピラー１７０）、およびドレインピラー（例えば、対応する導電性ピラー１８０）を含む。分離構造１６０ｂは、各メモリセルＭのソースピラー１７０およびドレインピラー１８０を分離する。ソースピラー１７０およびドレインピラー１８０は、分離構造１６０ｂによって離間されている。さらに、メモリセルＭは、垂直に積み重ねられた行および列のアレイに配置されてもよい。
いくつかの実施形態では、積み重ねられたメモリセルＭは、メモリセルの複数の層に分類され得る。導電線１３８Ａに埋め込まれ、それらによって囲まれる積み重ねられたメモリセルＭの第１の部分は、メモリセルの下層と見なすことができ、導電線１３８Ｂに埋め込まれ、それらによって囲まれる積み重ねられたメモリセルＭの第２の部分は、メモリセルの上位層と見なすことができる。
いくつかの他の実施形態では、積み重ねられたメモリセルＭは、メモリセルの複数のグループに分類され得る。メモリセルＭの各グループは、導電線１３８Ａの１つまたは導電線１３８Ｂの１つに埋め込まれ、それらによって囲まれている。メモリセルの各グループは、導電線１３８Ａまたは１３８Ｂを共有することができる。図１Ｊに示すように、ストリップ状のスタッキング構造１３０’’間のギャップまたはトレンチにはメモリセルが形成されていない。さらに、ストリップ形状のスタッキング構造１３０’’に形成されたメモリーセルＭは、メモリーセルＭの複数の列に分類され、メモリーセルＭの列は、実質的に行方向に整列している。
図２Ｊは、図１Ｋに示されている断面線Ａ－Ａ’に沿って切断した断面図である。図１Ｋと図２Ｊを参照すると、階段構成を有するストリップ形状のスタッキング構造１３０’’が形成され得るように、ストリップ形状のスタッキング構造１３０’’’の一連のパターン化プロセスが実行される。いくつかの実施形態では、ストリップ形状のスタッキング構造１３０’’’のそれぞれにおいて、階段構成における下層導電線１３８Ａは、階段構成における上層導電線１３８Ｂの端点よりも長く、横方向に延在している。ストリップ形状のスタッキング構造１３０’’の一連のパターン化プロセスは、（ａ）ストリップ形状のスタッキング構造１３０’’上にフォトレジストを形成すること；（ｂ）ストリップ形状のスタッキング構造１３０’’上に形成されたフォトレジストをパターン化すること；（ｃ）誘電体パターン１３４Ａ’が明らかになるまでフォトレジストによって覆われていない誘電体パターン１３４Ｂ’の部分および導電線１３８Ｂの部分を除去すること；（ｄ）フォトレジストの幅を縮小するためのトリミングプロセスを実行すること；（ｅ）トリミングプロセスを実行した後、幅が減少したフォトレジストによって覆われていない誘電体パターン１３４Ａ’の部分および導電線１３８Ａの部分を除去（例えば、エッチング）すること；および（ｆ）幅が狭くなったフォトレジストを除去することを含んでもよい。図１Ｋおよび図２Ｊは、２層の誘電体パターンおよび２層の導電線がエッチングされて階段構成を形成することを示しているが、任意の数のエッチングおよびトリミングプロセスを使用することができる。ストリップ形状のスタッキング構造１３０’’の上記のパターニングプロセスは、メモリセルＭ、の形成後に実行され、上記の帯状の積み重ね構造１３０’のパターニングプロセスは、いわゆる「階段ラスト」プロセスである。
いくつかの代替の実施形態では、一連のパターン化プロセスが、メモリーセルＭの形成の前に実行される。図２Ｊに示されるパターニングプロセスは、誘電体スタック１３０（図１Ａに示される）上で実行されてもよく、誘電体スタック１３０のパターニングプロセスは、いわゆる「階段優先」プロセスである。
図２Ｋは、図１Ｌに示されている断面線Ａ－Ａ’に沿って切断した断面図である。図１Ｌおよび図２Ｋを参照すると、金属間誘電体（ＩＭＤ）１９０が、ストリップ形状の積層構造１３０’’’上に堆積されている。ＩＭＤ１９０は、誘電体材料で形成することができ、ＣＶＡＴ、ＰＥＶＡＣ、流動性ＣＶＤ（ＦＶＡＣ）などの任意の適切な方法によって堆積させることができる。誘電体材料は、リンケイ酸塩ガラス（ＰＳＧ）、ボロケイ酸塩ガラス（ＢＳＧ）、ホウ素ドープリンケイ酸塩ガラス（ＢＰＳＧ）、ドープされていないケイ酸塩ガラス（ＵＳＧ）などを含でもよい。いくつかの実施形態では、ＩＭＤ１９０は、酸化物（例えば、酸化ケイ素など）、窒化物（例えば、窒化ケイ素など）、それらの組み合わせなどを含んでもよい。任意の許容可能なプロセスによって形成された他の誘電体材料を使用することができる。ＩＭＤ１９０は、誘電体パターン１３４Ａ’の側壁、誘電体パターン１３４Ｂ’の側壁、導電線１３８Ａの側壁、および導電線１３８Ｂの側壁に沿って延びる。さらに、ＩＭＤ１９０は、誘電体パターン１３４Ａ’および１３４Ｂ’の上面に接触してカバーすることができ、ＩＭＤ１９０は、導電線１３８Ａおよび１３８Ｂの上面に接触してカバーすることができる。
除去プロセスは、任意選択で、ＩＭＤ１９０に対して実行されて、ストリップ形状のスタッキング構造１３０’’’上の過剰な誘電体材料を除去することができる。除去プロセスは、化学機械研磨（ＣＭＰ）、エッチングバックプロセス、それらの組み合わせなどのような平坦化プロセスであってもよい。平坦化プロセスは、平坦化プロセスが実行された後、ストリップ形状のスタッキング構造１３０’’’およびＩＭＤ１９０の上面が水平になるように、ストリップ形状のスタッキング構造１３０’’’を露出させることができる。
ＩＭＤ１９０を形成した後、ワードライン接点１９２および信号ライン（例えば、ソースラインＳＬおよびビットラインＢＬ）がＩＭＤ１９０上に形成される。ワードライン接点１９２は、ＩＭＤ１９０を貫通し、導電線（例えば、ワード線）１３８Ａおよび１３８Ｂに電気的に接続されている。ソースラインＳＬおよびコンタクトビア１９４は、ＩＭＤ１９０上に形成され、ＩＭＤ１９０に埋め込まれたコンタクトビア１９４を介してソースピラー（すなわち、ソース電極）１７０に電気的に接続されている。ビットラインＢＬは、ＩＭＤ１９０上に形成され、ＩＭＤ１９０に埋め込まれた接触ビア１９６を介してドレインピラー（すなわち、ドレイン電極）１８０に電気的に接続されている。図１Ｌおよび図２Ｋに示されるように、ソースラインＳＬおよびビットラインＢＬは、導電線（例えば、ワードライン）１３８Ａおよび１３８Ｂの同じ側に配置される。言い換えれば、ソースラインＳＬおよびビットラインＢＬは、ストリップ形状のスタッキング構造１３０’’’およびＩＭＤ１９０上に配置されている。
ソースラインＳＬおよびビットラインＢＬを形成した後、積み重ねられたメモリセルを含む３Ｄメモリデバイスが基板１１０上に製造される。３Ｄメモリデバイスは、半導体ダイのバックエンドオブライン（ＢＥＯＬ）に製造および配置されてもよい。例えば、３Ｄメモリデバイスは、半導体ダイの相互接続構造の中または上に配置されてもよい。
図３は、本出願のいくつかの代替の実施形態によるメモリデバイスの断面図を概略的に示している。図４は、本出願のいくつかの実施形態によるメモリデバイスの上面図を概略的に示している。
図２Ｋ、図３、図４を参照すると、図３および図４に示されるメモリデバイスは、ソースラインＳＬおよびビットラインＢＬが導電線（例えば、ワードライン）１３８Ａおよび１３８Ｂの２つの反対側に配置されることを除いて、図２Ｋに示されるメモリデバイスと同様である。言い換えれば、ソースラインＳＬは、ストリップ形状のスタッキング構造１３０’’’およびＩＭＤ１９０の上に配置され、ビットラインＢＬは、ストリップ形状のスタッキング構造１３０’’’およびＩＭＤ１９０の下に配置される。いくつかの実施形態では、ビットラインＢＬは、相互接続構造１２０内に形成される。いくつかの代替の実施形態では、ビットラインＢＬは、積み重ねられた誘電体層１２２の間に形成され（例えば、ビット線ＢＬは、積み重ねられた誘電体層１２２の間に挟まれた導電性特徴１２４の一部である）、ドレインピラー１８０は、ビットラインＢＬと接続するように、積み重ねられた誘電体層１２２の間の上層誘電体層１２２を通って延びる。図３に示されるように、導電性ピラー１７０および導電性ピラー１８０を収容するための柱状開口は、２つ以上のパターン化プロセスによって形成されてもよい。パターニングプロセスを実行した後、導電性材料を柱状開口に充填することができる。導電性材料は、銅、チタン、窒化チタン、タンタル、窒化タンタル、タングステン、ルテニウム、アルミニウム、それらの組み合わせなどを含んでもよい。これらは、例えば、ＣＶＤ、ＡＬＤ、ＰＶＤ、ＰＥＣＶＤなどで形成されてもよい。導電性材料が堆積された後、平坦化（例えば、ＣＭＰ、エッチバックなど）を実行して、導電性材料の過剰部分を除去し、それにより、導電性ピラー１７０および導電性ピラー１８０を形成することができる。
図４に示されるように、いくつかの実施形態では、ソースラインＳＬとソースピラー１７０との間の電気的接続は、１９４ａを介した単一の接触を介して達成されてもよい。いくつかの代替の実施形態では、ソースラインＳＬとソースピラー１７０との間の電気的接続は、１９４ｂを介した接触および再分配配線１９５ａを介して達成されてもよい。いくつかの他の実施形態では、ソースラインＳＬとソースピラー１７０との間の電気的接続は、再分配配線１９５ｂ、１９４ｃを介した接触、および１９４ｄを介した接触を介して達成されてもよい。ここで、１９４ｃを介した接点の高さは、１９４ｄを介した接点の高さよりも低く、再分配配線１９５ｂの高さは、１９４ｃを介した接点の高さと１９４ｄを介した接点の高さの間にある。
図５は、本出願のいくつかの代替の実施形態によるメモリデバイスの斜視図を概略的に示している。図６は、本出願のいくつかの代替の実施形態によるメモリデバイスの上面図を概略的に示している。
図１Ｋ、図５および図６を参照すると、図５および図６に示されるメモリデバイスは、ストリップ形状のスタッキング構造１３０’’’に形成されたメモリセルＭがメモリセルＭの複数の列に分類されることを除いて、図１Ｋに示されるメモリデバイスと同様である。そして、メモリーセルＭの列は行方向に配置されていない。
本発明の一実施形態は、ワードライン、メモリセル、ソースライン、およびビットラインを含むメモリデバイスに関する。メモリセルはワードラインに埋め込まれ、ワードラインを貫通する。ソースラインとビットラインは、メモリセルに電気的に接続されている。いくつかの実施形態では、メモリセルのうちの少なくとも１つのメモリセルは、ソースピラー、ドレインピラー、分離構造、チャネル層、および電荷蓄積誘電体層を含む。ソースピラーはワードラインに埋め込まれ、ワードラインを貫通する。ドレンピラーはワードラインに埋め込まれ、ワードラインを貫通する。分離構造は、ワードラインに埋め込まれ、それを貫通する。ここで、ソースピラーとドレインピラーは分離構造によって離間され、ソースピラーはソースラインの１つに電気的に接続され、ドレインピラーはビットラインの１つに電気的に接続される。チャネル層と電荷蓄積誘電体層は、ソースピラー、ドレインピラー、および分離構造を横方向に取り囲み、チャネル層は、電荷蓄積誘電体層によってワードラインから離間されている。いくつかの実施形態では、ソースピラーは、チャネル層の第１の接触部分によって電荷貯蔵誘電体層から離間されており、ドレインピラーは、チャネル層の第２の接触部分によって電荷貯蔵誘電体層から離間されている。いくつかの実施形態では、分離構造は、チャネル層のチャネル部分によって電荷蓄積誘電体層から離間されている。いくつかの実施形態では、ソースラインおよびビットラインは、ワードラインの同じ側に配置される。いくつかの実施形態では、ソースラインおよびビットラインは、ワードラインの２つの反対側に配置される。いくつかの実施形態では、チャネル層は、ソースピラーの側壁、ドレインピラーの側壁、および分離構造の側壁と接触している。いくつかの実施形態では、電荷蓄積誘電体層の内側側壁はチャネル層と接触しており、電荷蓄積誘電体層の外側側壁はワードラインと接触している。いくつかの実施形態では、電荷蓄積誘電体層は、強誘電体層を含む。
本発明の別の実施形態は、ストリップ形状のスタッキング構造、柱状構造、および信号線を含むメモリデバイスに関する。ストリップ形状のスタッキング構造はそれぞれ、交互に積層された導電線と誘電体パターンを含む。柱状構造は、ストリップ状のスタッキング構造の導電線と誘電体パターンを貫通し、そして、柱状構造のそれぞれは、第１の導電性ピラー、第２の導電性ピラー、第１の導電性ピラーと第２の導電性ピラーとの間に配置された分離構造、酸化物半導体層、および電荷蓄積誘電体層を含む。ここで、酸化物半導体層および電荷蓄積誘電体層は、第１の導電性ピラー、第２の導電性ピラー、および分離構造を横方向に取り囲み、電荷蓄積誘電体層は、酸化物半導体層とストリップ状の積層構造の１つの間に配置されている。信号線は、第１および第２の導電性ピラーに電気的に接続されている。いくつかの実施形態では、導電線はトランジスタのゲート電極として機能し、第１の導電性ピラーはトランジスタのソース電極として機能し、第２の導電性ピラーはトランジスタのドレイン電極として機能する。いくつかの実施形態では、信号線は、第１の導電性ピラーに電気的に接続されたソースラインと、第２の導電性ピラーに電気的に接続されたビットラインとを含む。いくつかの実施形態では、ソースラインおよびビットラインは、ストリップ形状のスタッキング構造の２つの反対側に配置されている。いくつかの実施形態では、ソースラインおよびビットラインは、ストリップ形状のスタッキング構造の同じ側に配置されている。いくつかの実施形態では、ストリップ形状のスタッキング構造のそれぞれは階段構成を含み、階段構成の下層導電線は、階段構成の上層導電線の端点よりも長く、横方向に延びる。
本発明の代替の実施形態は、メモリデバイスを製造するための方法に関する。この方法は、次の工程を含む。交互に積み重ねられた第１の誘電体層および第２の誘電体層を含む誘電体スタックが形成される。誘電体スタックには貫通穴が形成される。貫通穴のそれぞれは、電荷貯蔵誘電体層、チャネル層、および絶縁材料で満たされ、ここで、チャネル層は、電荷貯蔵誘電体層と絶縁材料との間にある。誘電体スタックは、第１のストリップ形状のスタッキング構造を形成するようにパターン化され、第１のストリップ形状のスタッキング構造のそれぞれは、交互に積み重ねられた第１の誘電体パターンおよび第２の誘電体パターンを含む。第１のストリップ形状の積層構造の第２の誘電体パターンが除去される。導電層は、第１の誘電体パターンの間に形成され、導電層と第１の誘電体パターンが交互に積み重ねられたものをそれぞれ含む第２のストリップ形状の積み重ね構造を形成する。第２のストリップ形状のスタッキング構造を形成した後、貫通穴のそれぞれの絶縁材料が部分的に除去されて、分離構造と、分離構造によって互いに間隔を置いて配置された柱状開口とが形成される。ソースピラーとドレンピラーは、柱状開口に形成される。いくつかの実施形態では、メモリセルは、半導体ダイの相互接続構造の上または中に形成される。いくつかの実施形態では、電荷蓄積誘電体層の部分は、第１のストリップ形状のスタッキング構造の第２の誘電体パターンを除去した後に明らかにされる。いくつかの実施形態では、第１の誘電体パターン間の導電層は、堆積プロセスとそれに続くエッチングプロセスによって形成される。いくつかの実施形態では、この方法は、ソースラインおよびビットラインを形成することをさらに含み、ここで、ソースラインとビットラインは、第２のストリップ形状のスタッキング構造に埋め込まれたメモリセルに電気的に接続されている。
前述は、当業者が本開示の態様をよりよく理解できるように、いくつかの実施形態の特徴を概説している。当業者であれば、本明細書に開示された実施形態と同様の目的及び／又は効果を奏する他の工程及び構造を設計又は変更するための基礎として、本開示を容易に用いることができることは、当業者には理解されるところである。当業者であれば、特許請求の範囲に記載された範疇内において、各種の変更例、置換例及び修正例に想到し得ることは明らかであり、それらについても当然に本開示の技術的範囲に属するものと了解される。
さらに、図に示されているように、ある要素または特徴と別の要素または特徴との関係を説明しやすくするために、「下方」、「下」、「下部」、「上」、「上部」などのような空間的に相対的な用語を本明細書で使用することができる。空間的に相対的な用語は、図に示されている方向に加えて、使用中又は動作中の装置の異なる方向を包含することを意図している。該装置は、他の方向に配向してもよく（９０度または他の配向に回転されてもよい）、本明細書で使用される空間的に相対的な記述子は、同様にそれに応じて解釈され得る。
様々な実施形態は、３次元（３Ｄ）ＮＯＲタイプのメモリアレイなどのメモリデバイスを提供する。いくつかの実施形態では、３Ｄ ＮＯＲタイプのメモリアレイは、複数の垂直に積み重ねられたメモリセルを含む強誘電性電界効果トランジスタ（ＦｅＦＥＴ）メモリ回路である。いくつかの実施形態では、各３Ｄ ＮＯＲタイプのメモリセルは、ゲート電極として機能するワードライン領域を含むＦｅＦＥＴと、作用するビットライン領域は第１のソース／ドレイン電極と、作用するソースライン領域は第２のソース／ドレイン電極と、強誘電体はゲート誘電体と、酸化物半導体（ＯＳ）はチャネル領域と見なされる。いくつかの実施形態では、３Ｄメモリアレイ内の各メモリセルは、薄膜トランジスタ（ＴＦＴ）と見なされる。いくつかの代替の実施形態では、各３Ｄ ＮＯＲタイプのメモリセルは、ゲート電極として機能するワードライン領域を含む薄膜トランジスタと、第１のソース／ドレイン電極として機能するビットライン領域と、第２のソース／ドレイン電極として機能するソースライン領域と、ゲート誘電体としてのａｎｏｘｉｄｅ－ｎｉｔｒｉｄｅ－ｏｘｉｄｅ（ＯＮＯ）スタック構造と、チャネル領域としてのシリコン層と見なされる。他のタイプのゲート誘電体材料およびチャネル材料を利用することができる。
図１Ａ～図１Ｌは、本出願のいくつかの実施形態による、メモリデバイスを製造するためのプロセスフローの斜視図を概略的に示している。図２Ａ～図２Ｋは、本出願のいくつかの実施形態による、メモリデバイスを製造するためのプロセスフローの断面図を概略的に示している。図１Ａ～図１Ｌには、部分的な三次元図における単純化された強誘電体メモリデバイスの一部が示されている。図２Ａ～図２Ｋには、部分断面図の簡略化された強誘電体メモリデバイスの一部が示されている。
図２Ａは、図１Ａに示されている断面線Ａ－Ａ’に沿って切断した断面図である。図１Ａおよび図２Ａを参照すると、基板１１０が設けられている。基板１１０は、バルク半導体基板、半導体オン絶縁体（ＳＯＩ）基板などの半導体基板であってもよい。それはドープされていても（例えば、ｐ型またはｎ型ドーパント）、ドープされていなくてもよい。基板１１０は、ロジックダイ、メモリダイ、ＡＳＩＣダイなどの集積回路ダイであってもよい。基板１１０は、相補型金属酸化物半導体（ＣＭＯＳ）ダイであってもよく、ＣＭＯＳアンダーアレイ（ＣＵＡ）と呼ばれてもよい。基板１１０は、シリコンウェーハなどのウェーハであってもよい。一般に、ＳＯＩ基板は絶縁体層上に形成された半導体材料の層である。絶縁体層は、例えば、埋め込み酸化物（ＢＯＸ）層、酸化ケイ素層などであってもよい。絶縁体層は、基板、通常はシリコンまたはガラス基板上に設けられる。多層または勾配基板などの他の基板も使用することができる。いくつかの実施形態では、基板１１０の半導体材料は、シリコン；ゲルマニウム；炭化ケイ素、ヒ化ガリウム、リン化ガリウム、リン化インジウム、ヒ化インジウム、および／またはアンチモン化インジウムを含む化合物半導体；シリコンゲルマニウム、ガリウム砒素リン、アルミニウムインジウム砒素、アルミニウムガリウム砒素、ガリウムインジウム砒素、ガリウムインジウムリン酸塩、および／またはガリウムインジウム砒素リン酸塩を含む合金半導体；またはそれらの組み合わせを含んでもよい。
図２Ａは、基板１１０上に形成され得る回路をさらに示している。図２Ａに示されるように、回路は、基板１１０の上面に形成されたトランジスタ１１２を含む。トランジスタは、基板１１０の上面上のゲート誘電体層１１２ａと、ゲート誘電体層１１２ａ上のゲート電極１１２ｂとを含んでもよい。ソース／ドレイン領域１１２ｃは、ゲート誘電体層１１２ａおよびゲート電極１１２ｂの反対側の基板１１０内に配置されている。ゲートスペーサー１１４は、ゲート誘電体層１１２ａの側壁に沿って形成され、ソース／ドレイン領域１１２ｃをゲート電極１１２ｂから適切な横方向の距離だけ分離する。トランジスタ１１２は、フィン電界効果トランジスタ（ＦｉｎＦＥＴ）、ナノ構造（例えば、ナノシート、ナノワイヤ、ゲートオールアラウンドなど）、ＦＥＴ（ナノＦＥＴ）、平面ＦＥＴなど、またはそれらの組み合わせを含んでもよく、また、ゲートファーストプロセスまたはゲートラストプロセスによって形成されてもよい。いくつかの代替の実施形態では、回路は、フロントエンドオブライン（ＦＥＯＬ）プロセスを介して製造されたトランジスタ１１２と、バックエンドオブライン（ＢＥＯＬ）プロセスを介して製造されたトランジスタとを含み、ここで、フロントエンドトランジスタ１１２は、誘電体スタック１３０の下に形成され、バックエンドトランジスタ（例えば、薄膜トランジスタ）は、フロントエンドトランジスタ１１２の上に形成される。例えば、バックエンドトランジスタおよび誘電体スタック１３０は、バックエンドオブライン（ＢＥＯＬ）プロセスを介して形成されてもよい。
第１の層間誘電体（ＩＬＤ）層１１６は、ソース／ドレイン領域１１２ｃ、ゲート誘電体層１１２ａ、およびゲート電極１１２ｂを取り囲み、隔離し、第２のＩＬＤ層１１８は、第１のＩＬＤ層１１６の上にある。ソース／ドレイン接点１１５は、第２のＩＬＤ層１１８および第１のＩＬＤ層１１６を通って延在し、ソース／ドレイン領域１１２ｃに電気的に結合されている。ゲート接点１１７は、第２のＩＬＤ層１１８を通って延在し、ゲート電極１１２ｂに電気的に結合されている。相互接続構造１２０は、第２のＩＬＤ層１１８、ソース／ドレイン接点１１５、およびゲート接点１１７の上にある。相互接続構造１２０は、１つまたは複数の積み重ねられた誘電体層１２２と、１つまたは複数の誘電体層１２２に形成された導電性特徴１２４とを含む。相互接続構造１２０は、ゲート接点１１７およびソース／ドレイン接点１１５に電気的に接続されて、機能回路を形成することができる。いくつかの実施形態では、相互接続構造１２０によって形成される機能回路は、論理回路、メモリ回路、センスアンプ、コントローラ、入力／出力回路、画像センサ回路など、またはそれらの組み合わせを含んでもよい。図２Ａは、基板１１０上に形成されたトランジスタについて論じているが、他の能動デバイス（例えば、ダイオードなど）および／または受動デバイス（例えば、コンデンサ、抵抗器など）も、機能回路の一部として形成されてもよい。
図１Ａでは、誘電体スタック１３０が、基板１１０の相互接続構造１２０上に形成されている。トランジスタ１１２、ゲートスペーサー１１４、第１のＩＬＤ層１１６、第２のＩＬＤ層１１８、および基板１１０の相互接続構造１２０は、単純化および明確化のために、図１Ａ～図１Ｌでは省略されている。誘電体スタック１３０は、相互接続構造１２０の誘電体層１２４に接触するように示されているが、基板１１０と誘電体スタック１３０との間に任意の数の中間層を配置することができる。例えば、絶縁層（例えば、ｌｏｗ－ｋ誘電体層）内の導電性特徴を含む１つまたは複数の相互接続層を、基板１１０と誘電体スタック１３０との間に配置することができる。いくつかの実施形態では、導電性特徴は、基板１１０および／または強誘電体メモリセル１４０上のアクティブデバイスに電力、接地、および／または信号線を提供するようにパターン化されてもよい。
誘電体スタック１３０は、犠牲誘電体層１３２Ａおよび１３２Ｂ（まとめて犠牲層１３２と呼ばれる）および誘電体層１３４Ａおよび１３４Ｂ（まとめて誘電体層１３４と呼ばれる）の交互の層を含んでもよい。犠牲誘電体層１３２は、導電線（例えば、単語線）を定義するために、後続のステップでパターン化および置換されてもよい。犠牲誘電体層１３２は、酸化ケイ素、窒化ケイ素、酸窒化ケイ素、それらの組み合わせなどの誘電体材料を含んでもよい。誘電体層１３４は、酸化ケイ素、窒化ケイ素、酸窒化ケイ素、それらの組み合わせなどの絶縁材料を含んでもよい。犠牲誘電体層１３２および誘電体層１３４は、異なるエッチング選択性を有する異なる材料を含む。いくつかの実施形態では、犠牲誘電体層１３２は窒化ケイ素を含み、誘電体層１３４は酸化ケイ素を含む。犠牲誘電体層１３２および誘電体層１３４のそれぞれは、例えば、化学蒸着（ＣＶＤ）、原子層堆積（ＡＬＤ）、物理蒸着（ＰＶＤ）、プラズマ化学気相成長法（ＰＥ ＣＶＤ）などを使用して形成することができる。
図１Ａおよび図２Ａは、特定の数の犠牲誘電体層１３２および誘電体層１３４を示しているが、他の実施形態は、異なる数の犠牲誘電体層１３２および誘電体層１３４を含んでもよい。いくつかの実施形態では、図１Ａおよび図２Ａに示されるように、誘電体スタック１３０の最下層は、犠牲層１３２Ａである。図に示されていないいくつかの代替の実施形態では、誘電体スタック１３０の最上層は、犠牲誘電体層である。図に示されていないいくつかの他の実施形態では、誘電体スタック１３０は、最上層および最下層として誘電体層を有する。いくつかの実施形態では、誘電体スタック１３０は、２つの犠牲誘電体層１３２および３つの誘電体層１３４を含み、ここで、２つの犠牲誘電体層１３２は、３つの誘電体層１３４によって挟まれており、下層の犠牲誘電体層１３２は、下層の誘電体層１３４および誘電体層１３４の中間層によって挟まれており、そして最上層の犠牲誘電体層１３２は、中間層の誘電体層１３４および最上層の誘電体層１３４によって挟まれている。
図２Ｂは、図１Ｂに示されている断面線Ａ－Ａ’に沿って切断した断面図である。図１Ｂおよび図２Ｂを参照すると、スルーホール１３６Ａのグループおよびスルーホール１３６Ｂのグループ（まとめてスルーホール１３６と呼ばれる）は、相互接続構造１２０の部分を明らかにするために誘電体スタック１３０に形成される。図１Ｂは、貫通穴１３６Ａおよび１３６Ｂの２つのグループを示しているが、他の実施形態は、異なる数の貫通穴１３６のグループを含んでもよい。誘電体スタック１３０に形成された貫通穴１３６は、互いに分離されている。誘電体スタック１３０に形成された貫通穴１３６は、配列して配置することができる。いくつかの実施形態では、誘電体スタック１３０に形成された貫通穴１３６は、貫通穴の複数の列に分類され、貫通穴１３６の列は、行方向に実質的に整列している。貫通穴１３６は、その後に形成されるソースピラー（すなわち、ソース電極）、ドレインピラー（すなわち、ドレイン電極）、分離構造、チャネル層、および電荷蓄積誘電体層を収容するように形成される。いくつかの実施形態では、貫通穴１３６は、誘電体スタック１３０で定義された長方形の列空間である。貫通穴１３６は、フォトリソグラフィープロセスとそれに続くエッチングプロセスによって形成されてもよい。
図２Ｂに示すように、いくつかの実施形態では、犠牲誘電体層１３２Ａ、犠牲誘電体層１３２Ｂ、誘電体層１３４Ａ、および誘電体層１３４Ｂの側壁は、垂直側壁であり、貫通穴１３６Ａの上部寸法は、貫通穴１３６Ａの下部寸法に実質的に等しい。図に示されていないいくつかの代替の実施形態では、犠牲誘電体層１３２Ａ、犠牲誘電体層１３２Ｂ、誘電体層１３４Ａおよび誘電体層１３４Ｂの側壁は、先細の側壁であり、貫通穴１３６Ａの上部寸法は、貫通穴１３６Ａの下部寸法よりも大きい。いくつかの実施形態では、貫通穴１３６Ａの幅Ｗ１は、約３０ナノメートルから約１５０ナノメートルの範囲であり、貫通穴１３６Ａの長さＬ１は、約３０ナノメートルから約１５０ナノメートルの範囲である。
図２Ｃは、図１Ｃに示されている断面線Ａ－Ａ’に沿って切断した断面図である。図１Ｃおよび図２Ｃを参照すると、電荷蓄積誘電体層１４０は、基板１１０の相互接続構造１２０および誘電体スタック１３０上に堆積されてもよい。電荷蓄積誘電体層１４０は、犠牲誘電体層１３２Ａ、犠牲誘電体層１３２Ｂ、誘電体層１３４Ａおよび誘電体層１３４Ｂ、ならびに誘電体層１３４Ｂの上面に沿って、貫通穴１３６Ａにコンフォーマルに堆積された強誘電体層であってもよい。強誘電体層は、強誘電体層の両端に適切な電圧差を印加することによって２つの異なる分極方向を切り替えることができる材料を含んでもよい。例えば、強誘電体層は、ハフニウム（Ｈｆ）ベースの誘電体材料などの高ｋ誘電体材料を含む。いくつかの代替の実施形態では、強誘電体層は、酸化ハフニウム、酸化ハフニウムジルコニウム、シリコンドープ酸化ハフニウムなどを含む。
他のいくつかの実施形態では、強誘電体層には、チタン酸バリウム（ＢａＴｉＯ３）、酸化鉛チタン（ＰｂＴｉＯ３）、酸化鉛ジルコニウム（ＰｂＺｒＯ３）、酸化ニオブリチウム（ＬｉＮｂＯ３）、酸化ニオブナトリウム（ＮａＮｂＯ３）、酸化ニオブカリウム（ＫＮｂＯ３）、酸化タンタルカリウム（ＫＴａＯ３）、酸化ビスマススカンジウム（ＢｉＳｃＯ３）、酸化ビスマス鉄（ＢｉＦｅＯ３）、酸化エルビウムハフニウム（Ｈｆ１－ｘＥｒｘＯ）、酸化ランタンハフニウム（Ｈｆ１－ｘＬａｘＯ）、 ハフニウム酸化イットリウム（Ｈｆ１－ｘＹｘＯ）、ハフニウムガドリニウム酸化物（Ｈｆ１－ｘＧｄｘＯ）、ハフニウム酸化アルミニウム（Ｈｆ１－ｘＡｌｘＯ）、ハフニウムジルコニウム酸化物（Ｈｆ１－ｘＺｒｘＯ， ＨＺＯ）、ハフニウムチタン酸化物（Ｈｆ１－ｘＴｉｘＯ）、ハフニウムタンタル酸化物（Ｈｆ１－ｘＴａｘＯ）など、が含まれる。いくつかの代替の実施形態では、電荷蓄積誘電体層１４０は、異なる強誘電体材料または異なるタイプのメモリ材料を含んでもよい。例えば、電荷蓄積誘電体層１４０は、２つのＳｉＯｘ層の間にＳｉＮｘの層を含む多層メモリ構造（例えば、ＯＮＯ構造）などの非強誘電性材料であってもよい。いくつかの実施形態では、電荷蓄積誘電体層１４０を形成する方法は、ＣＶＤ、ＰＥＣＶＤ、金属酸化物化学蒸着（ＭＯＣＡＶ）、ＡＬＤ、ＲＰＡＬＤ、ＰＥＡＬＤ、ＭＢＤなどの適切な堆積技術を実行することを含む。
いくつかの実施形態では、電荷蓄積誘電体層１４０は、約１ｎｍから約２０ｎｍ、例えば５ｎｍから１０ｎｍの厚さを有する。他の厚さ範囲（例えば、２０ ｎｍ以上または５～１５ ｎｍ）が適用可能である場合がある。いくつかの実施形態では、電荷蓄積誘電体層１４０は、完全にアモルファスの状態で形成される。いくつかの代替の実施形態では、電荷蓄積誘電体層１４０は、部分的に結晶状態で形成される。すなわち、電荷蓄積誘電体層１４０は、結晶性アモルファス混合状態で形成され、ある程度の構造的秩序を有する。さらに別の実施形態では、電荷蓄積誘電体層１４０は、完全に結晶状態で形成される。いくつかの実施形態では、電荷蓄積誘電体層１４０は単層である。代替の実施形態では、電荷蓄積誘電体層１４０は多層構造である。
その後、電荷蓄積誘電体層１４０に対してアニーリングプロセスが実行されて、電荷蓄積誘電体層１４０のための所望の結晶格子構造が形成される。いくつかの実施形態では、アニーリングプロセスの際に、電荷蓄積誘電体層１４０は、アモルファス状態から部分的または完全に結晶性の状態に変換される。代替の実施形態では、アニーリングプロセスの際に、電荷蓄積誘電体層１４０は、部分的に結晶性の状態から完全に結晶性の状態に変換される。
図２Ｄは、図１Ｄに示されている断面線Ａ－Ａ’に沿って切断した断面図である。図１Ｄおよび図２Ｄを参照すると、チャネル層１５０は、電荷蓄積誘電体層１４０上の貫通穴１３６Ａにコンフォーマルに堆積されている。チャネル層１５０は、メモリセルにチャネル部分を提供するのに適した材料を含む。例えば、チャネル層１５０には、酸化亜鉛（ＺｎＯ）、インジウムタングステン酸化物（ＩｎＷＯ）、インジウムガリウム酸化亜鉛（ＩｎＧａＺｎＯ、ＩＧＺＯ）、インジウム酸化亜鉛（ＩｎＺｎＯ）、インジウムスズ酸化物（ＩＴＯ）、それらの組み合わせなどの酸化物半導体（ＯＳ）が含まれる。いくつかの実施形態では、チャネル層１５０は、多結晶シリコン（ポリシリコン）、アモルファスシリコン（ａ－Ｓｉ）などを含む。チャネル層１５０は、ＣＶＤ、ＰＶＤ、ＡＬＤ、ＰＥ ＣＶＤなどによって堆積されてもよい。チャネル層１５０は、犠牲誘電体層１３２Ａ、犠牲誘電体層１３２Ｂ、誘電体層１３４Ａ、および誘電体層１３４Ｂの側壁に沿って、誘電体層１３４Ｂの上面に沿って延びることができる。チャネル層１５０が堆積された後、チャネル層１５０の電荷キャリアを活性化するためにアニーリングプロセスが実行されてもよい。
図２Ｅは、図１ＡＥに示されている断面線Ａ－Ａ’に沿って切断した断面図である。図１Ｅおよび図２Ｅを参照すると、絶縁材料１６０は、チャネル層１５０上の貫通穴１３６Ａに堆積される。絶縁材料１６０は、貫通穴１３６Ａを完全に満たすように堆積される。いくつかの実施形態では、絶縁材料１６０は、酸化ケイ素、窒化ケイ素、酸窒化ケイ素などを含み、これらは、ＣＶＤ、ＰＶＤ、ＡＬＤ、ＰＥ ＣＶＤなどによって堆積されてもよい。絶縁材料１６０は、実質的に平面の上面を有してもよい。
図２Ｆは、図１Ｆに示されている断面線Ａ－Ａ’に沿って切断した断面図である。図１Ｅ、図１Ｆ、図２Ｅ、および図２Ｆを参照すると、除去プロセスは、絶縁材料１６０、チャネル層１５０、および電荷蓄積誘電体層１４０に対して実行され、電荷蓄積誘電体層１４０ａ、チャネル層１５０ａ、および分離構造１６０ａが貫通穴１３６Ａ内に形成されるように、誘電体スタック１３０上の過剰な材料を除去する。いくつかの実施形態では、ＣＭＰ、エッチングバックプロセス、それらの組み合わせなどの平坦化プロセスを利用して、誘電体スタック１３０上の過剰な材料を除去することができる。平坦化プロセスは、誘電体スタック１３０の上面（例えば、誘電体層１３４Ｂ）、電荷蓄積誘電体層１４０ａの上面、チャネル層１５０ａの上面、および分離構造１６０ａの上面は、平坦化プロセスが完了した後、水平となるように、誘電体スタック１３０を露出させる。
図１Ｆと図１Ｇを参照すると、誘電体スタック１３０はさらにパターン化されて、複数のストリップ形状のスタッキング構造１３０’を形成し、ここで、ストリップ形状のスタッキング構造１３０’のそれぞれは、交互に積み重ねられた犠牲誘電体パターン１３２Ａ’および１３２Ｂ’（まとめて犠牲誘電体パターン１３２’と呼ばれる）および誘電体パターン１３４Ａ’および１３４Ｂ’（まとめて誘電体パターン１３４’と呼ばれる）を含む。誘電体スタック１３０のパターニングプロセスは、フォトリソグラフィプロセスとそれに続くエッチングプロセスによって形成することができる。図１Ｇに示すように、誘電体スタック１３０がパターン化されてストリップ形状のスタッキング構造１３０’を形成した後、ストリップ形状のスタッキング構造１３０’のそれぞれは、それぞれの電荷蓄積誘電体層１４０ａ、チャネル層１５０ａ、および分離構造１６０ａを収容するための貫通穴１３６Ａのグループを有してもよい。図１Ｇは、それぞれの電荷蓄積誘電体層１４０ａを収容するための４つの貫通穴１３６Ａを示しているが、チャネル層１５０ａおよび分離構造１６０ａは、ストリップ形状のスタッキング構造１３０’のそれぞれに含まれ、他の実施形態は、各ストリップ形状のスタッキング構造１３０’に異なる数の貫通穴１３６Ａを含んでもよい。
図２Ｇは、図１Ｈに示されている断面線Ａ－Ａ’に沿って切断した断面図である。図１Ｇ、図１Ｈ、および図２Ｇを参照すると、いくつかの実施形態では、交換プロセスの際に、ストリップ形状のスタック構造１３０’の犠牲誘電体パターン１３２’は、その後、複数のストリップ形状のスタック構造１３０’’となるように導電線１３８と交換される。ここで、ストリップ形状のスタッキング構造１３０’’のそれぞれは、交互に積み重ねられた導電線１３８Ａおよび１３８Ｂ（まとめて導電線１３８と呼ばれる）および誘電体パターン１３４Ａ’および１３４Ｂ’（まとめて誘電体パターン１３４’と呼ばれる）を含む。ストリップ形状のスタッキング構造１３０’’は、互いに平行にすることができる。犠牲誘電体パターン１３２Ａ’および１３２Ｂ’は、導電性材料と取り替えられて、導電線１３８Ａおよび１３８Ｂを規定する。導電線１３８Ａおよび１３８Ｂは、強誘電体メモリデバイス内のワード線に対応することができ、導電線１３８Ａおよび１３８Ｂは、強誘電体メモリデバイスの結果として生じるメモリセルのためのゲート電極としてさらに機能することができる。いくつかの実施形態では、犠牲誘電体パターン１３２Ａ’および１３２Ｂ’は、ウェットエッチングプロセス、ドライエッチングプロセス、またはその両方などの許容可能なプロセスによって除去される。その後、導電線１３８Ａは、誘電体パターン１３４Ａ’と基板１１０との間の空間に充填され、導電線１３８Ｂは、誘電体パターン１３４Ａ’と誘電体パターン１３４Ｂ’との間の空間に充填される。導電線１３８Ａおよび１３８Ｂは、堆積プロセスとそれに続くエッチングプロセスによって形成することができる。
図２Ｈは、図１Ｉに示されている断面線Ａ－Ａ’に沿って切断した断面図である。図１Ｈ、図１Ｉ、図２Ｇおよび図２Ｈを参照すると、柱状開口１３９Ａおよび１３９Ｂ（まとめて柱状開口１３９と呼ばれる）の対は、分離構造１６０ｂ（例えば、絶縁ピラー）が、柱状開口１３９Ａおよび１３９Ｂのそれぞれの対の間に形成されるように、パターン化プロセスによって分離構造１６０ａを通して形成される。柱状開口１３９および分離構造１６０ｂを形成した後、チャネル層１５０ａの一部が明らかになる。柱状開口１３９Ａおよび１３９Ｂの各対は、それぞれの分離構造１６０ｂによって互いに離間されている。分離構造１６０ａのパターニングプロセスは、フォトリソグラフィプロセスとそれに続くエッチングプロセスであってもよく、またはそれを含んでもよい。
図１Ｉに示されるように、チャネル層１５０ａのそれぞれは、２つのチャネル部分１５０ａ１、第１の接触部分１５０ａ２、および第２の接触部分１５０ａ３を含んでもよい。第１の接触部分１５０ａ２および第２の接触部分１５０ａ３は、その後に形成されるソース／ドレインピラーと接触することができる。チャネル部分１５０ａ１は、分離構造１６０ｂと接触している。各チャネル層１５０ａにおいて、チャネル部分１５０ａ１は、第１の接触部分１５０ａ２と第２の接触部分１５０ａ３との間に接続されている。チャネル層１５０ａの第１の接触部分１５０ａ２および第２の接触部分１５０ａ３は、分離構造１６０ｂと直接接触していない。チャネル層１５０ａの第１の接触部分１５０ａ２および第２の接触部分１５０ａ３は、それぞれ、柱状開口１３９Ａおよび１３９Ｂの対によって明らかにされている。
図２Ｉは、図１Ｊに示されている断面線Ａ－Ａ’に沿って切断した断面図である。図１Ｊおよび図２Ｉを参照すると、図１Ｉおよび図２Ｈに示される柱状開口１３９は、導電性材料で満たされ、導電性ピラー１７０および導電性ピラー１８０を形成する。導電性材料は、銅、チタン、窒化チタン、タンタル、窒化タンタル、タングステン、ルテニウム、アルミニウム、それらの組み合わせなどを含んでもよい。これらは、例えば、ＣＶＤ、ＡＬＤ、ＰＶＤ、ＰＥＣＶＤなどで形成されてもよい。導電性材料が堆積された後、平坦化（例えば、ＣＭＰ、エッチバックなど）を実行して、導電性材料の過剰部分を除去し、それにより、導電性ピラー１７０および導電性ピラー１８０を形成することができる。得られた構造において、ストリップ形状の積層構造１３０’’（例えば、誘電体パターン１３４Ｂ’）の上面、電荷蓄積誘電体層１４０ａの上面、チャネル層１５０ａの上面、分離構造１６０ｂの上面、導電性ピラー１７０の上面、および導電性ピラー１８０の上面は、実質的に水平であってもよい（例えば、プロセス変動内）。いくつかの実施形態では、導電性ピラー１７０は、ソースピラー（すなわち、ソース電極）として機能し、導電性ピラー１８０は、ドレインピラー（すなわち、ドレイン電極）として機能する。
導電性ピラー１７０および導電性ピラー１８０を形成した後、導電線１３８およびストリップ形状のスタッキング構造１３０’の誘電体パターン１３４’を貫通する複数の柱状構造が形成される。柱状構造のそれぞれは、導電性ピラー１７０、導電性ピラー１８０、導電性ピラー１７０と導電性ピラー１８０との間に配置された分離構造１６０ｂ、チャネル層（例えば、酸化物半導体層）１５０ａ、および電荷蓄積誘電体層１４０ａを含む。チャネル層１５０ａおよび電荷蓄積誘電体層１４０ａは、導電性ピラー１７０、導電性ピラー１８０および分離構造１６０ｂを横方向に取り囲む。電荷蓄積誘電体層１４０ａは、チャネル層１５０ａと対応するストリップ形状のスタッキング構造１３０’との間に配置されている。
チャネル層１５０ａは、電荷蓄積誘電体層１４０ａによって導電線１３８（例えば、ワード線）から離間されている。いくつかの実施形態では、ソースピラー１７０は、チャネル層１５０ａの第１の接触部分１５０ａ２によって、電荷蓄積誘電体層１４０ａから離間され、ドレインピラー１８０は、チャネル層１５０ａの第２の接触部分１５０ａ３によって、電荷蓄積誘電体層１４０ａから離間されている。いくつかの実施形態では、分離構造１６０ｂは、チャネル層１５０ａのチャネル部分１５０ａ１によって、電荷蓄積誘電体層１４０ａから離間されている。
いくつかの実施形態では、チャネル層１５０ａは、ソースピラー１７０の側壁、ドレインピラー１８０の側壁、および分離構造１６０ｂの側壁と接触している。いくつかの実施形態では、電荷蓄積誘電体層１４０ａの内側側壁はチャネル層１５０ａと接触しており、電荷蓄積誘電体層１４０ａの外側側壁は導電線１３８（例えば、ワード線）と接触している。
導電性ピラー１７０および導電性ピラー１８０を形成した後、積み重ねられたメモリセルマーレは、ストリップ形状のスタッキング構造１３０’’に形成される。各メモリセルＭは、ゲート電極（例えば、対応する導電線１３８の一部）、ゲート誘電体（例えば、対応する電荷蓄積誘電体層１４０ａ）、チャネル領域（例えば、対応するチャネル層１５０ａのチャネル部分１５０ａ１）、ソースピラー（例えば、対応する導電性ピラー１７０）、およびドレインピラー（例えば、対応する導電性ピラー１８０）を含む。分離構造１６０ｂは、各メモリセルＭのソースピラー１７０およびドレインピラー１８０を分離する。ソースピラー１７０およびドレインピラー１８０は、分離構造１６０ｂによって離間されている。さらに、メモリセルＭは、垂直に積み重ねられた行および列のアレイに配置されてもよい。
いくつかの実施形態では、積み重ねられたメモリセルＭは、メモリセルの複数の層に分類され得る。導電線１３８Ａに埋め込まれ、それらによって囲まれる積み重ねられたメモリセルＭの第１の部分は、メモリセルの下層と見なすことができ、導電線１３８Ｂに埋め込まれ、それらによって囲まれる積み重ねられたメモリセルＭの第２の部分は、メモリセルの上位層と見なすことができる。
いくつかの他の実施形態では、積み重ねられたメモリセルＭは、メモリセルの複数のグループに分類され得る。メモリセルＭの各グループは、導電線１３８Ａの１つまたは導電線１３８Ｂの１つに埋め込まれ、それらによって囲まれている。メモリセルの各グループは、導電線１３８Ａまたは１３８Ｂを共有することができる。図１Ｊに示すように、ストリップ状のスタッキング構造１３０’’間のギャップまたはトレンチにはメモリセルが形成されていない。さらに、ストリップ形状のスタッキング構造１３０’’に形成されたメモリーセルＭは、メモリーセルＭの複数の列に分類され、メモリーセルＭの列は、実質的に行方向に整列している。
図２Ｊは、図１Ｋに示されている断面線Ａ－Ａ’に沿って切断した断面図である。図１Ｋと図２Ｊを参照すると、階段構成を有するストリップ形状のスタッキング構造１３０’’が形成され得るように、ストリップ形状のスタッキング構造１３０’’’の一連のパターン化プロセスが実行される。いくつかの実施形態では、ストリップ形状のスタッキング構造１３０’’’のそれぞれにおいて、階段構成における下層導電線１３８Ａは、階段構成における上層導電線１３８Ｂの端点よりも長く、横方向に延在している。ストリップ形状のスタッキング構造１３０’’の一連のパターン化プロセスは、（ａ）ストリップ形状のスタッキング構造１３０’’上にフォトレジストを形成すること；（ｂ）ストリップ形状のスタッキング構造１３０’’上に形成されたフォトレジストをパターン化すること；（ｃ）誘電体パターン１３４Ａ’が明らかになるまでフォトレジストによって覆われていない誘電体パターン１３４Ｂ’の部分および導電線１３８Ｂの部分を除去すること；（ｄ）フォトレジストの幅を縮小するためのトリミングプロセスを実行すること；（ｅ）トリミングプロセスを実行した後、幅が減少したフォトレジストによって覆われていない誘電体パターン１３４Ａ’の部分および導電線１３８Ａの部分を除去（例えば、エッチング）すること；および（ｆ）幅が狭くなったフォトレジストを除去することを含んでもよい。図１Ｋおよび図２Ｊは、２層の誘電体パターンおよび２層の導電線がエッチングされて階段構成を形成することを示しているが、任意の数のエッチングおよびトリミングプロセスを使用することができる。ストリップ形状のスタッキング構造１３０’’の上記のパターニングプロセスは、メモリセルＭ、の形成後に実行され、上記の帯状の積み重ね構造１３０’のパターニングプロセスは、いわゆる「階段ラスト」プロセスである。
いくつかの代替の実施形態では、一連のパターン化プロセスが、メモリーセルＭの形成の前に実行される。図２Ｊに示されるパターニングプロセスは、誘電体スタック１３０（図１Ａに示される）上で実行されてもよく、誘電体スタック１３０のパターニングプロセスは、いわゆる「階段優先」プロセスである。
図２Ｋは、図１Ｌに示されている断面線Ａ－Ａ’に沿って切断した断面図である。図１Ｌおよび図２Ｋを参照すると、金属間誘電体（ＩＭＤ）１９０が、ストリップ形状の積層構造１３０’’’上に堆積されている。ＩＭＤ１９０は、誘電体材料で形成することができ、ＣＶＡＴ、ＰＥＶＡＣ、流動性ＣＶＤ（ＦＶＡＣ）などの任意の適切な方法によって堆積させることができる。誘電体材料は、リンケイ酸塩ガラス（ＰＳＧ）、ボロケイ酸塩ガラス（ＢＳＧ）、ホウ素ドープリンケイ酸塩ガラス（ＢＰＳＧ）、ドープされていないケイ酸塩ガラス（ＵＳＧ）などを含でもよい。いくつかの実施形態では、ＩＭＤ１９０は、酸化物（例えば、酸化ケイ素など）、窒化物（例えば、窒化ケイ素など）、それらの組み合わせなどを含んでもよい。任意の許容可能なプロセスによって形成された他の誘電体材料を使用することができる。ＩＭＤ１９０は、誘電体パターン１３４Ａ’の側壁、誘電体パターン１３４Ｂ’の側壁、導電線１３８Ａの側壁、および導電線１３８Ｂの側壁に沿って延びる。さらに、ＩＭＤ１９０は、誘電体パターン１３４Ａ’および１３４Ｂ’の上面に接触してカバーすることができ、ＩＭＤ１９０は、導電線１３８Ａおよび１３８Ｂの上面に接触してカバーすることができる。
除去プロセスは、任意選択で、ＩＭＤ１９０に対して実行されて、ストリップ形状のスタッキング構造１３０’’’上の過剰な誘電体材料を除去することができる。除去プロセスは、化学機械研磨（ＣＭＰ）、エッチングバックプロセス、それらの組み合わせなどのような平坦化プロセスであってもよい。平坦化プロセスは、平坦化プロセスが実行された後、ストリップ形状のスタッキング構造１３０’’’およびＩＭＤ１９０の上面が水平になるように、ストリップ形状のスタッキング構造１３０’’’を露出させることができる。
ＩＭＤ１９０を形成した後、ワードライン接点１９２および信号ライン（例えば、ソースラインＳＬおよびビットラインＢＬ）がＩＭＤ１９０上に形成される。ワードライン接点１９２は、ＩＭＤ１９０を貫通し、導電線（例えば、ワード線）１３８Ａおよび１３８Ｂに電気的に接続されている。ソースラインＳＬおよびコンタクトビア１９４は、ＩＭＤ１９０上に形成され、ＩＭＤ１９０に埋め込まれたコンタクトビア１９４を介してソースピラー（すなわち、ソース電極）１７０に電気的に接続されている。ビットラインＢＬは、ＩＭＤ１９０上に形成され、ＩＭＤ１９０に埋め込まれた接触ビア１９６を介してドレインピラー（すなわち、ドレイン電極）１８０に電気的に接続されている。図１Ｌおよび図２Ｋに示されるように、ソースラインＳＬおよびビットラインＢＬは、導電線（例えば、ワードライン）１３８Ａおよび１３８Ｂの同じ側に配置される。言い換えれば、ソースラインＳＬおよびビットラインＢＬは、ストリップ形状のスタッキング構造１３０’’’およびＩＭＤ１９０上に配置されている。
ソースラインＳＬおよびビットラインＢＬを形成した後、積み重ねられたメモリセルを含む３Ｄメモリデバイスが基板１１０上に製造される。３Ｄメモリデバイスは、半導体ダイのバックエンドオブライン（ＢＥＯＬ）に製造および配置されてもよい。例えば、３Ｄメモリデバイスは、半導体ダイの相互接続構造の中または上に配置されてもよい。
図３は、本出願のいくつかの代替の実施形態によるメモリデバイスの断面図を概略的に示している。図４は、本出願のいくつかの実施形態によるメモリデバイスの上面図を概略的に示している。
図２Ｋ、図３、図４を参照すると、図３および図４に示されるメモリデバイスは、ソースラインＳＬおよびビットラインＢＬが導電線（例えば、ワードライン）１３８Ａおよび１３８Ｂの２つの反対側に配置されることを除いて、図２Ｋに示されるメモリデバイスと同様である。言い換えれば、ソースラインＳＬは、ストリップ形状のスタッキング構造１３０’’’およびＩＭＤ１９０の上に配置され、ビットラインＢＬは、ストリップ形状のスタッキング構造１３０’’’およびＩＭＤ１９０の下に配置される。いくつかの実施形態では、ビットラインＢＬは、相互接続構造１２０内に形成される。いくつかの代替の実施形態では、ビットラインＢＬは、積み重ねられた誘電体層１２２の間に形成され（例えば、ビット線ＢＬは、積み重ねられた誘電体層１２２の間に挟まれた導電性特徴１２４の一部である）、ドレインピラー１８０は、ビットラインＢＬと接続するように、積み重ねられた誘電体層１２２の間の上層誘電体層１２２を通って延びる。図３に示されるように、導電性ピラー１７０および導電性ピラー１８０を収容するための柱状開口は、２つ以上のパターン化プロセスによって形成されてもよい。パターニングプロセスを実行した後、導電性材料を柱状開口に充填することができる。導電性材料は、銅、チタン、窒化チタン、タンタル、窒化タンタル、タングステン、ルテニウム、アルミニウム、それらの組み合わせなどを含んでもよい。これらは、例えば、ＣＶＤ、ＡＬＤ、ＰＶＤ、ＰＥＣＶＤなどで形成されてもよい。導電性材料が堆積された後、平坦化（例えば、ＣＭＰ、エッチバックなど）を実行して、導電性材料の過剰部分を除去し、それにより、導電性ピラー１７０および導電性ピラー１８０を形成することができる。
図４に示されるように、いくつかの実施形態では、ソースラインＳＬとソースピラー１７０との間の電気的接続は、１９４ａを介した単一の接触を介して達成されてもよい。いくつかの代替の実施形態では、ソースラインＳＬとソースピラー１７０との間の電気的接続は、１９４ｂを介した接触および再分配配線１９５ａを介して達成されてもよい。いくつかの他の実施形態では、ソースラインＳＬとソースピラー１７０との間の電気的接続は、再分配配線１９５ｂ、１９４ｃを介した接触、および１９４ｄを介した接触を介して達成されてもよい。ここで、１９４ｃを介した接点の高さは、１９４ｄを介した接点の高さよりも低く、再分配配線１９５ｂの高さは、１９４ｃを介した接点の高さと１９４ｄを介した接点の高さの間にある。
図５は、本出願のいくつかの代替の実施形態によるメモリデバイスの斜視図を概略的に示している。図６は、本出願のいくつかの代替の実施形態によるメモリデバイスの上面図を概略的に示している。
図１Ｋ、図５および図６を参照すると、図５および図６に示されるメモリデバイスは、ストリップ形状のスタッキング構造１３０’’’に形成されたメモリセルＭがメモリセルＭの複数の列に分類されることを除いて、図１Ｋに示されるメモリデバイスと同様である。そして、メモリーセルＭの列は行方向に配置されていない。
本発明の一実施形態は、ワードライン、メモリセル、ソースライン、およびビットラインを含むメモリデバイスに関する。メモリセルはワードラインに埋め込まれ、ワードラインを貫通する。ソースラインとビットラインは、メモリセルに電気的に接続されている。いくつかの実施形態では、メモリセルのうちの少なくとも１つのメモリセルは、ソースピラー、ドレインピラー、分離構造、チャネル層、および電荷蓄積誘電体層を含む。ソースピラーはワードラインに埋め込まれ、ワードラインを貫通する。ドレンピラーはワードラインに埋め込まれ、ワードラインを貫通する。分離構造は、ワードラインに埋め込まれ、それを貫通する。ここで、ソースピラーとドレインピラーは分離構造によって離間され、ソースピラーはソースラインの１つに電気的に接続され、ドレインピラーはビットラインの１つに電気的に接続される。チャネル層と電荷蓄積誘電体層は、ソースピラー、ドレインピラー、および分離構造を横方向に取り囲み、チャネル層は、電荷蓄積誘電体層によってワードラインから離間されている。いくつかの実施形態では、ソースピラーは、チャネル層の第１の接触部分によって電荷貯蔵誘電体層から離間されており、ドレインピラーは、チャネル層の第２の接触部分によって電荷貯蔵誘電体層から離間されている。いくつかの実施形態では、分離構造は、チャネル層のチャネル部分によって電荷蓄積誘電体層から離間されている。いくつかの実施形態では、ソースラインおよびビットラインは、ワードラインの同じ側に配置される。いくつかの実施形態では、ソースラインおよびビットラインは、ワードラインの２つの反対側に配置される。いくつかの実施形態では、チャネル層は、ソースピラーの側壁、ドレインピラーの側壁、および分離構造の側壁と接触している。いくつかの実施形態では、電荷蓄積誘電体層の内側側壁はチャネル層と接触しており、電荷蓄積誘電体層の外側側壁はワードラインと接触している。いくつかの実施形態では、電荷蓄積誘電体層は、強誘電体層を含む。
本発明の別の実施形態は、ストリップ形状のスタッキング構造、柱状構造、および信号線を含むメモリデバイスに関する。ストリップ形状のスタッキング構造はそれぞれ、交互に積層された導電線と誘電体パターンを含む。柱状構造は、ストリップ状のスタッキング構造の導電線と誘電体パターンを貫通し、そして、柱状構造のそれぞれは、第１の導電性ピラー、第２の導電性ピラー、第１の導電性ピラーと第２の導電性ピラーとの間に配置された分離構造、酸化物半導体層、および電荷蓄積誘電体層を含む。ここで、酸化物半導体層および電荷蓄積誘電体層は、第１の導電性ピラー、第２の導電性ピラー、および分離構造を横方向に取り囲み、電荷蓄積誘電体層は、酸化物半導体層とストリップ状の積層構造の１つの間に配置されている。信号線は、第１および第２の導電性ピラーに電気的に接続されている。いくつかの実施形態では、導電線はトランジスタのゲート電極として機能し、第１の導電性ピラーはトランジスタのソース電極として機能し、第２の導電性ピラーはトランジスタのドレイン電極として機能する。いくつかの実施形態では、信号線は、第１の導電性ピラーに電気的に接続されたソースラインと、第２の導電性ピラーに電気的に接続されたビットラインとを含む。いくつかの実施形態では、ソースラインおよびビットラインは、ストリップ形状のスタッキング構造の２つの反対側に配置されている。いくつかの実施形態では、ソースラインおよびビットラインは、ストリップ形状のスタッキング構造の同じ側に配置されている。いくつかの実施形態では、ストリップ形状のスタッキング構造のそれぞれは階段構成を含み、階段構成の下層導電線は、階段構成の上層導電線の端点よりも長く、横方向に延びる。
本発明の代替の実施形態は、メモリデバイスを製造するための方法に関する。この方法は、次の工程を含む。交互に積み重ねられた第１の誘電体層および第２の誘電体層を含む誘電体スタックが形成される。誘電体スタックには貫通穴が形成される。貫通穴のそれぞれは、電荷貯蔵誘電体層、チャネル層、および絶縁材料で満たされ、ここで、チャネル層は、電荷貯蔵誘電体層と絶縁材料との間にある。誘電体スタックは、第１のストリップ形状のスタッキング構造を形成するようにパターン化され、第１のストリップ形状のスタッキング構造のそれぞれは、交互に積み重ねられた第１の誘電体パターンおよび第２の誘電体パターンを含む。第１のストリップ形状の積層構造の第２の誘電体パターンが除去される。導電層は、第１の誘電体パターンの間に形成され、導電層と第１の誘電体パターンが交互に積み重ねられたものをそれぞれ含む第２のストリップ形状の積み重ね構造を形成する。第２のストリップ形状のスタッキング構造を形成した後、貫通穴のそれぞれの絶縁材料が部分的に除去されて、分離構造と、分離構造によって互いに間隔を置いて配置された柱状開口とが形成される。ソースピラーとドレンピラーは、柱状開口に形成される。いくつかの実施形態では、メモリセルは、半導体ダイの相互接続構造の上または中に形成される。いくつかの実施形態では、電荷蓄積誘電体層の部分は、第１のストリップ形状のスタッキング構造の第２の誘電体パターンを除去した後に明らかにされる。いくつかの実施形態では、第１の誘電体パターン間の導電層は、堆積プロセスとそれに続くエッチングプロセスによって形成される。いくつかの実施形態では、この方法は、ソースラインおよびビットラインを形成することをさらに含み、ここで、ソースラインとビットラインは、第２のストリップ形状のスタッキング構造に埋め込まれたメモリセルに電気的に接続されている。
前述は、当業者が本開示の態様をよりよく理解できるように、いくつかの実施形態の特徴を概説している。当業者であれば、本明細書に開示された実施形態と同様の目的及び／又は効果を奏する他の工程及び構造を設計又は変更するための基礎として、本開示を容易に用いることができることは、当業者には理解されるところである。当業者であれば、特許請求の範囲に記載された範疇内において、各種の変更例、置換例及び修正例に想到し得ることは明らかであり、それらについても当然に本開示の技術的範囲に属するものと了解される。
Claims (20)
- ワードラインと、
前記ワードラインに埋め込まれ、それを貫通するメモリセルと、
前記メモリセルに電気的に接続されたソースラインと、
前記メモリセルに電気的に接続されたビットラインと、を含むメモリデバイス。 - 前記メモリセルのうちの少なくとも１つのメモリセルは、
前記ワードラインに埋め込まれ、それを貫通するソースピラーと、
前記ワードラインに埋め込まれ、それを貫通するドレインピラーと、
分離構造であって、前記ソースピラーと前記ドレインピラーが前記分離構造によって離間され、前記ソースピラーは、前記ソースラインの１つに電気的に接続され、前記ドレインピラーは、前記ビットラインの１つに電気的に接続される、前記ワードラインに埋め込まれ、それを貫通する分離構造と、
チャネル層および電荷蓄積誘電体層であって、前記ソースピラー、前記ドレインピラーおよび前記分離構造を横方向に取り囲み、チャネル層が前記電荷蓄積誘電体層によって前記ワードラインから離間されているチャネル層および電荷蓄積誘電体層と、を含む請求項１に記載のメモリデバイス。 - 前記ソースピラーは、前記チャネル層の第１の接触部分によって、前記電荷蓄積誘電体層から離間され、前記ドレインピラーは、前記チャネル層の第２の接触部分によって、前記電荷蓄積誘電体層から離間されている請求項２に記載のメモリデバイス。
- 前記分離構造は、前記チャネル層のチャネル部分によって、前記電荷貯蔵誘電体層から離間されている請求項３に記載のメモリデバイス。
- 前記ソースラインおよび前記ビットラインは、前記ワードラインの同じ側に配置される請求項２に記載のメモリデバイス。
- 前記ソースラインおよび前記ビットラインは、前記ワードラインの２つの反対側に配置される請求項２に記載のメモリデバイス。
- 前記チャネル層は、前記ソースピラーの側壁、前記ドレインピラーの側壁、および前記分離構造の側壁と接触している請求項１に記載のメモリデバイス。
- 前記電荷蓄積誘電体層の内側側壁は、前記チャネル層と接触しており、前記電荷蓄積誘電体層の外側側壁は、前記ワードラインと接触している請求項１に記載のメモリデバイス。
- 前記電荷蓄積誘電体層は、強誘電体層を含む請求項１に記載のメモリデバイス。
- それぞれが交互に積み重ねられた導電線と誘電体パターンを含むストリップ形状のスタッキング構造と、
前記ストリップ形状のスタッキング構造の前記導電線および前記誘電体パターンを貫通する柱状構造と、を含み、前記柱状構造のそれぞれは、
第１の導電性ピラーと、
第２の導電性ピラーと、
前記第１の導電性ピラーと前記第２の導電性ピラーとの間に配置された分離構造と、
酸化物半導体層および電荷蓄積誘電体層であって、前記第１の導電性ピラー、前記第２の導電性ピラーおよび前記分離構造を横方向に取り囲み、前記電荷蓄積誘電体層は、前記酸化物半導体層と前記ストリップ形状の積層構造の１つとの間に配置される、酸化物半導体層および電荷蓄積誘電体層と、
前記第１および第２の導電性ピラーに電気的に接続された信号線と、を含む、メモリデバイス。 - 前記導電線は、トランジスタのゲート電極として機能し、前記第１の導電性ピラーは、前記トランジスタのソース電極として機能し、前記第２の導電性ピラーは、前記トランジスタのドレイン電極として機能する請求項１０に記載のメモリデバイス。
- 前記信号線は、前記第１の導電性ピラーに電気的に接続されたソースラインと、前記第２の導電性ピラーに電気的に接続されたビットラインとを含む請求項１１に記載のメモリデバイス。
- 前記ソースラインおよび前記ビットラインは、前記ストリップ形状のスタッキング構造の２つの反対側に配置されている請求項１２に記載のメモリデバイス。
- 前記ソースラインおよび前記ビットラインは、前記ストリップ形状のスタッキング構造の同じ側に配置される請求項１２に記載のメモリデバイス。
- 前記ストリップ形状のスタッキング構造のそれぞれは、階段構成を含み、前記階段構成における下層導電線は、前記階段構成における上層導電線の端点よりも長く、横方向に延びる請求項１０に記載のメモリデバイス。
- 交互に積み重ねられた第１の誘電体層および第２の誘電体層を含む誘電体スタックを形成することと、
前記誘電体スタックに貫通穴を形成することと、
前記貫通穴のそれぞれを、電荷蓄積誘電体層、チャネル層、および絶縁材料で、前記チャネル層が前記電荷蓄積誘電体層と前記絶縁材料との間にあるように充填することと、
前記誘電体スタックをパターン化して、それぞれが交互に積層された第１の誘電体パターンおよび第２の誘電体パターンを含む第１のストリップ形状のスタッキング構造を形成することと、
前記第１のストリップ形状のスタッキング構造の前記第２の誘電体パターンを除去することと、
前記第１の誘電体パターンの間に導電層を形成して、それぞれが前記導電層と前記第１の誘電体パターンとを交互に積み重ねた第２のストリップ形状のスタッキング構造を形成することと、
前記第２のストリップ形状のスタッキング構造を形成した後、前記貫通穴のそれぞれの前記絶縁材料を部分的に除去して、前記分離構造と、前記分離構造によって各他から離間した柱状開口とを形成することと、
前記柱状開口部にソースピラーおよびドレインピラーを形成することと、を含む方法。 - 前記メモリーセルは、半導体ダイの相互接続構造上に形成される請求項１６に記載の方法。
- 前記電荷蓄積誘電体層の一部は、前記第１のストリップ形状のスタッキング構造の前記第２の誘電体パターンを除去した後に明らかになる請求項１７に記載の方法。
- 前記第１の誘電体パターン間の前記導電層は、堆積プロセスとそれに続くエッチングプロセスによって形成される請求項１６に記載の方法。
- 前記第２のストリップ形状のスタッキング構造に埋め込まれた前記メモリセルに電気的に接続されているソースラインとビットラインを形成することをさらに含む請求項１６に記載の方法。
Applications Claiming Priority (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US202063051880P | 2020-07-14 | 2020-07-14 | |
| US63/051,880 | 2020-07-14 | ||
| US17/163,574 | 2021-02-01 | ||
| US17/163,574 US11963363B2 (en) | 2020-07-14 | 2021-02-01 | Memory device and method for fabricating the same |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2022018104A true JP2022018104A (ja) | 2022-01-26 |
Family
ID=76920517
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2021115506A Pending JP2022018104A (ja) | 2020-07-14 | 2021-07-13 | メモリデバイスおよびその製造方法 |
Country Status (5)
| Country | Link |
|---|---|
| US (2) | US11963363B2 (ja) |
| EP (1) | EP3940778A1 (ja) |
| JP (1) | JP2022018104A (ja) |
| CN (1) | CN113410254A (ja) |
| TW (1) | TW202203219A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2023153169A1 (ja) | 2022-02-08 | 2023-08-17 | キヤノン株式会社 | 有機化合物及び有機発光素子 |
| JP2023167866A (ja) * | 2022-05-13 | 2023-11-24 | サンライズ メモリー コーポレイション | 半導体記憶装置及びその製造方法 |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US12302588B2 (en) * | 2022-03-09 | 2025-05-13 | Taiwan Semiconductor Manufacturing Company, Ltd. | Memory device |
| KR20230152344A (ko) * | 2022-04-27 | 2023-11-03 | 삼성전자주식회사 | 반도체 장치 |
| US20240047397A1 (en) * | 2022-08-03 | 2024-02-08 | Taiwan Semiconductor Manufacturing Company, Ltd. | Bump structure and method of making the same |
| US20240074205A1 (en) * | 2022-08-26 | 2024-02-29 | Taiwan Semiconductor Manufacturing Company, Ltd. | Semiconductor memory devices and methods of manufacturing thereof |
| CN119947115A (zh) * | 2023-11-01 | 2025-05-06 | 长江存储科技有限责任公司 | 三维存储器装置及其制造方法 |
| US20250351348A1 (en) * | 2024-05-10 | 2025-11-13 | Sandisk Technologies Llc | Three-dimensional semiconductor device containing core-bias electrode surrounded by vertical semiconductor channel and method of forming the same |
| WO2025250673A1 (en) * | 2024-05-29 | 2025-12-04 | Versum Materials Us, Llc | System, method, and apparatus for read optimized 3d nor memory |
| US20250386512A1 (en) * | 2024-06-17 | 2025-12-18 | Intel Corporation | One-transistor memory cell with a channel region around source and drain regions |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20160118404A1 (en) * | 2014-10-09 | 2016-04-28 | Haibing Peng | Three-dimensional non-volatile ferroelectric random access memory |
| TW201836020A (zh) * | 2017-02-17 | 2018-10-01 | 日商半導體能源研究所股份有限公司 | 半導體裝置及半導體裝置的製造方法 |
| KR102448489B1 (ko) * | 2018-02-02 | 2022-09-30 | 선라이즈 메모리 코포레이션 | 3-차원 수직 nor 플래시 박막 트랜지스터 스트링들 |
| US11380709B2 (en) * | 2018-09-04 | 2022-07-05 | Sandisk Technologies Llc | Three dimensional ferroelectric memory |
| EP3891780A4 (en) * | 2018-12-07 | 2022-12-21 | Sunrise Memory Corporation | METHOD OF FABRICATION OF MULTILAYER VERTICAL NOR STORAGE STRING ARRAYS |
| TWI738202B (zh) * | 2019-06-03 | 2021-09-01 | 旺宏電子股份有限公司 | 三維快閃記憶體及其陣列佈局 |
-
2021
- 2021-02-01 US US17/163,574 patent/US11963363B2/en active Active
- 2021-04-26 CN CN202110452193.4A patent/CN113410254A/zh active Pending
- 2021-05-20 TW TW110118179A patent/TW202203219A/zh unknown
- 2021-07-13 JP JP2021115506A patent/JP2022018104A/ja active Pending
- 2021-07-13 EP EP21185217.3A patent/EP3940778A1/en not_active Withdrawn
-
2024
- 2024-03-12 US US18/602,041 patent/US20240215255A1/en active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2023153169A1 (ja) | 2022-02-08 | 2023-08-17 | キヤノン株式会社 | 有機化合物及び有機発光素子 |
| JP2023167866A (ja) * | 2022-05-13 | 2023-11-24 | サンライズ メモリー コーポレイション | 半導体記憶装置及びその製造方法 |
| JP7595613B2 (ja) | 2022-05-13 | 2024-12-06 | サンライズ メモリー コーポレイション | 半導体記憶装置及びその製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| US20220020774A1 (en) | 2022-01-20 |
| CN113410254A (zh) | 2021-09-17 |
| US20240215255A1 (en) | 2024-06-27 |
| EP3940778A1 (en) | 2022-01-19 |
| US11963363B2 (en) | 2024-04-16 |
| TW202203219A (zh) | 2022-01-16 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2022018104A (ja) | メモリデバイスおよびその製造方法 | |
| US11423966B2 (en) | Memory array staircase structure | |
| US11404091B2 (en) | Memory array word line routing | |
| US12477720B2 (en) | Semiconductor device and method for fabricating the same | |
| CN113437079A (zh) | 存储器器件及其制造方法 | |
| US12069864B2 (en) | Memory array and methods of forming same | |
| US12336183B2 (en) | Three-dimensional ferroelectric random access memory devices and methods of forming | |
| US12396175B2 (en) | Three-dimensional stackable ferroelectric random access memory devices and methods of forming | |
| US20250240965A1 (en) | Memory device | |
| US11832436B2 (en) | Semiconductor memory device and method for fabricating the same | |
| CN117529088A (zh) | 半导体装置及其制造方法 | |
| KR20230125597A (ko) | 반도체 장치 및 그 제조 방법 | |
| KR20230103389A (ko) | 반도체 장치 및 그 제조 방법 | |
| US20240404947A1 (en) | Semiconductor device including data storage structures | |
| US20250008724A1 (en) | Semiconductor device and method for fabricating the same | |
| TWI817447B (zh) | 三維記憶體陣列之結構 | |
| CN119486125A (zh) | 半导体器件及制造半导体器件的方法 | |
| US20250176164A1 (en) | Semiconductor memory devices | |
| KR20230159337A (ko) | 반도체 장치 및 그의 제조 방법 | |
| CN120164850A (zh) | 半导体器件及其制造方法 |