[go: up one dir, main page]

CN120164850A - 半导体器件及其制造方法 - Google Patents

半导体器件及其制造方法 Download PDF

Info

Publication number
CN120164850A
CN120164850A CN202411838368.5A CN202411838368A CN120164850A CN 120164850 A CN120164850 A CN 120164850A CN 202411838368 A CN202411838368 A CN 202411838368A CN 120164850 A CN120164850 A CN 120164850A
Authority
CN
China
Prior art keywords
horizontal
layer
conductive line
stack
pad
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202411838368.5A
Other languages
English (en)
Inventor
金承焕
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
SK Hynix Inc
Original Assignee
SK Hynix Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by SK Hynix Inc filed Critical SK Hynix Inc
Publication of CN120164850A publication Critical patent/CN120164850A/zh
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/48—Data lines or contacts therefor
    • H10B12/488—Word lines
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/48—Data lines or contacts therefor
    • H10B12/485—Bit line contacts
    • H10W20/069—
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/03—Making the capacitor or connections thereto
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/03—Making the capacitor or connections thereto
    • H10B12/033—Making the capacitor or connections thereto the capacitor extending over the transistor
    • H10B12/0335—Making a connection between the transistor and the capacitor, e.g. plug
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/05—Making the transistor
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/31—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor
    • H10B12/315—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor with the capacitor higher than a bit line
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/48—Data lines or contacts therefor
    • H10B12/482—Bit lines
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B43/23—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B43/27—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/50—EEPROM devices comprising charge-trapping gate insulators characterised by the boundary region between the core and peripheral circuit regions
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B80/00—Assemblies of multiple devices comprising at least one memory device covered by this subclass
    • H10W20/0698—
    • H10W70/611—
    • H10W70/65—

Landscapes

  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Semiconductor Memories (AREA)

Abstract

公开了一种包括高度集成的存储单元的半导体器件及用于制造该半导体器件的方法。一种用于制造半导体器件的方法包括：在下结构之上形成导电层的模堆叠，该模堆叠包括第一水平导线、第二水平导线以及位于第一水平导线和第二水平导线之间的焊盘；通过选择性刻蚀模堆叠的一部分来形成垂直堆叠的阶梯结构，该阶梯结构的高度在导电层被堆叠的堆叠方向上逐渐减小；在阶梯结构中形成接触孔，其中接触孔的高度在堆叠方向上逐渐减小；以及在接触孔中形成接触插塞，接触插塞分别耦接到导电层。

Description

半导体器件及其制造方法
相关申请的交叉引用
本申请要求于2023年12月15日提交的第10-2023-0183582号韩国专利申请的优先权，其通过引用整体并入本文。
技术领域
本公开的实施例涉及一种半导体器件，更具体地，涉及一种包括三维(3D)存储单元的半导体器件以及用于制造该半导体器件的方法。
背景技术
为了应对存储器件的大容量和小型化的需求，最近公开了一种用于提供其中多个存储单元被堆叠的三维(3D)存储器件的技术。
发明内容
本公开的实施例涉及一种包括高度集成的存储单元的半导体器件以及用于制造该半导体器件的方法。
根据本公开的一实施例，一种用于制造半导体器件的方法包括：在下结构之上形成导电层的模堆叠，该模堆叠包括第一水平导线、第二水平导线以及位于第一水平导线和第二水平导线之间的焊盘；通过选择性刻蚀模堆叠的一部分来形成垂直堆叠的阶梯结构，该阶梯结构的高度在导电层被堆叠的堆叠方向上逐渐减小；在阶梯结构中形成接触孔，其中接触孔的高度在堆叠方向上逐渐减小；以及在接触孔中形成接触插塞，接触插塞分别耦接到导电层。
根据本公开的另一个实施例，一种用于制造半导体器件的方法包括：在下结构之上形成第一导电层的第一堆叠，每个第一导电层包括一对上水平导线和下水平导线；在下结构之上形成从第一堆叠延伸的第二导电层的第二堆叠，每个第二导电层包括第一水平导线、第二水平导线以及位于第一水平导线与第二水平导线之间的焊盘；通过选择性刻蚀第二堆叠的一部分来形成垂直堆叠的阶梯结构，阶梯结构包括其高度在第二导电层被堆叠的堆叠方向上逐渐减小的多个层；在阶梯结构中形成接触孔，其中接触孔的高度在堆叠方向上逐渐减小；以及在接触孔中形成接触插塞，接触插塞分别耦接至第二导电层。
根据本公开的另一个实施例，一种半导体器件包括：下结构；形成在下结构之上的第一区域，第一区域包括在第一方向上垂直堆叠的多个第一导电层；第二区域，其包括在第一方向上堆叠且具有不同水平长度的多个第二导电层，第二区域从第一区域延伸；以及多个接触结构，其分别耦接到第二导电层，其中每个第二导电层包括第一水平导线、第二水平导线、以及位于第一水平导线和第二水平导线之间的焊盘。
根据本公开的另一个实施例，一种用于制造半导体器件的方法包括：在下结构之上形成包括第一水平金属线、第二水平金属线和位于第一水平金属线和第二水平金属线之间的金属焊盘材料的金属层的模堆叠；通过选择性刻蚀模堆叠的一部分而形成包括多个层的垂直堆叠的阶梯结构，多个层的高度在金属层被堆叠的方向上逐渐减小；在阶梯结构中形成接触孔，接触孔的高度在金属层被堆叠的方向上逐渐减小；以及在接触孔中形成分别耦接到金属层的接触插塞。
根据本公开的另一个实施例，一种用于制造半导体器件的方法包括：在下结构之上形成其中钨层和单元间介电层交替堆叠的模堆叠；通过选择性刻蚀模堆叠的一部分，形成垂直堆叠的阶梯结构，该阶梯结构包括其高度在钨层被堆叠的方向上逐渐减小的多个层；在阶梯结构中形成接触孔，该接触孔的高度在钨层被堆叠的方向上逐渐减小；以及在接触孔中形成分别耦接到钨层的接触插塞。模堆叠的钨层可以包括上钨层、下钨层以及位于上钨层和下钨层之间的焊盘钨层。
附图说明
图1A是示出根据本公开的实施例的存储单元的示意性立体图。
图1B是示出图1A中所示的存储单元的示意性截面图。
图1C是示出图1A中所示的开关元件的平面图。
图2是示出根据本公开的实施例的半导体器件的示意性平面图。
图3A是示出图2中所示的第一垂直堆叠WLS1的示意性立体图。
图3B是沿图2中所示的线A-A’截取的示意性截面图。
图3C是沿图2中所示的线B-B’截取的示意性截面图。
图3D是沿图2中所示的线C-C’截取的示意性截面图。
图4至图22示出了根据本公开的实施例的用于制造半导体器件的方法。
图23至图31示出了根据本公开的实施例的用于形成焊盘部分的方法。
图32至图34是示出根据本公开的另一实施例的用于制造半导体器件的方法的示意性截面图。
图35至图37是示出根据本公开的其他实施例的存储单元阵列的立体图。
具体实施方式
下面将参考附图更详细地描述本公开的实施例。然而，本公开的实施可以以不同的形式体现，并且不应被解释为限于本文所阐述的实施例。相反，提供这些实施例使得本公开将是彻底和完整的，并将本公开的范围完全传达给本领域技术人员。在整个公开中，相同的附图标记在本公开的多个附图和实施例中指代相同的部件。
下面将参考附图详细描述本公开的多种实施例。
附图不一定是按比例绘制的，并且在一些情况下，为了清楚地示出实施例的特征，可以放大比例。当第一层被称为在第二层“上”或在衬底“上”时，它不仅指第一层直接形成在第二层或衬底上的情况，还指第三层存在于第一层与第二层之间或与衬底之间的情况。
以下实施例涉及三维存储单元，其中存储单元被垂直堆叠以增加存储单元密度并减少寄生电容。
图1A是示出根据本公开的实施例的存储单元MC的示意性立体图。图1B是示出图1A中所示的存储单元的示意性截面图。图1C是示出图1A中所示的开关元件的平面图。
参考图1A至图1C，存储单元MC可以包括第一导线BL、开关元件TR和数据储存元件CAP。
第一导线BL可以沿第一方向D1垂直定向。第一导线BL可以包括位线。第一导线BL可以被称为垂直导线、垂直定向的位线、垂直延伸的位线或柱形位线。第一导线BL可以包括导电材料。第一导线BL可以包括硅基材料、金属基材料或其组合。第一导线BL可以包括多晶硅、金属、金属氮化物、金属硅化物或其组合。第一导线BL可以包括多晶硅、氮化钛、钨或其组合。例如，第一导线BL可以包括氮化钛和钨的堆叠(TiN/W)。
开关元件TR可以具有在针对数据储存元件CAP的数据写入操作和数据读取操作中，控制对数据储存元件CAP的电压(或电流)供应的功能。开关元件TR可以包括水平层HL、层间介电层GD和第二导线DWL。第二导线DWL可以包括水平导线或水平字线，水平层HL可以包括有源层。开关元件TR可以包括晶体管。在这种情况下，第二导线DWL可以用作栅电极。开关元件TR也可以被称为访问元件或选择元件。第二导线DWL可以被称为水平栅电极或水平字线。
水平层HL可以在与第一方向D1相交的第二方向D2上延伸。第二导线DWL可以在与第一方向D1和第二方向D2相交的第三方向D3上延伸。第一方向D1可以是垂直方向，第二方向D2可以是第一水平方向，第三方向D3可以是第二水平方向。水平层HL可以在第一水平方向(即第二方向D2)上延伸，而第二导线DWL可以在第二水平方向(即第三方向D3)上延伸。
水平层HL可以从第一导线BL在第二方向D2上水平定向。第二导线DWL可以具有双重结构。例如，第二导线DWL可以包括彼此面对的上水平线G1和下水平线G2，水平层HL介于两者之间。层间介电层GD可以形成在水平层HL的上表面和下表面上。上水平线G1可以设置在水平层HL之上，下水平线G2可以设置在水平层HL之下。第二导线DWL可以包括一对上水平线G1和下水平线G2。在第二导线DWL中，可以向上水平线G1和下水平线G2施加相同的驱动电压。例如，上水平线G1和下水平线G2可以形成一对以被耦接到单个存储单元MC。根据本公开的另一实施例，可以将不同的驱动电压施加到上水平线G1和下水平线G2。在这种情况下，上水平线G1和下水平线G2中的一个水平线可以用作背栅或屏蔽栅。
返回参考图1C，上水平线G1和下水平线G2中的每一个在第二方向D2上的宽度(例如，与水平层HL重叠的重叠部分的宽度)可以大于不与水平层HL重叠的非重叠部分的宽度。由于该宽度差异，第二导线DWL可以具有凹口形侧壁。第二导线DWL可以包括沟道重叠部分WLP和沟道非重叠部分NOL。沟道重叠部分WLP可以指与水平层HL的沟道CH重叠的部分。沟道非重叠部分NOL可以指不与水平层HL重叠的部分。沟道重叠部分WLP可以具有十字形或菱形。
从俯视的角度看，水平层HL可以具有十字形或菱形。根据本公开的另一实施例，水平层HL的侧表面可以具有弯曲形状或圆形。
水平层HL可以包括半导体材料。例如，水平层HL可以包括多晶硅、单晶硅、锗或硅锗。根据本公开的另一实施例，水平层HL可以包括氧化物半导体材料。例如，氧化物半导体材料可以包括氧化铟镓锌(IGZO)。根据本公开的另一实施例，水平层HL可以包括导电金属氧化物。根据本公开的另一实施例，水平层HL可以包括二维材料。例如，二维材料可以包括MoS2、MoSe2、MoTe2、WS2、WSe2或WTe2。
水平层HL的上表面和下表面可以具有平坦表面。水平层HL的上表面和下表面可以在第二方向D2上彼此平行。
水平层HL可以包括沟道CH、沟道CH与第一导线BL之间的第一掺杂区SR以及沟道CH与数据储存元件CAP之间的第二掺杂区DR。当水平层HL由氧化物半导体材料形成时，沟道CH可以由氧化物半导体材料形成，并且可以省略第一掺杂区SR和第二掺杂区DR。水平层HL也可以称为有源层或薄体。沟道CH和第二导线DWL的沟道重叠部分WLP可以彼此重叠。沟道CH可以具有十字形或菱形。第二导线DWL的沟道重叠部分WLP的尺寸可以大于沟道CH的尺寸。第二导线DWL的沟道重叠部分WLP可以与沟道CH完全重叠。
第一掺杂区SR和第二掺杂区DR可以掺杂有相同导电类型的杂质。第一掺杂区SR和第二掺杂区DR可以掺杂有N型导电杂质或P型导电杂质。第一掺杂区SR和第二掺杂区DR可以包括从包括砷(As)、磷(P)、硼(B)、铟(In)及其组合的组中选择的至少一种杂质。第一掺杂区SR可以耦接到第一导线BL，而第二掺杂区DR可以耦接到数据储存元件CAP。第一掺杂区SR和第二掺杂区DR可以分别称为第一源极/漏极区和第二源极/漏极区。
层间介电层GD可以设置在水平层HL与第二导线DWL之间。层间介电层GD也可以被称为栅极介电层。层间介电层GD又可以被称为水平层侧介电层。层间介电层GD可以包括氧化硅、氮化硅、金属氧化物、金属氮氧化物、金属硅酸盐、高k材料、铁电材料、反铁电材料或其组合。层间介电层GD可以包括SiO2、Si3N4、HfO2、Al2O3、ZrO2、AlON、HfON、HfSiO、HfSiON、HfZrO或其组合。层间介电层GD可以通过半导体材料的热氧化工艺来形成。
第二导线DWL可以包括金属基材料、半导体材料或其组合。第二导线DWL可以包括氮化钛、钨、多晶硅或其组合。例如，第二导线DWL可以包括其中氮化钛和钨被顺序堆叠的氮化钛和钨(TiN/W)堆叠。第二导线DWL可以包括N型功函数材料或P型功函数材料。N型功函数材料可以具有大约4.5eV或更小的低功函数。P型功函数材料可以具有大约4.5eV或更大的高功函数。第二导线DWL可以包括低功函数材料和高功函数材料的堆叠。
数据储存元件CAP可以包括诸如电容器的存储元件。数据储存元件CAP可以从开关元件TR在第二方向D2上水平设置。数据储存元件CAP可以包括第一电极SN，第一电极SN从水平层HL在第二方向D2上水平延伸。数据储存元件CAP还可以包括位于第一电极SN之上的第二电极PN以及第一电极SN和第二电极PN之间的介电层DE。第一电极SN、介电层DE和第二电极PN可以在第二方向D2上水平设置。第一电极SN可以包括内部空间和多个外表面。第一电极SN的内部空间可以包括多个内表面。第一电极SN的外表面可以包括垂直外表面和多个水平外表面。第一电极SN的垂直外表面可以在第一方向D1上垂直延伸。第一电极SN的水平外表面可以在第二方向D2或第三方向D3上水平延伸。第一电极SN的内部空间可以是三维空间。介电层DE可以共形地覆盖第一电极SN的内表面和外表面。第二电极PN可以在介电层DE之上设置在第一电极SN的内部空间中。第一电极SN的一些外表面可以电连接到水平层HL的第二掺杂区DR。数据储存元件CAP的第二电极PN可以耦接至公共板PL。
数据储存元件CAP可以具有三维结构。第一电极SN可以具有三维结构，该三维结构可以是在第二方向D2上定向的水平三维结构。在三维结构的实施例中，第一电极SN可以具有筒形。第一电极SN的筒形可以包括筒形内表面和筒形外表面。第一电极SN的一些筒形外表面可以电连接到水平层HL的第二掺杂区DR。介电层DE和第二电极PN可以设置在第一电极SN的筒形内表面上。
根据本公开的另一实施例，第一电极SN可以具有柱形或柱筒形。柱筒形可以指柱形和筒形合并的结构。
第一电极SN和第二电极PN可以包括金属、贵金属、金属氮化物、导电金属氧化物、导电贵金属氧化物、金属碳化物、金属硅化物或其组合。例如，第一电极SN和第二电极PN可以包括钛(Ti)、氮化钛(TiN)、氮化硅钛(TiSiN)、钽(Ta)、氮化钽(TaN)、钨(W)、氮化钨(WN)、钌(Ru)、氧化钌(RuO2)、铱(Ir)、氧化铱(IrO2)、铂(Pt)、钼(Mo)、氧化钼(MoO)、氮化钛/钨(TiN/W)堆叠、氮化钨/钨(WN/W)堆叠或其组合。第二电极PN可以包括金属基材料和硅基材料的组合。例如，第二电极PN可以是氮化钛/硅锗/氮化钨的堆叠(TiN/SiGe/WN)。在氮化钛/硅锗/氮化钨(TiN/SiGe/WN)堆叠中，硅锗可以是填充第一电极SN内部的间隙填充材料，氮化钛(TiN)可以用作数据储存元件CAP的第二电极PN，氮化钨可以是低电阻材料。
介电层DE可以被称为电容器介电层或存储层。介电层DE可以包括氧化硅、氮化硅、高k材料或其组合。高k材料可以包括氧化铪(HfO2)、氧化锆(ZrO2)、氧化铝(Al2O3)、氧化镧(La2O3)、氧化钛(TiO2)、氧化钽(Ta2O5)、氧化铌(Nb2O5)或氧化锶钛(SrTiO3)。根据本公开的另一实施例，介电层DE可以由包括两层或更多层上述高k材料的复合层形成。
介电层DE可以由锆(Zr)基氧化物形成。介电层DE可以具有包括氧化锆(ZrO2)的堆叠结构。介电层DE可以包括ZA(ZrO2/Al2O3)堆叠或ZAZ(ZrO2/Al2O3/ZrO2)堆叠。ZA堆叠可以具有氧化铝(Al2O3)堆叠在氧化锆(ZrO2)之上的结构。ZAZ堆叠可以具有氧化锆(ZrO2)、氧化铝(Al2O3)和氧化锆(ZrO2)顺序堆叠的结构。ZA堆叠和ZAZ堆叠可以被称为基于氧化锆(ZrO2)的层。根据本公开的另一实施例，介电层DE可以由铪(Hf)基氧化物形成。介电层DE可以是包括氧化铪(HfO2)的堆叠结构。介电层DE可以包括HA(HfO2/Al2O3)堆叠或HAH(HfO2/Al2O3/HfO2)堆叠。HA堆叠可以具有氧化铝(Al2O3)堆叠在氧化铪(HfO2)之上的结构。HAH堆叠可以具有氧化铪(HfO2)、氧化铝(Al2O3)和氧化铪(HfO2)顺序堆叠的结构。HA堆叠和HAH堆叠可以被称为基于氧化铪(HfO2)的层。在ZA堆叠、ZAZ堆叠、HA堆叠和HAH堆叠中，氧化铝(Al2O3)可以具有比氧化锆(ZrO2)和氧化铪(HfO2)大的带隙能量。氧化铝(Al2O3)可以具有比氧化锆(ZrO2)和氧化铪(HfO2)低的介电常数。因此，介电层DE可以包括高k材料和具有比高k材料大的带隙能量的高带隙材料的堆叠。除了氧化铝(Al2O3)之外，介电层DE还可以包括氧化硅(SiO2)作为另外的高带隙材料。通过包括高带隙材料，介电层DE能够抑制漏电流。高带隙材料可以比高k材料薄。根据本公开的另一实施例，介电层DE可以包括高k材料和高带隙材料交替堆叠的堆叠结构。例如，介电层DE可以包括ZAZA(ZrO2/Al2O3/ZrO2/Al2O3)堆叠、ZAZAZ(ZrO2/Al2O3/ZrO2/Al2O2/ZrO2)堆叠、HAHA(HfO2/Al2O3/HfO2/Al2O3)堆叠、HAHAH(HfO2/Al2O3/HfO2/Al2O3/HfO2)堆叠、HZAZH(HfO2/ZrO2/Al2O3/ZrO2/HfO2)堆叠、ZHZAZHZ(ZrO2/HfO2/ZrO2/Al2O3/ZrO2/HfO2/ZrO2)堆叠、HZHZ(HfO2/ZrO2/HfO2/ZrO2)堆叠或者AHZAZHA(Al2O3/HfO2/ZrO2/Al2O3/ZrO2/HfO2/Al2O3)堆叠。在上述堆叠结构中，氧化铝(Al2O3)可以比氧化锆(ZrO2)和氧化铪(HfO2)薄。
根据本公开的另一实施例，介电层DE可以包括高k材料和高带隙材料。介电层DE可以具有堆叠了多个高k材料与多个高带隙材料的层叠结构，或者高k材料与高带隙资料相互混合的混合结构。
根据本公开的另一实施例，介电层DE可以包括铁电材料、反铁电材料或其组合。例如，介电层DE可以包括HfZrO。
根据本公开的另一实施例，介电层DE可以包括高k材料和铁电材料的组合、高k材料和反铁电材料的组合、高k材料、或铁电材料和反铁电材料的组合。根据本公开的另一实施例，介电层DE可以包括钙钛矿介电材料。钙钛矿介电材料可以包括SrTiO3、(Ba,Sr)TiO3、BaTiO3、PbTiO3、PZT、PLZT或PbTiO3。
根据本公开的另一实施例，用于改善漏电流的界面控制层还可以形成在第一电极SN和介电层DE之间。界面控制层可以包括氧化钛(TiO2)、氧化钽(Ta2O5)、氧化铌(Nb2O5)、氮化铌(NbN)或其组合。界面控制层也可以形成在第二电极PN和介电层DE之间。
数据储存元件CAP可以包括三维电容器。数据储存元件CAP可以包括金属-绝缘体-金属(MIM)电容器。数据储存元件CAP可以用其他数据储存材料代替。例如，数据储存材料可以是晶闸管、相变材料、磁性隧道结(MTJ)或可变电阻材料。
例如，存储单元MC可以包括晶闸管，第一导线BL可以是阴极线，而数据储存元件CAP可以用阳极线代替。水平层HL可以包括在第二方向D2上堆叠的四个半导体层。晶闸管可以包括串联耦接的第一二极管和第二二极管。当向晶闸管施加相同电压的正向偏置时，晶闸管可以具有大量电流流动的高电导状态或少量电流流动或没有电流流动的低电导状态。根据本公开的实施例的存储单元MC可以根据晶闸管的高电导状态和低电导状态而分别具有“1”状态和“0”状态。
返回参考图1A和图1B，存储单元MC还可以包括第一接触节点BLC和第二接触节点SNC。第一接触节点BLC可以围绕第一导线BL的外壁。第二接触节点SNC可以设置在水平层HL和第一电极SN之间。第一接触节点BLC可以包括金属基材料或半导体材料。第二接触节点SNC可以包括金属基材料或半导体材料。例如，第一接触节点BLC和第二接触节点SNC可以包括钛、氮化钛、钨或其组合。此外，第一接触节点BLC和第二接触节点SNC可以包括掺杂的多晶硅，第一掺杂区SR和第二掺杂区DR可以包括分别从第一接触节点BLC和第二接触节点SNC扩散的杂质。
图2是示出根据本公开实施例的半导体器件100的示意性平面图。图3A是示出图2中所示的第一垂直堆叠WLS1的示意性立体图。图3B是沿图2中所示的线A-A’截取的示意性截面图。图3C是沿图2中所示的线B-B’截取的示意性截面图。图3D是沿图2中所示的线C-C’截取的示意性截面图。
参考图2、图3A、图3B、图3C和图3D，半导体器件100可以包括第一区域R1和第二区域R2。第一区域R1可以是形成存储单元MC的区域，第二区域R2可以是形成接触结构CT1至CT4的区域。第二区域R2的接触结构CT1至CT4可以分别耦接到存储单元MC的部分。半导体器件100还可以包括第三区域R3。第三区域R3就像第二区域R2一样可以是形成接触结构CT1至CT4的区域。第一区域R1可以称为存储单元阵列区域，而第二区域R2和第三区域R3可以称为连接区域。
半导体器件100可以包括存储单元MC的三维阵列。将参照图1A至图1C描述每个存储单元MC。每个存储单元MC可以包括第一导线BL、开关元件TR和数据储存元件CAP。开关元件TR可以包括水平层HL、层间介电层GD和第二导线DWL。数据储存元件CAP可以包括第一电极SN、介电层DE和第二电极PN。存储单元MC的三维阵列可以形成在第一区域R1中。
存储单元MC的三维阵列可以包括存储单元MC的列阵列和存储单元MC的行阵列。存储单元MC的列阵列可以包括在第一方向D1上堆叠的多个存储单元MC。存储单元MC的行阵列可以包括其中多个存储单元MC在第二方向D2上水平设置的第一行阵列和其中多个存储单元MC在第三方向D3上水平设置的第二行阵列。在列阵列中，沿第一方向D1堆叠的存储单元MC可以共用一条第一导线BL。在列阵列中，沿第一方向D1堆叠的存储单元MC可以共用公共板PL。行阵列的第一行阵列可以具有在第二方向D2上水平设置的两个存储单元MC以共用一条第一导线BL。行阵列的第一行阵列可以具有在第二方向D2上水平设置的两个存储单元MC以共用公共板PL。行阵列的第二行阵列可以具有在第三方向D3上水平设置的存储单元MC以共用一条第二导线DWL。共用第一导线BL的结构或共用公共板PL的结构可以称为镜像型结构。
存储单元MC的三维阵列可以称为存储单元阵列。因此，半导体器件100可以包括多个存储单元阵列。存储单元阵列可以包括列存储单元阵列和行存储单元阵列。
半导体器件100可以包括沿第三方向D3延伸的多个垂直堆叠WLS1、WLS2、WLS3和WLS4。垂直堆叠WLS1至WLS4可以设置在第一区域R1中。垂直堆叠WLS1至WLS4中的每一个可以是子存储单元阵列的一部分。子存储单元阵列中的每一个可以包括存储单元MC的列阵列和存储单元MC的行阵列。
垂直堆叠WLS1至WLS4可以指沿第一方向D1堆叠的多个第二导线DWL的堆叠。垂直堆叠WLS1至WLS2的第二导线DWL可以具有从第一区域R1延伸至第二区域R2的集成结构。垂直堆叠WLS3至WLS4的第二导线DWL可具有从第一区域R1延伸至第三区域R3的集成结构。
垂直堆叠WLS1至WLS4可以包括焊盘部分WLE1至WLE4。垂直堆叠WLS1至WLS2的焊盘部分WLE1和WLE2可以设置在第二区域R2中。垂直堆叠WLS3至WLS4的焊盘部分WLE3和WLE4可以设置在第三区域R3中。焊盘部分WLE1至WLE4可以具有包括第二导线DWL的堆叠的阶梯结构。接触结构CT1至CT4可以分别耦接至焊盘部分WLE1至WLE4。
单元间介电层IL可以设置在沿第一方向D1堆叠的存储单元MC之间。单元间介电层IL可以包括氧化硅。单元间介电层IL可以被称为水平单元间介电层。顶部介电层TIL可以设置在最上层的单元间介电层IL之上。
单元介电层ISOA和ISOB可以设置在沿第三方向D3彼此相邻设置的存储单元MC之间。单元介电层ISOA和ISOB可以被称为垂直单元间介电层。单元介电层ISOA和ISOB可以包括氧化硅、碳氧化硅(SiCO)、氮化硅或其组合。单元介电层ISOA和ISOB可以包括第一单元介电层ISOA和第二单元介电层ISOB。第一单元介电层ISOA和第二单元介电层ISOB可以在第一方向D1上垂直延伸。第一单元介电层ISOA和第二单元介电层ISOB可以具有沿第一方向D1垂直延伸的柱结构。第一单元介电层ISOA和第二单元介电层ISOB可以在第二方向D2上交替且重复设置。第一单元介电层ISOA可以在第三方向D3上设置在数据储存元件CAP之间。第二单元介电层ISOB可以在第三方向D3上设置在第一导线BL之间。第二导线DWL可以在第二方向D2上设置在第一单元介电层ISOA和第二单元介电层ISOB之间。第一单元介电层ISOA和第二单元介电层ISOB中的每一个可以包括单元隔离衬垫层和单元隔离间隙填充层的堆叠。单元隔离衬垫层可以包括氧化硅，单元隔离间隙填充层可以包括碳氧化硅。
边缘单元介电层ISOE可以设置在第一区域R1与第二区域R2之间。边缘单元介电层ISOE可以设置在第一区域R1与第三区域R3之间。边缘单元介电层ISO3可以在第二方向D2上交替设置。
存储单元MC的三维阵列可以设置在下结构LS之上。存储单元MC的三维阵列可以包括沿第一方向D1垂直堆叠的多个第二导线DWL。存储单元MC的三维阵列可以包括沿第一方向D1垂直堆叠的多个水平层HL。存储单元MC的三维阵列可以包括沿第一方向D1垂直堆叠的多个数据储存元件CAP。存储单元MC的三维阵列可以包括在第三方向D3上间隔开的多个第一导线BL。
每个第二导线DWL可以包括沟道重叠部分WLP和沟道非重叠部分NOL，如图1C所示。沟道重叠部分WLP可以具有十字形或菱形。沟道重叠部分WLP可以与沟道CH完全重叠。沿第三方向D3延伸的第二导线DWL可以包括多个沟道重叠部分WLP。由于沟道重叠部分WLP和沟道非重叠部分NOL在第三方向D3上交替重复，因此第二导线DWL可以具有凹口形侧壁。
多个第一钝化层BF1可以设置在下结构LS与第二导线DWL中的最下层的第二导线DWL之间。第二钝化层BF2可以设置在第一导线BL与下结构LS之间。第三钝化层BF3可以设置在数据储存元件CAP与下结构LS之间。第一至第三钝化层BF1、BF2和BF3可以包括介电材料。第一至第三钝化层BF1、BF2和BF3可以包括氧化硅。第一导线BL、第二导线DWL和数据储存元件CAP可以通过第一至第三钝化层BF1、BF2和BF3与下结构LS电断开。第一至第三钝化层BF1、BF2和BF3可以称为底部介电层或底部钝化层。最下层的单元间介电层LIL可以设置在第一钝化层BF1和数据储存元件CAP之间。
第一导线BL可以在下结构LS之上沿第一方向D1垂直延伸。水平层HL可以沿与第一方向D1相交的第二方向D2延伸。第二导线DWL可以沿与第一方向D1和第二方向D2相交的第三方向D3延伸。
从俯视的角度看，水平层HL可以具有十字形或菱形。根据本公开的另一实施例，水平层HL的侧表面可以具有弯曲形状或圆形。如图1B中所示，水平层HL可以包括沟道CH、沟道CH与第一导线BL之间的第一掺杂区SR、沟道CH与数据储存元件CAP之间的第二掺杂区DR。
第一覆盖层BC可以设置在第一导线BL与第二导线DWL之间。第二覆盖层CC可以设置在第二导线DWL与数据储存元件CAP的第一电极SN之间。第一覆盖层BC可以设置于上水平线G1与第一导线BL之间。此外，第一覆盖层BC可以设置于下水平线G2与第一导线BL之间。第二覆盖层CC可以设置于上水平线G1与数据储存元件CAP的第一电极SN之间。此外，第二覆盖层CC可以设置于下水平线G2与数据储存元件CAP的第一电极SN之间。一个存储单元MC可以包括一对第一覆盖层BC和一对第二覆盖层CC。
第一覆盖层BC和第二覆盖层CC可以包括介电材料。第一覆盖层BC和第二覆盖层CC可以包括氧化硅、氮化硅、碳氧化硅、气隙或其组合。第一覆盖层BC可以包括氧化硅，第二覆盖层CC可以包括氧化硅和氮化硅的堆叠。
存储单元MC还可以包括第一接触节点BLC和第二接触节点SNC。第一接触节点BLC可以围绕第一导线BL的外壁。第二接触节点SNC可以设置在水平层HL与第一电极SN之间。第一接触节点BLC可以包括金属基材料或半导体材料。第二接触节点SNC可以包括金属基材料或半导体材料。例如，第一接触节点BLC和第二接触节点SNC可以包括钛、氮化钛、钨或其组合。此外，第一接触节点BLC和第二接触节点SNC可以包括掺杂的多晶硅。第一掺杂区SR和第二掺杂区DR可以分别包括从第一接触节点BLC和第二接触节点SNC扩散的杂质。
在第三方向D3上水平设置的开关元件TR的水平层HL可以共用一条第二导线DWL。沿第三方向D3水平设置的开关元件TR的水平层HL可以耦接到不同的第一导线BL。沿第一方向D1堆叠的开关元件TR可以共用一条第一导线BL。沿第一方向D1堆叠的每个开关元件TR可以包括第二导线DWL。
第一单元介电层ISOA可以在第三方向D3上设置在数据储存元件CAP的第一电极SN之间。第一电极SN可以通过第一单元介电层ISOA彼此隔离开。数据储存元件CAP的第二电极PN可以耦接到公共板PL。
下结构LS可以包括半导体衬底、金属互连结构、绝缘结构、导电结构、键合焊盘结构、另一存储器或外围电路部分。例如，下结构LS可以包括其中外围电路部分、金属互连结构和键合焊盘结构被顺序堆叠的结构。外围电路部分可以包括用于驱动存储单元MC的三维阵列的一个或多个控制电路。外围电路部分的一个或多个控制电路可以包括N沟道晶体管、P沟道晶体管、CMOS电路或其组合。外围电路部分的一个或多个控制电路可以包括地址解码器电路、读取电路、写入电路等。外围电路部分的一个或多个控制电路可以包括平面沟道晶体管、凹陷沟道晶体管、埋栅晶体管、鳍沟道晶体管(FinFET)等。例如，外围电路部分可以包括子字线驱动器和感测放大器。第一导线BL可以耦接至感测放大器，而第二导线DWL可以耦接至子字线驱动器。
根据本公开的另一实施例，半导体器件100可以包括形成有存储单元MC的三维阵列的第一衬底、形成有外围电路部分的第二衬底以及用于将存储单元MC的三维阵列与外围电路部分键合的键合焊盘结构。
根据本公开的另一实施例，半导体器件100可以具有外围上单元(Cell-over-PERI，COP)结构或单元上外围(PERI-over-Cell，POC)结构。在COP结构中，外围电路部分可以设置在比存储单元MC的三维阵列低的水平处。在POC结构中，存储单元MC的三维阵列可以设置在比外围电路部分低的水平处。当下结构LS包括图3C中的外围电路部分时，半导体器件100可以包括COP结构。
COP结构和POC结构均可以包括键合焊盘结构。包括键合焊盘结构的COP结构可以翻转形成有存储单元MC的三维阵列的衬底，并通过利用键合焊盘结构将外围电路部分与晶片键合。包括键合焊盘结构的POC结构可以翻转形成有外围电路部分的衬底，并通过利用键合焊盘结构将存储单元MC的三维阵列与晶片键合。
根据本公开的另一实施例，存储单元MC的阵列可以包括动态随机存取存储器(DRAM)、嵌入式DRAM、NAND、铁电随机存取存储器(FeRAM)、自旋转移力矩随机存取存储器(STT-RAM)、相变随机存取存储器(PCRAM)或电阻式随机存取存储器(ReRAM)。
返回参考图2，垂直堆叠可以包括第一垂直堆叠WLS1至第四垂直堆叠WLS4，并且焊盘部分可以包括第一焊盘部分WLE1至第四焊盘部分WLE4。第一焊盘部分WLE1至第四焊盘部分WLE4可以通过多个隔离缝隙WSL彼此隔离。第一焊盘部分WLE1至第四焊盘部分WLE4可以按照第一焊盘部分WLE1、第三焊盘部分WLE3、第二焊盘部分WLE2和第四焊盘部分WLE4的顺序以之字形方式设置。
再次参考图3A，第一垂直堆叠WLS1和第一焊盘部分WLE1可以具有集成结构。第一垂直堆叠WLS1可以设置在第一区域R1中，而第一焊盘部分WLE1可以设置在第二区域R2中。第一垂直堆叠WLS1和第一焊盘部分WLE1中的每一个可以包括沿第一方向D1堆叠的第二导线DWL。第二导线DWL可以包括多个层L1、L2、L3和L4。例如，第一层L1可以指最上层的第二导线DWL，第四层L4可以指最下层的第二导线DWL。第二层L2可以低于第一层L1，第三层L3可以低于第二层L2。第四层L4可以低于第三层L3。
第四层L4、第三层L3、第二层L2和第一层L1可以沿第一方向D1顺序堆叠。
在第一垂直堆叠WLS1和第一焊盘部分WLE1中，层L1至L4的每个第二导线DWL可以包括一对上水平线G1和下水平线G2。
如上所述，第二导线DWL可以设置在第一区域R1中，并且第二导线DWL的部分可以延伸至第二区域R2。第二导线DWL的设置在第二区域R2中的部分可以形成第一焊盘部分WLE1。第一焊盘部分WLE1可以称为接触部分、边缘部分或连接部分。
在第一焊盘部分WLE1中，层L1至L4中的每一个还可以包括焊盘GP。焊盘GP可以设置在上水平线G1和下水平线G2之间。每个焊盘GP可以电连接到上水平线G1和下水平线G2。第一焊盘部分WLE1还可以包括设置在层L1至L4之间的单元间介电层IL。
第二至第四垂直堆叠WLS2、WLS3和WLS4也可以具有与第一垂直堆叠WLS1的结构相同的结构。第二至第四焊盘部分WLE2、WLE3和WLE4也可以具有与第一焊盘部分WLE1的结构相同的结构。
第一垂直堆叠WLS1至第四垂直堆叠WLS4中的每一个还可以包括水平层HL和层间介电层GD。水平层HL和层间介电层GD可以设置于上水平线G1和下水平线G2之间。第一垂直堆叠WLS1至第四垂直堆叠WLS4还可以包括位于第二导线DWL之间的单元间介电层IL。单元间介电层IL可以从第一垂直堆叠WLS1至第四垂直堆叠WLS4延伸至第一焊盘部分WLE1至第四焊盘部分WLE4。第一焊盘部分WLE1至第四焊盘部分WLE4可以不包括水平层HL和层间介电层GD。
焊盘GP在第三方向D3上的横向长度可以彼此不同。设置在第二区域R2中的焊盘GP和设置在第一区域R1中的水平层HL可以彼此间隔开。焊盘GP可以不设置在第一区域R1中。
焊盘GP、上水平线G1和下水平线G2可以包括相同的材料。焊盘GP、上水平线G1和下水平线G2可以包括金属基材料。例如，焊盘GP、上水平线G1和下水平线G2可以包括氮化钛、钨或其组合。焊盘GP、上水平线G1和下水平线G2可以包括金属基材料。
第二区域R2可以包括分别耦接到焊盘部分WLE11至WLE4的第二导线DWL的接触结构CT1至CT4。接触结构CT1至CT4可以包括接触插塞。
第二区域R2可以包括第二导线DWL和单元间介电层IL的交替堆叠，以及设置在交替堆叠中的接触结构CT1至CT4的阵列，这些接触结构CT1至CT4在水平方向(即，第三方向D3)上彼此横向间隔开并具有不同的高度。接触结构CT1至CT4的顶表面可以设置在同一水平面上，接触结构CT1至CT4的底部可以分别与第二导线DWL邻接。
如上所述，焊盘部分WLE1至WLE4的第二导线DWL可以具有阶梯结构。
图4至图22示出了根据本公开实施例的用于制造半导体器件的方法。图4至图22根据图2中所示的线A-A’示出了制造半导体器件的方法。以下，对于第一方向D1、第二方向D2和第三方向D3，可以分别参考图2中所示的第一至第三方向D1、D2和D3。
参考图4，堆叠体SB可以形成在下结构11之上。下结构11可以是适合半导体处理的材料。下结构11可以包括导电材料、介电材料和半导体材料中的一种或多种。下结构11之上可以形成多种材料。下结构11可以包括半导体衬底。下结构11可以由含硅材料形成。下结构11可以包括硅、单晶硅、多晶硅、非晶硅、硅锗、单晶硅锗、多晶硅锗、碳掺杂硅、其组合或其多层。下结构11还可以包括诸如锗的另一种半导体材料。下结构11还可以包括III-V族半导体衬底，诸如例如砷化镓(GaAs)的化合物半导体衬底。下结构11还可以包括绝缘体上硅(SOI)衬底。
堆叠体SB可以包括交替堆叠的多个子堆叠。每个子堆叠可以包括顺序堆叠的第一层12A、第二层13、第三层12B和第四层14。第一层12A和第三层12B可以由相同的材料形成，可以包括硅锗或单晶硅锗。第二层13和第四层14可以由相同的材料形成，可以包括单晶硅。第一层12A、第二层13、第三层12B和第四层14可以通过外延生长工艺形成。最下层的第一层12A可以在外延生长工艺期间充当种子层。每个第一层12A可以比每个第二层13薄，每个第四层14可以比每个第二层13厚。
根据本公开的实施例，堆叠体SB可以包括多个第四层14、第一牺牲层堆叠SB1、第二牺牲层堆叠SB2、第三牺牲层堆叠SB3、第四牺牲层堆叠SB4和第五牺牲层堆叠SB5。堆叠体SB可以包括顺序堆叠的第一堆叠SB1、第四层14、第二堆叠SB2、第四层14、第三堆叠SB3、第四层14、第四堆叠SB4、第四层14以及第五堆叠SB5。第二层13可以设置在堆叠体SB的最上层。第一堆叠SB1至第五堆叠SB5中的每一个可以是第一层12A、第二层13和第三层12B的三层堆叠。例如，当第一层12A和第三层12B包括硅锗层并且第二层13包括单晶硅层时，第一堆叠SB1至第五堆叠可以包括第一硅锗、单晶硅以及第二硅锗的堆叠(SiGe/Si/SiGe)。第五堆叠SB5还可以包括位于第一层12A、第二层13和第三层12B的三层堆叠之上的第二层13。
第二层13可以包括第一单晶硅层，第四层14可以包括第二单晶硅层。第二单晶硅层可以比第一单晶硅层厚。因此，堆叠体SB可以具有设置在第二单晶硅层下方的第一堆叠SB1和设置在第二单晶硅层之上的第二堆叠SB2。第一堆叠SB1和第二堆叠SB2中的每一个可以包括第一硅锗层、第一单晶硅层和第二硅锗层的堆叠。第二单晶硅层可以比第一单晶硅层厚。
第一层12A、第二层13和第三层12B可以称为“牺牲层”，第四层14可以称为凹陷目标层。堆叠体SB可以称为垂直堆叠。堆叠体SB可以通过使多个牺牲层和凹陷目标层交替来形成。牺牲层可以包括第一堆叠SB1至第五堆叠。第一堆叠SB1至第五堆叠中的每一个可以包括第一层12A、第二层13和第三层12B的三层堆叠。凹陷目标层可以包括第四层14。每个牺牲层可以包括第一硅锗层、第一单晶硅层和第二硅锗层的三层堆叠。每个凹陷目标层可以包括单层的第二单晶硅层。每个第二单晶硅层可以比每个第一单晶硅层厚。
返回参考上述图2至图3D，当存储单元被堆叠时，第一牺牲层堆叠SB1、第四层14、第二牺牲层堆叠SB2、第四层14、第三牺牲层堆叠SB3、第四层14、第四牺牲层堆叠SB4、第四层14和第五牺牲层堆叠SB5可以被交替堆叠多次。
根据本公开的另一实施例，第四层14可以包括非晶硅或多晶硅。
参考图5，堆叠体SB的部分可以被刻蚀。结果，可以在堆叠体SB中形成多个垂直开口15和16。垂直开口可以包括第一垂直开口15和第二垂直开口16。从俯视的角度来看，第一垂直开口15和第二垂直开口16可以是孔状垂直开口。根据本公开的另一实施例，第一垂直开口15和第二垂直开口16可以是线状垂直开口。从俯视的角度来看，第一垂直开口15和第二垂直开口16的截面可以是正方形、圆形或椭圆形。
如上所述，硬掩模层图案HM1可以被形成以形成垂直开口15和16。硬掩模层图案HM1可以通过双重图案化工艺形成。硬掩模层图案HM1可以包括氮化硅。硬掩模层图案HM1可以通过使用掩模层的刻蚀工艺来形成。硬掩模层图案HM1可以具有在其中限定的多个孔状开口。
参考图6，硬掩模层图案HM1的一部分HT可以被修整。
第一层12A和第三层12B可以通过第一垂直开口15和第二垂直开口15被选择性地去除。第一层12A和第三层12B可以基于第二层13和第四层14的刻蚀选择性与第一层12A和第三层12B的刻蚀选择性之间的差异来选择性地去除。第一层12A和第三层12B可以通过湿刻蚀工艺或干刻蚀工艺被去除。例如，当第一层12A和第三层12B包括硅锗层，并且第二层13和第四层14包括单晶硅层时，硅锗层可以通过使用对于单晶硅层具有选择性的刻蚀剂或刻蚀气体来刻蚀。
第二层13和第四层14可以被凹陷。第二层13和第四层14可以通过湿刻蚀工艺或干刻蚀工艺而凹陷。根据本公开的实施例，在第二层13被去除的时候，第四层14可以被部分刻蚀。结果，第二层13可以被去除，并且第四层14可以变薄(如附图标记“14A”所示)。用于形成薄的第四层14(其是初步水平层14A)的凹陷工艺可以被称为第四层14的减薄工艺或修整工艺。初步水平层14A可以通过使第四层14的上表面、下表面和侧表面凹陷而形成。初步水平层14A可以被称为薄体有源层。初步水平层14A可以包括单晶硅层。用于形成初步水平层14A的凹陷工艺可以使用例如Hot SC-1(HSC1)。HSC1可以包括其中氢氧化铵(NH4OH)、过氧化氢(H2O2)和水(H2O)以大约1:4:20的比例被混合的溶液。第二层13和第四层14可以通过使用HSC1来选择性地刻蚀。
初步水平层14A可以通过如上所述针对第四层14执行的凹陷工艺而形成。水平凹陷17可以形成在初步水平层14A之间。初步水平层14A的上表面和下表面中的每一个可以包括平坦表面。
从俯视的角度来看，初步水平层14A可以具有十字形。初步水平层14A的侧表面可以具有弯曲形状或圆形。
在初步水平层14A形成之后，图5的第一垂直开口15和第二垂直开口16可以被扩大。初步水平层14A可以在第二方向D2上通过第一垂直开口15和第二垂直开口16彼此间隔开。初步水平层14A可以具有多个十字形在第三方向D3上被合并的形状。
在初步水平层14A形成的时候，下结构11的表面可以凹陷至预定深度(参见附图标记“11A”)。因此，第一垂直开口15和第二垂直开口16的底部深度可以增加。
第一垂直开口15和第二垂直开口16可以在第二方向D2上交替地设置于初步水平层14A之间。
参考图7，可以形成覆盖初步水平层14A的第一介电层18。第一介电层18可以包括氮化硅。第一介电层18可以完全覆盖初步水平层14A的上表面、下表面和侧表面。
在第一介电层18形成的时候，可以在下结构11的表面上形成虚设介电层18D。第一介电层18的一部分可以完全覆盖硬掩模层图案HM1的上表面、下表面和侧表面。
可以在第一介电层18之上形成第二介电层19。第二介电层19可以填充在垂直相邻的第一介电层18之间。第二介电层19可以包括氧化硅。第二介电层19的部分可以共形地形成在第一垂直开口15和第二垂直开口16的表面上。水平凹陷(图6的17)可以填充有第一介电层18和第二介电层19。
牺牲柱20可以形成在设置于第一垂直开口15和第二垂直开口16中的第二介电层19之上。牺牲柱20可以包括非晶碳作为牺牲材料。根据本公开的另一实施例，还可以在牺牲柱20之上形成柱覆盖层。柱覆盖层可以包括金属基材料。柱覆盖层可以包括氮化钛。形成牺牲柱20的工艺可以包括沉积牺牲材料和平坦化牺牲材料。用于形成牺牲柱20的平坦化工艺可以被执行直到最上层的第一介电层18被暴露。随后，最上层的第二介电层19还可以被平坦化，直至最上层的第一介电层18暴露。牺牲柱20可以不形成在垂直堆叠的第一介电层18之间。
第二介电层19与牺牲柱20可以形成分别填充第一垂直开口15和第二垂直开口16的第一牺牲柱结构SV1及第二牺牲柱结构SV2。第一牺牲柱结构SV1可以填充第一垂直开口15，第二牺牲柱结构SV2可以填充第二垂直开口16。根据本公开的另一实施例，第一牺牲柱结构SV1及第二牺牲柱结构SV2可以包括介电材料、含碳材料、金属基材料或其组合。根据本公开的另一实施例，第一牺牲柱结构SV1和第二牺牲柱结构SV2可以包括氧化硅、氮化硅、氮化钛、非晶碳或其组合。从俯视的角度来看，第一牺牲柱结构SV1和第二牺牲柱结构SV2可以是孔状牺牲柱。根据本公开的另一实施例，第一介电层18的部分可以共形地形成在第一垂直开口15和第二垂直开口16的表面上。因此，第一牺牲柱结构SV1和第二牺牲柱结构SV2还可以包括第一介电层18的部分。
如上所述，随着初步水平层14A、第一介电层18和第二介电层19的形成，可以形成单元模结构MD。单元模结构MD可以包括多个单元模。每个单元模可以包括多个模层。模层可以指初步水平层14A、第一介电层18和第二介电层19。每个单元模可以包括氧化物-氮化物-硅-氮化物(ONSN)堆叠。此处，ONSN堆叠可以指其中氧化硅、第一氮化硅、单晶硅层和第二氮化硅被顺序堆叠的结构。氧化硅可以对应于第二介电层19。第一氮化硅和第二氮化硅可以对应于第一介电层18。单晶硅层可以对应于初步水平层14A。包括多个单元模的单元模结构MD可以被称为垂直堆叠。从另一个角度来看，单元模结构可以包括氧化物-氮化物-硅-氮化物-氧化物(ONSNO)堆叠。这里，ONSNO堆叠可以指其中第一氧化硅、第一氮化硅、单晶硅层、第二氮化硅和第二氧化硅被顺序堆叠的结构。
如上所述，堆叠体SB的子堆叠可以通过图4至图7中所示的一系列工艺而用单元模来替代。图4的堆叠体SB的第一层12A、第二层13和第三层12B可以用图7的单元模结构MD的第一介电层18和第二介电层19来替代。堆叠体SB的第四层14可以通过凹陷工艺变成单元模结构MD的初步水平层14A。第一介电层18可以称为修整目标层。
参考图8，硬掩模层图案HM1和最上层的第一介电层18可以被去除以形成硬掩模层级开口HM’。
在一些实施例中，在形成硬掩模层级开口HM’之前，可以形成如图2所示的单元介电层ISOA和ISOB。此外，在形成单元介电层ISOA和ISOB之前，可以执行初步水平层14A的修整工艺。作为修整工艺的结果，初步水平层14A可以具有其中多个十字形在第三方向D3上被单独分离的形状。
例如，在形成单元模结构MD的工艺被执行之后，可以顺序执行形成单元介电开口、通过单元介电开口修整初步水平层14A以及形成单元介电层以填充单元介电开口。此外，在形成单元模结构MD的工艺被执行之前，可以执行在堆叠体中形成牺牲介电开口以及形成牺牲介电层以填充牺牲介电开口。牺牲介电层可以被去除以形成单元介电开口。
参考图9，顶部介电层HM可以填充硬掩模层级开口HM’。顶部介电层HM可以包括氧化硅。
参考图10，图9的第二牺牲柱结构SV2可以被去除以形成牺牲垂直开口21。第二牺牲柱结构SV2的牺牲柱20和第二介电层19可以被选择性地刻蚀以形成牺牲垂直开口21。
第二介电层19可以通过牺牲垂直开口21而水平凹陷。结果，第一介电层18和虚设介电层18D可以通过牺牲垂直开口21暴露。
第一介电层18和虚设介电层18D可以选择性地水平凹陷。结果，可以形成介电层级凹陷22，并且初步水平层14A的部分可以通过介电层级凹陷22暴露。
第一介电层18的凹陷量可以大于第二介电层19的凹陷量。
参考图11，可以形成垂直牺牲结构23以填充图10的介电层级凹陷22和牺牲垂直开口21。垂直牺牲结构23可以包括介电材料。垂直牺牲结构23可以包括氧化硅、氮化硅、氮化钛、非晶碳或其组合。每个垂直牺牲结构23可以包括填充介电层级凹陷22的扩展部分23A。
参考图12，图11的第一牺牲柱结构SV1的牺牲柱20可以被去除，以形成垂直级路径24。
垂直级路径24下方的虚设介电层18D可以被去除，以形成下层间隙25。在去除虚设介电层18D之前，可以切割最下层的第二介电层19的底面。
参考图13，可以切割第二介电层19，以形成第一孔状垂直开口26。
可以形成填充下层间隙25的第一钝化层BF1。第一钝化层BF1可以包括氧化硅。形成第一钝化层BF1的工艺可以包括沉积氧化硅以填充下层间隙25并刻蚀氧化硅。
第二钝化层BF2可以形成在第一孔状垂直开口26的下部区域中。例如，下结构11的表面可以被氧化以形成第二钝化层BF2。
参考图14，图13的第一介电层18可以被去除，以形成从第一孔状垂直开口26延伸的水平级凹陷27。初步水平层14A的部分可以通过水平级凹陷27暴露。一对水平级凹陷27可以部分暴露一个初步水平层14A。水平级凹陷27可以设置在第二介电层19和初步水平层14A之间。两个水平级凹陷27可以彼此面对，一个初步水平层14A介于两者之间。
参考图15，层间介电层28可以形成在初步水平层14A的暴露部分之上。层间介电层28可以称为栅极介电层。层间介电层28可以对应于图1A至图1C所示的层间介电层GD。层间介电层28可以通过氧化初步水平层14A的表面来形成。根据本公开的另一实施例，层间介电层28可以通过沉积氧化硅的工艺形成。
层间介电层28可以包括氧化硅、氮化硅、金属氧化物、金属氮氧化物、金属硅酸盐、高k材料、铁电材料、反铁电材料或其组合。层间介电层28可以包括SiO2、Si3N4、HfO2、Al2O3、ZrO2、AlON、HfON、HfSiO、HfSiON或其组合。
参考图16，水平导线29可以形成在层间介电层28之上以填充图15的水平级凹陷27。形成水平导线29的工艺可以包括在层间介电层28之上沉积导电材料以填充水平级凹陷27，以及对导电材料执行回蚀工艺。水平导线29可以包括一对彼此面对的第一水平导线29A和第二水平导线29B，初步水平层14A介于它们之间。第一水平导线29A和第二水平导线29B可以包括金属基材料、半导体材料或其组合。第一水平导线29A和第二水平导线29B可以包括氮化钛、钨、多晶硅或其组合。例如，第一水平导线29A和第二水平导线29B可以包括其中氮化钛和钨被顺序堆叠的氮化钛和钨(TiN/W)堆叠。第一水平导线29A和第二水平导线29B可以包括N型功函数材料或P型功函数材料。N型功函数材料可以具有约4.5eV或更低的低功函数。P型功函数材料可以具有约4.5eV或更大的高功函数。
水平导线29可以对应于如图1A至图1C中所示的第二导线DWL。第一水平导线29A及第二水平导线29B可以对应于图1A至图1C的上水平线G1及下水平线G2。如图1A至图1C所示，第一水平导线29A和第二水平导线29B中的每一个可以具有十字形并且可以包括沟道重叠部分WLP和沟道非重叠部分NOL。
参考图17，第一覆盖层30可以形成在水平导线29的一个侧表面上。第一覆盖层30可以包括氧化硅、氮化硅、碳氧化硅、嵌入式气隙或其组合。可以执行覆盖材料的沉积和覆盖材料的回蚀工艺以形成第一覆盖层30。在第一覆盖层30形成的时候或在第一覆盖层30被形成之后，层间介电层28的一部分可以被去除以暴露每个初步水平层14A的第一边缘部分。
垂直导线33可以被形成为与每个初步水平层14A的第一边缘部分耦接。垂直导线33可以填充图16的第一孔状垂直开口26。垂直导线33可以共同耦接到在第一方向D1上设置的初步水平层14A。垂直导线33可以包括氮化钛、钨或其组合。垂直导线33还可以称为位线或垂直位线。
在垂直导线33形成之前，可以形成第一掺杂区32和第一接触节点31。第一掺杂区32可以形成于初步水平层14A的第一边缘部分中。形成第一掺杂区32的工艺可以包括沉积掺杂有N型杂质的多晶硅、对掺杂的多晶硅执行热处理以及去除热处理后的掺杂的多晶硅。第一掺杂区32可以包括从掺杂的多晶硅扩散的杂质。根据本公开的另一实施例，第一掺杂区32可以通过杂质掺杂工艺形成。
第一接触节点31可以包括掺杂的多晶硅。第一掺杂区32可以包括从第一接触节点31扩散的杂质。在垂直导线33与第一接触节点31之间还可以形成金属硅化物层。
垂直导线33可以对应于如图1A至图1C所示的第一导线BL。第一接触节点31可以对应于如图1A至图1C所示的第一接触节点BLC，第一掺杂区32可以对应于如图1A至图1C所示的第一掺杂区SR。
参考图18，图17的垂直牺牲结构23的一部分可以被去除以形成第二孔状垂直开口34’。初步水平层14A的一个侧表面(即第二边缘部分)可以通过第二孔状垂直开口34’暴露。
通过去除垂直牺牲结构23的一部分，可以在第一钝化层BF1的侧表面上形成最下层的介电层23L。根据本公开的另一实施例，可以不保留最下层的介电层23L。
第三钝化层BF3可以形成在下结构11的表面上。第三钝化层BF3可以包括氧化硅。第三钝化层BF3可以例如通过氧化工艺形成。
初步水平层14A的第二边缘部分可以在第二方向D2上水平凹陷，从而可以形成水平层HL。
可以通过选择性地凹陷垂直牺牲结构23的扩展部分(参见图12的‘23A’)来形成第二覆盖层34。第二覆盖层34可以包括氧化硅、氮化硅或其组合。
在形成第二覆盖层34之后，可以形成从第二孔状垂直开口34’水平延伸的储存开口35。储存开口35可以称为电容器开口。
水平层HL可以包括第一边缘和第二边缘。第一边缘可以指耦接到第一接触节点31和垂直导线33的部分。第二边缘可以指由储存开口35暴露的部分。
储存开口35可以设置在垂直相邻的第二介电层19之间。第二覆盖层34可以分别设置在水平层HL的下部和上部。
如上所述，形成水平层HL和储存开口35的工艺可以包括形成第二孔状垂直开口34’、凹陷初步水平层14A以及形成第二覆盖层34。
参考图19，第二掺杂区37可以分别形成在水平层HL的第二边缘中。形成第二掺杂区37的工艺可以包括沉积掺杂有N型杂质的多晶硅、对掺杂的多晶硅执行热处理以及去除热处理后的掺杂的多晶硅。第二掺杂区37可以包括从掺杂的多晶硅扩散的杂质。根据本公开的另一实施例，掺杂的多晶硅可以在执行热处理之后保留。
第二接触节点36可以形成在水平层HL的第二边缘之上。第二接触节点36可以包括掺杂的多晶硅。第二掺杂区37可以包括从第二接触节点36扩散的杂质。
每个水平层HL可以包括在第二方向D2上水平设置的第一掺杂区32、第二掺杂区37和沟道38。每个沟道38可以被限定在每个第一掺杂区32和每个第二掺杂区37之间。沟道38可以与水平导线29垂直重叠。如图1A至图1C所示，水平层HL可以具有十字形，沟道38也可以具有十字形。
参考图20，数据储存元件的第一电极39可以形成在第二接触节点36之上。第一电极39可以具有水平定向的筒形。第一电极39可以分别设置在储存开口35中。在第二方向D2上彼此相邻设置的第一电极39可以通过第二孔状垂直开口34’彼此间隔开。
参考图21，第二介电层19可以水平凹陷(参见附图标记‘40’)。结果，第一电极39的外壁可以被暴露。凹陷的第二介电层19可以对应于如图3B所示的单元间介电层IL。
参考图22，介电层41和第二电极42可以顺序形成在第一电极39之上。第一电极39、介电层41和第二电极42可以形成数据储存元件CAP。
第一电极39可以包括内部空间和多个外表面。第一电极39的内部空间可以包括多个内表面。第一电极39的外表面可以包括垂直外表面和多个水平外表面。第一电极39的内部空间可以是三维空间。介电层41可以共形地覆盖第一电极39的内表面和外表面。第二电极42可以在介电层41之上设置在第一电极39的内部空间中。第一电极39的一些外表面可以耦接到水平层HL。
第一电极39可以具有筒形。第一电极39的筒形可以包括筒形内表面和筒形外表面。介电层41和第二电极42可以设置在第一电极39的筒形内表面上。
第一电极39和第二电极42可以包括金属、贵金属、金属氮化物、导电金属氧化物、导电贵金属氧化物、金属碳化物、金属硅化物或其组合。例如，第一电极39和第二电极42可以包括钛(Ti)、氮化钛(TiN)、氮化硅钛(TiSiN)、钽(Ta)、氮化钽(TaN)、钨(W)、氮化钨(WN)、钌(Ru)、氧化钌(RuO2)、铱(Ir)、氧化铱(IrO2)、铂(Pt)、钼(Mo)、氧化钼(MoO)、氮化钛/钨(TiN/W)堆叠、氮化钨/钨(WN/W)堆叠或其组合。第二电极42还可以包括金属基材料和硅基材料的组合。例如，第二电极42可以是氮化钛/硅锗/氮化钨(TiN/SiGe/WN)的堆叠。在氮化钛/硅锗/氮化钨(TiN/SiGe/WN)堆叠中，硅锗可以是填充第一电极39的内部空间的间隙填充材料，氮化钛(TiN)可以作为数据储存元件CAP的第二电极42，氮化钨可以是低电阻材料。
介电层41可以称为电容器介电层或存储层。介电层41可以包括氧化硅、氮化硅、高k材料、铁电材料、反铁电材料或其组合。介电层41可包括高介电材料，例如氧化铪(HfO2)、氧化锆(ZrO2)、氧化铝(Al2O3)、氧化镧(La2O3)、氧化钛(TiO2)、氧化钽(Ta2O5)、氧化铌(Nb2O5)或氧化锶钛(SrTiO3)。介电层41可以包括ZA(ZrO2/Al2O3)堆叠、ZAZ(ZrO2/Al2O3/ZrO2)堆叠、ZAZA(ZrO2/Al2O3/ZrO2/Al2O3)堆叠、ZAZAZ(ZrO2/Al2O3/ZrO2/Al2O3/ZrO2)堆叠、HA(HfO2/Al2O3)堆叠、HAH(HfO2/Al2O3/HfO2)堆叠、HAHA(HfO2/Al2O3/HfO2/Al2O3)堆叠、HAHAH(HfO2/Al2O3/HfO2/Al2O3/HfO2)堆叠、HZAZH(HfO2/ZrO2/Al2O3/ZrO2/HfO2)堆叠、ZHZAZHZ(ZrO2/HfO2/ZrO2/Al2O3/ZrO2/HfO2/ZrO2)堆叠、HZHZ(HfO2/ZrO2/HfO2/ZrO2)堆叠、或AHZAZHA(Al2O3/HfO2/ZrO2/Al2O3/ZrO2/HfO2/Al2O3)堆叠。
根据本公开的另一实施例，用于改善漏电流的界面控制层还可以形成在第一电极39与介电层41之间。界面控制层可以包括氧化钛(TiO2)、氧化钽(Ta2O5)、氧化铌(Nb2O5)、氮化铌(NbN)或其组合。界面控制层还可以形成在第二电极42与介电层41之间。
图23至图31示出了根据本公开实施例的用于形成焊盘部分的方法。图23至图31根据图2的线B-B’示出了形成焊盘部分的方法。
返回参考图4至图17，在形成水平导线29和垂直导线33之后，可以在水平导线29的一侧的边缘部分形成焊盘部分。
参考图23，水平导线29可以包括一对第一水平导线29A和第二水平导线29B。可以在第一方向D1上堆叠多个水平导线29。可以在第一区域R1和第二区域R2中分别形成初步水平层14A和层间介电层28。可以在水平导线29之间、顶部介电层HM与最上方的水平导线29之间以及最下方的水平导线29与第一钝化层BF1之间形成第二介电层19。
参考图24，可以通过刻蚀顶部介电层HM、水平导线29和第二介电层19而在第二区域R2中形成焊盘隔离缝隙WSM’。
参考图25，可以通过第二区域R2中的焊盘隔离缝隙WSM’去除图24的层间介电层28和初步水平层14A。结果，可以在第一水平导线29A和第二水平导线29B之间形成焊盘状凹陷GP’。
参考图26，可以形成焊盘材料GP”以填充图25的焊盘状凹陷GP’。焊盘材料GP”、第一水平导线29A和第二水平导线29B可以包括相同的材料。焊盘材料GP”、第一水平导线29A和第二水平导线29B可以包括金属基材料。例如，焊盘材料GP”、第一水平导线29A和第二水平导线29B可以包括氮化钛、钨或其组合。它们可以包括金属基材料。
参考图27，隔离缝隙WSL可以被形成以填充图26的焊盘隔离缝隙WSM’。
上述第二区域R2中的水平导线29可以包括多个层L1、L2、L3和L4。例如，第一层L1可以指最上层的水平导线29，第四层L4可以指最下层的水平导线29。第二层L2可以是低于第一层L1的层，第三层L3可以是低于第二层L2的层。第四层L4可以是低于第三层L3的层。
第四层L4、第三层L3、第二层L2和第一层L1可以沿第一方向D1顺序堆叠。
层L1至L4的每条水平导线29可以包括一对第一水平导线29A和第二水平导线29B。水平导线29可以设置在第一区域R1中，并且水平导线29的部分可以延伸至第二区域R2。水平导线29设置在第二区域R2的部分可以简称为边缘部分或焊盘部分。
水平导线29的焊盘部分可以包括多个层L1、L2、L3和L4。在焊盘部分中，层L1至L4的水平导线29中的每一个可以包括一对第一水平导线29A和第二水平导线29B。焊盘部分中的层L1至L4还可以包括焊盘材料GP”。焊盘材料GP”可以设置在第一水平导线29A和第二水平导线29B之间。焊盘材料GP”可以电连接到第一水平导线29A和第二水平导线29B。
焊盘材料GP”在第三方向D3上的水平长度可以相同。焊盘材料GP”和初步水平层14A可以彼此间隔开。焊盘材料GP”可以不设置在第一区域R1中。
水平导线29的焊盘部分可以包括多个层L1、L2、L3和L4，并且焊盘部分可以称为模堆叠。
随后，参考图28至图31，可以在第二区域R2中形成多个接触结构CT1至CT4。
参考图28，第二区域R2中的焊盘部分的一部分可以被刻蚀以形成阶梯结构ST。可以通过顺序刻蚀层L1至L4的水平导线29和焊盘材料GP”而在第二区域R2中形成阶梯结构ST。例如，阶梯结构ST可以通过重复执行多次掩蔽工艺和刻蚀工艺来形成。
在形成阶梯结构ST之后，可以形成多个焊盘GP。层L1至L4的焊盘GP可以具有不同的水平长度。焊盘GP的水平长度可以在第一方向D1上逐渐增大。
如上所述，根据本公开的实施例，在第二区域R2中形成水平导线29和焊盘材料GP”之后，可以执行用于形成阶梯结构ST的焊盘刻蚀工艺。
参考图29，可以在阶梯结构ST之上共形地形成焊盘钝化层PSL。焊盘钝化层PSL可以包括氮化硅。
可以在焊盘钝化层PSL之上形成层间介电层ILD。层间介电层ILD可以包括氧化硅。
参考图30，可以形成多个接触孔H1至H4以暴露第二区域R2中的层L1至L4的水平导线29。
接触孔H1至H4可以暴露每个层L1至L4的水平导线29的上表面(即第一水平导线29A的上表面)。
参考图31，可以分别在接触孔H1至H4中形成接触插塞CT1至CT4。接触插塞CT1至CT4可以包括金属基材料。接触插塞CT1至CT4可以具有这样的结构：接触插塞CT1至CT4的垂直高度在水平导线29被堆叠的方向(即，第一方向D1)上逐渐减小。
如上所述，第二区域R2可以包括分别耦接到焊盘部分的水平导线29的接触结构CP。接触结构CP可以包括接触插塞CT1至CT4。
第一接触插塞CT1可以电连接到第一层L1的水平导线29。第一接触插塞CT1可以电连接到第一层L1的第一水平导线29A。第二接触插塞CT2可以电连接到第二层L2的水平导线29。第二接触插塞CT2可以电连接到第二层L2的第一水平导线29A。第三接触插塞CT3可以电连接到第三层L3的水平导线29。第三接触插塞CT3可以电连接到第三层L3的第一水平导线29A。第四接触插塞CT4可以电连接到第四层L4的水平导线29。第四接触插塞CT4可以电连接到第四层L4的第一水平导线29A。
第四接触插塞CT4的垂直高度可以大于第三接触插塞CT3的垂直高度。第三接触插塞CT3的垂直高度可以大于第二接触插塞CT2的垂直高度。第二接触插塞CT2的垂直高度可以大于第一接触插塞CT1的垂直高度。这里，垂直高度可以指第一方向D1上的高度。
如上所述，水平导线29的焊盘部分可以具有阶梯结构。
根据本公开的实施例，水平导线的焊盘部分可以形成为阶梯结构。然而，由于焊盘刻蚀工艺是在焊盘材料形成之后执行的，因此可以改善焊盘部分的接触裕度。
此外，由于根据本公开的实施例在焊盘刻蚀工艺期间金属基材料和氧化硅被刻蚀，因此可以容易地执行焊盘刻蚀工艺。
图32至图34是示出根据本公开的另一实施例的用于制造半导体器件的方法的截面图。
参考图32，堆叠体SB10可以形成在下结构11之上。堆叠体SB10可以包括第一半导体层和第二半导体层的交替堆叠。例如，交替堆叠可以包括通过外延生长工艺交替堆叠的多个硅锗层12和多个单晶硅层14’。硅锗层12可以是牺牲层，单晶硅层14’可以是凹陷目标层。硅锗层12可以对应于图4的第一层12A或第三层12B，而单晶硅层14’可以对应于图4的第四层14。与图4的堆叠体SB不同，堆叠体SB10可以由硅锗层12和单晶硅层14’的交替堆叠形成。
参考图33，硬掩模层图案HM1可以形成在堆叠体SB10之上。
堆叠体SB10可以通过使用硬掩模层图案HM1作为刻蚀阻挡来刻蚀。结果，多个第一垂直开口15和第二垂直开口16可以形成在堆叠体SB10中。
参考图34，可以形成初步水平层14A’和水平凹陷17。初步水平层14A’和水平凹陷17可以通过图32的硅锗层12和单晶硅层14’的凹陷工艺来形成。在去除硅锗层12之后，可以执行使单晶硅层14’凹陷的工艺。初步水平层14A’可以对应于图6的初步水平层14A。
硅锗层12可以通过湿刻蚀工艺或干刻蚀工艺来凹陷。硅锗层12可以通过使用相对于单晶硅层14’具有选择性的刻蚀剂或刻蚀气体来刻蚀。
用于形成初步水平层14A’的单晶硅层14’的凹陷工艺可以使用例如Hot SC-1(HSC1)。HSC1可以包括其中以大约1:4:20的比例混合氢氧化铵(NH4OH)、过氧化氢(H2O2)和水(H2O)的溶液。单晶硅层14’可以通过使用HSC1来选择性地刻蚀。
在初步水平层14A’形成的时候，下结构11的表面可以被凹陷至预定深度(参见附图标记‘11A’)。结果，可以增大第一垂直开口15和第二垂直开口16的深度。
随后，可以执行图8至图22中所示的一系列工艺。
图35至图37是示出根据本公开的其他实施例的存储单元阵列的立体图。存储单元阵列MCA100、MCA200和MCA300可以类似于图2至图3D的存储单元阵列。下文中，关于对也出现在图2至图3D中的组成元件的详细描述，可以参考本公开的上述实施例。
存储单元阵列MCA100、MCA200和MCA300中的每一个可以包括第一区域R1和第二区域R2，如图2至图3D所示。第一区域R1可以是设置存储单元的区域，而第二区域R2可以是设置焊盘部分的区域。
图35至图37示出了在第一区域中形成的存储单元的三维阵列。
参考图35，存储单元阵列MCA100可以包括多个存储单元MC10。
存储单元阵列MCA100可以包括存储单元MC10的三维阵列。存储单元MC10的三维阵列可以包括存储单元MC10的列阵列和存储单元MC10的行阵列。存储单元MC10的列阵列可以包括在第一方向D1上堆叠的多个存储单元MC10。存储单元MC10的行阵列可以包括在第二方向D2和第三方向D3上水平设置的多个存储单元MC10。
每个存储单元MC10可以包括第一导线BL、开关元件TR和数据储存元件CAP。关于对第一导线BL和数据储存元件CAP的详细描述，可以参考本公开的上述实施例。
开关元件TR可以包括水平层HL和第二导线DWL。水平层HL可以沿第二方向D2延伸。第二导线DWL可以沿第三方向D3延伸。
第二导线DWL可以具有双重结构。例如，第二导线DWL可以包括彼此面对的上水平线G1和下水平线G2，水平层HL介于它们之间。如图1B和图3B所示，层间介电层GD可以形成在水平层HL的上表面和下表面上。
上水平线G1和下水平线G2中的每一个可以包括沿第三方向D3延伸的一对平坦侧壁FS。平坦侧壁FS可以指垂直侧壁。平坦侧壁FS可以具有沿第三方向D3延伸的线性形状。
参考图36，存储单元阵列MCA200可以包括多个存储单元MC20。
存储单元阵列MCA200可以包括存储单元MC20的三维阵列。存储单元MC20的三维阵列可以包括存储单元MC20的列阵列和存储单元MC20的行阵列。存储单元MC20的列阵列可以包括沿第一方向D1堆叠的多个存储单元MC20。存储单元MC20的行阵列可以包括沿第二方向D2和第三方向D3水平设置的多个存储单元MC20。
每个存储单元MC20可以包括第一导线BL、开关元件TR和数据储存元件CAP。关于对第一导线BL和数据储存元件CAP的详细描述，可以参考本公开的上述实施例。
开关元件TR可以包括水平层HL和第二导线SWL。水平层HL可以沿第二方向D2延伸。第二导线SWL可以沿第三方向D3延伸。
第二导线SWL可以具有单结构。例如，第二导线SWL可以设置在水平层HL之上。如图1B和图3B所示，层间介电层GD可以形成在水平层HL的上表面与第二导线SWL之间。根据本公开的另一实施例，第二导线SWL可以设置在水平层HL下方。
第二导线SWL可以包括沿第三方向D3延伸的一对平坦侧壁FS。平坦侧壁FS可以指垂直侧壁。
根据本公开的另一实施例，第二导线SWL可以包括沟道重叠部分WLP和沟道非重叠部分NOL，如图1C所示。
参考图37，存储单元阵列MCA300可以包括多个存储单元MC30。
存储单元阵列MCA300可以包括存储单元MC30的三维阵列。存储单元MC30的三维阵列可以包括存储单元MC30的列阵列和存储单元MC30的行阵列。存储单元MC30的列阵列可以包括在第一方向D1上堆叠的多个存储单元MC30。存储单元MC30的行阵列可以包括在第二方向D2和第三方向D3上水平设置的多个存储单元MC30。
每个存储单元MC30可以包括第一导线BL、开关元件TR和数据储存元件CAP。关于对第一导线BL和数据储存元件CAP的详细描述，可以参考本公开的上述实施例。
开关元件TR可以包括水平层HL和第二导线GAA-WL。水平层HL可以沿第二方向D2延伸。第二导线GAA-WL可以沿第三方向D3延伸。
第二导线GAA-WL可以具有全环绕栅极结构。例如，第二导线GAA-WL可以在围绕水平层HL的同时沿第三方向D3延伸。层间介电层GD可以形成在水平层HL和第二导线GAA-WL之间。层间介电层GD可以围绕各个水平层HL。
第二导线GAA-WL可以包括在第三方向D3上延伸的一对平坦侧壁FS。平坦侧壁FS可以指垂直侧壁。
根据本公开的另一实施例，每个存储单元可以包括在第三方向D3上水平延伸的第一导线BL、在第一方向D1上垂直延伸的第二导线DWL、以及在第二方向D2上水平延伸的水平层HL。第二导线DWL可以具有双重结构并且可以被单结构或全环绕栅极结构替代。
根据本公开的另一实施例，半导体器件可以包括：多个第一导电层29，其在第一方向D1上垂直堆叠在第一区域R1的下结构11之上；以及多个接触结构CP，其包括在第一方向D1上堆叠在第二区域R2的下结构11之上且具有相同水平长度的多个第二导电层L1至L4，并且分别耦接到第二区域R2和第二导电层L1至L4。第二导电层L1至L4中的每一个可以包括第一水平导线29A、第二水平导线29B以及位于第一水平导线29A和第二水平导线29B之间的焊盘GP。第一水平导线29A、第二水平导线29B以及焊盘GP在第三方向D3上的水平长度可以彼此不同。第一导电层29还可以包括第一水平导线29A、第二水平导线29B以及位于第一水平导线29A和第二水平导线29B之间的水平层HL。第一导电层29可以对应于图31的水平导线29，第二导电层L1至L4可以对应于图31的层L1至L4。
根据本公开的实施例，通过将焊盘部分形成为阶梯结构，并在形成焊盘材料后执行焊盘刻蚀工艺，可以改善水平导线的焊盘部分的接触裕度。
此外，根据本公开的实施例，由于金属基材料和氧化硅被刻蚀，因此在焊盘刻蚀工艺期间焊盘很容易被刻蚀。
虽然已经针对具体实施例描述了本公开的实施例，但是对于本领域技术人员来说显而易见的是，在不偏离如所附权利要求中所定义的本公开的精神和范围的情况下，可以进行多种改变和修改。此外，这些实施例可以被组合以形成附加实施例。

Claims (20)

1.一种用于制造半导体器件的方法，所述方法包括：
在下结构之上形成导电层的模堆叠，所述模堆叠包括第一水平导线、第二水平导线以及位于所述第一水平导线和所述第二水平导线之间的焊盘；
通过选择性地刻蚀所述模堆叠的一部分来形成垂直堆叠的阶梯结构，所述阶梯结构的高度在所述导电层被堆叠的堆叠方向上逐渐减小；
在所述阶梯结构中形成接触孔，其中所述接触孔的高度在所述堆叠方向上逐渐减小；以及
在所述接触孔中形成接触插塞，所述接触插塞分别耦接到所述导电层。
2.根据权利要求1所述的方法，其中，所述第一水平导线、所述第二水平导线和所述焊盘被形成为在所述模堆叠中具有相同的水平长度。
3.根据权利要求1所述的方法，其中，所述第一水平导线、所述第二水平导线和所述焊盘被形成为在所述阶梯结构中具有不同的水平长度。
4.根据权利要求1所述的方法，其中，形成所述垂直堆叠的所述阶梯结构包括：
通过多个掩模工艺和多个刻蚀工艺将所述模堆叠刻蚀成所述阶梯结构。
5.一种用于制造半导体器件的方法，所述方法包括：
在下结构之上形成第一导电层的第一堆叠，每个第一导电层包括一对上水平导线和下水平导线；
在所述下结构之上形成从所述第一堆叠延伸的第二导电层的第二堆叠，每个第二导电层包括第一水平导线、第二水平导线以及位于所述第一水平导线与所述第二水平导线之间的焊盘；
通过选择性刻蚀所述第二堆叠的一部分来形成垂直堆叠的阶梯结构，所述阶梯结构包括其高度在所述第二导电层被堆叠的堆叠方向上逐渐减小的多个层；
在所述阶梯结构中形成接触孔，其中所述接触孔的高度在所述堆叠方向上逐渐减小；以及
在所述接触孔中形成接触插塞，所述接触插塞分别耦接至所述第二导电层。
6.根据权利要求5所述的方法，其中，所述第一水平导线从所述上水平导线延伸，以及
所述第二水平导线从所述下水平导线延伸。
7.根据权利要求5所述的方法，其中，所述第一堆叠还包括:
水平层，其设置在所述上水平导线和所述下水平导线之间。
8.根据权利要求5所述的方法，其中，所述第一水平导线、所述第二水平导线和所述焊盘被形成为在所述第二堆叠中具有相同的水平长度。
9.根据权利要求5所述的方法，其中，所述第一水平导线、所述第二水平导线和所述焊盘的水平长度对于所述垂直堆叠中的每一层是不同的。
10.根据权利要求5所述的方法，其中，所述第一水平导线、所述第二水平导线和所述焊盘包括相同的材料。
11.根据权利要求5所述的方法，其中，所述第一水平导线、所述第二水平导线和所述焊盘包括金属基材料。
12.根据权利要求5所述的方法，还包括：
在形成所述垂直堆叠的所述阶梯结构之后，
形成覆盖所述阶梯结构的焊盘钝化层。
13.一种半导体器件，包括：
下结构；
第一区域，其形成在所述下结构之上，所述第一区域包括在第一方向上垂直堆叠的多个第一导电层；
第二区域，其包括在所述第一方向上堆叠且具有不同水平长度的多个第二导电层，所述第二区域从所述第一区域延伸；以及
多个接触结构，其分别耦接到所述第二导电层，
其中，每个所述第二导电层包括：
第一水平导线；
第二水平导线；以及
焊盘，其位于所述第一水平导线和所述第二水平导线之间。
14.根据权利要求13所述的半导体器件，其中，所述第一水平导线、所述第二水平导线和所述焊盘的所述水平长度彼此不同。
15.根据权利要求13所述的半导体器件，其中，每个所述第一导电层包括：
上水平导线，其从所述第一水平导线延伸；以及
下水平导线，其从所述第二水平导线延伸。
16.根据权利要求13所述的半导体器件，其中，每个所述第一导电层包括：
上水平导线，其从所述第一水平导线延伸；
下水平导线，其从所述第二水平导线延伸；以及
水平层，其位于所述第一水平导线和所述第二水平导线之间。
17.根据权利要求13所述的半导体器件，其中，每个所述接触结构包括：
多个接触塞，其分别耦接到所述第二导电层。
18.根据权利要求13所述的半导体器件，其中，每个所述接触结构包括：
多个接触插塞，其分别耦接到所述第二导电层，
其中，所述接触插塞具有所述接触插塞的高度在所述第二导电层被堆叠的所述第一方向上逐渐减小的结构。
19.根据权利要求13所述的半导体器件，其中，所述第二导电层的端部在所述第二区域中形成阶梯结构。
20.根据权利要求13所述的半导体器件，其中，所述第一导电层和所述第二导电层包括相同的材料。
CN202411838368.5A 2023-12-15 2024-12-13 半导体器件及其制造方法 Pending CN120164850A (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR10-2023-0183582 2023-12-15
KR1020230183582A KR20250092913A (ko) 2023-12-15 2023-12-15 반도체 장치 및 그 제조 방법

Publications (1)

Publication Number Publication Date
CN120164850A true CN120164850A (zh) 2025-06-17

Family

ID=96007954

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202411838368.5A Pending CN120164850A (zh) 2023-12-15 2024-12-13 半导体器件及其制造方法

Country Status (3)

Country Link
US (1) US20250203844A1 (zh)
KR (1) KR20250092913A (zh)
CN (1) CN120164850A (zh)

Also Published As

Publication number Publication date
US20250203844A1 (en) 2025-06-19
KR20250092913A (ko) 2025-06-24

Similar Documents

Publication Publication Date Title
TW202512879A (zh) 半導體裝置及其製造方法
US20230413518A1 (en) Semiconductor device and method for fabricating the same
CN116634762A (zh) 半导体器件及其制造方法
US20250194113A1 (en) Semiconductor device and method for fabricating the same
KR20230103389A (ko) 반도체 장치 및 그 제조 방법
US20250008724A1 (en) Semiconductor device and method for fabricating the same
JP2024095979A (ja) 半導体装置及びその製造方法
US20250203844A1 (en) Semiconductor device and method for fabricating the same
US20250220877A1 (en) Semiconductor device and method for fabricating the same
US20250220878A1 (en) Semiconductor device and method for fabricating the same
US20250194082A1 (en) Semiconductor device and method for fabricating the same
EP4550963A2 (en) Semiconductor device and method for fabricating the same
US20250120063A1 (en) Semiconductor device and method of manufacturing the same
US20260032923A1 (en) Semiconductor device and method for fabricating the same
US20250056787A1 (en) Semiconductor device and method for fabricating the same
US20250081427A1 (en) Semiconductor device and method for fabricating the same
US20250040118A1 (en) Semiconductor device and method for fabricating the same
US20250372516A1 (en) Semiconductor device and method for fabricating the same
CN119451102A (zh) 半导体器件及其制造方法
CN119497387A (zh) 半导体器件及其制造方法
CN119497377A (zh) 半导体器件及其制造方法
JP2024122858A (ja) 半導体装置及びその製造方法
KR20250018048A (ko) 반도체 장치 및 그 제조 방법
CN116896871A (zh) 半导体器件及其制造方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination