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TW202203219A - 記憶體器件及其製造方法 - Google Patents

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TW202203219A
TW202203219A TW110118179A TW110118179A TW202203219A TW 202203219 A TW202203219 A TW 202203219A TW 110118179 A TW110118179 A TW 110118179A TW 110118179 A TW110118179 A TW 110118179A TW 202203219 A TW202203219 A TW 202203219A
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漢中 賈
林孟漢
林佑明
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台灣積體電路製造股份有限公司
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Abstract

本發明的各種實施例涉及一種記憶體器件，包含字元線、記憶單元、源極線以及位元線。記憶單元嵌入於字元線中且穿透字元線。源極線和位元線電連接記憶單元。本發明的實施例還提供一種製造記憶體器件的方法。

Description

記憶體器件及其製造方法
本發明的實施例是有關於一種記憶體器件及其製造方法。
半導體記憶體器件廣泛地用於電子應用的集成電路中，所述電子應用包含例如無線電、電視、行動電話以及個人計算器件。半導體記憶體包含兩種主要類別。一種是易失性記憶體（volatile memories），另一種是非易失性記憶體（non-volatile memories）。易失性記憶體包含隨機存取記憶體（random access memory，RAM），所述隨機存取記憶體可進一步劃分成兩個子類別：靜態隨機存取記憶體（static random access memory，SRAM）和動態隨機存取記憶體（dynamic random access memory，DRAM）。SRAM和DRAM兩個都是易失性的，這是因爲它們在未供電時會丟失其儲存的信息。另一方面，非易失性記憶體可保存其上儲存的數據。一種類型的非易失性半導體記憶體爲鐵電隨機存取記憶體（Ferroelectric random access memory，FeRAM）。FeRAM的優勢包含其較快的寫入/讀取速度和較小大小。
本發明的實施例涉及包含字元線、記憶單元、源極線以及位元線的記憶體器件。記憶單元嵌入於字元線中且穿透字元線。源極線和位元線電連接記憶單元。
本發明的實施例涉及包含條狀堆疊結構、柱狀結構以及信號線的記憶體器件。條狀堆疊結構各自包含交替堆疊的導電線和介電圖案。柱狀結構穿透條狀堆疊結構的導電線和介電圖案，且柱狀結構中的每一個包含：第一導電柱；第二導電柱；安置在第一導電柱與第二導電柱之間的隔離結構；氧化物半導體層；以及電荷儲存介電層，其中氧化物半導體層和電荷儲存介電層橫向地包圍第一導電柱，第二導電柱以及隔離結構，且電荷儲存介電層安置在氧化物半導體層與條狀堆疊結構中的一個之間。信號線電連接到第一導電柱和第二導電柱。
本發明的實施例涉及用於製造記憶體器件的方法。方法包含以下步驟。形成包含交替堆疊的第一介電層和第二介電層的介電質堆疊。在介電質堆疊中形成通孔。用電荷儲存介電層、通道層以及絕緣材料填充通孔中的每一個，其中通道層位於電荷儲存介電層與絕緣材料之間。圖案化介電質堆疊以形成第一條狀堆疊結構，其中第一條狀堆疊結構中的每一個包括交替堆疊的第一介電圖案和第二介電圖案。去除第一條狀堆疊結構的第二介電圖案。在第一介電圖案之間形成導電層以形成各自包含交替堆疊的導電層和第一介電圖案的第二條狀堆疊結構。在形成第二條狀堆疊結構之後，部分地去除通孔中的每一個中的絕緣材料以形成通過隔離結構彼此間隔開的隔離結構和柱狀孔。在柱狀孔中形成源極柱和汲極柱。
以下公開內容提供用於實施所提供主題的不同特徵的多個不同實施例或實例。下文描述組件、值、操作、材料、布置等的具體實例以簡化本公開。當然，這些組件、值、操作、材料、布置等僅是實例且並不希望爲限制性的。涵蓋其它組件、值、操作、材料、布置等。舉例來說，在以下描述中，第一特徵在第二特徵上方或第二特徵上的形成可包含第一特徵與第二特徵直接接觸地形成的實施例，且還可包含額外特徵可在第一特徵與第二特徵之間形成以使得第一特徵與第二特徵可不直接接觸的實施例。另外，本公開可在各種實例中重複附圖標記和/或字母。這種重複是出於簡化和清楚的目的並且本身並不指示所論述的各種實施例和/或配置之間的關係。
此外，爲易於描述，可在本文中使用空間相對術語，例如「下方」、「在…下方」、「下部」、「在…上方」、「上部」等來描述如圖中所示出的一個元件或特徵與另一元件或特徵的關係。除圖式中所描繪的定向以外，空間相關術語意圖涵蓋器件在使用或操作中的不同定向。裝置可以其它方式定向（旋轉90度或處於其它定向），且本文中所使用的空間相對描述詞可同樣相應地進行解釋。
各種實施例提供記憶體器件，例如三維（three-dimensional，3D）或非（NOR）型記憶陣列。在一些實施例中，3D或非型記憶陣列爲包含多個竪直堆疊的記憶單元的鐵電場效應電晶體（ferroelectric field effect transistor，FeFET）記憶體電路。在一些實施例中，將每一3D或非型記憶單元視爲包含以下各項的FeFET：充當閘極電極的字元線區、充當第一源極/汲極電極的位元線區，以及充當第二源極／汲極電極的源極線區、作爲閘極介電質的鐵電材料，以及作爲通道區的氧化物半導體（oxide semiconductor，OS）。在一些實施例中，將3D記憶體陣列中的每一記憶單元視爲薄膜電晶體（thin film transistor，TFT）。在一些替代實施例中，將每一3D或非型記憶單元視爲包含以下各項的薄膜電晶體：充當閘極電極的字元線區、充當第一源極/汲極電極的位元線區，以及充當第二源極／汲極電極的源極線區、作爲閘極介電質的氧化物-氮化物-氧化物（oxide-nitride-oxide，ONO）堆疊結構，以及作爲通道區的矽層。也可以使用其它類型的閘極介電材料和通道材料。
圖1A至圖1L示意性地示出根據本申請案的一些實施例的用於製造記憶體器件的製程流程的透視圖。圖2A至圖2K示意性地示出根據本申請案的一些實施例的用於製造記憶體器件的製程流程的截面視圖。在圖1A至圖1L中，示出了部分三維視圖中的簡化鐵電記憶體器件的一部分。在圖2A至圖2K中，示出了部分截面視圖中的簡化鐵電記憶體器件的一部分。
圖2A爲沿圖1A中所示出的截面線A-A'切割的截面視圖。參看圖1A和圖2A，提供了基板110。基板110可以是半導體基板，例如可以是摻雜的（例如摻雜有p型摻雜劑或n型摻雜劑）或未摻雜的塊狀半導體基板、絕緣體上半導體（semiconductor-on-insulator，SOI）基板等。基板110可以是集成電路晶粒，例如邏輯晶粒、記憶體晶粒、ASIC晶粒等。基板110可以是互補金屬氧化物半導體（complementary metal oxide semiconductor，CMOS）晶粒且可被稱作陣列下CMOS（CMOS under array，CUA）。基板110可以是晶片，例如矽晶片。一般來說，SOI基板是在絕緣體層上形成的半導體材料層。絕緣體層可以是例如內埋氧化物（buried oxide；BOX）層、氧化矽層等。絕緣體層設置在基板（通常是矽基板或玻璃基板）上。也可以使用其它基板，例如多層基板或梯度基板。在一些實施例中，基板110的半導體材料可包含：矽；鍺；包含碳化矽、砷化鎵、磷化鎵、磷化銦、砷化銦和/或銻化銦的化合物半導體；包含矽-鍺、磷砷化鎵、砷化鋁銦、砷化鋁鎵、砷化鎵銦、磷化鎵銦和/或磷砷化鎵銦的合金半導體；或其組合。
圖2A進一步示出可形成於基板110上方的電路。如圖2A中所示出，電路包含在基板110的頂部表面處形成的電晶體112。電晶體可包含在基板110的頂部表面上方的閘極介電層112a和在閘極介電層112a上方的閘極電極112b。源極/汲極區112c安置在閘極介電層112a和閘極電極112b的相對側上的基板110中。閘極間隔物114沿閘極介電層112a的側壁形成且以適當的橫向距離將源極/汲極區112c與閘極電極112b分隔開。電晶體112可包含鰭式場效應電晶體（fin field effect transistor，FinFET）、奈米結構（例如奈米片、奈米線、環繞閘極等）FET（nano-FET）、平面FET等或其組合，且可通過先閘製程（gate-first processes）或後閘製程（gate-last processes）形成。在一些替代實施例中，電路包含通過前道（front end of line，FEOL）製程製造的電晶體112和通過後道（back end of line，BEOL）製程製造的電晶體，其中前端（front-end）電晶體112形成於介電質堆疊130下，且後端（back-end）電晶體（例如薄膜電晶體）形成於前端電晶體112上方。舉例來說，後端電晶體和介電質堆疊130可以通過後道（BEOL）製程形成。
第一層間介電（inter-layer dielectric，ILD）層116包圍且隔離源極/汲極區112c、閘極介電層112a以及閘極電極112b，並且第二ILD層118位於第一ILD層116上方。源極/汲極觸點115延伸穿過第二ILD層118和第一ILD層116且電耦合到源極/汲極區112c，並且閘極觸點117延伸穿過第二ILD層118且電耦合到閘極電極112b。內連線結構120位於第二ILD層118、源極/汲極觸點115以及閘極觸點117上方。內連線結構120包含例如一或多個堆疊的介電層122和在一或多個介電層122中形成的導電特徵124。內連線結構120可電連接到閘極觸點117和源極/汲極觸點115以形成功能電路。在一些實施例中，由內連線結構120形成的功能電路可包含：邏輯電路、記憶體電路、感測放大器、控制器、輸入/輸出電路、圖像傳感器電路等或其組合。儘管圖2A論述形成於基板110上方的電晶體，但其它主動元件（例如二極體等）和/或被動元件（例如電容器、電阻器等）也可以形成爲功能電路的部分。
在圖1A中，介電質堆疊130形成於基板110的內連線結構120上方。出於簡單和清晰的目的，圖1A至圖1L中省略了基板110的電晶體112、閘極間隔物114、第一ILD層116、第二ILD層118以及內連線結構120。儘管介電質堆疊130示出爲接觸內連線結構120的介電層124，但任何數目的中間層可以安置在基板110與介電質堆疊130之間。舉例來說，包含絕緣層（例如低k介電層）中的導電特徵的一或多個內連線層可安置在基板110與介電質堆疊130之間。在一些實施例中，可以圖案化導電特徵以爲在基板110和/或鐵電記憶單元上的主動元件提供電源、接地和/或信號線。
介電質堆疊130可包含犧牲介電層132A和犧牲介電層132B（共同地稱作犧牲層132）以及介電層134A和134B（共同地稱作介電層134）的交替層。可以先在後續步驟中圖案化和替換犧牲介電層132以界定導電線（例如字元線）。犧牲介電層132可包含介電材料，例如氧化矽、氮化矽、氮氧化矽、其組合等。介電層134可包含絕緣材料，例如氧化矽、氮化矽、氮氧化矽、其組合等。犧牲介電層132和介電層134包含具有不同蝕刻選擇性的不同材料。在一些實施例中，犧牲介電層132包含氮化矽，且介電層134包含氧化矽。犧牲介電層132和介電層134中的每一個可使用例如化學氣相沉積（chemical vapor deposition，CVD）、原子層沉積（atomic layer deposition，ALD）、物理氣相沉積（physical vapor deposition，PVD）、等離子增强型CVD（plasma enhanced CVD，PECVD）等來形成。
儘管圖1A和圖2A示出特定數目的犧牲介電層132和介電層134，但其它實施例可包含不同數目的犧牲介電層132和介電層134。在一些實施例中，如圖1A和圖2A中所示出，介電質堆疊130的最底部層是犧牲層132A。在一些替代實施例中（圖中未示出），介電質堆疊130的最頂部層是犧牲介電層。在一些其它實施例中（圖中未示出），介電質堆疊130具有作爲最頂部層和最底部層的介電層。在一些實施例中，介電質堆疊130包含兩個犧牲介電層132和三個介電層134，其中兩個犧牲介電層132由三個介電層134包夾，底部階層犧牲介電層132由底部階層介電層134和介電層134的中部階層包夾，且頂部階層犧牲介電層132由中部階層介電層134和頂部階層介電層134包夾。
圖2B爲沿圖1B中所示出的截面線A-A'切割的截面視圖。參看圖1B和圖2B，一組通孔136A和一組通孔136B（共同地稱作通孔136）形成於介電質堆疊130中以顯露內連線結構120的部分。儘管圖1B示出兩組通孔136A和136B，但其它實施例可包含不同數目組通孔136。形成於介電質堆疊130中的通孔136彼此分隔開。形成於介電質堆疊130中的通孔136可以陣列形式布置。在一些實施例中，形成於介電質堆疊130中的通孔136分類成多行通孔，且通孔136的行實質上在列方向上對準。通孔136形成爲容納後續形成的源極柱（即，源極電極）、汲極柱（即，汲極電極）、隔離結構、通道層以及電荷儲存介電層。在一些實施例中，通孔136是介電質堆疊130中所界定的矩形柱空間。通孔136可通過光刻製程繼之以蝕刻製程形成。
如圖2B中所示出，在一些實施例中，犧牲介電層132A、犧牲介電層132B、介電層134A以及介電層134B的側壁爲竪直側壁，且通孔136A的頂部尺寸實質上等於通孔136A的底部尺寸。在一些替代實施例中（圖中未示出），犧牲介電層132A、犧牲介電層132B、介電層134A以及介電層134B的側壁爲錐形側壁，且通孔136A的頂部尺寸大於通孔136A的底部尺寸。在一些實施例中，通孔136A的寬度W1在約30奈米至約150奈米範圍內,且通孔136A的長度L1在約30奈米至約150奈米範圍內。
圖2C爲沿圖1C中所示出的截面線A-A'切割的截面視圖。參看圖1C和圖2C，電荷儲存介電層140可沉積在基板110的內連線結構120和介電質堆疊130上方。電荷儲存介電層140可以是沿犧牲介電層132A、犧牲介電層132B、介電層134A以及介電層134B的側壁且沿介電層134B的頂部表面共形地沉積在通孔136A中的鐵電層。鐵電層可包含能够通過在鐵電層兩端施加適當的電壓差而在兩個不同極化方向之間切換的材料。舉例來說，鐵電層包含高k介電材料，例如鉿（Hf）類介電材料等。在一些替代實施例中，鐵電層包含氧化鉿、氧化鉿鋯、摻雜矽的氧化鉿等。
在一些其它實施例中，鐵電層可包含氧化鋇鈦（BaTiO3 ）、氧化鉛鈦（PbTiO3 ）、氧化鉛鋯（PbZrO3 ）、氧化鋰鈮（LiNbO3 ）、氧化鈉鈮（NaNbO3 ）、氧化鉀鈮（KNbO3 ）、氧化鉀鉭（KTaO3 ）、氧化鉍鈧（BiScO3 ）、氧化鉍鐵（BiFeO3 ）、氧化鉿鉺（Hf1-x Erx O）、氧化鉿鑭（Hf1-x Lax O）、氧化鉿釔（Hf1-x Yx O）、氧化鉿釓（Hf1-x Gdx O）、氧化鉿鋁（Hf1-x Alx O）、氧化鉿鋯（Hf1-x Zrx O，HZO）、氧化鉿鈦（Hf1-x Tix O）、氧化鉿鉭（Hf1-x Tax O）等。在一些替代實施例中，電荷儲存介電層140可包含不同鐵電材料或不同類型的記憶體材料。舉例來說，電荷儲存介電層140可以是非鐵電材料，例如包含在兩個SiOx 層之間的SiNx 層的多層記憶體結構（例如ONO結構）。在一些實施例中，形成電荷儲存介電層140的方法包含執行合適的沉積技術，例如CVD、PECVD、金屬氧化物化學氣相沉積（metal oxide chemical vapor deposition，MOCVD）、ALD、遠程等離子體原子層沉積（remote plasma atomic layer deposition，RPALD）、等離子體增强原子層沉積（plasma-enhanced atomic layer deposition，PEALD）、分子束沉積（molecular beam deposition，MBD）等。
在一些實施例中，電荷儲存介電層140具有約1奈米至約20奈米，例如5奈米至10奈米的厚度。其它厚度範圍（例如大於20奈米或5奈米至15奈米）也可爲可適用的。在一些實施例中，電荷儲存介電層140以完全非結晶狀態形成。在一些替代實施例中，電荷儲存介電層140以部分結晶狀態形成；也就是說，電荷儲存介電層140以混合結晶-非結晶狀態形成且具有一定程度的結構順序。在又替代實施例，電荷儲存介電層140以完全結晶狀態形成。在一些實施例中，電荷儲存介電層140爲單層。在替代實施例中，電荷儲存介電層140爲多層結構。
隨後，對電荷儲存介電層140執行退火製程以獲得電荷儲存介電層140的所要晶格結構。在一些實施例中，在退火製程之後，電荷儲存介電層140從非結晶狀態轉換成部分或完全結晶狀態。在替代實施例中，在退火製程之後，電荷儲存介電層140從部分結晶狀態轉換成完全結晶狀態。
圖2D爲沿圖1D中所示出的截面線A-A'切割的截面視圖。參看圖1D和圖2D，通道層150共形地沉積在電荷儲存介電層140上方的通孔136A中。通道層150包含適用於提供記憶單元的通道部分的材料。舉例來說，通道層150包含氧化物半導體（OS），例如氧化鋅（ZnO）、氧化銦鎢（InWO）、氧化銦鎵鋅（InGaZnO，IGZO）、氧化銦鋅（InZnO）、氧化銦錫（ITO）、其組合等。在一些實施例中，通道層150包含多晶矽（poly-Si）、非晶矽（a-Si）等。通道層150可通過CVD、PVD、ALD、PECVD等沉積。通道層150可沿犧牲介電層132A、犧牲介電層132B、介電層134A以及介電層134B的側壁且沿介電層134B的頂部表面延伸。在沉積通道層150之後，可執行退火製程以激發通道層150的電荷載流子。
圖2E爲沿圖1E中所示出的截面線A-A'切割的截面視圖。參看圖1E和圖2E，絕緣材料160沉積在通道層150上方的通孔136A中。沉積絕緣材料160以完全地填充通孔136A。在一些實施例中，絕緣材料160包含可通過CVD、PVD、ALD、PECVD等沉積的氧化矽、氮化矽、氮氧化矽等。絕緣材料160可具有大致平坦的頂部表面。
圖2F爲沿圖1F中所示出的截面線A-A'切割的截面視圖。參看圖1E、圖1F、圖2E以及圖2F，對絕緣材料160、通道層150以及電荷儲存介電層140執行去除製程以去除介電質堆疊130上方的多餘材料，使得電荷儲存介電層140a、通道層150a以及隔離結構160a形成於通孔136A中。在一些實施例中，平坦化製程（例如CMP、回蝕（etch-back）製程、其組合等）可用於去除介電質堆疊130上方的多餘材料。平坦化製程暴露介電質堆疊130，使得介電質堆疊130的頂部表面（例如介電層134B）、電荷儲存介電層140a的頂部表面、通道層150a的頂部表面以及隔離結構160a的頂部表面在完成平坦化製程之後齊平。
參看圖1F和圖1G，進一步圖案化介電質堆疊130以形成多個條狀堆疊結構130'，其中條狀堆疊結構130'中的每一個包含交替堆疊的犧牲介電圖案132A'和犧牲介電圖案132B'（共同地稱作犧牲介電圖案132'）以及介電圖案134A'和介電圖案134B'（共同地稱作介電圖案134'）。介電質堆疊130的圖案化製程可通過光刻製程繼之以蝕刻製程形成。如圖1G中所示出，在圖案化介電質堆疊130以形成條狀堆疊結構130'之後，條狀堆疊結構130'中的每一個可具有用於容納相應的電荷儲存介電層140a、通道層150a以及隔離結構160a的一組通孔136A。儘管圖1G示出用於容納相應的電荷儲存介電層140a、通道層150a以及隔離結構160a的四個通孔136A包含在條狀堆疊結構130'中的每一個中，但其它實施例可將不同數目的通孔136A包含在每一條狀堆疊結構130'中。
圖2G爲沿圖1H中所示出的截面線A-A'切割的截面視圖。參看圖1G、圖1H以及圖2G，在一些實施例中，在替換製程之後，條狀堆疊結構130'的犧牲介電圖案132'隨後用導電線138替換，使得多個條狀堆疊結構130''，其中條狀堆疊結構130''中的每一個包含交替堆疊的導電線138A和導電線138B（共同地稱作導電線138）以及介電圖案134A'和介電圖案134B'（共同地稱作介電圖案134'）。條狀堆疊結構130''可彼此平行。犧牲介電圖案132A'和犧牲介電圖案132B'被去除且用導電材料替換以界定導電線138A和導電線138B。導電線138A和導電線138B可對應於鐵電記憶體器件中的字元線，且導電線138A和導電線138B可進一步充當鐵電記憶體器件的所得記憶單元的閘極電極。在一些實施例中，犧牲介電圖案132A'和犧牲介電圖案132B'由可接受的製程（例如濕式蝕刻製程、乾式蝕刻製程或兩個）去除。隨後，將導電線138A填充到介電圖案134A'與基板110之間的空間中，且將導電線138B填充到介電圖案134A'與介電圖案134B'之間的空間中。導電線138A和導電線138B可由沉積製程繼之以蝕刻製程形成。
圖2H爲沿圖1I中所示出的截面線A-A'切割的截面視圖。參看圖1H、圖1I、圖2G以及圖2H，柱狀孔139A和柱狀孔139B（共同地稱作柱狀孔139）對通過圖案化製程貫穿隔離結構160a而形成，使得隔離結構160b（例如隔離柱）形成於相應的柱狀孔139A和柱狀孔139B對之間。在形成柱狀孔139和隔離結構160b之後，顯露通道層150a的部分。每對柱狀孔139A和139B通過相應的隔離結構160b彼此間隔開。隔離結構160a的圖案化製程可以是或包含光刻製程繼之以蝕刻製程。
如圖1I中所示出，通道層150a中的每一個可包含兩個通道部分150a1、第一接觸部分150a2以及第二接觸部分150a3。第一接觸部分150a2和第二接觸部分150a3可與隨後形成的源極/汲極柱接觸。通道部分150a1與隔離結構160b接觸。在每一通道層150a中，通道部分150a1連接於第一接觸部分150a2與第二接觸部分150a3之間。通道層150a的第一接觸部分150a2和第二接觸部分150a3不與隔離結構160b直接接觸。通道層150a的第一接觸部分150a2和第二接觸部分150a3分別地由柱狀孔139A和柱狀孔139B對顯露。
圖2I爲沿圖1J中所示出的截面線A-A'切割的截面視圖。參看圖1J和圖2I，圖1I和圖2H中所繪示的柱狀孔139用導電材料填充以形成導電柱170和導電柱180。導電材料可包含可使用例如CVD、ALD、PVD、PECVD等形成的銅、鈦、氮化鈦、鉭、氮化鉭、鎢、釕、鋁、其組合等。在沉積導電材料之後，可執行平坦化（例如CMP、回蝕等）以去除導電材料的多餘部分，由此形成導電柱170和導電柱180。在所得結構中，條狀堆疊結構130''的頂部表面（例如介電圖案134B'）、電荷儲存介電層140a的頂部表面、通道層150a的頂部表面、隔離結構160b的頂部表面、導電柱170的頂部表面以及導電柱180的頂部表面可實質上齊平（例如在製程變化範圍內）。在一些實施例中，導電柱170充當源極柱（即，源極電極），且導電柱180充當汲極柱（即，汲極電極）。
在形成導電柱170和導電柱180之後，形成了穿透條狀堆疊結構130''的導電線138和介電圖案134'的多個柱狀結構。柱狀結構中的每一個包含導電柱170、導電柱180、安置在導電柱170與導電柱180之間的隔離結構160b、通道層（例如氧化物半導體層）150a以及電荷儲存介電層140a。通道層150a和電荷儲存介電層140a橫向地包圍導電柱170、導電柱180以及隔離結構160b。電荷儲存介電層140a安置在通道層150a與對應條狀堆疊結構130''之間。
通道層150a通過電荷儲存介電層140a與導電線138（例如字元線）間隔開。在一些實施例中，源極柱170通過通道層150a的第一接觸部分150a2與電荷儲存介電層140a間隔開，且汲極柱180通過通道層150a的第二接觸部分150a3與電荷儲存介電層140a間隔開。在一些實施例中，隔離結構160b通過通道層150a的通道部分150a1與電荷儲存介電層140a間隔開。
在一些實施例中，通道層150a與源極柱170的側壁、汲極柱180的側壁以及隔離結構160b的側壁接觸。在一些實施例中，電荷儲存介電層140a的內側壁與通道層150a接觸，且電荷儲存介電層140a的外側壁與導電線138（例如字元線）接觸。
在形成導電柱170和導電柱180之後，堆疊的記憶單元M形成於條狀堆疊結構130''中。每一記憶單元M包含閘極電極（例如對應導電線138的一部分）、閘極介電質（例如對應電荷儲存介電層140a）、通道區（例如對應通道層150a的通道部分150a1）、源極柱（例如對應導電柱170）以及汲極柱（例如對應導電柱180）。隔離結構160b隔離每一記憶單元M的源極柱170和汲極柱180。源極柱170和汲極柱180由隔離結構160b間隔開。此外，記憶單元M可安置在竪直堆疊的列和行的陣列中。
在一些實施例中，堆疊的記憶單元M可分類成多個階層的記憶單元。可將嵌入於導電線138A中且由其包圍的堆疊的記憶單元M的第一部分視爲記憶單元的下部階層，且可將嵌入於導電線138B中且由其包圍的堆疊的記憶單元M的第二部分視爲記憶單元的上部階層。
在一些其它實施例中，堆疊的記憶單元M可分類成多組記憶單元。每組記憶單元M嵌入於導電線138A中的一個或導電線138B中的一個中且由其包圍。每組記憶單元可共享導電線138A或導電線138B。如圖1J中所示出，記憶單元並未形成於條狀堆疊結構130''之間的間隙或溝槽中。此外，形成於條狀堆疊結構130''中的記憶單元M分類成多行記憶單元M，且記憶單元M的行實質上在列方向上對準。
圖2J爲沿圖1K中所示出的截面線A-A'切割的截面視圖。參看圖1K和圖2J，執行條狀堆疊結構130''的一系列圖案化製程，使得可形成具有階梯配置的條狀堆疊結構130'''。在一些實施例中，在條狀堆疊結構130'''中的每一個中，階梯配置中的下部階層導電線138A比階梯配置中的上部階層導電線138B長且橫向地延伸越過上部階層導電線138B的端點。條狀堆疊結構130''的一系列圖案化製程可包含：（a）在條狀堆疊結構130''上方形成光阻；（b）圖案化形成於條狀堆疊結構130''上方的光阻；（c）去除未由光阻覆蓋的介電圖案134B'的部分和導電線138B的部分直到顯露介電圖案134A'爲止；（d）執行修整製程以便減小光阻的寬度；（e）在執行修整製程之後，去除（例如蝕刻）未由具有減小寬度的光阻覆蓋的介電圖案134A'的部分和導電線138A的部分；以及（f）去除具有減小寬度的光阻。儘管圖1K和圖2J示出蝕刻介電圖案的兩個層和導電線的兩個層以形成階梯配置，但可使用任何數目的蝕刻製程和修整製程。以上所提到的條狀堆疊結構130''的圖案化製程在形成記憶單元M之後執行，且以上所提到的條狀堆疊結構130''的圖案化製程是所謂「後階梯（staircase last）」製程。
在一些替代實施例中，在形成記憶單元M之前執行一系列圖案化製程。圖2J中所示出的圖案化製程可在介電質堆疊130（圖1A中所繪示）上執行，且介電質堆疊130的圖案化製程是所謂的「先階梯（staircase first）」製程。
圖2K爲沿圖1L中所示出的截面線A-A'切割的截面視圖。參看圖1L和圖2K，金屬間介電質（inter-metal dielectric，IMD）190沉積在條狀堆疊結構130'''上方。IMD 190可由介電材料形成，且可通過任何合適的方法（例如CVD、PECVD、可流動CVD（FCVD）等）沉積。介電材料可包含磷矽酸鹽玻璃（phospho-silicate glass，PSG）、硼矽酸鹽玻璃（boro-silicate glass，BSG）、摻雜硼的磷矽酸鹽玻璃（BPSG）、未摻雜的矽酸鹽玻璃（undoped silicate glass，USG）等。在一些實施例中，IMD 190可包含氧化物（例如氧化矽等）、氮化物（例如氮化矽等）、其組合等。可使用通過任何可接受的製程形成的其它介電材料。IMD 190沿介電圖案134A'的側壁、介電圖案134B'的側壁、導電線138A的側壁以及導電線138B的側壁延伸。此外，IMD 190可接觸且覆蓋介電圖案134A'和介電圖案134B'的頂部表面，且IMD 190可接觸且覆蓋導電線138A和導電線138B的頂部表面。
可視情况對IMD 190執行去除製程以去除條狀堆疊結構130'''上方的多餘介電材料。去除製程可以是平坦化製程，例如化學機械拋光（chemical mechanical polish，CMP）、回蝕製程、其組合等。平坦化製程可暴露條狀堆疊結構130'''，使得條狀堆疊結構130'''的頂部表面和IMD 190在執行平坦化製程之後齊平。
在形成IMD 190之後，字元線觸點192和信號線（例如源極線SL和位元線BL）形成於IMD 190上方。字元線觸點192穿透IMD 190且電連接到導電線（例如字元線）138A和導電線138B。源極線SL和接觸穿孔194形成於IMD 190上方且通過嵌入於IMD 190中的接觸穿孔194電連接到源極柱（即，源極電極170）。位元線BL形成於IMD 190上方且通過嵌入於IMD 190中的接觸穿孔196電連接到汲極柱（即，汲極電極）180。如圖1L和圖2K中所示出，源極線SL和位元線BL安置在導電線（例如字元線）138A和導電線138B的同一側處。換句話說，源極線SL和位元線BL安置在條狀堆疊結構130'''和IMD 190上方。
在形成源極線SL和位元線BL之後，包含堆疊的記憶單元的3D記憶體器件製造於基板110上方。3D記憶體器件可在半導體晶粒的後道（BEOL）中製造且安置。舉例來說，3D記憶體器件可安置在半導體晶粒的內連線結構中或上方。
圖3示意性地示出根據本申請案的一些替代實施例的記憶體器件的截面視圖。圖4示意性地示出根據本申請案的一些實施例的記憶體器件的俯視圖。
參看圖2K、圖3以及圖4，圖3和圖4中所示出的記憶體器件與圖2K中所示出的記憶體器件類似，不同之處在於源極線SL和位元線BL安置在導電線（例如字元線）138A和導電線138B的兩個相對側。換句話說，源極線SL安置在條狀堆疊結構130'''和IMD 190上方，且位元線BL安置在條狀堆疊結構130'''和IMD 190下。在一些實施例中，位元線BL形成於內連線結構120中。在一些替代實施例中，位元線BL形成於堆疊介電層122之間（例如，位元線BL是包夾在堆疊介電層122之間的導電特徵124的部分），且汲極柱180延伸穿過堆疊介電層122當中的上部階層介電層122以便與位元線BL連接。如圖3中所示出，用於容納導電柱170和導電柱180的柱狀孔可由兩個或多於兩個的圖案化製程形成。在執行圖案化製程之後，可將導電材料填充到柱狀孔中。導電材料可包含可使用例如CVD、ALD、PVD、PECVD等形成的銅、鈦、氮化鈦、鉭、氮化鉭、鎢、釕、鋁、其組合等。在沉積導電材料之後，可執行平坦化（例如CMP、回蝕等）以去除導電材料的多餘部分，由此形成導電柱170和導電柱180。
如圖4中所示出，在一些實施例中，源極線SL與源極柱170之間的電連接可通過單個接觸穿孔194a實現。在一些替代實施例中，源極線SL與源極柱170之間的電連接可通過接觸穿孔194b和重布線195a實現。在一些其它實施例中，源極線SL與源極柱170之間的電連接可通過重布線195b、接觸穿孔194c以及接觸穿孔194d實現，其中接觸穿孔194c的水平高度低於接觸穿孔194d的水平高度，且重布線195b的水平高度在接觸穿孔194c的水平高度與接觸穿孔194d的水平高度之間。
圖5示意性地示出根據本申請案的一些替代實施例的記憶體器件的透視圖。圖6示意性地示出根據本申請案的一些替代實施例的記憶體器件的俯視圖。
參看圖1K、圖5以及圖6，圖5和圖6中所示出的記憶體器件與圖1K中所示出的記憶體器件類似，不同之處在於將形成於條狀堆疊結構130'''中的記憶單元M分類成多行記憶單元M，且記憶單元M的行不在列方向上對準。
本發明的實施例涉及提供包含字元線、記憶單元、源極線以及位元線的記憶體器件。記憶單元嵌入於字元線中且穿透字元線。源極線和位元線電連接記憶單元。在一些實施例中，記憶單元當中的至少一個記憶單元包含源極柱、汲極柱、隔離結構、通道層以及電荷儲存介電層。源極柱嵌入於字元線中且穿透字元線。汲極柱嵌入於字元線中且穿透字元線。隔離結構嵌入於字元線中且穿透字元線，其中源極柱和汲極柱由隔離結構間隔開，源極柱電連接到源極線中的一個，且汲極柱電連接到位元線中的一個。通道層和電荷儲存介電層橫向地包圍源極柱、汲極柱以及隔離結構，且通道層通過電荷儲存介電層與字元線間隔開。在一些實施例中，源極柱通過通道層的第一接觸部分與電荷儲存介電層間隔開，且汲極柱通過通道層的第二接觸部分與電荷儲存介電層間隔開。在一些實施例中，隔離結構通過通道層的通道部分與電荷儲存介電層間隔開。在一些實施例中，源極線和位元線安置在字元線的同一側處。在一些實施例中，源極線和位元線安置在字元線的兩個相對側處。在一些實施例中，通道層與源極柱的側壁、汲極柱的側壁以及隔離結構的側壁接觸。在一些實施例中，電荷儲存介電層的內側壁與通道層接觸，且電荷儲存介電層的外側壁與字元線接觸。在一些實施例中，電荷儲存介電層包括鐵電層。
本發明的另一實施例涉及包含條狀堆疊結構、柱狀結構以及信號線的記憶體器件。條狀堆疊結構各自包含交替堆疊的導電線和介電圖案。柱狀結構穿透條狀堆疊結構的導電線和介電圖案，且柱狀結構中的每一個包含：第一導電柱；第二導電柱；安置在第一導電柱與第二導電柱之間的隔離結構；氧化物半導體層；以及電荷儲存介電層，其中氧化物半導體層和電荷儲存介電層橫向地包圍第一導電柱，第二導電柱以及隔離結構，且電荷儲存介電層安置在氧化物半導體層與條狀堆疊結構中的一個之間。信號線電連接到第一導電柱和第二導電柱。在一些實施例中，導電線充當電晶體的閘極電極，第一導電柱充當電晶體的源極電極，且第二導電柱充當電晶體的汲極電極。在一些實施例中，信號線包括電連接第一導電柱的源極線和電連接第二導電柱的位元線。在一些實施例中，源極線和位元線安置在條狀堆疊結構的兩個相對側處。在一些實施例中，源極線和位元線安置在條狀堆疊結構的同一側處。在一些實施例中，條狀堆疊結構中的每一個包括階梯配置，且階梯配置中的下部階層導電線比階梯配置中的上部階層導電線長且橫向地延伸越過上部階層導電線的端點。
本發明的替代實施例涉及用於製造記憶體器件的方法。方法包含以下步驟。形成包含交替堆疊的第一介電層和第二介電層的介電質堆疊。在介電質堆疊中形成通孔。用電荷儲存介電層、通道層以及絕緣材料填充通孔中的每一個，其中通道層位於電荷儲存介電層與絕緣材料之間。圖案化介電質堆疊以形成第一條狀堆疊結構，其中第一條狀堆疊結構中的每一個包括交替堆疊的第一介電圖案和第二介電圖案。去除第一條狀堆疊結構的第二介電圖案。在第一介電圖案之間形成導電層以形成各自包含交替堆疊的導電層和第一介電圖案的第二條狀堆疊結構。在形成第二條狀堆疊結構之後，部分地去除通孔中的每一個中的絕緣材料以形成通過隔離結構彼此間隔開的隔離結構和柱狀孔。源極柱和汲極柱形成於柱狀孔中。在一些實施例中，記憶單元形成於半導體晶粒的內連線結構上方或內連線結構中。在一些實施例中，在去除第一條狀堆疊結構的第二介電圖案之後顯露電荷儲存介電層的部分。在一些實施例中，第一介電圖案之間的導電層通過沉積製程繼之以蝕刻製程形成。在一些實施例中，方法更包含形成源極線和位元線，其中源極線和位元線電連接嵌入於第二條狀堆疊結構中的記憶單元。
前文概述若干實施例的特徵，使得本領域的技術人員可更好地理解本公開的各方面。本領域的技術人員應瞭解，其可容易地將本公開用作設計或修改用於進行本文中所引入的實施例的相同目的和/或實現相同優勢的其它製程和結構的基礎。本領域的技術人員還應認識到，這些等效構造並不脫離本公開的精神和範圍，且可以在不脫離本公開的精神和範圍的情况下在本文中進行各種改變、替代和更改。
110:基板 112:電晶體 112a:閘極介電層 112b:閘極電極 112c:源極/汲極區 114:閘極間隔物 115:源極/汲極觸點 116:第一層間介電層 117:閘極觸點 118:第二層間介電層 120:內連線結構 122、134、134A、134B:介電層 124:導電特徵 130:介電質堆疊 130'、130''、130''':條狀堆疊結構 132、132A、132B:犧牲介電層 132'、132A'、132B':犧牲介電圖案 134'、134A'、134B':介電圖案 136、136A、136B:通孔 138、138A、138B:導電線 139、139A、139B:柱狀孔 140、140a:電荷儲存介電層 150、150a:通道層 150a1:通道部分 150a2:第一接觸部分 150a3:第二接觸部分 160:絕緣材料 160a、160b:隔離結構 170、180:導電柱 190:金屬間介電質 192:字元線觸點 194、194a、194b、194c、194d、196:接觸穿孔 195a、195b:重布線 A-A':截面線 BL:位元線 L1:長度 M:記憶單元 SL:源極線 W1:寬度
當結合附圖閱讀時，從以下詳細描述最好地理解本公開的各方面。應注意，根據業界中的標準慣例，各種特徵未按比例繪製。實際上，爲了論述清楚起見，可任意地增大或減小各種特徵的尺寸。 圖1A至圖1L示意性地示出根據本申請案的一些實施例的用於製造記憶體器件的製程流程的透視圖。 圖2A至圖2K示意性地示出根據本申請案的一些實施例的用於製造記憶體器件的製程流程的截面視圖。 圖3示意性地示出根據本申請案的一些替代實施例的記憶體器件的截面視圖。 圖4示意性地示出根據本申請案的一些實施例的記憶體器件的俯視圖。 圖5示意性地示出根據本申請案的一些替代實施例的記憶體器件的透視圖。 圖6示意性地示出根據本申請案的一些替代實施例的記憶體器件的俯視圖。
110:基板
112:電晶體
112a:閘極介電層
112b:閘極電極
112c:源極/汲極區
114:閘極間隔物
115:源極/汲極觸點
116:第一層間介電層
117:閘極觸點
118:第二層間介電層
120:內連線結構
122:介電層
124:導電特徵
130''':條狀堆疊結構
134'、134A'、134B':介電圖案
138、138A、138B:導電線
170、180:導電柱
190:金屬間介電質
192:字元線觸點
194、196:接觸穿孔
BL:位元線
SL:源極線

Claims (1)

  1. 一種記憶體器件，包括： 字元線； 記憶單元，嵌入於所述字元線中且穿透所述字元線； 源極線，電連接所述記憶單元；以及 位元線，電連接所述記憶單元。
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