JP2020047280A

JP2020047280A - 半導体装置

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Publication number: JP2020047280A
Application number: JP2019198373A
Authority: JP
Inventors: 小山　潤; Jun Koyama; 潤小山; 山崎　舜平; Shunpei Yamazaki; 舜平山崎
Original assignee: Semiconductor Energy Laboratory Co Ltd
Current assignee: Semiconductor Energy Laboratory Co Ltd
Priority date: 2012-01-23
Filing date: 2019-10-31
Publication date: 2020-03-26
Also published as: KR102433736B1; JP2017084355A; US11209880B2; WO2013111757A1; KR20210111327A; SG10201605470SA; TWI573013B; JP2023052237A; KR102147870B1; US20130191673A1; US9804645B2; SG11201504940RA; KR102296696B1; KR20140124795A; US20210132672A1; JP6286507B2; JP2020161155A; JP6612908B2; US20180088644A1; KR20200103848A

Abstract

【課題】複数の回路に対する電源供給を個別に制御する。
【解決手段】ＣＰＵと、ＣＰＵの演算処理の際に、データの読み出し及び書き込みが行わ
れるメモリと、ＣＰＵの演算処理により生成されるデータ信号を変換して出力信号を生成
する信号処理回路と、ＣＰＵに対する電源電圧の供給を制御する第１の電源供給制御スイ
ッチと、メモリに対する電源電圧の供給を制御する第２の電源供給制御スイッチと、信号
処理回路に対する電源電圧の供給を制御する第３の電源供給制御スイッチと、入力信号、
ＣＰＵから入力される命令信号、及び信号処理回路から入力される命令信号に従って第１
乃至第３の電源供給制御スイッチのそれぞれを個別に制御する機能を少なくとも有するコ
ントローラと、を有する。
【選択図】図１

Description

本発明は、半導体装置に関する。

近年、マイクロコンピュータなどの半導体装置の低消費電力化の技術開発が進められてい
る。

上記半導体装置としては、例えば、電源供給の不要な期間において、ＣＰＵ（Ｃｅｎｔｒ
ａｌＰｒｏｃｅｓｓｉｎｇＵｎｉｔ）及びメモリなどに対する電源電圧の供給を停止
することが可能なマイクロコンピュータなどが挙げられる（例えば特許文献１）。

特開２００９−１１６８５１号公報

しかしながら、従来のマイクロコンピュータでは、消費電力の低減が不十分であった。例
えば、従来のマイクロコンピュータでは、ＣＰＵ及びメモリなどの各回路に対する電源電
圧の供給を同じタイミングで制御していたため、本来電源供給の不要な回路にも電源電圧
が供給されてしまい、無駄な電力を消費していた。

本発明の一態様では、複数の回路毎に対する電源電圧の供給を制御することを課題の一つ
とする。

また、本発明の一態様では、消費電力の低減を課題の一つとする。

本発明の一態様では、コントローラを設け、該コントローラを用いてＣＰＵ、メモリ、及
び信号処理回路に対する電源電圧の供給を個別に制御することにより、回路毎に最適な電
源供給期間を設定し、無駄な電力消費の抑制を図る。

具体的には、回路毎に電源電圧の供給を制御するスイッチ（電源供給制御スイッチ又はパ
ワーゲートともいう）を設け、コントローラにより該スイッチを制御する。これにより、
各回路に対する電源電圧の供給を個別に制御できる。

本発明の一態様は、入力信号に従い演算処理を行うＣＰＵと、ＣＰＵの演算処理の際に、
データの読み出し又は書き込みが行われるメモリと、ＣＰＵの演算処理により生成される
データ信号を変換して出力信号を生成する信号処理回路と、ＣＰＵに対する電源電圧の供
給を制御する第１の電源供給制御スイッチと、メモリに対する電源電圧の供給を制御する
第２の電源供給制御スイッチと、信号処理回路に対する電源電圧の供給を制御する第３の
電源供給制御スイッチと、入力信号、ＣＰＵから入力される命令信号、及び信号処理回路
から入力される命令信号に従って第１乃至第３の電源供給制御スイッチのそれぞれを個別
に制御する機能を有するコントローラと、を有する半導体装置である。

本発明の一態様において、ＣＰＵ又は信号処理回路のレジスタを、オフ電流の低いトラン
ジスタを用いた記憶回路を用いて構成してもよい。

また、本発明の一態様において、メモリを、オフ電流の低いトランジスタを用いたメモリ
セルを備える記憶装置を用いて構成してもよい。

本発明の一態様は、レジスタを有するＣＰＵ、を有し、レジスタは記憶回路を有し、記憶
回路は、酸化物半導体を用いた第１のトランジスタのソース又はドレインと、シリコンを
用いた第２のトランジスタのゲートが電気的に接続されている部分を有する半導体装置で
ある。

本発明の一態様において、第１のトランジスタと第２のトランジスタとが絶縁層を挟んで
積層されていることが好ましい。

本発明の一態様では、ＣＰＵ、メモリ、及び信号処理回路に対する電源電圧の供給を、前
記ＣＰＵとは異なるＣＰＵを用いて、プログラムにより個別に制御することにより、回路
毎に最適な電源供給期間を設定し、無駄な電力消費の抑制を図る。

具体的には、回路毎に電源電圧の供給を制御するスイッチ（電源供給制御スイッチ）を設
け、前記ＣＰＵとは異なるＣＰＵを用いて、プログラムにより該スイッチを制御する。こ
れにより、各回路に対する電源電圧の供給を個別に制御することができる。

本発明の一態様は、入力信号に従い演算処理を行う第１のＣＰＵと、前記第１のＣＰＵの
前記演算処理の際に、データの読み出し及び書き込みが行われるメモリと、前記第１のＣ
ＰＵの前記演算処理により生成されるデータ信号を変換して出力信号を生成する信号処理
回路と、前記第１のＣＰＵに対する電源電圧の供給を制御する第１の電源供給制御スイッ
チと、前記メモリに対する前記電源電圧の供給を制御する第２の電源供給制御スイッチと
、前記信号処理回路に対する前記電源電圧の供給を制御する第３の電源供給制御スイッチ
と、を有し、前記第１のＣＰＵとは異なる第２のＣＰＵにより前記第１乃至第３の電源供
給制御スイッチのそれぞれを個別にプログラムで制御することを特徴とする半導体装置で
ある。

前記第１のＣＰＵに対する前記電源電圧の供給が開始された後且つ前記第１のＣＰＵの演
算結果を示すデータが前記信号処理回路に入力される前に、前記信号処理回路に対する前
記電源電圧の供給が開始するように前記第３の電源供給制御スイッチが制御されることが
好ましい。

前記第１のＣＰＵの演算結果を示すデータが前記信号処理回路に入力された後且つ前記演
算結果を示す前記データの変換データが出力信号として前記信号処理回路から出力される
前に、前記第１のＣＰＵに対する前記電源電圧の供給が停止するように前記第１の電源供
給制御スイッチが制御されることが好ましい。

前記第１のＣＰＵに対する前記電源電圧の供給が開始された後且つ前記第１のＣＰＵの演
算結果を示すデータが前記信号処理回路に入力される前に、前記信号処理回路に対する前
記電源電圧の供給が開始するように前記第３の電源供給制御スイッチが制御され、前記第
１のＣＰＵの演算結果を示すデータが前記信号処理回路に入力された後且つ前記演算結果
を示す前記データの変換データが出力信号として前記信号処理回路から出力される前に、
前記第１のＣＰＵに対する前記電源電圧の供給が停止するように前記第１の電源供給制御
スイッチが制御されることが好ましい。

前記第１のＣＰＵのレジスタが記憶回路を有し、前記記憶回路が、前記第１のＣＰＵに対
して前記電源電圧が供給される期間にデータを保持する第１の記憶回路と、前記第１のＣ
ＰＵに対する前記電源電圧の供給が停止する期間にデータを保持する第２の記憶回路と、
を有し、前記第２の記憶回路が、データの書き込み及び保持を制御する電界効果トランジ
スタを有し、前記第２の記憶回路が有する前記電界効果トランジスタにおいて、チャネル
幅１μｍあたりのオフ電流が１００ｚＡ以下であることが好ましい。

前記第１のＣＰＵのレジスタが有する前記記憶回路において、前記第２の記憶回路が有す
る前記電界効果トランジスタが、チャネルが形成され、シリコンよりもバンドギャップの
広い酸化物半導体の層を含み、前記酸化物半導体の層が、ｃ軸が被形成面の法線ベクトル
又は表面の法線ベクトルに平行な方向に揃い、且つａｂ面に垂直な方向から見て三角形状
又は六角形状の原子配列を有し、ｃ軸に垂直な方向から見て金属原子が層状又は金属原子
と酸素原子が層状に配列する相を含むことが好ましい。

前記メモリが記憶装置を有し、前記記憶装置がメモリセルを備え、前記メモリセルが、デ
ータの書き込み及び保持を制御する電界効果トランジスタを有し、前記メモリセルが有す
る前記電界効果トランジスタにおいて、チャネル幅１μｍあたりのオフ電流が１００ｚＡ
以下であることが好ましい。

前記メモリセルが有する前記電界効果トランジスタが、チャネルが形成され、シリコンよ
りもバンドギャップの広い酸化物半導体の層を含み、前記酸化物半導体の層が、ｃ軸が被
形成面の法線ベクトル又は表面の法線ベクトルに平行な方向に揃い、且つａｂ面に垂直な
方向から見て三角形状又は六角形状の原子配列を有し、ｃ軸に垂直な方向から見て金属原
子が層状又は金属原子と酸素原子とが層状に配列する相を含むことが好ましい。

前記信号処理回路がレジスタを有し、前記信号処理回路が有する前記レジスタが記憶回路
を有し、前記記憶回路が、前記信号処理回路に対して前記電源電圧が供給される期間にデ
ータを保持する第１の記憶回路と、前記信号処理回路に対する前記電源電圧の供給が停止
する期間にデータを保持する第２の記憶回路と、を有し、前記第２の記憶回路が、データ
の書き込み及び保持を制御する機能を有し、チャネル幅１μｍあたりのオフ電流が１００
ｚＡ以下である電界効果トランジスタを有することが好ましい。

前記信号処理回路が有するレジスタにおいて、前記記憶回路が有する前記電界効果トラン
ジスタが、チャネルが形成され、シリコンよりもバンドギャップの広い酸化物半導体の層
を含み、前記酸化物半導体の層が、ｃ軸が被形成面の法線ベクトル又は表面の法線ベクト
ルに平行な方向に揃い、且つａｂ面に垂直な方向から見て三角形状又は六角形状の原子配
列を有し、ｃ軸に垂直な方向から見て金属原子が層状又は金属原子と酸素原子とが層状に
配列する相を含むことが好ましい。

前記第２のＣＰＵは、半導体装置に搭載されていてもよい。

本発明の一態様により、回路毎に電源供給期間を最適化でき、消費電力を低減できる。

半導体装置の例を説明するための図。半導体装置の例を説明するための図。電源供給制御スイッチの構成例を示す図。コントローラの構成例を示す図。半導体装置の例を説明するための図。半導体装置の例を説明するための図。半導体装置の例を説明するための図。半導体装置の駆動方法例を説明するためのタイミングチャート。記憶装置の構成例を説明するための図。記憶装置の構成例を説明するための図。記憶装置の駆動方法例を説明するためのタイミングチャート。記憶回路の構成例を説明するための図。記憶回路の駆動方法例を説明するためのタイミングチャート。半導体装置の構造例を説明するための断面模式図。半導体装置の構造例を説明するための断面模式図。電子機器の例を説明するための図。ＣＰＵの例を説明するための図。レジスタの例を説明するための図。半導体装置の例を説明するための図。半導体装置の例を説明するための図。半導体装置の例を説明するための図。半導体装置の例を説明するための図。

本発明の実施の形態の例について説明する。なお、本発明の趣旨及び範囲から逸脱せずに
実施の形態の内容を変更することは、当業者であれば容易である。よって、本発明は下記
実施の形態の記載内容に限定されない。

また、本明細書では、各実施の形態の内容を互いに適宜組み合わせることができる。また
、各実施の形態の内容を互いに適宜置き換えることができる。

また、第１、第２などの序数は、構成要素の混同を避けるために付しており、各構成要素
の数は、序数の数に限定されない。

（実施の形態１）
本実施の形態では、回路毎に電源供給の制御が可能な半導体装置の例について説明する。

まず、半導体装置の構成例について、図１を参照して説明する。

図１に示す半導体装置１００は、ＣＰＵ１１１と、メモリ１１２と、信号処理回路１１３
と、電源供給制御スイッチ（ＳＷと示す）１２１乃至１２３と、コントローラ１５０と、
を有する。ＣＰＵ１１１、メモリ１１２、信号処理回路１１３、及びコントローラ１５０
のそれぞれは、バスにより互いに信号の入出力を行うことができる。また、半導体装置１
００には、電源１９０から電源供給線（電源線ともいう）を通じて電源電圧が供給（印加
ともいう）される。また、電源１９０が二次電池の場合、電源１９０が半導体装置１００
内に設けられていてもよい。

ＣＰＵ１１１は、入力信号に従い演算処理を行う機能を有する。入力信号としては、例え
ばクロック信号、ＣＰＵ１１１の動作を制御するための信号、信号処理回路１１３の動作
を制御するための信号、入力装置から入力される信号などが挙げられる。なお、本明細書
では、特に指定する場合を除き、複数種の信号であっても単に信号と表記する場合がある
。

ＣＰＵ１１１のレジスタは、例えば第１の記憶回路と第２の記憶回路を用いて構成できる
。このとき、ＣＰＵ１１１に対する電源供給を停止させる直前に第２の記憶回路にデータ
を退避させる。また、電源供給を再開させた直後に第２の記憶回路に記憶されたデータを
第１の記憶回路に入力する。これにより、電源供給を再開させたときのＣＰＵ１１１の状
態復帰を速くすることができる。ただし、これに限定されず、他の記憶回路を用いてレジ
スタを構成してもよい。

上記第２の記憶回路は、例えばオフ電流の低いトランジスタを用いて構成される。このと
き、上記オフ電流の低いトランジスタは、第２の記憶回路のデータの書き込み及び保持を
制御する機能を有する。

このとき、上記オフ電流の低いトランジスタのオフ電流は、チャネル幅１μｍあたり１０
０ｚＡ以下である。

上記オフ電流の低いトランジスタとしては、例えばシリコンよりもバンドギャップの広い
酸化物半導体を含むチャネル形成領域を有し、該チャネル形成領域が実質的にｉ型である
電界効果トランジスタを用いることができる。上記酸化物半導体を含む電界効果トランジ
スタは、例えば水素又は水などの不純物を可能な限り除去し、酸素を供給して酸素欠損を
可能な限り減らすことにより作製することができる。

上記オフ電流の低いトランジスタを用いて記憶回路を構成することにより、該トランジス
タをオフ状態にするのみでデータを長期間保持できるため、簡略な構成で記憶回路を構成
することができる。

メモリ１１２は、ＣＰＵ１１１の演算処理の際に、データの読み出し又は書き込みが行わ
れる。

メモリ１１２としては、例えば上記オフ電流の低いトランジスタを用いたメモリセルを複
数備える記憶装置を用いることができる。上記オフ電流の低いトランジスタは、メモリセ
ルのデータの書き込み及び保持を制御する機能を有する。上記記憶装置は、電源供給を停
止させた場合であっても、データを長時間保持できる。このため、上記記憶装置を用いて
メモリ１１２が構成されることにより、データの書き換え及び読み出しが不要な期間にメ
モリ１１２に対する電源電圧の供給を停止でき、消費電力を低減することができる。ただ
し、これに限定されず、他の記憶装置を用いてメモリ１１２を構成してもよい。

信号処理回路１１３は、ＣＰＵ１１１の演算結果となるデータ信号（演算データ信号）を
変換して出力信号を生成する機能を有する。信号処理回路１１３は、例えば出力装置用の
信号を生成する機能を有する。出力装置としては、例えばディスプレイ、スピーカー、プ
リンタなどが挙げられる。また、出力装置の代わりにタッチパネルなどの入出力装置用の
信号を生成してもよい。

信号処理回路１１３は、例えばプロセッサ及びレジスタを用いて構成される。さらに、信
号処理回路１１３の演算処理に用いられるデータを記憶するメモリを別途設けてもよい。
ただし、これに限定されず、他の集積回路を用いて信号処理回路１１３を構成してもよい
。

信号処理回路１１３が有するレジスタは、例えばＣＰＵ１１１のレジスタに適用可能な第
１の記憶回路及び第２の記憶回路を用いて構成される。これにより、電源供給を停止させ
、その後電源供給を再開させた後の信号処理回路１１３の状態復帰を速くすることができ
る。ただし、これに限定されず、他の記憶回路を用いてレジスタを構成してもよい。

また、図２には半導体装置１００、第１のＣＰＵであるＣＰＵ１１０、及び電源１９０が
示されている。図２に示す半導体装置１００は、第２のＣＰＵであるＣＰＵ１１１と、メ
モリ１１２と、信号処理回路１１３と、電源供給制御スイッチ１２１と、電源供給制御ス
イッチ１２２と、電源供給制御スイッチ１２３と、を有する。ＣＰＵ１１１、メモリ１１
２及び信号処理回路１１３のそれぞれは、バスにより互いに信号の入出力を行うことがで
きる。また、半導体装置１００には、電源１９０から電源供給線を通じて電源電圧が供給
される。また、電源１９０が二次電池の場合、電源１９０が半導体装置１００内に設けら
れていてもよい。

また、電源供給制御スイッチ１２１、電源供給制御スイッチ１２２、及び電源供給制御ス
イッチ１２３は、ＣＰＵ１１０により制御される。電源供給制御スイッチ１２１、電源供
給制御スイッチ１２２、及び電源供給制御スイッチ１２３のそれぞれは、有線または無線
によりＣＰＵ１１０からの信号を用いてプログラムにより制御される。

ただし、ＣＰＵ１１０が半導体装置１００に含まれていてもよい。すなわち、ＣＰＵ１１
０が、ＣＰＵ１１１、メモリ１１２、及び信号処理回路１１３と同一のチップ上に設けら
れていてもよい。

なお、ＣＰＵ１１０は、プログラムメモリ１１００を有する。プログラムメモリ１１００
には、電源供給制御スイッチ１２１、電源供給制御スイッチ１２２、及び電源供給制御ス
イッチ１２３を制御するプログラムが記憶されている。

ただし、これに限定されず、プログラムメモリ１１００は、ＣＰＵ１１０内に設けられて
おらず、別途設けられたプログラムメモリ１１００がＣＰＵ１１０に接続される形態であ
ってもよい。

プログラムメモリ１１００は、揮発性メモリであってもよいし、不揮発性メモリであって
もよい。プログラムメモリ１１００が揮発性メモリである場合には、半導体装置１００の
動作を開始するに際して、プログラムメモリ１１００にプログラムを書き込む初期設定が
必要である。一方、プログラムメモリ１１００が不揮発性メモリである場合には、予めプ
ログラムを記憶させておくことができる。

また、プログラムメモリ１１００は、書き換え可能なメモリであってもよいし、書き換え
不可能なメモリであってもよいが、書き換え可能なメモリであることが好ましい。プログ
ラムメモリ１１００を書き換え可能なメモリとすることで、電源供給制御スイッチ１２１
、電源供給制御スイッチ１２２、及び電源供給制御スイッチ１２３を制御するプログラム
の変更または更新などが可能となるからである。

なお、図２に示すように、ＣＰＵ１１０とＣＰＵ１１１は、有線または無線による通信が
可能な構成であるとよい。ＣＰＵ１１０と信号処理回路１１３も、有線または無線による
通信が可能な構成であるとよい。

電源供給制御スイッチ１２１は、ＣＰＵ１１１に対する電源電圧の供給を制御する機能を
有する。

電源供給制御スイッチ１２２は、メモリ１１２に対する電源電圧の供給を制御する機能を
有する。

電源供給制御スイッチ１２３は、信号処理回路１１３に対する電源電圧の供給を制御する
機能を有する。

電源供給制御スイッチ１２１乃至１２３は、電界効果トランジスタを用いて構成される。
このとき、上記電界効果トランジスタとしては、上記オフ電流の低いトランジスタを用い
てもよい。

電源供給制御スイッチ１２１乃至１２３の構成例について、図３を参照して説明する。

図３に示す電源供給制御スイッチは、トランジスタ２１と、トランジスタ２２と、を有す
る。

トランジスタ２１は、電源１９０と、電源供給制御スイッチ１２１〜１２３により電源供
給が制御される各回路（ＣＰＵ１１１、メモリ１１２、又は信号処理回路１１３）の間に
設けられる。図１に示す構成おいて、トランジスタ２１のゲートには、コントローラ１５
０（図２に示す構成ではＣＰＵ１１０）から制御信号ＳＷ＿ＯＮが入力される。トランジ
スタ２１がオン状態又はオフ状態になることにより、ＣＰＵ１１１、メモリ１１２、又は
信号処理回路１１３などの各回路に電源電圧を供給するか否かが制御される。

トランジスタ２２のゲートには、コントローラ１５０（図２に示す構成ではＣＰＵ１１０
）から制御信号ＳＷ＿ＯＦＦが入力される。トランジスタ２２がオン状態又はオフ状態に
なることにより、ＣＰＵ１１１、メモリ１１２、又は信号処理回路１１３などの各回路に
接地電位（ＧＮＤ）を供給するか否かが制御される。

トランジスタ２１がオン状態であり、トランジスタ２２がオフ状態であるときに、図３に
示す電源供給制御スイッチがオン状態となる。トランジスタ２１がオフ状態であり、トラ
ンジスタ２２がオン状態であるときに、図３に示す電源供給制御スイッチがオフ状態とな
る。

以上が図３に示す電源供給制御スイッチの構成例の説明である。

図１に示すコントローラ１５０は、上記入力信号、ＣＰＵ１１１から入力される命令信号
、信号処理回路１１３から入力される命令信号に従って電源供給制御スイッチ１２１乃至
１２３を個別に制御する機能を少なくとも有する。また、コントローラ１５０は、ＣＰＵ
１１１及び信号処理回路１１３の駆動を制御する機能を有する。また、コントローラ１５
０には、電源電圧が供給される。

図２に示すＣＰＵ１１０は、電源供給制御スイッチ１２１〜１２３をプログラムにより
個別に制御する。また、ＣＰＵ１１０には電源１９０より電源供給線を通じて電源電圧が
供給される。ただし、これに限定されず、ＣＰＵ１１０は、電源１９０とは異なる電源か
ら電源電圧が供給される構成であってもよい。

コントローラ１５０の構成例について、図４を参照して説明する。

図４に示すコントローラ１５０は、インターフェース部１５１と、クロック生成部１５２
と、出力信号制御部１５３と、バッファ部１５４と、を含む。

上記入力信号、ＣＰＵ１１１から入力される命令信号、信号処理回路１１３から入力され
る命令信号などの信号は、インターフェース部１５１を介して出力信号制御部１５３に入
力される。

クロック生成部１５２では、入力されたクロック信号を用いてコントローラ１５０で使用
するクロック信号を生成して出力信号制御部１５３を含む各回路に出力する。このとき、
入力されたクロック信号を分周してコントローラ１５０で用いることにより、コントロー
ラ１５０の消費電力を小さくすることができる。

出力信号制御部１５３は、カウンタ回路１５５を有する。出力信号制御部１５３は、カウ
ンタ回路１５５でクロック信号をカウントし、コントローラ１５０に入力される信号に従
って、出力する複数の信号のハイ状態又はロー状態を設定する機能を有する。上記複数の
信号としては、電源供給制御スイッチ１２１乃至１２３を個別に制御するための制御信号
（例えば複数の制御信号ＳＷ＿ＯＮ、複数の制御信号ＳＷ＿ＯＦＦ）、ＣＰＵ１１１の動
作を制御するための信号、信号処理回路１１３の動作を制御するための信号などが挙げら
れる。

出力信号制御部１５３で生成された各信号は、バッファ部１５４を介して各回路に出力さ
れる。

以上が図４に示すコントローラの構成例の説明である。

図１に示す半導体装置１００では、電源供給制御スイッチ１２１乃至１２３を設け、入力
信号、ＣＰＵ１１１から入力される命令信号、信号処理回路１１３から入力される命令信
号に従ってコントローラ１５０により、電源供給制御スイッチ１２１乃至１２３が個別に
制御される。

図２に示す半導体装置１００では、電源供給制御スイッチ１２１〜１２３が設けられて
おり、ＣＰＵ１１０により、電源供給制御スイッチ１２１〜１２３が個別に制御される。

ＣＰＵ１１１、メモリ１１２、及び信号処理回路１１３のそれぞれにおいて、電源供給の
最適なタイミングは互いに異なる。そのため、ＣＰＵ１１１、メモリ１１２、及び信号処
理回路１１３のそれぞれに対する電源供給のタイミングを個別に最適化することにより、
不要な電力の消費を抑制することができる。

さらに、本実施の形態の半導体装置の具体例について、図５乃至図８を参照して説明する
。なお、図１又は図２と同じ符号の回路の説明については、図１又は図２の説明を適宜援
用できる。

図５に示す半導体装置は、信号処理回路１１３の一例である画像処理回路１１３Ａと、図
１に示す回路に加え、メモリ１１４と、電源供給制御スイッチ１２４と、を備える。なお
、ＣＰＵ１１１、メモリ１１２、画像処理回路１１３Ａ（信号処理回路１１３）、メモリ
１１４、電源供給制御スイッチ１２１乃至１２４、及びコントローラ１５０を一つのチッ
プで構成し、マイクロコンピュータ１００Ａとすることができる。また、入力装置１０１
としてタッチパネル１７１及びタッチパネルコントローラ１７２が設けられていてもよい
。ただし、これに限定されず、例えば図６に示すように、入力装置１０１としてキーボー
ド１７３及びキーボードコントローラ１７４が設けられていてもよい。また、出力装置１
０２としてディスプレイ１８１及びディスプレイコントローラ１８２が設けられていても
よい。ディスプレイ１８１としては、例えば液晶ディスプレイ又はエレクトロルミネセン
ス（ＥＬともいう）ディスプレイを用いることができる。

図７に示す半導体装置は、信号処理回路１１３の一例である画像処理回路１１３Ａと、
図２に示す回路に加え、メモリ１１４と、電源供給制御スイッチ１２４と、を備える。マ
イクロコンピュータ１００Ａは、ＣＰＵ１１１、メモリ１１２、画像処理回路１１３Ａ（
信号処理回路１１３）、メモリ１１４及び電源供給制御スイッチ１２１〜１２４により一
つのチップで構成されている。入力装置１０１としては、タッチパネル１７１及びタッチ
パネルコントローラ１７２が設けられていてもよい。ただし、これに限定されず、入力装
置１０１として、キーボード１７３及びキーボードコントローラ１７４が設けられていて
もよい。また、出力装置１０２としては、ディスプレイ１８１及びディスプレイコントロ
ーラ１８２が設けられていてもよい。ディスプレイ１８１としては、例えば、液晶ディス
プレイまたはエレクトロルミネセンスディスプレイを用いることができる。

ＣＰＵ１１１が有するレジスタ１１１０は、上記第１の記憶回路と第２の記憶回路を有す
る記憶回路を複数用いて構成される。

メモリ１１２としては、上記オフ電流の低いトランジスタを有するメモリセルを備える記
憶装置を用いることができる。

画像処理回路１１３Ａは、ＣＰＵ１１１の演算処理により生成されるデータ信号を変換し
て出力装置に出力する画像信号を生成する機能を有する。

画像処理回路１１３Ａが有するレジスタ１１３０は、例えば信号処理回路１１３に適用可
能な記憶回路を用いて構成される。

メモリ１１４は、画像処理回路１１３Ａの変換処理により、データの読み出し又は書き込
みが行われる。メモリ１１４には、ルックアップテーブル（ＬＵＴともいう）となるデー
タが記憶される。メモリ１１４は、例えばＲＯＭ及びＲＡＭの一方又は両方を用いて構成
される。

メモリ１１４は、例えば上記オフ電流の低いトランジスタを有するメモリセルを備える記
憶装置を用いて構成される。

電源供給制御スイッチ１２４は、メモリ１１４に対する電源電圧の供給を制御する機能を
有する。

このとき、コントローラ１５０は、入力装置１０１からの信号を含む入力信号、ＣＰＵ１
１１から入力される命令信号、信号処理回路１１３から入力される命令信号に従って電源
供給制御スイッチ１２１乃至１２４を個別に制御する。

また、図７において、ＣＰＵ１１０は、電源供給制御スイッチ１２１〜１２４をプログ
ラムにより個別に制御する。

電源供給制御スイッチ１２４は、電界効果トランジスタを用いて構成される。例えば、電
源供給制御スイッチ１２４を図３に示す構成にしてもよい。

図５及び図６に示す半導体装置の一例では、電源供給制御スイッチ１２１乃至１２４が設
けられており、入力装置１０１からの入力信号、ＣＰＵ１１１から入力される命令信号、
信号処理回路１１３から入力される命令信号に従ってコントローラ１５０により、電源供
給制御スイッチ１２１乃至１２４を個別に制御する。なお、ＣＰＵ１１１を複数のブロッ
クに分け、電源供給制御スイッチ１２１とは別に電源供給制御スイッチを設け、コントロ
ーラ１５０により、上記複数の電源供給制御スイッチを個別に制御してもよい。また、画
像処理回路１１３Ａを複数のブロックに分け、電源供給制御スイッチ１２３とは別に電源
供給制御スイッチを設け、コントローラ１５０により、上記複数の電源供給制御スイッチ
を個別に制御してもよい。

図７に示す半導体装置の一例では、電源供給制御スイッチ１２１〜１２４が設けられてお
り、ＣＰＵ１１０は、電源供給制御スイッチ１２１〜１２４をプログラムにより個別に制
御する。なお、ＣＰＵ１１１を複数のブロックに分け、電源供給制御スイッチ１２１とは
別に電源供給制御スイッチを設け、ＣＰＵ１１０を用いて、前記複数の電源供給制御スイ
ッチをプログラムにより個別に制御してもよい。また、画像処理回路１１３Ａを複数のブ
ロックに分けて、電源供給制御スイッチ１２３とは別に電源供給制御スイッチを設け、Ｃ
ＰＵ１１０を用いて、前記複数の電源供給制御スイッチを個別にプログラムにより制御し
てもよい。

すなわち、電源供給制御スイッチにより制御される一の回路につき、複数の電源供給制御
スイッチが設けられていてもよい。

さらに、本実施の形態の半導体装置の駆動方法例として、図５及び図７に示す半導体装置
の電源供給方法の一例について図８のタイミングチャートを参照して説明する。

図８に示すように、例えば、時刻Ｔ１において、タッチパネル１７１を操作すると、タッ
チパネルコントローラ１７２の出力信号（ＯＵＴ１７２）のデータ（ＯＵＴ１７２のパル
ス部分）がコントローラ１５０（図７に示す構成の場合はＣＰＵ１１０）に入力される。

このとき、コントローラ１５０（図７に示す構成の場合はＣＰＵ１１０）により、時刻Ｔ
２に電源供給制御スイッチ１２１をオン状態（ＯＮともいう）にしてＣＰＵ１１１に対す
る電源電圧の供給を開始し、時刻Ｔ３に電源供給制御スイッチ１２２をオン状態にしてメ
モリ１１２に対する電源電圧の供給を開始する。例えば、コントローラ１５０から出力す
る制御信号（複数の制御信号ＳＷ＿ＯＮ、複数の制御信号ＳＷ＿ＯＦＦ）の値を、電源供
給制御スイッチ１２１及び１２２がオン状態になる値に設定する。なお、ＣＰＵ１１１及
びメモリ１１２に対する電源電圧の供給を開始するタイミングは同じでもよいが、電源供
給制御スイッチ１２１及び１２２を個別に制御し、ＣＰＵ１１１に対して電源電圧の供給
を開始した後、メモリ１１２に対するアクセスが必要となる時刻までメモリ１１２に対す
る電源電圧の供給を停止させておくと、消費電力をさらに低減することができる。

ＣＰＵ１１１及びメモリ１１２に対する電源電圧の供給を開始した後に、遅延させたタッ
チパネルコントローラ１７２の出力信号（ＯＵＴ１７２）をＣＰＵ１１１に入力する。な
お、出力信号（ＯＵＴ１７２）の遅延は、遅延回路を用いて行えばよい。

このとき、ＣＰＵ１１１により、タッチパネルコントローラ１７２の出力信号（ＯＵＴ１
７２）を含む入力信号（ＩＮ１１１）のデータ（ＩＮ１１１のパルス部分）とメモリ１１
２のデータに基づいて演算処理を行う。さらに、時刻Ｔ４に電源供給制御スイッチ１２３
をオン状態にして画像処理回路１１３Ａに対する電源電圧の供給を開始し、時刻Ｔ５に電
源供給制御スイッチ１２４をオン状態にしてメモリ１１４に対する電源電圧の供給を開始
する。例えば、ＣＰＵ１１１からの命令信号により、コントローラ１５０から出力する制
御信号（複数の制御信号ＳＷ＿ＯＮ、複数の制御信号ＳＷ＿ＯＦＦ）の値を、電源供給制
御スイッチ１２３及び１２４がオン状態になる値に設定する。ただし、これに限定されず
、タッチパネルコントローラ１７２の出力信号（ＯＵＴ１７２）により、コントローラ１
５０から出力する制御信号の値を、電源供給制御スイッチ１２３及び１２４がオン状態に
なる値に設定してもよい。なお、画像処理回路１１３Ａ及びメモリ１１４に対する電源電
圧の供給を開始するタイミングは同じでもよいが、電源供給制御スイッチ１２３及び１２
４を個別に制御し、画像処理回路１１３Ａに対して電源電圧の供給を開始した後、メモリ
１１４に対するアクセスが必要となる時刻までメモリ１１４に対する電源電圧の供給を停
止させておくと、消費電力をさらに低減することができる。

さらに、ＣＰＵ１１１は、演算処理によって生成された演算結果を示すデータ（ＯＵＴ１
１１のパルス部分）を含むデータ信号（ＯＵＴ１１１）を画像処理回路１１３Ａに出力す
る。画像処理回路１１３Ａに対するデータ信号の出力が終わったら、時刻Ｔ６に電源供給
制御スイッチ１２２をオフ状態（ＯＦＦともいう）にしてメモリ１１２に対する電源電圧
の供給を停止し、時刻Ｔ７に電源供給制御スイッチ１２１をオフ状態にしてＣＰＵ１１１
に対する電源電圧の供給を停止する。例えば、ＣＰＵ１１１からの命令信号により、コン
トローラ１５０から出力する制御信号の値を、電源供給制御スイッチ１２１及び１２２が
オフ状態になる値に設定する。ただし、これに限定されず、画像処理回路１１３Ａからの
命令信号によりコントローラ１５０から出力する制御信号の値を、電源供給制御スイッチ
１２１及び１２２がオフ状態になる値に設定してもよい。なお、ＣＰＵ１１１及びメモリ
１１２に対する電源電圧の供給を停止するタイミングは同じでもよいが、電源供給制御ス
イッチ１２１及び１２２を個別に制御し、ＣＰＵ１１１に対する電源電圧の供給は行いつ
つ、メモリ１１２に対するアクセスが不要となった時点でメモリ１１２に対する電源電圧
の供給を停止させると、消費電力をさらに低減することができる。また、ＣＰＵ１１１に
対する電源電圧の供給を停止する直前に、レジスタ１１１０の複数の記憶回路が有する第
２の記憶回路にデータを退避させ、電源電圧の供給の再開直後に、第２の記憶回路に記憶
されたデータを第１の記憶回路に入力することにより、電源電圧の供給を再開させた後の
ＣＰＵ１１１の状態復帰を速くすることができる。

画像処理回路１１３Ａは、入力されたＣＰＵ１１１の出力信号（ＯＵＴ１１１）を変換し
てディスプレイコントローラ１８２に出力する信号を生成する。変換処理が終わると、生
成したデータ（ＯＵＴ１１３Ａのパルス部分）を含む信号（ＯＵＴ１１３Ａ）をディスプ
レイコントローラ１８２に出力し、時刻Ｔ８に電源供給制御スイッチ１２４をオフ状態に
してメモリ１１４に対する電源電圧の供給を停止し、時刻Ｔ９に電源供給制御スイッチ１
２３をオフ状態にして画像処理回路１１３Ａに対する電源電圧の供給を停止する。例えば
、画像処理回路１１３Ａからの命令信号により、コントローラ１５０から出力する制御信
号（複数の制御信号ＳＷ＿ＯＮ、複数の制御信号ＳＷ＿ＯＦＦ）の値を電源供給制御スイ
ッチ１２３及び１２４がオフ状態になる値に設定する。なお、画像処理回路１１３Ａ及び
メモリ１１４に対する電源電圧の供給を停止するタイミングは同じでもよいが、電源供給
制御スイッチ１２３及び１２４を個別に制御し、画像処理回路１１３Ａに対する電源電圧
の供給は行いつつ、メモリ１１４に対するアクセスが不要となった時点でメモリ１１４に
対する電源電圧の供給を停止させると、消費電力をさらに低減することができる。また、
画像処理回路１１３Ａに対する電源電圧の供給を停止する直前に、レジスタ１１３０の第
２の記憶回路にデータを退避させ、電源電圧の供給の再開直後に、第２の記憶回路に記憶
されたデータを第１の記憶回路に入力することにより、電源電圧の供給を再開させた後の
画像処理回路１１３Ａの状態復帰を速くすることができる。

以上が図５及び図７に示す半導体装置の電源供給方法の一例である。

図１乃至図８を参照して説明したように、本実施の形態の半導体装置の一例では、回路毎
に電源供給制御スイッチ（第１乃至第３の電源供給制御スイッチ）を設け、入力信号、Ｃ
ＰＵから入力される命令信号、信号処理回路から入力される命令信号に従ってコントロー
ラ又は第１のＣＰＵとなるＣＰＵにより、複数の電源供給制御スイッチを個別に制御する
。

各回路（ＣＰＵ、メモリ、及び信号処理回路）のそれぞれにおいて、電源供給の最適なタ
イミングは互いに異なる。そのため、各回路に対する電源供給のタイミングを個別に最適
化して、不要な電力の消費を抑制できる。

例えば、ＣＰＵに対する電源電圧の供給が開始された後で且つＣＰＵの演算結果を示すデ
ータが信号処理回路に入力される前に、信号処理回路に対する電源電圧の供給が開始され
るように、第３の電源供給制御スイッチを制御することにより、消費電力を低減できる。

また、ＣＰＵの演算結果を示すデータが信号処理回路に入力された後且つ該演算結果を示
すデータの変換データが出力信号として信号処理回路から出力される前に、ＣＰＵに対す
る電源電圧の供給が停止するように第１の電源供給制御スイッチを制御することにより、
消費電力を低減することができる。

（実施の形態２）
本実施の形態では、上記実施の形態における半導体装置のメモリに適用可能な記憶装置の
一例について説明する。

本実施の形態における記憶装置の例は、ｉ行（ｉは２以上の自然数）ｊ列（ｊは自然数）
にマトリクス状に配列された複数のメモリセルを備えたメモリセルアレイを具備する。メ
モリセルは、実施の形態１の半導体装置における記憶回路に相当する。

本実施の形態の記憶装置におけるメモリセルアレイの例について、図９を参照して説明す
る。

図９に示すメモリセルアレイは、ｉ行ｊ列のマトリクス状に配列された複数のメモリセル
２００と、第１乃至第ｊのビット線ＢＬと、第１乃至第ｉのワード線ＷＬと、第１乃至第
ｉの容量線ＣＬと、所定の値の電位が与えられるソース線ＳＬと、を有する。

図９に示すメモリセルアレイにおいて、Ｍ（Ｍは１以上ｉ以下の自然数）行Ｎ（Ｎは１以
上ｊ以下の自然数）列目のメモリセル２００（メモリセル２００（Ｍ，Ｎ））は、トラン
ジスタ２１１（Ｍ，Ｎ）と、トランジスタ２１２（Ｍ，Ｎ）と、容量素子２１３（Ｍ，Ｎ
）と、を備える。

また、トランジスタ２１１（Ｍ，Ｎ）のソース及びドレインの一方は、ビット線ＢＬ＿Ｎ
に電気的に接続されている。また、トランジスタ２１１（Ｍ，Ｎ）のゲートは、ワード線
ＷＬ＿Ｍに電気的に接続されている。

そして、トランジスタ２１１（Ｍ，Ｎ）は、ｎチャネル型トランジスタであり、データの
書き込み及び保持を制御するトランジスタである。

また、トランジスタ２１１（Ｍ，Ｎ）としては、実施の形態１に記載のオフ電流の低いト
ランジスタを用いることができる。

トランジスタ２１２（Ｍ，Ｎ）は、ｐチャネル型トランジスタである。トランジスタ２１
２（Ｍ，Ｎ）のソース及びドレインの一方はビット線ＢＬ＿Ｎに電気的に接続され、ソー
ス及びドレインの他方はソース線ＳＬに電気的に接続されている。また、トランジスタ２
１２（Ｍ，Ｎ）のゲートは、トランジスタ２１１（Ｍ，Ｎ）のソース及びドレインの他方
に電気的に接続されている。

トランジスタ２１２（Ｍ，Ｎ）は、出力するデータの電位を設定する出力トランジスタと
しての機能を有する。

容量素子２１３（Ｍ，Ｎ）の一対の電極の一方は、トランジスタ２１１（Ｍ，Ｎ）のソー
ス及びドレインの他方に電気的に接続され、他方は、容量線ＣＬ＿Ｍに電気的に接続され
ている。

容量素子２１３（Ｍ，Ｎ）は、データを保持する保持容量としての機能を有する。

以上が図９に示すメモリセルアレイの構成例の説明である。

なお、メモリセルにトランジスタ２１２は設けられていなくてもよい。例えばメモリセル
を図１０に示す構成にしてもよい。このとき、容量線ＣＬを一つにまとめてソース線ＳＬ
の代わりとすることができる。

次に、図９に示すメモリセルアレイを具備する記憶装置の駆動方法の一例について、図１
１を参照して説明する。図１１は、記憶装置の駆動方法の一例を説明するためのタイミン
グチャートである。ここでは、一例としてＭ行目のメモリセル２００に順次データを書き
込み、その後書き込まれたデータを読み出す場合について説明するが、これに限定されな
い。例えば、読み出しを行うことなく書き込み動作を繰り返し行ってもよい。

まず、Ｍ行目のメモリセル２００にデータを書き込む場合（Ｗｒｉｔｉｎｇともいう）、
図１１（Ａ）に示すように、第Ｍのワード線ＷＬ＿Ｍの電位をＶＨにし、それ以外のすべ
てのワード線ＷＬ＿ｏｔｈｅｒの電位をＶＬにする。

なお、ＶＨは、例えば基準電位（例えば接地電位）より大きい値の電位（例えば高電源電
位）であり、ＶＬは基準電位以下の電位（例えば低電源電位）である。

このとき、Ｍ行目のメモリセル２００のそれぞれにおいて、トランジスタ２１１がオン状
態になり、容量素子２１３の一対の電極の一方の電位が各ビット線ＢＬの電位と同等の値
になる。

その後、トランジスタ２１１がオフ状態となり、トランジスタ２１２のゲートは、浮遊状
態になり、トランジスタ２１２のゲートの電位は、保持される。

上記動作を行毎に行うことにより、全てのメモリセル２００にデータを書き込むことがで
きる。

また、Ｍ行目のメモリセル２００からデータを読み出す場合（Ｒｅａｄｉｎｇともいう）
、図１１（Ｂ）に示すように、すべてのワード線ＷＬの電位をＶＬにし、第Ｍの容量線Ｃ
Ｌ＿ＭをＶＬにし、それ以外のすべての容量線ＣＬ＿ｏｔｈｅｒの電位をＶＨにする。

なお、Ｍ行目のメモリセル２００において、トランジスタ２１２のソースとドレインの間
の抵抗値は、トランジスタ２１２のゲートの電圧に応じて決まる。また、トランジスタ２
１２のソースとドレインの間に流れる電流に応じた値の電位をデータとしてメモリセル２
００から読み出すことができる。

さらに、上記動作を行毎に繰り返し行うことにより、全てのメモリセル２００においてデ
ータを読み出すことができる。以上が図９に示す半導体装置の駆動方法例の説明である。

図９乃至図１１を参照して説明したように、本実施の形態における半導体装置の一例では
、データの書き込み及び保持を制御するトランジスタとしてオフ電流の低い電界効果トラ
ンジスタを用いることでデータの保持期間を長くすることができる。よって、電源電圧の
供給を停止した場合であってもデータを保持することができる。

（実施の形態３）
本実施の形態では、実施の形態１の半導体装置が有するレジスタを構成する記憶回路の例
について説明する。

本実施の形態の記憶回路の構成例について図１２を参照して説明する。

図１２（Ａ）に示すように、本実施の形態の記憶回路は、フリップフロップ（ＦＦともい
う）６０１と、記憶回路（ＮＶＭともいう）６０２と、セレクタ（ＳＥＬともいう）６０
３と、を有する。

フリップフロップ６０１には、リセット信号ＲＳＴ、クロック信号ＣＬＫ、及びセレクタ
６０３で選択されたデータ信号Ｄが入力される。リセット信号ＲＳＴ及びクロック信号Ｃ
ＬＫは、例えば実施の形態１に示す半導体装置のコントローラ１５０から入力される。フ
リップフロップ６０１は、クロック信号ＣＬＫに従って入力されるデータ信号Ｄのデータ
を保持し、データ信号Ｑとして出力する機能を有する。

記憶回路６０２には、書き込み制御信号ＷＥ、読み出し制御信号ＲＤ、及びセレクタ６０
３で選択されたデータ信号が入力される。書き込み制御信号ＷＥ及び読み出し制御信号Ｒ
Ｄは、例えば実施の形態１に示す半導体装置のコントローラ１５０から入力される。また
、図２の構成の場合にはＣＰＵ１１０からの指令により、半導体装置に設けられた信号生
成回路から出力されている。

記憶回路６０２は、書き込み制御信号ＷＥに従って、入力されるデータ信号のデータを記
憶し、読み出し制御信号ＲＤに従って、記憶されたデータをデータ信号として出力する機
能を有する。

セレクタ６０３には、第１の端子を介して読み出し制御信号ＲＤ、第２の端子を介してデ
ータ信号Ｄ、第３の端子を介して記憶回路６０２から出力されるデータ信号Ｄ＿ＮＶＭが
入力される。

セレクタ６０３は、読み出し制御信号ＲＤに従って、データ信号Ｄ又はデータ信号Ｄ＿Ｎ
ＶＭのどちらを第４の端子を介して出力するか選択する機能を有する。

さらに、記憶回路６０２の一構成例について、図１２（Ｂ）を参照して説明する。

図１２（Ｂ）に示すように、記憶回路６０２は、データ保持部６２１及びデータ読み出し
部６２２を含む。

データ保持部６２１には、トランジスタ６３１及び容量素子６３２が設けられている。

トランジスタ６３１は、ｎチャネル型トランジスタである。トランジスタ６３１のソース
及びドレインの一方は、セレクタ６０３の出力端子（第４の端子）に電気的に接続されて
いる。トランジスタ６３１は、書き込み制御信号ＷＥに従ってセレクタ６０３から入力さ
れるデータ信号の保持を制御する機能を有する。

トランジスタ６３１としては、実施の形態１に示すオフ電流の低いトランジスタを用いる
ことができる。

容量素子６３２の一対の電極の一方はトランジスタ６３１のソース及びドレインの他方に
電気的に接続され、他方には接地電位（ＧＮＤ）が与えられる。容量素子６３２は、記憶
するデータ信号のデータＤ＿ＨＬＤに基づく電荷を保持する機能を有する。トランジスタ
６３１のオフ電流が非常に低いため、電源電圧の供給が停止しても容量素子６３２の電荷
は保持され、データＤ＿ＨＬＤが保持される。

データ読み出し部６２２には、トランジスタ６３３、トランジスタ６３４、トランジスタ
６３５、及びインバータ６３６が設けられる。

トランジスタ６３３は、ｐチャネル型トランジスタである。トランジスタ６３３のソース
及びドレインの一方には電源電位（ＶＤＤ）が与えられ、ゲートには、読み出し制御信号
ＲＤが入力される。該電源電位と接地電位の差が電源電圧ＰＷＲとなる。

トランジスタ６３４は、ｎチャネル型トランジスタである。トランジスタ６３４のソース
及びドレインの一方は、トランジスタ６３３のソース及びドレインの他方に電気的に接続
されており、ゲートには、読み出し制御信号ＲＤが入力される。

トランジスタ６３５は、ｎチャネル型トランジスタである。トランジスタ６３５のソース
及びドレインの一方は、トランジスタ６３４のソース及びドレインの他方に電気的に接続
されており、ソース及びドレインの他方には、接地電位が与えられる。また、トランジス
タ６３５のゲートの電位は、データＤ＿ＨＬＤとなる。

インバータ６３６の入力端子は、トランジスタ６３３のソース及びドレインの他方に電気
的に接続されている。また、インバータ６３６の出力端子は、セレクタ６０３の入力端子
（第３の端子）に電気的に接続され、インバータ６３６の出力信号がデータ信号Ｄ＿ＮＶ
Ｍとなる。

次に、図１２（Ａ）に示す記憶回路の駆動方法の一例について、図１３のタイミングチャ
ートを参照して説明する。

まず、通常動作期間である期間Ｔ１１において、電源電圧ＰＷＲ、リセット信号ＲＳＴ、
クロック信号ＣＬＫは、記憶回路に供給された状態である。このとき、セレクタ６０３は
、データ信号Ｄのデータをフリップフロップ６０１に出力する。フリップフロップ６０１
は、クロック信号ＣＬＫに従って入力されたデータ信号Ｄのデータを保持する。

次に、電源電圧ＰＷＲの供給を停止する直前のバックアップ期間である期間Ｔ１２におい
て、書き込み制御信号ＷＥのパルスに従って、記憶回路６０２にデータ信号Ｄのデータを
記憶させ、データＤ＿ＨＬＤとして保持する。その後記憶回路に対するクロック信号ＣＬ
Ｋの供給を停止し、さらにその後記憶回路に対するリセット信号ＲＳＴの供給を停止する
。

次に、電源停止期間である期間Ｔ１３において、記憶回路に対する電源電圧ＰＷＲの供給
を停止する。このとき、記憶回路６０２において、トランジスタ６３１のオフ電流が低い
ため、データＤ＿ＨＬＤの値が保持される。

次に、通常動作期間直前のリカバリー期間である期間Ｔ１４において、記憶回路に対する
電源電圧ＰＷＲの供給を再開し、その後クロック信号ＣＬＫの供給を再開し、さらにその
後リセット信号ＲＳＴの供給を再開する。さらに、読み出し制御信号ＲＤのパルスに従っ
て記憶回路６０２のデータ読み出し部６２２によりデータＤ＿ＨＬＤに応じた値のデータ
信号Ｄ＿ＮＶＭがセレクタ６０３に出力される。セレクタ６０３は、読み出し制御信号Ｒ
Ｄのパルスに従ってデータ信号Ｄ＿ＮＶＭをフリップフロップ６０１に入力する。これに
より、電源停止期間の直前の状態にフリップフロップ６０１を復帰させることができる。

その後、通常動作期間である期間Ｔ１５において、再びフリップフロップ６０１の通常動
作を行う。

以上が記憶回路の駆動方法例である。

図１２及び図１３を参照して説明したように、本実施の形態の記憶回路には、第１の記憶
回路（フリップフロップ）とオフ電流の低いトランジスタを用いた第２の記憶回路が設け
られており、電源供給を停止する直前に第２の記憶回路にデータを退避させ、電源供給を
再開させたときに該データを第１の記憶回路に入力し、電源供給を停止する直前の状態に
復帰させることができる。このようにして、電源供給を再開させてからの記憶回路の状態
復帰を速くすることができる。

（実施の形態４）
本実施の形態では、本発明の一態様である半導体装置の構造の一例について説明する。

まず、本発明の一態様である半導体装置に適用可能なトランジスタの構造の一例について
図１４の断面模式図を参照して説明する。なお、図１４に示す各構成要素は、実際の寸法
と異なる場合がある。

図１４（Ａ）に示すトランジスタは、半導体層７１１と、絶縁層７１４と、導電層７１５
と、絶縁層７１６ａ及び７１６ｂと、絶縁層７１７と、導電層７１８ａ及び７１８ｂと、
絶縁層７１９と、を含む。

半導体層７１１は、絶縁層７０１を介して被素子形成層７００の上に設けられている。な
お、必ずしも絶縁層７０１の上に半導体層７１１を設けなくてもよく、被素子形成層７０
０上に半導体層７１１が直接設けられていてもよい。

半導体層７１１は、互いに離間して、ドーパントが添加された領域７１２ａ及び７１２ｂ
を有し、領域７１２ａ及び７１２ｂの間にチャネル形成領域７１３を有する。

絶縁層７１４は、半導体層７１１の一部の上に設けられている。

導電層７１５は、絶縁層７１４を介して半導体層７１１に重畳して設けられている。

絶縁層７１６ａは、導電層７１５の一対の側面の一方に接して設けられ、絶縁層７１６ｂ
は、該一対の側面の他方に接して設けられている。

絶縁層７１７は、導電層７１５の上に設けられている。

導電層７１８ａは、領域７１２ａに接して設けられ、導電層７１８ｂは、領域７１２ｂに
接して設けられている。また、導電層７１８ａは、絶縁層７１６ａの側面に接し、導電層
７１８ｂは、絶縁層７１６ｂの側面に接する。

絶縁層７１９は、導電層７１８ａ及び７１８ｂの上に設けられる。

導電層７１８ａ及び７１８ｂ、並びに絶縁層７１９は、例えば導電膜及び絶縁層の積層に
対して平坦化処理（例えばＣＭＰ処理）を行うことにより形成される。

また、図１４（Ｂ）に示すトランジスタは、導電層７５１と、絶縁層７５２と、絶縁層７
５３と、半導体層７５４と、導電層７５５ａ及び７５５ｂと、導電層７５６ａ及び７５６
ｂと、絶縁層７５７と、を有する。

導電層７５１は、被素子形成層７５０の上に設けられている。

絶縁層７５２は、被素子形成層７５０の上に設けられている。絶縁層７５２及び導電層７
５１の表面は平坦であることが好ましい。

導電層７５１及び絶縁層７５２は、例えば導電膜及び絶縁層の積層に対して平坦化処理（
例えばＣＭＰ処理）を行うことにより形成される。

絶縁層７５３は、導電層７５１及び絶縁層７５２の上に設けられている。

半導体層７５４は、絶縁層７５３を介して導電層７５１に重畳して設けられている。

導電層７５５ａ及び７５５ｂは、互いに離間し、半導体層７５４に接して設けられている
。このとき、導電層７５５ａと７５５ｂの間隔は、トランジスタのチャネル長に相当し、
例えば５０ｎｍ未満であることが好ましい。例えば、電子ビームで露光して形成したレジ
ストマスクを用いて、導電膜の一部をエッチングすることにより、導電層７５５ａと７５
５ｂの間隔を５０ｎｍ未満にできる。また、例えば、導電層７５５ａと７５５ｂの間隔は
、導電層７５６ａと７５６ｂの間隔よりも短いことが好ましい。

導電層７５６ａは、導電層７５５ａの一部の上に接して設けられており、導電層７５６ｂ
は、導電層７５５ｂの一部の上に接して設けられている。また、導電層７５６ａ及び７５
６ｂの電気抵抗値は、導電層７５５ａ及び７５５ｂの電気抵抗値よりも低いことが好まし
い。

絶縁層７５７は、半導体層７５４の上面を覆うように設けられている。

さらに、各構成要素について以下に説明する。各構成要素は、必ずしも単層に限定されず
、積層であってもよい。

絶縁層７０１は、下地層である。絶縁層７０１としては、例えば酸化シリコン、窒化シリ
コン、酸化窒化シリコン、窒化酸化シリコン、酸化アルミニウム、窒化アルミニウム、酸
化窒化アルミニウム、窒化酸化アルミニウム、又は酸化ハフニウムなどの材料を含む層を
用いることができる。

絶縁層７５２は、絶縁層７０１と同様の材料を含む層を用いればよい。

半導体層７１１及び半導体層７５４は、トランジスタのチャネルが形成される層（チャネ
ル形成層ともいう）としての機能を有する。ここで、図１４（Ａ）の半導体層７１１及び
図１４（Ｂ）の半導体層７５４について説明する。

半導体層７１１及び７５４としては、例えば酸化物半導体層を用いることができる。

酸化物半導体層は、単結晶、多結晶（ポリクリスタルともいう）又は非晶質などの状態を
とる。また、酸化物半導体層がアモルファス層と結晶を含む層との積層であってもよい。

酸化物半導体としては、例えばインジウム及びガリウムの一方若しくは両方と、亜鉛と、
を含む金属酸化物、又は該金属酸化物に含まれるガリウムの一部若しくは全部の代わりに
他の金属元素を含む金属酸化物などが挙げられる。

上記金属酸化物としては、例えばＩｎ系金属酸化物、Ｚｎ系金属酸化物、Ｉｎ−Ｚｎ系金
属酸化物、又はＩｎ−Ｇａ−Ｚｎ系金属酸化物などを用いることができる。また、上記Ｉ
ｎ−Ｇａ−Ｚｎ系金属酸化物に含まれるＧａ（ガリウム）の一部若しくは全部の代わりに
他の金属元素を含む金属酸化物を用いてもよい。

上記他の金属元素としては、例えばガリウムよりも多くの酸素原子と結合が可能な金属元
素を用いればよく、例えばチタン、ジルコニウム、ハフニウム、ゲルマニウム、及び錫の
いずれか一つ又は複数の元素を用いればよい。また、上記他の金属元素としては、ランタ
ン、セリウム、プラセオジム、ネオジム、サマリウム、ユウロピウム、ガドリニウム、テ
ルビウム、ジスプロシウム、ホルミウム、エルビウム、ツリウム、イッテルビウム、及び
ルテチウムのいずれか一つ又は複数の元素を用いればよい。これらの金属元素は、スタビ
ライザーとしての機能を有する。なお、これらの金属元素の添加量は、金属酸化物が半導
体として機能することが可能な量である。ガリウムよりも多くの酸素原子と結合が可能な
金属元素を用い、さらには金属酸化物中に酸素を供給することにより、金属酸化物中の酸
素欠陥を少なくすることができる。

例えば、上記Ｉｎ−Ｇａ−Ｚｎ系金属酸化物に含まれるＧａ（ガリウム）の全部の代わり
に錫を用いるとＩｎ−Ｓｎ−Ｚｎ系金属酸化物となり、上記Ｉｎ−Ｇａ−Ｚｎ系金属酸化
物に含まれるＧａ（ガリウム）の一部の代わりにＴｉ（チタン）を用いるとＩｎ−Ｔｉ−
Ｇａ−Ｚｎ系金属酸化物となる。

また、上記酸化物半導体層を、ＣＡＡＣ−ＯＳ（ＣＡｘｉｓＡｌｉｇｎｅｄＣｒｙ
ｓｔａｌｉｎｅＯｘｉｄｅＳｅｍｉｃｏｎｄｕｃｔｏｒ）を含む酸化物半導体層とし
てもよい。

ＣＡＡＣ−ＯＳとは、完全な単結晶ではなく、完全な非晶質でもない、非晶質相に結晶部
を有する結晶−非晶質混相構造の酸化物半導体のことをいう。さらに、ＣＡＡＣ−ＯＳに
含まれる結晶部では、ｃ軸がＣＡＡＣ−ＯＳ膜の被形成面の法線ベクトル又は表面の法線
ベクトルに平行な方向に揃い、且つａｂ面に垂直な方向から見て三角形状又は六角形状の
原子配列を有し、ｃ軸に垂直な方向から見て金属原子又は金属原子と酸素原子が層状に配
列している。なお、本明細書において、単に垂直と記載する場合、８５°以上９５°以下
の範囲も含まれる。また、単に平行と記載する場合、−５°以上５°以下の範囲も含まれ
る。

上記ＣＡＡＣ−ＯＳを含む酸化物半導体の層をチャネル形成層として用いた電界効果トラ
ンジスタは、可視光や紫外光の照射による電気特性の変動が低いため、信頼性が高い。

また、半導体層７１１及び７５４として酸化物半導体層を用いる場合、例えば脱水化・脱
水素化を行い、酸化物半導体層中の水素、水、水酸基、又は水素化物（水素化合物ともい
う）などの不純物を排除し、且つ酸化物半導体層に酸素を供給すると、酸化物半導体層を
高純度化させることができる。例えば、酸化物半導体層に接する層として酸素を含む層を
用い、また、加熱処理を行うことにより、酸化物半導体層を高純度化させることができる
。

また、成膜直後の酸化物半導体層は、化学量論的組成より酸素が多い過飽和の状態である
ことが好ましい。例えば、スパッタリング法を用いて酸化物半導体層を成膜する場合、成
膜ガスの酸素の占める割合が多い条件で成膜することが好ましく、特に酸素雰囲気（酸素
ガス１００％）で成膜を行うことが好ましい。また、酸化物半導体層に十分な酸素が供給
されて酸素を過飽和の状態とするために、酸化物半導体層に接する絶縁層（絶縁層７０１
、７１４、７５３、７５７など）として過剰酸素を含む絶縁層（ＳｉＯｘ層（ｘ＞２）な
ど）を形成してもよい。

過剰酸素を含む絶縁層は、ＰＣＶＤ法（プラズマＣＶＤ法）またはスパッタリング法にお
ける成膜条件を適宜設定して膜中に酸素を多く含ませて形成する。また、より多くの過剰
酸素を絶縁層に含ませたい場合には、イオン注入法やイオンドーピング法やプラズマ処理
によって酸素を添加すればよい。また、酸化物半導体層に酸素を添加してもよい。

また、スパッタリング装置において、成膜室内の残留水分は、少ないことが好ましいため
、吸着型の真空ポンプを用いることが好ましい。また、コールドトラップを用いてもよい
。

また、酸化物半導体層は、好ましくは、３５０℃以上基板の歪み点未満の基板温度、より
好ましくは、３５０℃以上４５０℃以下の基板温度で加熱処理を行うとよい。さらに、そ
の後の工程において加熱処理を行ってもよい。このとき、用いる加熱処理装置には特に限
定はなく、電気炉を用いてもよいし、ＧＲＴＡ（ＧａｓＲａｐｉｄＴｈｅｒｍａｌ
Ａｎｎｅａｌｉｎｇ）装置又はＬＲＴＡ（ＬａｍｐＲａｐｉｄＴｈｅｒｍａｌＡｎ
ｎｅａｌｉｎｇ）装置などのＲＴＡ（ＲａｐｉｄＴｈｅｒｍａｌＡｎｎｅａｌｉｎｇ
）装置を用いてもよい。また、加熱処理は複数回行ってもよい。

また、上記加熱処理を行った後、その加熱温度を維持しつつ、又はその加熱温度から降温
する過程で該加熱処理を行った炉と同じ炉に高純度の酸素ガス、高純度のＮ_２Ｏガス、又
は超乾燥エア（露点が−４０℃以下、好ましくは−６０℃以下の雰囲気）を導入するとよ
い。このとき、酸素ガス又はＮ_２Ｏガスが、水及び水素などを含まないことが好ましい。
また、加熱処理装置に導入する酸素ガス又はＮ_２Ｏガスの純度は、６Ｎ以上であるとよく
、好ましくは７Ｎ以上とするとよい。すなわち、酸素ガス又はＮ_２Ｏガス中の不純物濃度
は、１ｐｐｍ以下、好ましくは０．１ｐｐｍ以下とすることが好ましい。この工程により
、酸化物半導体層に酸素が供給され、酸化物半導体層中の酸素欠乏に起因する欠陥を低減
することができる。なお、上記高純度の酸素ガス、高純度のＮ_２Ｏガス、又は超乾燥エア
の導入は、上記加熱処理時に行ってもよい。

高純度化させた酸化物半導体層の水素濃度のＳＩＭＳ測定値は、５×１０^１９ａｔｏｍｓ
／ｃｍ^３以下、好ましくは５×１０^１８ａｔｏｍｓ／ｃｍ^３以下、より好ましくは５×１
０^１７ａｔｏｍｓ／ｃｍ^３以下とする。

高純度化させた酸化物半導体層を電界効果トランジスタに用いることにより、酸化物半導
体層のキャリア密度を１×１０^１４／ｃｍ^３未満、好ましくは１×１０^１２／ｃｍ^３未満
、さらに好ましくは１×１０^１１／ｃｍ^３未満にすることができる。このようにキャリア
密度を少なくすることで、チャネル幅１μｍあたりの電界効果トランジスタのオフ電流を
１×１０^−１９Ａ（１００ｚＡ）以下、より好ましくは１×１０^−２２Ａ（１００ｙＡ）
以下にまで抑えることができる。電界効果トランジスタのオフ電流は、低ければ低いほど
よいが、電界効果トランジスタのオフ電流の下限値は、約１×１０^−３０Ａ／μｍである
と見積もられる。

領域７１２ａ及び７１２ｂに含まれるドーパントとしては、例えば元素周期表における１
３族の元素（例えば硼素など）、１５族の元素（例えば窒素、リン、及び砒素の一つ又は
複数）、及び希ガス元素（例えばヘリウム、アルゴン、及びキセノンの一つ又は複数）を
挙げることができ、これらのいずれか一つ又は複数を用いればよい。

絶縁層７１４及び７５３は、トランジスタのゲート絶縁層として機能する。絶縁層７１４
及び７５３としては、例えば酸化シリコン、窒化シリコン、酸化窒化シリコン、窒化酸化
シリコン、酸化アルミニウム、窒化アルミニウム、酸化窒化アルミニウム、窒化酸化アル
ミニウム、又は酸化ハフニウムなどの材料を含む層を用いればよい。

導電層７１５及び７５１は、トランジスタのゲートとして機能する。導電層７１５及び７
５１としては、例えばモリブデン、チタン、クロム、タンタル、マグネシウム、銀、タン
グステン、アルミニウム、銅、ネオジム、又はスカンジウムなどの金属材料を含む層を用
いればよい。

絶縁層７１６ａ、７１６ｂ、７１７としては、例えば酸化シリコン、窒化シリコン、酸化
窒化シリコン、窒化酸化シリコン、酸化アルミニウム、窒化アルミニウム、酸化窒化アル
ミニウム、窒化酸化アルミニウム、又は酸化ハフニウムなどの材料を含む層を用いればよ
い。

導電層７１８ａ及び７１８ｂ、導電層７５５ａ及び７５５ｂ、導電層７５６ａ及び７５６
ｂは、トランジスタのソース又はドレインとして機能する。導電層７１８ａ及び７１８ｂ
、導電層７５５ａ及び７５５ｂ、導電層７５６ａ及び７５６ｂとしては、例えばモリブデ
ン、チタン、クロム、タンタル、マグネシウム、銀、タングステン、アルミニウム、銅、
ネオジム、スカンジウム、又はルテニウムなどの金属材料を含む層を用いればよい。

絶縁層７１９及び７５７は、保護層として機能する。絶縁層７１９及び７５７としては、
例えば酸化シリコン、窒化シリコン、酸化窒化シリコン、窒化酸化シリコン、酸化アルミ
ニウム、窒化アルミニウム、酸化窒化アルミニウム、窒化酸化アルミニウム、又は酸化ハ
フニウムなどの材料を含む層を用いることができる。

以上が図１４に示すトランジスタの構造の一例の説明である。

さらに、一例として図１４（Ａ）に示すトランジスタを用いた場合の半導体装置の構造の
一例について、図１５を参照して説明する。図１５は、本実施の形態の半導体装置の構造
の一例を説明するための断面模式図である。なお、これに限定されず、図１４（Ｂ）に示
すトランジスタを用いてもよい。

図１５に示す半導体装置は、チャネル形成層である単結晶シリコン層８１３を含むトラン
ジスタ８０１と、絶縁層８１５乃至８１７を介してトランジスタ８０１の上に積層され、
図１４（Ａ）に示すトランジスタで構成されるトランジスタ８０２と、を有する。なお、
トランジスタ８０２の説明としては、図１４（Ａ）に示すトランジスタの説明を適宜援用
することができる。

単結晶シリコン層８１３は、絶縁層８１１（ＢＯＸ層ともいう）を介して基板８１０の上
に設けられている。なお、基板８１０、絶縁層８１１、及び単結晶シリコン層８１３の代
わりに、単結晶半導体基板における埋め込み絶縁領域に囲まれた半導体領域を用いてトラ
ンジスタ８０１を構成してもよい。

絶縁層８１５は、保護層として機能する。また、絶縁層８１６は、保護層のみならず、平
坦化層としても機能する。また、絶縁層８１７は、下地層である。絶縁層８１５乃至８１
７としては、絶縁層７０１と同様の材料を含む層を用いればよい。

トランジスタ８０２のソース又はドレインとしての機能を有する導電層８１８は、トラン
ジスタ８０１のゲートとして機能する導電層８１４に接続されている。なお、導電層８１
８と導電層８１４は、複数の導電層を介して接続されていてもよい。

また、トランジスタ８０２を上記オフ電流の低いトランジスタとすることで、メモリセル
のデータの保持時間を長くすることができる。

また、トランジスタ８０１を用いて、ＣＰＵ、信号処理回路などの論理回路（記憶回路を
含む）を構成することができる。これにより、動作速度を速くできる。

以上が図１５に示す半導体装置の構造例の説明である。

図１４及び図１５を参照して説明したように、本実施の形態の半導体装置では、レジスタ
又はその他の記憶装置におけるデータの書き込み及び保持を制御するトランジスタを酸化
物半導体層により構成し、ＣＰＵ、信号処理回路などに用いられる論理回路のトランジス
タを単結晶シリコン層により構成する。このようにして、半導体装置の動作を高速化させ
つつ、レジスタ又はその他の記憶装置におけるデータの保持時間を長くすることができる
。

（実施の形態５）
本実施の形態では、本発明の一態様である半導体装置を用いた電子機器の例について、図
１６を参照して説明する。

図１６（Ａ）に示す電子機器は、携帯型情報端末の一例である。

図１６（Ａ）に示す電子機器は、筐体１０１１と、筐体１０１１に設けられたパネル１０
１２と、ボタン１０１３と、スピーカー１０１４と、を具備する。

なお、筐体１０１１に、外部機器に接続するための接続端子及び操作ボタンが設けられて
いてもよい。

パネル１０１２は、表示パネル（ディスプレイ）である。パネル１０１２は、タッチパネ
ルの機能を有することが好ましい。

ボタン１０１３は、筐体１０１１に設けられている。ボタン１０１３が電源ボタンであれ
ば、ボタン１０１３を押すことで電子機器をオン状態にするか否かを制御することができ
る。

スピーカー１０１４は、筐体１０１１に設けられている。スピーカー１０１４は音声を出
力する。

なお、筐体１０１１にマイクが設けられていてもよい。筐体１０１１にマイクを設けられ
ていることにより、例えば図１６（Ａ）に示す電子機器を電話機として機能させることが
できる。

図１６（Ａ）に示す電子機器は、筐体１０１１の内部に実施の形態１にて説明したＣＰＵ
（ＣＰＵ１１１）、メモリ、画像処理回路、及びコントローラなどを有する。なお、コン
トローラの代わりに第１のＣＰＵとなるＣＰＵが搭載されていてもよい。

図１６（Ａ）に示す電子機器は、例えば電話機、電子書籍、パーソナルコンピュータ、及
び遊技機のいずれか一つ又は複数として機能する。

図１６（Ｂ）に示す電子機器は、折り畳み式の情報端末の一例である。

図１６（Ｂ）に示す電子機器は、筐体１０２１ａと、筐体１０２１ｂと、筐体１０２１ａ
に設けられたパネル１０２２ａと、筐体１０２１ｂに設けられたパネル１０２２ｂと、軸
部１０２３と、ボタン１０２４と、接続端子１０２５と、記録媒体挿入部１０２６と、ス
ピーカー１０２７と、を備える。

筐体１０２１ａと筐体１０２１ｂは、軸部１０２３により接続されている。

パネル１０２２ａ及びパネル１０２２ｂは、表示パネル（ディスプレイ）である。パネル
１０２２ａ及びパネル１０２２ｂは、タッチパネルとしての機能を有することが好ましい
。

図１６（Ｂ）に示す電子機器は、軸部１０２３を有するため、パネル１０２２ａとパネル
１０２２ｂを対向させて折り畳むことができる。

ボタン１０２４は、筐体１０２１ｂに設けられる。なお、筐体１０２１ａにボタン１０２
４を設けてもよい。例えば、電源ボタンとしての機能を有するボタン１０２４を設けるこ
とにより、ボタン１０２４を押すことで電子機器内の回路に電力を供給するか否かを制御
できる。

接続端子１０２５は、筐体１０２１ａに設けられている。なお、筐体１０２１ｂに接続端
子１０２５が設けられていてもよい。また、接続端子１０２５が筐体１０２１ａ及び筐体
１０２１ｂの一方又は両方に複数設けられていてもよい。接続端子１０２５は、図１６（
Ｂ）に示す電子機器と他の機器を接続するための端子である。

記録媒体挿入部１０２６は、筐体１０２１ａに設けられている。筐体１０２１ｂに記録媒
体挿入部１０２６が設けられていてもよい。また、記録媒体挿入部１０２６が筐体１０２
１ａ及び筐体１０２１ｂの一方又は両方に複数設けられていてもよい。例えば記録媒体挿
入部１０２６にカード型記録媒体を挿入することにより、カード型記録媒体のデータを電
子機器に読み出し、又は電子機器内のデータをカード型記録媒体に書き込むことができる
。

スピーカー１０２７は、筐体１０２１ｂに設けられている。スピーカー１０２７は、音声
を出力する。スピーカー１０２７は筐体１０２１ａに設けられていてもよい。

なお、筐体１０２１ａ又は筐体１０２１ｂにマイクが設けられていてもよい。筐体１０２
１ａ又は筐体１０２１ｂにマイクが設けられることで、例えば図１６（Ｂ）に示す電子機
器を電話機として機能させることができる。

図１６（Ｂ）に示す電子機器は、筐体１０２１ａ又は筐体１０２１ｂの内部に実施の形態
１にて説明したＣＰＵ（ＣＰＵ１１１）、メモリ、画像処理回路、及びコントローラなど
を有する。なお、コントローラの代わりに第１のＣＰＵとなるＣＰＵが搭載されていても
よい。

図１６（Ｂ）に示す電子機器は、例えば電話機、電子書籍、パーソナルコンピュータ、及
び遊技機のいずれかとして機能する。

図１６（Ｃ）に示す電子機器は、据え置き型情報端末の一例である。図１６（Ｃ）に示す
据え置き型情報端末は、筐体１０３１と、筐体１０３１に設けられたパネル１０３２と、
ボタン１０３３と、スピーカー１０３４と、を具備する。

パネル１０３２は、表示パネル（ディスプレイ）である。パネル１０３２は、タッチパネ
ルとしての機能を有することが好ましい。

なお、筐体１０３１の甲板部１０３５にパネル１０３２と同様のパネルが設けられていて
もよく、当該パネルはタッチパネルとしての機能を有することが好ましい。

さらに、筐体１０３１に券などを出力する券出力部、硬貨投入部、及び紙幣挿入部などが
設けられていてもよい。

ボタン１０３３は、筐体１０３１に設けられている。例えば、ボタン１０３３が電源ボタ
ンであれば、ボタン１０３３を押すことで電子機器内の回路に電力を供給するか否かを制
御することができる。

スピーカー１０３４は、筐体１０３１に設けられている。スピーカー１０３４は、音声を
出力する。

図１６（Ｃ）に示す電子機器は、筐体１０３１の内部に実施の形態１にて説明したＣＰＵ
（ＣＰＵ１１１）、メモリ、画像処理回路、及びコントローラなどを有する。なお、コン
トローラの代わりに第１のＣＰＵとなるＣＰＵが搭載されていてもよい。

図１６（Ｃ）に示す電子機器は、例えば現金自動預け払い機、チケットなどの注文をする
ための情報通信端末（マルチメディアステーションともいう）、又は遊技機として機能す
る。

図１６（Ｄ）は、据え置き型情報端末の一例である。図１６（Ｄ）に示す電子機器は、筐
体１０４１と、筐体１０４１に設けられたパネル１０４２と、筐体１０４１を支持する支
持台１０４３と、ボタン１０４４と、接続端子１０４５と、スピーカー１０４６と、を備
える。

なお、筐体１０４１に外部機器に接続させるための接続端子が設けられていてもよいし、
図１６（Ｄ）に示す電子機器の操作ボタンが設けられていてもよい。

パネル１０４２は、表示パネル（ディスプレイ）としての機能を有する。

ボタン１０４４は、筐体１０４１に設けられている。例えば、ボタン１０４４が電源ボタ
ンであれば、ボタン１０４４を押すことで電子機器内の回路に電力を供給するか否かを制
御することができる。

接続端子１０４５は、筐体１０４１に設けられている。接続端子１０４５は、図１６（Ｄ
）に示す電子機器と他の機器を接続するための端子である。例えば、接続端子１０４５に
より図１６（Ｄ）に示す電子機器とパーソナルコンピュータを接続すると、パーソナルコ
ンピュータから入力されるデータ信号に応じた画像をパネル１０４２に表示させることが
できる。例えば、図１６（Ｄ）に示す電子機器のパネル１０４２が接続する他の電子機器
のパネルより大きければ、当該他の電子機器の表示画像を拡大することができ、複数の人
が同時に視認しやすくなる。

スピーカー１０４６は、筐体１０４１に設けられている。スピーカー１０４６は、音声を
出力する。

図１６（Ｄ）に示す電子機器は、筐体１０４１の内部に実施の形態１にて説明したＣＰＵ
（ＣＰＵ１１１）、メモリ、画像処理回路、及びコントローラなどを有する。なお、コン
トローラの代わりに第１のＣＰＵとなるＣＰＵが搭載されていてもよい。

図１６（Ｄ）に示す電子機器は、例えば出力モニタ、パーソナルコンピュータ、又はテレ
ビジョン装置として機能する。

図１６（Ｅ）は、電気冷凍冷蔵庫の一例である。図１６（Ｅ）に示す電子機器１０５０は
、筐体１０５１と、冷蔵室用扉１０５２と、冷凍室用扉１０５３と、を備える。

図１６（Ｅ）に示す電子機器は、筐体１０５１の内部に実施の形態１にて説明したＣＰＵ
（ＣＰＵ１１１）、メモリ、信号処理回路、及びコントローラなどを有する。なお、コン
トローラの代わりに第１のＣＰＵとなるＣＰＵが搭載されていてもよい。上記構成にする
ことにより、例えば、冷蔵室用扉１０５２及び冷凍室用扉１０５３の開閉に従って、筐体
１０５１内のＣＰＵ、メモリ、及び信号処理回路に対する電源供給を制御することができ
る。

図１６（Ｆ）は、エアコンディショナーの一例である。図１６（Ｆ）に示す電子機器は、
室内機１０６０及び室外機１０６４により構成される。

室内機１０６０は、筐体１０６１と、送風口１０６２と、を備える。

図１６（Ｆ）に示す電子機器は、筐体１０６１の内部に実施の形態１にて説明したＣＰＵ
（ＣＰＵ１１１）、メモリ、信号処理回路、及びコントローラなどを有する。なお、コン
トローラの代わりに第１のＣＰＵとなるＣＰＵが搭載されていてもよい。上記構成にする
ことにより、例えば、リモートコントローラからの信号に従って、筐体１０６１内のＣＰ
Ｕ、メモリ、及び信号処理回路に対する電源供給を制御することができる。

なお、図１６（Ｆ）では、室内機と室外機で構成されるセパレート型のエアコンディショ
ナーを例示しているが、室内機の機能と室外機の機能とを１つの筐体に有するエアコンデ
ィショナーであってもよい。

なお、これに限定されず、電子レンジなどの高周波加熱装置、又は電気炊飯器などにも実
施の形態１〜４の半導体装置を適用することができる。

以上が図１６に示す電子機器の説明である。

図１６を参照して説明したように、本実施の形態の電子機器では、実施の形態１〜４の半
導体装置を用いることで、消費電力を低くすることができる。

（実施の形態６）
上記実施の形態１で説明したＣＰＵの具体的な一形態について説明する。図１７には、Ｃ
ＰＵのブロック図の一例を示す。

ＣＰＵ３００は、データラッチ及びセレクタとしての機能を有する回路３０１、内部クロ
ック生成部及びリセットコントローラとしての機能を有する回路３０２、命令レジスタ及
びデコード部としての機能を有する回路３０３、ＣＰＵ制御部３０４、レジスタセット３
０５、計算ユニット３０６及びアドレスバッファ３０７、を有する。

ＣＰＵ制御部３０４は、ステート生成部３０８を有する。レジスタセット３０５は、複数
のレジスタ３０９を有する。計算ユニット３０６は、ＡＬＵ３１０（Ａｒｉｔｈｍｅｔｉ
ｃＬｏｇｉｃＵｎｉｔ）を有する。

ＣＰＵ３００には、書き込み制御信号ＷＥ、読み出し制御信号ＲＤが入力される。またＣ
ＰＵ３００には、データバスを介して８ビットのデータが入力される。またＣＰＵ３００
には、ＣＰＵ制御信号が入力される。

ＣＰＵ３００からは、１６ビットアドレスが出力される。またＣＰＵ３００からは、バス
制御信号が出力される。

書き込み制御信号ＷＥ及び読み出し制御信号ＲＤは、回路３０３、ＣＰＵ制御部３０４、
レジスタセット３０５、及びアドレスバッファ３０７に入力される。８ビットのデータは
、データバスを介して、回路３０３、レジスタセット３０５及び計算ユニット３０６に入
力される。ＣＰＵ制御信号は、回路３０２、及びＣＰＵ制御部３０４に入力される。

１６ビットアドレスは、アドレスバッファ３０７から出力される。またバス制御信号は、
ＣＰＵ制御部３０４から出力される。

命令レジスタ及びデコード部としての機能を有する回路３０３は、８ビットのレジスタを
有する。

ＣＰＵ制御部３０４は、３ビットのレジスタを有する。

アドレスバッファ３０７は、１６ビットのレジスタを有する。

ステート生成部３０８は、２４ビットのレジスタを有する。

レジスタセット３０５は、複数のレジスタ３０９として、２０４ビットのレジスタを有す
る。レジスタ３０９は、プログラムカウンタ、汎用レジスタ、及び演算レジスタとして機
能するレジスタである。なお図１７中において、レジスタ３０９内に示す、Ａ，Ｆ，Ａ’
，Ｆ’，Ｂ，Ｃ，Ｂ’，Ｃ’，Ｄ，Ｅ，Ｄ’，Ｅ’，Ｈ，Ｌ，Ｈ’，Ｌ’，Ｉ，Ｒ，ＩＸ
，ＩＹ，ＳＰ，ＰＣはそれぞれレジスタを表している。

本実施の形態で一例として説明するＣＰＵ３００は、合計２５５個のレジスタを有する。

ＣＰＵ３００の各回路は、データバスの他、アドレスバス、コントロールバスを介して、
データ、アドレス、ＣＰＵ制御信号の入出力を行うことができる。

なお、図１７に示すＣＰＵ３００では、命令レジスタ及びデコード部としての機能を有す
る回路３０３、ＣＰＵ制御部３０４、ステート生成部３０８、及びレジスタセット３０５
が有する合計２５５個のレジスタを、酸化物半導体を用いたレジスタとすることができる
。

図１８には、１ビットのデータを保持可能な、上記レジスタの回路構成の一例を示す。図
１８に示す回路構成は、上記実施の形態３の図１２（Ｂ）の記憶回路の構成に、回路を追
加した回路構成である。そのため、重複する部分についての説明は簡単に説明するに留め
、上記実施の形態の説明を援用するものとする。

図１８に示すレジスタの回路構成は、フリップフロップ６０１と、記憶回路６０２と、セ
レクタ６０３と、を有する。

フリップフロップ６０１には、リセット信号ＲＳＴ、クロック信号ＣＬＫ、及びデータ信
号Ｄが入力される。フリップフロップ６０１は、クロック信号ＣＬＫに従って入力される
データ信号Ｄのデータを保持し、データ信号Ｑとして出力する機能を有する。

記憶回路６０２には、書き込み制御信号ＷＥ、読み出し制御信号ＲＤ、及びデータ信号が
入力される。

セレクタ６０３は、読み出し制御信号ＲＤに従って、データ信号Ｄ又は記憶回路６０２か
ら出力されるデータ信号を選択して、フリップフロップ６０１に入力する。

また図１８に示すように記憶回路６０２には、トランジスタ６３１及び容量素子６３２が
設けられている。

トランジスタ６３１は、ｎチャネル型トランジスタである。トランジスタ６３１のソース
及びドレインの一方は、フリップフロップ６０１の出力端子に電気的に接続されている。
トランジスタ６３１は、書き込み制御信号ＷＥに従ってフリップフロップ６０１から出力
されるデータ信号の保持を制御する機能を有する。

トランジスタ６３１としては、実施の形態１に示すオフ電流の低い、酸化物半導体を有す
るトランジスタを用いることができる。

容量素子６３２の一対の電極の一方はトランジスタ６３１のソース及びドレインの他方に
電気的に接続され、他方には接地電位（ＧＮＤ）が与えられる。容量素子６３２は、記憶
するデータ信号のデータに基づく電荷を保持する機能を有する。トランジスタ６３１のオ
フ電流が非常に低いため、電源電圧の供給が停止しても容量素子６３２の電荷は保持され
、データが保持される。

トランジスタ６３５は、ｎチャネル型トランジスタである。トランジスタ６３５のソース
及びドレインの一方は、トランジスタ６３４のソース及びドレインの他方に電気的に接続
されており、ソース及びドレインの他方には、接地電位が与えられる。

インバータ６３６の入力端子は、トランジスタ６３３のソース及びドレインの他方に電気
的に接続されている。また、インバータ６３６の出力端子は、セレクタ６０３の入力端子
に電気的に接続される。

容量素子６３７の一対の電極の一方はインバータ６３６の入力端子に電気的に接続され、
他方には接地電位が与えられる。容量素子６３７は、インバータ６３６に入力されるデー
タ信号のデータに基づく電荷を保持する機能を有する。

次いで、ＣＰＵ１１１、電源供給制御スイッチ１２１、コントローラ１５０の間における
信号の流れを、図１９に一例として模式的に示す。

図１９では、ＣＰＵ１１１、コントローラ１５０、及び電源供給制御スイッチ１２１に加
えて、ＣＰＵ１１１と電源供給制御スイッチ１２１の間に設けられたレベルシフタ５０１
、コントローラ１５０とＣＰＵ１１１の間に設けられたレベルシフタ５０２、ＣＰＵ１１
１における各種データの経路に相当するＢＵＦ（バッファ）５００が、図示されている。

コントローラ１５０は、ＣＰＵ１１１の制御信号と、ノーマリオフと通常状態の切り替え
の命令が含まれたＶＣＥ信号とに従って、ノーマリオフと通常状態の切り替えを制御する
信号を、ＣＰＵ１１１に送る機能を有する。ＶＣＥ信号は、レベルシフタ５０２によりそ
の電圧レベルが調整され、ＣＰＵ１１１に入力される。なお、ノーマリオフとは、コント
ローラ１５０からの電源電圧及び制御信号の供給が停止されることで、ＣＰＵ１１１が停
止になる状態を意味する。ＣＰＵ１１１は、コントローラ１５０からの電源電圧及び制御
信号の供給が行われることで、動作した状態、すなわち通常状態となる。

具体的に、ＶＣＥ信号によりノーマリオフへの切り替えが命令されると、ＣＰＵ１１１で
は、ＣＰＵ１１１内のレジスタにおいて、ＮＶＭにデータを待避させる。また、コントロ
ーラ１５０は、電源供給制御スイッチ１２１をオン状態に制御するための制御信号ＳＷ＿
ＯＮと、電源供給制御スイッチ１２１をオフ状態に制御するための制御信号ＳＷ＿ＯＦＦ
を生成する機能を有する。制御信号ＳＷ＿ＯＮは、レベルシフタ５０１により電圧レベル
が調整されてから、ＣＰＵ１１１に供給される。電源供給制御スイッチ１２１がオン状態
だと、電源電圧ＰＷＲが電源供給制御スイッチ１２１を介してＣＰＵ１１１に供給され、
電源供給制御スイッチ１２１がオフ状態だと、電源電圧ＰＷＲはＣＰＵ１１１に供給され
ない。

コントローラ１５０は、半導体装置１００に入力されたクロック信号ＣＬＫとリセット信
号ＲＥＳＥＴＢから、ＣＰＵ１１１で用いられるクロック信号Ｃ−ＣＬＫを生成する機能
を有する。

本実施の形態は、上記実施の形態と適宜組み合わせて実施することが可能である。

（実施の形態７）
図２０に、発明の一態様に係る半導体装置の断面構造の一部を、一例として示す。なお、
図２０では、トランジスタ６３１、容量素子６３２、及びトランジスタ６３５を、例示し
ている。

また、本実施の形態では、トランジスタ６３５が、単結晶のシリコン基板に形成され、酸
化物半導体を活性層に用いたトランジスタ６３１と、容量素子６３２とが、トランジスタ
６３５上に形成されている場合を例示している。トランジスタ６３５は、非晶質、微結晶
、多結晶または単結晶である、シリコン又はゲルマニウムなどの薄膜の半導体を活性層に
用いていても良い。或いは、トランジスタ６３５は、酸化物半導体を活性層に用いていて
も良い。全てのトランジスタが酸化物半導体を活性層に用いている場合、トランジスタ６
３１はトランジスタ６３５上に積層されていなくとも良く、トランジスタ６３１とトラン
ジスタ６３５とは、同一の層に形成されていても良い。

薄膜のシリコンを用いてトランジスタ６３５を形成する場合、プラズマＣＶＤ法などの気
相成長法若しくはスパッタリング法で作製された非晶質シリコン、非晶質シリコンをレー
ザーアニールなどの処理により結晶化させた多結晶シリコン、単結晶シリコンウェハに水
素イオン等を注入して表層部を剥離した単結晶シリコンなどを用いることができる。

なお、上記実施の形態６で説明した記憶回路であるレジスタが有するトランジスタのうち
、トランジスタ６３１に酸化物半導体を用い、トランジスタ６３５を含むその他のトラン
ジスタにシリコンを用いる場合、シリコンを用いたトランジスタの数に対し、酸化物半導
体を用いたトランジスタの数は少なくて済む。よって、シリコンを用いたトランジスタ上
にトランジスタ６３１を積層させることで、トランジスタ６３１のデザインルールを緩和
させることができる。

このような、シリコンを用いたトランジスタと酸化物半導体を用いたトランジスタとを積
層した構造のレジスタを有することによってＣＰＵのチップ面積を縮小することができる
。また一つの回路ブロックにおいて、シリコンを用いたトランジスタの数は、酸化物半導
体を用いたトランジスタの数より多いため、実際のＣＰＵのチップ面積は、シリコンを用
いたトランジスタの数で決定される。上記実施の形態６で示したレジスタの構成では、シ
リコンを用いたトランジスタの数と酸化物半導体を用いたトランジスタの数との比は、２
０：１乃至４０：１となる。

図２０では、半導体基板４００にｎチャネル型のトランジスタ６３５が形成されている。

半導体基板４００は、例えば、ｎ型またはｐ型の導電型を有するシリコン基板、ゲルマニ
ウム基板、シリコンゲルマニウム基板、化合物半導体基板（ＧａＡｓ基板、ＩｎＰ基板、
ＧａＮ基板、ＳｉＣ基板、ＧａＰ基板、ＧａＩｎＡｓＰ基板、ＺｎＳｅ基板等）等を用い
ることができる。図２０では、ｎ型の導電性を有する単結晶シリコン基板を用いた場合を
例示している。

また、トランジスタ６３５は、素子分離用絶縁膜４０１により、他のトランジスタと、電
気的に分離されている。素子分離用絶縁膜４０１の形成には、選択酸化法（ＬＯＣＯＳ（
ＬｏｃａｌＯｘｉｄａｔｉｏｎｏｆＳｉｌｉｃｏｎ）法）またはトレンチ分離法等
を用いることができる。

具体的に、トランジスタ６３５は、半導体基板４００に形成された、ソース領域またはド
レイン領域として機能する不純物領域４０２及び不純物領域４０３と、ゲート電極４０４
と、半導体基板４００とゲート電極４０４の間に設けられたゲート絶縁膜４０５とを有す
る。ゲート電極４０４は、ゲート絶縁膜４０５を間に挟んで、不純物領域４０２と不純物
領域４０３の間に形成されるチャネル形成領域と重なる。

トランジスタ６３５上には、絶縁膜４０９が設けられている。絶縁膜４０９には開口部が
形成されている。そして、上記開口部には、不純物領域４０２、不純物領域４０３にそれ
ぞれ接する配線４１０、配線４１１と、ゲート電極４０４に接する配線４１２とが形成さ
れている。

そして、配線４１０は、絶縁膜４０９上に形成された配線４１５に接続されており、配線
４１１は、絶縁膜４０９上に形成された配線４１６に接続されており、配線４１２は、絶
縁膜４０９上に形成された配線４１７に接続されている。

配線４１５乃至配線４１７上には、絶縁膜４２０が形成されている。絶縁膜４２０には開
口部が形成されており、上記開口部に、配線４１７に接続された配線４２１が形成されて
いる。

そして、図２０では、絶縁膜４２０上にトランジスタ６３１及び容量素子６３２が形成さ
れている。

トランジスタ６３１は、絶縁膜４２０上に、酸化物半導体を含む半導体膜４３０と、半導
体膜４３０上の、ソース電極またはドレイン電極として機能する導電膜４３２及び導電膜
４３３と、半導体膜４３０、導電膜４３２及び導電膜４３３上のゲート絶縁膜４３１と、
ゲート絶縁膜４３１上に位置し、導電膜４３２と導電膜４３３の間において半導体膜４３
０と重なっているゲート電極４３４と、を有する。なお、導電膜４３３は、配線４２１に
接続されている。

また、ゲート絶縁膜４３１上において導電膜４３３と重なる位置に、導電膜４３５が設け
られている。ゲート絶縁膜４３１を間に挟んで導電膜４３３及び導電膜４３５が重なって
いる部分が、容量素子６３２として機能する。

なお、図２０では、容量素子６３２がトランジスタ６３１と共に絶縁膜４２０の上に設け
られている場合を例示しているが、容量素子６３２は、トランジスタ６３５と共に、絶縁
膜４２０の下に設けられていても良い。

そして、トランジスタ６３１、容量素子６３２上に、絶縁膜４４１が設けられている。絶
縁膜４４１には開口部が設けられており、上記開口部においてゲート電極４３４に接する
導電膜４４３が、絶縁膜４４１上に設けられている。

なお、図２０において、トランジスタ６３１は、ゲート電極４３４を半導体膜４３０の片
側において少なくとも有していれば良いが、半導体膜４３０を間に挟んで存在する一対の
ゲート電極を有していても良い。

トランジスタ６３１が、半導体膜４３０を間に挟んで存在する一対のゲート電極を有して
いる場合、一方のゲート電極にはオンまたはオフを制御するための信号が与えられ、他方
のゲート電極は、電気的に絶縁しているフローティングの状態であっても良いし、電位が
他から与えられている状態であっても良い。後者の場合、一対の電極に、同じ高さの電位
が与えられていても良いし、他方のゲート電極にのみ接地電位などの固定の電位が与えら
れていても良い。他方のゲート電極に与える電位の高さを制御することで、トランジスタ
６３１の閾値電圧を制御することができる。

本実施の形態は、他の実施の形態と適宜組み合わせて実施することができる。

（実施の形態８）
本実施の形態では、回路毎に電源電圧の供給の制御を可能にするパワーゲートの制御をプ
ログラムで制御可能とする構成について説明する。

図２１、図２２は、プログラムでパワーゲートの制御を行う構成の一例を示す図である。
図２１では、図１で説明したＣＰＵ１１１、メモリ１１２及び信号処理回路１１３への電
源供給を、パワーゲートである電源供給制御スイッチ１２１、電源供給制御スイッチ１２
２及び電源供給制御スイッチ１２３によって制御する場合を示して説明する。本実施の形
態では、ＣＰＵ１１１に電源電圧を供給する電源供給制御スイッチ１２１を例に挙げて説
明する。

プログラムは、上記実施の形態１で説明したコントローラ１５０にプログラムメモリ５５
１を追加して、該プログラムメモリ５５１内に格納する。本実施の形態において、コント
ローラ１５０は、プログラムメモリ５５１の他、パワーゲートオフ用カウンタ５５２及び
パワーゲートオン用カウンタ５５３を有する。

パワーゲートオフ用カウンタ５５２には、クロック信号ＣＬＫ及び前処理終了信号１が入
力される。パワーゲートオン用カウンタ５５３には、クロック信号ＣＬＫ及び前処理終了
信号２が入力される。

プログラムメモリ５５１は揮発性のメモリとして、外部からプログラムを入力してもよい
し、不揮発性のメモリとしてもよい。

このプログラムメモリ５５１に記憶されたプログラムによって、電源供給制御スイッチ１
２１、電源供給制御スイッチ１２２及び電源供給制御スイッチ１２３、並びに接続される
ＣＰＵ１１１、メモリ１１２及び信号処理回路１１３の回路等の、立ち上げ、立ち下げの
順番、立ち上げ、立ち下げの際の準備時間などを設定することができる。プログラムの書
き換えによって、これらの順番や準備時間を変更することができるので、内部回路の変更
なしに設定の自由度を確保することが可能である。

以下に示すのは準備時間をプログラムで変更する場合の構成とフローチャートである。

まず、構成として図２１にあるようにコントローラ１５０はプログラムメモリ５５１、パ
ワーゲートオフ用カウンタ５５２、パワーゲートオン用カウンタ５５３を有する。

次に、パワーゲートをオフさせる場合のフローチャートを図２２（Ａ）に示す。プログラ
ムメモリ５５１から準備時間に関するデータを読み出す（Ａ０１：プログラムメモリから
時間データ読み込み）。次に、パワーゲートオフ用カウンタ５５２、パワーゲートオン用
カウンタ５５３にそのデータを入力する（Ａ０２：パワーゲートオフ用カウンタにデータ
入力）。次に前処理終了信号１が入力されると（Ａ０３：前処理終了信号１入力）、パワ
ーゲートオフ用カウンタ５５２はカウントを始める（Ａ０４：カウント開始）。プログラ
ムメモリ５５１から入力されたカウント数に達すると、パワーゲートオフ用カウンタ５５
２はカウントを停止し（Ａ０５：カウント終了）、電源供給制御スイッチ１２１をオフさ
せるように信号を出力する（Ａ０６：電源供給制御スイッチ１２１オフ）。プログラムメ
モリ５５１の内容を変更することによって、準備時間は任意に変更できる。

次に電源供給制御スイッチ１２１をオンさせる場合のフローチャートを図２２（Ｂ）に示
す。プログラムメモリ５５１から準備時間に関するデータを読み出す（Ｂ０１：プログラ
ムメモリから時間データ読み込み）。次に、パワーゲートオフ用カウンタ５５２、パワー
ゲートオン用カウンタ５５３にそのデータを入力する（Ｂ０２：パワーゲートオン用カウ
ンタにデータ入力）。次に前処理終了信号２が入力されると（Ｂ０３：前処理終了信号２
入力）、パワーゲートオン用カウンタ５５３はカウントを始める（Ｂ０４：カウント開始
）。プログラムメモリ５５１から入力されたカウント数に達すると、パワーゲートオン用
カウンタ５５３はカウントを停止し（Ｂ０５：カウント終了）、電源供給制御スイッチ１
２１をオンさせるように信号を出力する（Ｂ０６：電源供給制御スイッチ１２１オン）。
プログラムメモリ５５１の内容を変更することによって、準備時間は任意に変更できる。

上記フローチャートに従って、プログラムの変更のみで設定を任意に変えることが可能で
ある。

２１トランジスタ
２２トランジスタ
１００半導体装置
１００Ａマイクロコンピュータ
１０１入力装置
１０２出力装置
１１０ＣＰＵ
１１１ＣＰＵ
１１２メモリ
１１３信号処理回路
１１３Ａ画像処理回路
１１４メモリ
１２１電源供給制御スイッチ
１２２電源供給制御スイッチ
１２３電源供給制御スイッチ
１２４電源供給制御スイッチ
１５０コントローラ
１５１インターフェース部
１５２クロック生成部
１５３出力信号制御部
１５４バッファ部
１５５カウンタ回路
１７１タッチパネル
１７２タッチパネルコントローラ
１７３キーボード
１７４キーボードコントローラ
１８１ディスプレイ
１８２ディスプレイコントローラ
１９０電源
２００メモリセル
２１１トランジスタ
２１２トランジスタ
２１３容量素子
３００ＣＰＵ
３０１回路
３０２回路
３０３回路
３０４ＣＰＵ制御部
３０５レジスタセット
３０６計算ユニット
３０７アドレスバッファ
３０８ステート生成部
３０９レジスタ
３１０ＡＬＵ
４００半導体基板
４０１素子分離用絶縁膜
４０２不純物領域
４０３不純物領域
４０４ゲート電極
４０５ゲート絶縁膜
４０９絶縁膜
４１０配線
４１１配線
４１２配線
４１５配線
４１６配線
４１７配線
４２０絶縁膜
４２１配線
４３０半導体膜
４３１ゲート絶縁膜
４３２導電膜
４３３導電膜
４３４ゲート電極
４３５導電膜
４４１絶縁膜
４４３導電膜
５００バッファ
５０１レベルシフタ
５０２レベルシフタ
５５１プログラムメモリ
５５２パワーゲートオフ用カウンタ
５５３パワーゲートオン用カウンタ
６０１フリップフロップ
６０２記憶回路
６０３セレクタ
６２１データ保持部
６２２データ読み出し部
６３１トランジスタ
６３２容量素子
６３３トランジスタ
６３４トランジスタ
６３５トランジスタ
６３６インバータ
６３７容量素子
７００被素子形成層
７０１絶縁層
７１１半導体層
７１２ａ領域
７１２ｂ領域
７１３チャネル形成領域
７１４絶縁層
７１５導電層
７１６ａ絶縁層
７１６ｂ絶縁層
７１７絶縁層
７１８ａ導電層
７１８ｂ導電層
７１９絶縁層
７５０被素子形成層
７５１導電層
７５２絶縁層
７５３絶縁層
７５４半導体層
７５５ａ導電層
７５５ｂ導電層
７５６ａ導電層
７５６ｂ導電層
７５７絶縁層
８０１トランジスタ
８０２トランジスタ
８１０基板
８１１絶縁層
８１３単結晶シリコン層
８１４導電層
８１５絶縁層
８１６絶縁層
８１７絶縁層
８１８導電層
１０１１筐体
１０１２パネル
１０１３ボタン
１０１４スピーカー
１０２１ａ筐体
１０２１ｂ筐体
１０２２ａパネル
１０２２ｂパネル
１０２３軸部
１０２４ボタン
１０２５接続端子
１０２６記録媒体挿入部
１０２７スピーカー
１０３１筐体
１０３２パネル
１０３３ボタン
１０３４スピーカー
１０３５甲板部
１０４１筐体
１０４２パネル
１０４３支持台
１０４４ボタン
１０４５接続端子
１０４６スピーカー
１０５０電子機器
１０５１筐体
１０５２冷蔵室用扉
１０５３冷凍室用扉
１０６０室内機
１０６１筐体
１０６２送風口
１０６４室外機
１１００プログラムメモリ
１１１０レジスタ
１１３０レジスタ

Claims

メモリと、ＣＰＵと、画像処理回路と、コントローラと、ディスプレイコントローラと、を有し、
前記メモリは、前記ＣＰＵに電気的に接続され、
前記画像処理回路は、前記ＣＰＵ及び前記ディスプレイコントローラに電気的に接続され、
前記メモリは、第１のスイッチに電気的に接続され、
前記ＣＰＵは、第２のスイッチに電気的に接続され、
前記画像処理回路は、第３のスイッチに電気的に接続され、
前記コントローラは、前記第１乃至前記第３のスイッチに電気的に接続され、
前記第１乃至前記第３のスイッチの各々は、電源供給線に電気的に接続され、
前記コントローラは、前記第１乃至前記第３のスイッチを個別に制御する機能を有し、
前記ＣＰＵは、第１のトランジスタを有する第１のレジスタを有し、
前記画像処理回路は、第２のトランジスタを有する第２のレジスタを有し、
前記第１のトランジスタ及び前記第２のトランジスタの各々は、チャネル形成領域に酸化物半導体を有する半導体装置。
メモリと、ＣＰＵと、画像処理回路と、コントローラと、ディスプレイコントローラと、を有し、
前記メモリは、前記ＣＰＵに電気的に接続され、
前記画像処理回路は、前記ＣＰＵ及び前記ディスプレイコントローラに電気的に接続され、
前記メモリは、第１のスイッチに電気的に接続され、
前記ＣＰＵは、第２のスイッチに電気的に接続され、
前記画像処理回路は、第３のスイッチに電気的に接続され、
前記コントローラは、前記第１乃至前記第３のスイッチに電気的に接続され、
前記第１乃至前記第３のスイッチの各々は、電源供給線に電気的に接続され、
前記コントローラは、前記第１乃至前記第３のスイッチを個別に制御する機能を有し、
前記ＣＰＵは、第１のトランジスタと、第３のトランジスタと、第１の容量と、を有する第１のレジスタを有し、
前記画像処理回路は、第２のトランジスタと、第４のトランジスタと、第２の容量と、を有する第２のレジスタを有し、
前記第１のトランジスタ及び前記第２のトランジスタの各々は、チャネル形成領域に酸化物半導体を有し、
前記第１のトランジスタのソース又はドレインの一方は、前記第３のトランジスタのゲート及び前記第１の容量の一方の電極に電気的に接続され、
前記第２のトランジスタのソース又はドレインの一方は、前記第４のトランジスタのゲート及び前記第２の容量の一方の電極に電気的に接続される半導体装置。
請求項１又は２において、
前記画像処理回路は、前記ＣＰＵの演算処理により生成されるデータ信号を変換して、前記ディスプレイコントローラに出力する画像信号を生成する機能を有する半導体装置。
請求項１乃至３のいずれか一において、
前記ＣＰＵは、前記コントローラに入力される第１の信号を出力する機能を有し、
前記コントローラは、前記第１の信号に応じて前記第２のスイッチを制御する機能を有し、
前記画像処理回路は、前記コントローラに入力される第２の信号を出力する機能を有し、
前記コントローラは、前記第２の信号に応じて前記第３のスイッチを制御する機能を有する半導体装置。
請求項１乃至４のいずれか一において、
前記第１のレジスタ及び前記第２のレジスタの各々は、フリップフロップと、セレクタと、を有し、
前記第１のトランジスタは、前記第１のレジスタのフリップフロップに電気的に接続され、
前記第２のトランジスタは、前記第２のレジスタのフリップフロップに電気的に接続される半導体装置。
請求項１乃至５のいずれか一において、
前記酸化物半導体は、結晶を有する半導体装置。