[go: up one dir, main page]

TWI573013B - 半導體裝置 - Google Patents

半導體裝置 Download PDF

Info

Publication number
TWI573013B
TWI573013B TW102102361A TW102102361A TWI573013B TW I573013 B TWI573013 B TW I573013B TW 102102361 A TW102102361 A TW 102102361A TW 102102361 A TW102102361 A TW 102102361A TW I573013 B TWI573013 B TW I573013B
Authority
TW
Taiwan
Prior art keywords
cpu
power supply
memory
switch
signal
Prior art date
Application number
TW102102361A
Other languages
English (en)
Other versions
TW201346510A (zh
Inventor
小山潤
山崎舜平
Original Assignee
半導體能源研究所股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 半導體能源研究所股份有限公司 filed Critical 半導體能源研究所股份有限公司
Publication of TW201346510A publication Critical patent/TW201346510A/zh
Application granted granted Critical
Publication of TWI573013B publication Critical patent/TWI573013B/zh

Links

Classifications

    • G—PHYSICS
    • G06—COMPUTING OR CALCULATING; COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
    • G06F1/26—Power supply means, e.g. regulation thereof
    • G—PHYSICS
    • G06—COMPUTING OR CALCULATING; COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
    • G06F1/26—Power supply means, e.g. regulation thereof
    • G06F1/32—Means for saving power
    • G06F1/3203—Power management, i.e. event-based initiation of a power-saving mode
    • G06F1/3234—Power saving characterised by the action undertaken
    • G06F1/3287—Power saving characterised by the action undertaken by switching off individual functional units in the computer system
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G5/00—Control arrangements or circuits for visual indicators common to cathode-ray tube indicators and other visual indicators
    • G09G5/003—Details of a display terminal, the details relating to the control arrangement of the display terminal and to the interfaces thereto
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B99/00—Subject matter not provided for in other groups of this subclass
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/01—Manufacture or treatment
    • H10D84/02—Manufacture or treatment characterised by using material-based technologies
    • H10D84/03—Manufacture or treatment characterised by using material-based technologies using Group IV technology, e.g. silicon technology or silicon-carbide [SiC] technology
    • H10D84/038—Manufacture or treatment characterised by using material-based technologies using Group IV technology, e.g. silicon technology or silicon-carbide [SiC] technology using silicon technology, e.g. SiGe
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/80—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10H—INORGANIC LIGHT-EMITTING SEMICONDUCTOR DEVICES HAVING POTENTIAL BARRIERS
    • H10H20/00—Individual inorganic light-emitting semiconductor devices having potential barriers, e.g. light-emitting diodes [LED]
    • H10H20/80—Constructional details
    • H10H20/81—Bodies
    • H10H20/822—Materials of the light-emitting regions
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
    • Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
    • Y02D10/00—Energy efficient computing, e.g. low power processors, power management or thermal management

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • General Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Computing Systems (AREA)
  • Thin Film Transistor (AREA)
  • Power Sources (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Electronic Switches (AREA)
  • Microcomputers (AREA)
  • Logic Circuits (AREA)
  • Semiconductor Memories (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Non-Volatile Memory (AREA)

Description

半導體裝置
本發明係關於一種半導體裝置。
近年來，對於降低如微電腦等半導體裝置功率消耗的技術發展已有進展。
作為上述半導體裝置，例如，可以舉出在不需要電源供應期間能夠停止對CPU(Central Processing Unit；中央處理器)及記憶體等的電源電壓的供應(例如，專利文獻1)的微電腦等。
〔專利文獻1〕日本專利申請公開第2009-116851號公報
然而，習知的微電腦的耗電量的降低是不足夠的。例如，因為在習知的微電腦中以同一時序控制對CPU及記憶體等的各電路的電源電壓的供應，所以對本來不必要電源供應的電路也供應了電源電壓，而浪費了電力。
本發明的課題之一是獨立的控制對多個電路的電源電壓的供應。
另外，本發明的課題之一是耗電量的降低。
在本發明的一個實施例中，藉由設置控制器，並且使用該控制器分別控制對CPU、記憶體及信號處理電路的電源電壓的供應，來設定各電路的最適電源供應期間，而降低浪費的電力消耗。
明確而言，設置控制對各電路的電源電壓的供應的開關(也稱為電源供應控制開關或電源閘)，由控制器控制該開關。由此能夠分別控制對各電路的電源電壓的供應。
本發明的一個實施例是一種半導體裝置，包括：根據輸入信號進行運算處理的CPU；在CPU的運算處理時進行資料的讀出或寫入的記憶體；將藉由CPU的運算處理生成的資料信號轉換而生成輸出信號的信號處理電路；控制對CPU的電源電壓的供應的第一電源供應控制開關；控制對記憶體的電源電壓的供應的第二電源供應控制開關；控制對信號處理電路的電源電壓的供應的第三電源供應控制開關；以及具有根據輸入信號、從CPU輸入的指令信號、以及從信號處理電路輸入的指令信號分別控制第一至第三電源供應控制開關的功能的控制器。
在本發明的一個實施例中，也可以利用包括具有低截止電流(off-state current)的電晶體的記憶體記憶體電路構成CPU或信號處理電路中的暫存器。
在本發明的一個實施例中，也可以利用包括具有低截 止電流的電晶體的記憶單元的記憶體裝置構成記憶體。
本發明的一個實施例是一種半導體裝置，包括具有暫存器的CPU，該暫存器具有記憶體電路，該記憶體電路具有包括氧化物半導體的第一電晶體的源極或汲極，以及與包括矽的第二電晶體的閘極電連接的部分。
在本發明的一個實施例中，較佳是層疊第一電晶體和第二電晶體以使其間夾置絕緣層。
在本發明的一個實施例中，藉由使用與上述CPU不同的CPU，由程式分別控制對CPU、記憶體及信號處理電路的電源電壓的供應，來設定最適於各電路的電源供應期間，而降低浪費之電力消耗。
明確而言，對每個電路設置控制電源電壓的供應的開關(電源供應控制開關)，使用與上述CPU不同的CPU，由程式控制該開關。由此能夠分別地控制對電路的電源電壓的供應。
本發明的一個實施例是一種半導體裝置，包括：根據輸入信號進行運算處理的第一CPU；在第一CPU的運算處理時進行資料的讀出及寫入的記憶體；將藉由第一CPU的運算處理生成的資料信號轉換而生成輸出信號的信號處理電路；控制對第一CPU的電源電壓的供應的第一電源供應控制開關；控制對記憶體的電源電壓的供應的第二電源供應控制開關；以及控制對信號處理電路的電源電壓的供應的第三電源供應控制開關，其中藉由使用與第一CPU不同的第二CPU，由程式分別控制第一至第三電源供應控 制開關。
較佳以如下方式控制第三電源供應控制開關：在開始對第一CPU的電源電壓的供應之後，且在表示第一CPU的運算結果的資料輸入到信號處理電路之前，開始對信號處理電路的電源電壓的供應。
較佳以如下方式控制第一電源供應控制開關：在表示第一CPU的運算結果的資料輸入到信號處理電路之後，且在從信號處理電路輸出用作輸出信號的表示運算結果的資料的轉換資料之前，停止對第一CPU的電源電壓的供應。
較佳以如下方式控制第三電源供應控制開關：在開始對第一CPU的電源電壓的供應之後，且在表示第一CPU的運算結果的資料輸入到信號處理電路之前，開始對信號處理電路的電源電壓的供應，並且以如下方式控制第一電源供應控制開關：在表示第一CPU的運算結果的資料輸入到信號處理電路之後，且在從信號處理電路輸出用作輸出信號的表示運算結果的資料的轉換資料之前，停止對第一CPU的電源電壓的供應。
本發明的一個實施例較佳的是如下配置，第一CPU的暫存器包括記憶體電路，該記憶體電路具有：在對第一CPU供應電源電壓期間保持資料的第一記憶體電路；以及在停止對第一CPU的電源電壓的供應期間保持資料的第二記憶體電路，其中，第二記憶體電路具有控制資料的寫入及保持的場效應電晶體，在包括於第二記憶體電路的場 效應電晶體中，每1μm通道寬度的截止電流為100zA或以下。
本發明的一個實施例較佳的是如下配置，包括於第一CPU的暫存器中的記憶體電路中，第二記憶體電路所具有的場效應電晶體包括形成有通道且其能隙比矽寬的氧化物半導體的層，在該氧化物半導體的層中，結晶部的c軸在與被形成面的法線向量或表面的法線向量平行的方向上一致，並且在從垂直於ab面的方向看時具有三角形或六角形的原子排列，並且在從垂直於c軸的方向看時包括金屬原子排列為層狀或金屬原子及氧原子排列為層狀的相。
本發明的一個實施例較佳的是如下配置，記憶體包括記憶體裝置，該記憶體裝置包括記憶單元，該記憶單元包括控制資料的寫入及保持的場效應電晶體，在所述記憶單元所具有的該場效應電晶體中，每1μm通道寬度的截止電流為100zA或以下。
本發明的一個實施例較佳的是如下配置，記憶單元中的場效應電晶體包括形成有通道且其能隙比矽寬的氧化物半導體的層，在氧化物半導體的層中，結晶部的c軸在與被形成面的法線向量或表面的法線向量平行的方向上一致，並且在從垂直於ab面的方向看時具有三角形或六角形的原子排列，並且在從垂直於c軸的方向看時包括金屬原子排列為層狀或金屬原子及氧原子排列為層狀的相。
本發明的一個實施例較佳的是如下配置，信號處理電路包括暫存器，信號處理電路所包括的暫存器具有記憶體 電路，記憶體電路具有：在對信號處理電路供應電源電壓期間保持資料的第一記憶體電路；以及在停止對信號處理電路的電源電壓的供應期間保持資料的第二記憶體電路，所述第二記憶體電路包括組態以控制資料的寫入及保持，並具有每1μm通道寬度的截止電流為100zA或以下的場效應電晶體。
本發明的一個實施例較佳的是如下配置，在包括於信號處理電路的暫存器中，包括於記憶體電路中的場效應電晶體包括形成有通道且其能隙比矽寬的氧化物半導體的層，該氧化物半導體的層的結晶部的c軸與平行於被形成面的法線向量或表面的法線向量的方向一致，並且在從垂直於ab面的方向看時具有三角形或六角形的原子排列，並且在從垂直於c軸的方向看時包括金屬原子排列為層狀或金屬原子及氧原子排列為層狀的相。
上述第二CPU也可以包括在半導體裝置中。
根據本發明的一個實施例，能夠在各電路中使電源供應期間最適化，而使功率消耗降低。
21‧‧‧電晶體
22‧‧‧電晶體
100‧‧‧半導體裝置
100A‧‧‧微電腦
101‧‧‧輸入裝置
102‧‧‧輸出裝置
110‧‧‧CPU
111‧‧‧CPU
112‧‧‧記憶體
113‧‧‧信號處理電路
113A‧‧‧影像處理電路
114‧‧‧記憶體
121‧‧‧電源供應控制開關
122‧‧‧電源供應控制開關
123‧‧‧電源供應控制開關
124‧‧‧電源供應控制開關
150‧‧‧控制器
151‧‧‧介面單元
152‧‧‧時脈生成單元
153‧‧‧輸出信號控制單元
154‧‧‧緩衝單元
155‧‧‧計數電路
171‧‧‧觸控面板
172‧‧‧觸控面板控制器
173‧‧‧鍵盤
174‧‧‧鍵盤控制器
181‧‧‧顯示器
182‧‧‧顯示器控制器
190‧‧‧電源
200‧‧‧記憶單元
211‧‧‧電晶體
212‧‧‧電晶體
213‧‧‧電容器
300‧‧‧CPU
301‧‧‧電路
302‧‧‧電路
303‧‧‧電路
304‧‧‧CPU控制部
305‧‧‧暫存器組
306‧‧‧計算單元
307‧‧‧位址緩衝器
308‧‧‧狀態生成部
309‧‧‧暫存器
310‧‧‧ALU
400‧‧‧半導體基板
401‧‧‧元件分離絕緣膜
402‧‧‧雜質區
403‧‧‧雜質區
404‧‧‧閘極電極
405‧‧‧閘極絕緣膜
409‧‧‧絕緣膜
410‧‧‧佈線
411‧‧‧佈線
412‧‧‧佈線
415‧‧‧佈線
416‧‧‧佈線
417‧‧‧佈線
420‧‧‧絕緣膜
421‧‧‧佈線
430‧‧‧半導體膜
431‧‧‧閘極絕緣膜
432‧‧‧導電膜
433‧‧‧導電膜
434‧‧‧閘極電極
435‧‧‧導電膜
441‧‧‧絕緣膜
443‧‧‧導電膜
500‧‧‧緩衝器
501‧‧‧位準偏移器
502‧‧‧位準偏移器
551‧‧‧程式記憶體
552‧‧‧電源閘截止用計數器
553‧‧‧電源閘導通用計數器
601‧‧‧正反器
602‧‧‧記憶體電路
603‧‧‧選擇器
621‧‧‧資料保持部
622‧‧‧資料讀出部
631‧‧‧電晶體
632‧‧‧電容器
633‧‧‧電晶體
634‧‧‧電晶體
635‧‧‧電晶體
636‧‧‧反相器
637‧‧‧電容器
700‧‧‧元件形成層
701‧‧‧絕緣層
711‧‧‧半導體層
712a‧‧‧區域
712b‧‧‧區域
713‧‧‧通道形成區
714‧‧‧絕緣層
715‧‧‧導電層
716a‧‧‧絕緣層
716b‧‧‧絕緣層
717‧‧‧絕緣層
718a‧‧‧導電層
718b‧‧‧導電層
719‧‧‧絕緣層
750‧‧‧元件形成層
751‧‧‧導電層
752‧‧‧絕緣層
753‧‧‧絕緣層
754‧‧‧半導體層
755a‧‧‧導電層
755b‧‧‧導電層
756a‧‧‧導電層
756b‧‧‧導電層
757‧‧‧絕緣層
801‧‧‧電晶體
802‧‧‧電晶體
810‧‧‧基板
811‧‧‧絕緣層
813‧‧‧單晶矽層
814‧‧‧導電層
815‧‧‧絕緣層
816‧‧‧絕緣層
817‧‧‧絕緣層
818‧‧‧導電層
1011‧‧‧外殼
1012‧‧‧面板
1013‧‧‧按鈕
1014‧‧‧揚聲器
1021a‧‧‧外殼
1021b‧‧‧外殼
1022a‧‧‧面板
1022b‧‧‧面板
1023‧‧‧鉸鏈
1024‧‧‧按鈕
1025‧‧‧連接端子
1026‧‧‧儲存媒體插入部
1027‧‧‧揚聲器
1031‧‧‧外殼
1032‧‧‧面板
1033‧‧‧按鈕
1034‧‧‧揚聲器
1035‧‧‧甲板部
1041‧‧‧外殼
1042‧‧‧面板
1043‧‧‧支架
1044‧‧‧按鈕
1045‧‧‧連接端子
1046‧‧‧揚聲器
1050‧‧‧電子裝置
1051‧‧‧外殼
1052‧‧‧冷藏室門
1053‧‧‧冷凍室門
1060‧‧‧室內單元
1061‧‧‧外殼
1062‧‧‧送風口
1064‧‧‧室外單元
1100‧‧‧程式記憶體
1110‧‧‧暫存器
1130‧‧‧暫存器
在所附圖式中：圖1說明半導體裝置的例子；圖2說明半導體裝置的例子；圖3說明電源供應控制開關的結構實例；圖4說明控制器的結構實例； 圖5說明半導體裝置的例子；圖6說明半導體裝置的例子；圖7說明半導體裝置的例子；圖8為說明用以驅動半導體裝置的方法的例子的時序圖；圖9說明記憶體裝置的結構實例；圖10說明記憶體裝置的結構實例；圖11A和11B為說明用以驅動記憶體裝置的方法的例子的時序圖；圖12A和12B說明記憶體電路的結構實例；圖13為說明用以驅動記憶體電路的方法的例子的時序圖；圖14A和14B是用來說明半導體裝置的結構實例的剖面示意圖；圖15是用來說明半導體裝置的結構實例的剖面示意圖；圖16A至16F各說明電子裝置的例子；圖17說明CPU的例子；圖18說明暫存器的例子；圖19說明半導體裝置的例子；圖20說明半導體裝置的例子；圖21說明半導體裝置的例子；圖22A和22B是用來說明半導體裝置的例子的圖。
對本發明的實施例的例子進行說明如下。注意，所屬技術領域的普通技術人員在不脫離本發明的宗旨及其範圍的情況下可以很容易地將實施例的內容變換為各種各樣的形式。因此，本發明並不侷限於以下實施例的描述內容。
在本說明書中，各實施例的內容可以彼此適當地組合。此外，各實施例的內容可以適當地互相替換。
如“第一”、“第二”等序數詞是為了避免構件間的混淆而使用的，而不限制該些構件的數目。
實施例1
在本實施例中，對能夠對每個電路分別控制電源供應的半導體裝置的例子進行說明。
首先，對半導體裝置的組態實例參照圖1進行說明。
圖1所示的半導體裝置100包括：CPU111；記憶體112；信號處理電路113；電源供應控制開關(表示為SW)121至123；以及控制器150。CPU111、記憶體112、信號處理電路113及控制器150分別利用匯流排而能夠彼此進行信號的輸入及輸出。另外，從電源190藉由電源供應線對半導體裝置100供應電源電壓。另外，在電源190是二次電池的情況下，也可以將電源190設置在半導體裝置100中。
CPU111具有根據輸入信號進行運算處理的功能。作為輸入信號範例，可以舉出如時脈信號、用來控制 CPU111的工作的信號、用來控制信號處理電路113的工作的信號、以及從輸入裝置輸入的信號等。注意，在本說明書中，有時即使是多種信號也簡單寫為信號，除非另外有規定。
CPU111的暫存器例如也可以使用第一記憶體電路及第二記憶體電路而構成。此時，在即將停止對CPU111供應電源前，將資料儲存到第二記憶體電路。此外，在再次開始電源供應之後，立即將儲存在第二記憶體電路中的資料輸入到第一記憶體電路。由此，能夠使再次開始電源供應時的CPU111的狀態迅速恢復。然而，實施例不侷限於此結構，也可以使用其他的記憶體電路而構成暫存器。
上述第二記憶體電路例如使用具有低截止電流的電晶體而構成。此時，上述具有低截止電流的電晶體具有控制寫入至第二記憶體電路的資料及資料保持的功能。
此時，作為上述具有低截止電流的電晶體的截止電流，每1μm通道寬度為100zA或以下。
作為上述具有低截止電流的電晶體，可以使用例如具有包含其能隙比矽寬的氧化物半導體的通道形成區且該通道形成區實質上為i型的場效應電晶體。上述包含氧化物半導體的場效應電晶體例如藉由儘量除去氫及水等雜質且供應氧而儘量減少氧缺陷來製造。
藉由使用上述具有低截止電流的電晶體構成記憶體電路，只藉由使該電晶體處於截止狀態就能夠在長期間保持資料，因此可以由簡單配置構成記憶體電路。
記憶體112讀取及寫入使用於CPU111的運算處理的資料。
作為記憶體112，例如可以使用具備多個包括上述具有低截止電流的電晶體的記憶單元的記憶體裝置。具有低截止電流的電晶體具有控制記憶單元的資料的寫入及保持的功能。上述記憶體裝置即使在電源供應停止時也能夠長時間保持資料。因為使用上述記憶體裝置構成記憶體112，所以在不需要資料的重寫及讀出期間可以停止對記憶體112的電源電壓的供應，因此能夠使耗電量降低。然而，實施例不侷限於此結構，也可以使用其他的記憶體裝置構成記憶體112。
信號處理電路113具有藉由轉換作為CPU111的運算結果的資料信號(運算資料信號)以產生輸出信號的功能。例如，信號處理電路113具有產生用於輸出裝置的信號的功能。作為輸出裝置例子如顯示器、揚聲器及印表機等。此外，，也可以產生用於代替輸出裝置之如觸控面板等輸入/輸出裝置的信號。
信號處理電路113例如使用處理器及暫存器構成。再者，信號處理電路113也可以額外包括儲存用於信號處理電路113的運算處理的資料的記憶體。然而，實施例不侷限於此結構，也可以使用其他的積體電路構成信號處理電路113。
包括於信號處理電路113的暫存器例如使用可適用於CPU111的暫存器的第一記憶體電路及第二記憶體電路構 成。因此在停止電源供應並在之後再次開始電源供應後能夠迅速恢復信號處理電路113的狀態。然而，實施例不侷限於此結構，也可以使用其他的記憶體電路構成暫存器。
另外，圖2顯示半導體裝置100、作為第一CPU的CPU110及電源190。圖2所示的半導體裝置100包括：作為第二CPU的CPU111、記憶體112、信號處理電路113、以及電源供應控制開關121至123。CPU111、記憶體112及信號處理電路113分別利用匯流排而能夠彼此進行信號的輸入及輸出。另外，從電源190藉由電源供應線對半導體裝置100供應電源電壓。另外，在電源190是二次電池的情況下，也可以將電源190設置在半導體裝置100中。
電源供應控制開關121至123由CPU110控制。電源供應控制開關121至123的各者以有線或無線的方式利用傳輸自CPU110的信號由程式控制。
注意，CPU110可以包含在半導體裝置100中。也就是說，CPU110可以設置在與CPU111、記憶體112及信號處理電路113的同一個晶片上。
CPU110包括程式記憶體1100。程式記憶體1100中儲存有用以控制電源供應控制開關121至123的程式。
但是，實施例不侷限於此結構，程式記憶體1100也可以不設置在CPU110中而另行設置且連接到CPU110。
程式記憶體1100可以是揮發性記憶體或是非揮發性記憶體。在程式記憶體1100是揮發性記憶體的情況下， 當開始半導體裝置100的工作時，需要對程式記憶體1100進行寫入程式的初期設定。另一方面，在程式記憶體1100是非揮發性記憶體的情況下，可以預先儲存程式。
此外，程式記憶體1100可以是可重寫記憶體或是不可重寫記憶體，但是較佳是可重寫的記憶體。這是因為使用可重寫的記憶體為程式記憶體1100，能夠對用以控制電源供應控制開關121至123的程式進行改變或更新等的緣故。
注意，如圖2所示，CPU110和CPU111較佳採用能夠以有線或無線的方式進行通訊的配置。CPU110和信號處理電路113也較佳採用能夠以有線或無線的方式進行通訊的結構。
電源供應控制開關121具有控制對CPU111的電源電壓的供應的功能。
電源供應控制開關122具有控制對記憶體112的電源電壓的供應的功能。
電源供應控制開關123具有控制對信號處理電路113的電源電壓的供應的功能。
電源供應控制開關121至123之各者係使用場效應電晶體構成。場效應電晶體可為上述具有低截止電流的電晶體。
作為電源供應控制開關121至123的結構實例，參照圖3進行說明。
圖3所示的電源供應控制開關包括電晶體21及電晶體22。
電晶體21設置在電源190和由電源供應控制開關121至123控制電源供應的各電路(CPU111、記憶體112或信號處理電路113等)之間。在圖1所示的結構中，對電晶體21的閘極從控制器150(或在圖2所示的結構中CPU110)供應控制信號SW_ON。藉由使電晶體21開啟或關閉，來控制是否對CPU111、記憶體112或信號處理電路113等各電路供應電源電壓。
對電晶體22的閘極從控制器150(或在圖2所示的結構中CPU110)供應以控制信號SW_OFF。藉由使電晶體22開啟或關閉，來控制是否將接地電位(GND)供應至CPU111、記憶體112或信號處理電路113等各電路。
當電晶體21處於導通狀態且電晶體22處於截止狀態時圖3所示的電源供應控制開關處於導通狀態。當電晶體21處於截止狀態且電晶體22處於導通狀態時圖3所示的電源供應控制開關處於截止狀態。
以上是圖3所示的電源供應控制開關的結構實例的說明。
圖1所示的控制器150至少具有根據如時脈信號之上述輸入信號、從CPU111輸入的指令信號、以及從信號處理電路113輸入的指令信號分別控制電源供應控制開關121至123的功能。此外，控制器150具有控制CPU111及信號處理電路113的驅動的功能。此外，對控制器150 供應電源電壓。
圖2所示的CPU110由程式分別控制電源供應控制開關121至123。另外，從電源190對CPU110供應電源電壓。然而，實施例不侷限於此結構，CPU110也可以採用接受從與電源190不同的電源藉由電源供應線供應電源電壓的結構。
參照圖4對控制器150的結構實例進行說明。
圖4所示的控制器150包括：介面單元151；時脈生成單元152；輸出信號控制單元153；以及緩衝單元154。
如上述輸入信號、從CPU111輸入的指令信號、以及從信號處理電路113輸入的指令信號等的信號藉由介面單元151輸入到輸出信號控制單元153。
藉由使用被輸入的時脈信號，時脈生成單元152產生在控制器150中使用的時脈信號，並將生成之時脈信號輸出到該些電路(包括輸出信號控制單元153)。此時，藉由對待使用於150中的被輸入的時脈信號進行分頻，可以降低控制器150的耗電量。
輸出信號控制單元153包括計數電路155。輸出信號控制單元153具有如下功能，即：藉由計數電路155對時脈信號進行計數，並且根據對控制器150輸入的信號設定多個輸出信號的狀態(高/低)。多個輸出信號例如用來分別控制電源供應控制開關121至123的控制信號(例如，多個控制信號SW_ON、多個控制信號SW_OFF)、 用來控制CPU111的工作的信號、以及用來控制信號處理電路113的工作的信號等。
在輸出信號控制單元153中生成的各信號藉由緩衝單元154輸出到各電路。
上述是圖4所示的控制器的結構實例的說明。
在圖1所示的半導體裝置100中設置有電源供應控制開關121至123，根據輸入信號、從CPU111輸入的指令信號、以及從信號處理電路113輸入的指令信號，由控制器150分別控制電源供應控制開關121至123。
在圖2所示的半導體裝置100中設置有電源供應控制開關121至123，且由CPU110分別控制。
在CPU111、記憶體112及信號處理電路113之間，電源供應的最適時序互不相同。因此，藉由分別使對CPU111、記憶體112及信號處理電路113的每一個的電源供應的時序最適化，可以降低不需要的功率消耗。
再者，參照圖5至圖8對本實施模式的半導體裝置的具體例子進行說明。另外，對與圖1或圖2相同符號的電路的說明可以適當地援用圖1或圖2的說明。
圖5所示的半導體裝置除了作為信號處理電路113的一例的影像處理電路113A及圖1所示的電路之外，還包括記憶體114及電源供應控制開關124。由CPU111、記憶體112、影像處理電路113A(信號處理電路113)、記憶體114、電源供應控制開關121至124、以及控制器150可以整合至作為微電腦100A的一晶片。可以設置有 觸控面板面板171及觸控面控制器172作為輸入裝置101。然而，實施例不侷限於此結構，可以設置有鍵盤173及鍵盤控制器174作為圖6所示之輸入裝置101。此外，可以設置有顯示器181及顯示器控制器182作為輸出裝置102。顯示器181之範例為液晶顯示器及電致發光(也稱為EL)顯示器。
圖7所示的半導體裝置除了作為信號處理電路113的一例的影像處理電路113A及圖2所示的電路之外，還包括記憶體114及電源供應控制開關124。微電腦100A可以由包括CPU111、記憶體112、影像處理電路113A(信號處理電路113)、記憶體114、以及電源供應控制開關121至124的一晶片所構成。觸控面板171及觸控面板控制器172可以作為輸入裝置101。然而，實施例不侷限於此結構，鍵盤173及鍵盤控制器174可以設置作為輸入裝置101，也有。此外，顯示器181及顯示器控制器182可以設置作為輸出裝置102。顯示器181之範例為液晶顯示器與電致發光顯示器。
包括於CPU111中的暫存器1110使用多個包括第一記憶體電路及第二記憶體電路的記憶體電路構成。
作為記憶體112，可以使用多個各包括低截止電流的電晶體的記憶單元的記憶體裝置。
影像處理電路113A具有將藉由CPU111的運算處理生成的資料信號轉換而生成輸出到輸出裝置的影像信號的功能。
包括於影像處理電路113A的暫存器1130例如使用可以適用於信號處理電路113的記憶體電路構成。
在記憶體114，藉由影像處理電路113A的轉換處理以進行資料的讀出或寫入。待成為查找表(也稱為LUT)的資料儲存在記憶體114中。記憶體114例如使用ROM和RAM中的一者或兩者構成。
記憶體114例如使用各包括有低截止電流的電晶體的記憶單元的記憶體裝置構成。
電源供應控制開關124具有控制對記憶體114的電源電壓的供應的功能。
控制器150根據輸入信號(包含來自輸入裝置101的信號)、從CPU111輸入的指令信號、以及從信號處理電路113輸入的指令信號分別控制電源供應控制開關121至124。
在圖7中，CPU110由程式分別控制電源供應控制開關121至124。
電源供應控制開關124使用場效應電晶體構成。例如，電源供應控制開關124可具有如圖3所示的結構。
在圖5及圖6所示的半導體裝置的一例中設置有電源供應控制開關121至124，係根據來自輸入裝置101的輸入信號、從CPU111輸入的指令信號、從信號處理電路113輸入的指令信號而分別被控制。另外，也可以將CPU111分成多個區，並且另行設置電源供應控制開關121以外的電源供應控制開關，由控制器150分別控制上 述多個電源供應控制開關。此外，也可以將影像處理電路113A分成多個區，並且另行設置電源供應控制開關123以外的電源供應控制開關，由控制器150分別控制上述多個電源供應控制開關。
在圖7所示的半導體裝置的一例中設置有電源供應控制開關121至124，CPU110藉由程式分別控制電源供應控制開關121至124。另外，也可以將CPU111分成多個區，並且設置與電源供應控制開關121不同的電源供應控制開關，藉由利用程式由CPU110分別控制上述多個電源供應控制開關。此外，也可以將影像處理電路113A分成多個區，設置與電源供應控制開關123不同的電源供應控制開關，藉由利用程式由CPU110分別控制上述多個電源供應控制開關。
就是說，在藉由電源供應控制開關控制的一個電路中也可以設置有多個電源供應控制開關。
再者，本實施例中作為用以驅動半導體裝置的方法之範例，參照圖8的時序圖說明圖5及圖7所示的半導體裝置的電源供應方法的範例。
如圖8所示，例如，當在時刻T1操作觸控面板面板171，將觸控面板控制器172的輸出信號(OUT172)的資料(OUT172的脈衝部分)輸入到控制器150(圖7所示的結構中的CPU110)。
此時，由控制器150(圖7所示的結構中的CPU110)，在時刻T2使電源供應控制開關121處於導通 狀態(也稱為ON)而開始對CPU111的電源電壓的供應，並且在時刻T3使電源供應控制開關122處於導通狀態而開始對記憶體112的電源電壓的供應。例如，將從控制器150輸出的控制信號(多個控制信號SW_ON、多個控制信號SW_OFF)的值設定為使電源供應控制開關121及122處於導通狀態的值。另外，雖然對CPU111及記憶體112供應電源電壓可以於相同時間開始，但是藉由分別控制電源供應控制開關121及122來在開始對CPU111供應電源電壓之後，直到需要訪問記憶體112的時刻為止停止對記憶體112供應電源電壓，可以進一步地降低耗電量。
在開始對CPU111及記憶體112的電源電壓的供應之後，將延遲的觸控面板面板控制器172的輸出信號(OUT172)輸入到CPU111。另外，使用延遲電路而實現輸出信號(OUT172)的延遲。
此時，CPU111根據包括觸控面板控制器172的輸出信號(OUT172)的輸入信號(IN111)的資料(IN111的脈衡部分)及記憶體112的資料進行運算處理。再者，在時刻T4使電源供應控制開關123處於導通狀態而開始對影像處理電路113A的電源電壓的供應，並且在時刻T5使電源供應控制開關124處於導通狀態而開始對記憶體114的電源電壓的供應。例如，根據來自CPU111的指令信號，將從控制器150輸出的控制信號(多個控制信號SW_ON、多個控制信號SW_OFF)的值設定為使電源供應 控制開關123及124處於導通狀態的值。但是，實施例不侷限於此結構，根據觸控面板控制器172的輸出信號(OUT172)，將從控制器150輸出的控制信號的值設定為使電源供應控制開關123及124處於導通狀態的值。注意，雖然也可以使開始對影像處理電路113A及記憶體114的電源電壓的供應的時序相同，但是藉由分別控制電源供應控制開關123及124來在開始對影像處理電路113A的電源電壓的供應之後直到需要存取記憶體114的時刻為止停止對記憶體114的電源電壓的供應，可以進一步地降低功率消耗。
再者，CPU111將包含表示藉由運算處理結果的資料(OUT111的脈衝部分)的資料信號(OUT111)輸出到影像處理電路113A。在結束對影像處理電路113A的資料信號的輸出之後，在時刻T6，使電源供應控制開關122處於截止狀態(也稱為OFF)而停止對記憶體112的電源電壓的供應，並且在時刻T7使電源供應控制開關121處於截止狀態而停止對CPU111的電源電壓的供應。例如，根據來自CPU111的指令信號，將從控制器150輸出的控制信號的值設定為使電源供應控制開關121及122處於截止狀態的值。但是，實施例不侷限於此結構，根據來自影像處理電路113A的指令信號，將從控制器150輸出的控制信號的值設定為使電源供應控制開關121及122處於截止狀態的值。另外，雖然也可以使停止對CPU111及記憶體112的電源電壓的供應的時序相同，但是藉由分別控制電 源供應控制開關121及122，而進行對CPU111的電源電壓的供應，且在不需要存取記憶體112的時刻停止對記憶體112的電源電壓的供應，可以進一步地降低耗電量。另外，在即將停止對CPU111的電源電壓的供應前，將資料移動到暫存器1110的多個記憶體電路所具有的第二記憶體電路，並且在再次開始電源電壓的供應後立刻將儲存在第二記憶體電路中的資料輸入到第一記憶體電路中，由此可以使再次開始電源電壓的供應之後的CPU111的狀態迅速恢復。
影像處理電路113A將被輸入的CPU111的輸出信號(OUT111)轉換來生成輸出到顯示器控制器182的信號。在轉換處理結束後，將包含所生成的資料(OUT113A的脈衝部分)的信號(OUT113A)輸出到顯示器控制器182，在時刻T8，使電源供應控制開關124處於截止狀態而停止對記憶體114的電源電壓的供應，並且在時刻T9使電源供應控制開關123處於截止狀態而停止對影像處理電路113A的電源電壓的供應。例如，根據來自影像處理電路113A的指令信號，將從控制器150輸出的控制信號(多個控制信號SW_ON、多個控制信號SW_OFF)的值設定為使電源供應控制開關123及124處於截止狀態的值。另外，雖然也可以使停止對影像處理電路113A及記憶體114的電源電壓的供應的時序相同，但是可以分別控制電源供應控制開關123及124，而進行對影像處理電路113A的電源電壓的供應，並且在不需要存取記憶體114 時停止對記憶體114的電源電壓的供應，由此可以進一步地降低耗電量。另外，在即將停止對影像處理電路113A的電源電壓的供應前，將資料移動到暫存器1130的第二記憶體電路中，並在再次開始電源電壓的供應後立即將儲存在第二記憶體電路中的資料輸入到第一記憶體電路，由此可以使再次開始電源電壓的供應之後的影像處理電路113A的狀態迅速恢復。
上述是對於圖5及圖7所示的半導體裝置的電源供應方法的一例。
如參照圖1至圖8所述，在本實施例的半導體裝置的一例中，在每個電路中設置有電源供應控制開關(第一至第三電源供應控制開關)，根據輸入信號、從CPU輸入的指令信號、以及從信號處理電路輸入的指令信號，由控制器或用作第一CPU的CPU分別控制多個電源供應控制開關。
在電路(CPU、記憶體及信號處理電路)間的電源供應的最適時序互不相同。因此，分別使對各電路的電源供應的時序最適化，而可以降低不需要的功率消耗。
例如，藉由控制第三電源供應控制開關以降低功率消耗如下：在開始對CPU的電源電壓的供應之後且在將表示CPU的運算結果的資料輸入到信號處理電路之前開始對信號處理電路的電源電壓的供應，由此可以降低功率消耗。
另外，以如下方式控制第一電源供應控制開關：在將 表示CPU的運算結果的資料輸入到信號處理電路之後且在從信號處理電路輸出用作輸出信號的該表示運算結果的資料的轉換資料之前停止對CPU的電源電壓的供應，由此可以降低功率消耗。
實施例2
在本實施例中，對能夠適用於上述實施例中的半導體裝置的記憶體的記憶體裝置的一例進行說明。
本實施例中的記憶體裝置的一例為具備包括排列為i行(i是2以上的自然數)j列(j是自然數)的矩陣狀的多個記憶單元的記憶單元陣列。記憶單元相當於上述實施模式1的半導體裝置中的記憶體電路。
對本實施例的記憶體裝置中的記憶單元陣列的例子參照圖9進行說明。
圖9所示的記憶單元陣列具有排列為i行j列的矩陣狀的多個記憶單元200、第一至第j的位元線BL、第一至第i的字線WL、第一至第i的電容線CL以及被供應預定值的電位的源極線SL。
在圖9所示的記憶單元陣列中，第M(M是1以上且i以下的自然數)行N(N是1以上且j以下的自然數)列的記憶單元200(記憶單元200(M,N))具備電晶體211(M,N)、電晶體212(M,N)以及電容器213(M,N)。
另外，電晶體211(M,N)的源極和汲極中的一方電 連接到位元線BL_N。此外，電晶體211(M,N)的閘極電連接到字線WL_M。
電晶體211(M,N)是n通道型電晶體，它是控制資料的寫入及保持的電晶體。
另外，作為電晶體211(M,N)可以使用實施例1所記載的截止電流低的電晶體。
電晶體212(M,N)是p通道型電晶體。電晶體212(M,N)的源極和汲極中的一方電連接到位元線BL_N，源極和汲極中的另一方電連接到源極線SL。此外，電晶體212(M,N)的閘極電連接到電晶體211(M,N)的源極和汲極中的另一方。
電晶體212(M,N)具有設定所輸出的資料的電位的用作輸出電晶體的功能。
電容器213(M,N)的一對電極中的一方電連接到電晶體211(M,N)的源極和汲極中的另一方，電容器213(M,N)的一對電極中的另一方電連接到電容線CL_M。
電容器213(M,N)具有保持資料的用作儲存電容的功能。
上述是圖9所示的記憶單元陣列的結構實例的說明。
另外，記憶單元可以不必設置電晶體212。例如，記憶單元也可以採用圖10所示的結構。此時，也可以將電容線CL配置為代替源極線SL一個線。
接著，對圖9所示的包括記憶單元陣列的記憶體裝置的驅動方法的一例，參照圖11A和11B進行說明。圖 11A和11B是用來說明記憶體裝置的驅動方法的一例的時序圖。在此作為一例，對第M行的記憶單元200按順序寫入資料，然後讀出所寫入的資料的情況進行說明，但是不侷限於此。例如，也可以不進行讀出操作而重複進行寫入工作。
首先，當對第M行的記憶單元200寫入資料時(也稱為Writing)，如圖11A所示，將第M的字線WL_M的電位轉換為VH，將除它之外的所有字線WL_other的電位都轉換為VL。
另外，VH例如是比參考電位(例如接地電位)的值大的電位，且例如是高電源電位。VL例如是參考電位以下的電位，且例如是低電源電位。
此時，在第M行的記憶單元200的各者中，電晶體211處於導通狀態，並且電容器213的一對電極中的一者的電位成為與每個位元線BL的電位相等的電位值。
然後，電晶體211處於截止狀態，電晶體212的閘極處於浮動狀態，而電晶體212的閘極的電位被保持。
藉由在每行中重複進行上述工作，可以對所有的記憶單元200寫入資料。
另外，當從第M行的記憶單元200讀出資料時(也稱為Reading)，如圖11B所示，將所有字線WL的電位轉換為VL，將第M電容線CL_M轉換為VL，並且將除此之外的所有電容線CL_other的電位轉換為VH。
另外，在第M行的記憶單元200中，根據電晶體212 的閘極的電壓決定電晶體212的源極和汲極間的電阻值。另外，可以將對應於流過電晶體212的源極和汲極間的電流量的電位用作資料而從記憶單元200讀出。
再者，藉由在每行中重複進行上述工作，可以從所有的記憶單元200讀出資料。上述是驅動圖9所示的半導體裝置方法的例子說明。
如參照圖9至圖11B所述，在本實施例中的半導體裝置的一例中，藉由作為控制資料的寫入及保持的電晶體使用截止電流低的場效應電晶體，可以延長資料的保持期間。因此，即使在停止電源電壓的供應的情況下，也可以保持資料。
實施例3
在本實施例中，對構成實施例1的半導體裝置所具有的暫存器的記憶體電路的一例進行說明。
參照圖12A和12B對本實施例的記憶體電路的結構實例進行說明。
如圖12A所示，本實施例的記憶體電路包括正反器(也稱為FF)601、記憶體電路(NVM)602及選擇器(SEL)603。
對正反器601輸入重設信號RST、時脈信號CLK及藉由選擇器603所選擇的資料信號D。例如從實施例1所示的半導體裝置的控制器150輸入重設信號RST及時脈信號CLK。正反器601具有保持根據時脈信號CLK被輸 入的資料信號D的資料且作為資料信號Q輸出的功能。
對記憶體電路602輸入寫入控制信號WE、讀取控制信號RD及藉由選擇器603所選擇的資料信號。例如從實施例1所示的半導體裝置的控制器150輸入寫入控制信號WE及讀取控制信號RD。另外，在採用圖2的結構的情況下，根據來自CPU110的指令，從設置在半導體裝置中的信號生成電路輸出寫入控制信號WE及讀取控制信號RD。
記憶體電路602具有根據寫入控制信號WE儲存被輸入的資料信號的資料，並且根據讀取控制信號RD將所儲存的資料用作資料信號並輸出的功能。
對選擇器603，藉由第一端子輸入讀取控制信號RD，藉由第二端子輸入資料信號D，並且藉由第三端子輸入從記憶體電路602輸出的資料信號D_NVM。
選擇器603具有根據讀取控制信號RD，選擇資料信號D和資料信號D_NVM中的任何一者藉由第四端子輸出的功能。
再者，對記憶體電路602的一個結構實例參照圖12B進行說明。
如圖12B所示，記憶體電路602包括資料保持部621及資料讀出部622。
資料保持部621包括有電晶體631及電容器632。
電晶體631是n通道型電晶體。電晶體631的源極和汲極中的一者電連接到選擇器603的輸出端子(第四端 子)。電晶體631具有根據寫入控制信號WE控制從選擇器603輸入的資料信號的保持的功能。
作為電晶體631，可以使用實施例1所示的具有低截止電流的電晶體。
電容器632的一對電極中的一者電連接到電晶體631的源極和汲極中的另一者，對電容器632的一對電極中的另一者供應接地電位(GND)。電容器632具有根據所儲存的資料信號的資料D_HLD的保持電荷的功能。因為電晶體631的截止電流極低，所以即使停止電源電壓的供應，電容器632中的電荷被保持，而保持資料D_HLD。
資料讀出部622設置有電晶體633、電晶體634、電晶體635及反相器636。
電晶體633是p通道型電晶體。對電晶體633的源極和汲極中的一者供應電源電位(VDD)，對閘極輸入讀取控制信號RD。該電源電位和接地電位差成為電源電壓PWR。
電晶體634是n通道型電晶體。電晶體634的源極和汲極中的一者電連接到電晶體633的源極和汲極中的另一者。對電晶體634的閘極輸入讀取控制信號RD。
電晶體635是n通道型電晶體。電晶體635的源極和汲極中的一者電連接到電晶體634的源極和汲極中的另一者，對源極和汲極中的另一者供應接地電位。電晶體635的閘極的電位為資料D_HLD。
反相器636的輸入端子電連接到電晶體633的源極和 汲極中的另一者。反相器636的輸出端子電連接到選擇器603的輸入端子(第三端子)。反相器636的輸出信號是資料信號D_NVM。
接著，將參照圖13的時序圖對驅動圖12A所示的記憶體電路的方法的範例進行說明。
首先，在作為正常工作期間的期間T11中，記憶體電路被供給電源電壓PWR、重設信號RST以及時脈信號CLK。此時，選擇器603將資料信號D的資料輸出到正反器601。正反器601根據時脈信號CLK保持所輸入的資料信號D的資料。
接著，在作為即將停止供應電源電壓PWR前的備份期間的期間T12中，根據寫入控制信號WE的脈衝，使記憶體電路602儲存資料信號D的資料，而作為資料D_HLD保持。然後停止對記憶體電路的時脈信號CLK的供應，然後停止對記憶體電路的重設信號RST的供應。
接著，在作為電源停止期間的期間T13中，停止對記憶體電路的電源電壓PWR的供應。此時，在記憶體電路602中，電晶體631的截止電流低，因此保持資料D_HLD的值。
接著，在作為鄰近正常工作期間前的恢復期間的期間T14中，再次開始對記憶體電路的電源電壓PWR的供應，然後再次開始時脈信號CLK的供應，然後再次關始重設信號RST的供應。再者，根據讀取控制信號RD的脈衝，將根據資料D_HLD的值的資料信號D_NVM從記憶 體電路602的資料讀出部622輸出到選擇器603。選擇器603根據讀取控制信號RD的脈衝將資料信號D_NVM輸入到正反器601。因此，可以將正反器601恢復到電源即將停止期間前的狀態。
然後，在作為正常工作期間的期間T15中，再次進行正反器601的正常工作。
上述是驅動記憶體電路的方法範例。
如參照圖12A至圖13所述，在本實施例中的記憶體電路包括第一記憶體電路(正反器)和包括有具有低截止電流的電晶體的第二記憶體電路。在即將停止電源供應前將資料移動到第二記憶體電路，並且在再次開始電源供應時將該資料輸入到第一記憶體電路，而可以恢復到即將停止電源供應前的狀態。藉由這樣，可以使再次開始電源電壓的供應之後的狀態迅速恢復。
實施例4
在本實施例中，對作為本發明的一個實施例的半導體裝置的結構一例進行說明。
首先，對可以適用於本發明的一個實施例的半導體裝置的電晶體的結構的一例，參照圖14A和14B的剖面示意圖進行說明。注意，圖14A和14B所示的各構成要素有時與實際上的尺寸不同。
圖14A所示的電晶體包括半導體層711、絕緣層714、導電層715、絕緣層716a及絕緣層716b、絕緣層 717、導電層718a及導電層718b、以及絕緣層719。
半導體層711隔著絕緣層701設置在元件形成層700上。注意，半導體層711並不一定設置在絕緣層701上，也可以在元件形成層700上直接設置半導體層711。
半導體層711包括彼此離開並添加有摻雜劑的區域712a及712b，並且包括在區域712a和712b之間的通道形成區713。
絕緣層714設置在半導體層711的一部份上。
導電層715與半導體層711隔著絕緣層714重疊。
絕緣層716a與導電層715的一對側面的其一接觸地設置，絕緣層716b與該對側面的另一者接觸地設置。
絕緣層717設置在導電層715上。
導電層718a與區域712a接觸地設置，導電層718b與區域712b接觸地設置。此外，導電層718a與絕緣層716a的側面接觸地設置，導電層718b與絕緣層716b的側面接觸地設置。
絕緣層719設置在導電層718a及導電層718b上。
導電層718a及718b、以及絕緣層719例如藉由對導電膜及絕緣層的堆疊進行平坦化處理(例如CMP處理)而形成。
此外，圖14B所示的電晶體包括導電層751、絕緣層752、絕緣層753、半導體層754、導電層755a及755b、導電層756a及756b、以及絕緣層757。
導電層751設置在元件形成層750上。
絕緣層752設置在元件形成層750上，絕緣層752及導電層751的表面較佳為平坦。
導電層751及絕緣層752例如藉由對導電膜及絕緣層的堆疊進行平坦化處理(例如CMP處理)而形成。
絕緣層753設置在導電層751及絕緣層752上。
半導體層754與導電層751隔著絕緣層753重疊。
導電層755a及755b彼此分離且與半導體層754接觸地設置。此時，導電層755a和755b之間的間隔相當於電晶體的通道長度，較佳為例如短於50nm。例如，藉由使用利用電子束曝光而形成的光阻遮罩，對導電膜的一部分進行蝕刻，可以使導電層755a及755b之間的間隔成為短於50nm。另外，例如導電層755a及755b之間的間隔較佳為短於導電層756a及756b之間的間隔。
導電層756a設置於導電層755a上且與導電層755a的一部分接觸，導電層756b設置於導電層755b上且與導電層755b的一部分接觸。此外，導電層756a及756b的電阻值較佳為低於導電層755a及755b的電阻值。
絕緣層757設置於半導體層754上，以覆蓋半導體層754上表面。
再者，下面對各結構要素進行說明。各結構要素並不限於單層，也可以為堆疊。
絕緣層701是基本層。作為絕緣層701，例如可以使用包含氧化矽、氮化矽、氧氮化矽、氧化鋁、氮化鋁、氧氮化鋁、氮氧化鋁、或氧化鉿等材料的層。
作為絕緣層752可以使用包含與絕緣層701同樣的材料的層。
半導體層711及半導體層754各具有用作形成有電晶體的通道的層(也稱為通道形成層)的功能。在此，對圖14A的半導體層711及圖14B的半導體層754進行說明。
作為半導體層711及754，例如可以使用氧化物半導體層。
氧化物半導體層可以處於單晶狀態、多晶(polycrystal)狀態、或非晶狀態等。此外，氧化物半導體層也可以是非晶層和包含結晶的層的堆疊。
作為氧化物半導體，例如可以舉出包含銦和鎵中的一者或兩者、以及鋅的金屬氧化物、或者包含其他金屬元素而代替包含在上述金屬氧化物中的鎵的一部分或全部的金屬氧化物等。
作為上述金屬氧化物，例如可以使用In類金屬氧化物、Zn類金屬氧化物、In-Zn類金屬氧化物、或者In-Ga-Zn類金屬氧化物等。此外，也可以使用包含其他金屬元素而代替包含在上述In-Ga-Zn類金屬氧化物中的Ga(鎵)的一部或全部的金屬氧化物。
作為上述其他金屬元素，例如使用與鎵相比能夠與更多的氧原子結合的金屬元素即可，例如可以使用鈦、鋯、鉿、鍺及錫中的一種或多種元素。此外，作為上述其他金屬元素，可以使用鑭、鈰、鐠、釹、釤、銪、釓、鋱、鏑、鈥、鉺、銩、鐿、以及鑥中的一種或多種元素。這種 金屬元素具有用作穩定劑(stabilizer)的功能。注意，這些金屬元素的添加量是金屬氧化物能夠作為半導體發揮功能的量。藉由使用與鎵相比能夠與更多的氧原子結合的金屬元素且對金屬氧化物供應氧，可以減少金屬氧化物中的氧缺陷。
例如，當使用錫代替上述In-Ga-Zn類金屬氧化物所包含的Ga(鎵)的全部時得到In-Sn-Zn類金屬氧化物，並且當使用Ti(鈦)代替上述In-Ga-Zn類金屬氧化物所包含的Ga(鎵)的一部分時得到In-Ti-Ga-Zn類金屬氧化物。
上述氧化物半導體層可以是包括c軸配向結晶氧化物半導體(CAAC-OS)的氧化物半導體層。
CAAC-OS不是完全的單晶，也不是完全的非晶，而是在非晶相中具有結晶部的結晶-非晶混合相結構的氧化物半導體。再者，包括在CAAC-OS中的結晶部的c軸在平行於CAAC-OS膜的被形成面的法線向量或表面的法線向量的方向上一致，在從垂直於ab面的方向看時具有三角形或六角形的原子排列，且在從垂直於c軸的方向看時，金屬原子或者金屬原子和氧原子排列為層狀。注意，在本說明書中，專門名詞“垂直”包括85°至95°的範圍，專門名詞“平行”包括-5°至5°的範圍。
在將包括含有上述CAAC-OS的氧化物半導體層用作通道形成層的場效應電晶體中，因可見光或紫外光的照射所引起的電特性的變動少，所以其可靠性高。
此外，當使用半導體層711及754作為氧化物半導體層時，例如藉由進行脫水化、脫氫化，去除氧化物半導體層中的氫、水、羥基或氫化物(也稱為氫化合物)等雜質且對氧化物半導體層供應氧，可以使氧化物半導體層高度純化。例如，藉由作為與氧化物半導體層接觸的層使用包含氧的層並進行加熱處理，可以使氧化物半導體層高度純化。
此外，剛剛成膜後的氧化物半導體層較佳處於氧多於化學計量組成的過飽和狀態。例如，在藉由使用濺射法形成氧化物半導體層的情況下，較佳以成膜氣體中的氧所占的比率多的條件進行成膜，特別較佳在氧氛圍(氧氣體為100%)下進行成膜。此外，為了對氧化物半導體層供應充分的氧以使它處於氧的過飽和狀態，可以形成包含過剩氧的絕緣層(例如SiOx層(x>2)等)並將它用作與氧化物半導體層接觸的絕緣層(例如絕緣層701、714、753、以及757等)。
包含過剩氧的絕緣層藉由適當地設定電漿CVD法(PCVD)或濺射法中的成膜條件而在膜中包含多量的氧來形成。此外，在需要使絕緣層包含更多量的氧的情況下，氧可藉由離子植入法、離子摻雜法或電漿處理加入。此外，也可以對氧化物半導體層添加氧。
在濺射裝置中，沉積室內的殘留水分較佳是少，因此較佳使用吸附型真空泵。此外，也可以使用冷阱。
此外，對氧化物半導體層較佳以350℃以上且低於基 板的應變點的基板溫度，更較佳以350℃以上且450℃以下的基板溫度進行加熱處理。再者，也可以在之後的製程中進行加熱處理。對在此所使用的加熱處理裝置沒有特別的限制，可以使用電爐，也可以使用如GRTA(Gas Rapid Thermal Annealing：氣體快速熱退火)裝置或LRTA(Lamp Rapid Thermal Annealing：燈快速熱退火)裝置等的RTA(Rapid Thermal Annealing：快速熱退火)裝置。加熱處理也可以進行多次。
在進行上述加熱處理之後，也可以在維持該加熱溫度的同時或在從該加熱溫度降溫的過程中對與進行該加熱處理的爐相同的爐中引入高純度的氧氣體、高純度的N2O氣體或超乾燥空氣(露點為-40℃以下，較佳為-60℃以下)。此時，氧氣體或N2O氣體較佳不包含水、氫等。此外，較佳將引入到加熱處理裝置中的氧氣體或N2O氣體的純度設定為6N以上，較佳設定為7N以上。即，將氧氣體或N2O氣體中的雜質濃度設定為1ppm以下，較佳設定為0.1ppm以下。藉由此步驟，氧被供給至氧化物半導體層，從而可以降低起因於氧化物半導體層中的氧空缺的缺陷。另外，也可以在進行上述加熱處理時引入上述高純度的氧氣體、高純度的N2O氣體或超乾燥氣體。
被高度純化的氧化物半導體層的氫濃度藉由SIMS測量，為5×1019atoms/cm3或以下，較佳為5×1018atoms/cm3或以下，更佳為5×1017atoms/cm3或以下。
藉由將被高度純化的氧化物半導體層用於場效應電晶 體，可以將氧化物半導體層的載流子密度設定為低於1×1014/cm3，較佳為低於1×1012/cm3，更佳為低於1×1011/cm3。如此低的載流子密度，可以將每1μm通道寬度的場效應電晶體的截止電流降低到1×10-19A(100zA)或以下，更較佳為1×10-22A(100yA)或以下。場效應電晶體的截止電流越低越好，但是，場效應電晶體的截止電流的下限值被估計為1×10-30A/μm左右。
作為區域712a及712b所包含的摻雜劑，例如可以舉出元素週期表中的13族元素(例如硼等)，15族元素(例如氮、磷、及砷中的一者或多者)、及/或稀有氣體元素(例如氦、氬及氙中的一者或多者)。摻雜劑可以選自上述族中的至少一者。
絕緣層714及753各用作為電晶體的閘極絕緣層。絕緣層714及753各者例如可以使用包含氧化矽、氮化矽、氧氮化矽、氮氧化矽、氧化鋁、氮化鋁、氧氮化鋁、氮氧化鋁、或氧化鉿等材料的層。
導電層715及751各用作為電晶體的閘極。導電層715及751之各者例如可以使用如包含鉬、鈦、鉻、鉭、鎂、銀、鎢、鋁、銅、釹或鈧等金屬材料的層。
作為絕緣層716a、絕緣層716b及絕緣層717之各者例如可以使用如包含氧化矽、氮化矽、氧氮化矽、氧化鋁、氮化鋁、氧氮化鋁、氮氧化鋁、或氧化鉿等材料的層。
導電層718a及718b、導電層755a及755b、以及導 電層756a及756b各用作電晶體的源極或汲極。導電層718a及718b、導電層755a及755b、以及導電層756a及756b之各者例如可以使用如包含鉬、鈦、鉻、鉭、鎂、銀、鎢、鋁、銅、釹、鈧或釕等金屬材料的層。
絕緣層719及757各用作保護層。作為絕緣層719及757之各者可以使用如包含氧化矽、氮化矽、氧氮化矽、氮氧化矽、氧化鋁、氮化鋁、氧氮化鋁、氮氧化鋁、或氧化鉿等材料的層。
上述是圖14A和14B所示的電晶體的一個結構實例的說明。
接著，參照圖15對包括圖14A所示的電晶體的半導體裝置的結構的一例進行說明。圖15是說明本實施例的半導體裝置的結構的一例的剖面示意圖。注意，實施例不侷限於此結構，也可以使用圖14B所示的電晶體。
圖15所示的半導體裝置包括：包括用作通道形成層的單晶矽層813的電晶體801；隔著絕緣層815至817層疊在電晶體801上並具有圖14A所示的結構的電晶體802。注意，作為電晶體802的說明，可以適當地參考圖14A所示的電晶體的說明。
單晶矽層813隔著絕緣層811(也稱為BOX層)設置在基板810上。注意，代替基板810、絕緣層811及單晶矽層813，也可以使用單晶半導體基板中被埋入絕緣區域圍繞的半導體區域而構成電晶體801。
絕緣層815用作保護層。此外，絕緣層816除了用作 保護層之外，還用作平坦化層。此外，絕緣層817用作基底層。作為絕緣層815至817各者，也可以使用包含與絕緣層701類似材料的層。
具有電晶體802的源極或汲極的功能的導電層818與用作電晶體801的閘極的導電層814連接。注意，導電層818和導電層814也可以隔著多個導電層彼此連接。
此外，藉由將具有低截止電流的電晶體用作電晶體802，能夠延長記憶單元的資料保持時間。
此外，藉由使用電晶體801可以構成CPU中的邏輯電路(包括記憶體電路)、信號處理電路及類此者等。由此，可以提高工作速度。
上述是圖15所示的半導體裝置的結構實例的說明。
如參照圖14A至圖15所說明，在本實施例的半導體裝置中，由氧化物半導體層構成控制暫存器或其他記憶體裝置中的資料的寫入及保持的電晶體，並且由單晶矽層構成用於CPU中的邏輯電路及信號處理電路等的電晶體。如此，在使半導體裝置的工作高速化的同時可以延長暫存器或其他記憶體裝置中的資料的保持時間。
實施例5
在本實施例中，對使用本發明的一個方式的半導體裝置的電子裝置的例子參照圖16A至16F進行說明。
圖16A所示的電子裝置是可攜式資訊終端的一例。
圖16A所示的電子裝置具有外殼1011、設置在外殼 1011中的面板1012、按鈕1013、以及揚聲器1014。
另外，在外殼1011中也可以設置用來與外部設備連接的連接端子及操作按鈕。
面板1012是顯示面板(顯示器)且較佳具有觸控面板的功能。
按鈕1013設置在外殼1011上。在按鈕1013是電源按鈕的情況下，藉由按下按鈕1013可以開啟或關閉電子裝置。
揚聲器1014設置在外殼1011上。揚聲器1014輸出聲音。
注意，外殼1011可以設有麥克風。藉由在外殼1011中設有麥克風，可以將圖16A所示的電子裝置用作電話機。
如圖16A所示的電子裝置，在外殼1011的內部具有實施例1所說明的CPU(CPU111)、記憶體、影像處理電路及控制器等。注意，也可以安裝有用作第一CPU的CPU而代替控制器。
圖16A所示的電子裝置例如用作電話機、電子閱讀器、個人電腦及遊戲機中的一種或多種。
圖16B所示的電子裝置是折疊式的資訊終端的一例。
圖16B所示的電子裝置包括外殼1021a、外殼1021b、設置在外殼1021a中的面板1022a、設置在外殼1021b中的面板1022b、鉸鏈1023、按鈕1024、連接端子1025、儲存媒體插入部1026以及揚聲器1027。
外殼1021a和外殼1021b由鉸鏈1023連接。
面板1022a及面板1022b各者是顯示面板(顯示器)且較佳具有觸控面板的功能。
因為圖16B所示的電子裝置包括鉸鏈1023，所以可以折疊而使面板1022a和面板1022b彼此相對。
按鈕1024設置在外殼1021b上。可以在外殼1021a上設置按鈕1024。例如，當設置具有電源按鈕的功能的按鈕1024時，藉由按下按鈕1024可以控制是否對電子裝置中的電路供應電力。
連接端子1025設置在外殼1021a中。另外，也可以在外殼1021b中設置連接端子1025。此外，也可以將多個連接端子1025設置在外殼1021a和外殼1021b中的一者或兩者。連接端子1025是用來使圖16B所示的電子裝置與其他裝置連接的端子。
儲存媒體插入部1026設置在外殼1021a中。也可以在外殼1021b中設置儲存媒體插入部1026。此外，也可以將多個儲存媒體插入部1026設置在外殼1021a和外殼1021b中的一者或兩者。例如，藉由對儲存媒體插入部1026插入卡型儲存媒體，可以將資料自卡型儲存媒體讀取並發送到電子裝置，或將電子裝置中的資料寫入卡型儲存媒體。
揚聲器1027設置在外殼1021b中。揚聲器1027輸出聲音。揚聲器1027也可以設置在外殼1021a中。
外殼1021a或外殼1021b也可以設有麥克風。藉由在 外殼1021a或外殼1021b中設有麥克風，可以將圖16B所示的電子裝置用作電話機。
圖16B所示的電子裝置在外殼1021a或外殼1021b的內部具有實施例1所說明的CPU(CPU111)、記憶體、影像處理電路及控制器等。注意，也可以安裝有用作第一CPU的CPU而代替控制器。
圖16B所示的電子裝置例如用作電話機、電子閱讀器、個人電腦及遊戲機中的一種。
圖16C所示的電子裝置是固定式的資訊終端的一例。圖16C所示的固定式的資訊終端包括外殼1031、設置在外殼1031中的面板1032、按鈕1033以及揚聲器1034。
面板1032是顯示面板(顯示器)。面板1032較佳具有觸控面板的功能。
另外，也可以在外殼1031的甲板部1035上設置有與面板1032同樣的面板，該面板較佳具有觸控面板的功能。
再者，也可以在外殼1031設置用來輸出票券等的票券輸出部、硬幣投入部和紙幣投入部等。
按鈕1033設置在外殼1031中。例如，在按鈕1033是電源按鈕的情況下，藉由按下按鈕1033，可以控制是否對電子裝置中的電路供應電力。
揚聲器1034設置在外殼1031中。揚聲器1034輸出聲音。
圖16C所示的電子裝置在外殼1031的內部具有實施 例1所說明的CPU(CPU111)、記憶體、影像處理電路及控制器等。注意，也可以安裝有作為第一CPU的CPU來代替控制器。
圖16C所示的電子裝置例如可以用作自動存取款機、用於訂票等訂購的資訊通信終端(也稱為多媒體電子便利站)或用作遊戲機。
圖16D是固定式資訊端末的一例。圖16D所示的電子裝置包括外殼1041、設置在外殼1041中的面板1042、支撐外殼1041的支架1043、按鈕1044、連接端子1045以及揚聲器1046。
另外，也可以在外殼1041上設置用來連接到外部設備的連接端子，又可以設置圖16D所示的電子裝置的操作按鈕。
面板1042具有顯示面板(顯示器)的功能。
按鈕1044設置在外殼1041中。例如，在按鈕1044是電源按鈕的情況下，藉由按下按鈕1044，可以控制是否對電子裝置中的電路供應電力。
連接端子1045設置在外殼1041中。連接端子1045是用來使圖16D所示的電子裝置與其他電子裝置連接的端子。例如，藉由由連接端子1045使圖16D所示的電子裝置與個人電腦連接，面板1042可以顯示對應於從個人電腦輸入的資料信號的影像。例如，當圖16D所示的電子裝置的面板1042大於與該面板1042連接的上述其他電子裝置的面板時，可以擴大該其他電子裝置的顯示影像，而可 以容易使多個人同時輕易地看見該影像。
揚聲器1046設置在外殼1041中。揚聲器1046輸出聲音。
圖16D所示的電子裝置在外殼1041的內部具有實施模式1所說明的CPU(CPU111)、記憶體、影像處理電路及控制器等。注意，也可以安裝有用作第一CPU的CPU而代替控制器。
圖16D所示的電子裝置例如用作輸出監視器、個人電腦或電視機。
圖16E是電冷藏冷凍箱的一例。圖16E所示的電子裝置1050包括外殼1051、冷藏室門1052、冷凍室門1053。
圖16E所示的電子裝置在外殼1051的內部具有實施模式1所說明的CPU(CPU111)、記憶體、信號處理電路及控制器等。注意，也可以安裝有用作第一CPU的CPU而代替控制器。藉由採用上述結構，根據冷藏室門1052及冷凍室門1053的開閉，可以控制對外殼1051中的CPU、記憶體及信號處理電路的電源供應。
圖16F是空調機的一例。圖16F所示的電子裝置由室內單元1060和室外單元1064構成。
室內單元1060包括外殼1061、送風口1062。
圖16F所示的電子裝置在外殼1061的內部具有實施例1所說明的CPU(CPU111)、記憶體、信號處理電路及控制器等。注意，也可以安裝有用作第一CPU的CPU 而代替控制器。藉由採用上述結構，根據來自遙控器的信號，可以控制對外殼1061中的CPU、記憶體及信號處理電路的電源供應。
另外，雖然圖16F例示出由室內單元和室外單元構成的分離型空調機，但是也可以是在一個外殼中具有室內單元和室外單元的功能的空調機。
另外，電子裝置之範例不侷限於此，也可以將實施例1至實施例4的半導體裝置應用於微波爐等高頻加熱裝置、或電鍋等。
上述是圖16A至16F所示的電子裝置的說明。
如參照圖16A至16F所說明，在本實施例的電子裝置中，藉由使用實施例1至實施例4的半導體裝置，可以降低耗電量。
實施例6
對上述實施例1所說明的CPU的具體的一個方式進行說明。在圖17中示出CPU的方塊圖的一例。
CPU300包括：具有資料鎖存及選擇器的功能的電路301；具有內部時脈生成單元及重設控制器的功能的電路302；具有指令暫存器及解碼部的功能的電路303；CPU控制部304；暫存器組305；計算單元306；以及位址緩衝器307。
CPU控制部304包括狀態生成部308。暫存器組305包括多個暫存器309。計算單元306包括ALU310 (Arithmetic Logic Unit；算術邏輯單元)。
對CPU300輸入寫入控制信號WE及讀取控制信號RD。此外，對CPU300藉由資料匯流排輸入8位元的資料。CPU控制信號亦可輸入至CPU300。
從CPU300輸出16位元位址及匯流排控制信號。
寫入控制信號WE及讀取控制信號RD輸入到電路303、CPU控制部304、暫存器組305以及位址緩衝器307。8位元的資料藉由資料匯流排輸入到電路303、暫存器組305及計算單元306。CPU控制信號輸入到電路302以及CPU控制部304。
16位元位址從位址緩衝器307輸出。另外，匯流排控制信號從CPU控制部304輸出。
具有指令暫存器及解碼部的功能的電路303具有8位元的暫存器。
CPU控制部304包括3位元暫存器。
位址緩衝器307包括16位元暫存器。
狀態生成部308包括24位元暫存器。
暫存器組305包括作為多個暫存器309之204位元暫存器。暫存器309是用作程式計數器、通用暫存器及運算暫存器的暫存器。另外，在圖17中，暫存器309內所示的A、F、A’、F’、B、C、B’、C’、D、E、D’、E’、H、L、H’、L’、I、R、IX、IY、SP、PC分別表示暫存器。
在本實施例中，作為一例說明的CPU300包括總計255個暫存器。
CPU300的每個電路除了資料匯流排之外，可以藉由位址匯流排、控制器匯流排進行資料、位址及CPU控制信號的輸入及輸出。
另外，在如圖17所示的CPU300中，可以將具有指令暫存器及解碼部的功能的電路303、CPU控制部304、狀態生成部308及暫存器組305所具有的總計255個暫存器用作使用氧化物半導體的暫存器。
在圖18中示出能夠保持1位元的資料的上述暫存器的電路結構的一例。圖18所示的電路結構是對上述實施例3的圖12B的記憶體電路的結構追加電路的電路結構。因此，對重複部分的說明只簡單地說明，並且援用上述實施例3的說明。
圖18所示的暫存器的電路結構包括正反器601、記憶體電路602及選擇器603。
對正反器601輸入重設信號RST、時脈信號CLK、以及資料信號D。正反器601具有保持根據時脈信號CLK被輸入的資料信號D的資料且作為資料信號Q輸出的功能。
對記憶體電路602輸入寫入控制信號WE、讀取控制信號RD及資料信號。
記憶體電路602具有根據寫入控制信號WE儲存被輸入的資料信號的資料，並且根據讀取控制信號RD將所儲存的資料作為資料信號輸出的功能。
選擇器603根據讀取控制信號RD，選擇資料信號D 或記憶體電路602輸出的資料信號並輸入到正反器601。
如圖18所示，記憶體電路602包括有電晶體631及電容器632。
電晶體631是n通道型電晶體。電晶體631的源極和汲極中的一方電連接到正反器601的輸出端子。電晶體631具有根據輸入控制信號WE控制從正反器601輸出的資料信號的保持的功能。
作為電晶體631，可以使用實施例1所示的包括氧化物半導體並具有低截止電流的電晶體。
電容器632的一對電極中的一者電連接到電晶體631的源極和汲極中的另一者，對電容器632的一對電極中的另一方供應接地電位(GND)。電容器632具有根據所儲存的資料信號的資料保持電荷的功能。因為電晶體631的截止電流極低，所以即使停止電源電壓的供應，也保持電容器632中的電荷，而保持資料。
電晶體633是p通道型電晶體。對電晶體633的源極和汲極中的一方供應電源電位(VDD)，對閘極輸入讀取控制信號RD。該電源電位和接地電位差成為電源電壓PWR。
電晶體634是n通道型電晶體。電晶體634的源極和汲極中的一方電連接到電晶體633的源極和汲極中的另一方。對閘極輸入讀取控制信號RD。
電晶體635是n通道型電晶體。電晶體635的源極和汲極中的一方電連接到電晶體634的源極和汲極中的另一 方，對源極和汲極中的另一方供應接地電位。
反相器636的輸入端子電連接到電晶體633的源極和汲極中的另一方。此外，反相器636的輸出端子電連接到選擇器603的輸入端子。
電容器637的一對電極的一方電連接到反相器636的輸入端子，對電容器637的另一方供應接地電位。電容器637具有根據輸入到反相器636的資料信號的資料保持電荷的功能。
在圖19中作為一例示意性地示出CPU111、電源供應控制開關121、以及控制器150之間的信號的流動。
除了CPU111、控制器150以及電源供應控制開關121以外，圖19還示出設置在CPU111和電源供應控制開關121之間的位準偏移器501、設置在控制器150和CPU111之間的位準偏移器502、相當於CPU111中的各種資料的通路的緩衝器(BUF)500。
控制器150具有如下功能，即根據CPU111的控制信號及包括常關閉和通常狀態的切換指令的VCE信號，將控制常關閉和通常狀態的切換的信號傳送到CPU111。VCE信號由位準偏移器502調整其電壓位準位準，而輸入到CPU111。另外，常關閉是指停止來自控制器150的電源電壓及控制信號的供應，這意味著CPU111處於停止狀態。CPU111藉由接受來自控制器150的電源電壓及控制信號的供應，而處於工作的狀態，即處於通常狀態。
明確而言，當由VCE信號發出切換為常關閉的指令 時，在CPU111中，在CPU111中的暫存器中將資料移動到NVM。另外，控制器150具有生成用來控制電源供應控制開關121處於導通狀態的控制信號SW_ON及用來控制電源供應控制開關121處於截止狀態的控制信號SW_OFF的功能。控制信號SW_ON由位準偏移器501調整電壓位準，然後供應到CPU111。在電源供應控制開關121處於導通狀態的情況下，電源電壓PWR藉由電源供應控制開關121供應到CPU111，並且在電源供應控制開關121處於截止狀態的情況下，電源電壓PWR不供應到CPU111。
控制器150亦具有由輸入到半導體裝置100的時脈信號CLK及重設信號RESETB生成CPU111所使用的時脈信號C-CLK的功能。
本實施例可以適當地與上述實施例組合而實施。
實施例7
在圖20中作為一例示出根據本發明的一個方式的半導體裝置的剖面結構的一部分。另外，在圖20中例示出電晶體631、電容器632及電晶體635。
另外，在本實施例中，電晶體635形成在單晶矽基板上，並且將氧化物半導體用於活性層的電晶體631及電容器632形成在電晶體635上。電晶體635也可以將作為非晶、微晶、多晶或單晶的矽或鍺等的薄膜半導體用於活性層。或者，電晶體635也可以將氧化物半導體用於活性 層。在所有的電晶體都將氧化物半導體用於活性層的情況下，電晶體631也可以不層疊在電晶體635上，電晶體631及電晶體635也可以形成在同一個層上。
在使用薄膜矽形成電晶體635的情況下，也可以使用：藉由電漿CVD法等氣相沉積法或濺射法製造的非晶矽；利用雷射退火法等處理使非晶矽結晶化的多晶矽；以及對單晶矽晶片注入氫離子等而使其表層部分剝離的單晶矽等。
另外，在作為上述實施例6所說明的記憶體電路的暫存器所具有的電晶體中，在對電晶體631使用氧化物半導體且對包括電晶體635的其他電晶體使用矽的情況下，相對於使用矽的電晶體的個數，使用氧化物半導體的電晶體的個數少。因此，藉由在使用矽的電晶體上層疊電晶體631，可以緩和電晶體631的設計規則。
這樣，藉由採用層疊使用矽的電晶體和使用氧化物半導體的電晶體的結構的暫存器，可以縮小CPU的晶片面積。另外，在一個電路方塊中，使用矽的電晶體的個數比使用氧化物半導體的電晶體的個數多，因此實際上的CPU的晶片面積根據使用矽的電晶體的個數而決定。在上述實施例6所示的暫存器的結構中，使用矽的電晶體的個數和使用氧化物半導體的電晶體的個數的比率成為20：1至40：1。
在圖20中，在半導體基板400上形成有n通道型電晶體635。
作為半導體基板400例如可以使用具有n型或p型導電型的矽基板、鍺基板、矽鍺基板、化合物半導體基板(GaAs基板、InP基板、GaN基板、SiC基板、GaP基板、GaInAsP基板、ZnSe基板等)等。在圖20中例示使用具有n型導電性的單晶矽基板的情況。
另外，電晶體635由元件分離絕緣膜401與其他電晶體電性地分離。作為元件分離絕緣膜401的形成方法，可以使用矽的局部氧化(LOCOS；Local Oxidation of Silicon)法或溝槽隔離法等。
明確而言，電晶體635包括：形成在半導體基板400中並用作源極區或汲極區的雜質區402及雜質區403；閘極電極404；以及設置在半導體基板400和閘極電極404之間的閘極絕緣膜405。閘極電極404隔著閘極絕緣膜405重疊於形成在雜質區402和雜質區403之間的通道形成區。
在電晶體635上設置有絕緣膜409。在絕緣膜409中形成有開口部。在上述開口部中形成有接觸於雜質區402的佈線410、接觸於雜質區403的佈線411、以及接觸於閘極電極404的佈線412。
佈線410連接到形成在絕緣膜409上的佈線415，佈線411連接到形成在絕緣膜409上的佈線416，並且佈線412連接到形成在絕緣膜409上的佈線417。
在佈線415至417上形成有絕緣膜420。在絕緣膜420中形成有開口部，在上述開口部中形成有連接到佈線 417的佈線421。
在圖20中，在絕緣膜420上形成有電晶體631及電容器632。
電晶體631在絕緣膜420上包括：包含氧化物半導體的半導體膜430；半導體膜430上的用作源極電極或汲極電極的導電膜432及導電膜433；半導體膜430、導電膜432及導電膜433上的閘極絕緣膜431；以及位於閘極絕緣膜431上並在導電膜432和導電膜433之間重疊於半導體膜430的閘極電極434。另外，導電膜433連接到佈線421。
另外，在閘極絕緣膜431上並重疊於導電膜433的位置設置有導電膜435。隔著閘極絕緣膜431重疊於導電膜433及導電膜435的部分用作電容器632。
另外，在圖20中例示電容器632與電晶體631一起設置在絕緣膜420上的情況，但是電容器632也可以與電晶體635一起設置在絕緣膜420下。
在電晶體631及電容器632上設置有絕緣膜441。在絕緣膜441中設置有開口部，在上述開口部中接觸於閘極電極434的導電膜443設置在絕緣膜441上。
另外，在圖20中，電晶體631在半導體膜430的至少一側具有閘極電極434即可，但是也可以具有隔著半導體膜430存在的一對閘極電極。
在電晶體631具有隔著半導體膜430存在的一對閘極電極的情況下，對一方閘極電極供應用來控制導通或截止 的信號，另一方閘極電極既可以處於浮動狀態(例如電絕緣)，又可以處於被提供有電位的狀態。在後者情況下，既可以對一對電極施加相同位準的電位，又可以只對另一方閘極電極供應接地電位等固定電位。藉由控制供應至另一方閘極電極的電位位準，可以控制電晶體631的臨界電壓。
本實施例可以與任一其他實施例適當地組合而實施。
實施例8
在本實施例中，對能夠由程式控制電源閘的結構進行說明，該電源閘能夠對每個電路獨立地控制電源電壓的供應。
圖21和圖22A和22B示出由程式控制電源閘的結構的一例。在圖21中，對由作為電源閘的電源供應控制開關121、電源供應控制開關122及電源供應控制開關123控制於圖1中所說明的CPU111、記憶體112及信號處理電路113的電源供應電壓的供應的情況進行說明。在本實施例中，以對CPU111供應電源電壓的電源供應控制開關121作為例子進行說明。
上述程式儲存於加入實施例1所說明的控制器150中的程式記憶體551中。在本實施例中，控制器150除了程式記憶體551之外，還具有用以截止電源閘的計數器552及用以導通電源閘的計數器553。
對電源閘截止用計數器552輸入時脈信號CLK及前 處理結束信號1。對電源閘導通用計數器553輸入時脈信號CLK及前處理結束信號2。
程式記憶體551既可以作為揮發性記憶體而從外部輸入程式，又可以作為非揮發性記憶體。
由該程式記憶體551所儲存的程式，可以設定電源供應控制開關121、電源供應控制開關122、電源供應控制開關123、以及連接的CPU111、記憶體112及信號處理電路113的電路等的上升及下降的順序，上升及下降時的準備時間等。藉由程式的重寫，可以改變這些順序和準備時間，可以確保設定的自由度，而不用改變內部電路。
下面示出當由程式改變準備時間時的結構及流程圖。
首先，如圖21所示，此情形下之結構為控制器150具有程式記憶體551、電源閘截止用計數器552、以及電源閘導通用計數器553。
接著，圖22A示出流程圖說明截止電源閘的情形。從程式記憶體551讀出關於準備時間的資料(A01：從程式記憶體讀出時間資料)。接著，對電源閘截止用計數器552及電源閘導通用計數器553輸入該資料(A02：對電源閘截止用計數器輸入資料)。接著，當輸入前處理結束信號1時(A03：輸入前處理結束信號1)，電源閘截止用計數器552開始計數(A04：開始計數)。當到達從程式記憶體551輸入的計數值時，電源閘截止用計數器552停止計數(A05：結束計數)，並且輸出信號以使電源供應控制開關121截止(A06：截止電源供應控制開關 121)。藉由改變程式記憶體551的內容，可以任意改變準備時間。
接著，在圖22B中示出使電源供應控制開關121導通時的流程圖。從程式記憶體551讀出關於準備時間的資料(B01：從程式記憶體讀出時間資料)。接著，對電源閘截止用計數器552及電源閘導通用計數器553輸入該資料(B02：對電源閘導通用計數器輸入資料)。接著，當輸入前處理結束信號2時(B03：輸入前處理結束信號2)，電源閘導通用計數器553開始計數(B04：開始計數)。當計數達到從程式記憶體551輸入的計數值時，電源閘導通用計數器553停止計數(B05：結束計數)，並且輸出信號以使電源供應控制開關121導通(B06：導通電源供應控制開關121)。藉由改變程式記憶體551的內容，可以任意改變準備時間。
根據上述流程圖，僅藉由改變程式，可以任意改變設定。
100‧‧‧半導體裝置
111‧‧‧CPU
112‧‧‧記憶體
113‧‧‧信號處理電路
121‧‧‧電源供應控制開關
122‧‧‧電源供應控制開關
123‧‧‧電源供應控制開關
150‧‧‧控制器
190‧‧‧電源

Claims (18)

  1. 一種半導體裝置，包括：與第一開關電連接的CPU；與第二開關電連接的記憶體；與第三開關電連接的信號處理電路；以及控制器，其中該信號處理電路係組態以轉換該CPU的運算資料信號為被輸入到輸出裝置的輸出信號，其中該第一開關、該第二開關及該第三開關之各者與電源供應線電連接，其中，該CPU係組態以輸出被輸入到該控制器的第一信號，其中，該控制器係組態以根據該第一信號控制該第一開關，其中，該信號處理電路係組態以輸出被輸入到該控制器的第二信號，其中，該控制器係組態以根據該第二信號控制該第三開關，以及其中，該控制器係組態以個別地控制該第一開關、該第二開關及該第三開關。
  2. 根據申請專利範圍第1項之半導體裝置，其中該CPU包括：在對該CPU供應電源電壓的期間中組態以保持資料的第一記憶體電路；以及 在不對該CPU供應電源電壓的期間中組態以保持資料的第二記憶體電路，其中該第二記憶體電路包括場效應電晶體，以及其中該場效應電晶體的每1μm通道寬度的截止電流為100zA或以下。
  3. 根據申請專利範圍第2項之半導體裝置，其中該場效應電晶體包括具有結晶部的氧化物半導體層，以及其中該結晶部的c軸在與形成有該氧化物半導體層的表面的法線向量平行的方向上排列。
  4. 根據申請專利範圍第2項之半導體裝置，其中該場效應電晶體包括具有結晶部的氧化物半導體層，以及其中該結晶部的c軸在與該氧化物半導體層的表面的法線向量平行的方向上排列。
  5. 一種半導體裝置，包括：與第一開關電連接的第一CPU；與第二開關電連接的記憶體；與第三開關電連接的信號處理電路；以及第二CPU，其中該信號處理電路係組態以轉換該第一CPU的運算資料信號，其中該第一開關、該第二開關及該第三開關之各者與電源供應線電連接，以及 其中該第二CPU係組態以控制該第一開關、該第二開關及該第三開關。
  6. 根據申請專利範圍第5項之半導體裝置，其中該第二CPU控制該第三開關以致在開始對該第一CPU供應電源電壓之後開始對該信號處理電路供應電源電壓。
  7. 根據申請專利範圍第5項之半導體裝置，其中該第二CPU控制該第一開關以致在該第一CPU輸出該運算資料信號之後停止對該第一CPU供應電源電壓。
  8. 根據申請專利範圍第5項之半導體裝置，其中該第一開關、該第二開關及該第三開關之各者由該第二CPU使用的程式控制。
  9. 根據申請專利範圍第1或5項之半導體裝置，其中該記憶體包括場效應電晶體，以及其中該場效應電晶體的每1μm通道寬度的截止電流為100zA或以下。
  10. 根據申請專利範圍第9項之半導體裝置，其中該場效應電晶體包括具有結晶部的氧化物半導體層，以及其中該結晶部的c軸在與形成有該氧化物半導體層的表面的法線向量平行的方向上排列。
  11. 根據申請專利範圍第9項之半導體裝置，其中該場效應電晶體包括具有結晶部的氧化物半導體層，以及其中該結晶部的c軸在與該氧化物半導體層的表面的 法線向量平行的方向上排列。
  12. 根據申請專利範圍第5項之半導體裝置，其中該第一CPU包括：在對該第一CPU供應電源電壓的期間中組態以保持資料的第一記憶體電路；以及在不對該第一CPU供應電源電壓的期間中組態以保持資料的第二記憶體電路，其中該第二記憶體電路包括場效應電晶體，以及其中該場效應電晶體的每1μm通道寬度的截止電流為100zA或以下。
  13. 根據申請專利範圍第12項之半導體裝置，其中該場效應電晶體包括具有結晶部的氧化物半導體層，以及其中該結晶部的c軸在與形成有該氧化物半導體層的表面的法線向量平行的方向上排列。
  14. 根據申請專利範圍第12項之半導體裝置，其中該場效應電晶體包括具有結晶部的氧化物半導體層，以及其中該結晶部的c軸在與該氧化物半導體層的表面的法線向量平行的方向上排列。
  15. 根據申請專利範圍第1或5項之半導體裝置，其中該信號處理電路包括：在對該信號處理電路供應電源電壓的期間中組態以保持資料的第一記憶體電路；以及 在不對該信號處理電路供應電源電壓的期間中組態以保持資料的第二記憶體電路，其中該第二記憶體電路包括場效應電晶體，以及其中該場效應電晶體的每1μm通道寬度的截止電流為100zA或以下。
  16. 根據申請專利範圍第15項之半導體裝置，其中該場效應電晶體包括具有結晶部的氧化物半導體層，以及其中該結晶部的c軸在與形成有該氧化物半導體層的表面的法線向量平行的方向上排列。
  17. 根據申請專利範圍第15項之半導體裝置，其中該場效應電晶體包括具有結晶部的氧化物半導體層，以及其中該結晶部的c軸在與該氧化物半導體層的表面的法線向量平行的方向上排列。
  18. 根據申請專利範圍第1項之半導體裝置，其中該CPU包括：在對該CPU供應電源電壓的期間中組態以保持資料的第一記憶體電路；以及在不對該CPU供應電源電壓的期間中組態以保持資料的第二記憶體電路，其中該第二記憶體電路包括場效應電晶體，以及其中該場效應電晶體包括含有氧化物半導體的通道形成區域。
TW102102361A 2012-01-23 2013-01-22 半導體裝置 TWI573013B (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2012011124 2012-01-23
JP2012011120 2012-01-23
JP2012105538 2012-05-03

Publications (2)

Publication Number Publication Date
TW201346510A TW201346510A (zh) 2013-11-16
TWI573013B true TWI573013B (zh) 2017-03-01

Family

ID=48798246

Family Applications (1)

Application Number Title Priority Date Filing Date
TW102102361A TWI573013B (zh) 2012-01-23 2013-01-22 半導體裝置

Country Status (6)

Country Link
US (3) US9804645B2 (zh)
JP (6) JP6027898B2 (zh)
KR (3) KR102147870B1 (zh)
SG (2) SG10201605470SA (zh)
TW (1) TWI573013B (zh)
WO (1) WO2013111757A1 (zh)

Families Citing this family (41)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102541167A (zh) * 2010-12-23 2012-07-04 鸿富锦精密工业（深圳）有限公司 电子装置
JP5879165B2 (ja) 2011-03-30 2016-03-08 株式会社半導体エネルギー研究所 半導体装置
TWI570730B (zh) 2011-05-20 2017-02-11 半導體能源研究所股份有限公司 半導體裝置
JP6046514B2 (ja) 2012-03-01 2016-12-14 株式会社半導体エネルギー研究所 半導体装置
US9030232B2 (en) 2012-04-13 2015-05-12 Semiconductor Energy Laboratory Co., Ltd. Isolator circuit and semiconductor device
WO2014034820A1 (en) 2012-09-03 2014-03-06 Semiconductor Energy Laboratory Co., Ltd. Microcontroller
TWI482007B (zh) * 2012-09-27 2015-04-21 Wistron Corp 電腦系統、電源供應裝置及電源供應方法
WO2014061761A1 (en) 2012-10-17 2014-04-24 Semiconductor Energy Laboratory Co., Ltd. Microcontroller and method for manufacturing the same
TWI619010B (zh) 2013-01-24 2018-03-21 半導體能源研究所股份有限公司 半導體裝置
JP6000863B2 (ja) * 2013-01-24 2016-10-05 株式会社半導体エネルギー研究所 半導体装置、及びその駆動方法
JP6396671B2 (ja) 2013-04-26 2018-09-26 株式会社半導体エネルギー研究所 半導体装置
US8994430B2 (en) 2013-05-17 2015-03-31 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US9910675B2 (en) 2013-08-08 2018-03-06 Linear Algebra Technologies Limited Apparatus, systems, and methods for low power computational imaging
US11768689B2 (en) 2013-08-08 2023-09-26 Movidius Limited Apparatus, systems, and methods for low power computational imaging
US10290908B2 (en) 2014-02-14 2019-05-14 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and electronic device
JP6495698B2 (ja) 2014-03-20 2019-04-03 株式会社半導体エネルギー研究所 半導体装置、電子部品、及び電子機器
US9515661B2 (en) 2014-05-09 2016-12-06 Semiconductor Energy Laboratory Co., Ltd. Circuit, semiconductor device, and clock tree
JP2016015475A (ja) * 2014-06-13 2016-01-28 株式会社半導体エネルギー研究所 半導体装置、及び電子機器
WO2016016730A1 (en) * 2014-07-30 2016-02-04 Linear Algebra Technologies Limited Low power computational imaging
US10204898B2 (en) 2014-08-08 2019-02-12 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and electronic device
JP6652342B2 (ja) * 2014-08-08 2020-02-19 株式会社半導体エネルギー研究所 半導体装置
US9443564B2 (en) 2015-01-26 2016-09-13 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, electronic component, and electronic device
US10553690B2 (en) 2015-08-04 2020-02-04 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
JP6365574B2 (ja) * 2016-03-23 2018-08-01 カシオ計算機株式会社 電子機器及び電子機器の電力供給制御方法
KR102295315B1 (ko) * 2016-04-15 2021-08-30 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치, 전자 부품, 및 전자 기기
WO2018015833A1 (en) 2016-07-19 2018-01-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US10120470B2 (en) 2016-07-22 2018-11-06 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, display device and electronic device
US10540944B2 (en) * 2016-09-29 2020-01-21 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device comprising register
US10797706B2 (en) 2016-12-27 2020-10-06 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
KR102684558B1 (ko) * 2016-12-28 2024-07-15 에스케이하이닉스 주식회사 반도체 장치 및 반도체 시스템
US11257722B2 (en) 2017-07-31 2022-02-22 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device having oxide containing gallium indium and zinc
JP2019046199A (ja) * 2017-09-01 2019-03-22 株式会社半導体エネルギー研究所 プロセッサ、および電子機器
KR20190063879A (ko) * 2017-11-30 2019-06-10 에스케이하이닉스 주식회사 반도체 장치
JP7109973B2 (ja) * 2018-04-13 2022-08-01 株式会社半導体エネルギー研究所 半導体装置
WO2021024083A1 (ja) 2019-08-08 2021-02-11 株式会社半導体エネルギー研究所 半導体装置
WO2021053453A1 (ja) 2019-09-20 2021-03-25 株式会社半導体エネルギー研究所 半導体装置
WO2021130591A1 (ja) 2019-12-27 2021-07-01 株式会社半導体エネルギー研究所 半導体装置
US20220198022A1 (en) * 2020-12-23 2022-06-23 Intel Corporation Secure device power-up apparatus and method
WO2022211098A1 (ja) * 2021-03-31 2022-10-06 国立大学法人東北大学 半導体回路装置
US20250028379A1 (en) * 2021-12-22 2025-01-23 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
JP2023152817A (ja) 2022-03-31 2023-10-17 株式会社半導体エネルギー研究所 半導体装置

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW288117B (en) * 1996-01-26 1996-10-11 Mitsubishi Electric Corp Semiconductor integrated circuit device
US20080239780A1 (en) * 2007-03-30 2008-10-02 Toshio Sasaki Semiconductor device
TWM394507U (en) * 2010-02-08 2010-12-11 Tech United Corp C Secondary side power source control switch

Family Cites Families (147)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5815805B2 (ja) 1981-09-14 1983-03-28 株式会社東芝 集積回路装置
JPS60198861A (ja) 1984-03-23 1985-10-08 Fujitsu Ltd 薄膜トランジスタ
JPH0244256B2 (ja) 1987-01-28 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn2o5deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPS63210023A (ja) 1987-02-24 1988-08-31 Natl Inst For Res In Inorg Mater ＩｎＧａＺｎ↓４Ｏ↓７で示される六方晶系の層状構造を有する化合物およびその製造法
JPH0244260B2 (ja) 1987-02-24 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn5o8deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244258B2 (ja) 1987-02-24 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn3o6deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244262B2 (ja) 1987-02-27 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn6o9deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244263B2 (ja) 1987-04-22 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn7o10deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH05251705A (ja) 1992-03-04 1993-09-28 Fuji Xerox Co Ltd 薄膜トランジスタ
US5614847A (en) 1992-04-14 1997-03-25 Hitachi, Ltd. Semiconductor integrated circuit device having power reduction mechanism
JPH0786916A (ja) 1993-09-17 1995-03-31 Hitachi Ltd 半導体集積回路
US5583457A (en) 1992-04-14 1996-12-10 Hitachi, Ltd. Semiconductor integrated circuit device having power reduction mechanism
JP3479375B2 (ja) 1995-03-27 2003-12-15 科学技術振興事業団 亜酸化銅等の金属酸化物半導体による薄膜トランジスタとｐｎ接合を形成した金属酸化物半導体装置およびそれらの製造方法
JPH11505377A (ja) 1995-08-03 1999-05-18 フィリップス エレクトロニクス ネムローゼ フェンノートシャップ 半導体装置
JP3625598B2 (ja) 1995-12-30 2005-03-02 三星電子株式会社 液晶表示装置の製造方法
EP1051745B1 (en) 1998-01-28 2007-11-07 Thin Film Electronics ASA A method for generating electrical conducting or semiconducting structures in two or three dimensions, a method for erasing the same structures and an electric field generator/modulator for use with the method for generating
NO308149B1 (no) 1998-06-02 2000-07-31 Thin Film Electronics Asa Skalerbar, integrert databehandlingsinnretning
JP4170454B2 (ja) 1998-07-24 2008-10-22 Ｈｏｙａ株式会社 透明導電性酸化物薄膜を有する物品及びその製造方法
JP2000098443A (ja) 1998-09-17 2000-04-07 Olympus Optical Co Ltd 電子カメラ
JP2000150861A (ja) 1998-11-16 2000-05-30 Tdk Corp 酸化物薄膜
JP3276930B2 (ja) 1998-11-17 2002-04-22 科学技術振興事業団 トランジスタ及び半導体装置
EP1135807A1 (en) 1998-12-04 2001-09-26 Thin Film Electronics ASA Scalable data processing apparatus
TW460731B (en) 1999-09-03 2001-10-21 Ind Tech Res Inst Electrode structure and production method of wide viewing angle LCD
JP3255159B2 (ja) * 1999-10-13 2002-02-12 株式会社日立製作所 半導体集積回路
JP4521676B2 (ja) 2000-06-16 2010-08-11 ルネサスエレクトロニクス株式会社 半導体集積回路装置
JP3878431B2 (ja) 2000-06-16 2007-02-07 株式会社ルネサステクノロジ 半導体集積回路装置
JP4089858B2 (ja) 2000-09-01 2008-05-28 国立大学法人東北大学 半導体デバイス
KR20020038482A (ko) 2000-11-15 2002-05-23 모리시타 요이찌 박막 트랜지스터 어레이, 그 제조방법 및 그것을 이용한표시패널
JP3997731B2 (ja) 2001-03-19 2007-10-24 富士ゼロックス株式会社 基材上に結晶性半導体薄膜を形成する方法
JP2002289859A (ja) 2001-03-23 2002-10-04 Minolta Co Ltd 薄膜トランジスタ
JP4090716B2 (ja) 2001-09-10 2008-05-28 雅司 川崎 薄膜トランジスタおよびマトリクス表示装置
JP3925839B2 (ja) 2001-09-10 2007-06-06 シャープ株式会社 半導体記憶装置およびその試験方法
JP2003132683A (ja) 2001-10-23 2003-05-09 Hitachi Ltd 半導体装置
US7061014B2 (en) 2001-11-05 2006-06-13 Japan Science And Technology Agency Natural-superlattice homologous single crystal thin film, method for preparation thereof, and device using said single crystal thin film
JP4164562B2 (ja) 2002-09-11 2008-10-15 独立行政法人科学技術振興機構 ホモロガス薄膜を活性層として用いる透明薄膜電界効果型トランジスタ
JP4083486B2 (ja) 2002-02-21 2008-04-30 独立行政法人科学技術振興機構 ＬｎＣｕＯ（Ｓ，Ｓｅ，Ｔｅ）単結晶薄膜の製造方法
US7049190B2 (en) 2002-03-15 2006-05-23 Sanyo Electric Co., Ltd. Method for forming ZnO film, method for forming ZnO semiconductor layer, method for fabricating semiconductor device, and semiconductor device
JP3933591B2 (ja) 2002-03-26 2007-06-20 淳二 城戸 有機エレクトロルミネッセント素子
US6920574B2 (en) * 2002-04-29 2005-07-19 Apple Computer, Inc. Conserving power by reducing voltage supplied to an instruction-processing portion of a processor
US7339187B2 (en) 2002-05-21 2008-03-04 State Of Oregon Acting By And Through The Oregon State Board Of Higher Education On Behalf Of Oregon State University Transistor structures
JP2004022625A (ja) 2002-06-13 2004-01-22 Murata Mfg Co Ltd 半導体デバイス及び該半導体デバイスの製造方法
US7105868B2 (en) 2002-06-24 2006-09-12 Cermet, Inc. High-electron mobility transistor with zinc oxide
US7067843B2 (en) 2002-10-11 2006-06-27 E. I. Du Pont De Nemours And Company Transparent oxide semiconductor thin film transistors
JP3567160B2 (ja) * 2003-01-30 2004-09-22 株式会社ルネサステクノロジ 半導体集積回路
JP4166105B2 (ja) 2003-03-06 2008-10-15 シャープ株式会社 半導体装置およびその製造方法
JP2004273732A (ja) 2003-03-07 2004-09-30 Sharp Corp アクティブマトリクス基板およびその製造方法
JP4108633B2 (ja) 2003-06-20 2008-06-25 シャープ株式会社 薄膜トランジスタおよびその製造方法ならびに電子デバイス
JP2005011166A (ja) 2003-06-20 2005-01-13 Renesas Technology Corp 情報処理装置
US7262463B2 (en) 2003-07-25 2007-08-28 Hewlett-Packard Development Company, L.P. Transistor including a deposited channel region having a doped portion
US7297977B2 (en) 2004-03-12 2007-11-20 Hewlett-Packard Development Company, L.P. Semiconductor device
US7282782B2 (en) 2004-03-12 2007-10-16 Hewlett-Packard Development Company, L.P. Combined binary oxide semiconductor device
EP2246894B2 (en) 2004-03-12 2018-10-10 Japan Science and Technology Agency Method for fabricating a thin film transistor having an amorphous oxide as a channel layer
US7145174B2 (en) 2004-03-12 2006-12-05 Hewlett-Packard Development Company, Lp. Semiconductor device
US7211825B2 (en) 2004-06-14 2007-05-01 Yi-Chi Shih Indium oxide-based thin film transistors and circuits
US7284137B2 (en) * 2004-06-29 2007-10-16 Intel Corporation System and method for managing power consumption within an integrated circuit
JP2006048190A (ja) 2004-08-02 2006-02-16 Seiko Epson Corp 情報処理装置および電力制御方法
JP2006100760A (ja) 2004-09-02 2006-04-13 Casio Comput Co Ltd 薄膜トランジスタおよびその製造方法
JP4553185B2 (ja) 2004-09-15 2010-09-29 ルネサスエレクトロニクス株式会社 半導体集積回路装置
US7285501B2 (en) 2004-09-17 2007-10-23 Hewlett-Packard Development Company, L.P. Method of forming a solution processed device
US7298084B2 (en) 2004-11-02 2007-11-20 3M Innovative Properties Company Methods and displays utilizing integrated zinc oxide row and column drivers in conjunction with organic light emitting diodes
US7829444B2 (en) 2004-11-10 2010-11-09 Canon Kabushiki Kaisha Field effect transistor manufacturing method
EP2453481B1 (en) 2004-11-10 2017-01-11 Canon Kabushiki Kaisha Field effect transistor with amorphous oxide
US7863611B2 (en) 2004-11-10 2011-01-04 Canon Kabushiki Kaisha Integrated circuits utilizing amorphous oxides
CA2585063C (en) 2004-11-10 2013-01-15 Canon Kabushiki Kaisha Light-emitting device
US7453065B2 (en) 2004-11-10 2008-11-18 Canon Kabushiki Kaisha Sensor and image pickup device
US7868326B2 (en) 2004-11-10 2011-01-11 Canon Kabushiki Kaisha Field effect transistor
US7791072B2 (en) 2004-11-10 2010-09-07 Canon Kabushiki Kaisha Display
JP4341542B2 (ja) 2004-12-15 2009-10-07 セイコーエプソン株式会社 情報処理装置および情報処理方法
US7579224B2 (en) 2005-01-21 2009-08-25 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing a thin film semiconductor device
TWI445178B (zh) 2005-01-28 2014-07-11 半導體能源研究所股份有限公司 半導體裝置，電子裝置，和半導體裝置的製造方法
TWI412138B (zh) 2005-01-28 2013-10-11 半導體能源研究所股份有限公司 半導體裝置，電子裝置，和半導體裝置的製造方法
US7858451B2 (en) 2005-02-03 2010-12-28 Semiconductor Energy Laboratory Co., Ltd. Electronic device, semiconductor device and manufacturing method thereof
WO2006088167A2 (en) 2005-02-16 2006-08-24 Matsushita Electric Industrial Co., Ltd. Power supply control circuit and electronic circuit
US7948171B2 (en) 2005-02-18 2011-05-24 Semiconductor Energy Laboratory Co., Ltd. Light emitting device
US20060197092A1 (en) 2005-03-03 2006-09-07 Randy Hoffman System and method for forming conductive material on a substrate
US8681077B2 (en) 2005-03-18 2014-03-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, and display device, driving method and electronic apparatus thereof
WO2006105077A2 (en) 2005-03-28 2006-10-05 Massachusetts Institute Of Technology Low voltage thin film transistor with high-k dielectric material
US7645478B2 (en) 2005-03-31 2010-01-12 3M Innovative Properties Company Methods of making displays
US8300031B2 (en) 2005-04-20 2012-10-30 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device comprising transistor having gate and drain connected through a current-voltage conversion element
JP2006344849A (ja) 2005-06-10 2006-12-21 Casio Comput Co Ltd 薄膜トランジスタ
US7402506B2 (en) 2005-06-16 2008-07-22 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7691666B2 (en) 2005-06-16 2010-04-06 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7507618B2 (en) 2005-06-27 2009-03-24 3M Innovative Properties Company Method for making electronic devices using metal oxide nanoparticles
KR100711890B1 (ko) 2005-07-28 2007-04-25 삼성에스디아이 주식회사 유기 발광표시장치 및 그의 제조방법
JP2007059128A (ja) 2005-08-23 2007-03-08 Canon Inc 有機ｅｌ表示装置およびその製造方法
JP4850457B2 (ja) 2005-09-06 2012-01-11 キヤノン株式会社 薄膜トランジスタ及び薄膜ダイオード
JP2007073705A (ja) 2005-09-06 2007-03-22 Canon Inc 酸化物半導体チャネル薄膜トランジスタおよびその製造方法
JP4280736B2 (ja) 2005-09-06 2009-06-17 キヤノン株式会社 半導体素子
JP5116225B2 (ja) 2005-09-06 2013-01-09 キヤノン株式会社 酸化物半導体デバイスの製造方法
EP1998374A3 (en) 2005-09-29 2012-01-18 Semiconductor Energy Laboratory Co, Ltd. Semiconductor device having oxide semiconductor layer and manufacturing method thereof
JP5037808B2 (ja) 2005-10-20 2012-10-03 キヤノン株式会社 アモルファス酸化物を用いた電界効果型トランジスタ、及び該トランジスタを用いた表示装置
CN101577256B (zh) 2005-11-15 2011-07-27 株式会社半导体能源研究所 半导体器件及其制造方法
JP4303719B2 (ja) * 2005-12-08 2009-07-29 Ｎｅｃエレクトロニクス株式会社 半導体集積回路およびその制御方法
TWI292281B (en) 2005-12-29 2008-01-01 Ind Tech Res Inst Pixel structure of active organic light emitting diode and method of fabricating the same
US7867636B2 (en) 2006-01-11 2011-01-11 Murata Manufacturing Co., Ltd. Transparent conductive film and method for manufacturing the same
JP4977478B2 (ja) 2006-01-21 2012-07-18 三星電子株式会社 ＺｎＯフィルム及びこれを用いたＴＦＴの製造方法
US7576394B2 (en) 2006-02-02 2009-08-18 Kochi Industrial Promotion Center Thin film transistor including low resistance conductive thin films and manufacturing method thereof
US7977169B2 (en) 2006-02-15 2011-07-12 Kochi Industrial Promotion Center Semiconductor device including active layer made of zinc oxide with controlled orientations and manufacturing method thereof
JP4911988B2 (ja) 2006-02-24 2012-04-04 ルネサスエレクトロニクス株式会社 半導体装置
KR20070101595A (ko) 2006-04-11 2007-10-17 삼성전자주식회사 ＺｎＯ ＴＦＴ
JP4839938B2 (ja) 2006-04-14 2011-12-21 セイコーエプソン株式会社 情報処理装置及び情報処理方法
US20070252928A1 (en) 2006-04-28 2007-11-01 Toppan Printing Co., Ltd. Structure, transmission type liquid crystal display, reflection type display and manufacturing method thereof
JP5028033B2 (ja) 2006-06-13 2012-09-19 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
JP4999400B2 (ja) 2006-08-09 2012-08-15 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
JP4609797B2 (ja) 2006-08-09 2011-01-12 Ｎｅｃ液晶テクノロジー株式会社 薄膜デバイス及びその製造方法
JP4332545B2 (ja) 2006-09-15 2009-09-16 キヤノン株式会社 電界効果型トランジスタ及びその製造方法
JP5164357B2 (ja) 2006-09-27 2013-03-21 キヤノン株式会社 半導体装置及び半導体装置の製造方法
JP4274219B2 (ja) 2006-09-27 2009-06-03 セイコーエプソン株式会社 電子デバイス、有機エレクトロルミネッセンス装置、有機薄膜半導体装置
US7622371B2 (en) 2006-10-10 2009-11-24 Hewlett-Packard Development Company, L.P. Fused nanocrystal thin film semiconductor and method
US7772021B2 (en) 2006-11-29 2010-08-10 Samsung Electronics Co., Ltd. Flat panel displays comprising a thin-film transistor having a semiconductive oxide in its channel and methods of fabricating the same for use in flat panel displays
JP2008140684A (ja) 2006-12-04 2008-06-19 Toppan Printing Co Ltd カラーｅｌディスプレイおよびその製造方法
KR101303578B1 (ko) 2007-01-05 2013-09-09 삼성전자주식회사 박막 식각 방법
US8207063B2 (en) 2007-01-26 2012-06-26 Eastman Kodak Company Process for atomic layer deposition
JP4312238B2 (ja) 2007-02-13 2009-08-12 株式会社ソニー・コンピュータエンタテインメント 画像変換装置および画像変換方法
KR100851215B1 (ko) 2007-03-14 2008-08-07 삼성에스디아이 주식회사 박막 트랜지스터 및 이를 이용한 유기 전계 발광표시장치
US7795613B2 (en) 2007-04-17 2010-09-14 Toppan Printing Co., Ltd. Structure with transistor
KR101325053B1 (ko) 2007-04-18 2013-11-05 삼성디스플레이 주식회사 박막 트랜지스터 기판 및 이의 제조 방법
KR20080094300A (ko) 2007-04-19 2008-10-23 삼성전자주식회사 박막 트랜지스터 및 그 제조 방법과 박막 트랜지스터를포함하는 평판 디스플레이
KR101334181B1 (ko) 2007-04-20 2013-11-28 삼성전자주식회사 선택적으로 결정화된 채널층을 갖는 박막 트랜지스터 및 그제조 방법
CN101663762B (zh) 2007-04-25 2011-09-21 佳能株式会社 氧氮化物半导体
KR101345376B1 (ko) 2007-05-29 2013-12-24 삼성전자주식회사 ＺｎＯ 계 박막 트랜지스터 및 그 제조방법
US7868479B2 (en) * 2007-06-27 2011-01-11 Qualcomm Incorporated Power gating for multimedia processing power management
JP2009015231A (ja) * 2007-07-09 2009-01-22 Fuji Xerox Co Ltd 画像形成装置および電源装置
JP4960813B2 (ja) 2007-09-14 2012-06-27 株式会社リコー 電力制御システム
JP2009085786A (ja) 2007-09-28 2009-04-23 Toyota Motor Corp 溶接ビード検査装置および溶接ビード検査方法
JP4535170B2 (ja) 2007-10-19 2010-09-01 株式会社デンソー マイクロコンピュータシステム
US8046615B2 (en) 2007-10-19 2011-10-25 Denso Corporation Microcomputer system with reduced power consumption
JP5104254B2 (ja) * 2007-11-30 2012-12-19 富士通セミコンダクター株式会社 集積回路装置
JP5215158B2 (ja) 2007-12-17 2013-06-19 富士フイルム株式会社 無機結晶性配向膜及びその製造方法、半導体デバイス
JP4623179B2 (ja) 2008-09-18 2011-02-02 ソニー株式会社 薄膜トランジスタおよびその製造方法
JP5451280B2 (ja) 2008-10-09 2014-03-26 キヤノン株式会社 ウルツ鉱型結晶成長用基板およびその製造方法ならびに半導体装置
JP5452041B2 (ja) 2009-03-13 2014-03-26 ローム株式会社 データ処理装置
JP2010282585A (ja) 2009-06-08 2010-12-16 Fujitsu Ltd 電力管理回路、電力管理方法及び電力管理プログラム
JP2010287950A (ja) * 2009-06-09 2010-12-24 Sanyo Electric Co Ltd 電子機器
JP2011043913A (ja) 2009-08-19 2011-03-03 Ricoh Co Ltd 画像形成装置、電源供給制御方法、プログラム及び記録媒体
CN102612741B (zh) 2009-11-06 2014-11-12 株式会社半导体能源研究所 半导体装置
JP2011120158A (ja) 2009-12-07 2011-06-16 Renesas Electronics Corp 半導体装置及び電源スイッチ回路
WO2011070928A1 (en) 2009-12-11 2011-06-16 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
JP2011151150A (ja) * 2010-01-20 2011-08-04 Toshiba Corp 半導体集積回路
KR101861991B1 (ko) 2010-01-20 2018-05-30 가부시키가이샤 한도오따이 에네루기 켄큐쇼 신호 처리 회로 및 신호 처리 회로를 구동하기 위한 방법
KR101745749B1 (ko) 2010-01-20 2017-06-12 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
KR20120120330A (ko) 2010-01-29 2012-11-01 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
DK2372861T3 (da) * 2010-04-01 2013-03-25 Racktivity Nv Styringsenhed til datacenter med dynamisk belastningsudligning
US8692243B2 (en) 2010-04-20 2014-04-08 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
US8850236B2 (en) 2010-06-18 2014-09-30 Samsung Electronics Co., Ltd. Power gating of cores by an SoC
US8642416B2 (en) * 2010-07-30 2014-02-04 Monolithic 3D Inc. Method of forming three dimensional integrated circuit devices using layer transfer technique
US8415972B2 (en) * 2010-11-17 2013-04-09 Advanced Micro Devices, Inc. Variable-width power gating module

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW288117B (en) * 1996-01-26 1996-10-11 Mitsubishi Electric Corp Semiconductor integrated circuit device
US20080239780A1 (en) * 2007-03-30 2008-10-02 Toshio Sasaki Semiconductor device
TWM394507U (en) * 2010-02-08 2010-12-11 Tech United Corp C Secondary side power source control switch

Also Published As

Publication number Publication date
US11934243B2 (en) 2024-03-19
KR102296696B1 (ko) 2021-09-02
KR20140124795A (ko) 2014-10-27
JP2020047280A (ja) 2020-03-26
JP2023052237A (ja) 2023-04-11
JP2013251884A (ja) 2013-12-12
US20130191673A1 (en) 2013-07-25
JP2017084355A (ja) 2017-05-18
US20210132672A1 (en) 2021-05-06
KR102433736B1 (ko) 2022-08-19
KR102147870B1 (ko) 2020-08-25
KR20210111327A (ko) 2021-09-10
TW201346510A (zh) 2013-11-16
SG11201504940RA (en) 2015-07-30
JP6612908B2 (ja) 2019-11-27
JP2018101436A (ja) 2018-06-28
WO2013111757A1 (en) 2013-08-01
JP6027898B2 (ja) 2016-11-16
KR20200103848A (ko) 2020-09-02
US11209880B2 (en) 2021-12-28
JP2020161155A (ja) 2020-10-01
JP6286507B2 (ja) 2018-02-28
US20180088644A1 (en) 2018-03-29
US9804645B2 (en) 2017-10-31
SG10201605470SA (en) 2016-08-30

Similar Documents

Publication Publication Date Title
TWI573013B (zh) 半導體裝置
JP6571152B2 (ja) 半導体装置
JP6513768B2 (ja) 半導体装置
KR102454109B1 (ko) 반도체 장치 및 전자 기기
US9134864B2 (en) Electronic device with controller and touch panel for rapid restoration from power-saving mode
US9293193B2 (en) Memory circuit and memory device
US20170041004A1 (en) Semiconductor device and electronic device

Legal Events

Date Code Title Description
MM4A Annulment or lapse of patent due to non-payment of fees