[go: up one dir, main page]

TWI431761B - 半導體積體電路裝置 - Google Patents

半導體積體電路裝置 Download PDF

Info

Publication number
TWI431761B
TWI431761B TW094145274A TW94145274A TWI431761B TW I431761 B TWI431761 B TW I431761B TW 094145274 A TW094145274 A TW 094145274A TW 94145274 A TW94145274 A TW 94145274A TW I431761 B TWI431761 B TW I431761B
Authority
TW
Taiwan
Prior art keywords
pulse
pulse current
current
memory device
semiconductor memory
Prior art date
Application number
TW094145274A
Other languages
English (en)
Other versions
TW200703619A (en
Inventor
黑土健三
伊藤清男
高浦則克
長田健一
Original Assignee
瑞薩電子股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority claimed from JP2005034155A external-priority patent/JP4535439B2/ja
Priority claimed from JP2005116612A external-priority patent/JP4668668B2/ja
Application filed by 瑞薩電子股份有限公司 filed Critical 瑞薩電子股份有限公司
Publication of TW200703619A publication Critical patent/TW200703619A/zh
Application granted granted Critical
Publication of TWI431761B publication Critical patent/TWI431761B/zh

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/0069—Writing or programming circuits or methods
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0004—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements comprising amorphous/crystalline phase transition cells
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/004—Reading or sensing circuits or methods
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/0061—Timing circuits or methods
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/004—Reading or sensing circuits or methods
    • G11C2013/0047—Read destroying or disturbing the data
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/0069—Writing or programming circuits or methods
    • G11C2013/0073—Write using bi-directional cell biasing
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/0069—Writing or programming circuits or methods
    • G11C2013/0078—Write using current through the cell
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/0069—Writing or programming circuits or methods
    • G11C2013/0092—Write characterized by the shape, e.g. form, length, amplitude of the write pulse
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2213/00—Indexing scheme relating to G11C13/00 for features not covered by this group
    • G11C2213/70—Resistive array aspects
    • G11C2213/79—Array wherein the access device being a transistor

Landscapes

  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Semiconductor Memories (AREA)
  • Non-Volatile Memory (AREA)

Description

半導體積體電路裝置
本發明關於半導體積體電路裝置，特別關於包含利用電阻之差辨識記憶資訊的記憶格，例如使用相變化材料的記憶格之高密度集積記憶體電路，或者記憶體電路與邏輯電路設於同一半導體基板的邏輯混合形記憶體，或者具有類比電路的半導體積體電路裝置之適用之有效技術，特別是低電壓動作，而且具有非揮發性的隨機存取記憶體。
因為行動電話為代表之攜帶型機器之需要之故，非揮發性記憶體之市場延伸極為顯著。其代表為FLASH記憶體，本質上速度慢之故，而作為可程式ROM使用。另外，作為作業用記憶體需要高速RAM，另外，攜帶型機器搭載有FLASH與DRAM雙方之記憶體。若能實現具備彼等2個記憶體特徵之元件，則不僅可將FLASH與DRAM統合於1晶片，亦可替換全體之半導體記憶體，可實現極大之輕巧化。
實現該元件之候補之一，為使用相變化膜的非揮發性記憶體，例如，揭示於專利文獻1。相變化記憶體亦稱為PRAM、OUM、雙向(ovnic)記憶體。該記憶體，係依據流入記憶元件本身之電流引起之焦耳(Joule’s)熱，變化記憶元件之結晶狀態而寫入記憶資訊。記憶元件之材料使用硫屬化物(chalcogenide)。硫屬化物係包含硫磺、硒(Se)、碲(Te)之其中至少1元素的材料。硫屬化物之組成例如可用Ge2 Sb2 Te5 。
以下簡單說明相變化記憶體之動作原理。對相變化部施予非晶質化處理時，將相變化部加熱至硫屬化物材料之融點以上之後施加急速冷卻之重置脈衝，融點例如為600℃，急冷時間例如為10nsec。相變化部結晶化時，局部性使相變化部溫度維持結晶化溫度以上、而且融點以下。此時之溫度例如為400℃。結晶化所要時間因硫屬化物材料組成而不同，例如為200nsec。以下稱相變化記憶格之相變化部之結晶化為設定(set)動作，稱非晶質化為重置(reset)動作。又，相變化部成為結晶化之狀態稱為設定狀態，非晶質化之狀態稱為重置狀態。
相變化記憶體之特長為相變化部之電阻值會依據結晶化或非結晶化狀態而有百倍~千倍之變化，將該電阻值之高低對應2值資訊之"0"與"1"予以讀出，電阻值之差較大，感測動作容易，讀出可以高速。另外，對應3值以上之資訊亦可進行多值記憶。
相變化記憶體之寫入方法揭示於專利文獻1。又，如專利文獻2之揭示，伴隨寫入之相對性電氣正元素朝負電極之移動，以及相對性負元素朝正電極之移動，會產生記憶材料之組成之偏移。流入相變化元件之電流脈衝之方向之記載文獻如專利文獻3所示，具有相變化材料為上部電極與栓塞電極挾持構造之資訊記憶部的相變化記憶體中，電流由上部電極流向栓塞電極。又，非專利文獻1揭示， 電流由栓塞電極流向上部電極之方式。
專利文獻1：美國專利第5883827號公報(USP5883827)。
專利文獻2：特開昭50-65177號公報。
專利文獻3：美國專利第6576921號公報(USP6576921)。
非專利文獻1：2003 Symposium on VLSI Technology，第173頁~第174頁。
未進行寫入之資訊記憶部之構造及組成圖示於圖2。硫屬化物102之組成為均勻，以下選擇Ge2 Sb2 Te5 作為硫屬化物102之組成例予以說明。
習知寫入波形圖示於圖3。設定及重置使用之電流方向為1方向。約1次之較少寫入時，硫屬化物102之組成大略保持均勻。如圖4(a)所示於重置動作，在寫入電流集中之電極104附近處成為特別高溫，成為非晶質化。此時高電阻之非晶質化相111之長度121變為極長，電極103與電極104間之電阻變高。
但是，約105 ~1012 次之多數寫入之後，如圖4(b)所示，於重置狀態，栓塞電極154附近成為結晶相143。其理由如後述，非晶質相141之長度141變為極短，電極103與電極104間之電阻減少。
設定狀態之電阻之變化極少之故，經由重複寫入之後，記憶資訊"0"與"1"之辨識變為困難。
於重置狀態，栓塞電極154附近成為結晶相之理由如下。相變化記憶體，係藉由焦耳熱加熱硫屬化物予以改寫，因此，硫屬化物於高溫狀態被施加電場。因此，構成硫屬化物之元素之負電性差異產生離子傳導結果造成組成之偏移。
例如Ge2 Sb2 Te5 時，Ge(轉態過程(polling)之負電性1.8)與Sb(為1.9)，其之負電性相較於Te(為2.1)為較低，相對為正元素，因此朝電流方向移動。相對地，Te為相對負元素，因此朝電流之反方向移動。
因此，如圖5所示，電流134由電極103流向電極104時，電極103附近之硫屬化物132，其之Te之組成比變高，電極104附近之硫屬化物133，其之Ge、Sb之組成比變高。
結晶化速度依存於硫屬化物之組成，因材料組成之偏析導致結晶化速度變為高速之部分，即使施加重置脈衝亦不會成為非晶質化，而乃成為結晶狀態。因此，如圖4(b)所示，於重置狀態，結晶相143形成於栓塞電極154附近。
本發明之代表性概要如下。
具有挾持於第1電極與第2電極的資訊記憶部之記憶 格中，由第1電極向第2電極流通電流之動作，與由第2電極向第1電極流通反方向電流之動作，理想情況下經常藉由設定予以進行為特徵。藉由第1脈衝於組成產生偏移，藉由第2脈衝可解除組成之偏移，組成回復元狀態。
較好是，資訊記憶部由可變電阻構成。
較好是可變電阻為，藉由結晶狀態可變化其電阻值的相變化元件。
以下參照具體例說明本發明實施形態。
(實施例1)
圖1及圖6-10為本發明第1實施形態之半導體積體電路裝置之記憶格及動作波形。
圖1(a)表示具有選擇元件152與資訊記憶部153的記憶格151。資訊記憶部153為，在與成為選擇元件152之MOS電晶體之間連接於源極線185的構造。當然亦可為連接於選擇元件152與位元線186之間的構造。此情況下，對字元線184施加脈衝電壓使選擇元件導通，由位元線186或源極線185之方向流通電流。記憶格之斷面模式圖如圖(b)。資訊記憶部153之構造為，藉由與硫屬化物之接觸面積較大的上部電極155，及和上述上部電極比較、與硫屬化物之接觸面積較小的栓塞電極154挾持硫屬化物102者。
此時，如該圖(c)所示，動作時電流之極性經常切換，因此可防止伴隨離子傳導產生之硫屬化物之組成之偏析，可產生增大寫入次數之效果。重置時或設定時之正負脈衝電流之振幅及脈寬，可於和習知圖3具有熱相同效應之範圍內任意選擇。
例如，重置脈衝施加而切換電流方向時，第1脈衝171之脈寬為30ns(毫微秒)，電流值為200 μ A。第2脈衝172之脈寬為20ns，電流值為200 μ A。依使用之硫屬化物之組成禍電極之組成，選擇上述脈寬或電流值之最適當值。資訊記憶部153之中，上述第1電流脈衝171與第2電流脈衝172引起之焦耳熱之產生量之合計，係同等於習知方式之重置脈衝引起之焦耳熱之產生量。
又，設定脈衝施加而切換電流方向時，第1脈衝171之脈寬為80ns，電流值為100 μ A。第2脈衝172之脈寬為70ns，電流值為100 μ A。
必要時，僅於重置動作時切換電流方向亦可。和設定動作比較，重置動作中之硫屬化物之最高到達溫度較高，因此，組成偏析主要發生於重置。又，流通電流脈衝171、172之個別時間帶，於字元線184假設為施加字元脈衝電壓者。正負之電流由圖1之位元線(BL)186側流向源極線(SL)185側，亦可由源極線(SL)185側流向位元線(BL)186側。如圖1(c)所示，字元脈衝電壓可為包含2個電流171、172之1個，或包含個別之分離之2個。
圖6－10為進行重置及設定之脈衝電流之例。
圖6以第1電流脈衝161與第2電流脈衝162之振幅及時間大略相同為特徵。此情況下，第1脈衝電流之中流入硫屬化物之電荷量大略相等於第2脈衝電流，因此可抑制組成偏析。本方式中，藉由切換1個脈衝電流，使由位元線側流出或由源極線側流出，而可以產生正負電流。因此，產生寫入脈衝的記憶格周邊電路之設計變為簡單。
圖7以脈衝電壓之電流大於第2脈衝為特徵，優點如下，硫屬化物之溫度上升時，構造硫屬化物之原子間鍵結力變弱，即使施加同一電場時亦容易產生偏析。在施加第1脈衝之時點，硫屬化物之溫度變高，假設第2脈衝電流之振幅與第2脈衝電流之振幅相同，則第2脈衝移動之原子數大於第1脈衝移動之原子數，而產生組成偏析。欲解決該問題時，可縮小第2脈衝相對於第1脈衝之振幅。依此則，第1脈衝移動之原子數與第2脈衝移動之原子數陳為相等。
又，可利用依據電流方向而變化選擇電晶體之驅動電流。依提1(a)說明驅動電流變化之理由。位元線186之電位高於源極線185之電位時，選擇電晶體152之閘極/源極間電壓成為字元線184與源極線185之電位差。當位元線186之電位低於源極線185之電位時，選擇電晶體152之閘極/源極間電壓成為場所X之電位與字元線184之電位的電位差。場所X之電位為，源極線電位以下，位元線電位以上。因此，選擇電晶體152之驅動電流在位元線186之電位高於源極線185時變大。
相對於此，圖8以第1脈衝之振幅長於第2脈衝為特徵。此乃為和圖7相同之補正之故。本方式中，可使用1個定電流源藉由脈衝施加之時序進行重置動作或設定動作，因此記憶格周邊電路設計變為簡單。
圖9以第1脈衝之電流小於第2脈衝為特徵。硫屬化物具有加熱而變為低電阻之特性。因此，假設第1脈衝電流之振幅等於第2脈衝電流之振幅，則第1脈衝施加於硫屬化物之電壓大於第1脈衝施加之電壓，第1脈衝移動之原子數大於第2脈衝移動之原子數。於此，設定第1脈衝電流之振幅小於第2脈衝電流之振幅可以使原子之移動數相等。
又，設定第2脈衝之振幅大於第1脈衝，可獲得同樣效果，其圖示於圖10。
圖11為組合圖6－10之例。關於重置動作，接續具有20~400 μ A之較小電流及50~1000ns之較長脈寬的第1脈衝251，使具有500~1000 μ A之較大電流及5~100ns之較短脈寬的第2脈衝252，流向上述第1脈衝之相反方向而進行。吝外，設定動作則使重置動作之第1脈衝與第2脈衝之順序相反而進行。重置動作為圖8與圖9之組合，設定動作為圖7與圖11之組合。
關於重置動作，係藉由第1脈衝電流251使硫屬化物結晶化，藉由接續上述第1脈衝之脈衝電流252使硫屬化物成為非晶質化。
設定動作，則藉由第1脈衝電流253使硫屬化物成為非晶質化，藉由接續上述第1脈衝之脈衝電流254使硫屬化物結晶化。
該方式中，僅藉由上述第1脈衝與上述第2脈衝之2種類脈衝，可進行設定動作及重置動作，具有電路構成單純之優點。又，設定時間與重置時間相等，具有使用者容易使用之特徵。
使用圖1(a)說明反方向電流產生之方法。記憶格151由選擇元件152與資訊記憶部153構成。選擇電晶體為N通道型。當然，亦可使用P通道型。選擇電晶體之閘極接於字元線184，汲極接於位元線186。資訊記憶部配置於選擇電晶體之源極與源極線185之間，寫入時，首先對字元線施加電壓，之後對源極線施加。依此則，由源極線經由選擇電晶體及資訊記憶部朝位元線流通脈衝電流。上述脈衝電流相當於圖(c)之第1電流脈衝171。之後，使源極線之電壓回復0V，對位元線施加電壓，依此則，由位元線經由資訊記憶部及選擇電晶體朝源極線流通脈衝電流。上述脈衝電流相當於圖(c)之第2電流脈衝172。之後，使源極線及字元線之電壓回復0V。藉由以上動作，可切換流通於資訊記憶部之電流方向。本方式中，字元線之電位僅需2值，優點為字元驅動器成為簡單。
當然，字元線電壓上升前下降位元線之電壓，或下降源極線電壓之前上升字元線之電壓亦可。
又，可用以下方法。寫入動作前，字元線184、位元線186、源極線185保持1/2VDD。首先，上升字元線184至VDD，之後下降位元線186至0V與1/2VDD之間。依此則，由源極線經由選擇電晶體及資訊記憶部朝位元線流通脈衝電流。上述脈衝電流相當於圖(c)之第1電流脈衝171。之後，使源極線上升至1/2VDD與VDD之中間電位。依此則，由位元線經由資訊記憶部及選擇電晶體朝源極線流通脈衝電流。上述脈衝電流相當於圖(c)之第2電流脈衝172。藉由上述方法，於源極線可施加1/2VDD之直流電壓，鄰接記憶格與源極線185可以共通化，可以縮小記憶格面積。
又，資訊記憶部配置於位元線與選擇電晶體之間，選擇元件使用接合，則可以使用雙極性電晶體。
本實施形態之特徵為，施加於位元線及源極線之脈衝電壓之脈寬較短，上述脈寬例如為100ns以下。
(第2實施形態)
藉由本發明可防止硫屬化物之組成偏析，因此可以使用習知方式因組成偏析容易發生而無法使用之硫屬化物。組成偏析之容易產生之判斷依據為構成記憶材料之元素之負電性之差。作為相變化記憶體用之記憶材料主要被研究之硫屬化物之組成為Ge－Sb－Te。如圖12之負電性一覽表所示，Ge之負電性為1.8，Sb為1.9，Te為2.2，由上可知相對負元素之Te朝正極性移動，Ge－Sb－Te之3種元素間之負電性Ge為最小，Te為最大，其差為0.3。
構成元素之負電性差大於0.3之硫屬化物存在容易發生組成偏析之問題。負電性差較大之硫屬化物，陽離子元素與陰離子元素間形成之離子鍵結強固，結晶化溫度上升，因而具有10年資料保持溫度提升之優點。
藉由使用本發明可實現，可以進行多次寫入、而且兼備較高之10年資料保持溫度之相變化記憶體。組成之一例可為Ge2 Sb2 Se5 或Ge2 Sb2 S5 、Z n－Ge－Sb－Te。
(第3實施形態)
圖13為本發明第4實施形態之記憶格之記憶部之斷面模式圖。於電極195與電極194之間挾持接著層192、加熱層193、硫屬化物191。接著層192，係於記憶體製程或記憶體動作時，於硫屬化物與電極間不使產生空隙而設置者。又，加熱層193係於寫入電流流通時為使有效產生焦耳熱而設置。於此構造，構成接著層或加熱層之原子會擴散至硫屬化物，因此擴散速度大之材料無法作為加熱層或接著層使用。但是，藉由切換電流方向之本方式，可防止離子傳導引起之彼等元素之擴散，引，習知擴散速度較大無法使用之Si或C可作為加熱層或接著層使用。Si和半導體製程之整合性良好，C為接著力強之材料，製造容易為其優點。
(第4實施形態)
圖14(a)為，設定動作中第1脈衝201與第2脈衝203之電流方向相反，且於第1脈衝202之先頭附近具有特大電流之流通部分201為特徵。藉由該部分201，對硫屬化物暫時、例如20ns之間使壓高電壓而產生雙向開關(ovnics switching)，硫屬化物之電阻減少。因此，流通脈衝電流202、203時，施加於硫屬化物之電壓較少。設定動作時使用本方式具有降低設定電力之優點。
該圖(b)為電流方向切換2次以上為特徵。藉由增加切換次數，可以較原子移動所要時間為短的時間間隔切換電流方向，可抑制組成偏析。
另外，相變化記憶體為防止資訊破壞，須在不變化相變化電阻之狀態的範圍內流通電流，成為流通小於重寫電流之電流。但是縮小電流會劣化讀出速度，亦即，就資訊破壞觀點而言須縮小讀出電流，就讀出速度觀點而言須增大讀出電流，具有取捨關係。就讀出速度觀點而言破壞資料予以讀出時可以高速讀出，然而為保持資料須再度寫入，重寫次數增加，信賴性有降低可能。進行此種破壞讀出時使用上述正負反轉脈衝之情況較好。亦即可抑制組成偏析、可憎重寫次數，可進行破壞讀出/再度寫入。
以下一圖面說明本發明之半導體記憶裝置較佳之幾個適用例，首先，記載讀出速度高速化之方法(資料予以破壞、讀出，再度寫入)，之後施加上述正負脈衝增加重寫次數之電路構成。
構成實施形態之各功能方塊的電路元件，雖未特別限定，可藉由習知CMOS(互補型MOS電晶體)積體電路技術形成於單晶矽之一個半導體基板，圖面上MOS電晶體之基板電位之連接並未特別標示，只要MOS電晶體能正常動作之範圍內，並未特別限定其連接方法。又，未特別說明時，信號之低位準設為"L"，高位準設為"H"。
(第5實施形態) (記憶體模組構成)
詳細說明圖15之記憶體模組。構成記憶體模組之記憶體陣列ARRAY由多數字元線WL與多數位元線BL構成，於字元線WL與位元線BL之交叉點連接記憶格MC。各記憶格MC，如記憶格MC00所示由N通道型MOS電晶體MN00與記憶元件R00構成。記憶元件R00，係稱為相變化電阻之元件，例如結晶狀態為約1K Ω~10 K Ω之低電阻，非晶質狀態為100 K Ω以上之高電阻為其特徵。於N通道型MOS電晶體MN00之閘極連接字元線WL0，N通道型MOS電晶體MN00於選擇狀態被控制位ON(導通)狀態，於非選擇狀態被控制為OFF(非導通)狀態。R00之一方端子接於位元線BL0，另一方端子接於MN00之汲極。MN00之源極接於接地電位。本實施形態中，相變化元件R接於位元線BL與N通道型MOS電晶體MN之間，但亦可接於接地電位與N通道型MOS電晶體MN之間，亦可取代MOS電晶體改用雙極性電晶體。
字元線WL連接X系位址解碼方塊，藉由X系位址信號選擇1個字元線WL。
位元線BL連接位元線選擇電路BLS，藉由開關SW選擇性連接於共通線CL。開關SW藉由Y系位址解碼方塊之位元線選擇信號BS施予控制。
讀出/寫入電路RWC，由感測放大器SA、寫入放大器WA、寫入資料選擇電路WDC、讀出控制電路RA構成。感測放大器SA放大共通線CL之信號。讀出控制電路RA由開關RSW及電流源(Iread)構成。寫入放大器WA由P通道型MOS電晶體(MP0、MP1)及電流源(Iset、Ireset)、寫入電流選擇電路WIC構成，構成電流鏡電路。P通道型MOS電晶體MP0之源極接於電源電位VDD，閘極與汲極接於節點NG。P通道型MOS電晶體MP1之源極接於電源電位VDD，閘極接於節點NG，汲極接於共通線CL。節點NG經由寫入電流選擇電路WIC連接電流源(設定電流源Iset或重置電流源Ireset)。節點NG之電位變化為使連接之電流源之電流和流入MP0之電流IW0成為同一又，MP1與MP0為閘極/源極間電壓相同，電流IW1與IW0亦成為相同電流。結果，流入位元線之電流成為和節點NG連接之電流源電流相同。
寫入資料選擇電路WDC被輸入寫入控制信號WE、輸入資料Di、輸出資料Do，對寫入電流選擇電路WIC輸出信號(重置電流選擇信號RIS、設定電流選擇信號SIS)。
(動作方式)
依圖16說民詳細動作。內部電路之電源電位VDD例如為1.5V，開始為待機狀態STANDBY，位址ADD被切換，寫入控制信號WE成為L位準時開始讀出動作READ。主要說明由記憶格MC00讀出"1"(重置(高電阻)狀態)，圖16以實線表示，讀出"0"(設定(低電阻)狀態)時以虛線表示。
字元線WL0由"L"活化為"H"時，開關RSW設為ON狀態，驅動電流Iread流入位元線BL0。相變化元件為藉由熱變化結晶狀態之元件，特別是於非晶質(重置)狀態，即使小電流之發熱亦會慢慢結晶化(設定)。該變化累積，為能稍微延遲結晶化，習知於讀出時需要流通小於寫入電流的電流。圖17為Iread與讀出次數之關係。例如流通100 μ A之電流時，1次讀出後資料會被破壞，若約10 μ A之電流則可以無限讀出。但是，約10 μ A之電流時，位元線之電位變化為止需要時間，讀出速度變慢。本發明中Iread增大為例如100 μ A以使讀出速度高速化，但因有破壞資料之可能性，而進行讀出資料之再度寫入。
讀出電流Iread流入位元線BL0時，於記憶格MC00被寫入例如100K Ω之高電阻(相當於資料"1")之值，位元線BL0之電位上升至電源附近，成為例如1.2V。若記憶格MC00被寫入例如10K Ω之低電阻(相當於資料"0")之值，位元線BL0之電位幾乎不上升而成為約1.0V。藉由設定感測放大器活化信號SE為"H"，而將該電壓於感測放大器SA與參考電壓REF比較，放大該電位差。將放大後之資料輸出至Do結束讀出。高電阻值寫入時輸出"1"至Do，低電阻值寫入時輸出"0"至Do。
本實施形態中，讀出後再度寫入讀出之資料。依此則，讀出時之資料破壞問題不存在。
本實施形態中，"1"被讀出，讀出之資料被傳送至寫入資料選擇電路WDC，重置電流選擇信號RIS由"L"變為"H"。依此則，驅動寫入電流選擇電路WIC，將電流源Ireset連接於NG。依此則，P通道型MOS電晶體MP1之電流IW1亦成為Ireset，可朝位元線BL0流通電流Ireset。
重置電流Ireset例如為200 μ A。讀出導致資料破壞、元件變為低電阻化時，200 μ A之電流繼續流入，位元線上升至電源電位附近。又，即使讀出不會導致低電阻化時，重置電流Ireset會導致元件之低電阻化，而繼續流入200 μ A之電流。此狀態繼續5ns~數十ns而使元件成融溶狀態。之後，急速降低流入元件之電流施予急速冷卻使記憶元件R00非晶質化成為高電阻(相當於資料"1")。又，非選擇之位元線BL接於接地電位。
"0"被讀出時，記憶元件R為設定狀態，即使讀出時流入讀出電流Iread其電阻值亦無變化，不必再度寫入資料。但是，本實施形態中，為求控制簡單而於讀出"0"時亦進行寫入。此情況下，讀出後藉由寫入放大器WA使設定電流Iset流向位元線BL0。元件成為低電阻化，因此100 μ A之電流繼續流入。此狀態繼續約100ns而結束寫入動作。
寫入結束後字元線WL0由"H"變為"L"結束設定動作。
寫入動作WRITE，係於讀出資料後藉由寫入資料選擇電路WDC選擇外部之輸入資料Di，依該輸入資料Di控制重置電流選擇信號RIS或設定電流選擇信號SIS而寫入資料。
本實施形態之實線之波形為讀出"1"後寫入"0"，虛線之波形為讀出"0"後寫入"1"。寫入"0"時設定電流選擇信號SIS由"L"變為"H"，使設定電流Iset流入位元線BL而設定元件。寫入"1"時設定電流選擇信號SIS由"L"變為"H"，使重置電流Ireset流入位元線BL而重置元件。
寫入動作WRITE中之讀出雖不必要，但為簡化控制而進行和讀出動作READ同一控制。
本實施形態中，重置時需要流入元件200 μ A之電流Ireset，因此記憶格MC之N通道型MOS電晶體MN亦需要流入同等電流之驅動力。欲增大電流驅動力時增大電晶體之閘極寬即可，但此將增大記憶格尺寸。於此，取代增大電晶體之閘極寬，改為將字元線WL為"H"時之電壓升高至大於電源電位VDD之值，據以增大電流驅動力。本實施形態中，字元線電壓設為較電源電位VDD大1.0V的2.5V。圖18為流入200 μ A之電流時必要之記憶格尺寸與字元線電壓關係，上升字元線電壓時，流入之電流增加，可縮小相對之閘極寬，可縮小記憶格尺寸。和字元線電壓設為1.5V、增大閘極寬比較，字元線電壓升壓至2.5V時，記憶格面積可射違約60%，記憶格尺寸可為6F2。考慮信賴性，升壓之電壓須使5MV/cm以上之電壓不被施加於閘極。
又，增大記憶格MC之N通道型MOS電晶體MN之電流驅動力的另一方法為降低臨限值。此情況下，可將字元線WL為"H"時之電壓設為電源電位VDD，但非選擇時漏電流將增大，因此，字元線WL為"L"時須施加負電壓。例如，臨限值下降0.5V時，和字元線WL升壓至2V可獲得相同效果，但非選擇之字元線WL須施加－0.5V。
圖19為記憶體陣列之平面圖。字元線WL以多晶矽層(PS)，源極線SL以第1配線層M1，位元線BL以第2配線層M2分別形成。擴散層L與配線層M1藉由接觸CNT連接，配線層M1與配線層M2藉由貫穿孔VIA連接。
(控制字元線時)
說明使用圖20之記憶體模組控制字元線之情況。構成記憶體模組之記憶體陣列ARRAY由多數字元線WL與多數位元線BL構成，於字元線WL與位元線BL之交叉點連接記憶格MC。各記憶格MC，如記憶格MC00所示由N通道型MOS電晶體MN00與記憶元件R00構成。記憶元件R00，係稱為相變化電阻之元件。字元線WL連接字元驅動陣列WD_ARY，藉由X系位址解碼器ADEC解碼X系位址，選擇1個字元線WL。字元驅動器陣列WD_ARY由字元驅動器WD構成，字元驅動器WD0例如為由N通道型MOS電晶體MN10及P通道型MOS電晶體MP10構成之反相器電路，書接於字元線WL，P通道型MOS電晶體MP10之源極接於電源線VWL。
位元線BL連接位元線選擇電路BLS，藉由開關SW選擇性連接於共通線CL。開關SW，係藉由Y系位址解碼方塊之位元線選擇信號BS施予控制。
讀出/寫入電路RWC，由感測放大器SA、寫入放大器WA、寫入資料選擇電路WDC、及寫入控制電路WIC構成。
寫入資料選擇電路WDC，係被輸入寫入控制信號WE、輸入資料Di、輸出資料Do，對寫入控制電路WIC輸出控制信號CW。寫入控制電路WIC依據CE信號控制電源線VWL或信號BS。寫入放大器WA以P通道型MOS電晶體MP1構成，閘極被輸入控制信號BC。
(動作方式)
依圖20說明詳細動作。內部電路之電源電位VDD例如為1.5V，開始為待機狀態STANDBY，位址ADD被切換，寫入控制信號WE成為L位準時開始讀出動作READ。於此，主要說明由記憶格MC00讀出"1"(重置(高電阻)狀態)，圖16以實線表示，讀出"0"(設定(低電阻)狀態)時以虛線表示。
設定控制信號BC為"L"而對位元線BL0施予預充電。字元線WL0由"L"活化為"H"時，電流由位元線BL0經由記憶格MC00放出。於記憶格MC00被寫入例如100K Ω之高電阻(相當於資料"1")之值，位元線BL0之電位幾乎不上升而成為例如1.5V。若記憶格MC00被寫入例如10K Ω之低電阻(相當於資料"0")之值，位元線BL0降低成為約0.5V。藉由設定感測放大器活化信號SE為"H"，而將該電壓於感測放大器SA與參考電壓REF比較，放大該電位差。將放大後之資料輸出至Do而結束讀出。高電阻值被寫入時輸出"1"至Do，低電阻值寫入時輸出"0"至Do。
本實施形態中，讀出後再度寫入讀出之資料。依此則，讀出時之資料破壞問題不存在。
本實施形態中，"1"被讀出，讀出之資料被傳送至寫入資料選擇電路WDC，輸出信號CW。結果，電源線VWL與信號BC藉由寫入控制電路WIC被控制。"1"被讀出時位元線為電源電壓1.5V，字元線電壓成為電源電壓1.5V。
讀出前元件為高電阻，讀出導致資料破壞、元件變為低電阻化時，重置電流Ireset流入200 μ A。又，即使讀出不會導致低電阻化時，重置電流Ireset會導致元件之低電阻化，而繼續流入200 μ A之電流。此狀態繼續5ns~數十ns而使元件成融溶狀態。之後，急速降低流入元件之電流施予急速冷卻使記憶元件R00非晶質化成為高電阻(相當於資料"1")。
又，非選擇之位元線BL接於接地電位。
"0"被讀出時，記憶元件R為設定狀態，即使讀出時流入讀出電流Iread其電阻值亦無變化，不必再度寫入資料。但是，本實施形態中，為求控制簡單而於讀出"0"時亦進行設定之寫入。此情況下，讀出後位元線設為電源電壓1.5V，字元線電壓設為1.0V，元件成為低電阻化，因此100 μ A之電流繼續流入。此狀態繼續約100ns而結束寫入動作。
寫入結束後字元線WL0由"H"變為"L"結束設定動作。
寫入動作WRITE，係於讀出資料後藉由寫入資料選擇電路WDC選擇外部之輸入資料Di，依該資料控制電源線VWL而寫入資料。
本實施形態之實線之波形為讀出"1"後寫入"0"，虛線之波形為讀出"0"後寫入"1"。
寫入動作WRITE中之讀出雖不必要，但為簡化控制而進行和讀出動作READ同一控制。
(第6實施形態) (記憶體模組構成)
使用圖22僅說明和第1實施形態之不同點。源極線SL不接於接地電位，而和位元線BL平行形成，藉由位元線選擇電路BLS連接於共通源極線CSL。例如源極線SL0藉由源極線開關SSW0連接於共通源極線CSL。又，位元線BL亦藉由位元線選擇電路BLS連接於共通位元線CBL。例如位元線BL0藉由位元線開關BSW0連接於共通位元線線CBL。
位元線開關BSW由位元線選擇信號BS施予控制，源極線開關SSW由源極線選擇信號SS施予控制。
共通位元線線CBL與共通源極線CSL被輸入交叉型開關CBSW，連接於共通線CL或接地電位。
(動作方式)
使用圖23僅說明和第1實施形態之不同點。在讀出動作READ之讀出資料之前均和第1實施形態相同。資料讀出後，首先輸入電流脈衝。
例如"1"被讀出時，使設定電流選擇信號SIS由"L"變為"H"，依此則，設定電流Iset流入位元線BL0。"0"被讀出時，使重置電流選擇信號RIS由"L"變為"H"，依此則，重置電流Ireset流入位元線BL0。之後，以反方向電流再度寫入讀出之值。"1"被讀出時，使位元線BL0連接於接地電位，使設定電流選擇信號SIS由"H"變為"L"，使重置電流選擇信號RIS由"L"變為"H"，依此則，重置電流Ireset流入源極線SL0，寫入"1"。"0"被讀出時，使位元線BL0連接於接地電位，使重置電流選擇信號RIS由"H"變為"L"，使設定電流選擇信號SIS由"L"變為"H"，依此則，設定電流Iset流入源極線SL0，寫入"0"。
寫入動作，同樣於讀出後輸入電流脈衝，之後，將寫入資料以反方向電流流入而進行寫入。
如上述說明，於寫入前藉由反方向電流脈衝之施加，可進行無限次之重寫，即使讀出時進行寫回之方式時，其之寫入次數亦無限制，不會有問題。
實施形態中，經常使電流由位元線BL流向源極線SL而進行寫入，因此，相變化元件R之位元線側之硫屬化物之Te之組成比變高，電晶體側之硫屬化物則Ge、Sb之組成比變高。
本實施形態中，於寫入途中使電流方向相反，因此，即使寫入導致組成偏析產生時藉由電流方向設為相反之脈衝施加可以消除組成偏析，組成可回復原來狀態。結果可防止離子傳導伴隨之硫屬化物之組成偏析，可增大寫入可能之次數，可進行無限次數之重寫。
圖24為記憶體陣列之平面圖。字元線WL以多晶矽層(PS)，源極線SL以第1配線層M1，位元線BL以第2配線層M2分別形成。位元線BL與源極線SL被平行形成。
又，本實施形態中，係與破壞讀出組合而進行說明，但未必一定要與破壞讀出組合予以使用，藉由進行正負脈衝之寫入而可獲得增加重寫次數之效果。
(第7實施形態)
圖25為使用本方式構成多埠(multi－port)記憶體陣列之例。各位元線連接於2個選擇開關SW，例如BL0藉由開關SW00接於讀出/寫入電路RWC0，介由SW10接於RWC1。藉由此種構成可並行處理讀出動作及寫入動作。又，使用本方式之寫入動作時可進行讀出。又，使用本方式之寫入動作時可進行讀出資料之測試，資料可以有效活用。
例如，並行處理讀出動作及寫入動作時，使BL0藉由SW00接於RWC0進行讀出動作之同時，可使BL1藉由開關SW11接於RWC1進行寫入動作。
(產業上可利用性)
隨著行動機器之顯著捕及，非揮發性記憶體之需求擴大，特別是要求與邏輯電路之混載容易，高速寫入可能、可增大寫入次數、低驅動電壓之記憶體。相變化記憶體具備彼等全部之特徵而被期望成為該記憶體之元件。
能實現相變化元件之穩定寫入的本發明對相變化記憶體之實用化有極大貢獻。特別是在非揮發性記憶體混載微電腦、IC卡中被廣泛使用的可能性極高。
(發明效果)
依據使用本發明技術之半導體積體電路裝置，即使增加寫入次數亦可實現高信賴性之半導體非揮發性裝置。該裝置，藉由和半導體邏輯運算裝置混載於同一基板上，可提供高信賴性之高功能組裝型微電腦。又，該裝置亦可作為單體晶片予以提供。
102、191‧‧‧硫屬化物
103‧‧‧電極
154‧‧‧栓塞電極
110、142、143‧‧‧結晶相
111、141‧‧‧非晶質相
121‧‧‧1次"0"寫入後之非晶質相之長度
131‧‧‧Ge2 Sb2 Te5
132‧‧‧Ge1.8 Sb1.8 Te5.4
133‧‧‧Ge2.2 Sb2.2 Te4.6
144‧‧‧多次"0"寫入後之非晶質相之長度
151‧‧‧記憶格
152‧‧‧選擇電晶體
153‧‧‧資訊記憶部
155‧‧‧上部電極
161、171、202、251、253‧‧‧第1脈衝
162、172、203、252、254‧‧‧第2脈衝
184‧‧‧字元線
185‧‧‧源極線
186、197‧‧‧位元線
192‧‧‧加熱層
193‧‧‧接著層
194‧‧‧電極2
195‧‧‧電極
196‧‧‧栓塞
198‧‧‧擴散層
201‧‧‧第1電流脈脈
202‧‧‧第2電流脈脈
203‧‧‧第3電流脈脈
ADD‧‧‧位址
ARRAY‧‧‧記憶體陣列
BL‧‧‧位元線
BLS‧‧‧位元線選擇電路
BS．．．位元線選擇信號
BSW．．．位元線開關
CBL．．．共通位元線線
CBSW．．．交叉型開關
CL．．．共通線
CNT．．．接觸
CSL．．．共通源極線
Di．．．輸入資料
Do．．．輸出資料
Icell．．．記憶格電流
Iread．．．讀出電流(源)
Ireset．．．重置電流(源)
Iset．．．設定電流(源)
IW．．．寫入電流
L．．．擴散層
M1．．．第2配線層
M2．．．第1配線層
MC．．．記憶格
MN．．．N通道型MOS電晶體
MP．．．P通道型MOS電晶體
NG．．．節點
PS．．．多晶矽層
R．．．記憶元件
RA．．．讀出控制電路
READ．．．讀出動作
REF．．．參考電壓
RIS．．．重置電流選擇信號
RSW．．．開關
RWC．．．讀出/寫入電路
SA．．．感測放大器
SE．．．感測放大器活化信號
SIS．．．設定電流選擇信號
SL．．．源極線
SS．．．源極線選擇信號
SSW．．．源極線開關
STANDBY．．．待機模態
SW．．．開關
VDD．．．電源電位
VIA．．．貫穿孔
WA．．．寫入放大器
WDC．．．寫入資料選擇電路
WE．．．寫入控制信號
WIC．．．寫入電流選擇電路
WL．．．字元線
WRITE．．．寫入動作
WD_ARY．．．字元驅動器陣列
ADEC．．．X系位址解碼器
VWL．．．電源線
WIC．．．寫入電流選擇電路
圖1為第1實施形態相關之資訊記憶部之動作方式圖。
圖2為相變化記憶體之構造及組成之模式圖。
圖3為習知方式之動作方式圖。
圖4為習知方式之問題表示用之資訊記憶部模式圖。
圖5為習知方式之問題表示用之資訊記憶部模式圖。
圖6為第1實施形態相關之資訊記憶部之動作方式之一例之圖。
圖7為第1實施形態相關之資訊記憶部之動作方式之一例之圖。
圖8為第1實施形態相關之資訊記憶部之動作方式之一例之圖。
圖9為第1實施形態相關之資訊記憶部之動作方式之一例之圖。
圖10為第1實施形態相關之資訊記憶部之動作方式之一例之圖。
圖11為第1實施形態相關之資訊記憶部之動作方式之一例之圖。
圖12為第2實施形態相關之元素及其之負電性之表格。
圖13為第3實施形態相關之資訊記憶部模式圖。
圖14為第4實施形態相關之資訊記憶部之動作方式之一例之圖。
圖15為第5實施形態相關之記憶體模組之電路圖。
圖16為圖15之記憶體模組之動作波形圖。
圖17為讀出次數與讀出電流之關係圖。
圖18為字元線升壓之效果圖。
圖19為記憶體陣列之平面圖。
圖20為第5實施形態相關之記憶體模組之電路圖。
圖21為圖15之記憶體模組之動作波形圖。
圖22為第6實施形態相關之記憶體模組之電路圖。
圖23為圖16之記憶體模組之動作波形圖。
圖24為記憶體陣列之平面圖。
圖25為第7實施形態相關之記憶體模組之電路圖。
102‧‧‧硫屬化物
151‧‧‧記憶格
152‧‧‧選擇電晶體
153‧‧‧資訊記憶部
154‧‧‧栓塞電極
155‧‧‧上部電極
184‧‧‧字元線
185‧‧‧源極線
186‧‧‧位元線

Claims (19)

  1. 一種半導體記憶裝置，係具有多數記憶格，該記憶格係由在多數字元線、與介由絕緣層交叉於上述字元線之多數位元線的交叉點被設置的資訊記憶部及選擇元件所構成者；其特徵為：藉由流入上述位元線之第1脈衝電流、及流入上述第1脈衝電流之反方向的第2脈衝電流寫入資訊。
  2. 如申請專利範圍第1項之半導體記憶裝置，其中上述第1脈衝電流之脈寬，與上述第2脈衝電流之脈寬為互異。
  3. 如申請專利範圍第2項之半導體記憶裝置，其中上述第1脈衝電流之脈寬長於上述第2脈衝電流之脈寬。
  4. 如申請專利範圍第1項之半導體記憶裝置，其中上述第1脈衝電流之振幅，與上述第2脈衝電流之振幅為互異。
  5. 如申請專利範圍第4項之半導體記憶裝置，其中上述第1脈衝電流之振幅大於上述第2脈衝電流之振幅。
  6. 如申請專利範圍第1項之半導體記憶裝置，其中上述選擇元件由MIS型電晶體構成。
  7. 如申請專利範圍第1項之半導體記憶裝置，其中上述選擇元件由雙極性電晶體構成。
  8. 如申請專利範圍第1項之半導體記憶裝置，其中 上述選擇元件由接合構成。
  9. 如申請專利範圍第1項之半導體記憶裝置，其中上述資訊記憶部，係由第1電極層、藉由加熱使電阻值變化的相變化材料層、及第2電極層構成。
  10. 如申請專利範圍第9項之半導體記憶裝置，其中上述相變化材料層為至少含有Te之材料。
  11. 一種半導體記憶裝置，係具有多數記憶格，該記憶格係由在多數字元線、與介由絕緣層交叉於上述字元線之多數位元線的交叉點被設置的資訊記憶部及選擇元件所構成者；其特徵為：準備流入上述位元線之第1脈衝電流、及具有和上述第1脈衝電流不同之振幅或脈寬的第2脈衝電流，藉由上述第1脈衝及接續上述第1脈衝的上述第2脈衝所構成之第1脈衝組合、以及上述第2脈衝及接續上述第2脈衝的上述第1脈衝所構成之第2脈衝組合，而寫入資訊。
  12. 一種半導體記憶裝置，係具有多數記憶格，該記憶格係由在多數字元線、與介由絕緣層交叉於上述字元線之多數位元線的交叉點被設置的資訊記憶部及選擇元件所構成者；其特徵為：藉由流入上述位元線之具有50~1000微安培之較大振幅、5~100ns(毫微秒)之較短脈寬的第1脈衝電流，及、接續上述第1脈衝電流的具有20~40微安培之較小振幅、50~1000ns之脈寬的和上述第1脈衝電流為相反方向之第2脈衝電流，而寫入資訊。
  13. 一種半導體記憶裝置，係具有多數記憶格，該記 憶格係由在多數字元線、與介由絕緣層交叉於上述字元線之多數位元線與介由絕緣層交叉於上述字元線或上述位元線的源極線的交叉點被設置的資訊記憶部及選擇元件所構成者；其特徵為：施加於上述位元線及上述源極線的電壓脈衝寬度均為5ns以上100ns以下。
  14. 如申請專利範圍第9項之半導體記憶裝置，其中上述相變化材料，係由負電性之差大於0.3的2種類以上元素構成。
  15. 一種半導體記憶裝置，係具有多數記憶格，該記憶格係由在多數字元線、與介由絕緣層交叉於上述字元線之多數位元線的交叉點被設置的資訊記憶部，鄰接於上述資訊記憶部的接面層，及選擇元件所構成者；其特徵為：藉由流入上述字元線之正交方向的第1脈衝電流，及流入上述第1脈衝電流之相反方向的第2脈衝電流，而寫入資訊，上述接面層之組成為矽或碳。
  16. 一種半導體記憶裝置，係具有多數記憶格，該記憶格係由在多數字元線、與介由絕緣層交叉於上述字元線之多數位元線的交叉點被設置的資訊記憶部及選擇元件所構成者；其特徵為：藉由流入上述位元線之第1脈衝電流、振幅小於上述第1脈衝電流的第2脈衝電流、及第3脈衝電流寫入資訊，上述第1、上述第2、上述第3脈衝電流之其中之一流向不同方向。
  17. 一種半導體記憶裝置，係具有多數記憶格，該記憶格係由在多數字元線、與介由絕緣層交叉於上述字元線 之多數位元線的交叉點被設置的資訊記憶部及選擇元件所構成者；其特徵為：藉由流入上述位元線之第1脈衝電流、及流入上述第1脈衝電流之反方向的2個以上之脈衝電流寫入資訊。
  18. 一種半導體記憶裝置，係具有多數記憶格，該記憶格係由在多數字元線、與介由絕緣層交叉於上述字元線之多數位元線的交叉點被設置的資訊記憶部及選擇元件所構成者；其特徵為：在上述位元線被流入脈衝電流的半導體記憶裝置中，上述字元線之電壓，及上述脈衝電流之振幅分別採用3值。
  19. 一種混載有半導體記憶裝置之微電腦，該半導體記憶裝置為具有多數記憶格，該記憶格係由在多數字元線、與介由絕緣層交叉於上述字元線之多數位元線的交叉點被設置的資訊記憶部及選擇元件所構成者，藉由流入上述位元線之第1脈衝電流、及流入上述第1脈衝電流之反方向的第2脈衝電流寫入資訊者。
TW094145274A 2005-02-10 2005-12-20 半導體積體電路裝置 TWI431761B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2005034155A JP4535439B2 (ja) 2005-02-10 2005-02-10 半導体集積回路装置
JP2005116612A JP4668668B2 (ja) 2005-04-14 2005-04-14 半導体装置

Publications (2)

Publication Number Publication Date
TW200703619A TW200703619A (en) 2007-01-16
TWI431761B true TWI431761B (zh) 2014-03-21

Family

ID=36970681

Family Applications (1)

Application Number Title Priority Date Filing Date
TW094145274A TWI431761B (zh) 2005-02-10 2005-12-20 半導體積體電路裝置

Country Status (3)

Country Link
US (1) US7443721B2 (zh)
KR (1) KR101158490B1 (zh)
TW (1) TWI431761B (zh)

Families Citing this family (62)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20080209114A1 (en) * 1999-08-04 2008-08-28 Super Talent Electronics, Inc. Reliability High Endurance Non-Volatile Memory Device with Zone-Based Non-Volatile Memory File System
US7471556B2 (en) * 2007-05-15 2008-12-30 Super Talent Electronics, Inc. Local bank write buffers for accelerating a phase-change memory
US7889544B2 (en) 2004-04-05 2011-02-15 Super Talent Electronics, Inc. High-speed controller for phase-change memory peripheral device
US7966429B2 (en) 2007-05-28 2011-06-21 Super Talent Electronics, Inc. Peripheral devices using phase-change memory
US20080195798A1 (en) * 2000-01-06 2008-08-14 Super Talent Electronics, Inc. Non-Volatile Memory Based Computer Systems and Methods Thereof
US20110029723A1 (en) * 2004-08-06 2011-02-03 Super Talent Electronics, Inc. Non-Volatile Memory Based Computer Systems
US8000127B2 (en) * 2009-08-12 2011-08-16 Nantero, Inc. Method for resetting a resistive change memory element
CN101180683B (zh) 2005-09-21 2010-05-26 株式会社瑞萨科技 半导体器件
KR100738092B1 (ko) * 2006-01-05 2007-07-12 삼성전자주식회사 상전이 메모리 소자의 멀티-비트 동작 방법
US7859896B2 (en) * 2006-02-02 2010-12-28 Renesas Electronics Corporation Semiconductor device
US20080101110A1 (en) * 2006-10-25 2008-05-01 Thomas Happ Combined read/write circuit for memory
TWI323469B (en) * 2006-12-25 2010-04-11 Nanya Technology Corp Programming method of phase change memory
US7656697B2 (en) * 2007-03-29 2010-02-02 Qimonda Ag Integrated circuit having a resistively switching memory and method
DE102007015281A1 (de) * 2007-03-29 2008-10-02 Qimonda Ag Resistiv schaltende Speicherzelle und Verfahren zum Betreiben einer resistiv schaltenden Speicherzelle
DE102007016064A1 (de) * 2007-04-03 2008-10-09 Qimonda Ag Integrierter Speicher
US20080247214A1 (en) * 2007-04-03 2008-10-09 Klaus Ufert Integrated memory
US20080270811A1 (en) * 2007-04-26 2008-10-30 Super Talent Electronics Inc. Fast Suspend-Resume of Computer Motherboard Using Phase-Change Memory
US7643334B1 (en) 2007-04-26 2010-01-05 Super Talent Electronics, Inc. High-speed controller for phase-change memory peripheral device
US7440316B1 (en) 2007-04-30 2008-10-21 Super Talent Electronics, Inc 8/9 and 8/10-bit encoding to reduce peak surge currents when writing phase-change memory
KR100929633B1 (ko) * 2007-05-11 2009-12-03 주식회사 하이닉스반도체 상변화 기억 소자
KR100882119B1 (ko) * 2007-07-24 2009-02-05 주식회사 하이닉스반도체 상 변화 메모리 장치의 구동 방법
KR20090016195A (ko) * 2007-08-10 2009-02-13 주식회사 하이닉스반도체 상 변화 메모리 장치
US7889536B2 (en) * 2007-12-17 2011-02-15 Qimonda Ag Integrated circuit including quench devices
US8194433B2 (en) * 2008-02-20 2012-06-05 Ovonyx, Inc. Method and apparatus for accessing a bidirectional memory
WO2009122570A1 (ja) * 2008-04-01 2009-10-08 株式会社 東芝 情報記録再生装置
JP5222619B2 (ja) * 2008-05-02 2013-06-26 株式会社日立製作所 半導体装置
US7826248B2 (en) * 2008-05-20 2010-11-02 Seagate Technology Llc Write verify method for resistive random access memory
JP5143280B2 (ja) * 2008-06-11 2013-02-13 エヌエックスピー ビー ヴィ 相変化メモリ及び制御方法
TWI394273B (zh) * 2008-07-16 2013-04-21 United Microelectronics Corp 相變化記憶體
CN102246238B (zh) * 2008-07-29 2014-12-10 恒忆公司 翻转用于读取相变单元的电势极性以缩短编程之后的延迟
US8031517B2 (en) 2008-07-30 2011-10-04 Samsung Electronics Co., Ltd. Memory device, memory system having the same, and programming method of a memory cell
KR101416879B1 (ko) * 2008-10-06 2014-08-07 삼성전자주식회사 비휘발성 메모리의 동작 방법
US8064247B2 (en) * 2009-01-14 2011-11-22 Macronix International Co., Ltd. Rewritable memory device based on segregation/re-absorption
WO2010138876A2 (en) * 2009-05-28 2010-12-02 Cornell University Phase transition memories and transistors
KR101097435B1 (ko) 2009-06-15 2011-12-23 주식회사 하이닉스반도체 멀티 레벨을 갖는 상변화 메모리 장치 및 그 구동방법
KR20110034980A (ko) * 2009-09-29 2011-04-06 주식회사 하이닉스반도체 상변화 메모리 장치 및 이를 위한 라이트 제어 방법
JP2011146111A (ja) * 2010-01-18 2011-07-28 Toshiba Corp 不揮発性記憶装置及びその製造方法
US8716688B2 (en) * 2010-02-25 2014-05-06 The University Of Kentucky Research Foundation Electronic device incorporating memristor made from metallic nanowire
JP5121864B2 (ja) 2010-03-02 2013-01-16 株式会社東芝 不揮発性半導体記憶装置
US8593853B2 (en) 2010-03-30 2013-11-26 Panasonic Corporation Nonvolatile storage device and method for writing into the same
KR101744757B1 (ko) * 2010-06-22 2017-06-09 삼성전자 주식회사 가변 저항 소자, 상기 가변 저항 소자를 포함하는 반도체 장치 및 상기 반도체 장치의 동작 방법
US8462580B2 (en) * 2010-11-17 2013-06-11 Sandisk 3D Llc Memory system with reversible resistivity-switching using pulses of alternatrie polarity
US8482955B2 (en) * 2011-02-25 2013-07-09 Micron Technology, Inc. Resistive memory sensing methods and devices
KR101713071B1 (ko) 2011-09-09 2017-03-09 인텔 코포레이션 메모리 장치에서의 경로 분리
JP2014063549A (ja) * 2012-09-21 2014-04-10 Sharp Corp 半導体記憶装置
US9552877B2 (en) * 2013-05-29 2017-01-24 Hewlett Packard Enterprise Development Lp Writable device based on alternating current
US9112148B2 (en) 2013-09-30 2015-08-18 Taiwan Semiconductor Manufacturing Co., Ltd. RRAM cell structure with laterally offset BEVA/TEVA
US9576622B2 (en) 2014-01-24 2017-02-21 Taiwan Semiconductor Manufacturing Company, Ltd. Reading data from a memory cell
US9990990B2 (en) 2014-11-06 2018-06-05 Micron Technology, Inc. Apparatuses and methods for accessing variable resistance memory device
ITUB20154864A1 (it) * 2015-11-02 2017-05-02 Micron Technology Inc Apparati e metodi per l'accesso a dispositivi di memoria a resistenza variabile.
US10134470B2 (en) 2015-11-04 2018-11-20 Micron Technology, Inc. Apparatuses and methods including memory and operation of same
US20170345496A1 (en) * 2016-05-25 2017-11-30 Intel Corporation Asymmetrical write driver for resistive memory
US10446226B2 (en) 2016-08-08 2019-10-15 Micron Technology, Inc. Apparatuses including multi-level memory cells and methods of operation of same
KR102668728B1 (ko) * 2016-08-10 2024-05-24 에스케이하이닉스 주식회사 반도체 메모리 장치
US10157670B2 (en) * 2016-10-28 2018-12-18 Micron Technology, Inc. Apparatuses including memory cells and methods of operation of same
US10706920B2 (en) 2017-11-02 2020-07-07 Samsung Electronics Co., Ltd. Memory device
US10446228B2 (en) 2017-12-23 2019-10-15 Nantero, Inc. Devices and methods for programming resistive change elements
US10354729B1 (en) 2017-12-28 2019-07-16 Micron Technology, Inc. Polarity-conditioned memory cell write operations
KR102766479B1 (ko) * 2019-05-08 2025-02-12 에스케이하이닉스 주식회사 전자장치, 메모리 소자, 및 메모리 소자의 동작방법
CN113010101B (zh) * 2019-12-20 2025-01-28 美光科技公司 使用编程时间接近度管理存储器装置中数据单元的读取电压电平
KR20240078916A (ko) 2022-11-28 2024-06-04 삼성전자주식회사 자가 선택 메모리 장치, 그것을 갖는 메모리 시스템 및 그것의 동작 방법
EP4380334B1 (en) * 2022-12-02 2025-10-08 Imec VZW S-containing ovonic threshold switch

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3886577A (en) 1973-09-12 1975-05-27 Energy Conversion Devices Inc Filament-type memory semiconductor device and method of making the same
US5883827A (en) * 1996-08-26 1999-03-16 Micron Technology, Inc. Method and apparatus for reading/writing data in a memory system including programmable resistors
JP3837993B2 (ja) * 2000-03-21 2006-10-25 日本電気株式会社 電子素子およびそれを用いた記録方法
US6531371B2 (en) * 2001-06-28 2003-03-11 Sharp Laboratories Of America, Inc. Electrically programmable resistance cross point memory
US6590807B2 (en) * 2001-08-02 2003-07-08 Intel Corporation Method for reading a structural phase-change memory
US6576921B2 (en) * 2001-11-08 2003-06-10 Intel Corporation Isolating phase change material memory cells
KR100448908B1 (ko) * 2002-09-03 2004-09-16 삼성전자주식회사 상전이 기억 소자 구조 및 그 제조 방법
US7115927B2 (en) * 2003-02-24 2006-10-03 Samsung Electronics Co., Ltd. Phase changeable memory devices
US7402851B2 (en) * 2003-02-24 2008-07-22 Samsung Electronics Co., Ltd. Phase changeable memory devices including nitrogen and/or silicon and methods for fabricating the same
JP2004273615A (ja) * 2003-03-06 2004-09-30 Matsushita Electric Ind Co Ltd 抵抗変化型メモリ
DE102004016408B4 (de) * 2003-03-27 2008-08-07 Samsung Electronics Co., Ltd., Suwon Phasenwechselspeicherbaustein und zugehöriges Programmierverfahren
CN1717748A (zh) * 2003-06-25 2006-01-04 松下电器产业株式会社 驱动非易失性存储器的方法
JP4499740B2 (ja) * 2003-12-26 2010-07-07 パナソニック株式会社 記憶素子、メモリ回路、半導体集積回路
JP4118845B2 (ja) * 2004-07-30 2008-07-16 株式会社東芝 半導体記憶装置
JP4783002B2 (ja) * 2004-11-10 2011-09-28 株式会社東芝 半導体メモリ素子
KR100699848B1 (ko) * 2005-06-21 2007-03-27 삼성전자주식회사 코어 구조가 개선된 상 변화 메모리 장치
JP4251576B2 (ja) * 2006-07-28 2009-04-08 シャープ株式会社 不揮発性半導体記憶装置

Also Published As

Publication number Publication date
KR20060090744A (ko) 2006-08-16
KR101158490B1 (ko) 2012-06-21
US7443721B2 (en) 2008-10-28
US20060203542A1 (en) 2006-09-14
TW200703619A (en) 2007-01-16

Similar Documents

Publication Publication Date Title
TWI431761B (zh) 半導體積體電路裝置
US8416602B2 (en) Nonvolatile semiconductor memory device
US8270203B2 (en) Semiconductor memory device
TWI328230B (zh)
KR100944058B1 (ko) 반도체 기억 장치
JP4189395B2 (ja) 不揮発性半導体記憶装置及び読み出し方法
TWI598877B (zh) 電阻式記憶體元件及其操作方法
CN1819059B (zh) 半导体存储装置
US8750017B2 (en) Resistance-change memory
US20080043522A1 (en) Nonvolatile Semiconductor Memory Device and Phase Change Memory Device
KR100947159B1 (ko) 반도체 장치
KR20080069336A (ko) 소오스 라인 공유구조를 갖는 저항성 랜덤 억세스 메모리및 그에 따른 데이터 억세스 방법
CN102347074A (zh) 可变电阻存储器件和其驱动方法
JP2009140593A (ja) 半導体記憶装置及びメモリセル電圧印加方法
US20090161418A1 (en) Phase change memory device having decentralized driving units
JP4901763B2 (ja) 半導体装置
JP2011198445A (ja) 半導体記憶装置
CN102629486A (zh) 存储装置和存储装置的操作方法
JP4625038B2 (ja) メモリセル、メモリセルを備えたメモリ、およびメモリセル内にデータを書き込む方法
JP2012048805A (ja) 非揮発性メモリ装置
JP4966311B2 (ja) 半導体集積回路装置
JP4668668B2 (ja) 半導体装置
JP2006351779A (ja) メモリセル及び記憶装置
KR20090037765A (ko) 상 변화 메모리 장치
CN101042935B (zh) 存储单元、存储器及向存储单元写数据的方法

Legal Events

Date Code Title Description
MM4A Annulment or lapse of patent due to non-payment of fees