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WO2015193965A1 - 半導体装置、パワーモジュール、電力変換装置、鉄道車両、および半導体装置の製造方法 - Google Patents

半導体装置、パワーモジュール、電力変換装置、鉄道車両、および半導体装置の製造方法 Download PDF

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WO2015193965A1
WO2015193965A1 PCT/JP2014/066020 JP2014066020W WO2015193965A1 WO 2015193965 A1 WO2015193965 A1 WO 2015193965A1 JP 2014066020 W JP2014066020 W JP 2014066020W WO 2015193965 A1 WO2015193965 A1 WO 2015193965A1
Authority
WO
WIPO (PCT)
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region
semiconductor device
contact
epitaxial layer
silicide layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Ceased
Application number
PCT/JP2014/066020
Other languages
English (en)
French (fr)
Inventor
くみこ 小西
友紀 毛利
悠佳 清水
島　明生
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Hitachi Ltd
Original Assignee
Hitachi Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Hitachi Ltd filed Critical Hitachi Ltd
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Priority to DE112014006752.0T priority patent/DE112014006752B4/de
Publication of WO2015193965A1 publication Critical patent/WO2015193965A1/ja
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    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/80—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials
    • H10D62/83—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials being Group IV materials, e.g. B-doped Si or undoped Ge
    • H10D62/832—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials being Group IV materials, e.g. B-doped Si or undoped Ge being Group IV materials comprising two or more elements, e.g. SiGe
    • H10D62/8325—Silicon carbide
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/01—Manufacture or treatment
    • H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
    • H10D30/028—Manufacture or treatment of FETs having insulated gates [IGFET] of double-diffused metal oxide semiconductor [DMOS] FETs
    • H10D30/0291—Manufacture or treatment of FETs having insulated gates [IGFET] of double-diffused metal oxide semiconductor [DMOS] FETs of vertical DMOS [VDMOS] FETs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/64—Double-diffused metal-oxide semiconductor [DMOS] FETs
    • H10D30/66—Vertical DMOS [VDMOS] FETs
    • H10D30/665—Vertical DMOS [VDMOS] FETs having edge termination structures
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/40—Crystalline structures
    • H10D62/405—Orientations of crystalline planes

Definitions

  • the present invention relates to a semiconductor device, a power module, a power conversion device, a railway vehicle, and a method for manufacturing a semiconductor device, and more particularly to a structure of a power device using silicon carbide.
  • SiC silicon carbide
  • the element resistance can be reduced by thinning the drift layer holding the breakdown voltage to about 1/10 and increasing the impurity concentration by about 100 times. Theoretically it can be reduced by more than 3 digits. Further, since the band gap is about three times larger than that of Si, high-temperature operation is possible, and the SiC semiconductor element is expected to have performance exceeding that of the Si semiconductor element.
  • MOSFETs Metal-Oxide-Semiconductor Field Effect Transistors
  • junction FETs junction FETs
  • IGBTs Insulated Gate Bipolar Transistors
  • Patent Document 1 International Patent Publication No. WO11 / 135995 discloses a MOSFET which is a SiC power element, and a second well contact region formed in the peripheral region rather than the area of the first well contact region in the active region. An element having a larger area is described.
  • Non-Patent Document 1 describes that the forward voltage increases as the energization time elapses by energizing the SiC pn junction.
  • Non-Patent Document 2 describes that the efficiency of converting BPD (Basal Plane Dislocation, basal plane dislocation), which causes an increase in forward voltage, to TED (Threading Skew Dislocation, threading screw dislocation) is described.
  • Non-Patent Document 3 includes a BPD that propagates from the substrate to the drift layer as a defect that expands to a Shockley-type stacking fault, and in addition, a half loop in which a plurality of short BPDs exist in a row on the same base surface It is described that there is.
  • Non-Patent Document 4 discloses that in a SiC power device, Shockley type stacking faults are expanded by pn junction energization, even though conversion from BPD to TED occurs in the buffer layer during the growth of the epitaxial layer. Is described. In addition, it is described that when the energization current to the pn junction increases, the forward voltage increases significantly.
  • Non-Patent Document 4 Even if the buffer layer is converted from BPD to TED, Shockley type stacking faults grow, so that the forward voltage due to energization to the pn junction is increased. There is a problem of increasing.
  • the semiconductor device suppresses the magnitude of the pn current flowing in the peripheral region of the element when the pn junction of the SiC element is energized by the arrangement of the contact region of the SiC element and the silicide layer, or , Improving the distribution of the pn current.
  • the performance of the semiconductor device can be improved.
  • the performance of a power module, a power converter, and a railway vehicle can be improved.
  • FIG. 5 is a cross-sectional view showing a method for manufacturing the semiconductor device following FIG. 4.
  • FIG. 6 is a cross-sectional view showing a method for manufacturing the semiconductor device following FIG. 5;
  • FIG. 7 is a cross-sectional view showing a method for manufacturing the semiconductor device following FIG. 6;
  • FIG. 8 is a cross-sectional view showing a method for manufacturing the semiconductor device following FIG. 7;
  • FIG. 5 is a cross-sectional view showing a method for manufacturing the semiconductor device following FIG. 4.
  • FIG. 9 is a cross-sectional view showing a method for manufacturing the semiconductor device following FIG. 8.
  • FIG. 10 is a cross-sectional view showing a method for manufacturing the semiconductor device following FIG. 9;
  • FIG. 11 is a cross-sectional view showing a method for manufacturing the semiconductor device following FIG. 10;
  • FIG. 12 is a cross-sectional view showing a method for manufacturing the semiconductor device following FIG. 11;
  • FIG. 13 is a cross-sectional view showing a method for manufacturing the semiconductor device following FIG. 12; It is a top view of the semiconductor device which is a modification of Embodiment 1 of this invention. It is a top view of the semiconductor device which is a modification of Embodiment 1 of this invention.
  • FIG. 26 is a cross-sectional view taken along lines AA and BB in FIG. 25. It is a top view of the semiconductor device which is Embodiment 5 of this invention. It is a top view of the semiconductor device which is a modification of Embodiment 5 of this invention. It is a top view of the semiconductor device which is a modification of Embodiment 5 of this invention. It is a top view of the semiconductor device which is Embodiment 6 of this invention.
  • ⁇ ” and + ⁇ represent the relative concentrations of impurities of n-type or p-type conductivity. For example, in the case of n-type impurities, “n ⁇ ”, “n”, “ The impurity concentration increases in the order of “n + ”.
  • FIG. 1 is a plan view of a semiconductor chip which is a semiconductor device of the present embodiment.
  • 2 is a cross-sectional view taken along lines AA and BB in FIG.
  • FIG. 3 is a plan view of a semiconductor chip which is a semiconductor device of the present embodiment, and shows a pad formation layer above the region where a plurality of elements shown in FIG. 1 are formed.
  • the semiconductor chip 60 has an epitaxial layer 64 including a drift layer formed on the surface side of the semiconductor substrate on the semiconductor substrate.
  • the upper surface of the epitaxial layer 64 is mainly shown, and illustration of a gate insulating film, a gate electrode, an interlayer insulating film, a contact plug, a pad, and the like on the epitaxial layer 64 is omitted.
  • the structure shown in FIG. 1 is an epitaxial layer 64 and various semiconductor regions formed on the upper surface thereof except for the first silicide layer 95 and the second silicide layer 98.
  • FIG. 2 is a cross-sectional view taken along the line AA of FIG. 1 and shows the structure of the termination region 1A at the end of the semiconductor chip 60 (see FIG. 1) including a SiC (silicon carbide) MOSFET. . That is, the cross-sectional view on the left side of FIG. 2 shows a cross section at the peripheral edge of the semiconductor chip 60.
  • SiC silicon carbide
  • FIG. 2 is a cross-sectional view taken along the line BB of FIG. 1 and shows the structure of the element region 1B at the center of the semiconductor chip 60 including the SiCMOSFET. That is, the cross-sectional view on the right side of FIG. 2 shows a cross section of a plurality of SiC MOSFETs (hereinafter sometimes simply referred to as MOSFETs) in the active region of the semiconductor chip 60.
  • MOSFETs SiC MOSFETs
  • the SiC semiconductor device of the present embodiment includes a semiconductor chip 60 on which a plurality of MOSFETs having a cell structure are mounted.
  • FIG. 3 shows each pad used for supplying a potential to the gate electrode (not shown) and the first source region 81 constituting these MOSFETs.
  • a gate pad 61 to which a gate voltage is applied from an external control circuit (not shown) is formed on the upper surface of the semiconductor chip 60.
  • the gate pad 61 is electrically connected to a gate electrode 92 (see FIG. 2) that constitutes the MOSFET.
  • the source regions of the plurality of MOSFETs formed on the semiconductor chip 60 are electrically connected in parallel and are connected to the source pad 62. That is, one source pad 62 is electrically connected to a plurality of source regions.
  • a plurality of unit cells 70 serving as the minimum unit structure of the MOSFET are arranged.
  • a gate voltage applied to the gate pad 61 shown in FIG. 3 is supplied to the gate electrode (not shown) of each unit cell 70 through the gate pad 61.
  • the position and number of the gate pads 61 shown in FIG. 3 or the shape of the source pads 62 can be various, but this does not affect the effect of the semiconductor device of the present embodiment.
  • the semiconductor chip 60 has a rectangular shape in plan view. That is, the outer periphery of the semiconductor chip 60 is composed of four sides including two parallel sides and two sides orthogonal to the two sides.
  • an element region 65 exists in the central portion of the semiconductor chip 60, and a peripheral region 66 and a termination region 67 exist so as to surround the periphery of the element region 65. That is, in plan view, the element region 65, the peripheral region 66, and the termination region 67 are sequentially arranged from the center of the upper surface of the epitaxial layer 64 on the semiconductor substrate constituting the semiconductor chip 60 toward the end of the upper surface of the epitaxial layer 64.
  • the element region 65, the peripheral region 66, and the termination region 67 are sequentially arranged from the center of the upper surface of the epitaxial layer 64 on the semiconductor substrate constituting the semiconductor chip 60 toward the end of the upper surface of the epitaxial layer 64.
  • the termination region 67 is a region including the peripheral region 66.
  • the peripheral region 66 is a power feeding unit for supplying a potential to a JTE (Junction / Termination / Extension) region 85 formed in the termination region 67.
  • JTE Joint / Termination / Extension
  • a peripheral region 66 shown in FIG. 1 is a peripheral portion of the semiconductor chip 60 and has a rectangular annular structure in plan view.
  • the peripheral region 66 has a frame-like configuration extending along each side of the rectangular semiconductor chip 60.
  • the termination region 67 is a terminal portion of the semiconductor chip 60, similarly to the peripheral region 66, the termination region 67 has an annular structure extending along each side of the rectangular semiconductor chip 60.
  • a plurality of unit cells 70 including a first well region 80, a first source region 81, and a first contact region 82 are arranged in the element region 65, which is a region surrounded by the peripheral region 66.
  • the unit cell 70 is a minimum unit structure of a MOSFET.
  • the plurality of unit cells 70 are separated from each other.
  • a first source region 81 and a first well region 80 are sequentially arranged around the first contact region 82 as a center.
  • the first source region 81 is formed so as to surround the outside of the first contact region 82, and the first well region 80 is further formed so as to surround the outside of the first source region 81.
  • the first contact region 82, the first source region 81, and the first well region 80 all have a rectangular structure.
  • the first contact region 82 and the first source region 81 are adjacent to each other, and extend across the boundary between the first contact region 82 and the first source region 81.
  • a first silicide layer 95 is formed on the upper surface of the first silicide layer.
  • the first silicide layer 95 has a rectangular structure in plan view, and is disposed so as to cover a part of the upper surface of the first source region 81 and the upper surface of the first contact region 82. In order to make the configuration of the semiconductor device easy to understand, in FIG. 1, the region where the first silicide layer 95 is formed is hatched.
  • the entire first contact region 82 is located inside the end of the first silicide layer 95. That is, the entire upper surface of the first contact region 82 overlaps the first silicide layer 95 in plan view, and the area of the first silicide layer 95 is larger than the area of the first contact region 82.
  • the area of the first silicide layer 95 is, for example, 5 ⁇ m 2 .
  • the unit cell 70 is shown as having a regular tetragonal structure in plan view, but the present invention is not limited to this, and the unit cell 70 may have a rectangular or polygonal shape, for example. Although only five unit cells 70 are shown in FIG. 1, more unit cells 70 are actually arranged in the element region 65.
  • a plurality of unit cells 70 are arranged side by side in a first direction parallel to two parallel sides of the end of the semiconductor chip 60, and the column thus provided is orthogonal to the first direction.
  • a plurality are arranged in the direction.
  • the unit cells 70 in the columns adjacent in the second direction are alternately arranged with a half cycle shift in the first direction.
  • the present invention is not limited to this, and a plurality of unit cells 70 may be arranged at equal pitches in the vertical and horizontal directions. That is, the plurality of unit cells 70 may be arranged in a matrix.
  • a plurality of second contact regions 83 are formed on the upper surface of the epitaxial layer 64, and a second silicide layer 98 is formed on the epitaxial layer 64 including the second contact region 83. . That is, the entire upper surface of the second contact region 83 overlaps the second silicide layer 98 in plan view.
  • the region where the second silicide layer 98 is formed is hatched.
  • a plurality of second contact regions 83 are arranged side by side in a peripheral region 66 along each of the four sides of the outer periphery of the semiconductor chip 60.
  • the plurality of second contact regions 83 are arranged side by side in the direction along the extending direction of the peripheral region 66, and FIG. 1 shows two rows of second contact regions 83.
  • the semiconductor chip 60 (see FIG. 1) of the present embodiment has an SiC substrate 63 that is an n + -type hexagonal semiconductor substrate, and the SiC substrate 63 is disposed on the SiC substrate 63.
  • a plurality of n-channel MOSFET cell structures are formed on the upper surface of the epitaxial layer 64.
  • a drain electrode 90 of the MOSFET is formed on the back side opposite to the main surface of the semiconductor chip 60 (see FIG. 1). Specifically, a drain region 84 that is an n + type semiconductor region is formed on the back surface of the SiC substrate 63, and the third silicide layer 100 is formed in contact with the bottom surface of the drain region 84. That is, the back surface of the SiC substrate 63 is covered with the third silicide layer 100. The bottom surface of the third silicide layer 100, that is, the surface opposite to the SiC substrate 63 side is covered with the drain wiring electrode 90.
  • a plurality of first well regions 80 that are p-type semiconductor regions are formed at a predetermined depth from the upper surface of the epitaxial layer 64.
  • a first source region 81 which is an n + type semiconductor region
  • a first contact region 82 which is a p + type semiconductor region
  • the first contact region 82 is a region provided for fixing the potential of the well region, and has substantially the same depth as the first source region 81. As shown in FIG. 2, the first contact region 82 is disposed so as to be sandwiched from both sides by the adjacent first source region 81. The bottom of the first contact region 82 and the bottom and side surfaces of the first source region 81 are covered with the first well region 80.
  • a plurality of unit cells 70 including a first well region 80, a first source region 81, and a first contact region 82 are formed on the upper surface of the epitaxial layer 64, and the unit cells 70 are separated from each other.
  • a gate electrode 92 is formed on the epitaxial layer 64 between adjacent unit cells 70 via a gate insulating film 91, and the upper surface of the end of the gate insulating film 91, the side walls and the upper surface of the gate electrode 92 are The interlayer insulating film 93 is covered.
  • the gate insulating film 91, the gate electrode 92, and the interlayer insulating film 93 have an opening reaching the upper surface of the unit cell 70, and the first contact region 82 and the first source region 81 are formed at the bottom of the opening. Exposed.
  • a first silicide layer 95 is formed on each surface of the opening 68 of the interlayer insulating film 93 in the element region 1B, that is, a part of the first source region 81 exposed at the bottom of the contact hole and the first contact region 82. Is formed.
  • a contact plug 94 is buried in a part of the first source region 81 and the opening 68 on the first silicide layer 95 in contact with the first contact region 82.
  • Each of the plurality of contact plugs 94 embedded in the plurality of openings 68 is integrated with a source wiring electrode 96 formed in the interlayer insulating film 93.
  • the source wiring electrode 96 is electrically connected to the source pad 62 (see FIG. 3).
  • the upper surface of the source wiring electrode 96 exposed from the passivation film 99 described later constitutes the source pad 62.
  • a part of the first source region 81 and the first contact region 82 are electrically connected to the contact plug 94 through the first silicide layer 95 so as to have ohmic properties. Therefore, a part of the first source region 81 and the first contact region 82 are connected to the source pad 62 via the first silicide layer 95, the contact plug 94, and the source wiring electrode 96. Similarly, a contact plug is connected to the gate electrode 92 in a region not shown, and the gate electrode 92 is electrically connected to the gate pad 61 (see FIG. 3) via the contact plug and the gate wiring electrode. .
  • the interlayer insulating film 93 and the source wiring electrode 96 are covered with a passivation film 99.
  • the upper surface of the source wiring electrode 96 in the element region 1B is exposed from the passivation film 99.
  • the upper surface of the gate wiring electrode connected to the gate electrode 92 is exposed from the passivation film 99, and the gate pad 61 (see FIG. 3). ).
  • the MOSFET formed on the semiconductor chip of this embodiment has at least a gate electrode 92, a first source region 81, and a drain region 84.
  • a predetermined voltage is applied to the gate electrode 92 to turn on the MOSFET, whereby a current flows from a drain having a high potential to a source having a low potential.
  • the channel region of the MOSFET is formed in the upper part of the first well region 80 which is a p-type semiconductor region. That is, the current for driving the MOSFET flows from the drain wiring electrode 90, passes through the region in the epitaxial layer 64 and in the vicinity of the gate insulating film 31, and the first well region 80 in the vicinity of the upper surface of the epitaxial layer 64. It flows to the first source region 81 through the region directly under the gate electrode 92.
  • a plurality of second contact regions 83 which are p + type semiconductor regions, are formed side by side at a predetermined depth from the upper surface of the epitaxial layer 64.
  • a JTE region 85 which is a p-type semiconductor region, is formed at a predetermined depth from the upper surface of the epitaxial layer 64.
  • the JTE region 85 is formed deeper than the second contact region 83, and the plurality of second contact regions 83 are formed in the JTE region 85. That is, the bottom and side walls of each second contact region 83 are covered with the JTE region 85.
  • the second contact region 83 is a region formed for fixing the potential of the termination region, and is a region for supplying a potential to the JTE region 85. That is, by applying a potential to the JTE region 85 via the second contact region 83, the electric field concentration in the termination region when applying a reverse voltage can be alleviated and the breakdown voltage of the semiconductor chip can be kept high.
  • a description will be given of a structure in which a JTE region is formed as a termination structure of a semiconductor chip.
  • the termination structure includes, for example, a p-type semiconductor region that annularly surrounds an element region in plan view. There may be a plurality of FLR (Field Limiting Ring) structures.
  • the second contact region 83 has the same impurity concentration as that of the first contact region 82, and the area of each second contact region 83 in plan view is smaller than the area of each first contact region 82. .
  • An interlayer insulating film 93 is formed on the epitaxial layer 64 on the peripheral side of the semiconductor chip with respect to the region where the second contact region 83 is formed via an insulating film 89.
  • the interlayer insulating film 93 and the insulating film 89 have an opening 69.
  • the upper surfaces of the second contact region 83 and the JTE region 85 are the interlayer insulating film 93 and the insulating film, respectively. 89 is exposed.
  • the peripheral region 66 shown in FIG. 1 is defined by the opening 69 of the interlayer insulating film 93 shown in FIG.
  • the impurity concentration of each region is, for example, 1 ⁇ 10 18 cm ⁇ 3 to 1 ⁇ 10 20 cm ⁇ 3 .
  • the area of the second contact region 83 in a plan view is, for example, 1.5 ⁇ m 2 or less.
  • a contact plug 97 is embedded in the opening 69 of the interlayer insulating film 93, and a second silicide layer 98 is formed on the bottom of the opening 69. That is, at the bottom of the opening 69, the upper surface of the second contact region 83 and the upper surface of the JTE region 85 are in contact with the second contact plug 97 through the second silicide layer 98.
  • the second contact region 83 is electrically connected to the contact plug 97 through the second silicide layer 98 so as to have an ohmic property.
  • the contact plug 97 is integrated with the source wiring electrode 96 on the interlayer insulating film 93. Further, the contact plugs 94 and 97 and the source wiring electrode 96 in the termination region 1A and the element region 1B are integrated, and are made of one metal film. Therefore, the second contact region 83 is electrically connected to the source pad 62 (see FIG. 3) via the second silicide layer 98, the contact plug 97, and the source wiring electrode 96.
  • the contact plug 97 and the epitaxial layer 64 are in contact via the second silicide layer 98. Only the portion where the contact plug 97 and the second contact region 83 are in contact with each other through the second silicide layer 98 can obtain good ohmic characteristics in the portion 69. That is, since the impurity concentration of the epitaxial layer 64 in the region where the second contact region 83 is not formed in the opening 69 is not sufficiently high, good ohmic characteristics can be obtained between the contact plug 97 and the second silicide layer 98. I can't. Therefore, current flows between the contact plug 97 and the second contact region 83, but almost no current flows between the contact plug 97 and the epitaxial layer 64 in which the second contact region 83 is not formed.
  • the first silicide layer 95 is interposed between the first contact region 82 and the contact plug 94 formed immediately above the first contact layer 82.
  • a second silicide layer 98 is interposed between the contact plug 97 formed immediately above the contact layer 83.
  • the MOSFET built-in diode here refers to a pn junction portion between the p-type first well region 80 connected to the p + -type first contact region 82 and the n ⁇ -type epitaxial layer 64, for example. Point to.
  • the built-in diode in the termination region 1A referred to here is, for example, a pn junction between the p-type JTE region 85 connected to the p + -type second contact region 83 and the n ⁇ -type epitaxial layer 64.
  • a current flowing through a pn connection in the substrate including the epitaxial layer 64 is referred to as a pn current.
  • FIG. 16 is a schematic view of an epitaxial layer on a semiconductor substrate for explaining Shockley type stacking faults occurring in the epitaxial layer on the semiconductor substrate.
  • the right side of FIG. 16 shows a plan view of Shockley type stacking faults occurring in the epitaxial layer.
  • FIG. 16 shows a schematic perspective view of a SiC semiconductor substrate (wafer), and shows a rectangular portion of a part of the semiconductor substrate at the center.
  • the ellipse shown on the left side of FIG. 16 is an epitaxial layer, and the semiconductor substrate below it is not shown.
  • FIG. 17 is a cross-sectional view of a semiconductor substrate and an epitaxial layer used for explaining various defects generated in the epitaxial layer.
  • FIG. 17 shows a cross section of the semiconductor substrate and the epitaxial layer thereon. In FIG. 17, hatching is omitted for easy understanding of the configuration of defects generated in the substrate or the like.
  • FIG. 38 is a plan view of a semiconductor device shown as a comparative example.
  • a crystal axis is tilted several degrees from the ⁇ 0001 ⁇ basal plane in the ⁇ 11-20> direction. Step flow growth is used. Therefore, basal plane dislocations (Basal Plane Dislocation: BPD) that exist in SiC crystals and become the core of stacking fault growth propagate along the ⁇ 0001 ⁇ basal plane in the epitaxially grown epitaxial layer (drift layer). .
  • BPD Basal Plane Dislocation
  • the BPD in the crystal of the epitaxial layer 64 is divided into two, from a base point N1 on the substrate side (not shown), a Shockley partial dislocation SIT having a Si core and a Shockley partial dislocation CT having a C core.
  • the Shockley type partial dislocation SIT having the Si core is ⁇ 0001 ⁇ due to the released energy. It moves in the direction of spreading Shockley-type stacking faults along the basal plane.
  • a plane defect called a Shockley type stacking fault occurs at a location between the two Shockley type partial dislocations.
  • the Shockley type stacking fault SD As shown in FIG. 16, after the Shockley type stacking fault SD is generated in the substrate (not shown), it penetrates the drift layer from the bottom surface of the epitaxial layer 64, that is, the surface of the epitaxial layer 64 on the substrate side. Reach up to the top surface.
  • the Shockley type stacking fault SD which is a surface defect is hatched.
  • the angle formed between the Shockley partial dislocation SIT having the Si core and the Shockley partial dislocation CT having the C core is 60 degrees.
  • the SiC power element is a vertical element in which current flows from the drift layer surface to the back surface, the current path is substantially perpendicular to the ⁇ 0001 ⁇ basal plane.
  • the Shockley-type stacking fault SD behaves like a quantum well in the ⁇ 0001> direction, traps electrons, and functions as a hole trap. Therefore, in the Shockley type stacking fault SD, recombination of electrons and holes is promoted, so that sufficient conductivity modulation cannot be obtained.
  • the carrier density around the Shockley-type stacking fault SD is about an order of magnitude smaller than that in the normal region.
  • the region including the Shockley type stacking fault SD becomes a higher resistance layer than the normal region, and the current flows while avoiding the Shockley type stacking fault SD. For this reason, the current density is increased by reducing the area through which the current flows, and the forward voltage (ON voltage) increases with the passage of energization time.
  • TSD Threading Screw Dislocation
  • TED Threading Edge Dislocation
  • TED is a dislocation that propagates in a direction perpendicular to the main surface of the SiC substrate 63 and hardly causes an increase in the forward voltage of the semiconductor device. Therefore, TED has little adverse effect on the characteristics of the semiconductor device as compared with BPD.
  • As a method of preventing the occurrence of Shockley type stacking faults it is conceivable to reduce the BPD density in the epitaxial layer 64, and the reduction of the BPD density is realized by increasing the conversion efficiency from BPD to TED.
  • the conversion probability from BPD to TED is increased, it is difficult to completely prevent the propagation of BPD into the epitaxial layer 64. Further, even those converted from BPD to TED in the buffer layer have a problem of growing Shockley type stacking faults.
  • the increase in the forward voltage means that a voltage required when a predetermined current is passed through the semiconductor device is increased. That is, increasing the forward voltage leads to hindering power saving of the semiconductor device.
  • the increase in the forward voltage becomes more significant as a larger current flows through the pn junction in the SiC semiconductor substrate. Therefore, the forward voltage increases as the energization time of the semiconductor device elapses. Therefore, if a large pn current flows locally in the semiconductor chip, the characteristics of the semiconductor device cannot be maintained over a long period of time, resulting in a problem that the life of the semiconductor device is shortened.
  • the inventors of the present application have found that the forward voltage is likely to increase remarkably in the following configuration rather than the configuration in which a plurality of contact regions are provided in the peripheral region as in the present embodiment. That is, the present inventors contact one contact region that circulates along the peripheral region with one silicide layer that circulates along the peripheral region, and makes contact between the contact region that circulates along the peripheral region and the silicide layer. It has been found that when one continuous contact region is formed, a large pn current tends to flow locally in the peripheral region, and Shockley defects grow greatly, so that the forward voltage is likely to increase significantly.
  • the region where the second contact region 83 and the second silicide layer 98 are in contact with each other is divided into a plurality of regions, so that the pn in the peripheral region 66 is present.
  • the current is limited, and a large amount of pn current can be prevented from flowing locally in the peripheral region 66.
  • local growth of Shockley type stacking faults can be prevented, and a rapid increase in forward voltage can be suppressed. Therefore, the characteristics of a power-saving semiconductor element that can flow a desired current with a low applied voltage can be maintained for a long period of time, so that the performance of the semiconductor device can be improved.
  • the area where the second contact region 83 and the second silicide layer 98 are in contact with each other in plan view is equal to or smaller than the area where the first contact region 82 and the first silicide layer 95 are in contact. Therefore, since the ease of the flow of the pn current in the peripheral region 66 with respect to the element region 65 is limited, the distribution of the amount of pn current flowing between the element region 65 and the peripheral region 66 is optimized, and the pn current flows in the peripheral region 66. Further large local flow can be further prevented.
  • the distribution of the pn current can be equalized, and the characteristics can be maintained over a long period of time. And the performance of the semiconductor device can be improved.
  • FIGS. 4 to 13 are cross-sectional views for explaining the manufacturing process of the semiconductor device of the present embodiment. 4 to 13, the cross section of the termination region 1A, which is the peripheral region of the semiconductor device, is shown on the left side of the drawing, and the cross section of the element region 1B where the MOSFET is formed is shown on the right side of the drawing.
  • an n + type SiC substrate 63 is prepared.
  • An n-type impurity is introduced into SiC substrate 63 at a relatively high concentration.
  • the n-type impurity is, for example, nitrogen (N), and the impurity concentration of the n-type impurity is, for example, 1 ⁇ 10 18 to 1 ⁇ 10 21 cm ⁇ 3 .
  • the main surface of the SiC substrate 63 is, for example, a ⁇ 0001 ⁇ plane.
  • an epitaxial layer 64 which is an n ⁇ type semiconductor layer of SiC is formed on the main surface of the SiC substrate 63 by an epitaxial growth method.
  • the epitaxial layer 64 is doped with an n-type impurity lower than the impurity concentration of the SiC substrate 63.
  • the impurity concentration of the epitaxial layer 64 depends on the rated breakdown voltage of the element and is, for example, 1 ⁇ 10 14 to 1 ⁇ 10 17 cm ⁇ 3 .
  • the thickness of the epitaxial layer 64 is, for example, 3 to 80 ⁇ m.
  • a mask 10 is formed on the upper surface of the epitaxial layer 64.
  • the mask 10 is a film exposing a part of the upper surface of the epitaxial layer 64 in the termination region 1A.
  • the thickness of the mask 10 is, for example, about 0.5 to 5.0 ⁇ m.
  • SiO 2 (silicon oxide) or photoresist is used as the material of the mask 10.
  • a p-type impurity for example, aluminum (Al)
  • Al aluminum
  • a JTE region 85 which is a p-type semiconductor region is formed on the upper surface of the epitaxial layer 64 in the termination region 1A.
  • the depth of the JTE region 85 from the upper surface of the epitaxial layer 64 is, for example, about 0.5 to 2.0 ⁇ m.
  • the impurity concentration in the JTE region 85 is, for example, 1 ⁇ 10 16 to 5 ⁇ 10 17 cm ⁇ 3 .
  • the mask 11 is formed on the upper surface of the epitaxial layer 64.
  • the mask 11 is a film exposing a plurality of locations on the upper surface of the epitaxial layer 64 in the element region 1B.
  • the thickness of the mask 11 is, for example, about 1.0 to 5.0 ⁇ m.
  • SiO 2 or photoresist is used as the material of the mask 11.
  • a p-type impurity for example, aluminum (Al)
  • Al aluminum
  • a p-type impurity for example, aluminum (Al)
  • first well regions 80 which are p-type semiconductor regions are formed on the upper surface of the epitaxial layer 64 in the element region 1B.
  • the depth of the first well region 80 from the upper surface of the epitaxial layer 64 is, for example, about 0.5 to 2.0 ⁇ m.
  • the impurity concentration of the first well region 80 is, for example, 1 ⁇ 10 16 to 1 ⁇ 10 19 cm ⁇ 3 .
  • the mask 12 is formed on the upper surface of the epitaxial layer 64.
  • the thickness of the mask 12 is, for example, about 0.5 to 2.0 ⁇ m.
  • SiO 2 or photoresist is used as the material of the mask 12.
  • n-type impurities for example, nitrogen (N)
  • n-type impurities for example, nitrogen (N)
  • first source regions 81 which are n + type semiconductor regions are formed on the upper surface of the epitaxial layer 64.
  • Each first source region 81 is formed in the center of the first well region 80 in plan view.
  • the depth of each first source region 81 from the upper surface of the epitaxial layer 64 is, for example, about 0.05 to 1.0 ⁇ m.
  • the impurity concentration of the first source region 81 is, for example, 1 ⁇ 10 18 to 1 ⁇ 10 20 cm ⁇ 3 .
  • the mask 13 is formed on the upper surface of the epitaxial layer 64.
  • the thickness of the mask 13 is, for example, about 0.5 to 2.0 ⁇ m.
  • SiO 2 or photoresist is used as the material of the mask 13.
  • the first contact region 82 is a semiconductor region of p + -type plurality formed on the upper surface of the epitaxial layer 64 in the element region 1B, a semiconductor region of the upper surface of p + -type epitaxial layer 64 of the termination region 1A
  • a plurality of two contact regions 83 are formed.
  • Each first contact region 82 is formed at the center of each first source region 81 in plan view.
  • the second contact region 83 is formed on the upper surface of the JTE region 85. In this way, a plurality of contact regions separated from each other are formed in the peripheral region 66.
  • the depth of the first contact region 82 and the second contact region 83 from the upper surface of the epitaxial layer 64 is, for example, about 0.05 to 2.0 ⁇ m.
  • the impurity concentration of the first contact region 82 and the second contact region 83 is, for example, 1 ⁇ 10 18 to 1 ⁇ 10 20 cm ⁇ 3 .
  • the area of each second contact region 83 in plan view is smaller than the area of each first contact region 82.
  • a mask 14 serving as a protective film is formed on the upper surface of the epitaxial layer 64.
  • n-type impurities for example, nitrogen (N)
  • a drain region 84 which is an n + type semiconductor region is formed on the back surface of the SiC substrate 63.
  • the depth of the drain region 84 from the back surface of the SiC substrate 63 is, for example, about 0.05 to 2.0 ⁇ m.
  • the impurity concentration of the drain region 84 is 1 ⁇ 10 19 to 1 ⁇ 10 21 cm ⁇ 3 .
  • the carbon (C) film is removed by using, for example, a plasma CVD (Chemical Vapor Deposition) method so that all the masks are removed and the upper surface of the epitaxial layer 64 and the back surface of the SiC substrate 63 are in contact.
  • the thickness of the carbon (C) film is, for example, about 0.03 to 0.05 ⁇ m.
  • the upper surface of SiC epitaxial layer 64 and the back surface of SiC substrate 63 are covered with the carbon (C) film, and then heat treatment is performed at a temperature of 1500 ° C. or more for about 2 to 3 minutes. Thereby, each impurity ion-implanted into the upper surface of SiC epitaxial layer 64 and the back surface of SiC substrate 63 is activated.
  • the carbon (C) film is removed by, for example, plasma processing.
  • an insulating film 89 and an n-type polycrystalline Si film are sequentially formed on the upper surface of the epitaxial layer 64, and then a mask 15 is formed on the polycrystalline Si film.
  • the insulating film 89 and the polycrystalline Si film are formed by, for example, a CVD method.
  • the mask 15 is formed between adjacent first contact regions 82 on the upper surface of the epitaxial layer 64.
  • the polycrystalline Si film is processed by a dry etching method using the mask 15 to form a gate electrode 92 made of the polycrystalline Si film.
  • the thickness of the insulating film 89 is, for example, about 0.05 to 0.15 ⁇ m.
  • the thickness of the gate electrode 92 is, for example, about 0.2 to 0.5 ⁇ m.
  • an interlayer insulating film 93 is formed on the upper surface of the epitaxial layer 64 so as to cover the gate electrode 92 and the insulating film 89 by, for example, a plasma CVD method. Thereafter, the upper surface of the epitaxial layer 64 is exposed by processing the interlayer insulating film 93 and the insulating film 89 by a dry etching method using the mask 16.
  • the gate insulating film 91 made of the insulating film 89 is formed immediately below the gate electrode 92 and the interlayer insulating film 93 in the element region 1B. Further, through the etching process, an opening 68 is formed in the interlayer insulating film 93 in the element region 1 ⁇ / b> B so that a part of the first source region 81 and the upper surface of each of the first contact regions 82 are exposed. In the interlayer insulating film 93 in the termination region 1A, an opening 69 in which the upper surfaces of the second contact region 83 and the JTE region 85 are exposed is formed.
  • Each of the plurality of unit cells 70 shown in FIG. 12 includes a first well region 80, a first source region 81, a first contact region 82 that are adjacent to each other, and a gate insulating film 91 directly above the first well region 80.
  • the gate electrode 92 is formed.
  • a first silicide layer 95 and a second silicide layer are formed on the bottom of the opening 68 in the element region 1B and the bottom of the opening 69 in the termination region 1A, respectively.
  • Layer 98 is formed.
  • first metal film for example, nickel (Ni)
  • a first metal film is deposited by, eg, sputtering so as to cover the exposed epitaxial layer 64.
  • the thickness of the first metal film is, for example, about 0.05 ⁇ m.
  • the first metal film and the epitaxial layer 64 are reacted on the bottom surface of the opening 68 in the element region 1B and the bottom surface of the opening 69 in the termination region 1A.
  • a first silicide layer 95 and a second silicide layer 98 made of nickel silicide (NiSi) are formed.
  • the impurity concentration is not sufficiently high in the portion where the second contact region 83 is not exposed, so that the epitaxial layer 64 and the first silicide layer 95 No good ohmic connection is formed between them.
  • each of the opening 68 reaching the first silicide layer 95, the opening 69 reaching the second silicide layer 98, and the opening (not shown) reaching the gate electrode 92 is embedded.
  • a second metal (for example, titanium (Ti)) film, a titanium nitride (TiN) film, and an aluminum (Al) film are sequentially stacked on the interlayer insulating film 93.
  • the thickness of the aluminum (Al) film is preferably 1.0 ⁇ m or more, for example.
  • the source wiring electrode 96 or the gate wiring electrode is made of the laminated film on the interlayer insulating film 93
  • the contact plug 94 is made of the laminated film in the opening 68
  • the contact plug 97 is in the opening 69. It consists of the said laminated film.
  • the source wiring electrode 96 is electrically connected to the first contact region 82 and the second contact region 83 through the first silicide layer 95 and the second silicide layer 98 so as to have ohmic properties.
  • a gate wiring electrode (not shown) is electrically connected to the gate electrode 92.
  • an insulating film made of a SiO 2 film or a polyimide film is formed so as to cover the gate wiring electrode and the source wiring electrode 96, and the passivation film 99 is formed by processing the insulating film.
  • the passivation film 99 covers the termination region 1A and opens in the element region 1B.
  • a third metal film is formed on the back surface of the SiC substrate 63 by, for example, a sputtering method and subjected to a laser silicidation heat treatment, whereby the third metal film and the SiC substrate 63 are reacted to form a third silicide layer. 100 is formed.
  • the third silicide layer 100 is in contact with the lower surface of the drain region 84.
  • the thickness of the third metal film is, for example, about 0.1 ⁇ m.
  • a drain wiring electrode 90 is formed so as to cover the bottom surface of the third silicide layer 100.
  • the drain wiring electrode 90 is composed of a 0.5 to 1 ⁇ m laminated film formed by laminating a titanium (Ti) film, a nickel (Ni) film, and a gold (Au) film in this order from the third silicide layer 100 side. .
  • FIG. 2 show a configuration in which the second silicide layer 98 covers all the upper surfaces of the plurality of second contact regions 83, but the present invention is not limited to this, and is shown in FIG. 14 or FIG. As described above, the second silicide layer 98 may have a layout covering a part of the second contact region 83. 14 and 15 are plan views showing modifications of the semiconductor device of the present embodiment.
  • the second silicide layer 98 is formed so as to cover the entire upper surface of the second contact region 83. In FIG. 15, the second silicide layer 98 is formed so as to cover a part of the second contact region 83 in plan view.
  • the first silicide layer 95 in the element region 65 is in contact with one first contact region 82, and the second silicide layer 98 in the peripheral region 66 is one in the first region.
  • the area in contact with the two contact region 83 can be further reduced. Therefore, it is possible to more effectively prevent the pn current from flowing locally in the peripheral region 66 as compared with the structure shown in FIGS.
  • the area of one first silicide layer 95 in plan view is, for example, 5 ⁇ m 2
  • the area of one second silicide layer 98 is smaller than 5 ⁇ m 2 .
  • the opening 69 of the termination region 1A is formed in the manufacturing process described with reference to FIG. 14 or the layout similar to the shape of the first silicide layer 95 and the second silicide layer 98 in FIG.
  • the peripheral region 66 is not defined by the opening of the interlayer insulating film in the termination region 67 but indicates an annular region including a power feeding portion to the termination region 67 around the element region 65.
  • FIG. 18 is a plan view of a semiconductor chip that is a semiconductor device of the present embodiment
  • FIGS. 19 and 20 are plan views of semiconductor chips shown as modifications of the semiconductor device of the present embodiment.
  • the semiconductor chip 60 has a rectangular shape in plan view, and the four sides constituting the outer periphery of the semiconductor chip 60 are composed of two sets of two sides parallel to each other.
  • each of the two sides parallel to the specific first direction is referred to as a first side and is orthogonal to each of the two first sides.
  • Two sides parallel to the second direction are referred to as second sides.
  • the first side is a side having a small angle ⁇ with the ⁇ 11-20> direction which is the off direction of the SiC semiconductor substrate 63 which is the off substrate.
  • the off angle is, for example, 4 degrees. That is, the angle ⁇ formed by the first side with the ⁇ 11-20> direction is smaller than the angle formed by the second side with the ⁇ 11-20> direction.
  • the minimum positive value angle ⁇ that the first direction makes with the ⁇ 11-20> direction is smaller than the minimum positive value angle that the second direction makes with the ⁇ 11-20> direction. Therefore, the angle formed with the ⁇ 1-100> direction perpendicular to the ⁇ 11-20> direction is smaller in the second direction than in the first direction.
  • the angle referred to in the present application is the absolute value of the minimum angle formed by a predetermined direction and the extending direction of another side or region in plan view. That is, the angles referred to in the present application are all positive values of 0 degrees or more and 90 degrees or less.
  • the angle ⁇ is less than 45 degrees.
  • the layout of the peripheral region 66 and the second silicide layer 98 of the present embodiment is the same as that of the first embodiment, and the peripheral region 66 is a rectangle along each of the four sides constituting the outer periphery of the semiconductor chip 60 in plan view. It has the following annular pattern.
  • the second contact region 83 is selectively formed on the side of the peripheral region 66 extending in the direction parallel to the first side among the four sides constituting the peripheral region 66. In other words, of the two sides that define the semiconductor chip 1, the peripheral region that extends in a direction that has a large angle ⁇ with the ⁇ 11-20> direction that is the off direction of the SiC semiconductor substrate 63, that is, a direction that is parallel to the second side. 66, the second contact region 83 is not formed.
  • the second contact region 83 of the present embodiment is not a structure in which a plurality of square patterns having an area equal to or smaller than the first contact region 82 are arranged in the peripheral region 66.
  • the pattern has a larger area than the contact region 82 and extends along the peripheral region 66.
  • the MOSFET element region 65, the peripheral region 66, and the termination region 67 mounted on the semiconductor chip 60 have a circular shape in plan view.
  • it may have another polygon such as a triangle, a trapezoid, or a hexagon.
  • the second contact is selectively applied to the first direction or a region extending in a direction in which the angle formed with respect to the first direction is smaller than the angle formed with respect to the second direction. Region 83 is formed.
  • the region extending in the second direction is separated from the region where the second contact region 83 and the silicide layer 98 are in contact with each other.
  • the second contact region 83 and the silicide layer 98 are in contact with each other in a region extending in a direction where the angle formed with respect to the second direction is smaller than the angle formed with respect to the first direction. Are separated from each other.
  • the peripheral region 66 extending in a circular shape extends in different directions depending on the location.
  • the second contact region 83 is selectively formed in the peripheral region 66 extending in a direction in which the angle formed with respect to the first direction is smaller than the angle formed with respect to the second direction. Has been.
  • FIG. 18 and 19 show the second silicide layer 98 having a frame-like configuration extending along each side of the rectangular semiconductor chip 60.
  • the present invention is not limited to this, and as shown in FIG. A pattern in which the second silicide layer 98 is not formed in the edge region 66 extending in the direction parallel to the second side, ie, the side having a large angle ⁇ with the ⁇ 11-20> direction which is the off direction of the substrate 63. But you can.
  • the first contact region 82 ohmically connected to the source wiring electrode 96 (see FIG. 2) via the first silicide layer 95 and the second silicide layer 98.
  • a pn current flows to the second contact region 83 that is ohmically connected to the source wiring electrode 96 via the.
  • the impurity concentration is not sufficiently high, good ohmic characteristics cannot be obtained, and pn current hardly flows.
  • a Shockley type stacking fault is formed by a Shockley type partial dislocation having a Si core moving in a direction of spreading the Shockley type stacking fault along the ⁇ 0001 ⁇ basal plane of the SiC substrate 63 when a pn current flows. Is done.
  • Shockley-type stacking fault SD has a base point N1 where BPD occurs in the epitaxial layer as a vertex, and is an off direction of the SiC substrate (not shown) from the vertex ⁇ 11-20. In the> direction, the SiC substrate is expanded so that the ⁇ 11-20 ⁇ plane becomes the base of the triangle, and finally reaches the upper surface of the SiC epitaxial layer.
  • the inventors of the present application suppress the increase in the area of the triangle of the Shockley-type stacking fault SD, that is, prevent the base of the triangle from becoming long. I thought. Therefore, in the present embodiment, when the semiconductor chip 60 is viewed from above, the ⁇ 11-20> direction which is the off direction of the SiC substrate in the pattern of the region where the second contact region 83 and the silicide layer 98 are in contact with each other The pattern width in the ⁇ 1-100> direction orthogonal to the off direction is made smaller than the pattern width in the above.
  • the pattern of the region where the second contact region 83 and the silicide layer 98 are in contact with each other in plan view has the pattern width of the peripheral region 66 in the second direction as the peripheral region in the first direction. It is selectively formed in an area smaller than the pattern width of 66.
  • the second contact region 83 is located at a location where the pattern width in the second direction is smaller than the first direction and the angle formed with the ⁇ 1-100> direction perpendicular to the off direction of the SiC substrate is larger. Not formed.
  • the manufacturing method of the semiconductor device according to the embodiment of the present invention is the same as that of the first embodiment.
  • FIG. 21 is a plan view of a semiconductor chip which is a semiconductor device of the present embodiment
  • FIGS. 22, 23 and 24 are plan views of a semiconductor chip shown as a modification of the semiconductor device of the present embodiment.
  • FIG. 21 is a plan view of a semiconductor chip which is a semiconductor device of the present embodiment
  • FIGS. 22, 23 and 24 are plan views of a semiconductor chip shown as a modification of the semiconductor device of the present embodiment.
  • each of the plurality of second contact regions 83 arranged in the peripheral region 66 has a size equal to or smaller than the area of each first contact region 82.
  • Has a pattern. That is, the semiconductor device of the present embodiment is a combination of the features of the semiconductor devices of the first and second embodiments.
  • each first contact region 82 is selectively formed in a region extending in a direction having a small angle with the ⁇ 11-20> direction, which is the off direction of the SiC substrate, in peripheral region 66.
  • a plurality of second contact regions 83 having a size equal to or smaller than the area are arranged.
  • This feature is the same in any of the semiconductor chips 60 shown in FIGS. 21, 22, and 23 correspond to the configurations of FIGS. 18, 19, and 20 of the second embodiment, and FIG. 18 and FIG. 21, FIG. 19, FIG.
  • the difference between FIG. 20 and FIG. 23 is only the layout of the second contact region 83.
  • the structure shown in FIG. 24 is obtained by changing the layout of the second silicide layer 98 with respect to the structure shown in FIG. 21 as in the structure described with reference to FIG. Only the central part of each second contact region 83 is covered with the second silicide layer 98.
  • the pn current is locally generated in the peripheral region 66 by setting the area of each second contact region 83 to be equal to or smaller than the area of the first contact region 82 as in the first embodiment. A large flow can be prevented. Further, by arranging the plurality of second contact regions 83 in a predetermined region in the peripheral region 66, the distribution of the pn current can be equalized. With these structures, local growth of Shockley type stacking faults can be prevented, and a rapid increase in forward voltage can be suppressed.
  • the pattern width of the peripheral region 66 in the second direction with a small angle between the pattern of the second contact region 83 and the ⁇ 1-100> direction orthogonal to the off direction of the SiC substrate is small.
  • the SiC substrate is selectively formed in a region smaller than the pattern width of the peripheral region 66 in the first direction with a small angle with the ⁇ 11-20> direction which is the off direction of the SiC substrate. Therefore, since the Shockley type stacking fault can be prevented from expanding, an increase in the forward voltage can be suppressed.
  • the characteristics of a power-saving semiconductor element that can flow a desired current with a low applied voltage can be maintained for a long time, so that the performance of the semiconductor device is improved. Can be made.
  • the manufacturing method of the semiconductor device according to the embodiment of the present invention is the same as that of the first embodiment.
  • the layouts of the second contact region 83 and the second silicide layer 98 are different as shown in FIGS. Further, the layout of the opening 69 and the contact plug 97 in the termination region 1A of the interlayer insulating film 93 shown in FIG. 26 is also different from that of the first embodiment. Further, in the present embodiment, the peripheral region 66 shown in FIG. 25 is not defined by the opening of the interlayer insulating film in the termination region 67 but includes a power feeding portion to the termination region 67 around the element region 65. Refers to an annular region.
  • FIG. 25 is a plan view of a semiconductor chip which is the semiconductor device of the present embodiment.
  • FIG. 26 shows a cross-sectional view taken along line AA and a cross-sectional view taken along line BB in FIG. 25, as in FIG.
  • a second contact region 83 that is a potential fixing region to the termination region 67 is formed on the entire surface of the peripheral region 66. That is, the plurality of second contact regions 83 are not arranged side by side and have an annular pattern surrounding the element region 65.
  • a plurality of openings 69 are formed in the interlayer insulating film 93 in the termination region 1A, and contact plugs 97 are formed in the openings 69.
  • a part of the second contact region 83 is exposed from the interlayer insulating film 93 on the bottom surface of each of the plurality of openings 69, and a second silicide layer 98 is formed on the upper surface of the exposed second contact region 83.
  • the area of the second silicide layer 98 in plan view is equal to or smaller than the area of the first contact region 82 in plan view.
  • the area of the second silicide layer 98 in plan view is equal to or smaller than the area of the first silicide layer 95 in plan view. Therefore, the area of one first silicide layer 95 in plan view is, for example, 5 ⁇ m 2 , and the area of one second silicide layer 98 is smaller than, for example, 5 ⁇ m 2 .
  • the area where one contact plug 97 is ohmicly connected to the second contact region 83 via the second silicide layer 98 is the same as that of the first contact plug 94 via the first silicide layer 95.
  • the size is equal to or smaller than the area connected to the region 82 in an ohmic manner.
  • the pn current can be prevented from flowing largely locally in the termination region.
  • the pn current distribution can be equalized by arranging a plurality of second silicide layers 98 having a relatively small area, the local growth of Shockley type stacking faults can be prevented, and a rapid forward voltage can be prevented. Can be suppressed.
  • the characteristics of a power-saving semiconductor element that can flow a desired current with a low applied voltage can be maintained for a long time, so that the performance of the semiconductor device is improved. Can be made.
  • the manufacturing method of the semiconductor device according to the embodiment of the present invention is the same as that of the first embodiment.
  • the difference between the present embodiment and the fourth embodiment lies in the layout of the contact plug and the second silicide layer 98 in the peripheral region 66, as shown in FIGS.
  • the second contact region 83 is formed over the entire peripheral region 66 in the same manner as in the fourth embodiment, and a predetermined contact is formed in the same manner as in the second embodiment.
  • a region capable of selective ohmic connection is provided in the peripheral region 66 extending in the direction.
  • the semiconductor device of the present embodiment is obtained by replacing the pattern shapes of the second silicide layer 98 and the second contact region 83 in plan view in the layout of the semiconductor device of the second embodiment. is there.
  • FIG. 27 is a plan view of a semiconductor chip that is a semiconductor device of the present embodiment
  • FIGS. 28 and 29 are plan views of semiconductor chips shown as modifications of the semiconductor device of the present embodiment.
  • a contact plug (not shown) and a second silicide layer 98 are formed in a peripheral region 66 extending in a first direction parallel to the first side having a small ⁇ .
  • the contact plug and the second silicide layer 98 are not formed.
  • the second contact region 83 is formed over the entire peripheral region 66 and has an annular pattern in plan view. Unlike the fourth embodiment, the second silicide layer 98 extends in the peripheral region 66 and has a larger area than the first silicide layer 95.
  • the contact plug connected to the second contact region 83 via the second silicide layer 98 in the peripheral region 66 has the same structure as that described with reference to FIGS. 25 and 26 and the second silicide layer 98 in plan view. It has a similar pattern.
  • the element region 65, the peripheral region 66, and the termination region 67 may have a circular shape, or a polygon such as a triangle, a trapezoid, or a hexagon, although illustration is omitted. Also in this case, the contact plug and the second silicide layer 98 are partially formed in the peripheral region 66 as in the structure shown in FIG.
  • the second contact region 83 formed on the entire surface of the peripheral region 66 is shown.
  • the second contact region 83 is a part of the peripheral region 66 and is only in a region overlapping the second silicide layer 98 in plan view, or in the region and its vicinity. It may be formed only in the region.
  • the region where the second contact region 83 and the second silicide layer 98 overlap in plan view may be the entire upper surface of the second contact region 83 or a part of the second contact region 83. May be.
  • the Shockley type stacking fault is difficult to expand even when a pn current flows, and the angle ⁇ formed with the ⁇ 11-20> direction which is the off direction is along the direction where the angle ⁇ is small.
  • a second silicide layer 98 is selectively formed in the region. That is, as in the second embodiment, a region in which the second contact region 83 and the contact plug are ohmically connected via the second silicide layer 98 is selectively included in the peripheral region 66 extending in a predetermined direction. Provided. For this reason, the effect similar to the said Embodiment 2 can be acquired.
  • the manufacturing method of the semiconductor device according to the embodiment of the present invention is the same as that of the first embodiment.
  • the difference between the present embodiment and the fifth embodiment is that, as shown in FIGS. 30 to 33, the area of the contact plug of the peripheral region 66 and the pattern of the second silicide layer 98 in plan view is as follows.
  • the size is equal to or smaller than the area where the first contact region 82 and the first silicide layer 95 overlap. That is, the present embodiment is a combination of the fourth embodiment and the fifth embodiment. In other words, the present embodiment is obtained by replacing the pattern shapes of the second silicide layer 98 and the second contact region 83 in plan view in the layout of the third embodiment.
  • FIG. 30 is a plan view of a semiconductor chip which is a semiconductor device of the present embodiment
  • FIGS. 31 to 33 are plan views of semiconductor chips shown as modifications of the semiconductor device of the present embodiment.
  • an annular second contact region 83 is formed over the entire peripheral region 66 of the semiconductor chip 60, and the first angle formed with the ⁇ 11-20> direction, which is the off direction of the SiC substrate, is small.
  • a second silicide layer 98 and a contact plug (not shown) immediately above the second silicide layer 98 are selectively formed in the peripheral region 66 extending in the direction.
  • a plurality of second silicide layers 98 and contact plugs immediately above the second silicide layers 98 are formed side by side in the peripheral region 66.
  • the area where the second contact region 83 overlaps with one second silicide layer 98 in plan view is equal to or smaller than the area where each first contact region 82 of the element region 65 overlaps with one first silicide layer 95.
  • the element region 65, the peripheral region 66, and the termination region 67 may have a circular shape, or a polygon such as a triangle, a trapezoid, or a hexagon, although illustration is omitted.
  • the contact plug and the second silicide layer 98 are partially formed as in the structure shown in FIG. 30, and, similarly to FIG. Several are arranged side by side.
  • the second contact region 83 may be formed in a part of the peripheral region 66 and only in the vicinity of the second silicide layer 98.
  • the region where the second contact region 83 and the second silicide layer 98 overlap in plan view may be the entire surface of the second contact region 83 or a part of the second contact region 83.
  • the second silicide layer 98 covers a part of the upper surface of the second contact region 83
  • the second silicide layer 98 covers the entire surface of the second contact region 83.
  • second silicide layer 98 and second contact region 83 extend along the extending direction of peripheral region 66 extending in the first direction with a small angle with the ⁇ 11-20> direction, which is the off direction of the SiC substrate. Are arranged side by side.
  • the area where the second contact region 83 and the second silicide layer 98 overlap is equal to or less than the area where the first silicide layer 95 and the first contact region 82 overlap.
  • the pn current can be prevented from flowing largely locally in the peripheral region 66.
  • the distribution of the pn current can be equalized by arranging the plurality of second silicide layers 98 in a predetermined region in the peripheral region 66 evenly.
  • the Shockley-type stacking fault is difficult to expand even when a pn current flows, and the second contact region 83 and the contact plug are selectively formed in a region along a predetermined direction.
  • a power feeding portion that is ohmically connected via the two-silicide layer 98 is provided. As described above, in the present embodiment, the same effect as in the third embodiment can be obtained.
  • the manufacturing method of the semiconductor device according to the embodiment of the present invention is the same as that of the first embodiment.
  • the semiconductor device having the SiC MOSFET shown in the first to sixth embodiments can be used for a power conversion device.
  • a circuit diagram of the power converter (inverter) of the present embodiment is shown in FIG.
  • the inverter 140 is a three-phase motor driving inverter including a power module 150 and a control circuit 154.
  • the power module 150 is a device including a plurality of switching elements 151 and a plurality of diodes 152, and has a configuration within a range surrounded by a broken line in FIG.
  • the switching element 151 and the diode 152 are connected in antiparallel between the power supply potential (Vcc) and the input potential of the load (for example, motor) 153, and the input of the load 153
  • the switching element 151 and the diode 152 are also connected in antiparallel between the potential and the ground potential (GND). That is, in the load 153, two switching elements 151 and two diodes 152 are provided for each single phase, and six switching elements 151 and six diodes 152 are provided for three phases.
  • a control circuit 154 is connected to the gate electrode of each switching element 151, and the switching element 151 is controlled by the control circuit 154. Therefore, the load 153 can be driven by controlling the current flowing through the switching element 151 constituting the power module 150 by the control circuit 154.
  • the switching element 151 and the diode 152 are connected in antiparallel.
  • the function of the diode 152 at this time will be described below.
  • the diode 152 When the load 153 is a pure resistor that does not include an inductance, the diode 152 is unnecessary because there is no energy to circulate. However, when a circuit including an inductance such as a motor (electric motor) is connected to the load 153, there is a mode in which a load current flows in the opposite direction to the switching element 151 that is turned on. At this time, the switching element 151 alone does not have a function of allowing a load current flowing in the opposite direction to flow, and thus it is necessary to connect the diode 152 to the switching element 151 in antiparallel.
  • a circuit including an inductance such as a motor (electric motor)
  • the load 153 when the load 153 includes an inductance like a motor, for example, when the switching element 151 is turned off, the energy stored in the inductance must be released.
  • the switching element 151 alone cannot flow a reverse current for releasing the energy stored in the inductance. Therefore, a diode 152 is connected to the switching element 151 in the reverse direction in order to return the electric energy stored in the inductance. That is, the diode 152 has a function of flowing a reverse current to release the electrical energy stored in the inductance.
  • the power module 150 When the power module 150 is configured by the switching element 151 and the diode 152, it is conceivable to connect the semiconductor chip provided with the diode 152 to the semiconductor chip provided with the switching element 151. However, in this case, since it is necessary to provide a semiconductor chip including the diode 152 in addition to the semiconductor chip including the switching element 151, there is a problem that the power module 150 and the inverter 140 are increased in size.
  • the semiconductor chip which is the semiconductor device described in the first to sixth embodiments is used for the switching element 151 and the diode 152. That is, the switching element 151 shown in FIG. 34 and the diode 152 connected in antiparallel to the switching element 151 are provided in one semiconductor chip.
  • the semiconductor devices described in the first to sixth embodiments can suppress an increase in forward voltage when a pn current is passed through the built-in diode and the peripheral region.
  • the pn junction of the MOSFET built-in diode can be energized and used. Can be used as the diode 152. Thereby, an unnecessary diode element can be removed.
  • the built-in diode of the MOSFET constituting the semiconductor chip which is the semiconductor device described in the first to sixth embodiments can be used as the diode 152 shown in FIG. It is not necessary to connect a diode. Thereby, the power converter device including the inverter 140 including the power module 150 can be reduced in size.
  • the power conversion device can be used for a three-phase motor system.
  • the load 153 shown in FIG. 34 is a three-phase motor, and the three-phase motor system is miniaturized by using the power conversion device including the semiconductor device shown in the first to sixth embodiments as the inverter 140. be able to.
  • FIG. 35 is a schematic diagram showing the configuration of the electric vehicle in the present embodiment
  • FIG. 36 is a circuit diagram showing the boost converter in the present embodiment.
  • the electric vehicle includes a three-phase motor 162 that allows power to be input / output to / from a drive shaft 161 to which drive wheels 160 are connected, an inverter 163 that drives the three-phase motor 162, and a battery 164.
  • a boost converter 165 With. Further, it includes a boost converter 165, a relay 166, and a power supply control unit 174.
  • the boost converter 165 is connected to a power line 167 to which the inverter 163 is connected and a power line 168 to which the battery 164 is connected. .
  • a three-phase motor 162 is connected to the drive shaft 161
  • an inverter 163 is connected to the three-phase motor 162
  • a boost converter 165 is connected to the inverter 163 via the power line 167.
  • a battery 164 is connected to the boost converter 165 via a power line 168 having a relay 166.
  • the three-phase motor 162 is a synchronous generator motor including a rotor embedded with permanent magnets and a stator wound with a three-phase coil.
  • the inverter 163 the inverter 140 (see FIG. 34) described in Embodiment 7 can be used.
  • boost converter 165 has a configuration in which a reactor 170 and a smoothing capacitor 171 are connected to inverter 169.
  • the configuration of the inverter 169 is the same as that of the inverter 140 described in the seventh embodiment, and the configuration of the switching element 172 and the diode 173 in the inverter 169 is also the switching element 151 described in the seventh embodiment (see FIG. 34). ) And the diode 152 (see FIG. 34).
  • the electronic control unit 174 includes a microprocessor, a storage device, and an input / output port, and receives a signal from a sensor that detects the rotor position of the three-phase motor 162, a charge / discharge value of the battery 164, and the like. Electronic control unit 174 outputs a signal for controlling inverter 163, boost converter 165, and relay 166.
  • the power conversion device described in the seventh embodiment can be used for the inverter 163 and the boost converter 165 which are power conversion devices.
  • the three-phase motor system shown in the seventh embodiment can be used for a three-phase motor system including the three-phase motor 162 and the inverter 163. As a result, the volume of the drive system in the electric vehicle can be reduced, and the electric vehicle can be reduced in size, weight, and space.
  • the electric vehicle has been described.
  • the three-phase motor system can be similarly applied to a hybrid vehicle that also uses an engine.
  • FIG. 37 shows a railway vehicle using the three-phase motor system in the seventh embodiment.
  • FIG. 37 is a circuit diagram showing a converter and an inverter provided in the railway vehicle of the seventh embodiment.
  • the railway vehicle 141 includes a pantograph PG, wheels WH, a transformer 180, a converter 181, a capacitor 182, an inverter 140, and a load (for example, an electric motor) 153.
  • the pantograph PG is in contact with the overhead line OW outside the railway vehicle 141, and the wheel WH is in contact with the track RT outside the railway vehicle 141.
  • a transformer 180 is connected between the pantograph PG and the wheel WH. Transformer 180 is connected to converter 181, and capacitor 182 and inverter 140 are connected in parallel to converter 181. A load 153 is connected to the inverter 140.
  • Electric power is supplied to the railway vehicle 141 from the overhead line OW (for example, 25 kV) via the panda graph PG.
  • the voltage is stepped down to 1.5 kV via a transformer 180 provided in the railway vehicle 141, and converted from AC to DC by a converter 181.
  • the inverter 140 converts the direct current into the alternating current through the capacitor 182 and is supplied with electric power from the inverter 140, thereby driving the three-phase motor (electric motor) as the load 153.
  • switching element 151 and diode 152 in converter 181 and the configuration of switching element 151 and diode 152 in inverter 140 are the same as the configuration of switching element 151 and diode 152 described in the seventh embodiment.
  • the control circuit 154 shown in the seventh embodiment is not shown.
  • the converter 181 can use the power conversion device described in the seventh embodiment for a railway vehicle. Further, the three-phase motor system described in the seventh embodiment can be used for a three-phase motor system including a load 153, an inverter 140, and a control circuit installed in a railway vehicle. As a result, the weight of the railway vehicle and the downsizing of the underfloor parts can be reduced.
  • a junction field effect transistor for example, a junction field effect transistor, a metal-oxide semiconductor junction field effect transistor, an insulated gate bipolar transistor, a pn diode, a Schottky diode, or a junction barrier Schottky diode is formed in the element region of a SiC semiconductor chip. It doesn't matter.
  • the present invention is effective when applied to a semiconductor device using silicon carbide, a method for manufacturing the semiconductor device, and a power module, an inverter, and a railway vehicle using the semiconductor device.
  • Mask 60 Semiconductor chip 61 Gate pad 62 Source pad 63 SiC substrate 64
  • Epitaxial layer 65 Element area (active area) 66 peripheral region 67 termination region 68, 69 opening 80 p-type first well region 81 first source region 82 first contact region 83 second contact region 84 drain region 85 JTE region 89 insulating film 90 drain electrode 91 gate insulating film 92
  • Contact plug 95 First silicide layer 96 Source wiring electrode 97 Contact plug 98 Second silicide layer region 99 Passivation film 100
  • Third silicide layer 140 Inverter 141 Rail vehicle 150 Power module 151 Switching element 152 Diode 153 Load 154 Control circuit 160 Drive wheel 161 Drive shaft 162 Three-phase motor 163 Inverter 164 Battery 165 Boost converter 166 Relay 167, 168 Electric power line 169 Inverter 170 Reactor 171 Smoothing capacitor 172 Switching element 173 Di

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Abstract

　半導体装置であるＳｉＣ素子内のｐｎ接合に電流が流れることに起因して順方向電圧が増大することを防ぐことが可能なＳｉＣ素子を提供する。その手段として本願発明では、ＳｉＣ素子のコンタクト領域とシリサイド層の配置により、ＳｉＣ素子のｐｎ接合が通電した際の、素子の周縁領域に流れるｐｎ電流の大きさを抑制、または、ｐｎ電流の分布を改善する。

Description

半導体装置、パワーモジュール、電力変換装置、鉄道車両、および半導体装置の製造方法
　本発明は半導体装置、パワーモジュール、電力変換装置、鉄道車両、および半導体装置の製造方法に関し、特に、炭化ケイ素を用いたパワーデバイスの構造に関する。
　半導体パワー素子には高耐圧のほか、低オン抵抗、低スイッチング損失が要求されるが、現在の主流であるケイ素（Ｓｉ）パワー素子は理論的な性能限界に近づいている。炭化ケイ素（ＳｉＣ）はＳｉと比較して絶縁破壊電界強度が約１桁大きいため、耐圧を保持するドリフト層を約１／１０に薄く、不純物濃度を約１００倍高くすることで、素子抵抗を理論上３桁以上低減できる。また、Ｓｉに対してバンドギャップが約３倍大きいことから高温動作も可能であり、ＳｉＣ半導体素子は、Ｓｉ半導体素子を超える性能が期待されている。
　ＳｉＣの上記の利点に着目し、整流素子としてはショットキーバリアダイオード（ＳＢＤ：Schottky Barrier Diode）などの研究開発が進められている。また、スイッチング素子としては、ＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field Effect Transistor）、接合ＦＥＴ、またはＩＧＢＴ（Insulated Gate Bipolar Transistor）などの研究開発が進められている。
　特許文献１（国際特許公開ＷＯ１１／１３５９９５号公報）には、ＳｉＣパワー素子であるＭＯＳＦＥＴであって、活性領域の第１ウェルコンタクト領域の面積よりも、周縁領域に形成された第２ウェルコンタクト領域の面積の方が大きい素子が記載されている。
　非特許文献１には、ＳｉＣのｐｎ接合に通電することで、通電時間の経過と共に順方向電圧が増大することが記載されている。
　非特許文献２には、順方向電圧増大の原因となるＢＰＤ（Basal Plane Dislocation、基底面転位）を、ＴＥＤ（Threading Screw Dislocation、貫通らせん転位）へ変換する効率を高めることが記載されている。
　非特許文献３には、ショックレー型積層欠陥に拡張する欠陥として、基板からドリフト層に伝播したＢＰＤがあり、その他に、短い複数のＢＰＤが同じ基底面上に列になって存在するハーフループがあることが記載されている。
　非特許文献４には、ＳｉＣパワー素子において、エピタキシャル層の成長中にバッファ層にてＢＰＤからＴＥＤへ変換が起こっているにも関わらず、ｐｎ接合通電により、ショックレー型積層欠陥が拡張することが記載されている。また、ｐｎ接合への通電電流が増加すると、順方向電圧の増大が顕著になることが記載されている。
国際特許公開ＷＯ１１／１３５９９５号公報
M. Skowronski and S. Ha, "Degradation of hexagonal silicon-carbide-based bipolar devices" Journal of Applied Physics 99, 011101 (2006) Z.Zhang and T.S.Sudarshan, "Basal plane dislocation-free epitaxy of silicon carbide", Appl. Phys. Lett. 87, 151913 (2005) S. Ha, M. Skowronski and H. Lendenmann, "Nucleation sites of recombination-enhanced stacking fault formation in silicon carbidep-i-n diodes", Journal of Applied Physics 96, 393 (2004) K.Konishi, S.Yamamoto, et al., "Stacking fault expansion from basal plane dislocations converted into threading edge dislocations in 4H-SiC epilayers under high current stress", Journal of Applied Physics 114, 014504 (2013)
　ＳｉＣ基板中に存在する全てのＢＰＤをＳｉＣ基板上のエピタキシャル層中においてＴＥＤに変換することは難しい。さらに、非特許文献４に記載されているように、バッファ層中にてＢＰＤからＴＥＤに変換されたものでさえ、ショックレー型積層欠陥が成長するため、ｐｎ接合への通電による順方向電圧が増大するという問題がある。
　本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
　本願において開示される実施の形態のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
　代表的な実施の形態による半導体装置は、ＳｉＣ素子のコンタクト領域とシリサイド層との配置により、ＳｉＣ素子のｐｎ接合が通電した際の、素子の周縁領域に流れるｐｎ電流の大きさを抑制、または、ｐｎ電流の分布を改善するものである。
　代表的な実施の形態によれば、ＳｉＣ素子における順方向電圧の増大を抑制することができるため、半導体装置の性能を向上させることができる。ひいては、パワーモジュール、電力変換装置、および鉄道車両の性能を向上させることができる。
本発明の実施の形態１である半導体装置の平面図である。 図１のＡ－Ａ線およびＢ－Ｂ線における断面図である。 本発明の実施の形態１である半導体装置の平面図である。 本発明の実施の形態１である半導体装置の製造方法を示す断面図である。 図４に続く半導体装置の製造方法を示す断面図である。 図５に続く半導体装置の製造方法を示す断面図である。 図６に続く半導体装置の製造方法を示す断面図である。 図７に続く半導体装置の製造方法を示す断面図である。 図８に続く半導体装置の製造方法を示す断面図である。 図９に続く半導体装置の製造方法を示す断面図である。 図１０に続く半導体装置の製造方法を示す断面図である。 図１１に続く半導体装置の製造方法を示す断面図である。 図１２に続く半導体装置の製造方法を示す断面図である。 本発明の実施の形態１の変形例である半導体装置の平面図である。 本発明の実施の形態１の変形例である半導体装置の平面図である。 エピタキシャル層に生じる欠陥について説明するための、エピタキシャル層の概略図である。 エピタキシャル層に生じる欠陥について説明するための、半導体基板およびエピタキシャル層の断面図である。 本発明の実施の形態２である半導体装置の平面図である。 本発明の実施の形態２の変形例である半導体装置の平面図である。 本発明の実施の形態２の変形例である半導体装置の平面図である。 本発明の実施の形態３である半導体装置の平面図である。 本発明の実施の形態３の変形例である半導体装置の平面図である。 本発明の実施の形態３の変形例である半導体装置の平面図である。 本発明の実施の形態３の変形例である半導体装置の平面図である。 本発明の実施の形態４である半導体装置の平面図である。 図２５のＡ－Ａ線およびＢ－Ｂ線における断面図である。 本発明の実施の形態５である半導体装置の平面図である。 本発明の実施の形態５の変形例である半導体装置の平面図である。 本発明の実施の形態５の変形例である半導体装置の平面図である。 本発明の実施の形態６である半導体装置の平面図である 本発明の実施の形態６の変形例である半導体装置の平面図である。 本発明の実施の形態６の変形例である半導体装置の平面図である。 本発明の実施の形態６の変形例である半導体装置の平面図である。 本発明の実施の形態７の電力変換装置の回路図である。 本発明の実施の形態８の電気自動車の構成を示す概略図である。 本発明の実施の形態８の昇圧コンバータを示す回路図である。 本発明の実施の形態９である鉄道車両におけるコンバータおよびインバータを示す回路図である。
　以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、実施の形態では、特に必要なときを除き、同一または同様な部分の説明を原則として繰り返さない。また、実施の形態を説明する図面においては、構成を分かりやすくするために、平面図または斜視図等であってもハッチングを付す場合がある。さらに、実施の形態を説明する図面においては、構成を分かりやすくするために、断面図においてハッチングを省略する場合がある。
　また、符号「－」および「＋」は、導電型がｎ型またはｐ型の不純物の相対的な濃度を表しており、例えばｎ型不純物の場合は、「ｎ－」、「ｎ」、「ｎ＋」の順に不純物濃度が高くなる。
実施の形態１
　＜半導体装置の構成＞
　以下、本実施の形態の半導体装置である半導体チップの構造について、図１、図２および図３を用いて説明する。図１は、本実施の形態の半導体装置である半導体チップの平面図である。図２は、図１のＡ－Ａ線およびＢ－Ｂ線における断面図である。図３は、本実施の形態の半導体装置である半導体チップの平面図であって、図１に示す複数の素子が形成される領域よりも上層のパッドの形成層を示すものである。
　図１に示すように、半導体チップ６０は半導体基板の表面側に形成されたドリフト層を含むエピタキシャル層６４を半導体基板上に有している。図１では、主にエピタキシャル層６４の上面を示しており、エピタキシャル層６４上のゲート絶縁膜、ゲート電極、層間絶縁膜、コンタクトプラグおよびパッドなどの図示を省略している。図１に示す構造は、第１シリサイド層９５および第２シリサイド層９８を除き、全てエピタキシャル層６４およびその上面に形成された各種の半導体領域である。
　図２の左側には、図１のＡ－Ａ線の断面図であって、ＳｉＣ（炭化ケイ素）ＭＯＳＦＥＴを含む半導体チップ６０（図１参照）の端部のターミネーション領域１Ａの構造を示している。つまり、図２の左側の断面図は、半導体チップ６０の周縁部における断面を示すものである。
　また、図２の右側には、図１のＢ－Ｂ線の断面図であって、ＳｉＣＭＯＳＦＥＴを含む半導体チップ６０の中心部の素子領域１Ｂの構造を示している。つまり、図２の右側の断面図は、半導体チップ６０における活性領域の複数のＳｉＣＭＯＳＦＥＴ（以下、単にＭＯＳＦＥＴという場合がある）の断面を示すものである。
　図１に示すように、本実施の形態のＳｉＣ半導体装置は、セル構造からなる複数のＭＯＳＦＥＴが搭載された半導体チップ６０を有する。これらのＭＯＳＦＥＴを構成するゲート電極（図示しない）および第１ソース領域８１への電位の供給に用いられる各パッドが、図３に示されている。
　図３に示すように、半導体チップ６０の上面には、外部の制御回路（図示しない）からゲート電圧が印加されるゲートパッド６１が形成されている。ゲートパッド６１は、上記ＭＯＳＦＥＴを構成するゲート電極９２（図２参照）に電気的に接続されている。また、半導体チップ６０に形成された複数のＭＯＳＦＥＴのそれぞれのソース領域は、電気的に並列に接続されており、ソースパッド６２に接続されている。つまり、１個のソースパッド６２が、複数のソース領域に電気的に接続されている。
　図１に示す半導体チップ６０の中央部の素子領域（アクティブ領域）６５には、ＭＯＳＦＥＴの最小単位構造となるユニットセル７０が複数個配置されている。各ユニットセル７０のゲート電極（図示しない）には、図３に示すゲートパッド６１に印加されるゲート電圧が、ゲートパッド６１を通じて供給される。なお、図３に示すゲートパッド６１の位置並びに個数、またはソースパッド６２の形状などは、多種多様なものがあり得るが、本実施の形態の半導体装置の効果に影響を及ぼすものではない。
　図１に示すように、半導体チップ６０は平面視において矩形の形状を有している。つまり、半導体チップ６０の外周は、平行な２辺と、それらの２辺に対して直交する２辺とを含む４辺で構成されている。平面視において、半導体チップ６０の中央部には素子領域６５が存在し、素子領域６５の周囲を取り囲むように周縁領域６６およびターミネーション領域６７が存在する。つまり、平面視において、半導体チップ６０を構成する半導体基板上のエピタキシャル層６４の上面の中央部から、エピタキシャル層６４の上面の端部に向かって、順に素子領域６５、周縁領域６６およびターミネーション領域６７が存在する。
　なお、図２を用いて後述するように、ターミネーション領域６７は、周縁領域６６を含む領域である。周縁領域６６は、ターミネーション領域６７に形成されたＪＴＥ（Junction Termination Extension）領域８５に電位を供給するための給電部である。
　図１に示す周縁領域６６は半導体チップ６０の周縁部であり、平面視において矩形の環状構造を有している。つまり、周縁領域６６は、矩形の半導体チップ６０の各辺に沿って延在する枠状の構成を有している。また、ターミネーション領域６７は半導体チップ６０の終端部であるから、周縁領域６６と同様に、矩形の半導体チップ６０の各辺に沿って延在する環状構造を有している。
　周縁領域６６に囲まれた領域である素子領域６５には、第１ウェル領域８０、第１ソース領域８１および第１コンタクト領域８２からなるユニットセル７０が複数配置されている。ユニットセル７０は、ＭＯＳＦＥＴの最小単位構造である。エピタキシャル層６４の上面において、複数のユニットセル７０は互いに離間している。平面視において、それぞれのユニットセル７０内には、第１コンタクト領域８２を中心として、その周囲に第１ソース領域８１および第１ウェル領域８０が順に配置されている。
　つまり、平面視において、第１コンタクト領域８２の外側を囲むように第１ソース領域８１が形成され、さらに第１ソース領域８１の外側を囲むように第１ウェル領域８０が形成されている。平面視において、第１コンタクト領域８２、第１ソース領域８１および第１ウェル領域８０はいずれも矩形の構造を有している。
　第１コンタクト領域８２および第１ソース領域８１は互いに隣接しており、第１コンタクト領域８２および第１ソース領域８１の境界上を跨がるように、第１コンタクト領域８２および第１ソース領域８１の上面に第１シリサイド層９５が形成されている。第１シリサイド層９５は平面視において矩形構造を有し、第１ソース領域８１の上面の一部および第１コンタクト領域８２の上面を覆うように配置されている。半導体装置の構成を分かりやすくするため、図１では、第１シリサイド層９５が形成されている領域にハッチングを付している。
　平面視において、第１コンタクト領域８２の全体は、第１シリサイド層９５の端部より内側に位置している。つまり、第１コンタクト領域８２の上面は全て、平面視において第１シリサイド層９５と重なっており、第１シリサイド層９５の面積は第１コンタクト領域８２の面積より大きい。第１シリサイド層９５の面積は例えば５μｍ２である。
　ここでは、ユニットセル７０を平面視において正四角形の構造を有するものとして示しているが、これに限らず、例えばユニットセル７０の形状は長方形または多角形などでもよい。また、図１ではユニットセル７０を５個のみ示しているが、実際には素子領域６５内において、より多数のユニットセル７０が配置されている。
　また、ここでは複数のユニットセル７０を、半導体チップ６０の端部の平行する２辺に平行な第１方向に並べて配置し、また、そのようにして設けた列を、第１方向に直交する方向において複数配置している。さらに、第２方向において隣り合う列同士のユニットセル７０を、第１方向において半周期ずらして互い違いに配列している。しかし、これに限らず、縦横において等ピッチで複数のユニットセル７０を配置してもよい。つまり、複数のユニットセル７０はマトリクス状に配置されていてもよい。
　また、周縁領域６６内において、エピタキシャル層６４の上面に複数の第２コンタクト領域８３が形成されており、第２コンタクト領域８３を含むエピタキシャル層６４上に、第２シリサイド層９８が形成されている。つまり、第２コンタクト領域８３の上面は全て、平面視において第２シリサイド層９８と重なっている。半導体装置の構成を分かりやすくするため、図１では、第２シリサイド層９８が形成されている領域にハッチングを付している。
　本実施の形態の半導体装置では、半導体チップ６０の外周の４辺のそれぞれに沿う周縁領域６６内において、複数の第２コンタクト領域８３が並んで配置されている。複数の第２コンタクト領域８３は、周縁領域６６の延在方向に沿う方向に並んで配置されており、図１では２列の第２コンタクト領域８３を示している。
　図２に示すように、本実施の形態の半導体チップ６０（図１参照）は、ｎ＋型の六方晶系半導体基板であるＳｉＣ基板６３を有しており、ＳｉＣ基板６３上に、ＳｉＣ基板６３よりも不純物濃度が低いＳｉＣからなるｎ－型のドリフト層を含むエピタキシャル層６４が形成されている。素子領域１Ｂにおいて、エピタキシャル層６４の上面には、複数のｎチャネル型のＭＯＳＦＥＴセル構造が形成されている。
　また、半導体チップ６０（図１参照）の主面の反対側の裏面側には、上記ＭＯＳＦＥＴのドレイン電極９０が形成されている。具体的には、ＳｉＣ基板６３の裏面には、ｎ＋型の半導体領域であるドレイン領域８４が形成されており、ドレイン領域８４の底面に接して、第３シリサイド層１００が形成されている。つまり、ＳｉＣ基板６３の裏面は第３シリサイド層１００に覆われている。第３シリサイド層１００の底面、つまりＳｉＣ基板６３側と逆側の面は、ドレイン配線用電極９０により覆われている。
　素子領域１Ｂでは、エピタキシャル層６４の上面から所定の深さで、ｐ型の半導体領域である第１ウェル領域８０が複数形成されている。各第１ウェル領域８０内には、エピタキシャル層６４の上面から所定の深さで、ｎ＋型の半導体領域である第１ソース領域８１が形成されている。また、各第１ウェル領域８０内には、エピタキシャル層６４の上面から所定の深さで、ｐ＋型の半導体領域である第１コンタクト領域８２が形成されている。第１コンタクト領域８２はウェル領域の電位を固定するために設けられた領域であり、第１ソース領域８１とほぼ同様の深さを有している。図２に示すように、第１コンタクト領域８２は、隣接する第１ソース領域８１により両側から挟まれるように配置されている。また、第１コンタクト領域８２の底部、並びに第１ソース領域８１の底部および側面は、第１ウェル領域８０に覆われている。
　エピタキシャル層６４の上面には、第１ウェル領域８０、第１ソース領域８１および第１コンタクト領域８２からなるユニットセル７０が複数形成されており、ユニットセル７０同士は互いに離間している。隣り合うユニットセル７０同士の間のエピタキシャル層６４上には、ゲート絶縁膜９１を介してゲート電極９２が形成されており、ゲート絶縁膜９１の端部の上面、ゲート電極９２の側壁および上面は、層間絶縁膜９３により覆われている。各ゲート電極９２を覆う層間絶縁膜９３同士の間の開口部において、第１コンタクト領域８２および第１ソース領域８１は、ゲート絶縁膜９１、ゲート電極９２および層間絶縁膜９３に覆われていない。つまり、ゲート絶縁膜９１、ゲート電極９２および層間絶縁膜９３はユニットセル７０の上面に達する開口部を有しており、当該開口部の底部では、第１コンタクト領域８２および第１ソース領域８１が露出している。
　素子領域１Ｂにおける層間絶縁膜９３の開口部６８、つまりコンタクトホール内の底部で露出する第１ソース領域８１の一部および第１コンタクト領域８２のそれぞれの表面上には、第１シリサイド層９５が形成されている。第１ソース領域８１の一部および第１コンタクト領域８２に接する第１シリサイド層９５上の開口部６８には、コンタクトプラグ９４が埋め込まれている。複数の開口部６８に埋め込まれた複数のコンタクトプラグ９４のそれぞれは、層間絶縁膜９３に形成されたソース配線用電極９６と一体となっている。ソース配線用電極９６は、ソースパッド６２（図３参照）に電気的に接続されている。ここでは、後述のパッシベーション膜９９から露出するソース配線用電極９６の上面自体がソースパッド６２を構成している。
　第１ソース領域８１の一部および第１コンタクト領域８２は、第１シリサイド層９５を介して、コンタクトプラグ９４に対しオーミック性を有するように電気的に接続されている。よって、第１ソース領域８１の一部および第１コンタクト領域８２は、第１シリサイド層９５、コンタクトプラグ９４、およびソース配線用電極９６を介して、ソースパッド６２に接続されている。同様に、ゲート電極９２には、図示しない領域においてコンタクトプラグが接続され、ゲート電極９２は当該コンタクトプラグおよびゲート配線用電極を介してゲートパッド６１（図３参照）に電気的に接続されている。
　ターミネーション領域１Ａにおいて、層間絶縁膜９３およびソース配線用電極９６はパッシベーション膜９９により覆われている。これに対し、素子領域１Ｂのソース配線用電極９６の上面はパッシベーション膜９９から露出している。素子領域１Ｂの一部の領域であって、図示していない領域において、ゲート電極９２に接続されたゲート配線用電極の上面は、パッシベーション膜９９から露出しており、ゲートパッド６１（図３参照）を構成している。
　本実施の形態の半導体チップに形成されたＭＯＳＦＥＴは、少なくともゲート電極９２と、第１ソース領域８１と、ドレイン領域８４を有している。ＭＯＳＦＥＴを動作させる際には、ゲート電極９２に所定の電圧を印可してＭＯＳＦＥＴをオンさせることで、電位の高いドレインから電位の低いソースに電流を流す。当該ＭＯＳＦＥＴのチャネル領域は、ｐ型の半導体領域である第１ウェル領域８０内の上部に形成される。つまり、ＭＯＳＦＥＴを駆動させる際の電流は、ドレイン配線用電極９０から流れて、エピタキシャル層６４内であってゲート絶縁膜３１の近傍の領域を通り、エピタキシャル層６４の上面近傍の第１ウェル領域８０内であってゲート電極９２の直下の領域を通って、第１ソース領域８１へ流れる。
　ターミネーション領域１Ａには、エピタキシャル層６４の上面から所定の深さで、ｐ＋型の半導体領域である第２コンタクト領域８３が複数並んで形成されている。また、ターミネーション領域１Ａには、エピタキシャル層６４の上面から所定の深さで、ｐ型の半導体領域であるＪＴＥ領域８５が形成されている。ＪＴＥ領域８５は第２コンタクト領域８３よりも深く形成されており、複数の第２コンタクト領域８３はＪＴＥ領域８５内に形成されている。つまり、各第２コンタクト領域８３の底面および側壁は、ＪＴＥ領域８５に覆われている。
　第２コンタクト領域８３はターミネーション領域の電位固定のために形成された領域であり、また、ＪＴＥ領域８５に電位を供給するための領域である。つまり、第２コンタクト領域８３を介してＪＴＥ領域８５に電位を印加することによって、逆方向電圧印加時の終端領域での電界集中を緩和し、半導体チップの耐圧を高く維持することができる。ここでは、半導体チップのターミネーション構造として、ＪＴＥ領域を形成した構造について説明するが、半導体チップの電界を緩和するためにターミネーション構造は、例えば平面視において素子領域を環状に囲むｐ型の半導体領域を複数本有するＦＬＲ（Field Limiting Ring）構造などであってもよい。
　第２コンタクト領域８３は、第１コンタクト領域８２と不純物濃度が等しく、また、平面視における各第２コンタクト領域８３の面積は、各第１コンタクト領域８２の面積以下の大きさを有している。第２コンタクト領域８３が形成された領域よりも半導体チップの周縁部側のエピタキシャル層６４上には、絶縁膜８９を介して層間絶縁膜９３が形成されている。ターミネーション領域１Ａにおいて層間絶縁膜９３および絶縁膜８９は開口部６９を有しており、開口部６９の底部では、第２コンタクト領域８３およびＪＴＥ領域８５のそれぞれの上面が層間絶縁膜９３および絶縁膜８９から露出している。図１に示す周縁領域６６は、図２に示す層間絶縁膜９３の開口部６９により規定されている。
　なお、第２コンタクト領域８３の不純物濃度と、第１コンタクト領域８２の不純物濃度とが等しくない場合および等しい場合のいずれにおいても、それぞれの領域の不純物濃度は、例えば１×１０１８ｃｍ－３～１×１０２０ｃｍ－３である。また、平面視における第２コンタクト領域８３の面積は、例えば１．５μｍ２以下である。
　ターミネーション領域１Ａにおいて、層間絶縁膜９３の開口部６９にはコンタクトプラグ９７が埋め込まれており、開口部６９の底面には第２シリサイド層９８が形成されている。つまり、開口部６９の底部において、第２コンタクト領域８３の上面およびＪＴＥ領域８５の上面は第２シリサイド層９８を介して第２コンタクトプラグ９７に接している。第２コンタクト領域８３は、第２シリサイド層９８を介してコンタクトプラグ９７に対しオーミック性を有するように電気的に接続されている。
　コンタクトプラグ９７は層間絶縁膜９３上のソース配線用電極９６と一体となっている。また、ターミネーション領域１Ａおよび素子領域１Ｂのコンタクトプラグ９４、９７およびソース配線用電極９６は一体になっており、一の金属膜からなる。したがって、第２コンタクト領域８３は、第２シリサイド層９８、コンタクトプラグ９７およびソース配線用電極９６を介して、ソースパッド６２（図３参照）に電気的に接続されている。
　ここで、周縁領域６６（図１参照）、つまりターミネーション領域１Ａにおける層間絶縁膜９３の開口部６９では、コンタクトプラグ９７とエピタキシャル層６４とが第２シリサイド層９８を介して接しているが、開口部６９内で良好なオーミック特性を得ることができる箇所は、第２シリサイド層９８を介してコンタクトプラグ９７と第２コンタクト領域８３とが接している部分のみである。つまり、開口部６９内において第２コンタクト領域８３が形成されていない領域のエピタキシャル層６４は不純物濃度が十分高くないため、コンタクトプラグ９７および第２シリサイド層９８との間で良好なオーミック特性が得ることができない。したがって、コンタクトプラグ９７と第２コンタクト領域８３との間では電流が流れるが、コンタクトプラグ９７と、第２コンタクト領域８３が形成されていないエピタキシャル層６４との間では殆ど電流が流れない。
　このように、第１コンタクト領域８２と、第１コンタクト層８２の直上に形成されたコンタクトプラグ９４との間には第１シリサイド層９５が介在しており、第２コンタクト領域８３と、第２コンタクト層８３の直上に形成されたコンタクトプラグ９７との間には第２シリサイド層９８が介在している。
　本実施の形態において、第１コンタクト領域８２に電位を供給する場合には、ＭＯＳＦＥＴの内蔵ダイオードのｐｎ接合にｐｎ電流が流れる。また、第２コンタクト領域８３に電位を供給する場合には、ターミネーション領域１Ａの内蔵ダイオードのｐｎ接合にｐｎ電流が流れる。ここでいうＭＯＳＦＥＴの内蔵ダイオードとは、例えばｐ＋型の第１コンタクト領域８２に接続しているｐ型の第１ウェル領域８０と、ｎ－型のエピタキシャル層６４との間のｐｎ接合部分を指す。また、ここでいうターミネーション領域１Ａの内蔵ダイオードとは、例えばｐ＋型の第２コンタクト領域８３に接続しているｐ型のＪＴＥ領域８５と、ｎ－型のエピタキシャル層６４との間のｐｎ接合部分を指す。なお、本願ではエピタキシャル層６４を含む基板内のｐｎ接続に流れる電流をｐｎ電流と呼ぶ。
　次に、本実施の形態１による半導体装置の効果について、図１６、図１７および図３８を用いて説明する。
　図１６は半導体基板上のエピタキシャル層に生じるショックレー型積層欠陥について説明するための、半導体基板上のエピタキシャル層の概略図である。図１６の右側には、エピタキシャル層内に生じるショックレー型積層欠陥の平面図を示している。図１６ではＳｉＣ半導体基板（ウェハ）の概略の斜視図を示し、その中央部に半導体基板の一部の長方形の部分を示している。図１６の左側に示す楕円はエピタキシャル層であり、その下の半導体基板の図示は省略している。
　図１７はエピタキシャル層に生じる各種の欠陥を説明するために用いる、半導体基板およびエピタキシャル層の断面図である。図１７には半導体基板およびその上のエピタキシャル層の断面を示している。図１７では、基板などに生じる欠陥の構成を分かりやすくするため、ハッチングを省略している。図３８は、比較例として示す半導体装置の平面図である。
　ＳｉＣ半導体基板上にエピタキシャル層を形成する半導体装置では、図１６に示すように、ＳｉＣのエピタキシャル成長の方法として、結晶軸を｛０００１｝基底面から＜１１－２０＞方向に数度傾けた面上でステップフロー成長を用いる。そのため、ＳｉＣの結晶中に存在し、積層欠陥成長の核となる基底面転位（Basal Plane Dislocation：ＢＰＤ）は、エピタキシャル成長したエピタキシャル層（ドリフト層）中において、｛０００１｝基底面に沿って伝播する。エピタキシャル層６４の結晶中のＢＰＤは、基板側（図示しない）の基点Ｎ１から、Ｓｉコアを有するショックレー型部分転位ＳＩＴと、Ｃコアを有するショックレー型部分転位ＣＴとの２本に別れる。
　ここで、エピタキシャル層６４内のｐｎ接合への通電によって注入された電子と正孔とがＢＰＤにおいて再結合すると、放出されたエネルギーにより、Ｓｉコアを有するショックレー型部分転位ＳＩＴが、｛０００１｝基底面に沿ってショックレー型積層欠陥を広げる方向に動く。上記の２本のショックレー型部分転位に挟まれた箇所に、ショックレー型積層欠陥と呼ばれる面欠陥が発生する。
　図１６に示すように、ショックレー型積層欠陥ＳＤは基板（図示しない）で発生した後、エピタキシャル層６４の底面、つまりエピタキシャル層６４の当該基板側の面からドリフト層を突き抜けて、エピタキシャル層６４の上面にまで達する。ここでは図を分かりやすくするため、面欠陥であるショックレー型積層欠陥ＳＤにハッチングを付している。
　図１６の右側の平面図に示すように、平面視において、Ｓｉコアを有するショックレー型部分転位ＳＩＴと、Ｃコアを有するショックレー型部分転位ＣＴとなす角は６０度である。
　ＳｉＣパワー素子は、電流がドリフト層表面から裏面に向けて流れる縦型素子であるため、電流経路は｛０００１｝基底面に対してほぼ垂直となる。ショックレー型積層欠陥ＳＤは、＜０００１＞方向に対して量子井戸的に振る舞い、電子を捕獲して正孔トラップとして働く。そのため、ショックレー型積層欠陥ＳＤでは、電子と正孔の再結合が促進されるために、十分な伝導度変調が得られない。ショックレー型積層欠陥ＳＤ周辺のキャリア密度は、正常な領域と比較して１桁程度小さくなる。このキャリア密度の差により、ショックレー型積層欠陥ＳＤを含む領域は、正常な領域より高抵抗層となり、電流はショックレー型積層欠陥ＳＤを避けて流れるようになる。このため、電流が流れる面積が小さくなることで電流密度が増加し、通電時間の経過と共に順方向電圧（オン電圧）が増大する。
　素子製造に使用される４Ｈ－ＳｉＣの結晶中に存在する線欠陥には、上記ＢＰＤの他に、貫通らせん転位（ＴＳＤ：Threading Screw Dislocation）および貫通刃状転位（ＴＥＤ：Threading Edge Dislocation）がある。ここで、基板に含まれる線欠陥のエピタキシャル成長における伝播の様子を図１７に示す。図１７では、ＢＰＤを実線で示し、ＴＳＤを破線で示し、ＴＥＤを点線で示している。
　図１７に実線で示すように、順方向電圧増大の原因となるＢＰＤはＳｉＣ基板６３に多数存在し、エピタキシャル成長中にその殆どがＴＥＤに変換されてエピタキシャル層６４に伝播するが、わずかなＢＰＤがそのままエピタキシャル層６４に引き継がれる。つまり、ＢＰＤがエピタキシャル層６４内においてもＴＥＤに変換されない場合がある。
　ＴＥＤはＳｉＣ基板６３の主面に対して垂直な方向に伝搬する転位であり、半導体装置の順方向電圧の増大の原因となることが殆ど無い。したがって、ＴＥＤはＢＰＤに比べ、半導体装置の特性に対し悪影響を殆ど与えない。ショックレー型積層欠陥の発生を防ぐ方法としては、エピタキシャル層６４内でのＢＰＤ密度を低減することが考えられ、ＢＰＤ密度の低減は、ＢＰＤからＴＥＤへの変換効率を高めることにより実現される。しかし、ＢＰＤからＴＥＤへの変換確率を高めても、ＢＰＤのエピタキシャル層６４中への伝搬を完全に防ぐことは困難である。さらに、バッファ層中にてＢＰＤからＴＥＤに変換されたものでさえ、ショックレー型積層欠陥が成長する問題がある。
　このように、半導体基板において生じたＢＰＤをエピタキシャル層中で全てＴＥＤに変換することは難しく、また、バッファ層中にてＢＰＤからＴＥＤに変換されたものでさえ、ショックレー型積層欠陥が成長するため、ｐｎ接合への通電による順方向電圧の増大を完全に防ぐことは困難である。しかし、高耐圧用のｐｎダイオードまたはＩＧＢＴなどでは、導通損失低減のためにｐｎ接合に通電する必要がある。また、トランジスタとダイオードをＳｉＣ化したオールＳｉＣパワーモジュールにおいて、ダイオードレス化をする際には、ＭＯＳＦＥＴの内蔵ダイオードのｐｎ接合を通電させる必要があるため、ＳｉＣ素子の順方向電圧増大が問題となる。
　順方向電圧の増大とは、すなわち、半導体装置に所定の値の電流を流そうとした場合に必要となる電圧が大きくなることを指す。つまり、順方向電圧が増大することは、半導体装置の省電力化を妨げることに繋がる。また、上記の順方向電圧が増大は、ＳｉＣ半導体基板内のｐｎ接合に大きな電流を流す程顕著となるため、順方向電圧は半導体装置の通電時間の経過と共に増大する。したがって、半導体チップにおいて局所的に大きなｐｎ電流が流れると、半導体装置の特性を長期に亘って維持することができず、半導体装置の寿命が短くなる問題が生じる。
　これに対し、図１および図２に示す本実施の形態の半導体装置において、ＭＯＳＦＥＴの内蔵ダイオードが動作する場合には、第１シリサイド層９５を介してソース配線用電極９６にオーミック接続されている第１コンタクト領域８２と、第２シリサイド層９８を介してソース配線用電極９６にオーミック接続されている第２コンタクト領域８３とにｐｎ電流が流れる。周縁領域６６内で第２コンタクト領域８３が形成されていない部分では、不純物濃度が十分高くないため、良好なオーミック特性を得ることがでず、ｐｎ電流は殆ど流れないため、周縁領域６６内でｐｎ電流が流れる領域は、第２コンタクト領域８３が第２シリサイド層９８を介してソース配線用電極９６に接続されている領域に限られる。
　ここで、本願発明者らは、本実施の形態のように周縁領域に複数のコンタクト領域を設ける構成ではなく、以下のような構成において、順方向電圧が顕著に増大し易いことを見出した。すなわち、本発明者らは、周縁領域に沿って周回する一つのコンタクト領域と、周縁領域に沿って周回する一つのシリサイド層とを接触させ、周縁領域に沿って周回するコンタクト領域とシリサイド層の連続した一つの接触領域を形成した場合には、周縁領域で局所的に大きなｐｎ電流が流れ易く、ショックレー欠陥が大きく成長するため、順方向電圧が顕著に増大し易いことを見出した。
　これに対して、本実施の形態の周縁領域６６では、第２コンタクト領域８３と第２シリサイド層９８とが接触している領域を複数に分けて存在させているので、周縁領域６６でのｐｎ電流が制限され、ｐｎ電流が周縁領域６６において局所的に大きく流れることを防ぐことができる。これにより、ショックレー型積層欠陥の局所的な成長を防ぎ、急激な順方向電圧の増大を抑制することができる。したがって、低い印加電圧で所望の電流を流すことが可能な省電力な半導体素子の特性を長期間に亘り維持することができるため、半導体装置の性能を向上させることができる。
　さらに本実施の形態では、平面視における第２コンタクト領域８３と第２シリサイド層９８とが接する面積は、第１コンタクト領域８２と第１シリサイド層９５とが接する面積以下である。したがって、素子領域６５に対する周縁領域６６のｐｎ電流の流れ易さが制限されるため、素子領域６５と周縁領域６６とでｐｎ電流が流れる量の分配が適正化され、ｐｎ電流が周縁領域６６において局所的に大きく流れることをさらに防ぐことができる。
　また、本実施の形態では、周縁領域６６内に複数の第２コンタクト領域８３を均等に並べて配置することで、ｐｎ電流の分布を均等化することができ、さらに特性を長期間に亘り維持することができ、半導体装置の性能を向上させることができる。
　＜半導体装置の製造方法＞
　本実施の形態における半導体装置の製造方法について、図４～図１３を用いて工程順に説明する。図４～図１３は本実施の形態の半導体装置の製造工程を説明する断面図である。図４～図１３では、図の左側に半導体装置の周縁領域であるターミネーション領域１Ａの断面を示し、図の右側にＭＯＳＦＥＴが形成される素子領域１Ｂの断面を示す。
　まず、図４に示すように、ｎ＋型のＳｉＣ基板６３を準備する。ＳｉＣ基板６３にはｎ型の不純物が比較的高い濃度で導入されている。このｎ型不純物は例えば窒素（Ｎ）であり、このｎ型不純物の不純物濃度は例えば、１×１０１８～１×１０２１ｃｍ－３である。ＳｉＣ基板６３の主面は例えば｛０００１｝面である。
　次に、ＳｉＣ基板６３の主面上に、エピタキシャル成長法によりＳｉＣのｎ－型の半導体層であるエピタキシャル層６４を形成する。エピタキシャル層６４には、ＳｉＣ基板６３の不純物濃度よりも低いｎ型不純物が導入されている。エピタキシャル層６４の不純物濃度は、素子の定格耐圧に依存し、例えば１×１０１４～１×１０１７ｃｍ－３である。また、エピタキシャル層６４の厚さは例えば３～８０μｍである。
　次に、図５に示すように、エピタキシャル層６４の上面上に、マスク１０を形成する。マスク１０はターミネーション領域１Ａのエピタキシャル層６４の上面の一部を露出する膜である。マスク１０の厚さは、例えば０．５～５．０μｍ程度である。マスク１０の材料には、例えばＳｉＯ２（酸化シリコン）またはホトレジストなどを用いる。
　次に、上部にマスク１０が形成されたエピタキシャル層６４に対し、ｐ型不純物（例えばアルミニウム（Ａｌ））をイオン注入する。これにより、ターミネーション領域１Ａのエピタキシャル層６４の上面に、ｐ型の半導体領域であるＪＴＥ領域８５を形成する。ＪＴＥ領域８５のエピタキシャル層６４の上面からの深さは、例えば０．５～２．０μｍ程度である。また、ＪＴＥ領域８５の不純物濃度は、例えば１×１０１６～５×１０１７ｃｍ－３である。
　次に、図６に示すように、マスク１０を除去した後、エピタキシャル層６４の上面上に、マスク１１を形成する。マスク１１は素子領域１Ｂのエピタキシャル層６４の上面の複数の箇所を露出する膜である。マスク１１の厚さは、例えば１．０～５．０μｍ程度である。マスク１１の材料には、例えばＳｉＯ２またはホトレジストなどを用いる。
　次に、上部にマスク１１が形成されたエピタキシャル層６４に対し、ｐ型不純物（例えばアルミニウム（Ａｌ））をイオン注入する。これにより、素子領域１Ｂのエピタキシャル層６４の上面に、ｐ型の半導体領域である第１ウェル領域８０を複数形成する。第１ウェル領域８０のエピタキシャル層６４の上面からの深さは、例えば０．５～２．０μｍ程度である。また、第１ウェル領域８０の不純物濃度は、例えば１×１０１６～１×１０１９ｃｍ－３である。
　次に、図７に示すように、マスク１１を除去した後、エピタキシャル層６４の上面上に、マスク１２を形成する。マスク１２の厚さは、例えば０．５～２．０μｍ程度である。マスク１２の材料には、例えばＳｉＯ２またはホトレジストなどを用いる。
　次に、上部にマスク１２が形成されたエピタキシャル層６４に対し、ｎ型不純物（例えば窒素（Ｎ））をイオン注入する。これにより、エピタキシャル層６４の上面に、ｎ＋型の半導体領域である第１ソース領域８１を複数形成する。各第１ソース領域８１は、第１ウェル領域８０の平面視における中央部に形成する。各第１ソース領域８１のエピタキシャル層６４の上面からの深さは、例えば０．０５～１．０μｍ程度である。また、第１ソース領域８１の不純物濃度は、例えば１×１０１８～１×１０２０ｃｍ－３である。
　次に、図８に示すように、マスク１２を除去した後、エピタキシャル層６４の上面上に、マスク１３を形成する。マスク１３の厚さは、例えば０．５～２．０μｍ程度である。マスク１３の材料には、例えばＳｉＯ２またはホトレジストなどを用いる。
　次に、上部にマスク１３が形成されたエピタキシャル層６４に対し、ｐ型不純物（例えばアルミニウム（Ａｌ））をイオン注入する。これにより、素子領域１Ｂのエピタキシャル層６４の上面にｐ＋型の半導体領域である第１コンタクト領域８２を複数形成し、ターミネーション領域１Ａのエピタキシャル層６４の上面にｐ＋型の半導体領域である第２コンタクト領域８３を複数形成する。各第１コンタクト領域８２は、各第１ソース領域８１の平面視における中央部に形成する。第２コンタクト領域８３は、ＪＴＥ領域８５の上面に形成する。このようにして、周縁領域６６には互いに分断された複数のコンタクト領域が形成される。
　第１コンタクト領域８２および第２コンタクト領域８３の、エピタキシャル層６４の上面からの深さは、例えば０．０５～２．０μｍ程度である。また、第１コンタクト領域８２と第２コンタクト領域８３との不純物濃度は、例えば１×１０１８～１×１０２０ｃｍ－３である。ここで、平面視における各第２コンタクト領域８３の面積は、各第１コンタクト領域８２の面積以下の大きさである。
　次に、図９に示すように、マスク１３を除去した後エピタキシャル層６４の上面上に、保護膜となるマスク１４を形成する。その後、ＳｉＣ基板６３の裏面にｎ型不純物（例えば窒素（Ｎ））をイオン注入する。これにより、ＳｉＣ基板６３の裏面にｎ＋型の半導体領域であるドレイン領域８４を形成する。ドレイン領域８４の、ＳｉＣ基板６３の裏面からの深さは、例えば０．０５～２．０μｍ程度である。またドレイン領域８４の不純物濃度は、１×１０１９～１×１０２１ｃｍ－３である。
　次に、図示は省略するが、全てのマスクを除去し、エピタキシャル層６４の上面およびＳｉＣ基板６３裏面のそれぞれに接するように、例えばプラズマＣＶＤ（Chemical Vapor Deposition）法を用いて炭素（Ｃ）膜を堆積する。炭素（Ｃ）膜の厚さは、例えば０．０３～０．０５μｍ程度である。上記のようにして、炭素（Ｃ）膜によりＳｉＣエピタキシャル層６４の上面およびＳｉＣ基板６３の裏面を被覆した後、１５００度以上の温度で、２～３分程度の熱処理を施す。これにより、ＳｉＣエピタキシャル層６４の上面と、ＳｉＣ基板６３の裏面にイオン注入した各不純物の活性化を行う。その後、上記炭素（Ｃ）膜を、例えばプラズマ処理により除去する。
　次に、図１０に示すように、エピタキシャル層６４の上面上に、絶縁膜８９およびｎ型の多結晶Ｓｉ膜を順に形成した後、多結晶Ｓｉ膜上にマスク１５を形成する。絶縁膜８９および多結晶Ｓｉ膜は、例えばＣＶＤ法により形成する。マスク１５は、エピタキシャル層６４の上面おいて隣り合う第１コンタクト領域８２同士の間に形成する。続いて、マスク１５を用いたドライエッチング法により、多結晶Ｓｉ膜を加工することで、多結晶Ｓｉ膜からなるゲート電極９２を形成する。絶縁膜８９の厚さは、例えば０．０５～０．１５μｍ程度である。ゲート電極９２の厚さは、例えば、０．２～０．５μｍ程度である。
　次に、図１１に示すように、マスク１５を除去した後、エピタキシャル層６４の上面上に、ゲート電極９２および絶縁膜８９を覆うように、例えばプラズマＣＶＤ法により層間絶縁膜９３を形成する。その後、マスク１６を用いて、層間絶縁膜９３および絶縁膜８９をドライエッチング法により加工することで、エピタキシャル層６４の上面を露出させる。
　これにより、素子領域１Ｂにおいて、絶縁膜８９からなるゲート絶縁膜９１をゲート電極９２および層間絶縁膜９３の直下に形成する。また、上記エッチング工程により、素子領域１Ｂの層間絶縁膜９３には、第１ソース領域８１の一部および第１コンタクト領域８２のそれぞれの上面が露出する開口部６８が層間絶縁膜９３に形成され、ターミネーション領域１Ａの層間絶縁膜９３には、第２コンタクト領域８３およびＪＴＥ領域８５のそれぞれの上面が露出している開口部６９が形成される。
　以上により、ＭＯＳＦＥＴの最小単位構造であるユニットセル７０が複数形成される。図１２に示す複数のユニットセル７０のそれぞれは、互いに隣接する第１ウェル領域８０、第１ソース領域８１および第１コンタクト領域８２と、当該第１ウェル領域８０の直上にゲート絶縁膜９１を介して形成されたゲート電極９２とを有している。
　次に、図１２に示すように、マスク１６を除去した後、素子領域１Ｂの開口部６８の底部と、ターミネーション領域１Ａの開口部６９の底面とに、それぞれ第１シリサイド層９５と第２シリサイド層９８とを形成する。
　第１シリサイド層９５と第２シリサイド層９８とを形成する際には、まず、露出しているエピタキシャル層６４を覆うように、例えばスパッタリング法により第１金属（例えばニッケル（Ｎｉ））膜を堆積する。この第１金属膜の厚さは、例えば０．０５μｍ程度である。続いて、６００～１０００℃のシリサイド化熱処理を施すことにより、素子領域１Ｂの開口部６８の底面とターミネーション領域１Ａの開口部６９の底面において、第１金属膜とエピタキシャル層６４とを反応させて、例えばニッケルシリサイド（ＮｉＳｉ）からなる第１シリサイド層９５および第２シリサイド層９８をそれぞれ形成する。ここで、周縁領域１Ｂの開口部６８内のエピタキシャル層６４の上面において、第２コンタクト領域８３が露出していない部分では不純物濃度が十分高くないため、エピタキシャル層６４と第１シリサイド層９５との間で良好なオーミック接続が形成されない。
　次に、図１３に示すように、第１シリサイド層９５に達する開口部６８、第２シリサイド層９８に達する開口部６９、およびゲート電極９２に達する開口部（図示しない）のそれぞれの内部を埋め込むように、層間絶縁膜９３上に、第２金属（例えばチタン（Ｔｉ））膜、窒化チタン（ＴｉＮ）膜およびアルミニウム（Ａｌ）膜を順に積層する。アルミニウム（Ａｌ）膜の厚さは、例えば１．０μｍ以上が好ましい。続いて、上記の第２金属膜、窒化チタン膜およびアルミニウム膜からなる積層膜を加工することにより、当該積層膜からなるコンタクトプラグ９４、９７、ソース配線用電極９６およびゲート配線用電極（図示しない）を形成する。
　ここで、ソース配線用電極９６またはゲート配線用電極は層間絶縁膜９３上の上記積層膜からなり、コンタクトプラグ９４は開口部６８内の上記積層膜からなり、コンタクトプラグ９７は開口部６９内の上記積層膜からなる。ソース配線用電極９６は第１シリサイド層９５および第２シリサイド層９８を介して第１コンタクト領域８２および第２コンタクト領域８３に対してオーミック性を有するように電気的に接続されている。また、図示しないゲート配線用電極は、ゲート電極９２と電気的に接続されている。
　次に、ＳｉＯ２膜またはポリイミド膜をからなる絶縁膜をゲート配線用電極およびソース配線用電極９６を覆うように成膜し、当該絶縁膜を加工してパッシベーション膜９９を形成する。ここでは、パッシベーション膜９９はターミネーション領域１Ａを覆い、素子領域１Ｂにおいて開口している。
　次に、ＳｉＣ基板６３の裏面に、例えばスパッタリング法により第３金属膜を成膜し、レーザーシリサイド化熱処理を施すことにより、第３金属膜とＳｉＣ基板６３とを反応させて、第３シリサイド層１００を形成する。第３シリサイド層１００は、ドレイン領域８４の下面と接している。第３金属膜の厚さは、例えば０．１μｍ程度である。続いて、第３シリサイド層１００の底面を覆うように、ドレイン配線用電極９０を形成する。ドレイン配線用電極９０は、第３シリサイド層１００側から順にチタン（Ｔｉ）膜、ニッケル（Ｎｉ）膜および金（Ａｕ）膜を積層して形成した０．５～１μｍの積層膜により構成される。
　その後、ソース配線用電極９６、ゲート配線用電極（図示は省略）、ドレイン配線用電極９にそれぞれ外部配線が電気的に接続される。以上により、図１、図２および図３に示すＳｉＣＭＯＳＦＥＴを含む本実施の形態の導体チップが完成する。
　本実施の形態の上記の製造方法によりＳｉＣパワー素子を形成することで、図１、図２および図３を用いて説明した前述の半導体装置と同様の効果を得ることができる。
　＜変形例＞
　図１および図２では、第２シリサイド層９８が複数の第２コンタクト領域８３のそれぞれの上面を全て覆う構成を示しているが、これに限定されるものではなく、図１４または図１５に示すように、第２シリサイド層９８は、第２コンタクト領域８３の一部を覆うレイアウトを有していてもよい。図１４および図１５は本実施の形態の半導体装置の変形例を示す平面図である。
　図１４では、第２シリサイド層９８は第２コンタクト領域８３の上面を全て覆うように形成されている。また、図１５では、第２シリサイド層９８は平面視における第２コンタクト領域８３の一部を覆うように形成されている。
　図１４および図１５に示す構造では、素子領域６５で第１シリサイド層９５が１個の第１コンタクト領域８２に接する面積と比較して、周縁領域６６で第２シリサイド層９８が１個の第２コンタクト領域８３に接する面積をさらに小さくすることができる。このため、図１および図２に示した構造に比べ、周縁領域６６において局所的にｐｎ電流が流れることをより効果的に防ぐことができる。ここで、一つの第１シリサイド層９５の平面視における面積は例えば５μｍ２であり、一つの第２シリサイド層９８の面積は５μｍ２よりも小さい。
　なお、上記の変形例のように、第２シリサイド層９８を周縁領域６６内の一部に形成する場合は、図１６を用いて説明した製造工程において、ターミネーション領域１Ａの開口部６９を、図１４または図１５の、第１シリサイド層９５および第２シリサイド層９８の形状と同様のレイアウトとする。この場合、周縁領域６６はターミネーション領域６７における層間絶縁膜の開口部により規定されるものではなく、素子領域６５の周囲におけるターミネーション領域６７への給電部を含む環状の領域を指す。
実施の形態２
　以下に図１８、図１９および図２０を用いて説明する本実施の形態の半導体装置は、第２コンタクト領域８３（図１８参照）のレイアウトが前記実施の形態１とは違なる。図１８は、本実施の形態の半導体装置である半導体チップの平面図であり、図１９および図２０は、本実施の形態の半導体装置の変形例として示す半導体チップの平面図である。
　図１８に示すように、平面視において半導体チップ６０は矩形形状を有しており、半導体チップ６０の外周を構成する４辺は、２組の互いに平行な２辺からなる。以下では、平面視において半導体チップ６０の外周を構成する４辺のうち、特定の第１方向に平行な２辺のそれぞれを第１辺と呼び、２本の第１辺のそれぞれに対して直交する第２方向に平行な２辺を第２辺と呼ぶ。
　ここで、第１辺はオフ基板であるＳｉＣ半導体基板６３のオフ方向である＜１１－２０＞方向となす角度αが小さい辺である。オフ角は例えば４度である。つまり、第１辺が＜１１－２０＞方向となす角度αは、第２辺が＜１１－２０＞方向となす角度よりも小さい。言い換えれば、第１方向が＜１１－２０＞方向となす最小の正の値の角度αは、第２方向が＜１１－２０＞方向となす最小の正の値の角度よりも小さい。したがって、＜１１－２０＞方向に対して垂直に交わる＜１－１００＞方向となす角度は、第１方向よりも第２方向の方が小さい。
　本願でいう角度とは、平面視において所定の方向と他の辺または領域の延在方向などとがなす最小の角度の絶対値である。つまり、本願でいう角度は、いずれも０度以上９０度以下の正の値である。また、角度αは４５度未満である。
　本実施の形態の周縁領域６６および第２シリサイド層９８のレイアウトは前記実施の形態１と同様であり、周縁領域６６は、平面視において半導体チップ６０の外周を構成する４辺のそれぞれに沿う矩形の環状パターンを有している。これに対し、第２コンタクト領域８３は、周縁領域６６を構成する４辺のうち、第１辺に平行な方向に延在する周縁領域６６の辺に選択的に形成されている。つまり、半導体チップ１を規定する２辺のうち、ＳｉＣ半導体基板６３のオフ方向である＜１１－２０＞方向となす角度αが大きい辺、すなわち第２辺と平行な方向に延在する周縁領域６６には、第２コンタクト領域８３が形成されていない。
　また、前記実施の形態１と異なり、本実施の形態の第２コンタクト領域８３は、周縁領域６６内において第１コンタクト領域８２以下の面積を有する正方形のパターンを複数並べた構造ではなく、第１コンタクト領域８２よりも大きい面積を有し、周縁領域６６に沿って延在するパターンを有している。
　なお、図１９に本実施の形態の半導体装置の変形例として示すように、半導体チップ６０に搭載されたＭＯＳＦＥＴの素子領域６５、周縁領域６６およびターミネーション領域６７は、平面視において円形形状を有していてもよく、また、図示はしていないが、三角形、台形、六角形などの他の多角形を有していてもよい。そのような形状の周縁領域６６内においては、第１方向、または第１方向に対してなす角度が第２方向に対してなす角度よりも小さい方向に延在する領域に選択的に第２コンタクト領域８３が形成されている。
　このように本実施の形態では、周縁領域６６内において、第２方向に延在する領域で、第２コンタクト領域８３とシリサイド層９８とが接触している領域が隔てられている。または、周縁領域６６内において、第２方向に対してなす角度が、第１方向に対してなす角度よりも小さい方向に延在する領域で、第２コンタクト領域８３とシリサイド層９８とが接触している領域が隔てられている。
　図１９では、円形に延在する周縁領域６６は、場所によって異なる方向に延在している。この場合、第２コンタクト領域８３は、周縁領域６６のうち、第１方向に対してなす角度が、第２方向に対してなす角度よりも小さい方向に延在する周縁領域６６に選択的に形成されている。
　図１８および図１９では、矩形の半導体チップ６０の各辺に沿って延在する枠状の構成の第２シリサイド層９８を示したが、これに限らず、図２０に示すように、ＳｉＣ半導体基板６３のオフ方向である＜１１－２０＞方向となす角度αが大きい辺、すなわち第２辺と平行な方向に延在する周縁領域６６には、第２シリサイド層９８が形成されていないパターンでもよい。
　次に、本実施の形態の半導体装置の効果について、図１８を用いて説明する。
　図１８に示すＭＯＳＦＥＴの内蔵ダイオードが動作した場合は、第１シリサイド層９５を介してソース配線用電極９６（図２参照）にオーミック接続されている第１コンタクト領域８２と、第２シリサイド層９８を介してソース配線用電極９６にオーミック接続されている第２コンタクト領域８３とにｐｎ電流が流れる。周縁領域６６内で第２コンタクト領域８３が露呈していない部分では、不純物濃度が十分高くないため、良好なオーミック特性を得ることができず、ｐｎ電流は殆ど流れない。
　ショックレー型積層欠陥は、ｐｎ電流が流れることにより、Ｓｉコアをもつショックレー型部分転位が、ＳｉＣ基板６３の｛０００１｝基底面に沿ってショックレー型積層欠陥を広げる方向に動くことで形成される。このとき、ショックレー型積層欠陥ＳＤは、図１６に示すように、エピタキシャル層内においてＢＰＤが生じた基点Ｎ１を頂点として、当該頂点からＳｉＣ基板（図示しない）のオフ方向である＜１１－２０＞方向に、ＳｉＣ基板の｛１１－２０｝面が三角形の底辺になるように拡張し、最終的にＳｉＣエピタキシャル層の上面に到達する。
　本願発明者らは、ショックレー型積層欠陥ＳＤの拡張を抑制するためには、ショックレー型積層欠陥ＳＤの三角形の面積が増加することを抑えること、すなわち、三角形の底辺が長くなることを抑えることを考えた。そのために本実施の形態では、半導体チップ６０を上方から見たときに、第２コンタクト領域８３とシリサイド層９８とが接触する領域のパターンにおいて、ＳｉＣ基板のオフ方向である＜１１－２０＞方向のパターン幅よりも、オフ方向と直交する＜１－１００＞方向のパターン幅を小さくする。
　本実施の形態の半導体チップ６０では、平面視において、第２コンタクト領域８３とシリサイド層９８とが接触する領域のパターンは、第２方向の周縁領域６６のパターン幅が、第１方向の周縁領域６６のパターン幅よりも小さい領域に選択的に形成されている。つまり、周縁領域６６内において、ＳｉＣ基板のオフ方向と直交する＜１－１００＞方向となす角度が第１方向よりも小さい第２方向におけるパターン幅が大きい箇所には、第２コンタクト領域８３は形成されていない。これにより、第２方向に延在する周縁領域６６においてｐｎ電流が流れることに起因してショックレー型積層欠陥が拡張することを防ぐことができる。すなわち、ショックレー型積層欠陥の三角形の底辺が長くなることを防ぐことができる。このため、半導体装置の順方向電圧の増大を抑制することができる。
　本発明の実施の形態の半導体装置の製造方法については、前記実施の形態１と同様である。
実施の形態３
　本実施の形態と、前記実施の形態２との相違点は、第２コンタクト領域８３（図２１参照）のレイアウトのみである。ここで、図２１は、本実施の形態の半導体装置である半導体チップの平面図であり、図２２、図２３および図２４は、本実施の形態の半導体装置の変形例として示す半導体チップの平面図である。
　すなわち、図２１、図２２、図２３および図２４に示すように、周縁領域６６内に配置された複数の第２コンタクト領域８３のそれぞれは、各第１コンタクト領域８２の面積以下の大きさのパターンを有している。つまり、本実施の形態の半導体装置は、前記実施の形態１および前記実施の形態２のそれぞれの半導体装置の特徴を組み合わせたものである。
　本実施の形態の半導体装置は、周縁領域６６内において、ＳｉＣ基板のオフ方向である＜１１－２０＞方向となす角度が小さい方向に延在する領域に選択的に、各第１コンタクト領域８２の面積以下の大きさの第２コンタクト領域８３を複数並べた構造を有している。この特徴は、図２２、図２３および図２４に示す半導体チップ６０のいずれにおいても同様である。なお、図２１、図２２および図２３は、前記実施の形態２の図１８、図１９および図２０のそれぞれの構成に対応しており、図１８と図２１、図１９と図２２、および、図２０と図２３のそれぞれの違いは、第２コンタクト領域８３のレイアウトのみである。また、図２４に示す構造は、図８を用いて説明した構造と同様に、図２１に示す構造に対して第２シリサイド層９８のレイアウトを変更したものであり、図２４に示すように、各第２コンタクト領域８３の中央部のみが第２シリサイド層９８により覆われている。
　本実施の形態の半導体装置では、前記実施の形態１と同様に、各第２コンタクト領域８３の面積を第１コンタクト領域８２の面積以下とすることで、ｐｎ電流が周縁領域６６において局所的に大きく流れることを防ぐことができる。また、周縁領域６６内の所定の領域に複数の第２コンタクト領域８３を均等に並べて配置することで、ｐｎ電流の分布を均等化することができる。これらの構造により、ショックレー型積層欠陥の局所的な成長を防ぎ、急激な順方向電圧の増大を抑制することができる。
　また、前記実施の形態２と同様に、第２コンタクト領域８３のパターンを、ＳｉＣ基板のオフ方向と直交する＜１－１００＞方向となす角度が小さい第２方向の周縁領域６６のパターン幅が、ＳｉＣ基板のオフ方向である＜１１－２０＞方向となす角度が小さい第１方向の周縁領域６６のパターン幅よりも小さい領域に選択的に形成している。したがって、ショックレー型積層欠陥が拡張することを防ぐことができるため、順方向電圧の増大を抑制することができる。
　以上より、本実施の形態の半導体装置では、低い印加電圧で所望の電流を流すことが可能な省電力な半導体素子の特性を長期間に亘り維持することができるため、半導体装置の性能を向上させることができる。
　本発明の実施の形態の半導体装置の製造方法については、前記実施の形態１と同様である。
実施の形態４
　本実施の形態と前記実施の形態１とでは、図２５および図２６に示すように、第２コンタクト領域８３および第２シリサイド層９８のそれぞれのレイアウトが異なる。また、図２６に示す層間絶縁膜９３のターミネーション領域１Ａにおける開口部６９、コンタクトプラグ９７のそれぞれのレイアウトも、前記実施の形態１とは異なる。また、本実施の形態において、図２５に示す周縁領域６６は、ターミネーション領域６７における層間絶縁膜の開口部により規定されるものではなく、素子領域６５の周囲におけるターミネーション領域６７への給電部を含む環状の領域を指す。図２５は、本実施の形態の半導体装置である半導体チップの平面図である。図２６は、図２と同様に、図２５のＡ－Ａ線の断面図およびＢ－Ｂ線における断面図を示すものである。
　図２５に示すように、本実施の形態では、周縁領域６６の全面に、ターミネーション領域６７への電位固定領域である第２コンタクト領域８３が形成されている。つまり、第２コンタクト領域８３は複数並んで配置されておらず、素子領域６５を囲む環状パターンを有している。
　また、図２６に示すように、ターミネーション領域１Ａの層間絶縁膜９３には複数の開口部６９が形成され、各開口部６９内にコンタクトプラグ９７が形成されている。複数の開口部６９のそれぞれの底面では、第２コンタクト領域８３の一部が層間絶縁膜９３から露出しており、露出する第２コンタクト領域８３の上面に第２シリサイド層９８が形成されている。ここで、第２シリサイド層９８の平面視における面積は、第１コンタクト領域８２の平面視における面積以下の大きさである。
　また、第２シリサイド層９８の平面視における面積は、第１シリサイド層９５の平面視における面積以下である。よって、一つの第１シリサイド層９５の平面視における面積は例えば５μｍ２であり、一つの第２シリサイド層９８の面積は例えば５μｍ２よりも小さい。
　つまり、１本のコンタクトプラグ９７が第２シリサイド層９８を介して第２コンタクト領域８３にオーミックに接続されている面積は、１本のコンタクトプラグ９４が第１シリサイド層９５を介して第１コンタクト領域８２にオーミックに接続されている面積以下の大きさである。これにより、ｐｎ電流がターミネーション領域において局所的に大きく流れることを防ぐことができる。また、比較的小さい面積の第２シリサイド層９８を複数並べて配置することで、ｐｎ電流分布を均等化することができるため、ショックレー型積層欠陥の局所的な成長を防ぎ、急激な順方向電圧の増大を抑制することができる。
　以上より、本実施の形態の半導体装置では、低い印加電圧で所望の電流を流すことが可能な省電力な半導体素子の特性を長期間に亘り維持することができるため、半導体装置の性能を向上させることができる。
　本発明の実施の形態の半導体装置の製造方法については、前記実施の形態１と同様である。
実施の形態５
　本実施の形態と前記実施の形態４との相違点は、図２７、図２８および図２９に示すように、周縁領域６６のコンタクトプラグおよび第２シリサイド層９８のレイアウトにある。図２７に示す本実施の形態の半導体チップ６０は、前記実施の形態４と同様に第２コンタクト領域８３を周縁領域６６の全体に形成し、かつ、前記実施の形態２と同様に、所定の方向に延在する周縁領域６６内に選択的にオーミック接続が可能な領域を設けるものである。言い換えれば、本実施の形態の半導体装置は、前記実施の形態２の半導体装置のレイアウトのうち、第２シリサイド層９８と第２コンタクト領域８３とのそれぞれの平面視におけるパターン形状を入れ替えたものである。
　図２７は、本実施の形態の半導体装置である半導体チップの平面図であり、図２８および図２９は、本実施の形態の半導体装置の変形例として示す半導体チップの平面図である。
　本実施の形態の半導体チップ６０では、図２７に示すように、半導体チップ１を規定する第１辺および第２辺のうち、ＳｉＣ半導体基板のオフ方向である＜１１－２０＞方向となす角度αが小さい第１辺と平行な第１方向に延在する周縁領域６６に、コンタクトプラグ（図示しない）および第２シリサイド層９８が形成されている。これに対し、第１辺および第２辺のうち、ＳｉＣ半導体基板のオフ方向である＜１１－２０＞方向となす角度αが大きい第２辺と平行な第２方向に延在する周縁領域６６には、コンタクトプラグおよび第２シリサイド層９８が形成されていない。
　また、第２コンタクト領域８３は周縁領域６６の全体に形成されており、平面視において環状のパターンを有している。第２シリサイド層９８は前記実施の形態４と異なり、周縁領域６６内において延在し、第１シリサイド層９５よりも大きい面積を有している。周縁領域６６において第２シリサイド層９８を介して第２コンタクト領域８３に接続される上記コンタクトプラグは、図２５および図２６を用いて説明した構造と同様に、平面視において第２シリサイド層９８と同様のパターンを有している。
　なお、図２８に示すように、素子領域６５、周縁領域６６およびターミネーション領域６７は、円形形状でもよく、また、図示は省略するが、三角形、台形または六角形などの多角形でもよい。この場合も、コンタクトプラグと第２シリサイド層９８とは、周縁領域６６内において、図２７に示す構造のように部分的に形成されている。
　図２７および図２８では、周縁領域６６の全面に形成された第２コンタクト領域８３を示している。これに対し、図２９に示すように、第２コンタクト領域８３は、周縁領域６６内の一部であって、平面視において第２シリサイド層９８と重なる領域のみ、または、その領域とその近傍の領域とにのみ形成されていてもよい。この場合、平面視において第２コンタクト領域８３と第２シリサイド層９８とが重なる領域は、第２コンタクト領域８３の上面の全面であってもよく、また、第２コンタクト領域８３の一部であってもよい。
　本実施の形態の半導体装置では、周縁領域６６内において、ｐｎ電流が流れてもショックレー型積層欠陥が拡張しにくい、オフ方向である＜１１－２０＞方向となす角度αが小さい方向に沿う領域に選択的に、第２シリサイド層９８を形成している。つまり、前記実施の形態２と同様に、第２コンタクト領域８３とコンタクトプラグとが第２シリサイド層９８を介してオーミック接続される領域を、所定の方向に延在する周縁領域６６内に選択的に設けている。このため、前記実施の形態２と同様の効果を得ることができる。
　本発明の実施の形態の半導体装置の製造方法については、前記実施の形態１と同様である。
実施の形態６
　本実施の形態と前記実施の形態５との相違点は、図３０～図３３に示すように、周縁領域６６のコンタクトプラグと第２シリサイド層９８とのそれぞれのパターンの平面視における面積を、第１コンタクト領域８２と第１シリサイド層９５とが重なる面積以下の大きさとしている点にある。つまり、本実施の形態は、前記実施の形態４および前記実施の形態５を組み合わせたものである。言い換えれば、本実施の形態は、前記実施の形態３のレイアウトのうち、第２シリサイド層９８と第２コンタクト領域８３とのそれぞれの平面視におけるパターン形状を入れ替えたものである。
　図３０は、本実施の形態の半導体装置である半導体チップの平面図であり、図３１～図３３は、本実施の形態の半導体装置の変形例として示す半導体チップの平面図である。
　図３０に示すように、半導体チップ６０の周縁領域６６の全体に環状の第２コンタクト領域８３が形成されており、ＳｉＣ基板のオフ方向である＜１１－２０＞方向となす角度が小さい第１方向に延在する周縁領域６６に選択的に、第２シリサイド層９８およびその直上のコンタクトプラグ（図示しない）が形成されている。ここでは、第２シリサイド層９８およびその直上のコンタクトプラグは周縁領域６６内に並んで複数形成されている。第２コンタクト領域８３が、１個の第２シリサイド層９８と平面視において重なる面積は、素子領域６５の各第１コンタクト領域８２が１個の第１シリサイド層９５と重なる面積以下である。
　なお、図３１に示すように、素子領域６５、周縁領域６６およびターミネーション領域６７は、円形形状でもよく、また、図示は省略するが、三角形、台形または六角形などの多角形でもよい。この場合も、周縁領域６６内において、コンタクトプラグと第２シリサイド層９８とは図３０に示す構造のように部分的に形成されており、かつ、図３０と同様に、第２コンタクト領域８３は複数並んで配置されている。
　また、図３２および図３３に示すように、第２コンタクト領域８３は、周縁領域６６内の一部であって、第２シリサイド層９８の近傍のみに形成されていてもよい。この場合、平面視において第２コンタクト領域８３と第２シリサイド層９８とが重なる領域は、第２コンタクト領域８３の全面であってもよく、また、第２コンタクト領域８３の一部であってもよい。図３２では、第２シリサイド層９８は第２コンタクト領域８３の上面の一部を覆い、図３３では、第２シリサイド層９８は第２コンタクト領域８３の全面を覆っている。ここで、第２シリサイド層９８および第２コンタクト領域８３は、ＳｉＣ基板のオフ方向である＜１１－２０＞方向となす角度が小さい第１方向に延在する周縁領域６６の延在方向に沿って複数並んで配置されている。
　本実施の形態では、前記実施の形態３と同様に、第２コンタクト領域８３と第２シリサイド層９８とが重なる面積を、第１シリサイド層９５と第１コンタクト領域８２とが重なる面積以下とすることで、ｐｎ電流が周縁領域６６において局所的に大きく流れることを防ぐことができる。また、周縁領域６６内の所定の領域に複数の第２シリサイド層９８を均等に並べて配置することで、ｐｎ電流の分布を均等化することができる。これらの構造により、ショックレー型積層欠陥の局所的な成長を防ぎ、急激な順方向電圧の増大を抑制することができる。
　また、周縁領域６６内において、ｐｎ電流が流れてもショックレー型積層欠陥が拡張しにくい領域であって、所定の方向に沿う領域に選択的に、第２コンタクト領域８３とコンタクトプラグとが第２シリサイド層９８を介してオーミック接続される給電部を設けている。以上より、本実施の形態では前記実施の形態３と同様の効果を得ることができる。
　本発明の実施の形態の半導体装置の製造方法については、前記実施の形態１と同様である。
実施の形態７
　前記実施の形態１～６に示したＳｉＣＭＯＳＦＥＴを有する半導体装置は、電力変換装置に用いることが出来る。本実施の形態の電力変換装置（インバータ）の回路図を図３４に示す。
　図３４に示すように、インバータ１４０は、パワーモジュール１５０および制御回路１５４からなる３相モータ駆動用インバータである。パワーモジュール１５０は、複数のスイッチング素子１５１および複数のダイオード１５２からなる装置であり、図３４において破線で囲まれた範囲内の構成を有している。パワーモジュール１５０を構成する各単相において、電源電位（Ｖｃｃ）と負荷（例えばモータ）１５３の入力電位との間にスイッチング素子１５１とダイオード１５２とが逆並列に接続されており、負荷１５３の入力電位と接地電位（ＧＮＤ）との間にもスイッチング素子１５１とダイオード１５２とが逆並列に接続されている。つまり、負荷１５３では各単相に２個のスイッチング素子１５１と２個のダイオード１５２が設けられており、３相で６個のスイッチング素子１５１と６個のダイオード１５２が設けられている。
　個々のスイッチング素子１５１のゲート電極には制御回路１５４が接続されており、この制御回路１５４によってスイッチング素子１５１が制御される。したがって、制御回路１５４でパワーモジュール１５０を構成するスイッチング素子１５１を流れる電流を制御することにより、負荷１５３を駆動することができる。
　スイッチング素子１５１とダイオード１５２とは、逆並列に接続されている。このときのダイオード１５２の機能について以下に説明する。
　ダイオード１５２は、負荷１５３がインダクタンスを含まない純抵抗である場合、還流するエネルギーがないため不要である。しかし、負荷１５３にモータ（電動機）のようなインダクタンスを含む回路が接続されている場合、ＯＮしているスイッチング素子１５１とは逆方向に負荷電流が流れるモードがある。このとき、スイッチング素子１５１単体では、この逆方向に流れる負荷電流を流し得る機能をもたないので、スイッチング素子１５１に逆並列にダイオード１５２を接続する必要がある。
　すなわち、パワーモジュール１５０において、例えばモータのように負荷１５３にインダクタンスを含む場合、スイッチング素子１５１をＯＦＦしたとき、インダクタンスに蓄えられたエネルギーを必ず放出しなければならない。しかし、スイッチング素子１５１単体では、インダクタンスに蓄えられたエネルギーを開放するための逆方向電流を流すことができない。そこで、このインダクタンスに蓄えられた電気エネルギーを還流するため、スイッチング素子１５１に逆方向にダイオード１５２を接続する。つまり、ダイオード１５２は、インダクタンスに蓄えられた電気エネルギーを開放するために逆方向電流を流すという機能を有している。
　スイッチング素子１５１およびダイオード１５２によりパワーモジュール１５０を構成する場合に、スイッチング素子１５１が設けられた半導体チップに、ダイオード１５２が設けられた半導体チップを接続することが考えられる。しかしこの場合、スイッチング素子１５１を含む半導体チップの他に、ダイオード１５２を含む半導体チップを設ける必要があるため、パワーモジュール１５０およびインバータ１４０が大型化する問題がある。
　これに対し本実施の形態では、パワーモジュール１５０において、スイッチング素子１５１およびダイオード１５２に、前記実施の形態１～６にて示した半導体装置である半導体チップを用いている。つまり、図３４に示すスイッチング素子１５１およびこれに逆並列に接続されたダイオード１５２は、１個の半導体チップに設けられている。前記実施の形態１～６において説明した半導体装置は、内蔵ダイオードおよび周縁領域にｐｎ電流を流した場合に、順方向電圧の増大を抑えることができるものである。
　このように、前記実施の形態１～６の半導体装置をスイッチング素子１５１に用いるパワーモジュール１５０およびインバータ１４０では、ＭＯＳＦＥＴの内蔵ダイオードのｐｎ接合を通電させ使用することが可能であるため、当該内蔵ダイオードをダイオード１５２として用いることができる。これにより、余計なダイオード素子を取り除くことができる。
　つまり、前記実施の形態１～６において説明した半導体装置である半導体チップを構成するＭＯＳＦＥＴの内蔵ダイオードを、図３４に示すダイオード１５２として用いることができるため、スイッチング素子１５１を含む当該半導体チップに他のダイオードを接続する必要がなくなる。これにより、パワーモジュール１５０を含むインバータ１４０からなる電力変換装置を小型化することができる。
　また、電力変換装置は、３相モータシステムに用いることができる。図３４に示した負荷１５３は３相モータであり、インバータ１４０に、前記実施の形態１～６にて示した半導体装置を備えた電力変換装置を用いることにより、３相モータシステムを小型化することができる。
実施の形態８
　前記実施の形態７において説明した３相モータシステムは、ハイブリッド車、電気自動車などの自動車に用いることができる。本実施の形態における３相モータシステムを用いた自動車を図３５および図３６を用いて説明する。図３５は、本実施の形態における電気自動車の構成を示す概略図であり、図３６は、本実施の形態における昇圧コンバータを示す回路図である。
　図３５に示すように、電気自動車は、駆動輪１６０が接続された駆動軸１６１に動力を入出力可能とする３相モータ１６２と、３相モータ１６２を駆動するためのインバータ１６３と、バッテリ１６４とを備える。さらに、昇圧コンバータ１６５と、リレー１６６と、電源制御ユニット１７４とを備え、昇圧コンバータ１６５は、インバータ１６３が接続された電力ライン１６７と、バッテリ１６４が接続された電力ライン１６８とに接続されている。
　ここでは、駆動軸１６１に３相モータ１６２が接続され、３相モータ１６２にインバータ１６３が接続され、インバータ１６３に電力ライン１６７を介して昇圧コンバータ１６５が接続されている。また、昇圧コンバータ１６５には、リレー１６６を有する電力ライン１６８を介して、バッテリ１６４が接続されている。
　３相モータ１６２は、永久磁石が埋め込まれたロータと、３相コイルが巻回されたステータと、を備えた同期発電電動機である。インバータ１６３には、前記実施の形態７において説明したインバータ１４０（図３４参照）を用いることができる。
　昇圧コンバータ１６５は、図３６に示すように、インバータ１６９に、リアクトル１７０および平滑用コンデンサ１７１が接続された構成からなる。インバータ１６９の構成は、前記実施の形態７において説明したインバータ１４０と同様であり、インバータ１６９内のスイッチング素子１７２およびダイオード１７３の構成も、前記実施の形態７において説明したスイッチング素子１５１（図３４参照）およびダイオード１５２（図３４参照）の構成とそれぞれ同じである。
　電子制御ユニット１７４は、マイクロプロセッサと、記憶装置と、入出力ポートとを備えており、３相モータ１６２のロータ位置を検出するセンサからの信号、またはバッテリ１６４の充放電値などを受信する。また、電子制御ユニット１７４は、インバータ１６３、昇圧コンバータ１６５、およびリレー１６６を制御するための信号を出力する。
　本実施の形態８では、電力変換装置であるインバータ１６３および昇圧コンバータ１６５に、前記実施の形態７に示した電力変換装置を用いることができる。また、３相モータ１６２、およびインバータ１６３などからなる３相モータシステムに、前記実施の形態７に示した３相モータシステムを用いることができる。これにより、電気自動車に占める駆動系の容積を低減することができて、電気自動車の小型化、軽量化、および省スペース化が可能となる。
　なお、本実施の形態では電気自動車について説明したが、エンジンも併用するハイブリッド自動車にも同様に３相モータシステムを適用することができる。
実施の形態９
　前記実施の形態７に示した３相モータシステムは、鉄道車両に用いることができる。前記実施の形態７における３相モータシステムを用いた鉄道車両を、図３７に示す。図３７は、実施の形態７の鉄道車両に備えられたコンバータおよびインバータを示す回路図である。
　図３７に示すように、鉄道車両１４１は、パンタグラフＰＧ、車輪ＷＨ、トランス１８０、コンバータ１８１、キャパシタ１８２、インバータ１４０、および負荷（例えば電動機）１５３を有している。パンタグラフＰＧは、鉄道車両１４１外の架線ＯＷに接しており、車輪ＷＨは鉄道車両１４１外の線路ＲＴに接している。
　パンタグラフＰＧと車輪ＷＨとの間にはトランス１８０が接続されている。トランス１８０はコンバータ１８１に接続されており、コンバータ１８１にはキャパシタ１８２およびインバータ１４０が並列に接続されている。また、インバータ１４０には負荷１５３が接続されている。
　鉄道車両１４１には架線ＯＷ（例えば２５ｋＶ）からパンダグラフＰＧを介して電力が供給される。鉄道車両１４１に備えられたトランス１８０を介して電圧が１．５ｋＶまで降圧され、コンバータ１８１で交流から直流に変換される。さらに、キャパシタ１８２を介してインバータ１４０で直流から交流に変換され、インバータ１４０から電力を供給されることで、負荷１５３である３相モータ（電動機）を駆動する。
　コンバータ１８１内のスイッチング素子１５１およびダイオード１５２の構成、およびインバータ１４０内のスイッチング素子１５１およびダイオード１５２の構成は、前記実施の形態７において説明したスイッチング素子１５１およびダイオード１５２の構成と同じである。なお、図３７では、前記実施の形態７で示した制御回路１５４（図３４参照）の図示を省略している。
　本実施の形態では、コンバータ１８１に、前記実施の形態７で示した電力変換装置を鉄道車両に用いることができる。また、鉄道車両に設置された負荷１５３、インバータ１４０、および制御回路からなる３相モータシステムに、前記実施の形態７で示した３相モータシステムを用いることができる。これにより、鉄道車両の軽量化および床下部品の小型化が可能となる。
　以上、本発明者らによってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能である。
　例えば、ＳｉＣ半導体チップの素子領域には、接合型電界効果トランジスタ、金属－酸化膜半導体接合電界効果トランジスタ、絶縁ゲートバイポーラトランジスタ、ｐｎダイオード、ショットキーダイオード、またはジャンクションバリアショットキーダイオードなどが形成されていても構わない。
　本発明は、炭化ケイ素を用いた半導体装置およびその半導体装置の製造方法、ならびにその半導体装置を用いたパワーモジュール、インバータ、および鉄道車両に適用して有効である。
１Ａ　　ターミネーション領域
１Ｂ　　素子領域
１０～１６　　マスク
６０　　半導体チップ
６１　　ゲートパッド
６２　　ソースパッド
６３　　ＳｉＣ基板
６４　　エピタキシャル層
６５　　素子領域（アクティブ領域）
６６　　周縁領域
６７　　ターミネーション領域
６８、６９　　開口部
８０　　ｐ型の第１ウェル領域
８１　　第１ソース領域
８２　　第１コンタクト領域
８３　　第２コンタクト領域
８４　　ドレイン領域
８５　　ＪＴＥ領域
８９　　絶縁膜
９０　　ドレイン電極
９１　　ゲート絶縁膜
９２　　ゲート電極
９３　　層間絶縁膜
９４　　コンタクトプラグ
９５　　第１シリサイド層
９６　　ソース配線用電極
９７　　コンタクトプラグ
９８　　第２シリサイド層領域
９９　　パッシベーション膜
１００　　第３シリサイド層
１４０　　インバータ
１４１　　鉄道車両
１５０　　パワーモジュール
１５１　　スイッチング素子
１５２　　ダイオード
１５３　　負荷
１５４　　制御回路
１６０　　駆動輪
１６１　　駆動軸
１６２　　３相モータ
１６３　　インバータ
１６４　　バッテリ
１６５　　昇圧コンバータ 
１６６　　リレー
１６７、１６８　　電力ライン
１６９　　インバータ
１７０　　リアクトル
１７１　　平滑用コンデンサ
１７２　　スイッチング素子
１７３　　ダイオード
１７４　　電源制御ユニット
１８０　　トランス
１８１　　コンバータ
１８２　　キャパシタ
ＣＴ　　Ｃコアを有するショックレー型部分転位
Ｎ１　　基点
ＯＷ　　架線
ＲＴ　　線路
ＳＩＴ　　Ｓｉコアを有するショックレー型部分転位

Claims (13)

  1. 　炭化ケイ素を含む第１導電型の基板と、
    　前記基板の表面側に形成されている第１導電型のドリフト層を含むエピタキシャル層と、
    　第１および第２コンタクトプラグと、
    　素子領域を囲むターミネーション領域に、前記エピタキシャル層の上面に形成されている前記第１導電型とは異なる第２導電型のコンタクト領域とシリサイド層とが接触している互いに独立した第１および第２領域と、
    を有し、
    　前記第１コンタクトプラグは、前記第１領域を介して前記エピタキシャル層に接続され、
    　前記第２コンタクトプラグは、前記第２領域を介して前記エピタキシャル層に接続されていることを特徴とする半導体装置。
  2. 　請求項１に記載の半導体装置において、
    　前記基板は、平面視において、第１方向に延在する２辺と、前記第１方向に略直交する第２方向に延在する２辺とにより構成された矩形形状を有する六方晶系半導体基板で、かつオフ基板であり、
    　前記第１方向が、前記基板のオフ方向となす角度は、前記第２方向が、前記基板のオフ方向となす角度よりも小さく、
    　前記ターミネーション領域の内、前記第１方向に延在する一方の辺に沿っている部分に前記第１領域が存在し、前記第１方向に延在するもう一方の辺に沿っている部分に第２領域が存在していることを特徴とする半導体装置。
  3. 　請求項２に記載の半導体装置において、
    　前記第１および第２領域は、前記第２方向に延在する２辺に沿っている前記ターミネーション領域の部分で互いに隔てられていることを特徴とする半導体装置。
  4. 　請求項２に記載の半導体基板において、
    　前記オフ方向は、前記基板の＜１１－２０＞方向であることを特徴とする半導体装置。
  5. 　請求項１に記載の半導体装置において、
    　前記素子領域に形成されている第３コンタクトプラグと、
    　前記素子領域に、シリサイド層と前記エピタキシャル層の上面に形成されている前記第２導電型のコンタクト領域が接触している第３領域と、を有し、
    　前記第３コンタクトプラグは、前記第３領域を介して前記エピタキシャル層に接続され、
    　前記第１および第２領域の面積のそれぞれは、前記第３領域の面積以下であることを特徴とする半導体装置。
  6. 　請求項１に記載の半導体装置において、
    　前記第１および第２コンタクトプラグは、それぞれが独立したシリサイド層を介して接続されていることを特徴とする半導体装置。
  7. 　請求項１に記載の半導体装置において、
    　前記第１および第２コンタクトプラグは、それぞれが独立した前記第２導電型のコンタクト領域を介して接続されていることを特徴とする半導体装置。
  8. 　請求項１に記載の半導体装置において、
    　前記素子領域にはソース電極と接続されているＭＯＳＦＥＴ構造を有し、
    　前記第１領域は、前記第１コンタクトプラグを介して前記ソース電極に接続され、
    　前記第２領域は、前記第２コンタクトプラグを介して前記ソース電極に接続され、
    　前記基板の裏面はドレイン電極に接続されていることを特徴とする半導体装置。
  9. 　請求項８に記載の半導体装置と、
    　前記ソース電極に接続されている第１端子と、
    　前記ドレイン電極に接続されている第２端子と、を有するパワーモジュール。
  10. 　請求項９に記載のパワーモジュールを有し、
    　前記第１端子と前記第２端子間に印加される電力を変換する電力変換装置。
  11. 　請求項１０に記載の電力変換装置の出力をモータに供給し、前記モータで車輪を駆動することを特徴とする鉄道車両。
  12. 　請求項１に記載の半導体装置において、
    　前記ターミネーション領域は前記素子領域を囲む周縁領域を含み、
    　前記第１および第２領域は前記周縁領域に存在することを特徴とする半導体装置。
  13. 　第１導電型のエピタキシャル層を表面側に有し、炭化ケイ素を含む基板を準備し、
    　素子領域を囲むターミネーション領域の前記エピタキシャル層の上面に前記第１導電型とは異なる第２導電型のコンタクト領域を形成し、
    　前記コンタクト領域に接するシリサイド層を形成し、
    　前記コンタクト領域または前記シリサイド層は互いに分断された複数の領域を有することを特徴とする半導体装置の製造方法。
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