[go: up one dir, main page]

JP2019004091A - 半導体装置および半導体装置の製造方法 - Google Patents

半導体装置および半導体装置の製造方法 Download PDF

Info

Publication number
JP2019004091A
JP2019004091A JP2017119252A JP2017119252A JP2019004091A JP 2019004091 A JP2019004091 A JP 2019004091A JP 2017119252 A JP2017119252 A JP 2017119252A JP 2017119252 A JP2017119252 A JP 2017119252A JP 2019004091 A JP2019004091 A JP 2019004091A
Authority
JP
Japan
Prior art keywords
region
semiconductor region
semiconductor
type
trench
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2017119252A
Other languages
English (en)
Other versions
JP6972691B2 (ja
Inventor
善昭 豊田
Yoshiaki Toyoda
善昭 豊田
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fuji Electric Co Ltd
Original Assignee
Fuji Electric Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fuji Electric Co Ltd filed Critical Fuji Electric Co Ltd
Priority to JP2017119252A priority Critical patent/JP6972691B2/ja
Priority to US15/997,621 priority patent/US10418479B2/en
Priority to CN201810561064.7A priority patent/CN109148449B/zh
Publication of JP2019004091A publication Critical patent/JP2019004091A/ja
Application granted granted Critical
Publication of JP6972691B2 publication Critical patent/JP6972691B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/80—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs
    • H10D84/82—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components
    • H10D84/83—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components of only insulated-gate FETs [IGFET]
    • H10D84/85—Complementary IGFETs, e.g. CMOS
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/01—Manufacture or treatment
    • H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
    • H10D30/0221—Manufacture or treatment of FETs having insulated gates [IGFET] having asymmetry in the channel direction, e.g. lateral high-voltage MISFETs having drain offset region or extended-drain MOSFETs [EDMOS]
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/01—Manufacture or treatment
    • H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
    • H10D30/028—Manufacture or treatment of FETs having insulated gates [IGFET] of double-diffused metal oxide semiconductor [DMOS] FETs
    • H10D30/0291—Manufacture or treatment of FETs having insulated gates [IGFET] of double-diffused metal oxide semiconductor [DMOS] FETs of vertical DMOS [VDMOS] FETs
    • H10D30/0297—Manufacture or treatment of FETs having insulated gates [IGFET] of double-diffused metal oxide semiconductor [DMOS] FETs of vertical DMOS [VDMOS] FETs using recessing of the gate electrodes, e.g. to form trench gate electrodes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/64—Double-diffused metal-oxide semiconductor [DMOS] FETs
    • H10D30/66—Vertical DMOS [VDMOS] FETs
    • H10D30/668—Vertical DMOS [VDMOS] FETs having trench gate electrodes, e.g. UMOS transistors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/124—Shapes, relative sizes or dispositions of the regions of semiconductor bodies or of junctions between the regions
    • H10D62/126—Top-view geometrical layouts of the regions or the junctions
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/17—Semiconductor regions connected to electrodes not carrying current to be rectified, amplified or switched, e.g. channel regions
    • H10D62/393—Body regions of DMOS transistors or IGBTs 
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/20—Electrodes characterised by their shapes, relative sizes or dispositions 
    • H10D64/23—Electrodes carrying the current to be rectified, amplified, oscillated or switched, e.g. sources, drains, anodes or cathodes
    • H10D64/251—Source or drain electrodes for field-effect devices
    • H10D64/256—Source or drain electrodes for field-effect devices for lateral devices wherein the source or drain electrodes are recessed in semiconductor bodies
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/01—Manufacture or treatment
    • H10D84/0123—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs
    • H10D84/0126—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs
    • H10D84/0165—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs the components including complementary IGFETs, e.g. CMOS devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/01—Manufacture or treatment
    • H10D84/0123—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs
    • H10D84/0126—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs
    • H10D84/0165—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs the components including complementary IGFETs, e.g. CMOS devices
    • H10D84/0195—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs the components including complementary IGFETs, e.g. CMOS devices the components including vertical IGFETs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/01—Manufacture or treatment
    • H10D84/02—Manufacture or treatment characterised by using material-based technologies
    • H10D84/03—Manufacture or treatment characterised by using material-based technologies using Group IV technology, e.g. silicon technology or silicon-carbide [SiC] technology
    • H10D84/038—Manufacture or treatment characterised by using material-based technologies using Group IV technology, e.g. silicon technology or silicon-carbide [SiC] technology using silicon technology, e.g. SiGe
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/80—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs
    • H10D84/811—Combinations of field-effect devices and one or more diodes, capacitors or resistors

Landscapes

  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

【課題】回路部のサージ耐量を向上させ、かつ出力段部のオン抵抗を低減させることができる半導体装置および半導体装置の製造方法を提供すること。【解決手段】半導体基板１３の出力段部４１に縦型ＭＯＳＦＥＴ１０が設けられ、回路部４２に横型ｎチャネルＭＯＳＦＥＴ２０および縦型ダイオード３０が設けられる。縦型ダイオード３０は、ｐ-型ウェル領域２１を深さ方向に貫通するｐ+型拡散領域３１で構成される。縦型ＭＯＳＦＥＴ１０のｎ+型ソース領域７に設けられた第１コンタクトトレンチ１１ａの底面は、ｐ++型コンタクト領域８で覆われている。横型ｎチャネルＭＯＳＦＥＴ２０のｎ+型ソース領域２２に設けられた第２コンタクトトレンチ２７ａの底面はｐ++型コンタクト領域２４で覆われ、ｎ+型ドレイン領域２３に設けられた第３コンタクトトレンチ２８ａはその全体をｎ+型ドレイン領域２３で覆われる。【選択図】図１

Description

この発明は、半導体装置および半導体装置の製造方法に関する。
従来、パワー半導体素子の高信頼性化、小型化および低コスト化を目的として、縦型パワー半導体素子と、この縦型パワー半導体素子の制御・保護回路用の横型半導体素子と、を同一の半導体基板（半導体チップ）上に設けたパワー半導体装置が公知である（例えば、下記特許文献１〜３参照。）。
従来の半導体装置の構造について、出力段用の縦型ｎチャネルパワーＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ：絶縁ゲート型電界効果トランジスタ）と、制御回路用の横型ＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ ＭＯＳ：相補型ＭＯＳ）とを同一の半導体基板上に設けたパワー半導体装置を例に説明する。図１７は、従来の半導体装置の構造を示す断面図である。
図１７に示す従来の半導体装置は、出力段用の縦型ｎチャネルパワーＭＯＳＦＥＴをトレンチゲート構造の縦型ＭＯＳＦＥＴ１１０とした車載用のハイサイド型パワーＩＣ（Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ：集積回路）の一例である。図１７に示す従来の半導体装置は、半導体基板１１３上に出力段部１４１および回路部１４２を備える。半導体基板１１３は、ｎ+型出発基板１０１のおもて面上にｎ-型半導体層１０２をエピタキシャル成長させてなるエピタキシャル基板である。
出力段部１４１には、出力段用の縦型ＭＯＳＦＥＴ１１０が配置されている。出力段部１４１において、ｎ+型出発基板１０１およびｎ-型半導体層１０２はそれぞれドレイン領域およびドリフト領域として機能する。半導体基板１１３の裏面（ｎ+型出発基板１０１の裏面）に接続されたドレイン電極（ドレイン端子）１１２は、車載用バッテリーが接続される電源電圧端子（以下、Ｖｃｃ端子とする）である。
半導体基板１１３のおもて面側（ｎ-型半導体層１０２の、ｎ+型出発基板１０１側に対して反対側）には、接地端子（以下、ＧＮＤ端子とする）および出力端子（以下、ＯＵＴ端子とする）が設けられている。ＯＵＴ端子には、縦型ＭＯＳＦＥＴ１１０のソース電極（ソース端子）１１１が接続されている。符号１０３〜１０９は、それぞれ縦型ＭＯＳＦＥＴ１１０のトレンチ、ゲート絶縁膜、ゲート電極、ｐ型ベース領域、ｎ+型ソース領域、ｐ++型コンタクト領域および層間絶縁膜である。
回路部１４２には、縦型ＭＯＳＦＥＴ１１０を制御する制御回路用の横型ＣＭＯＳなどが配置されている。図１７には、回路部１４２に配置された制御回路用の横型ＣＭＯＳを構成する相補に接続された横型ｐチャネルＭＯＳＦＥＴおよび横型ｎチャネルＭＯＳＦＥＴ１２０のうち、横型ｎチャネルＭＯＳＦＥＴ１２０のみを図示する。回路部１４２において、半導体基板１１３のおもて面の表面層には、ｐ-型ウェル領域１２１が選択的に設けられている。
ｐ-型ウェル領域１２１の内部には、横型ｎチャネルＭＯＳＦＥＴ１２０のｎ+型ソース領域１２２、ｎ+型ドレイン領域１２３およびｐ++型コンタクト領域１２４がそれぞれ選択的に設けられている。ｐ++型コンタクト領域１２４は、ソース電極（ソース端子）１２７とのコンタクト（電気的接触）が形成されるコンタクトホール１０９ａにｎ+型ソース領域１２２とともに露出されている。
また、ｐ-型ウェル領域１２１の内部には、ｐ-型ウェル領域１２１の外周付近に、横型ｎチャネルＭＯＳＦＥＴ１２０と離してｐ+型拡散領域１３１が設けられている。ｐ+型拡散領域１３１の深さは、ｐ-型ウェル領域１２１の深さと同じか、ｐ-型ウェル領域１２１の深さよりも深い。ｐ+型拡散領域１３１は、半導体基板１１３のおもて面上に積層される配線層の電位によるｐ-型ウェル領域１２１の反転を防止する反転防止層として機能する。また、ｐ+型拡散領域１３１は、回路部１４２に内蔵されたサージ保護用の後述する縦型ダイオード１３０のアノード領域として機能する。
ｐ+型拡散領域１３１の内部には、配線層１３３とのコンタクトを形成するｐ++型コンタクト領域１３２が選択的に設けられている。図１７には、横型ｎチャネルＭＯＳＦＥＴ１２０が制御回路内の各種インバータ回路に用いられる場合の一例を示しており、横型ｎチャネルＭＯＳＦＥＴ１２０のソース電極１２７はＧＮＤ端子に電気的に接続されている。バックゲートであるｐ-型ウェル領域１２１もｐ++型コンタクト領域１２４およびソース電極１２７を介してＧＮＤ端子に電気的に接続されている。
横型ｎチャネルＭＯＳＦＥＴ１２０のドレイン電極１２８には、図示省略する各種横型半導体素子（抵抗素子や、制御回路用の横型ＣＭＯＳを構成する横型ｐチャネルＭＯＳＦＥＴ）が電気的に接続されている。符号１２２，１２３，１２５，１２６は、横型ｎチャネルＭＯＳＦＥＴ１２０のｎ+型ソース領域、ｎ+型ドレイン領域、ゲート絶縁膜およびゲート電極である。このような車載用のパワーＩＣには、高いサージ耐量、出力段用の縦型ＭＯＳＦＥＴ１１０の性能向上（低オン抵抗、スイッチング速度の高速化）が要求される。
図１７に示すパワーＩＣにおいて、Ｖｃｃ端子とＯＵＴ端子との間で高サージ耐量を確保するには、出力段用の縦型ＭＯＳＦＥＴ１１０のサージ耐量を高くする必要がある。従来、ＭＯＳＦＥＴ単体のサージ耐量および性能を向上したコンタクト構造として、半導体基板の、コンタクトホールに露出する部分に設けたトレンチの内部に電極層を埋め込むことで、当該トレンチの内壁に電極層と半導体部（半導体基板）とのコンタクトを形成したトレンチコンタクト構造が提案されている（例えば、下記特許文献４〜７参照。）。
ＭＯＳＦＥＴをトレンチコンタクト構造とすることで、アバランシェ降伏時の寄生バイポーラ動作を抑制し、サージ耐量を向上させることができる。また、ＭＯＳＦＥＴをトレンチコンタクト構造とすることで、電極層と半導体部との接触面積が増えるため、コンタクト抵抗を低減させることができる。このため、コンタクト抵抗を維持して単位セル（素子の構成単位）を微細化するか、単位セルのサイズを変えずにコンタクト抵抗を低減させることによって、ＭＯＳＦＥＴのオン抵抗ＲｏｎＡ（ｍΩｃｍ2）を低減させることができる。
一方、Ｖｃｃ端子とＧＮＤ端子との間で高サージ耐量を確保するには、Ｖｃｃ端子とＧＮＤ端子との間に並列にサージ電流吸収用（サージ保護用）の縦型ダイオード（不図示）が接続される。この縦型ダイオードは、出力段用の縦型ＭＯＳＦＥＴ１１０や各種横型回路素子（横型ｎチャネルＭＯＳＦＥＴ１２０等）と同一の半導体基板１１３に形成される。このとき、工程数の増加を抑制するために、サージ電流吸収用の縦型ダイオードのｐ型アノード領域は、上述した反転防止層となるｐ+型拡散領域１３１と同時に形成される。
サージ電流吸収用の縦型ダイオードのｐ型アノード領域とｐ+型拡散領域１３１とが同じ構成となるため、回路部１４２内にも、ｐ+型拡散領域１３１とｎ-型基板領域１０２ａとで、サージ電流吸収用の縦型ダイオードと同じｐｎ接合構造の縦型ダイオード１３０が形成される。これは、回路部１４２内にも、小面積の縦型ダイオード１３０が複数内蔵されることと等価である。ｎ-型基板領域１０２ａは、ｎ-型半導体層１０２の、ｐ-型ウェル領域１２１等が形成されずにそのままの導電型および不純物濃度で残る部分である。
このように、パワーＩＣで大きな面積を占める回路部１４２の一部をサージ保護用の縦型ダイオードとして利用する。これによって、半導体基板１１３の回路部１４２以外の部分にサージ保護用の縦型ダイオードを単独で形成する場合よりも、サージ保護用の縦型ダイオードの実効的なｐｎ接合面積が大きくなる。サージ保護用の縦型ダイオードのサージ耐量はｐｎ接合面積に比例して大きくなるため、サージ保護用の縦型ダイオードの実効的なｐｎ接合面積が大きくなることに伴って、パワーＩＣのサージ耐量が向上する。
また、縦型ダイオードの耐圧は、温度上昇とともに増加する。このため、仮に、回路部１４２の一部を利用して形成された小面積の縦型ダイオード１３０に電流が集中したとしても、当該縦型ダイオード１３０の耐圧が発熱により増加するため、縦型ダイオード１３０への電流集中が緩和される。したがって、上述したように回路部１４２の一部を利用して形成されたサージ保護用の縦型ダイオード１３０を回路部１４２内に点在させたとしても、回路部１４２での局所的な破壊は生じにくい。
特開２０００−０９１３４４号公報 特許第５６４１１３１号公報 特許第６０３７０８５号公報 特許第４４８８６６０号公報 特許第５５７８１６５号公報 特許第５３８８４９５号公報 特開２００９−０４３９６６号公報
しかしながら、上述した従来のパワーＩＣ（図１７参照）において、Ｖｃｃ端子とＧＮＤ端子との間の高サージ耐量を実現するには、次の問題があることが新たに判明した。パワーＩＣの回路部１４２には、横型ｎチャネルＭＯＳＦＥＴ１２０のソースとして高不純物濃度のｎ+型ソース領域１２２が形成されていることで、ｎ+型ソース領域１２２をエミッタとし、ｐ-型ウェル領域１２１をベースとし、ｎ-型基板領域１０２ａをコレクタとする縦型の寄生バイポーラ素子１４３が形成される。
横型ｎチャネルＭＯＳＦＥＴ１２０のｎ+型ソース領域１２２は、低電位側のＧＮＤ端子に電気的に接続されている。このため、サージ電圧の上昇に伴って回路部１４２に発生した電流（以下、アバランシェ電流とする）１４４が増加してくると、アバランシェ電流（正孔電流）の一部の電流１４４ａがｐ-型ウェル領域１２１を経由してｎ+型ソース領域１２２に流れ込む。この電流１４４ａがベース電流となり、寄生バイポーラ素子１４３がオン状態になってスナップバックする。
寄生バイポーラ素子１４３がスナップバックすると、回路部１４２のインピーダンスが急激に低下して横型ｎチャネルＭＯＳＦＥＴ１２０のｎ+型ソース領域１２２に電流１４４ａが集中する。横型ｎチャネルＭＯＳＦＥＴ１２０のｎ+型ソース領域１２２は比較的小面積で形成されるため、横型ｎチャネルＭＯＳＦＥＴ１２０の破壊電流量は小さい。このため、横型ｎチャネルＭＯＳＦＥＴ１２０のｎ+型ソース領域１２２が電流１４４ａの集中により破壊される虞がある。
横型ｎチャネルＭＯＳＦＥＴ１２０のｎ+型ソース領域１２２が電流集中により破壊してしまうと、縦型ダイオード１３０のｐｎ接合面積を大きくして縦型ダイオード１３０の破壊耐量を高くしたとしても、寄生バイポーラ素子１４３がスナップバックする電流１４４ａによってパワーＩＣ全体のサージ耐量が決定してしまう。このため、パワーＩＣ全体のサージ耐量を効果的に向上させることができない。
この問題を解消するには、寄生バイポーラ素子１４３がスナップバックしても回路部１４２が破壊されない構造（以下、１つ目の構造とする）とする、または、回路部１４２で寄生バイポーラ素子１４３がスナップバックしにくい構造（以下、２つ目の構造とする）とする必要がある。上記１つ目の構造では、回路部１４２で寄生バイポーラ素子１４３がスナップバックしても回路部１４２が破壊されなければ、所定の電流値以上では当該寄生バイポーラ素子１４３が保護用素子となり、縦型ダイオード１３０よりもサージ電流の吸収能力が大幅に上昇するため、サージ耐量の向上には有用である。しかしながら、回路部１４２の微細化が進むと、横型ｎチャネルＭＯＳＦＥＴ１２０のｎ+型ソース領域１２２の面積の減少とともに、ｎ+型ソース領域１２２とソース電極１２７とのコンタクトが形成されるコンタクトホール１０９ａの幅が狭くなり、コンタクトホール１０９ａの破壊電流量が小さくなる。このため、寄生バイポーラ素子１４３のスナップバック後の電流集中によってｎ+型ソース領域１２２につながるコンタクトホール１０９ａが破壊されやすくなり、回路部１４２の破壊電流量がよりいっそう低下する。このため、回路部１４２の微細化と破壊電流量の増加とを両立させることは困難である。したがって、上記２つ目の構造を実現して、回路部１４２で寄生バイポーラ素子１４３をスナップバックしにくくすることが望まれる。
上記特許文献４〜７は、トレンチコンタクト構造による縦型ＭＯＳＦＥＴの特性改善（サージ耐量向上、低オン抵抗化）に関する技術であり、上記特許文献４〜７には、パワーＩＣの回路部の寄生構造に起因する問題を解消してパワーＩＣのサージ耐量を向上させることについて言及されていない。また、上記特許文献４〜７には、トレンチコンタクト構造によってパワーＩＣの出力段および回路部の特性を同時に改善することについて言及されていない。また、上記特許文献４〜７には、出力段用の縦型半導体素子と回路用の横型半導体素子との両方に適切に適用可能なトレンチコンタクト構造について言及されていない。
この発明は、上述した従来技術による問題点を解消するため、主回路部と当該主回路部を制御する回路部とを同一の半導体基板に備えた半導体装置において、回路部のサージ耐量を向上させることができるとともに、主回路部の電気的特性を向上させることができる半導体装置および半導体装置の製造方法を提供することを目的とする。
上述した課題を解決し、本発明の目的を達成するため、この発明にかかる半導体装置は、第１素子および第２素子を同一の半導体基板に備えた半導体装置であって、次の特徴を有する。前記第１素子は、第２導電型の第１半導体領域、第１導電型の第２半導体領域、第２導電型の第３半導体領域、第１導電型の半導体層、第１ゲート絶縁膜、第１ゲート電極、第１トレンチおよび第１，２電極を有する。前記第１半導体領域は、第１導電型の前記半導体基板の第１主面の表面層に選択的に設けられている。前記第２半導体領域は、前記第１半導体領域の内部に選択的に設けられている。前記第３半導体領域は、前記第１半導体領域の内部に選択的に設けられている。前記第３半導体領域は、前記第１半導体領域よりも不純物濃度が高い。
前記半導体層は、前記半導体基板の、前記第１半導体領域よりも第２主面側に設けられ、第１半導体領域に接する。前記第１ゲート絶縁膜は、前記第１半導体領域の、前記第２半導体領域と前記半導体層との間の領域に接して設けられている。前記第１ゲート電極は、前記第１ゲート絶縁膜を挟んで前記第１半導体領域の反対側に設けられている。前記第１トレンチは、前記第２半導体領域および前記第３半導体領域にわたって、前記半導体基板の第１主面から所定深さで設けられている。前記第１電極は、前記第１トレンチの内部に埋め込まれ、前記第２半導体領域および前記第３半導体領域に電気的に接続されている。前記第２電極は、前記半導体基板の第２主面に設けられ、前記半導体基板に電気的に接続されている。
前記第２素子は、第２導電型の第４半導体領域、第１導電型の第５半導体領域、第１導電型の第６半導体領域、第２導電型の第７半導体領域、第２ゲート絶縁膜、第２ゲート電極、第２，３トレンチおよび第３，４電極を有する。前記第４半導体領域は、前記半導体基板の第１主面の表面層に、前記第１半導体領域と離して選択的に設けられている。前記第５半導体領域は、前記第４半導体領域の内部に選択的に設けられている。前記第６半導体領域は、前記第４半導体領域の内部に、前記第５半導体領域と離して選択的に設けられている。前記第７半導体領域は、前記第４半導体領域の内部に選択的に設けられている。前記第７半導体領域は、前記第４半導体領域よりも不純物濃度が高い。前記第２ゲート絶縁膜は、前記第４半導体領域の、前記第５半導体領域と前記第６半導体領域との間の領域に接して設けられている。前記第２ゲート電極は、前記第２ゲート絶縁膜を挟んで前記第４半導体領域の反対側に設けられている。
前記第２トレンチは、前記第５半導体領域および前記第７半導体領域にわたって、前記半導体基板の第１主面から所定深さで設けられている。前記第３トレンチは、前記第６半導体領域に、前記半導体基板の第１主面から所定深さで設けられている。前記第３電極は、前記第２トレンチの内部に埋め込まれ、前記第５半導体領域および前記第７半導体領域に電気的に接続されている。前記第４電極は、前記第３トレンチの内部に埋め込まれ、前記第６半導体領域に電気的に接続されている。前記第４半導体領域の内部に、前記第２素子と離して、第２導電型の第８半導体領域が選択的に設けられている。前記第８半導体領域は、前記半導体基板の第１主面から前記第４半導体領域を貫通して前記半導体層に達する。前記第８半導体領域は、前記第４半導体領域よりも不純物濃度が高い。前記第３トレンチの深さは、前記第６半導体領域の深さよりも浅い。前記第７半導体領域は、前記第２トレンチの底面を覆い、前記半導体基板の第１主面から所定深さにおいて不純物濃度が最も高い。
また、この発明にかかる半導体装置は、上述した発明において、前記第２トレンチの深さは、前記第５半導体領域の深さよりも浅いことを特徴とする。
また、この発明にかかる半導体装置は、上述した発明において、前記第２トレンチの深さは、前記第５半導体領域の深さより深いことを特徴とする。
また、この発明にかかる半導体装置は、上述した発明において、前記第４半導体領域の内部に選択的に設けられ、前記第２トレンチの、前記第５半導体領域側に対して反対側の側壁を覆う、前記第４半導体領域よりも不純物濃度が高い第２導電型の第９半導体領域をさらに備えることを特徴とする。
また、この発明にかかる半導体装置は、上述した発明において、前記第７半導体領域は、前記第９半導体領域に接することを特徴とする。
また、この発明にかかる半導体装置は、上述した発明において、前記第７半導体領域は、前記第５半導体領域に接することを特徴とする。
また、この発明にかかる半導体装置は、上述した発明において、前記第７半導体領域は、前記第２トレンチの底面から前記第４半導体領域の内部に放射状に第２導電型不純物が拡散されてなる円形状または楕円状の断面形状を有することを特徴とする。
また、この発明にかかる半導体装置は、上述した発明において、前記第７半導体領域は、前記第５半導体領域を挟んで前記第６半導体領域と反対側に設けられていることを特徴とする。
また、この発明にかかる半導体装置は、上述した発明において、前記第３トレンチの全体が前記第６半導体領域で覆われていることを特徴とする。
また、この発明にかかる半導体装置は、上述した発明において、前記第１トレンチの深さは、前記第２半導体領域の深さよりも浅いことを特徴とする。
また、この発明にかかる半導体装置は、上述した発明において、前記第１トレンチは、前記第２半導体領域を貫通して前記第１半導体領域に達することを特徴とする。
また、この発明にかかる半導体装置は、上述した発明において、前記第３半導体領域は、前記第２半導体領域に接することを特徴とする。
また、この発明にかかる半導体装置は、上述した発明において、前記第３半導体領域は、前記第１トレンチの底面から前記第１半導体領域の内部に放射状に第２導電型不純物が拡散されてなる円形状または楕円状の断面形状を有することを特徴とする。
また、この発明にかかる半導体装置は、上述した発明において、前記第８半導体領域は、前記第４半導体領域の外周に沿って設けられ、前記第２素子の周囲を囲むことを特徴とする。
また、上述した課題を解決し、本発明の目的を達成するため、この発明にかかる半導体装置の製造方法は、第１素子および第２素子を同一の半導体基板に備えた半導体装置の製造方法であって、次の特徴を有する。前記第１素子の形成工程は、第１〜８工程を含む。前記第１工程は、第１導電型の前記半導体基板の第１主面を構成する第１導電型の半導体層の表面層に第２導電型の第１半導体領域を選択的に形成する。前記第２工程は、前記第１半導体領域の内部に、第１導電型の第２半導体領域を選択的に形成する。前記第３工程は、前記第１半導体領域の内部に、前記第１半導体領域よりも不純物濃度の高い第２導電型の第３半導体領域を選択的に形成する。
前記第４工程は、前記第１半導体領域の、前記第２半導体領域と前記半導体層との間の領域に接する第１ゲート絶縁膜を形成する。前記第５工程は、前記第１ゲート絶縁膜を挟んで前記第１半導体領域の反対側に第１ゲート電極を形成する。前記第６工程は、前記第２半導体領域および前記第３半導体領域にわたって、前記半導体基板の第１主面から所定深さで第１トレンチを形成する。前記第７工程は、前記第１トレンチの内部に第１電極を埋め込む。前記第８工程は、前記半導体基板の第２主面に第２電極を形成する。
前記第２素子の形成工程は、第９〜１８工程を含む。前記第９工程は、前記半導体層の表面層に、前記第１半導体領域と離して第２導電型の第４半導体領域を選択的に形成する。前記第１０工程は、前記第４半導体領域の内部に、第１導電型の第５半導体領域を選択的に形成する。前記第１１工程は、前記第４半導体領域の内部に、前記第５半導体領域と離して、第１導電型の第６半導体領域を選択的に形成する。前記第１２工程は、前記第４半導体領域の内部に、前記第４半導体領域よりも不純物濃度の高い第２導電型の第７半導体領域を選択的に形成する。前記第１３工程は、前記第４半導体領域の、前記第５半導体領域と第６半導体領域との間の領域に接する第２ゲート絶縁膜を形成する。前記第１４工程は、前記第２ゲート絶縁膜を挟んで前記第１半導体領域の反対側に第２ゲート電極を形成する。前記第１５工程は、前記第５半導体領域および前記第７半導体領域にわたって、前記半導体基板の第１主面から所定深さで第２トレンチを形成する。
前記第１６工程は、前記第６半導体領域に、前記半導体基板の第１主面から所定深さで第３トレンチを形成する。前記第１７工程は、前記第２トレンチの内部に第３電極を埋め込む。前記第１８工程は、前記第３トレンチの内部に第４電極を埋め込む。前記第４半導体領域の内部に、前記第２素子と離して、前記半導体基板の第１主面から前記第４半導体領域を貫通して前記半導体層に達する、前記第４半導体領域よりも不純物濃度の高い第２導電型の第８半導体領域を選択的に形成する第１９工程をさらに行う。前記第１５工程の後に前記第１２工程を行う。前記第１２工程では、前記第２トレンチの底面に第２導電型不純物をイオン注入することで、前記第２トレンチの底面を覆う前記第７半導体領域を形成する。
また、この発明にかかる半導体装置の製造方法は、上述した発明において、前記第２工程、前記第１０工程および前記第１１工程を同時に行うことを特徴とする。
また、この発明にかかる半導体装置の製造方法は、上述した発明において、前記第６工程および前記第１５工程を同時に行うことを特徴とする。
また、この発明にかかる半導体装置の製造方法は、上述した発明において、前記第６工程、前記第１５工程および前記第１６工程を同時に行うことを特徴とする。
上述した発明によれば、ｐ++型コンタクト領域（第７半導体領域）を半導体基板のおもて面よりも深い位置に配置することができるため、回路部で発生したアバランシェ電流を吸収しやすくなる。これにより、回路部で発生したアバランシェ電流の一部の電流が第２素子のｎ+型ソース領域（第５半導体領域）に流れ込みにくくなり、回路部で寄生バイポーラ動作が起きにくくなる。
本発明にかかる半導体装置および半導体装置の製造方法によれば、主回路部（出力段部）と当該主回路部を制御する回路部とを同一の半導体基板に備えた半導体装置において、回路部のサージ耐量を向上させることができるとともに、主回路部の電気的特性を向上させることができるという効果を奏する。
実施の形態１にかかる半導体装置の構造を示す断面図である。 図１の回路部を半導体基板のおもて面側から見たレイアウトを示す平面図である。 実施の形態１にかかる半導体装置の製造途中の状態を示す断面図である。 実施の形態１にかかる半導体装置の製造途中の状態を示す断面図である。 実施の形態１にかかる半導体装置の製造途中の状態を示す断面図である。 実施の形態１にかかる半導体装置の製造途中の状態を示す断面図である。 実施の形態１にかかる半導体装置の製造途中の状態を示す断面図である。 実施の形態１にかかる半導体装置の製造途中の状態を示す断面図である。 実施の形態１にかかる半導体装置の製造途中の状態を示す断面図である。 実施の形態２にかかる半導体装置の構造を示す断面図である。 実施の形態２にかかる半導体装置の製造途中の状態を示す断面図である。 実施の形態２にかかる半導体装置の製造途中の状態を示す断面図である。 実施の形態２にかかる半導体装置の製造途中の状態を示す断面図である。 実施の形態３にかかる半導体装置を半導体基板のおもて面側から見たレイアウトを示す平面図である。 実施の形態４にかかる半導体装置を半導体基板のおもて面側から見たレイアウトを示す平面図である。 実施の形態５にかかる半導体装置を半導体基板のおもて面側から見たレイアウトを示す平面図である。 従来の半導体装置の構造を示す断面図である。
以下に添付図面を参照して、この発明にかかる半導体装置および半導体装置の製造方法の好適な実施の形態を詳細に説明する。本明細書および添付図面においては、ｎまたはｐを冠記した層や領域では、それぞれ電子または正孔が多数キャリアであることを意味する。また、ｎやｐに付す＋および−は、それぞれそれが付されていない層や領域よりも高不純物濃度および低不純物濃度であることを意味する。なお、以下の実施の形態の説明および添付図面において、同様の構成には同一の符号を付し、重複する説明を省略する。
（実施の形態１）
実施の形態１にかかる半導体装置の構造について説明する。図１は、実施の形態１にかかる半導体装置の構造を示す断面図である。図１に示す回路部４２の断面構造は、図２の切断線Ａ−Ａ’における断面構造である。図１には、実施の形態１にかかる半導体装置の一例として、出力段用の縦型ｎチャネルパワーＭＯＳＦＥＴと、制御回路用の横型ＣＭＯＳと、を同一の半導体基板（半導体チップ）上に設けた車載用のハイサイド型パワーＩＣを示す。図１では、素子間に配置され素子同士を分離するＬＯＣＯＳ（Ｌｏｃａｌ Ｏｘｉｄａｔｉｏｎ ｏｆ Ｓｉｌｉｃｏｎ：局部絶縁）膜などの厚い絶縁膜を図示省略する（図２，１４〜１６においても同様）。
図１に示す実施の形態１にかかる半導体装置は、半導体基板１３上に出力段部４１および回路部４２を備える。半導体基板１３は、ｎ+型出発基板１のおもて面上にｎ-型半導体層２をエピタキシャル成長させてなるエピタキシャル基板である。出力段部４１および回路部４２は、互いに離して配置されている。出力端子（ＯＵＴ端子）および低電位側の接地端子（ＧＮＤ端子）は、半導体基板１３のおもて面に設けられている。高電位側の電源電圧端子（Ｖｃｃ端子）は、半導体基板１３の裏面に設けられている。
出力段部４１には、出力段用の縦型ｎチャネルパワーＭＯＳＦＥＴとして、例えばトレンチゲート構造の縦型ＭＯＳＦＥＴ（第１素子）１０が配置されている。この出力段用の縦型ＭＯＳＦＥＴ１０は、ソース電極１１とのコンタクト用のトレンチ（以下、第１コンタクトトレンチ（第１トレンチ）とする）１１ａを有するトレンチコンタクト構造を備える。図１には、縦型ＭＯＳＦＥＴ１０の１つの単位セルのみを示すが、同一構成の複数の単位セルが隣接して配置されてもよい。
出力段部４１において、ｎ+型出発基板１およびｎ-型半導体層２はそれぞれ出力段用の縦型ＭＯＳＦＥＴ１０のドレイン領域およびドリフト領域として機能する。半導体基板１３のおもて面側（ｎ-型半導体層２の、ｎ+型出発基板１側に対して反対側）には、縦型ＭＯＳＦＥＴ１０のＭＯＳゲート構造が設けられている。
縦型ＭＯＳＦＥＴ１０のＭＯＳゲート構造は、トレンチ（以下、ゲートトレンチとする）３、ゲート絶縁膜（第１ゲート絶縁膜）４、ゲート電極（第１ゲート電極）５、ｐ型ベース領域（第１半導体領域）６、ｎ+型ソース領域（第２半導体領域）７およびｐ++型コンタクト領域（第３半導体領域）８からなるトレンチゲート構造である。ゲートトレンチ３は、半導体基板１３のおもて面から所定深さで設けられている。ゲート電極５は、ゲートトレンチ３の内部にゲート絶縁膜４を介して設けられている。
ｐ型ベース領域６は、半導体基板１３のおもて面からゲートトレンチ３よりも浅い深さで設けられている。ｐ型ベース領域６は、ゲートトレンチ３の側壁においてゲート絶縁膜４を挟んでゲート電極５と対向する。ｎ+型ソース領域７およびｐ++型コンタクト領域８は、ｐ型ベース領域６の内部にそれぞれ選択的に設けられている。ｎ+型ソース領域７は、ゲートトレンチ３の側壁においてゲート絶縁膜４を挟んでゲート電極５と対向する。
ｐ++型コンタクト領域８は、第１コンタクトトレンチ１１ａの底面を覆う。ｐ++型コンタクト領域８は、第１コンタクトトレンチ１１ａの底面コーナー部を覆っていてもよい。第１コンタクトトレンチ１１ａの底面コーナー部とは、第１コンタクトトレンチ１１ａの側壁と底面との境界である。ｐ++型コンタクト領域８は、ｎ+型ソース領域７に接することが好ましい。
このｐ++型コンタクト領域８は、第１コンタクトトレンチ１１ａの底面からｐ型ベース領域６の内部に放射状にｐ型不純物が拡散されてなる略円形状または略楕円状の断面形状を有する。ｐ++型コンタクト領域８の深さは、ｎ+型ソース領域７の深さよりも深い。ｐ++型コンタクト領域８は、半導体基板１３のおもて面から深さ方向Ｚに離れた位置に配置されていてもよい。
図１には、ｐ++型コンタクト領域８がｎ+型ソース領域７よりも低不純物濃度である場合を示す。この場合、ｐ++型コンタクト領域８は、ｎ+型ソース領域７の第１コンタクトトレンチ１１ａ側の端部を覆い、ｎ+型ソース領域７の下面（ｎ+型出発基板１側の端部）まで延在する。図１では図示省略するが、ｐ++型コンタクト領域８の内部に、ｐ+型コンタクト領域８ａが選択的に設けられていてもよい（図９参照）。この場合、ｐ+型コンタクト領域８ａおよびｐ++型コンタクト領域８で、第１コンタクトトレンチ１１ａの底面が覆われる。
半導体基板１３のおもて面には、ゲート電極５を覆うように層間絶縁膜９が設けられている。層間絶縁膜９には、半導体基板１３のおもて面を選択的に露出する第１〜４コンタクトホール９ａ〜９ｄがそれぞれ設けられている。第１コンタクトトレンチ１１ａは、半導体基板１３の、第１コンタクトホール９ａに露出する部分に、半導体基板１３のおもて面からｎ+型ソース領域７よりも浅い深さで設けられている。第１コンタクトトレンチ１１ａの幅は、例えば第１コンタクトホール９ａの幅と略同じである。
第１コンタクトトレンチ１１ａの底面は、ｎ+型ソース領域７およびｐ++型コンタクト領域８の内部で終端している。第１コンタクトトレンチ１１ａの側壁にｎ+型ソース領域７が露出されている。縦型ＭＯＳＦＥＴ１０の単位セルが隣接して複数配置される場合、第１コンタクトトレンチ１１ａの両側壁にｎ+型ソース領域７が露出される。第１コンタクトトレンチ１１ａの底面には、ｐ++型コンタクト領域８（ｐ+型コンタクト領域８ａを設けた場合には、ｐ+型コンタクト領域８ａおよびｐ++型コンタクト領域８）が露出されている。
第１コンタクトトレンチ１１ａの内部には、ソース電極（ソース端子（第１電極））１１として、例えばタングステン（Ｗ）等の導電膜１１ｂが埋め込まれている。ｎ+型ソース領域７およびｐ++型コンタクト領域８は、導電膜１１ｂおよび金属配線層１１ｃを介して、出力端子に電気的に接続されている。半導体基板１３の裏面（ｎ+型出発基板１の裏面）には、縦型ＭＯＳＦＥＴ１０のドレイン電極（ドレイン端子（第２電極））１２が設けられている。このドレイン電極１２は、例えば車載用バッテリーが接続されるＶｃｃ端子である。
回路部４２には、制御回路などの各回路が設けられている。図１の回路部４２には、制御回路用の横型ＣＭＯＳを構成する相補に接続された横型ｐチャネルＭＯＳＦＥＴおよび横型ｎチャネルＭＯＳＦＥＴのうち、横型ｎチャネルＭＯＳＦＥＴ（第２素子）２０のみを図示する。制御回路用の横型ｎチャネルＭＯＳＦＥＴ２０は、ソース電極２７とのコンタクト用のトレンチ（以下、第２コンタクトトレンチ（第２トレンチ）とする）２７ａと、ドレイン電極２８とのコンタクト用のトレンチ（以下、第３コンタクトトレンチ（第３トレンチ）とする）２８ａと、を有するトレンチコンタクト構造を備える。
例えば、回路部４２において、半導体基板１３のおもて面の表面層には、ｐ-型ウェル領域（第４半導体領域）２１が選択的に設けられている。ｐ-型ウェル領域２１の深さは、たとえば、出力段用の縦型ＭＯＳＦＥＴ１０のｐ型ベース領域６の深さよりも深くてもよい。ｐ-型ウェル領域２１の内部に、横型ｎチャネルＭＯＳＦＥＴ２０のｎ+型ソース領域（第５半導体領域）２２、ｎ+型ドレイン領域（第６半導体領域）２３およびｐ++型コンタクト領域（第７半導体領域）２４がそれぞれ選択的に設けられている。
ｎ+型ソース領域２２は、ｎ+型ドレイン領域２３と離して配置されている。ｎ+型ソース領域２２は、第２コンタクトトレンチ２７ａの一方の側壁において導電膜２７ｂに接する。ｎ+型ドレイン領域２３は、第３コンタクトトレンチ２８ａの全体を覆う。ｎ+型ドレイン領域２３の深さｄ１は、例えば０．５μｍ以上０．６μｍ以下程度であってもよい。また、ｎ+型ソース領域２２およびｎ+型ドレイン領域２３の深さは、例えば縦型ＭＯＳＦＥＴ１０のｎ+型ソース領域７の深さと同じであってもよい。
ｐ++型コンタクト領域２４は、ｎ+型ソース領域２２の、ｎ+型ドレイン領域２３側に対して反対側に設けられている。ｐ++型コンタクト領域２４は、第２コンタクトトレンチ２７ａの底面を覆う。第２コンタクトトレンチ２７ａの底面から底面コーナー部にわたって、ｐ++型コンタクト領域２４に覆われていてもよい。第２コンタクトトレンチ２７ａの底面コーナー部とは、第２コンタクトトレンチ２７ａの側壁と底面との境界である。ｐ++型コンタクト領域２４は、ｎ+型ソース領域２２に接することが好ましい。
ｐ++型コンタクト領域２４は、第２コンタクトトレンチ２７ａの底面からｐ-型ウェル領域２１の内部に放射状にｐ型不純物が拡散されてなる略円形状または略楕円状の断面形状を有する。ｐ++型コンタクト領域２４の深さは、ｎ+型ソース領域２２の深さよりも深い。ｐ++型コンタクト領域２４は、半導体基板１３のおもて面から深さ方向Ｚに離れた位置に配置されていてもよい。図１には、ｐ++型コンタクト領域２４がｎ+型ソース領域２２よりも低不純物濃度である場合を示す。この場合、ｐ++型コンタクト領域２４は、ｎ+型ソース領域２２の第２コンタクトトレンチ２７ａ側の端部を覆い、ｎ+型ソース領域２２の下面（ｎ+型出発基板１側の端部）まで延在する。
また、ｐ-型ウェル領域２１の内部に、第２コンタクトトレンチ２７ａの、ｎ+型ソース領域２２側に対して反対側の側壁を覆うように、ｐ+型コンタクト領域（第９半導体領域）２９が選択的に設けられていてもよい。ｐ+型コンタクト領域２９は、ｐ++型コンタクト領域２４に接していることが好ましい。その理由は、第２コンタクトトレンチ２７ａの内部の導電膜２７ｂが高抵抗なｐ-型ウェル領域２１に接触しない構成とすることができるからである。
ｐ-型ウェル領域２１の、ｎ+型ソース領域２２とｎ+型ドレイン領域２３とに挟まれた部分の表面上には、ゲート絶縁膜（第２ゲート絶縁膜）２５を介してゲート電極（第２ゲート電極）２６が設けられている。
また、ｐ-型ウェル領域２１には、ｐ-型ウェル領域２１を深さ方向Ｚに貫通して、ｎ-型基板領域（第１導電型層）２ａに達するｐ+型拡散領域（第８半導体領域）３１が設けられている。ｎ-型基板領域２ａは、ｎ-型半導体層２の、ｐ-型ウェル領域２１等が形成されずにそのままの導電型および不純物濃度で残る部分である。深さ方向Ｚとは、半導体基板１３のおもて面から裏面に向かう方向である。すなわち、ｐ+型拡散領域３１の深さは、ｐ-型ウェル領域２１の深さ以上となっている。
ｐ+型拡散領域３１は、横型ｎチャネルＭＯＳＦＥＴ２０のｎ+型ソース領域２２、ｎ+型ドレイン領域２３およびｐ++型コンタクト領域２４と離して設けられている。また、ｐ+型拡散領域３１は、例えば、ｐ-型ウェル領域２１の外周付近に、例えばｐ-型ウェル領域２１の外周に沿って設けられ、ｐ-型ウェル領域２１の中央部（ｐ-型ウェル領域２１の、ｐ+型拡散領域３１よりも内側部分）２１ａの周囲を囲む。ｐ-型ウェル領域２１の中央部２１ａには、横型ｎチャネルＭＯＳＦＥＴ２０の複数の単位セルが隣接して配置されていてもよい。
ｐ+型拡散領域３１は、半導体基板１３のおもて面上に積層される金属配線層２７ｃ，２８ｃ，３３ｃの電位によるｐ-型ウェル領域２１の反転を防止する反転防止層として機能する。また、ｐ+型拡散領域３１は、横型ｎチャネルＭＯＳＦＥＴ２０が隣接する他のデバイスから、ノイズ等の影響を受けるのを防止するガードリングとして機能する。また、ｐ+型拡散領域３１とｎ-型基板領域２ａとのｐｎ接合で、サージ保護用の縦型ダイオード３０が形成される。
ｐ+型拡散領域３１の内部には、ｐ++型コンタクト領域３２が選択的に設けられている。ｐ++型コンタクト領域３２は、接地電位のコンタクト電極３３とのコンタクト用のトレンチ（以下、第４コンタクトトレンチとする）３３ａの底面を覆う。ｐ++型コンタクト領域３２は、第４コンタクトトレンチ３３ａの底面コーナー部を覆っていてもよい。第４コンタクトトレンチ３３ａの底面コーナー部とは、第４コンタクトトレンチ３３ａの側壁と底面との境界である。
ｐ++型コンタクト領域３２は、第４コンタクトトレンチ３３ａの底面からｐ+型拡散領域３１の内部に放射状にｐ型不純物が拡散されてなる略円形状または略楕円状の断面形状を有する。ｐ++型コンタクト領域３２の深さは、例えば縦型ＭＯＳＦＥＴ１０のｐ++型コンタクト領域８や、横型ｎチャネルＭＯＳＦＥＴ２０のｐ++型コンタクト領域２４の深さと同じであってもよい。
第２コンタクトトレンチ２７ａは、半導体基板１３の、第２コンタクトホール９ｂに露出する部分に、半導体基板１３のおもて面からｎ+型ソース領域２２よりも浅い深さで設けられている。第２コンタクトトレンチ２７ａの底面は、ｎ+型ソース領域２２、ｐ++型コンタクト領域２４およびｐ+型コンタクト領域２９の内部で終端している。第２コンタクトトレンチ２７ａの幅は、例えば第２コンタクトホール９ｂの幅と略同じである。
第２コンタクトトレンチ２７ａの底面にはｐ++型コンタクト領域２４が露出されている。第２コンタクトトレンチ２７ａの一方の側壁にはｎ+型ソース領域２２が露出され、他方の側壁にはｐ+型コンタクト領域２９が露出されている。ｐ+型コンタクト領域２９を設けない場合には、第２コンタクトトレンチ２７ａの他方の側壁にｐ-型ウェル領域２１が露出される。
第２コンタクトトレンチ２７ａの内部には、ソース電極（ソース端子（第３電極））２７として、例えばタングステン等の導電膜２７ｂが埋め込まれている。ｎ+型ソース領域２２およびｐ++型コンタクト領域２４は、導電膜２７ｂおよび金属配線層２７ｃを介して、ＧＮＤ端子に電気的に接続されている。
第３コンタクトトレンチ２８ａは、半導体基板１３の、第３コンタクトホール９ｃに露出する部分に、半導体基板１３のおもて面から所定の深さｄ２で設けられている。第３コンタクトトレンチ２８ａの深さｄ２は、例えば第２コンタクトトレンチ２７ａの深さと同じであってもよく、具体的には、例えば０．２μｍ以下０．３μｍ以上程度であってもよい。第３コンタクトトレンチ２８ａの底面は、ｎ+型ドレイン領域２３の内部で終端している。
すなわち、第３コンタクトトレンチ２８ａはｎ+型ドレイン領域２３に完全に覆われ、ｎ+型ドレイン領域２３によりドレイン電極２８とｐ-型ウェル領域２１とが分離されている。第３コンタクトトレンチ２８ａがｎ+型ドレイン領域２３を貫通してバックゲートであるｐ-型ウェル領域２１に達していると、横型ｎチャネルＭＯＳＦＥＴ２０がＭＯＳＦＥＴとして機能しないため、好ましくない。
第３コンタクトトレンチ２８ａの幅は、例えば第３コンタクトホール９ｃの幅と略同じである。第３コンタクトトレンチ２８ａの内部には、ドレイン電極（ドレイン端子（第４電極））２８として、例えばタングステン等の導電膜２８ｂが埋め込まれている。ｎ+型ドレイン領域２３は、導電膜２８ｂおよび金属配線層２８ｃを介して、ソース電極２７よりも高電位の端子に電気的に接続されている。
第４コンタクトトレンチ３３ａは、半導体基板１３の、第４コンタクトホール９ｄに露出する部分に、半導体基板１３のおもて面から所定の深さで設けられている。第４コンタクトトレンチ３３ａの深さは、例えば第２コンタクトトレンチ２７ａの深さと同じであってもよい。第４コンタクトトレンチ３３ａの底面はｐ++型コンタクト領域３２の内部で終端しており、第４コンタクトトレンチ３３ａの底面にはｐ++型コンタクト領域３２が露出されている。
第４コンタクトトレンチ３３ａの幅は、例えば第４コンタクトホール９ｄの幅と略同じである。第４コンタクトトレンチ３３ａの内部には、接地電位のコンタクト電極３３として、例えばタングステン等の導電膜３３ｂが埋め込まれている。ｐ+型拡散領域３１、ｐ++型コンタクト領域３２、導電膜３３ｂおよび金属配線層３３ｃを介して、バックゲートであるｐ-型ウェル領域２１がＧＮＤ端子に電気的に接続されている。
次に、回路部４２の各部の平面形状および半導体基板のおもて面側から見たレイアウトについて説明する。図２は、図１の回路部を半導体基板のおもて面側から見たレイアウトを示す平面図である。図２に示すように、バックゲートであるｐ-型ウェル領域２１は、例えば略矩形状の平面形状を有する。ｐ-型ウェル領域２１には、横型ｎチャネルＭＯＳＦＥＴ２０の活性領域（以下、第１活性領域とする）５１と、サージ保護用の縦型ダイオード３０の活性領域（以下、第２活性領域とする）５２と、が設けられている。
第１活性領域５１は、横型ｎチャネルＭＯＳＦＥＴ２０のオン状態のときに主電流が流れる領域である。第１活性領域５１は、例えば半導体基板１３の中央部に略矩形状の平面形状で配置されている。第２活性領域５２は、第１活性領域５１と離して配置され、略矩形状に第１活性領域５１の周囲を囲む。第２活性領域５２には、サージ保護用の縦型ダイオード３０が配置されている。
第１活性領域５１と第２活性領域５２との距離ｄ１０は、加工精度で制約されるＬＯＣＯＳ膜の最少残し寸法以上で、かつ第２活性領域５２を取り囲むｐ+型拡散領域３１が、第１活性領域５１のうちゲート電極２６で覆われた部分の内側に入り込まない程度の距離まで低減することができる。図２には、最も細かい破線で第１活性領域５１の輪郭を示す（図１４〜１６の第１活性領域、図１４，１５の第３活性領域も同様）。第２活性領域５２は、第１活性領域５１の輪郭を示す破線と同じ細かさの破線５２ａ，５２ｂ間の領域である（図１４〜１６の第２活性領域も同様）。
具体的には、第１活性領域５１には、横型ｎチャネルＭＯＳＦＥＴ２０のｎ+型ソース領域２２、ｎ+型ドレイン領域２３およびｐ++型コンタクト領域２４が配置されている。第１活性領域５１は、横型ｎチャネルＭＯＳＦＥＴ２０のすべての単位セルが配置可能で、かつ可能な限り表面積の小さい例えば略矩形状の平面形状を有する。ｎ+型ソース領域２２、ｎ+型ドレイン領域２３およびｐ++型コンタクト領域２４は、例えば略矩形状の平面形状を有する。ｎ+型ドレイン領域２３の表面積は、例えばｎ+型ソース領域２２の表面積よりも大きくてもよい。
ｎ+型ソース領域２２とｎ+型ドレイン領域２３との間に、例えば略矩形状の平面形状でゲート電極２６が設けられている。ｐ++型コンタクト領域２４は、上述したようにｎ+型ソース領域２２の、ｎ+型ドレイン領域２３側に対して反対側に、ｎ+型ソース領域２２に接して設けられている。ｐ++型コンタクト領域２４は、第１活性領域５１の内部で終端しており、第１活性領域５１の外側（ｐ+型拡散領域３１側）に延在していない。ｐ++型コンタクト領域２４の表面積は、例えばｎ+型ソース領域２２の表面積よりも小さくてもよい。
これらｎ+型ソース領域２２、ｎ+型ドレイン領域２３、ｐ++型コンタクト領域２４およびゲート電極２６は、例えば、ｎ+型ソース領域２２およびｎ+型ドレイン領域２３が並ぶ方向（以下、第１方向とする）Ｘと直交する方向（以下、第２方向とする）Ｙに直線状に延びるストライプ状に配置されている。第２，３コンタクトトレンチ２７ａ，２８ａは、例えば略矩形状の平面形状を有する。第２コンタクトトレンチ２７ａは、ｎ+型ソース領域２２およびｐ++型コンタクト領域２４に跨るように配置されている。第３コンタクトトレンチ２８ａは、ｎ+型ドレイン領域２３に配置されている。
第２活性領域５２には、サージ保護用の縦型ダイオード３０を構成するｐ+型拡散領域３１およびｐ++型コンタクト領域３２が配置されている。第２活性領域５２は、図示省略するＬＯＣＯＳ膜などの厚い絶縁膜により第１活性領域５１と分離されている。すなわち、第１活性領域５１と第２活性領域５２との間において、半導体基板１３のおもて面にはＬＯＣＯＳ膜が設けられている。
ｐ+型拡散領域３１は、例えば、略矩形状に横型ｎチャネルＭＯＳＦＥＴ２０の周囲を囲むレイアウトでｐ-型ウェル領域２１に配置されている。ｐ+型拡散領域３１は、第２活性領域５２よりも内側（第１活性領域５１側）や、第２活性領域５２よりも外側（半導体基板１３の端面側）にわたって設けられていてもよい。ｐ++型コンタクト領域３２は、例えば、第１活性領域５１の周囲を囲むレイアウトでｐ+型拡散領域３１に設けられている。第４コンタクトトレンチ３３ａは、ｐ++型コンタクト領域３２に沿った矩形状で当該ｐ++型コンタクト領域３２に配置され、第１活性領域５１の周囲を囲む。
図１の出力段部４１を半導体基板のおもて面側から見たレイアウトは図示省略するが、出力段部４１に配置された出力段用の縦型ＭＯＳＦＥＴ１０のｎ+型ソース領域７、ｐ++型コンタクト領域８および第１コンタクトトレンチ１１ａのレイアウトは、それぞれ、例えば、回路部４２に配置された制御回路用の横型ｎチャネルＭＯＳＦＥＴ２０のｎ+型ソース領域２２、ｐ++型コンタクト領域２４および第２コンタクトトレンチ２７ａと同様である。
次に、実施の形態１にかかる半導体装置の製造方法について、縦型ＭＯＳＦＥＴ１０および横型ｎチャネルＭＯＳＦＥＴ２０にそれぞれｐ+型コンタクト領域８ａ，２９を設ける場合を例に説明する。図３〜９は、実施の形態１にかかる半導体装置の製造途中の状態を示す断面図である。図３〜９には、（ａ）に図１の回路部４２に配置される制御回路用の横型ｎチャネルＭＯＳＦＥＴ２０を模式的に示し、（ｂ）に図１の出力段部４１に配置される出力段用の縦型ＭＯＳＦＥＴ１０を模式的に示す（図１０〜１３においても同様）。
図３〜９では、ｐ+型拡散領域３１、ｐ++型コンタクト領域３２、第４コンタクトトレンチ３３ａおよび導電膜３３ｂを図示省略するが、ｐ+型拡散領域３１は、例えば、ｐ-型ウェル領域２１の形成後、ｐ++型コンタクト領域３２の形成前までにイオン注入により形成すればよい。ｐ++型コンタクト領域３２、第４コンタクトトレンチ３３ａおよび導電膜３３ｂは、それぞれ横型ｎチャネルＭＯＳＦＥＴ２０のｐ++型コンタクト領域２４、第２コンタクトトレンチ２７ａおよび導電膜２７ｂと同時に形成すればよい。
まず、ｎ+型出発基板１のおもて面にｎ-型半導体層２をエピタキシャル成長させることで半導体基板（半導体ウエハ）１３を作製する（図１参照）。次に、図３に示すように、フォトリソグラフィおよびイオン注入により、出力段部４１において、ｎ-型半導体層２の表面層にｐ型ベース領域６を選択的に形成する。また、フォトリソグラフィおよびイオン注入により、回路部４２において、ｎ-型半導体層２の表面層に、バックゲートであるｐ-型ウェル領域２１を選択的に形成する。
次に、例えばｐ-型ウェル領域２１の周囲を囲むように、ＬＯＣＯＳ膜６１などの厚い絶縁膜を形成することで、回路部４２と、ｐ-型ウェル領域２１の回路部４２以外の部分（例えば出力段部４１）と、を分離する。次に、出力段部４１において、半導体基板１３のおもて面からｐ型ベース領域６を深さ方向Ｚに貫通するゲートトレンチ３を形成し、当該ゲートトレンチ３の内部にゲート絶縁膜４を介してゲート電極５を形成する。
また、回路部４２において、ｐ-型ウェル領域２１の表面に、ゲート絶縁膜２５を介してゲート電極２６を形成する。ゲート絶縁膜４，２５は、同時に形成されてもよく、例えば半導体基板１３の表面およびゲートトレンチ３の内壁を熱酸化してなる酸化シリコン（ＳｉＯ2）膜であってもよい。ゲート電極５，２６は、同時に形成されてもよく、例えばゲート絶縁膜４，２５となる酸化膜上に堆積したポリシリコン（ｐｏｌｙ−Ｓｉ）層を所定箇所のみに残すようにパターニングすることで形成されてもよい。なお、ゲートトレンチ３、ゲート絶縁膜４およびゲート電極５を形成後にｐ型ベース領域６を形成してもよい。
次に、図４に示すように、半導体基板１３のおもて面に、縦型ＭＯＳＦＥＴ１０のｎ+型ソース領域７、横型ｎチャネルＭＯＳＦＥＴ２０のｎ+型ソース領域２２およびｎ+型ドレイン領域２３の形成領域に対応する部分が開口したレジスト膜６２を形成する。このとき、レジスト膜６２の開口部に、ゲート電極２６の、ｎ+型ソース領域２２の形成領域とｎ+型ドレイン領域２３の形成領域とに挟まれた部分を露出する。かつレジスト膜６２の開口部に、ゲートトレンチ３の、隣り合うｎ+型ソース領域７間に挟まれた部分を露出する。
次に、レジスト膜６２、ＬＯＣＯＳ膜６１およびゲート電極５，２６をマスクとしてｎ型不純物をイオン注入６３する。これにより、出力段部４１において半導体基板１３のおもて面の表面層に、ゲートトレンチ３に自己整合的に、縦型ＭＯＳＦＥＴ１０のｎ+型ソース領域７が形成される。かつ、回路部４２において半導体基板１３のおもて面の表面層に、ゲート電極２６に自己整合的に、横型ｎチャネルＭＯＳＦＥＴ２０のｎ+型ソース領域２２およびｎ+型ドレイン領域２３が形成される。
次に、図５に示すように、レジスト膜６２を除去した後、半導体基板１３のおもて面に、縦型ＭＯＳＦＥＴ１０および横型ｎチャネルＭＯＳＦＥＴ２０の各ｐ+型コンタクト領域８ａ，２９の形成領域に対応する部分が開口したレジスト膜６４を形成する。次に、レジスト膜６４およびＬＯＣＯＳ膜６１をマスクとしてｐ型不純物をイオン注入６５することで、半導体基板１３のおもて面の表面層にｐ+型コンタクト領域８ａ，２９を選択的に形成する。
次に、図６に示すように、レジスト膜６４を除去した後、半導体基板１３のおもて面に、ゲート電極５，２６を覆うように層間絶縁膜９を形成する。次に、層間絶縁膜９の表面に、コンタクトホール９ａ〜９ｃの形成領域に対応する部分が開口したレジスト膜６６を形成する。次に、レジスト膜６６をマスクとしてエッチングを行うことで層間絶縁膜９を選択的に除去し、層間絶縁膜９を深さ方向Ｚに貫通する第１〜３コンタクトホール９ａ〜９ｃを形成する。
次に、図７に示すように、レジスト膜６６を除去した後、層間絶縁膜９をマスクとしてエッチングを行うことで、半導体基板１３のおもて面の、第１〜３コンタクトホール９ａ〜９ｃに露出する部分にそれぞれ第１〜３コンタクトトレンチ１１ａ，２７ａ，２８ａを形成する。このとき、第３コンタクトトレンチ２８ａは、ｎ+型ドレイン領域２３よりも浅い深さｄ２で形成し、その底面をｎ+型ドレイン領域２３の内部で終端させる。また、第３コンタクトトレンチ２８ａの全体がｎ+型ドレイン領域２３で覆われている。
第３コンタクトトレンチ２８ａの深さｄ２をｎ+型ドレイン領域２３の深さｄ１よりも浅くすることで、第１コンタクトトレンチ１１ａは、ｎ+型ソース領域７およびｐ+型コンタクト領域８ａよりも浅い深さで形成され、これらの領域の内部で底面が終端される。かつ、第２コンタクトトレンチ２７ａは、ｎ+型ソース領域２２およびｐ+型コンタクト領域２９よりも浅い深さで形成され、これらの領域の内部で底面が終端される。
次に、図８に示すように、第３コンタクトトレンチ２８ａにレジスト膜６７を埋め込んで当該レジスト膜６７で第３コンタクトトレンチ２８ａを覆う。レジスト膜６７により、半導体基板１３のおもて面の、第３コンタクトトレンチ２８ａに露出する部分（ｎ+型ドレイン領域２３）が覆われる。レジスト膜６７の開口部には、半導体基板１３のおもて面の、第１，２コンタクトトレンチ１１ａ，２７ａに露出する部分（ｎ+型ソース領域７，２２およびｐ+型コンタクト領域８ａ，２９）が露出される。
次に、レジスト膜６７および層間絶縁膜９をマスクとして、第１，２コンタクトトレンチ１１ａ，２７ａの底面にｐ型不純物をイオン注入６８する。これにより、ｎ+型ソース領域７およびｐ+型コンタクト領域８ａよりも深い位置に、ｎ+型ソース領域７およびｐ+型コンタクト領域８ａに接して、第１コンタクトトレンチ１１ａの底面を覆うｐ++型コンタクト領域８が形成される。ｎ+型ソース領域２２およびｐ+型コンタクト領域２９よりも深い位置に、ｎ+型ソース領域２２およびｐ+型コンタクト領域２９に接して、第２コンタクトトレンチ２７ａの底面を覆うｐ++型コンタクト領域２４が形成される。
第２コンタクトトレンチ２７ａの底面へのイオン注入６８によりｐ++型コンタクト領域２４を形成することで、半導体基板１３のおもて面から、より深い位置にｐ++型コンタクト領域２４を形成することができる。これによって、後述するようにＶｃｃ端子へのサージ電圧印加時にｐ-型ウェル領域２１に広がるアバランシェ電流４４（図１参照）の吸収能力を向上させることができる。このため、回路部４２のサージ耐量を向上させることができる。
第１，２，３コンタクトトレンチ１１ａ，２７ａ，３３ａの底面へのイオン注入６８によりｐ++型コンタクト領域８，２４，３２を形成するため、第１，２，３コンタクトトレンチ１１ａ，２７ａ，３３ａの底面もしくは第１，２，３コンタクトトレンチ１１ａ，２７ａ，３３ａの底面から半導体基板１３の裏面に向かうｐ++型コンタクト領域８，２４，３２内においてｐ++型コンタクト領域８，２４の不純物濃度が最大となる箇所が存在する。ｐ++型コンタクト領域８，２４，３２の不純物濃度が最大となる箇所は、イオン注入６８時の加速電圧によって決まる。
また、出力段用の縦型ＭＯＳＦＥＴ１０の第１コンタクトトレンチ１１ａおよびｐ++型コンタクト領域８は、制御回路用の横型ｎチャネルＭＯＳＦＥＴ２０の第２コンタクトトレンチ２７ａおよびｐ++型コンタクト領域２４と同じ構造（トレンチコンタクト構造）で形成されるが、縦型ＭＯＳＦＥＴ１０の電気的特性に悪影響は及ばない。すなわち、制御回路用の横型ｎチャネルＭＯＳＦＥＴ２０のトレンチコンタクト構造は、出力段用の縦型ＭＯＳＦＥＴ１０にも適している。
次に、図９に示すように、レジスト膜６７を除去した後、第１〜３コンタクトトレンチ１１ａ，２７ａ，２８ａの内部にそれぞれ導電膜１１ｂ，２７ｂ，２８ｂを埋め込む。次に、半導体基板１３のおもて面に、導電膜１１ｂ，２７ｂ，２８ｂにそれぞれ接する金属配線層１１ｃ，２７ｃ，２８ｃを形成する。半導体基板１３の裏面に、ドレイン電極１２を形成する。その後、半導体ウエハを個々のチップ状にダイシングして個片化することで、図１に示す半導体装置が完成する。
次に、実施の形態１にかかる半導体装置の動作について、図１を参照して説明する。Ｖｃｃ端子から侵入したサージ電圧によりＶｃｃ端子とＧＮＤ端子との間の電圧が上昇して回路部４２への印加電圧が上昇すると、ｐ-型ウェル領域２１の外周付近に配置されたサージ保護用の縦型ダイオード３０がｐ+型拡散領域３１とｎ-型基板領域２ａとの間のｐｎ接合でブレイクダウンし、ｐ+型拡散領域３１の底部（ｎ+型出発基板１側の端部）で電流（アバランシェ電流（正孔電流））４４が発生する。回路部４２に流れるアバランシェ電流４４が増加してくると、アバランシェ電流４４の一部の電流がｐ-型ウェル領域２１まで広がって流れるようになる。このアバランシェ電流４４の一部の電流は、第２コンタクトトレンチ２７ａの底部を覆うｐ++型コンタクト領域２４により、従来構造（図１７）よりも半導体基板１３のおもて面から深い位置で外部へ引き抜かれる。このため、アバランシェ電流４４が横型ｎチャネルＭＯＳＦＥＴ２０のｎ+型ソース領域２２に流れ込むことが抑制される。その結果、ｎ+型ソース領域２２をエミッタとし、ｐ-型ウェル領域２１をベースとし、ｎ-型基板領域２ａをコレクタとする寄生バイポーラ素子４３がスナップバックしにくくなるため、Ｖｃｃ端子とＧＮＤ端子との間のサージ耐量を向上させることができる。
以上、説明したように、実施の形態１によれば、回路部のｐ-型ウェル領域に配置され、サージ保護用の縦型ダイオードに周囲を囲まれた回路用の横型ｎチャネルＭＯＳＦＥＴにおいて、ソース電極とのコンタクトが形成されるコンタクトホールにコンタクトトレンチ（第２コンタクトトレンチ）を形成し、当該第２コンタクトトレンチの内壁でソース電極とｎ+型ソース領域およびｐ++型コンタクト領域とのコンタクトを形成する。かつ、当該ｐ++型コンタクト領域で第２コンタクトトレンチの底面を覆う。これにより、ｐ++型コンタクト領域を半導体基板のおもて面よりも深い位置に配置することができるため、回路部で発生したアバランシェ電流を吸収しやすくなる。これにより、回路部で発生したアバランシェ電流の一部の電流が回路用の横型ｎチャネルＭＯＳＦＥＴのｎ+型ソース領域に流れ込みにくくなり、回路部で寄生バイポーラ動作が起きにくくなる。したがって、パワーＩＣ全体のサージ耐量を向上させることができる。
また、実施の形態１によれば、コンタクトトレンチの内壁で電極膜と半導体部とのコンタクトを形成することで、単位セルを縮小することができるため、半導体装置全体の微細化が可能である。また、実施の形態１によれば、出力段用の縦型ＭＯＳＦＥＴと回路用の横型ｎチャネルＭＯＳＦＥＴとで同条件の各部（導電型、不純物濃度および拡散深さの同じ拡散領域や、各コンタクトトレンチ）を同一工程で同時に形成することができるため、製造コストの上昇を抑えることができる。また、実施の形態１によれば、回路用の横型ｎチャネルＭＯＳＦＥＴと同じトレンチコンタクト構造を出力段用の縦型ＭＯＳＦＥＴで採用することができる。すなわち、出力段用の縦型ＭＯＳＦＥＴにおいても、コンタクトトレンチ（第１コンタクトトレンチ）の内壁でソース電極とｎ+型ソース領域およびｐ++型コンタクト領域とのコンタクトが形成される。これにより、出力段用の縦型ＭＯＳＦＥＴのオン抵抗を低減させることができる。
（実施の形態２）
次に、実施の形態２にかかる半導体装置の構造について説明する。図１０は、実施の形態２にかかる半導体装置の構造を示す断面図である。実施の形態２にかかる半導体装置が実施の形態１にかかる半導体装置と異なる点は、第１，２コンタクトトレンチ１１ａ’，２７ａ’の深さがそれぞれ縦型ＭＯＳＦＥＴ１０および横型ｎチャネルＭＯＳＦＥＴ２０の各ｎ+型ソース領域７，２２の深さよりも深い点である。
縦型ＭＯＳＦＥＴ１０において、ｐ++型コンタクト領域８’は、第１コンタクトトレンチ１１ａ’の、ｎ+型ソース領域７からｎ+型出発基板１側に突出した部分全体を覆う。ｐ++型コンタクト領域８’は、ｎ+型ソース領域７と接していることが好ましい。
横型ｎチャネルＭＯＳＦＥＴ２０において、ｐ++型コンタクト領域２４’は、第２コンタクトトレンチ２７ａ’の、ｎ+型ソース領域２２およびｐ+型コンタクト領域２９からｎ+型出発基板１側に突出した部分全体を覆う。ｐ++型コンタクト領域２４’は、ｎ+型ソース領域２２およびｐ+型コンタクト領域２９と接していることが好ましい。
第１，２コンタクトトレンチ１１ａ’，２７ａ’の深さは、ｐ++型コンタクト領域８’，２４’がｎ-型基板領域２ａに達しない程度に深くしてもよい。
実施の形態２にかかる半導体装置の製造方法は、実施の形態１にかかる半導体装置の製造方法において、第１，２コンタクトトレンチ１１ａ’，２７ａ’を第３コンタクトトレンチ２８ａと異なる工程で形成する。このとき、第１，２コンタクトトレンチ１１ａ’，２７ａ’の深さを第３コンタクトトレンチ２８ａよりも深くすればよい。具体的には、実施の形態２にかかる半導体装置の製造方法は、次の通りである。図１１〜１３は、実施の形態２にかかる半導体装置の製造途中の状態を示す断面図である。
まず、実施の形態１と同様に、半導体基板（半導体ウエハ）１３へのｐ型ベース領域６およびｐ-型ウェル領域２１の形成から、層間絶縁膜９への第１〜３コンタクトホール９ａ〜９ｃの形成までの工程を順に行う（図３〜６参照）。なお、ｐ+型コンタクト領域８ａは形成しなくてもよい。この場合、図５においてレジスト膜６４の開口部は、回路部４２にのみ形成される。
次に、図１１に示すように、レジスト膜６６を除去した後、第３コンタクトホール９ｃにレジスト膜６９を埋め込んで当該レジスト膜６９で、半導体基板１３のおもて面の、第３コンタクトホール９ｃに露出する部分（ｎ+型ドレイン領域２３）を覆う。レジスト膜６９の開口部には、半導体基板１３のおもて面の、第１，２コンタクトホール９ａ，９ｂに露出する部分（ｎ+型ソース領域７，２２およびｐ+型コンタクト領域８ａ，２９）が露出される。
次に、レジスト膜６９および層間絶縁膜９をマスクとしてエッチングを行うことで、半導体基板１３のおもて面の、第１，２コンタクトホール９ａ，９ｂに露出する部分にそれぞれ第１，２コンタクトトレンチ１１ａ’，２７ａ’を形成する。このとき、第１，２コンタクトトレンチ１１ａ’，２７ａ’は、それぞれｎ+型ソース領域７，２２よりも深く形成し、ｎ+型ソース領域７，２２を深さ方向Ｚに貫通させて、その底面をｎ-型基板領域２ａの内部で終端させる。第１，２コンタクトトレンチ１１ａ’，２７ａ’の形成時、レジスト膜６９の開口部に露出される部分で層間絶縁膜９もエッチングされ、当該エッチングされた部分で層間絶縁膜９の厚さが薄くなる。
次に、図１２に示すように、レジスト膜６９を除去した後、第１，２コンタクトホール９ａ，９ｂおよび第１，２コンタクトトレンチ１１ａ’，２７ａ’にレジスト膜７０を埋め込んで当該レジスト膜７０で、半導体基板１３のおもて面の、第１，２コンタクトホール９ａ，９ｂに露出する部分（ｎ+型ソース領域７，２２およびｐ+型コンタクト領域８ａ，２９）を覆う。レジスト膜６９の開口部には、半導体基板１３のおもて面の、第３コンタクトホール９ｃに露出する部分が露出される。
次に、レジスト膜７０および層間絶縁膜９をマスクとしてエッチングを行うことで、半導体基板１３のおもて面の、第３コンタクトホール９ｃに露出する部分に、実施の形態１と同様に第３コンタクトトレンチ２８ａを形成する。すなわち、第３コンタクトトレンチ２８ａは、ｎ+型ドレイン領域２３よりも浅い深さｄ２で形成し、その底面をｎ+型ドレイン領域２３の内部で終端させる。第３コンタクトトレンチ２８ａの形成時、レジスト膜７０の開口部に露出される部分で層間絶縁膜９もエッチングされ、当該エッチングされた部分で層間絶縁膜９の厚さが薄くなる。第３コンタクトトレンチ２８ａと、第１，２コンタクトトレンチ１１ａ’，２７ａ’と、の形成順序を入れ替えてもよい。
次に、図１３に示すように、レジスト膜７０を除去した後、第３コンタクトトレンチ２８ａにレジスト膜７１を埋め込んで当該レジスト膜７１で第３コンタクトトレンチ２８ａを覆う。レジスト膜７１により、半導体基板１３のおもて面の、第３コンタクトトレンチ２８ａに露出する部分（ｎ+型ドレイン領域２３）が覆われる。レジスト膜７１の開口部には、半導体基板１３のおもて面の、第１，２コンタクトトレンチ１１ａ’，２７ａ’に露出する部分（ｎ+型ソース領域７，２２およびｐ+型コンタクト領域８ａ，２９）が露出される。
次に、レジスト膜７１および層間絶縁膜９をマスクとして、第１，２コンタクトトレンチ１１ａ’，２７ａ’の底面にｐ型不純物をイオン注入７２する。これにより、半導体基板１３のおもて面から実施の形態１よりも深い位置に、第１コンタクトトレンチ１１ａ’の底面を覆うｐ++型コンタクト領域８’が形成される。半導体基板１３のおもて面から実施の形態１よりも深い位置に、第２コンタクトトレンチ２７ａ’の底面を覆うｐ++型コンタクト領域２４’が形成される。ｐ++型コンタクト領域８’，２４’は、それぞれｎ+型ソース領域７，２２に接していることが好ましい。
次に、レジスト膜７１を除去した後、実施の形態１と同様に、第１〜３コンタクトトレンチ１１ａ’，２７ａ’，２８ａの内部にそれぞれ導電膜１１ｂ，２７ｂ，２８ｂを埋め込む。その後、実施の形態１と同様に、金属配線層１１ｃ，２７ｃ，２８ｃの形成以降の工程を順に行うことで、図１０に示す半導体装置が完成する。
図１１〜１３では、ｐ+型拡散領域３１、ｐ++型コンタクト領域３２、第４コンタクトトレンチ３３ａおよび導電膜３３ｂを図示省略するが、ｐ+型拡散領域３１は、例えば、ｐ-型ウェル領域２１の形成後、ｐ++型コンタクト領域３２の形成前までにイオン注入により形成すればよい。ｐ++型コンタクト領域３２、第４コンタクトトレンチ３３ａおよび導電膜３３ｂは、それぞれ横型ｎチャネルＭＯＳＦＥＴ２０のｐ++型コンタクト領域２４’、第２コンタクトトレンチ２７ａ’および導電膜２７ｂと同時に形成すればよい。
以上、説明したように、実施の形態２によれば、実施の形態１と同様の効果を得ることができる。また、実施の形態２によれば、第２コンタクトトレンチを制御回路用の横型ｎチャネルＭＯＳＦＥＴのｎ+型ソース領域の深さより深く形成することで、サージ電圧により流れる電流（サージ電流（すなわちアバランシェ電流））の吸収能力を向上させることができる。
（実施の形態３）
実施の形態３にかかる半導体装置の構造について説明する。図１４は、実施の形態３にかかる半導体装置を半導体基板のおもて面側から見たレイアウトを示す平面図である。図１４には、回路部４２を半導体基板１３のおもて面側から見たレイアウトを示す。実施の形態３にかかる半導体装置が実施の形態１にかかる半導体装置と異なる点は、横型ｎチャネルＭＯＳＦＥＴ２０のｐ++型コンタクト領域２４の代わりにｐ++型コンタクト領域８１を設けた点である。このｐ++型コンタクト領域８１はｎ+型ソース領域２２と離して配置されている。
ｐ++型コンタクト領域８１は、実施の形態１と同様に、ｎ+型ソース領域２２の、ｎ+型ドレイン領域２３側に対して反対側に配置されている。横型ｎチャネルＭＯＳＦＥＴ２０のｎ+型ソース領域２２、ｎ+型ドレイン領域２３、ｐ++型コンタクト領域８１およびゲート電極２６は、例えば、半導体基板１３のおもて面に平行な同一方向に延びるストライプ状に配置されている。
ｎ+型ソース領域２２、ｎ+型ドレイン領域２３およびｐ++型コンタクト領域８１に、それぞれ第２，３，５コンタクトトレンチ８２ａ，２８ａ，８３ａが配置されている。第３コンタクトトレンチ２８ａ、および第３コンタクトトレンチ２８ａの内部に埋め込まれた導電膜２８ｂの構成は、実施の形態１と同様である。
第２コンタクトトレンチ８２ａは、略矩形状の平面形状を有する。第２コンタクトトレンチ８２ａは、ｎ+型ソース領域２２のみに配置され、第２コンタクトトレンチ８２ａの全体がｎ+型ソース領域２２に覆われている。第２コンタクトトレンチ８２ａの断面構造は、例えば、ｎ+型ドレイン領域２３のみに形成された第３コンタクトトレンチ２８ａと同様である（図１，２参照）。
第５コンタクトトレンチ８３ａは、例えば矩形状の平面形状を有する。第５コンタクトトレンチ８３ａの底面は、ｐ++型コンタクト領域８１に覆われている。第５コンタクトトレンチ８３ａの底面から底面コーナー部にわたってｐ++型コンタクト領域８１に覆われていてもよい。必要に応じて、ｐ++型コンタクト領域８１に接するように実施の形態１で説明したｐ+型コンタクト領域２９を第５コンタクトトレンチ８３ａの側面を覆うように第５コンタクトトレンチ８３ａの周囲に配置してもよい。第５コンタクトトレンチ８３ａの断面構造は、実施の形態１における第２コンタクトトレンチ２７ａ（図１，２参照）と同様である。
第２，５コンタクトトレンチ８２ａ，８３ａの内部には、それぞれ導電膜８２ｂ，８３ｂが埋め込まれている。導電膜８２ｂ，８３ｂは、金属配線層を介してＧＮＤ端子に電気的に接続されている。横型ｎチャネルＭＯＳＦＥＴ２０の活性領域（第１活性領域）５３には、ｎ+型ソース領域２２、ｎ+型ドレイン領域２３およびゲート電極２６が配置される。
第５コンタクトトレンチ８３ａを配置した活性領域（以下、第３活性領域とする）５４は、第１，２活性領域５３，５２と離して配置されている。第３活性領域５４と第１活性領域５３との距離ｄ２０は、加工精度で制約されるＬＯＣＯＳ膜の最少残し寸法まで低減することができる。第３活性領域５４と第２活性領域５２との第１方向Ｘの最短距離ｄ３０は、加工精度で制約されるＬＯＣＯＳ膜の最少残し寸法以上で、かつ第２活性領域５２を取り囲むｐ+型拡散領域３１が、第１活性領域５３のうちゲート電極２６で覆われた部分の内側に入り込まない程度の距離まで低減することができる。
サージ保護用の縦型ダイオード３０のｐ+型拡散領域３１、ｐ++型コンタクト領域３２、第４コンタクトトレンチ３３ａおよび導電膜３３ｂの構成は、実施の形態１と同様である。
実施の形態３を実施の形態２に適用してもよい。
以上、説明したように、実施の形態３によれば、実施の形態１，２と同様の効果を得ることができる。また、実施の形態３によれば、制御回路用の横型ｎチャネルＭＯＳＦＥＴのｐ++型コンタクト領域をｎ+型ソース領域と離して配置することで、製造工程中にｎ+型ソース領域の内部にｐ++型コンタクト領域からｐ型不純物が拡散することが抑制される。このため、例えばｐ++型コンタクト領域の不純物濃度がｎ+型ソース領域の不純物濃度よりも高い場合に、ｎ+型ソース領域が消失することを抑制することができる。
（実施の形態４）
実施の形態４にかかる半導体装置の構造について説明する。図１５は、実施の形態４にかかる半導体装置を半導体基板のおもて面側から見たレイアウトを示す平面図である。図１５には、回路部４２を半導体基板１３のおもて面側から見たレイアウトを示す。実施の形態４にかかる半導体装置が実施の形態３にかかる半導体装置と異なる点は、横型ｎチャネルＭＯＳＦＥＴ２０のｐ++型コンタクト領域８１’を、ガードリングとして機能するｐ+型拡散領域３１の内部のｐ++型コンタクト領域３２と連結させた点である。
ｐ++型コンタクト領域８１’は、例えば第２方向Ｙに直線状に延在し、ｐ++型コンタクト領域３２の、ｐ++型コンタクト領域８１’と直交する１組の対辺に連結されている。第５コンタクトトレンチ８３ａ’は、ｐ++型コンタクト領域８１’に平行な直線状のレイアウトで配置され、第４コンタクトトレンチ３３ａに連結されている。
第５コンタクトトレンチ８３ａ’の底面は、ｐ++型コンタクト領域８１’に覆われている。第５コンタクトトレンチ８３ａ’の底面から底面コーナー部にわたってｐ++型コンタクト領域８１’に覆われていてもよい。第５コンタクトトレンチ８３ａ’の断面構造は、実施の形態１における第２コンタクトトレンチ２７ａ（図１，２参照）と同様である。必要に応じて、ｐ++型コンタクト領域８１’に接するように実施の形態１で説明したｐ+型コンタクト領域２９を、第５コンタクトトレンチ８３ａ’の第２方向Ｙ方向の両側面を覆うように配置してもよい。
第５コンタクトトレンチ８３ａ’を配置した活性領域（第３活性領域）５４’は、第２活性領域５２に連結されている。第３活性領域５４’と第１活性領域５３との距離ｄ２０’は、加工精度で制約されるＬＯＣＯＳ膜の最少残し寸法まで低減することができる。
実施の形態４を実施の形態２に適用してもよい。
以上、説明したように、実施の形態４によれば、実施の形態１〜３と同様の効果を得ることができる。また、実施の形態４によれば、制御回路用の横型ｎチャネルＭＯＳＦＥＴのｐ++型コンタクト領域を直線状の平面形状で配置することで、ｐ++型コンタクト領域の第１方向の幅を増加させずに、当該ｐ++型コンタクト領域の表面積を増やすことができる。このため、サージ耐量をさらに向上させることができる。また、実施の形態４によれば、ｐ++型コンタクト領域の第１方向の幅が増えないため、製造工程中におけるｐ++型コンタクト領域の第１方向への拡散が抑制される。これにより、第１，３活性領域間の距離を短くすることができ、チップの小型化を図ることができる。
（実施の形態５）
実施の形態５にかかる半導体装置の構造について説明する。図１６は、実施の形態５にかかる半導体装置を半導体基板のおもて面側から見たレイアウトを示す平面図である。図１６には、回路部４２を半導体基板１３のおもて面側から見たレイアウトを示す。実施の形態５にかかる半導体装置が実施の形態３にかかる半導体装置と異なる点は、横型ｎチャネルＭＯＳＦＥＴ２０のｐ++型コンタクト領域８４を、略矩形状の平面形状のｎ+型ソース領域２２の３辺に対向するように当該ｎ+型ソース領域２２の周囲を囲む略Ｕ字状の平面形状に配置した点である。
第５コンタクトトレンチ８５ａは、ｐ++型コンタクト領域８４に沿った略Ｕ字状の平面形状でｎ+型ソース領域２２の３辺に対向する。第５コンタクトトレンチ８５ａの底面は、ｐ++型コンタクト領域８４に覆われている。第５コンタクトトレンチ８５ａの底面から底面コーナー部にわたってｐ++型コンタクト領域８４に覆われていてもよい。第５コンタクトトレンチ８５ａの断面構造は、実施の形態１における第２コンタクトトレンチ２７ａ（図１，２参照）と同様である。
必要に応じて、ｐ++型コンタクト領域８４に接するように実施の形態１で説明したｐ+型コンタクト領域２９を第５コンタクトトレンチ８５ａの側面を覆うように第５コンタクトトレンチ８５ａの周囲に配置してもよい。第１活性領域５５と第２活性領域５２との距離ｄ１０’は、加工精度で制約されるＬＯＣＯＳ膜の最少残し寸法以上で、かつ第２活性領域５２を取り囲むｐ+型拡散領域３１が、第１活性領域５５のうちゲート電極２６で覆われた部分の内側に入り込まない程度の距離まで低減することができる。
実施の形態５を実施の形態２に適用してもよい。
以上、説明したように、実施の形態５によれば、制御回路用の横型ｎチャネルＭＯＳＦＥＴのｐ++型コンタクト領域が、ｎ+型ソース領域の、ｎ+型ドレイン領域２３側に対して反対側で、かつ第１活性領域の内部のみに配置されていればよく、ｐ++型コンタクト領域の平面形状に依らず、実施の形態１〜４と同様の効果を得ることができる。
以上において本発明では、上述した各実施の形態に限らず、本発明の趣旨を逸脱しない範囲で種々変更可能である。例えば、上述した各実施の形態では、出力段用の半導体素子として、トレンチゲート構造の縦型ＭＯＳＦＥＴを設けた場合を例に説明しているが、出力段用の半導体素子として、トレンチゲート構造の縦型ＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ）やプレーナゲート構造の縦型ＭＯＳＦＥＴ，ＩＧＢＴなどさまざまなデバイスを設けてもよい。なお、縦型ＩＧＢＴの場合は、例えば、ｎ+型出発基板１の代わりにｐ+型出発基板を用い、このｐ+型出発基板の裏面に電極を形成することができる。また、本発明は、回路部を構成するさまざまなデバイス（素子）と、これらのデバイスをサージから保護する保護用素子とを同一の半導体基板に備えた半導体装置に適用することができる。また、本発明は、導電型（ｎ型、ｐ型）を反転させても同様に成り立つ。
以上のように、本発明にかかる半導体装置および半導体装置の製造方法は、出力段および回路部が同一の半導体基板に配置され、回路部を構成するデバイスと同じｐ-型ウェル領域の内部に当該デバイスをサージから保護する保護ダイオードを備えた半導体装置に適している。
１ ｎ+型出発基板
２ ｎ-型半導体層
２ａ ｎ-型基板領域
３ 縦型ＭＯＳＦＥＴのゲートトレンチ
４ 縦型ＭＯＳＦＥＴのゲート絶縁膜
５ 縦型ＭＯＳＦＥＴのゲート電極
６ 縦型ＭＯＳＦＥＴのｐ型ベース領域
７ 縦型ＭＯＳＦＥＴのｎ+型ソース領域
８，８’ 縦型ＭＯＳＦＥＴのｐ++型コンタクト領域
８ａ 縦型ＭＯＳＦＥＴのｐ+型コンタクト領域
９ 層間絶縁膜
９ａ〜９ｄ コンタクトホール
１０ 出力段用の縦型ＭＯＳＦＥＴ
１１ ソース電極
１１ａ，１１ａ' 縦型ＭＯＳＦＥＴのコンタクトトレンチ
１１ｂ 縦型ＭＯＳＦＥＴの導電膜
１１ｃ 縦型ＭＯＳＦＥＴの金属配線層
１２ 縦型ＭＯＳＦＥＴのドレイン電極
１３ 半導体基板
２０ 回路部の横型ｎチャネルＭＯＳＦＥＴ
２１ 横型ｎチャネルＭＯＳＦＥＴのｐ-型ウェル領域
２１ａ 横型ｎチャネルＭＯＳＦＥＴのｐ-型ウェル領域の中央部
２２ 横型ｎチャネルＭＯＳＦＥＴのｎ+型ソース領域
２３ 横型ｎチャネルＭＯＳＦＥＴのｎ+型ドレイン領域
２４，２４'，８１，８１’，８４ 横型ｎチャネルＭＯＳＦＥＴのｐ++型コンタクト領域
２５ 横型ｎチャネルＭＯＳＦＥＴのゲート絶縁膜
２６ 横型ｎチャネルＭＯＳＦＥＴのゲート電極
２７ 横型ｎチャネルＭＯＳＦＥＴのソース電極
２７ａ，２７ａ'，２８ａ，８２ａ，８３ａ，８３ａ’，８５ 横型ｎチャネルＭＯＳＦＥＴのコンタクトトレンチ
２７ｂ，２８ｂ，８２ｂ、８３ｂ 横型ｎチャネルＭＯＳＦＥＴの導電膜
２７ｃ，２８ｃ 横型ｎチャネルＭＯＳＦＥＴの金属配線層
２８ 横型ｎチャネルＭＯＳＦＥＴのドレイン電極
２９ 横型ｎチャネルＭＯＳＦＥＴのｐ+型コンタクト領域
３０ サージ保護用の縦型ダイオード
３１ 縦型ダイオードのｐ+型拡散領域
３２ 縦型ダイオードのｐ++型コンタクト領域
３３ 縦型ダイオードのコンタクト電極
３３ａ 縦型ダイオードのコンタクトトレンチ
３３ｂ 縦型ダイオードの導電膜
３３ｃ 縦型ダイオードの金属配線層
４１ 出力段部
４２ 回路部
４４ アバランシェ電流
５１〜５５ 活性領域
６１ ＬＯＣＯＳ膜
６２，６４，６６，６７，６９〜７１ レジスト膜
６３，６５，６８，７２ イオン注入
Ｘ 横型ｎチャネルＭＯＳＦＥＴのｎ+型ソース領域およびｎ+型ドレイン領域が並ぶ方向（第１方向）
Ｙ 第１方向と直交する方向（第２方向）
Ｚ 深さ方向
ｄ１ ｎ+型ドレイン領域の深さ
ｄ２ 第３コンタクトトレンチの深さ
ｄ１０，ｄ１０'，ｄ２０，ｄ２０'， ｄ３０ 活性領域間の距離

Claims (18)

  1. 第１素子および第２素子を同一の半導体基板に備えた半導体装置であって、
    前記第１素子は、
    第１導電型の前記半導体基板の第１主面の表面層に選択的に設けられた第２導電型の第１半導体領域と、
    前記第１半導体領域の内部に選択的に設けられた第１導電型の第２半導体領域と、
    前記第１半導体領域の内部に選択的に設けられた、前記第１半導体領域よりも不純物濃度の高い第２導電型の第３半導体領域と、
    前記半導体基板の、前記第１半導体領域よりも第２主面側に設けられ、前記第１半導体領域に接する第１導電型の半導体層と、
    前記第１半導体領域の、前記第２半導体領域と前記半導体層との間の領域に接して設けられた第１ゲート絶縁膜と、
    前記第１ゲート絶縁膜を挟んで前記第１半導体領域の反対側に設けられた第１ゲート電極と、
    前記第２半導体領域および前記第３半導体領域にわたって、前記半導体基板の第１主面から所定深さで設けられた第１トレンチと、
    前記第１トレンチの内部に埋め込まれ、前記第２半導体領域および前記第３半導体領域に電気的に接続された第１電極と、
    前記半導体基板の第２主面に設けられ、前記半導体基板に電気的に接続された第２電極と、を有し、
    前記第２素子は、
    前記半導体基板の第１主面の表面層に、前記第１半導体領域と離して選択的に設けられた第２導電型の第４半導体領域と、
    前記第４半導体領域の内部に選択的に設けられた第１導電型の第５半導体領域と、
    前記第４半導体領域の内部に、前記第５半導体領域と離して選択的に設けられた第１導電型の第６半導体領域と、
    前記第４半導体領域の内部に選択的に設けられた、前記第４半導体領域よりも不純物濃度の高い第２導電型の第７半導体領域と、
    前記第４半導体領域の、前記第５半導体領域と前記第６半導体領域との間の領域に接して設けられた第２ゲート絶縁膜と、
    前記第２ゲート絶縁膜を挟んで前記第４半導体領域の反対側に設けられた第２ゲート電極と、
    前記第５半導体領域および前記第７半導体領域にわたって、前記半導体基板の第１主面から所定深さで設けられた第２トレンチと、
    前記第６半導体領域に、前記半導体基板の第１主面から所定深さで設けられた第３トレンチと、
    前記第２トレンチの内部に埋め込まれ、前記第５半導体領域および前記第７半導体領域に電気的に接続された第３電極と、
    前記第３トレンチの内部に埋め込まれ、前記第６半導体領域に電気的に接続された第４電極と、を有し、
    前記第４半導体領域の内部に、前記第２素子と離して選択的に設けられ、前記半導体基板の第１主面から前記第４半導体領域を貫通して前記半導体層に達する、前記第４半導体領域よりも不純物濃度の高い第２導電型の第８半導体領域を備え、
    前記第３トレンチの深さは、前記第６半導体領域の深さよりも浅く、
    前記第７半導体領域は、前記第２トレンチの底面を覆い、前記半導体基板の第１主面から所定深さにおいて不純物濃度が最も高いことを特徴とする半導体装置。
  2. 前記第２トレンチの深さは、前記第５半導体領域の深さよりも浅いことを特徴とする請求項１に記載の半導体装置。
  3. 前記第２トレンチの深さは、前記第５半導体領域の深さより深いことを特徴とする請求項１に記載の半導体装置。
  4. 前記第４半導体領域の内部に選択的に設けられ、前記第２トレンチの、前記第５半導体領域側に対して反対側の側壁を覆う、前記第４半導体領域よりも不純物濃度が高い第２導電型の第９半導体領域をさらに備えることを特徴とする請求項１〜３のいずれか一つに記載の半導体装置。
  5. 前記第７半導体領域は、前記第９半導体領域に接することを特徴とする請求項４に記載の半導体装置。
  6. 前記第７半導体領域は、前記第５半導体領域に接することを特徴とする請求項１〜５のいずれか一つに記載の半導体装置。
  7. 前記第７半導体領域は、前記第２トレンチの底面から前記第４半導体領域の内部に放射状に第２導電型不純物が拡散されてなる円形状または楕円状の断面形状を有することを特徴とする請求項１〜６のいずれか一つに記載の半導体装置。
  8. 前記第７半導体領域は、前記第５半導体領域を挟んで前記第６半導体領域と反対側に設けられていることを特徴とする請求項１〜７のいずれか一つに記載の半導体装置。
  9. 前記第３トレンチの全体が前記第６半導体領域で覆われていることを特徴とする請求項１〜８のいずれか一つに記載の半導体装置。
  10. 前記第１トレンチの深さは、前記第２半導体領域の深さよりも浅いことを特徴とする請求項１〜９のいずれか一つに記載の半導体装置。
  11. 前記第１トレンチは、前記第２半導体領域を貫通して前記第１半導体領域に達することを特徴とする請求項１〜９のいずれか一つに記載の半導体装置。
  12. 前記第３半導体領域は、前記第２半導体領域に接することを特徴とする請求項１〜１１のいずれか一つに記載の半導体装置。
  13. 前記第３半導体領域は、前記第１トレンチの底面から前記第１半導体領域の内部に放射状に第２導電型不純物が拡散されてなる円形状または楕円状の断面形状を有することを特徴とする請求項１〜１２のいずれか一つに記載の半導体装置。
  14. 前記第８半導体領域は、前記第４半導体領域の外周に沿って設けられ、前記第２素子の周囲を囲むことを特徴とする請求項１〜１２のいずれか一つに記載の半導体装置。
  15. 第１素子および第２素子を同一の半導体基板に備えた半導体装置の製造方法であって、
    前記第１素子の形成工程は、
    第１導電型の前記半導体基板の第１主面を構成する第１導電型の半導体層の表面層に第２導電型の第１半導体領域を選択的に形成する第１工程と、
    前記第１半導体領域の内部に、第１導電型の第２半導体領域を選択的に形成する第２工程と、
    前記第１半導体領域の内部に、前記第１半導体領域よりも不純物濃度の高い第２導電型の第３半導体領域を選択的に形成する第３工程と、
    前記第１半導体領域の、前記第２半導体領域と前記半導体層との間の領域に接する第１ゲート絶縁膜を形成する第４工程と、
    前記第１ゲート絶縁膜を挟んで前記第１半導体領域の反対側に第１ゲート電極を形成する第５工程と、
    前記第２半導体領域および前記第３半導体領域にわたって、前記半導体基板の第１主面から所定深さで第１トレンチを形成する第６工程と、
    前記第１トレンチの内部に第１電極を埋め込む第７工程と、
    前記半導体基板の第２主面に第２電極を形成する第８工程と、を含み、
    前記第２素子の形成工程は、
    前記半導体層の表面層に、前記第１半導体領域と離して第２導電型の第４半導体領域を選択的に形成する第９工程と、
    前記第４半導体領域の内部に、第１導電型の第５半導体領域を選択的に形成する第１０工程と、
    前記第４半導体領域の内部に、前記第５半導体領域と離して、第１導電型の第６半導体領域を選択的に形成する第１１工程と、
    前記第４半導体領域の内部に、前記第４半導体領域よりも不純物濃度の高い第２導電型の第７半導体領域を選択的に形成する第１２工程と、
    前記第４半導体領域の、前記第５半導体領域と前記第６半導体領域との間の領域に接する第２ゲート絶縁膜を形成する第１３工程と、
    前記第２ゲート絶縁膜を挟んで前記第１半導体領域の反対側に第２ゲート電極を形成する第１４工程と、
    前記第５半導体領域および前記第７半導体領域にわたって、前記半導体基板の第１主面から所定深さで第２トレンチを形成する第１５工程と、
    前記第６半導体領域に、前記半導体基板の第１主面から所定深さで第３トレンチを形成する第１６工程と、
    前記第２トレンチの内部に第３電極を埋め込む第１７工程と、
    前記第３トレンチの内部に第４電極を埋め込む第１８工程と、を含み、
    前記第４半導体領域の内部に、前記第２素子と離して、前記半導体基板の第１主面から前記第４半導体領域を貫通して前記半導体層に達する、前記第４半導体領域よりも不純物濃度の高い第２導電型の第８半導体領域を選択的に形成する第１９工程をさらに含み、
    前記第１５工程の後に前記第１２工程を行い、
    前記第１２工程では、前記第２トレンチの底面に第２導電型不純物をイオン注入することで、前記第２トレンチの底面を覆う前記第７半導体領域を形成することを特徴とする半導体装置の製造方法。
  16. 前記第２工程、前記第１０工程および前記第１１工程を同時に行うことを特徴とする請求項１５に記載の半導体装置の製造方法。
  17. 前記第６工程および前記第１５工程を同時に行うことを特徴とする請求項１５または１６に記載の半導体装置の製造方法。
  18. 前記第６工程、前記第１５工程および前記第１６工程を同時に行うことを特徴とする請求項１７に記載の半導体装置の製造方法。
JP2017119252A 2017-06-19 2017-06-19 半導体装置および半導体装置の製造方法 Active JP6972691B2 (ja)

Priority Applications (3)

Application Number Priority Date Filing Date Title
JP2017119252A JP6972691B2 (ja) 2017-06-19 2017-06-19 半導体装置および半導体装置の製造方法
US15/997,621 US10418479B2 (en) 2017-06-19 2018-06-04 Semiconductor device and method of manufacturing semiconductor device
CN201810561064.7A CN109148449B (zh) 2017-06-19 2018-06-04 半导体装置及半导体装置的制造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2017119252A JP6972691B2 (ja) 2017-06-19 2017-06-19 半導体装置および半導体装置の製造方法

Publications (2)

Publication Number Publication Date
JP2019004091A true JP2019004091A (ja) 2019-01-10
JP6972691B2 JP6972691B2 (ja) 2021-11-24

Family

ID=64658291

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2017119252A Active JP6972691B2 (ja) 2017-06-19 2017-06-19 半導体装置および半導体装置の製造方法

Country Status (3)

Country Link
US (1) US10418479B2 (ja)
JP (1) JP6972691B2 (ja)
CN (1) CN109148449B (ja)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP7559393B2 (ja) * 2020-07-16 2024-10-02 富士電機株式会社 半導体装置
WO2022244802A1 (ja) * 2021-05-19 2022-11-24 富士電機株式会社 半導体装置および製造方法
US20240266351A1 (en) * 2021-05-26 2024-08-08 National Institute Of Advanced Industrial Science And Technology Semiconductor device and manufacturing method thereof

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000091344A (ja) * 1998-09-16 2000-03-31 Hitachi Ltd 絶縁ゲート型半導体装置およびその製造方法
JP2000124450A (ja) * 1998-10-13 2000-04-28 Mitsubishi Electric Corp 半導体装置
JP2005109346A (ja) * 2003-10-01 2005-04-21 Seiko Epson Corp 半導体装置および半導体装置の製造方法
JP2005183547A (ja) * 2003-12-17 2005-07-07 Fuji Electric Device Technology Co Ltd 半導体装置およびその製造方法
JP2010147380A (ja) * 2008-12-22 2010-07-01 Denso Corp 半導体装置の製造方法
WO2016148156A1 (ja) * 2015-03-17 2016-09-22 富士電機株式会社 半導体装置および半導体装置の製造方法

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP1187220A3 (en) 2000-09-11 2007-10-10 Kabushiki Kaisha Toshiba MOS field effect transistor with reduced on-resistance
JP4488660B2 (ja) 2000-09-11 2010-06-23 株式会社東芝 Ｍｏｓ電界効果トランジスタ
JP4068597B2 (ja) * 2004-07-08 2008-03-26 株式会社東芝 半導体装置
JP4939760B2 (ja) * 2005-03-01 2012-05-30 株式会社東芝 半導体装置
JP2009043966A (ja) 2007-08-09 2009-02-26 Toshiba Corp 半導体装置及びその製造方法
JP5388495B2 (ja) 2008-07-17 2014-01-15 ローム株式会社 半導体装置
JP2011014851A (ja) * 2009-07-06 2011-01-20 Fuji Electric Systems Co Ltd 半導体素子およびその製造方法
WO2012124677A1 (ja) * 2011-03-15 2012-09-20 富士電機株式会社 高耐圧集積回路装置
WO2012124786A1 (ja) 2011-03-17 2012-09-20 富士電機株式会社 半導体装置およびその製造方法
EP2728612A4 (en) * 2011-06-30 2015-03-11 Fuji Electric Co Ltd METHOD FOR PRODUCING A SEMICONDUCTOR DEVICE
JP5578165B2 (ja) 2011-12-06 2014-08-27 富士電機株式会社 半導体装置の製造方法
CN104145342B (zh) * 2012-03-16 2017-05-24 富士电机株式会社 半导体装置
JP2015056472A (ja) * 2013-09-11 2015-03-23 株式会社東芝 半導体装置
JP6037085B2 (ja) 2014-05-14 2016-11-30 富士電機株式会社 半導体装置および半導体装置の製造方法
JP6337634B2 (ja) * 2014-06-16 2018-06-06 富士電機株式会社 半導体集積回路装置
KR102177431B1 (ko) * 2014-12-23 2020-11-11 주식회사 키 파운드리 반도체 소자

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000091344A (ja) * 1998-09-16 2000-03-31 Hitachi Ltd 絶縁ゲート型半導体装置およびその製造方法
JP2000124450A (ja) * 1998-10-13 2000-04-28 Mitsubishi Electric Corp 半導体装置
JP2005109346A (ja) * 2003-10-01 2005-04-21 Seiko Epson Corp 半導体装置および半導体装置の製造方法
JP2005183547A (ja) * 2003-12-17 2005-07-07 Fuji Electric Device Technology Co Ltd 半導体装置およびその製造方法
JP2010147380A (ja) * 2008-12-22 2010-07-01 Denso Corp 半導体装置の製造方法
WO2016148156A1 (ja) * 2015-03-17 2016-09-22 富士電機株式会社 半導体装置および半導体装置の製造方法

Also Published As

Publication number Publication date
US10418479B2 (en) 2019-09-17
JP6972691B2 (ja) 2021-11-24
CN109148449B (zh) 2023-08-15
CN109148449A (zh) 2019-01-04
US20180366577A1 (en) 2018-12-20

Similar Documents

Publication Publication Date Title
US9748229B2 (en) Semiconductor device
JP5487304B2 (ja) 半導体装置およびその製造方法
JP4761644B2 (ja) 半導体装置
JP2023065461A (ja) 半導体装置
US20120049187A1 (en) Semiconductor device
JP7327672B2 (ja) 半導体装置
JP5672766B2 (ja) 半導体装置
JP2017147435A (ja) 半導体装置
US10818783B2 (en) Semiconductor device and manufacturing method therefor
JP5798024B2 (ja) 半導体装置
JP2007184486A (ja) 半導体装置
CN105103284B (zh) 半导体装置
JP2009188178A (ja) 半導体装置
JP2020191441A (ja) 超接合半導体装置および超接合半導体装置の製造方法
KR20180062379A (ko) 반도체 장치, rc-igbt 및 반도체 장치의 제조 방법
JPWO2016148156A1 (ja) 半導体装置および半導体装置の製造方法
JP6011136B2 (ja) 半導体装置
JP2017041573A (ja) 半導体装置およびその製造方法
JPWO2015174197A1 (ja) 半導体装置および半導体装置の製造方法
JP7068994B2 (ja) 半導体装置
CN109148449B (zh) 半导体装置及半导体装置的制造方法
JP2001127294A (ja) パワーｍｏｓトランジスタ
JP2021136241A (ja) 半導体装置および半導体装置の製造方法
CN107833915B (zh) 半导体器件
JPH10321857A (ja) 高破壊耐量ｍｏｓ型半導体装置

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20200514

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20210325

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20210406

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20210528

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20211005

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20211018

R150 Certificate of patent or registration of utility model

Ref document number: 6972691

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250