JP4068597B2

JP4068597B2 - 半導体装置

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Publication number: JP4068597B2
Application number: JP2004201943A
Authority: JP
Inventors: 貴子もたい; 哲朗松田
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 2004-07-08
Filing date: 2004-07-08
Publication date: 2008-03-26
Anticipated expiration: 2024-07-08
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Description

本発明は、例えばパワーMOSFET(Metal Oxide Semiconductor Filed Effect Transistor)のような半導体装置に関する。

パワーMOSFETに代表される電力用の半導体装置は、半導体基板上に配置されたエピタキシャル成長層（半導体領域）中に形成された多数のセルのゲートを共通接続した構造を有する半導体チップである。パワーMOSFETは、オン抵抗が低くかつ高速スイッチングが可能なので、周波数の高い大電流を効率的に制御することができる。よって、パワーMOSFETは、小型の電力変換（制御）素子として、例えばパーソナルコンピュータの電源の部品に広く利用されている。

パワーMOSFETにおいて、ソース領域とドレイン領域とを繋ぐ半導体領域を、一般にドリフト領域と呼んでいる。パワーMOSFETのオン時に、ドリフト領域は電流経路となる。オフ時に、ドリフト領域とベース領域とで形成されるｐｎ接合から延びる空乏層により、パワーMOSFETの耐圧を保持する。

さて、パワーMOSFETのオン抵抗は、ドリフト領域の電気抵抗に大きく依存している。したがって、低オン抵抗化のためには、ドリフト領域の不純物濃度を高くしてドリフト領域の電気抵抗を下げればよい。しかし、ドリフト領域の不純物濃度を高くすると、空乏層の延びが不十分となり、耐圧が低下する。このように、パワーMOSFETにおいて、低オン抵抗化と高耐圧化とはトレードオフの関係にある。

これを解決するために、スーパージャンクション構造を有するドリフト領域を備えたパワーMOSFETが提案されている（特許文献１）。スーパージャンクション構造とは、柱状のｐ型半導体領域と柱状のｎ型半導体領域が、半導体基板の表面と平行な方向に周期的に配置された構造である。これらの半導体領域により形成されるｐｎ接合から延びる空乏層により耐圧を保持する。よって、低オン抵抗のために不純物濃度を高くすることにより、空乏層の延びが小さくなっても、これらの半導体領域の幅を小さくすることにより、これらの半導体領域の完全空乏化が可能となる。したがって、スーパージャンクション構造によれば、パワーMOSFETの低オン抵抗化と高耐圧化を同時に達成することができる。
特開２００２−０８３９６２（図１）

本発明の目的は、リーク電流の低減が可能な半導体装置を提供することである。本発明の他の目的は、歩留まりがよい半導体装置を提供することである。

本発明の一態様に係る半導体装置は、第１導電型の半導体基板と、前記半導体基板の裏面に接続されたドレイン電極と、前記半導体基板の表面上に配置された第１導電型の単結晶半導体層に、複数のトレンチを設けることにより形成された複数の第１半導体領域と、前記複数のトレンチの底面上にそれぞれ形成された複数の絶縁領域と、前記複数の絶縁領域がそれぞれ形成された前記複数のトレンチに第２導電型のエピタキシャル成長層を埋め込むことにより形成された複数の第２半導体領域と、前記第２半導体領域の上に形成された第２導電型のベース領域と、前記ベース領域に形成された第１導電型のソース領域と、前記ベース領域の上に形成されたゲート絶縁膜と、このゲート絶縁膜を介して前記ベース領域の上に形成されたゲート電極と、前記ソース領域及びベース領域に接続されたソース電極とを備え、前記複数の第１半導体領域及び第２半導体領域が前記半導体基板の表面と平行な方向に交互に配置されていることを特徴とする。

本発明の他の態様に係る半導体装置は、第１導電型の半導体基板と、前記半導体基板の表面上に配置された第１導電型の単結晶半導体層を含む複数の第１半導体領域と、前記半導体基板の表面上に配置された第２導電型の単結晶半導体層を含む複数の第２半導体領域と、前記複数の第２半導体領域の下部と前記半導体基板との間にそれぞれ設けられた複数の絶縁領域と、前記第２半導体領域の上に形成された第２導電型のベース領域と、前記ベース領域に形成された第１導電型のソース領域と、前記ベース領域の上に形成されたゲート絶縁膜と、このゲート絶縁膜を介して前記ベース領域の上に形成されたゲート電極と、前記ソース領域及びベース領域に接続されたソース電極と、を備え、前記複数の第１半導体領域及び第２半導体領域が前記半導体基板の表面と平行な方向に交互に配置されていることを特徴とする。

本発明の一態様によれば、リーク電流の低減が可能な半導体装置を実現することができる。本発明の他の態様によれば、歩留まりがよい半導体装置を実現することができる。

本発明の実施形態を以下の項目に分けて説明する。
［第１実施形態］
（半導体装置の構造）
（半導体装置の動作）
（半導体装置の製造方法）
（第１実施形態の主な効果）
（変形例）
［第２実施形態］
なお、各実施形態を説明する図において、既に説明した図の符号で示すものと同一のものについては、同一符号を付すことにより説明を省略する。

［第１実施形態］
第１実施形態に係る半導体装置の主な特徴は、トレンチの底面上に絶縁領域が形成された状態で、トレンチにｐ型のエピタキシャル成長層を埋め込むことにより形成された第２半導体領域をスーパージャンクション構造の構成要素にした点である。

（半導体装置の構造）
図１は、第１実施形態に係る半導体装置１の部分断面図である。半導体装置１は、多数のMOSFETセル３が並列接続された構造を有する縦型のパワーMOSFETである。半導体装置１は、ｎ^＋型の半導体基板（例えばシリコン基板）５と、その表面７上に配置されたｎ型の複数の第１半導体領域９及びｐ型の複数の第２半導体領域１１と、を備える。ｎ型は第１導電型の一例であり、ｐ型は第２導電型の一例である。

ｎ^＋型の半導体基板５はドレイン領域として機能する。複数の第１半導体領域９は、半導体基板５の表面７上に配置されたｎ型の単結晶シリコン層に、複数のトレンチ１３を設けることにより形成される。複数の第２半導体領域１１は、エピタキシャル成長法により、複数のトレンチ１３のそれぞれに埋め込まれたｐ型の単結晶シリコン層（つまりエピタキシャル成長層）である。領域９は、ドリフト領域として機能する。

領域９,１１は柱状を有しており、これらによりスーパージャンクション構造が構成されている。詳しくは、ｎ型の第１半導体領域９とｐ型の第２半導体領域１１は、半導体装置１のオフ時にこれらの領域９,１１の完全空乏化が可能なように、半導体基板５の表面７と平行な方向に周期的に配置されている。「半導体基板５の表面７と平行な方向」は、「横方向」と言い換えることができる。また、「周期的」は「交互に繰り返し」と言い換えることができる。

複数のトレンチ１３の底面１５上に、それぞれ、複数の絶縁領域１７が形成されている。絶縁領域１７は、例えばシリコン酸化膜により構成される。絶縁領域１７上に第２半導体領域１１が位置している。したがって、複数の第２半導体領域１１の下部１１ａと半導体基板５との間に、それぞれ複数の絶縁領域１７が設けられていることになる。

領域９,１１のうち、半導体基板５側と反対側の部分に、ｐ型のベース領域（ボディ領域という場合もある。）１９が所定のピッチで形成されている。ベース領域１９は、第２半導体領域１１の上に位置し、この領域１１よりも幅が広い。各ベース領域１９にｎ^＋型のソース領域２１が形成されている。詳しくは、ベース領域１９の中央部と端部との間において、ソース領域２１がベース領域１９の表面から内部に延びている。ベース領域１９の中央部には、ベース領域１９のコンタクト部となるｐ^＋型のコンタクト領域２３が形成されている。

ベース領域１９の端部の上には、ゲート絶縁膜２５を介して、例えばポリシリコンからなるゲート電極２７が形成されている。ベース領域１９の端部はチャネル領域２９として機能する。ゲート電極２７を覆うように層間絶縁膜３１が形成されている。

層間絶縁膜３１には、ゲート電極２７の中央部を露出するスルーホールが形成され、そこに、例えばアルミニウムからなるゲート引出配線３３が形成されている。複数のゲート電極２７は、ゲート引出配線３３により共通接続されている。また、層間絶縁膜３１には、ソース領域２１のコンタクト領域２３側の部分とコンタクト領域２３を露出するスルーホールが形成され、そこにソース電極３５が形成されている。複数のソース電極３５は共通接続されている。なお、半導体基板５の裏面の全面に、例えば銅やアルミニウムからなるドレイン電極３７が取り付けられている。

（半導体装置の動作）
半導体装置１の動作について図１を用いて説明する。この動作において、各MOSFETセル３のソース領域２１及びベース領域１９は接地されている。また、ドレイン領域である半導体基板５には、ドレイン電極３７を介して所定の正電圧が印加されている。

半導体装置１をオン動作させる場合、所定の正電圧を各MOSFETセル３のゲート電極２７に印加する。これにより、チャネル領域２９には、ｎ型の反転層が形成される。ソース領域２１からの電子（荷電体）は、この反転層を通り、ドリフト領域であるｎ型の第１半導体領域９に注入され、ドレイン領域である半導体基板５に達する。よって、電流が半導体基板５からソース領域２１に流れることになる。

一方、半導体装置１をオフ動作させる場合、各MOSFETセル３のゲート電極２７の電位がソース領域２１の電位以下になるように、ゲート電極２７に印加する電圧を制御する。これにより、チャネル領域２９のｎ型の反転層が消失し、ソース領域２１からｎ型の第１半導体領域９への電子（荷電体）の注入が停止する。よって、ドレイン領域である半導体基板５からソース領域２１に電流が流れない。そして、オフ時、第１半導体領域９と第２半導体領域１１により形成されるｐｎ接合３９から横方向に延びる空乏層により、領域９,１１が完全空乏化され、半導体装置１の耐圧が保持される。

（半導体装置の製造方法）
第１実施形態に係る半導体装置１の製造方法について、図１〜図１０を用いて説明する。図２〜図１０は、図１に示す半導体装置１の製造方法を工程順に示す断面図である。

図２に示すように、ｎ型の不純物濃度が例えば、１×１０^１９ｃｍ^−３以上であるｎ^＋型の半導体基板５を準備する。半導体基板５の表面７の全面に、エピタキシャル成長法により、ｎ型の不純物濃度が例えば１×１０^１２〜１×１０^１３ｃｍ^−３であるｎ型の単結晶シリコン層４０を形成する。その後、図示しないシリコン酸化膜等をマスクにして、単結晶シリコン層４０を選択的にエッチングする。これにより、半導体基板５にまで到達する複数のトレンチ１３を、半導体基板５の表面７と平行な方向に所定の間隔で形成する。このように、単結晶シリコン層４０に複数のトレンチ１３を設けることにより、複数の第１半導体領域９が形成される。トレンチ１３のアスペクト比は２０以上である。

図３に示すように、例えば、LPCVD(Low Pressure Chemical Vapor Deposition)により、例えば厚さ１００〜２００ｎｍのシリコン窒化膜４１を第１半導体領域９の表面並びにトレンチ１３の側面及び底面に形成する。LPCVDによれば、被覆性の良好なシリコン窒化膜４１を形成することができる。なお、シリコン窒化膜４１を形成する前に、図２に示す構造体を酸化性の高温の雰囲気にさらすことにより、第１半導体領域９の表面並びにトレンチ１３の側面及び底面にシリコン酸化膜等を形成してもよい。この膜はバッファ層として機能する。この膜の上にシリコン窒化膜４１が形成される。

図４に示すように、例えばRIE(Reactive Ion Etching)により、トレンチ１３の側面にシリコン窒化膜４１が残るように、シリコン窒化膜４１を全面エッチングする。その後、図４に示す構造体を酸化性の高温の雰囲気にさらす。これにより、図５に示すように、トレンチ１３の底面１５や第１半導体領域９の表面にシリコン酸化膜４３が形成される。シリコン酸化膜４３の厚さは、例えば１００ｎｍである。トレンチ１３の底面１５上に形成されたシリコン酸化膜４３が絶縁領域１７となる。

図６に示すように、例えばCDE(Chemical Dry Etching)により、トレンチ１３の側面に形成されていたシリコン窒化膜４１を除去する。これにより、トレンチ１３の側面が露出する。なお、シリコン窒化膜４１の下層にシリコン酸化膜のバッファ層を形成した場合は、NH₄Fのウエット処理等によりトレンチ１３の側面を露出させればよい。ここで、シリコン窒化膜４１の厚みはトレンチ１３の幅に比べてかなり小さいので、トレンチ１３の底面１５の全体がシリコン酸化膜４３で覆われているとみなすことができる。

図７に示すように、シランガスと塩素系のガスとの混合ガスを用いて、ｐ型の不純物濃度が例えば１×１０^１３〜１×１０^１４ｃｍ^−３であるシリコン単結晶層をトレンチ１３内にエピタキシャル成長させる。これにより、トレンチ１３がシリコン単結晶層からなるエピタキシャル成長層４５で埋め込まれる。エピタキシャル成長層４５が第２半導体領域１１となる。したがって、複数の絶縁領域１７がそれぞれ形成された複数のトレンチ１３に、ｐ型のエピタキシャル成長層を埋め込むことにより、複数の第２半導体領域１１が形成される、ということができる。

トレンチ１３の底面１５上に絶縁領域１７があるので、エピタキシャル成長層４５を、底面１５から成長せずに、トレンチ１３の側面からのみ成長させることができる。つまり、エピタキシャル成長層４５は選択成長する。第２半導体領域１１のｐ型不純物濃度は、半導体基板５のｎ型不純物濃度よりも小さいため、不純物が相互拡散すると、ｐ型の第２半導体領域１１の下部がわずかだけｎ型化する。これにより、半導体装置１の特性が劣化する可能性がある。第１実施形態によれば、絶縁領域１７が存在することより、ｐ型の第２半導体領域１１の下部のｎ型化を防止することができる。

図８に示すように、例えば、第１半導体領域９上のシリコン酸化膜４３をストッパとして、CMP(Chemical Mechanical Polishing)により、第２半導体領域１１のうちトレンチ１３から突き出た部分を除去する。これにより、第２半導体領域１１を平坦化させる。そして、第１半導体領域９上のシリコン酸化膜４３を、例えばNH₄Fのウエット処理により除去する。

図９に示すように、図示しないレジストをマスクにして、第１及び第２半導体領域９,１１に選択的にイオン注入して、ｐ型のベース領域１９を形成する。

図１０に示すように、酸化性の高温の雰囲気の下で、ゲート絶縁膜２５となるシリコン酸化膜を、第１半導体領域９及びベース領域１９の全面に形成する。このシリコン酸化膜の上に、例えばCVDにより、ゲート電極２７となるポリシリコン膜を形成する。そして、ポリシリコン膜とシリコン酸化膜をパターニングして、ゲート電極２７及びゲート絶縁膜２５を形成する。

図１に示すように、公知の方法を用いて、ソース領域２１、コンタクト領域２３、層間絶縁膜３１、ゲート引出配線３３、ソース電極３５、ドレイン電極３７を形成する。以上により、半導体装置１が完成する。

（第１実施形態の主な効果）
第１実施形態の主な効果として、次の効果１と効果２がある。

効果１：
図１に示す第１実施形態に係る半導体装置１によれば、リーク電流を低減することができる。この効果について比較形態と比較しながら説明する。図１１及び図１２は比較形態に係る第２半導体領域１１の形成工程を示す断面図である。

図２に示す構造体において、第２半導体領域１１となるシリコン単結晶層をトレンチ１３にエピタキシャル成長させると、図１１に示すように、エピタキシャル成長層４５は、トレンチ１３の側面４７から横方向に成長すると共にトレンチ１３の底面１５から上方向に成長する。これらの方向から一様に成長した単結晶層４５はやがて接合し、新たな面からの成長が始まる。この結果、図１２に示すように、第２半導体領域１１となるエピタキシャル成長層４５がトレンチ１３内に埋め込まれる。

ところで、図１１に示す側面４７からの成長面４９と底面１５からの成長面５１とは、トレンチ１３の下部で接合する。成長面４９の延びる方向と成長面５１の延びる方向とは９０度異なるため、成長面４９と成長面５１とが接合するトレンチ１３の下部でエピタキシャル成長層４５に複雑なストレスがかかる。このため、図１２に示すように、比較形態の第２半導体領域１１の下部には、結晶欠陥５３が高濃度で発生している。高濃度の結晶欠陥５３は、半導体装置（パワーMOSFET）のリーク電流を増大させ、この結果、半導体装置の性能を著しく劣化させる。

特に、スーパージャンクション構造では、第１及び第２半導体領域９,１１の全体に空乏層に広げて耐圧を保持している。これらの領域９,１１のいずれかの箇所に結晶欠陥があると、荷電体の生成及び再結合の原因となる。よって、耐圧より低い電圧でも半導体装置に電流が流れることになるため、半導体装置の電力変換効率の低下を招き、その結果、半導体装置の特性が著しく劣化する。

これに対して、第１実施形態では、図７に示すように、トレンチ１３の底面１５上に絶縁領域１７が設けられた状態で、トレンチ１３内にエピタキシャル成長層４５を埋め込んでいる。絶縁領域１７があるため、トレンチ１３の底面１５からはエピタキシャル成長層４５が成長しない。したがって、エピタキシャル成長層４５はトレンチ１３の側面から横方向に成長して、トレンチ１３がエピタキシャル成長層４５で埋め込まれる。よって、トレンチ１３の下部で、エピタキシャル成長層４５に複雑なストレスがかかることはない。以上のように第１実施形態によれば、結晶欠陥のない第２半導体領域１１を備えているため、半導体装置１のリーク電流を低減することができ、したがって、電力変換効率を高くすることができる。

なお、絶縁領域１７となるシリコン酸化膜４３の厚さは、エピタキシャル成長の際にシリコン酸化膜４３の表面を不活性に保つことができる大きさであればよいが（例えば１０ｎｍ）、それ以上でもよい（例えば５００ｎｍまで）。なお、シリコン酸化膜以外で絶縁領域１７に用いることができる膜として、例えば、シリコン窒化膜が挙げられる。

また、図１３に示すように、トレンチ１３の形成条件によっては、トレンチ１３の底面１５が平坦でなく、凹状になる場合もある。この場合、シリコン酸化膜４３と第２半導体領域１１との間に空隙５５が発生する。この空隙５５は、半導体装置１の製造工程や半導体装置１の特性に何ら悪影響を与えるものではない。この場合、絶縁領域１７は、シリコン酸化膜４３と空隙５５により構成されることになる。

効果２：
第１実施形態に係る半導体装置１によれば、第１半導体領域９中のｎ型不純物の電荷量と第２半導体領域１１中のｐ型不純物の電荷量とのバランスのずれの許容範囲を大きくすることができるため、半導体装置１の歩留まりを良くすることができる。以下、これについて詳細に説明する。

図１４は、スーパージャンクション構造の電界分布を示す図である。図１４（Ａ）は、領域９中のｎ型不純物の電荷量と領域１１中のｐ型不純物の電荷量が同じ場合である。図１４（Ｂ）は、領域１１中のｐ型不純物の電荷量が領域９中のｎ型不純物の電荷量よりも大きい場合である。図１４（Ｃ）は、領域９中のｎ型不純物の電荷量が領域１１中のｐ型不純物の電荷量よりも大きい場合である。電界が高い箇所はドット密度を高くし、電界が低い箇所はドット密度を低くし、電界が中間の箇所はドット密度を中間にしている。

図１４（Ａ）のように、ｎ型とｐ型不純物の電荷量のバランスがとれている場合、電界が高い箇所（ドット密度が高い箇所）が発生しない。これに対して、図１４（Ｂ）のように、ｐ型がｎ型よりも不純物の電荷量が大きい場合（具体的には２２％大きい場合）、第２半導体領域１１の下部が電界の高い箇所５７となる。また、図１４（Ｃ）のように、ｎ型がｐ型よりも不純物の電荷量が大きい場合（具体的には２６％大きい場合）、ソース領域２１の周辺が電界の高い箇所５７となる。電圧等の具体的数値を説明すると、ソース−ドレイン間の電圧は、図１４（Ａ）の場合が７５０Ｖ、図１４（Ｂ）の場合が６００Ｖ、図１４（Ｃ）の場合が５８０Ｖであり、横軸や縦軸の単位はμｍである。

以上のように、ｎ型とｐ型の不純物の電荷量のバランスが崩れると、電界の高い箇所５７が発生するので、パワーMOSFETがブレークダウンする電圧が低下（つまりパワーMOSFETの耐圧が低下）する。図１５は、上記バランスとパワーMOSFETの耐圧の関係を示すグラフである。縦軸が耐圧であり、横軸がｎ型とｐ型不純物の電荷量のバランスである。横軸において、プラスは、ｐ型不純物の電荷量がｎ型不純物の電荷量よりも大きいことを意味し、マイナスはその逆を意味する。

ｐ型とｎ型不純物の電荷量のバランスがとれている場合（つまり同じ場合）、耐圧は最高値である７５０Ｖとなる。ｐ型とｎ型のバランスが崩れると、崩れが大きくなるに従って耐圧の低下も大きくなる。耐圧低下の許容値を６８０Ｖに設定した場合（約１０％低下する場合）、ｎ型とｐ型不純物の電荷量のバランスのずれの許容範囲は−１５％〜＋１５％である。

さて、第１実施形態では、図１に示すように、ｐ型の複数の第２半導体領域１１の下部１１ａとｎ^＋型の半導体基板５との間に、それぞれ複数の絶縁領域１７を設けている。したがって、図１４（Ｂ）の場合、電界の高い箇所５７に絶縁領域１７が位置していることになる。絶縁領域１７は半導体に比べて抵抗が高いので、ほとんどの電界が絶縁領域１７にかかるため、第２半導体領域１１にかかる電界を緩和することができる。よって、第１実施形態では、ｎ型とｐ型不純物の電荷量のバランスがプラス方向にずれた場合、つまり、ｐ型不純物の電荷量がｎ型不純物の電荷量よりも大きい場合、ｐ型の第２半導体領域１１での電界集中がないので、マージンを大きくすることができる。図１６は、図１５を基にして、本発明者が予測した第１実施形態についてのグラフである。プラス方向の場合、＋３０％程度まで、６８０Ｖ以上の耐圧にすることが期待できる。従って、ｎ型とｐ型不純物の電荷量のバランスのずれの許容範囲は、−１５％〜＋３０％と予測される。このように、第１実施形態では、第２半導体領域１１におけるｐ型不純物の電荷量が、第１半導体領域９におけるｎ型不純物の電荷量よりも大きくなった状況において、半導体装置１の耐圧の低下量を小さくすることができる。

以上のように、第１実施形態において、絶縁領域１７が、ｎ^＋型の半導体基板５とｐ型の第２半導体領域１１の下部１１ａとの間に設けられていることにより、ｎ型とｐ型の不純物の電荷量のバランスのずれの許容範囲を大きくできるので、半導体装置１の歩留まりを良くすることができる。

なお、図１４（Ａ）に示すように、ｎ型とｐ型不純物の電荷量が等しい場合、第１半導体領域９及び第２半導体領域１１の全域に空乏層が広がり、これらの領域に均一な電界が印加される。したがって、絶縁領域１７が存在しなくても、耐圧を７５０Ｖにすることができる。しかし、半導体装置１の製造において、不純物の電荷量の制御は難しい。よって、ｎ型とｐ型不純物の電荷量のバランスのずれの許容範囲を大きくできる第１実施形態に係る半導体装置１は有用である。

（変形例）
第１実施形態には変形例１〜４がある。

変形例１：
第１実施形態の変形例１は、図１に示す半導体装置１において、第２半導体領域１１中のｐ型不純物の電荷量を、第１半導体領域９中のｎ型不純物の電荷量よりも大きくした点を特徴とする。ここで、領域１１中のｐ型不純物の電荷量は、領域１１の幅とその領域中のｐ型の不純物濃度との積で表され、領域９中のｎ型不純物の電荷量は、領域９の幅とその領域中のｎ型の不純物濃度との積で表される。第１実施形態の効果２の説明に用いた図１６により、変形例１の効果を説明する。

変形例１によれば、ｎ型とｐ型不純物の電荷量のバランスのずれの許容範囲は、０％〜＋３０％（０％を含まず）と言うことができる。一方、変形例１と逆の場合、つまり、第１半導体領域９中のｎ型不純物の電荷量が第２半導体領域１１中のｐ型不純物の電荷量よりも大きい場合では、上記バランスのずれの許容範囲は、−１５％〜０％（０％を含まず）と言うことができる。従って、変形例１は、変形例１と逆の場合に比べて、ｎ型とｐ型不純物の電荷量のバランスのずれの許容範囲が大きくなる。

変形例２：
図１７は、変形例２に係る半導体装置５９の断面図であり、図１と対応する。半導体装置５９が半導体装置１と相違するのは、絶縁領域１７を、異なる材料の膜からなる積層構造にした点である。絶縁領域１７は、第２半導体領域１１と接する上層が、エピタキシャル成長の際に不活性であるシリコン酸化膜等の絶縁膜であればよい。したがって、上層より下の層は、上層と異なる材料にすることができる。

変形例２の絶縁領域１７は、上層となるシリコン酸化膜４３と下層となる酸素ドープポリシリコン膜６１とで構成される。効果２で説明した第２半導体領域１１にかかる電界を緩和する点からは、シリコン酸化膜４３の厚みを大きくすることが望まれる。しかし、熱膨張係数はシリコン酸化膜４３と半導体基板（シリコン基板）５とで大きく異なる。したがって、トレンチ１３に第２半導体領域１１を埋め込んだ後の熱処理工程で、第２半導体領域１１や半導体基板５がストレスを受け、結晶欠陥が発生する可能性がある。一方、酸素ドープポリシリコン膜６１は、高抵抗であり、電界緩和に効果的である絶縁性を有し、かつ熱膨張係数が半導体基板５のそれに近い。しかし、ポリシリコンを含むので、エピタキシャル成長の際に種結晶になる可能性がある。よって、第２変形例では、絶縁領域１７の上層を厚さ例えば２０〜５０ｎｍのシリコン酸化膜４３とし、下層を厚さ例えば２００〜５００ｎｍの酸素ドープポリシリコン膜６１にしている。変形例２も上記効果１，２を有する。

変形例３：
図１８は、変形例３に係る半導体装置６３の部分断面図である。装置６３が図１に示す半導体装置１と違う点は、トレンチの底面１５が半導体基板５に到達しておらず、底面１５が基板５の上方に位置していることである。これによる効果を説明する。

ｐ型の第２半導体領域１１がｎ^＋型の半導体基板５の表面７よりも下方に位置すると耐圧が低下するので、第２半導体領域１１は半導体基板５の表面７に接触させるか、あるいはそれより上方に位置させることが望まれる。一方、トレンチ１３が深いほどスーパージャンクションとして機能する領域が広くなるため、耐圧向上のためには第２半導体領域１１を半導体基板５の表面７に接触させることが有利である。本実施形態では、トレンチの底面１５上に絶縁領域１７が存在するので、図１に示すようにトレンチの底面１５が基板５に到達しても（トレンチ１３が基板５内に多少入り込んでも）、第２半導体領域１１が基板５の表面７よりも下方に位置するのを防止できる。

しかし、トレンチ加工では、トレンチ１３の深さのばらつきが不可避的に生じる。よって、トレンチの底面１５が基板５の表面７とほぼ一致するようにエッチングの制御をしても、トレンチ１３が基板５内に深く入り込んでしまう可能性がある。そこで、変形例３ではトレンチ１３を浅く形成（例えば約１割浅く形成）することにより、ｐ型の第２半導体領域１１がｎ^＋型の半導体基板５の表面７より下方に位置してしまうことを確実に防止している。

なお、変形例３は図２において、半導体基板５の表面７の上方でトレンチ１３のエッチングをストップすることにより、作製することができる。変形例３も上記効果１,２を有する。

変形例４：
図１に示す第１実施形態は、トレンチ１３に埋め込む半導体領域をｐ型の半導体領域にしているが、ｎ型の半導体領域でもよい。これを変形例４で説明する。図１９は、変形例４に係る半導体装置７１の部分断面図であり、図１と対応する。変形例４では、これまでの例とは逆に第１導電型がｐ型で、第２導電型がｎ型となる。

トレンチ１３はベース領域１９間に位置し、半導体基板５中にまで延びている。トレンチ１３の底面１５上には絶縁領域１７が設けられている。トレンチ１３に埋め込まれたｎ型の第２半導体領域１１は、その下部１１ａの側面で半導体基板５とコンタクトし、その上部１１ｂがチャネル領域２９と接している。第２半導体領域１１をこのようにしたのは、第２半導体領域１１が電流経路となるからである。つまり、半導体装置７１のオン時、電流は、半導体基板５から第２半導体領域１１及びチャネル領域２９を通りソース領域２１に流れるのである。

変形例４も、トレンチ１３の底面１５に絶縁領域１７を設けているので、上記効果１を有する。但し、絶縁領域１７は、図１４（Ｂ）に示す電界の高い箇所５７でなく、ｎ型の第２半導体領域１１とｎ^＋型の半導体基板５との間に設けられているので、上記効果２を得ることはできない。

変形例４に係る半導体装置７１の製造方法が第１実施形態に係る半導体装置１のそれと異なる主な点を図２０及び図２１で説明する。これらの図は、それぞれ、半導体装置７１の製造方法の一工程を示す図であり、図２０は図２と対応し、図２１は図７と対応する。

図２０に示すように、ｎ^＋型の半導体基板５の表面７の全面に、ｐ型のエピタキシャル成長層７３を形成する。そして、シリコン酸化膜等をマスクにして、エピタキシャル成長層７３を選択的にエッチングし、半導体基板５の内部にまで到達する複数のトレンチ１３を形成することにより、ｐ型の第１半導体領域９を形成する。トレンチ１３のアスペクト比は例えば２０以上である。

図２１に示すように、トレンチ１３の底面１５上に絶縁領域１７を形成する。これは第１実施形態に係る半導体装置１と同様である。その後、ｎ型のシリコン単結晶層をトレンチ１３内にエピタキシャル成長させて、トレンチ１３にエピタキシャル成長層７５を埋め込む。エピタキシャル成長層７５が第２半導体領域１１となる。この後の工程は第１実施形態に係る半導体装置１と同様である。

［第２実施形態］
図２２は、第２実施形態に係る半導体装置８１の部分断面図である。第１実施形態では、単結晶半導体層に複数のトレンチを形成し、この層の導電型と異なる導電型のエピタキシャル成長層を複数のトレンチに埋め込むことにより、スーパージャンクション構造を形成している。これに対して、第２実施形態では、ｎ型の単結晶シリコン層をエピタキシャル成長法により形成し、この層にｐ型の不純物を選択的に注入し、この不純物を活性化する、という工程を必要回数（第２実施形態では６回）繰り返すことにより、スーパージャンクション構造を形成している。したがって、第２実施形態に係る半導体装置８１は、ｎ型の単結晶半導体層を含む複数の第１半導体領域９と、ｐ型の単結晶半導体層を含む複数の第２半導体領域１１と、を備え、複数の第１半導体領域９及び複数の第２半導体領域１１の完全空乏化がオフ時に可能なように、第１半導体領域９及び第２半導体領域１１が半導体基板５の表面７と平行な方向に周期的に配置されている、ということができる。

第２半導体領域１１の下部８３の下に、絶縁領域１７が位置している。絶縁領域１７は、単結晶シリコン層の第１回エピタキシャル成長前に形成する。詳しく説明すると、絶縁領域１７が形成される領域上に開口を有するレジスト（図示せず）をマスクにして、半導体基板５に酸素イオンを高濃度にドープする。その後、熱処理をすることにより、半導体基板５の表面から内部に埋め込まれた絶縁領域１７が形成される。

第２実施形態に係る半導体装置８１も、ｎ^＋型の半導体基板５とｐ型の第２半導体領域１１の間に設けられた絶縁領域１７を備えている。したがって、第１半導体領域９中のｎ型不純物の電荷量と第２半導体領域１１中のｐ型不純物の電荷量とのバランスのずれの許容範囲を大きくすることができるため、半導体装置８１の歩留まりを良くすることができる。つまり、第１実施形態の効果２を有する。

なお、第１及び第２実施形態はゲート絶縁膜がシリコン酸化膜を含むMOS型であるが、本発明の実施形態はこれに限定されず、ゲート絶縁膜がシリコン酸化膜以外の絶縁膜（例えば高誘電体膜）からなるMIS(Metal Insulator Semiconductor)型にも適用される。

また、第１及び第２実施形態に係る半導体装置は、縦型のパワーMOSFETであるが、スーパージャンクション構造を適用することが可能な半導体装置（例えば、IGBT(Insulated Gate Bipolar Transistor)、SBT(Schottky Barrier Diode)）ならば、本発明の実施形態にすることができる。

第１及び第２実施形態に係る半導体装置は、シリコン半導体を用いた半導体装置であるが、他の半導体（例えば、シリコンカーバイト、窒化ガリウム）を用いた半導体装置も本発明の実施形態にすることができる。

第１実施形態に係る半導体装置の部分断面図である。第１実施形態に係る半導体装置の製造方法の第１工程図である。同第２工程図である。同第３工程図である。同第４工程図である。同第５工程図である。同第６工程図である。同第７工程図である。同第８工程図である。同第９工程図である。比較形態に係る第２半導体領域の形成方法の第１工程図である。同第２工程図である。第１実施形態に係る半導体装置に備えられる絶縁領域の一例の断面図である。スーパージャンクション構造の電界分布を示す図である。ｎ型（ｐ型）不純物の電荷量のバランスとパワーMOSFETの耐圧の関係を示すグラフである。本発明者が予測した第１実施形態におけるｎ型（ｐ型）の不純物の電荷量のバランスとパワーMOSFETの耐圧の関係を示すグラフである。第１実施形態の変形例２に係る半導体装置の部分断面図である。第１実施形態の変形例３に係る半導体装置の部分断面図である。第１実施形態の変形例４に係る半導体装置の部分断面図である。変形例４に係る半導体装置の製造方法の第１工程図である。同第２工程図である。第２実施形態に係る半導体装置の部分断面図である。

符号の説明

１・・・半導体装置、５・・・半導体基板、９・・・第１半導体領域、１１・・・第２半導体領域、１３・・・トレンチ、１５・・・トレンチの底面、１７・・・絶縁領域、５９,６３，７１,８１・・・半導体装置

Claims

第１導電型の半導体基板と、
前記半導体基板の裏面に接続されたドレイン電極と、
前記半導体基板の表面上に配置された第１導電型の単結晶半導体層に、複数のトレンチを設けることにより形成された複数の第１半導体領域と、
前記複数のトレンチの底面上にそれぞれ形成された複数の絶縁領域と、
前記複数の絶縁領域がそれぞれ形成された前記複数のトレンチに第２導電型のエピタキシャル成長層を埋め込むことにより形成された複数の第２半導体領域と、
前記第２半導体領域の上に形成された第２導電型のベース領域と、
前記ベース領域に形成された第１導電型のソース領域と、
前記ベース領域の上に形成されたゲート絶縁膜と、
このゲート絶縁膜を介して前記ベース領域の上に形成されたゲート電極と、
前記ソース領域及びベース領域に接続されたソース電極と、
を備え、
前記複数の第１半導体領域及び第２半導体領域が前記半導体基板の表面と平行な方向に交互に配置されている
ことを特徴とする半導体装置。
前記複数の絶縁領域は、異なる材料の膜からなる積層構造を有する
ことを特徴とする請求項１に記載の半導体装置。
第１導電型の半導体基板と、
前記半導体基板の表面上に配置された第１導電型の単結晶半導体層を含む複数の第１半導体領域と、
前記半導体基板の表面上に配置された第２導電型の単結晶半導体層を含む複数の第２半導体領域と、
前記複数の第２半導体領域の下部と前記半導体基板との間にそれぞれ設けられた複数の絶縁領域と、
前記第２半導体領域の上に形成された第２導電型のベース領域と、
前記ベース領域に形成された第１導電型のソース領域と、
前記ベース領域の上に形成されたゲート絶縁膜と、
このゲート絶縁膜を介して前記ベース領域の上に形成されたゲート電極と、
前記ソース領域及びベース領域に接続されたソース電極と、
を備え、
前記複数の第１半導体領域及び第２半導体領域が前記半導体基板の表面と平行な方向に交互に配置されている
ことを特徴とする半導体装置。
前記第２半導体領域の幅とその領域中の第２導電型の不純物濃度との積は、前記第１半導体領域の幅とその領域中の第１導電型の不純物濃度との積よりも大きい
ことを特徴とする請求項３に記載の半導体装置。