JP2010147380A - 半導体装置の製造方法 - Google Patents

Abstract

【課題】上部電極の電極材料に拘わらずトレンチコンタクト内の埋込不良が発生することを抑制できる半導体装置の製造方法を提供する。
【解決手段】ｎ⁺型エミッタ領域５やボデーｐ層６（ｐ型ベース領域３）を露出させるために層間絶縁膜１０に形成されるコンタクトホール１０ａの開口端を後退させ、コンタクトホール１０ａの開口幅を広げる。これにより、コンタクトホール１０ａの開口幅に対するコンタクト用トレンチ１１の深さ＋層間絶縁膜１０の厚みで規定されるアスペクト比が従来と比較して小さくなる。このため、上部電極１２が確実にコンタクト用トレンチ１１内に埋め込まれるようにできる。したがって、上部電極１２の電極材料に拘わらずコンタクト用トレンチ１１内の埋込不良が発生することを抑制することが可能となる。
【選択図】図１

Description

本発明は、ＩＧＢＴ（絶縁ゲート型電界効果トランジスタ）とフリーホイールダイオード（以下、単にダイオードという）とが同チップ内に形成される半導体装置の製造方法に関するものである。

従来、ＩＧＢＴとダイオードとを同チップに備えた半導体装置では、ダイオード形成領域にカソード層となるｎ⁺型層を形成し、ＩＧＢＴ形成領域にコレクタ層となるｐ⁺型層を形成している。そして、特許文献１において、ＩＧＢＴとダイオードとを一体化した半導体装置に対し、複数のトレンチゲートの間にさらにトレンチコンタクト部を形成し、トレンチコンタクト部においてエミッタ電極およびアノード電極として機能する上部電極をショットキー接触させることにより、リカバリ損失Ｅｒｒの低減を図り、リカバリ動作を改善することが開示されている。
特開２００７−２１４５４１号公報

上記のような構造では、リカバリ動作を改善するためのトレンチコンタクトのアスペクト比がトレンチ深さと層間絶縁膜の厚みの合計値をトレンチコンタクトの幅で割った値となる。このため、例えばトレンチコンタクトの幅が１．０μｍの場合であれば、トレンチコンタクトの深さを０．５μｍ以上とすると、アスペクト比が大きくなり過ぎて、エミッタ電極およびアノード電極として機能する上部電極を一般的な電極材料であるＡｌにて構成すると、トレンチコンタクト内の埋込不良が発生してしまう。したがって、電極表面が平坦化できるように、トレンチコンタクト内をタングステンプラグ（Ｗ−Ｐｌｕｇ）などで埋め込むなどの処置が必要となり、製造工程の複雑化、引いては製造コストの増大という問題が生じる。

本発明は上記点に鑑みて、上部電極の電極材料に拘わらずトレンチコンタクト内の埋込不良が発生することを抑制できる半導体装置の製造方法を提供することを目的とする。

上記目的を達成するため、請求項１に記載の発明では、ベース領域（３）、エミッタ領域（５）およびゲート用トレンチ（４）内に形成されたゲート電極（７）を含むＭＯＳデバイスを形成したのち、層間絶縁膜（９）を成膜する工程と、層間絶縁膜（９）の上にコンタクトホール（１０ａ）と対応する部分が開口する第１マスク（２０）を配置したのち、該第１マスク（２０）で覆った状態でエッチングすることで層間絶縁膜（９）に対してコンタクトホール（１０ａ）を形成する工程と、第１マスク（２０）を取り除いた後、層間絶縁膜（９）をマスクとしたエッチングを行うことでコンタクト用トレンチ（１１）を形成する工程と、コンタクト用トレンチ（１１）を形成したのち、層間絶縁膜（９）に形成したコンタクトホール（１０ａ）の開口端を後退させることにより、該コンタクトホール（１０ａ）の開口幅を広げる工程と、開口幅が広げられたコンタクトホール（１０ａ）を通じてコンタクト用トレンチ（１１）が埋め込まれるように上部電極（１２）を形成する工程と、を含んでいることを特徴としている。

このように、コンタクトホール（１０ａ）の開口端を後退させ、コンタクトホール（１０ａ）の開口幅を広げている。このため、コンタクトホール（１０ａ）の開口幅に対するコンタクト用トレンチ（１１）の深さ＋層間絶縁膜（１０）の厚みで規定されるアスペクト比が従来よりも小さくなり、上部電極（１２）が確実にコンタクト用トレンチ（１１）内に埋め込まれるようにできる。したがって、上部電極（１２）の電極材料に拘わらずコンタクト用トレンチ（１１）内の埋込不良が発生することを抑制することが可能となる。

請求項２に記載の発明では、コンタクトホール（１０ａ）を形成する工程では、第１マスク（２０）を用いて等方性エッチングを行ったのち、コンタクトホール（１０ａ）を形成するためのエッチングを行うことで、該コンタクトホール（１０ａ）の開口端をテーパ状にすることを特徴としている。

このように、コンタクトホール（１０ａ）の開口端をテーパ状にしておけば、コンタクトホール（１０ａ）の開口端を後退させてもその開口端をテーパ状にできるため、より上部電極（１２）が入り込み易くなる。このため、より請求項１に記載の効果を得ることができる。

請求項３に記載の発明では、コンタクトホール（１０ａ）の開口幅を広げる工程では、層間絶縁膜（９）を露出させた状態でウェットまたはドライエッチングを行うことにより、層間絶縁膜（９）の薄膜化も同時に行うことを特徴としている。

このように、層間絶縁膜（９）を露出させた状態でウェットまたはドライエッチングを行うことにより、コンタクトホール（１０ａ）の開口幅を広げる工程を行うことができる。そして、このような手法で行うことにより、層間絶縁膜１０の薄膜化を同時に行うことも可能となり、よりアスペクト比を小さくできる。これにより、より請求項１に記載の効果を得ることができる。

請求項４に記載の発明では、コンタクトホール（１０ａ）の開口幅を広げる工程を行った後、コンタクト用トレンチ（１１）を露出させる開口部が形成された第２マスク（２１）を配置し、該第２マスク（２１）で覆った状態でコンタクト用トレンチ（１１）の側面をエッチングすることでテーパ状とする工程を含んでいることを特徴としている。

このように、コンタクト用トレンチ（１１）の側面をエッチングすることでテーパ状とすれば、より上部電極（１２）が入り込み易くなる。このため、より請求項１に記載の効果を得ることができる。

なお、上記各手段の括弧内の符号は、後述する実施形態に記載の具体的手段との対応関係を示すものである。

以下、本発明の実施形態について図に基づいて説明する。なお、以下の各実施形態相互において、互いに同一もしくは均等である部分には、図中、同一符号を付してある。

（第１実施形態）
本発明の第１実施形態について説明する。図１は、本実施形態にかかるＩＧＢＴとダイオードが一体化された半導体装置の断面構造を示した断面模式図である。以下、この図を参照して、本実施形態にかかるＩＧＢＴを有する半導体装置について説明する。

図１に示す半導体装置は、ＩＧＢＴとダイオードとが一体化されたものである。半導体装置のうちのセル領域にＩＧＢＴおよびダイオードが形成され、その外周を囲むように備えられる外周領域に耐圧構造が形成されているが、図１ではセル領域の一部、具体的にはＩＧＢＴ形成領域とダイオード形成領域の境界位置近傍についてのみ図示してある。

図１に示されるように、ｐ⁺⁺型コレクタ層１ａおよびｎ⁺⁺型カソード層（第１導電型層）１ｂの表面に、ｐ⁺⁺型コレクタ層１ａおよびｎ⁺⁺型カソード層１ｂよりも低不純物濃度で構成されたｎ^-型ドリフト層２が備えられている。例えば、ｐ⁺⁺型コレクタ層１ａは、ｐ型不純物濃度が１×１０¹⁷〜１×１０²⁰ｃｍ^-3程度、ｎ⁺⁺型カソード層１ｂは、ｎ型不純物濃度が１×１０¹⁷〜１×１０²⁰ｃｍ^-3程度、ｎ^-型ドリフト層２は、ｎ型不純物濃度が１×１０¹⁴ｃｍ^-3程度に設定されている。

また、ｎ^-型ドリフト層２の表層部には、ｐ型ベース領域３が形成されている。このｐ型ベース領域３は、例えば厚さが５μｍ程度、不純物濃度が１×１０¹⁷〜１×１０¹⁸ｃｍ^-3程度とされている。

そして、このｐ型ベース領域３を貫通してｎ^-型ドリフト層２まで達するように、複数個のゲート用トレンチ４が形成され、このゲート用トレンチ４によってｐ型ベース領域３が複数個に分離されている。具体的には、ゲート用トレンチ４は複数所定のピッチ（間隔）で形成されており、例えば、図１の奥行き方向（紙面垂直方向）において各ゲート用トレンチ４が平行に延設されたストライプ構造、もしくは並行に延設されたのちその先端部において引き回されることで環状構造とされている。

隣接するゲート用トレンチ４によってｐ型ベース領域３が複数に分割され、分割された各ｐ型ベース領域３の表層部において、ゲート用トレンチ４の側面に接するようにｎ⁺型エミッタ領域５が形成されていると共に、ゲート用トレンチ４の側面から離間した位置にボデーｐ層６が形成されている。ｎ⁺型エミッタ領域５は、ｐ型ベース領域３の最表面に形成されることで露出させられており、表面でのｎ型不純物濃度が１×１０²⁰ｃｍ^-3程度とされている。ボデーｐ層６は、耐圧調整のために設けられる高濃度層であり、コンタクト用としてｐ型ベース領域３の一部を構成する部分としても用いられる。本実施形態ではボデーｐ層６は、ｎ⁺型エミッタ領域５よりも深い位置に形成されており、表面でのｐ型不純物濃度が１×１０²⁰ｃｍ^-3程度とされている。これらｎ⁺型エミッタ領域５とボデーｐ層６は十分にｐ型ベース領域３よりも高濃度とされている。

ｎ⁺型エミッタ領域５は、ｎ^-型ドリフト層２よりも高不純物濃度で構成され、ｐ型ベース領域３内において終端しており、かつ、ゲート用トレンチ４の側面に接するように配置されている。より詳しくは、ゲート用トレンチ４の長手方向に沿って棒状に延設され、ゲート用トレンチ４の先端よりも内側で終端した構造とされている。

各ゲート用トレンチ４内は、各ゲート用トレンチ４の内壁表面を覆うように形成されたゲート絶縁膜７と、このゲート絶縁膜７の表面に形成されたドープトＰｏｌｙ−Ｓｉ等により構成されるゲート電極８とにより埋め込まれている。

これらのうち、ゲート電極８は、図１とは別断面において互いに電気的に接続され、熱酸化膜９および層間絶縁膜１０上に形成されたドープトＰｏｌｙ−Ｓｉ層（図示せず）などを通じてゲート配線（図示せず）に電気的に接続されている。

また、ＩＧＢＴ形成領域およびダイオード形成領域に形成されたゲート用トレンチ４とは異なる位置、具体的には各ゲート用トレンチ４の間には、コンタクト用トレンチ１１が形成されている。このコンタクト用トレンチ１１は、ゲート用トレンチ４よりも浅く、かつ、ｎ⁺型エミッタ領域５を貫通して底面においてボデーｐ層６（ｐ型ベース領域３）を露出させる構造とされている。例えば、コンタクト用トレンチ１１は、深さが１〜１．５μｍ、幅が１〜１．５μｍとされる。なお、ここではボデーｐ層６の方がコンタクト用トレンチ１１の底面よりも深くまで形成された状態としてあるが、ボデーｐ層６よりもコンタクト用トレンチ１１の方が深くされ、コンタクト用トレンチ１１の側面にボデーｐ層６が配置されたような構造とされていても良い。

また、層間絶縁膜１０に形成されたコンタクトホール１０ａ、１０ｂやｎ⁺型エミッタ領域５の表面上およびコンタクト用トレンチ１１内を埋め込むように上部電極１２が形成されている。この上部電極１２は、ＩＧＢＴにおけるエミッタ電極として機能すると共に、ダイオードにおけるアノード電極として機能するものであり、ｎ⁺型エミッタ領域５に電気的に接続されていると共に、コンタクト用トレンチ１１等を通じてボデーｐ層６およびｐ型ベース領域３とも電気的に接続されている。上部電極１２は、例えばＡｌにて構成されている。

層間絶縁膜１０に形成されたｎ⁺型エミッタ領域５やボデーｐ層６と上部電極１２とを接触させるためのコンタクトホール１０ａは、コンタクト用トレンチ１１と比較して開口幅が広げられており、コンタクトホール１０ａの開口幅に対するコンタクト用トレンチ１１の深さ＋層間絶縁膜１０の厚みで規定されるアスペクト比が従来と比較して小さくされている。このため、上部電極１２の電極材料に拘わらずコンタクト用トレンチ１１内の埋込不良が発生することが抑制できる構造となっている。

なお、ゲート用トレンチ４よりも紙面左側において熱酸化膜９の表面にはドープトＰｏｌｙ−Ｓｉ層１３が形成されている。このドープトＰｏｌｙ−Ｓｉ層１３は、例えば感温ダイオード、ゲート配線、外周領域の電極を構成するもの等として用いられる。このドープトＰｏｌｙ−Ｓｉ層１３を露出させるように層間絶縁膜１０にはコンタクトホール１０ｃが形成されており、このコンタクトホール１０ｃを通じてドープトＰｏｌｙ−Ｓｉ層１３に電気的に接続される電極１４が形成されている。

さらに、ｐ⁺⁺型コレクタ層１ａおよびｎ⁺⁺型カソード層１ｂの裏面側には、下部電極１５が形成されている。下部電極１５は、ＩＧＢＴにおけるコレクタ電極として機能すると共に、ダイオードにおけるカソード電極として機能するものであり、ｐ⁺⁺型コレクタ層１ａおよびｎ⁺⁺型カソード層１ｂに対して共にオーミック接触させられている。

以上のような構造により、本実施形態にかかるＩＧＢＴとダイオードとを一体化した半導体装置が構成されている。続いて、本実施形態のＩＧＢＴとダイオードとを一体化した半導体装置の製造方法について説明する。図２〜図５は、本実施形態の半導体装置の製造工程を示した断面図である。

まず、図２（ａ）に示す工程では、従来と同様の製造方法によって基本的な素子構造を形成する。例えば、ｎ型半導体基板を用意し、この主表面側にｐ型ベース領域３やｎ⁺型エミッタ領域５およびボデーｐ層６の形成工程を行った後、ゲート用トレンチ４を形成し、このゲート用トレンチ４内にゲート絶縁膜７およびゲート電極８を形成することでトレンチゲート構造を構成する。また、熱処理を行うことにより、ゲート電極８の表面やｐ型ベース領域３の表面などに熱酸化膜９を形成したのち、ドープトＰｏｌｙ−Ｓｉ層１３の成膜およびパターニングを行い、さらに酸化膜等をデポジションすることなどによって層間絶縁膜１０を例えば８０００Å程度の厚みで形成する。そして、ｎ型半導体基板を裏面側から研削して薄膜化したのち、ｐ型不純物やｎ型不純物のイオン注入によってｐ⁺⁺型コレクタ層１ａおよびｎ⁺⁺型カソード層１ｂを形成し、さらに下部電極１５を形成することによって基本的な素子構造が構成される。

図２（ｂ）に示す工程では、層間絶縁膜１０の上にコンタクトホール１０ａの形成予定領域、つまりｎ⁺型エミッタ領域５およびボデーｐ層６等と上部電極１２との電気的接続を行う領域が開口するマスク２０を配置したのち、このマスク２０で覆った状態で層間絶縁膜１０を等方性エッチングする。例えば、エッチング材料としてＨＦやＢＨＦ等のウェットエッチングやＣＤＥ等の等方性ドライエッチングを用いることができる。これにより、層間絶縁膜１０はマスク２０の開口部よりも幅広にエッチングされ、エッチングされた側面はテーパ状となる。このため、後工程で形成されるコンタクトホール１０ａの開口端をテーパ状にすることができる。

図３（ａ）に示す工程では、図２（ｂ）に示す工程と同じマスク２０を用いて、今度は異方性エッチングを行う。例えば、エッチング材料としてＣＦ₄、ＣＨＦ₃、Ａｒ等を用いたドライエッチングを用いることができる。これにより、層間絶縁膜１０および熱酸化膜９を貫通してボデーｐ層６やｎ＋型エミッタ領域５に達するようなコンタクトホール１０ａが形成される。ただし、このときにはまだコンタクトホール１０ａの幅はコンタクト用トレンチ１１の幅と同様程度である。

図３（ｂ）に示す工程では、マスク２０を取り除いたのち、今度は層間絶縁膜１０および熱酸化膜９をマスクとして用いてボデーｐ層６やｎ＋型エミッタ領域５を異方性エッチングする。例えば、エッチング材料としてＨＦやＢＨＦ等のウェットエッチングやＣＤＥ等のドライエッチングを用いることができる。これにより、層間絶縁膜１０に形成されていたコンタクトホール１０ａと同等幅でコンタクト用トレンチ１１が形成される。

図４（ａ）に示す工程では、層間絶縁膜１０を横方向へウェットまたはドライエッチングすることにより、コンタクトホール１０ａの開口端を後退させることでコンタクトホール１０ａの幅を拡大する。例えば、ウェットエッチングの場合にはエッチング材料としてＨＦやＢＨＦを用い、ドライエッチングの場合にはエッチング材料としてＣＦ₄、ＣＨＦ₃、Ａｒ等を用いることにより、コンタクトホール１０ａの開口端を各方向それぞれにおいて０．１μｍ以上後退させることができる。このときの後退量は、コンタクトホール１０ａの各側面でほぼ均一になるため、テーパ状となっている開口端は後退後にもテーパ状のままとなる。

また、このときのエッチングにより、層間絶縁膜１０の表面も除去されるため、層間絶縁膜１０の膜厚を例えば４０００Å以下まで薄くすることができる。したがって、層間絶縁膜１０の薄膜化およびコンタクトホール１０ａの開口幅の拡大の両方を実現することが可能となる。

なお、コンタクトホール１０ａ以外の領域が覆われるようなマスクを配置したのち、ウェットまたはドライエッチングを行うようにすれば、コンタクトホール１０ａの開口端の後退のみを行い、層間絶縁膜１０の薄膜化が行われないような状態とすることもできる。

図４（ｂ）に示す工程では、層間絶縁膜１０の上に、コンタクト用トレンチ１１やコンタクトホール１０ｂ、１０ｃの形成予定領域が開口するマスク２１を配置する。このとき、コンタクト用トレンチ１１に関しては、現状形成されている開口幅（例えば１．０μｍ程度）よりも幅広となるようにマスク２１の開口幅（例えば、１．６μｍ程度）に設定しておく。そして、等方性エッチングする。例えば、エッチング材料としてＨＦやＢＨＦ等のウェットエッチングやＣＤＥ等の等方性ドライエッチングを用いることができる。これにより、コンタクトホール１０ｂ、１０ｃの形成予定領域において部分的に層間絶縁膜１０が除去されることで側面をテーパ状にできると共に、コンタクト用トレンチ１１の開口端が広がり、コンタクト用トレンチ１１の側面の基板水平方向に対するテーパ角度が緩やかになる。

図５（ａ）に示す工程では、図４（ｂ）に示す工程で用いたマスク２１を用いて、異方性エッチングを行う。例えば、エッチング材料としてＣＦ₄、ＣＨＦ₃、Ａｒ等を用いたドライエッチングを用いることができる。これにより、マスク２１の開口部分において層間絶縁膜１０および熱酸化膜９が除去され、コンタクトホール１０ｂ、１０ｃが形成される。

そして、図５（ｂ）の工程において、層間絶縁膜１０の表面上に例えばＡｌ等の電極材料を成膜し、パターニングすることで上部電極１２や電極１４を形成する。このとき、コンタクトホール１０ａの開口端を後退させ、コンタクトホール１０ａの開口幅を広げているため、コンタクトホール１０ａの開口幅に対するコンタクト用トレンチ１１の深さ＋層間絶縁膜１０の厚みで規定されるアスペクト比が従来よりも小さくなり、上部電極１２が確実にコンタクト用トレンチ１１内に埋め込まれる。また、本実施形態では、層間絶縁膜１０の薄膜化を行っているため、よりアスペクト比を小さくすることが可能となり、より上部電極１２が確実にコンタクト用トレンチ１１内に埋め込まれる。さらに、本実施形態では、コンタクト用トレンチ１１の側面のテーパ角を緩やかにしているため、より一層上部電極１２がコンタクト用トレンチ１１内に埋め込まれ易くなるようにできる。したがって、上部電極１２のコンタクト用トレンチ１１内への埋め込み不良が発生することを抑制できる。

以上説明したように、本実施形態の半導体装置の製造方法によれば、コンタクトホール１０ａの開口端を後退させ、コンタクトホール１０ａの開口幅を広げているため、上部電極１２が確実にコンタクト用トレンチ１１内に埋め込まれるようにできる。したがって、上部電極１２の電極材料に拘わらずコンタクト用トレンチ１１内の埋込不良が発生することを抑制することが可能となる。

また、本実施形態の半導体装置の製造方法では、層間絶縁膜１０の薄膜化を行っているため、より上記効果を得ることができる。また、本実施形態では、コンタクト用トレンチ１１の側面のテーパ角を緩やかにしているため、より一層上記効果を得ることが可能となる。

さらに、上記図２（ｂ）、図４（ｂ）に示す工程において、等方性エッチングを行うことで、コンタクトホール１０ｂ、１０ｃの開口端（側面）がテーパ状となるようにしているため、より上部電極１２や電極１４が入り込み易くなり、これらの場所でも埋込不良が発生することを抑制することが可能となる。

（他の実施形態）
上記実施形態では、第１導電型をｎ型、第２導電型をｐ型とするｎチャネルタイプのＩＧＢＴを例に挙げて説明したが、各部の導電型を反転させたｐチャネルタイプのＩＧＢＴについても本発明を適用することができる。その場合、ＩＧＢＴ形成領域では、ｎ⁺⁺型コレクタ層となり、その上にｐー型ドリフト層、ｎ型ベース領域、ｐ⁺型エミッタ領域が形成され、ダイオード形成領域では、ｐ⁺⁺型アノード領域およびｐー型ドリフト層をアノード、ｎ型ベース領域をカソードとするＰＮ接合が形成されることになる。

なお、本発明における第１導電型層とは、ダイオード形成領域における裏面側、すなわちｎチャネルタイプのＩＧＢＴと同チップで形成されるダイオードの場合にはｎ⁺⁺型カソード層１ｂ、ｐチャネルタイプのＩＧＢＴと同チップで形成されるダイオードの場合にはｐ⁺⁺型アノード層のことを意味している。

本発明の第１実施形態にかかるＩＧＢＴとダイオードを一体化した半導体装置の断面構成を示す図である。 図１に示す半導体装置の製造工程を示した断面図である。 図２に続く半導体装置の製造工程を示した断面図である。 図３に続く半導体装置の製造工程を示した断面図である。 図４に続く半導体装置の製造工程を示した断面図である。

符号の説明

１ａ ｐ⁺⁺型コレクタ層
１ｂ ｎ⁺⁺型カソード層
２ ｎ^-型ドリフト層
３ ｐ型ベース領域
４ ゲート用トレンチ
５ ｎ⁺型エミッタ領域
６ ボデーｐ層
７ ゲート絶縁膜
８ ゲート電極
９ 熱酸化膜
１０ 層間絶縁膜
１０ａ〜１０ｃ コンタクトホール
１１ コンタクト用トレンチ
１２ 上部電極
１５ 下部電極
２０、２１ マスク

Claims (4)

1. ダイオード形成領域に備えられる第１導電型層（１ｂ）およびＩＧＢＴ形成領域に形成される第２導電型のコレクタ層（１ａ）と、
   前記第１導電型層（１ｂ）および前記コレクタ層（１ａ）の上に配置された第１導電型のドリフト層（２）と、
   前記ドリフト層（２）の上に形成された第２導電型のベース領域（３）と、
   前記ベース領域（３）を貫通して前記ドリフト層（２）に達するように形成されることにより前記ベース領域（３）を複数に分離するゲート用トレンチ（４）と、
   複数に分離された前記ベース領域（３）に形成され、該ベース領域（３）内において前記ゲート用トレンチ（４）の側面に接するように形成された第１導電型のエミッタ領域（５）と、
   前記ゲート用トレンチ（４）の表面上に形成されたゲート絶縁膜（７）と、
   前記ゲート用トレンチ（４）内において、前記ゲート絶縁膜（７）の上に形成されたゲート電極（８）と、
   前記ゲート電極（８）、前記エミッタ領域（５）および前記ベース領域（３）上に配置され、かつ、前記ゲート用トレンチ（４）とは異なる位置において、前記エミッタ領域（５）および前記ベース領域（３）を露出させるコンタクトホール（１０ａ）が形成された層間絶縁膜（１０）と、
   前記コンタクトホール（１０ａ）内に形成され、前記エミッタ領域（５）を貫通して前記ベース領域（３）を露出させるためのコンタクト用トレンチ（１１）と、
   前記コンタクト用トレンチ（１１）内を埋め込むように備えられ、前記エミッタ領域（５）および前記ベース領域（３）に電気的に接続された上部電極（１２）と、
   前記コレクタ層（１ａ）の裏面側に形成された下部電極（１５）とを備え、
   前記ＩＧＢＴ形成領域に備えられた前記コレクタ層（１ａ）、前記ドリフト層（２）、前記ベース領域（３）、前記エミッタ領域（５）および前記ゲート用トレンチ（４）内に形成された前記ゲート電極（７）にてＩＧＢＴを構成すると共に、
   前記第１導電型層（１ｂ）および前記ドリフト層（２）と、第２導電型の前記ベース領域（３）とによるＰＮ接合にてダイオードを構成し、前記ＩＧＢＴと前記ダイオードとが一体化された半導体装置の製造方法であって、
   前記ベース領域（３）、前記エミッタ領域（５）および前記ゲート用トレンチ（４）内に形成された前記ゲート電極（７）を含むＭＯＳデバイスを形成したのち、前記層間絶縁膜（９）を成膜する工程と、
   前記層間絶縁膜（９）の上に前記コンタクトホール（１０ａ）と対応する部分が開口する第１マスク（２０）を配置したのち、該第１マスク（２０）で覆った状態でエッチングすることで前記層間絶縁膜（９）に対して前記コンタクトホール（１０ａ）を形成する工程と、
   前記第１マスク（２０）を取り除いた後、前記層間絶縁膜（９）をマスクとしたエッチングを行うことで前記コンタクト用トレンチ（１１）を形成する工程と、
   前記コンタクト用トレンチ（１１）を形成したのち、前記層間絶縁膜（９）に形成した前記コンタクトホール（１０ａ）の開口端を後退させることにより、該コンタクトホール（１０ａ）の開口幅を広げる工程と、
   前記開口幅が広げられた前記コンタクトホール（１０ａ）を通じて前記コンタクト用トレンチ（１１）が埋め込まれるように前記上部電極（１２）を形成する工程と、を含んでいることを特徴とする半導体装置の製造方法。
2. 前記コンタクトホール（１０ａ）を形成する工程では、前記第１マスク（２０）を用いて等方性エッチングを行ったのち、前記コンタクトホール（１０ａ）を形成するためのエッチングを行うことで、該コンタクトホール（１０ａ）の開口端をテーパ状にすることを特徴とする請求項１に記載の半導体装置の製造方法。
3. 前記コンタクトホール（１０ａ）の開口幅を広げる工程では、前記層間絶縁膜（９）を露出させた状態でウェットまたはドライエッチングを行うことにより、前記層間絶縁膜（９）の薄膜化も同時に行うことを特徴とする請求項１または２に記載の半導体装置の製造方法。
4. 前記コンタクトホール（１０ａ）の開口幅を広げる工程を行った後、前記コンタクト用トレンチ（１１）を露出させる開口部が形成された第２マスク（２１）を配置し、該第２マスク（２１）で覆った状態で前記コンタクト用トレンチ（１１）の側面をエッチングすることでテーパ状とする工程を含んでいることを特徴とする請求項１ないし３のいずれか１つに記載の半導体装置の製造方法。

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