[go: up one dir, main page]

JP2018056304A - スイッチング装置とその製造方法 - Google Patents

スイッチング装置とその製造方法 Download PDF

Info

Publication number
JP2018056304A
JP2018056304A JP2016190035A JP2016190035A JP2018056304A JP 2018056304 A JP2018056304 A JP 2018056304A JP 2016190035 A JP2016190035 A JP 2016190035A JP 2016190035 A JP2016190035 A JP 2016190035A JP 2018056304 A JP2018056304 A JP 2018056304A
Authority
JP
Japan
Prior art keywords
trench
region
semiconductor region
insulating layer
contact
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2016190035A
Other languages
English (en)
Inventor
広和 藤原
Hirokazu Fujiwara
広和 藤原
竹内　有一
Yuichi Takeuchi
有一 竹内
成雅 副島
Shigemasa Soejima
成雅 副島
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Denso Corp
Toyota Motor Corp
Toyota Central R&D Labs Inc
Original Assignee
Denso Corp
Toyota Motor Corp
Toyota Central R&D Labs Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Denso Corp, Toyota Motor Corp, Toyota Central R&D Labs Inc filed Critical Denso Corp
Priority to JP2016190035A priority Critical patent/JP2018056304A/ja
Priority to US15/664,379 priority patent/US9954096B2/en
Publication of JP2018056304A publication Critical patent/JP2018056304A/ja
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/64—Double-diffused metal-oxide semiconductor [DMOS] FETs
    • H10D30/66—Vertical DMOS [VDMOS] FETs
    • H10D30/668—Vertical DMOS [VDMOS] FETs having trench gate electrodes, e.g. UMOS transistors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D12/00—Bipolar devices controlled by the field effect, e.g. insulated-gate bipolar transistors [IGBT]
    • H10D12/01—Manufacture or treatment
    • H10D12/031—Manufacture or treatment of IGBTs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/01—Manufacture or treatment
    • H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
    • H10D30/028—Manufacture or treatment of FETs having insulated gates [IGFET] of double-diffused metal oxide semiconductor [DMOS] FETs
    • H10D30/0281—Manufacture or treatment of FETs having insulated gates [IGFET] of double-diffused metal oxide semiconductor [DMOS] FETs of lateral DMOS [LDMOS] FETs
    • H10D30/0289—Manufacture or treatment of FETs having insulated gates [IGFET] of double-diffused metal oxide semiconductor [DMOS] FETs of lateral DMOS [LDMOS] FETs using recessing of the gate electrodes, e.g. to form trench gate electrodes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/01—Manufacture or treatment
    • H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
    • H10D30/028—Manufacture or treatment of FETs having insulated gates [IGFET] of double-diffused metal oxide semiconductor [DMOS] FETs
    • H10D30/0291—Manufacture or treatment of FETs having insulated gates [IGFET] of double-diffused metal oxide semiconductor [DMOS] FETs of vertical DMOS [VDMOS] FETs
    • H10D30/0297—Manufacture or treatment of FETs having insulated gates [IGFET] of double-diffused metal oxide semiconductor [DMOS] FETs of vertical DMOS [VDMOS] FETs using recessing of the gate electrodes, e.g. to form trench gate electrodes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/64—Double-diffused metal-oxide semiconductor [DMOS] FETs
    • H10D30/65—Lateral DMOS [LDMOS] FETs
    • H10D30/658—Lateral DMOS [LDMOS] FETs having trench gate electrodes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/102—Constructional design considerations for preventing surface leakage or controlling electric field concentration
    • H10D62/103—Constructional design considerations for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse-biased devices
    • H10D62/105—Constructional design considerations for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse-biased devices by having particular doping profiles, shapes or arrangements of PN junctions; by having supplementary regions, e.g. junction termination extension [JTE] 
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/102—Constructional design considerations for preventing surface leakage or controlling electric field concentration
    • H10D62/103—Constructional design considerations for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse-biased devices
    • H10D62/105—Constructional design considerations for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse-biased devices by having particular doping profiles, shapes or arrangements of PN junctions; by having supplementary regions, e.g. junction termination extension [JTE] 
    • H10D62/106—Constructional design considerations for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse-biased devices by having particular doping profiles, shapes or arrangements of PN junctions; by having supplementary regions, e.g. junction termination extension [JTE]  having supplementary regions doped oppositely to or in rectifying contact with regions of the semiconductor bodies, e.g. guard rings with PN or Schottky junctions
    • H10D62/107—Buried supplementary regions, e.g. buried guard rings 
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/17—Semiconductor regions connected to electrodes not carrying current to be rectified, amplified or switched, e.g. channel regions
    • H10D62/393—Body regions of DMOS transistors or IGBTs 
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/80—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials
    • H10D62/83—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials being Group IV materials, e.g. B-doped Si or undoped Ge
    • H10D62/832—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials being Group IV materials, e.g. B-doped Si or undoped Ge being Group IV materials comprising two or more elements, e.g. SiGe
    • H10D62/8325—Silicon carbide
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/20—Electrodes characterised by their shapes, relative sizes or dispositions 
    • H10D64/27—Electrodes not carrying the current to be rectified, amplified, oscillated or switched, e.g. gates
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/20—Electrodes characterised by their shapes, relative sizes or dispositions 
    • H10D64/27—Electrodes not carrying the current to be rectified, amplified, oscillated or switched, e.g. gates
    • H10D64/311—Gate electrodes for field-effect devices
    • H10D64/411—Gate electrodes for field-effect devices for FETs
    • H10D64/511—Gate electrodes for field-effect devices for FETs for IGFETs
    • H10D64/512—Disposition of the gate electrodes, e.g. buried gates
    • H10D64/513—Disposition of the gate electrodes, e.g. buried gates within recesses in the substrate, e.g. trench gates, groove gates or buried gates
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/124—Shapes, relative sizes or dispositions of the regions of semiconductor bodies or of junctions between the regions
    • H10D62/126—Top-view geometrical layouts of the regions or the junctions
    • H10D62/127—Top-view geometrical layouts of the regions or the junctions of cellular field-effect devices, e.g. multicellular DMOS transistors or IGBTs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/20—Electrodes characterised by their shapes, relative sizes or dispositions 
    • H10D64/27—Electrodes not carrying the current to be rectified, amplified, oscillated or switched, e.g. gates
    • H10D64/311—Gate electrodes for field-effect devices
    • H10D64/411—Gate electrodes for field-effect devices for FETs
    • H10D64/511—Gate electrodes for field-effect devices for FETs for IGFETs
    • H10D64/514—Gate electrodes for field-effect devices for FETs for IGFETs characterised by the insulating layers
    • H10D64/516—Gate electrodes for field-effect devices for FETs for IGFETs characterised by the insulating layers the thicknesses being non-uniform

Landscapes

  • Electrodes Of Semiconductors (AREA)

Abstract

【課題】 スイッチング装置がオンするときの損失を低減する。【解決手段】 スイッチング装置は、半導体基板と、半導体基板の上面に設けられたトレンチと、トレンチの底面に接するようにトレンチの長手方向に沿って伸びる導体層と、導体層の上面を覆う底部絶縁層と、トレンチの側面を覆うゲート絶縁層と、トレンチの内部に配置されているとともに半導体基板及び導体層から絶縁されているゲート電極を有する。半導体基板が、ゲート絶縁層に接する第１導電型の第１半導体領域と、第１半導体領域の下側でゲート絶縁層に接する第２導電型のボディ領域と、ボディ領域の下側でゲート絶縁層に接する第１導電型の第２半導体領域と、導体層に接するようにトレンチの長手方向に沿って伸びる第２導電型の底部半導体領域と、ボディ領域と底部半導体領域に接続されている第２導電型の接続半導体領域を有する。【選択図】図３

Description

本明細書に開示の技術は、スイッチング装置とその製造方法に関する。
特許文献１に、トレンチ内に配置されたゲート電極を備えるスイッチング装置が開示されている。このスイッチング装置は、ｎ型のソース領域とｐ型のボディ領域とｎ型のドリフト領域を有する。ソース領域、ボディ領域及びドリフト領域は、トレンチの側面においてゲート絶縁層に接している。また、このスイッチング装置は、トレンチの底面に接するｐ型の底部半導体領域を有している。底部半導体領域は、トレンチの長手方向に沿って伸びている。さらに、このスイッチング装置は、トレンチの側面の一部に沿って伸びるｐ型の接続半導体領域を有している。接続半導体領域は、ボディ領域と底部半導体領域に接続されている。
このスイッチング装置がオフするときには、底部半導体領域からドリフト領域に空乏層が伸びる。この空乏層によって、底部半導体領域の近傍（すなわち、トレンチの底部近傍）における電界集中が抑制される。
ゲート電極に所定の電位が印加されると、ゲート絶縁層近傍のボディ領域にチャネルが形成される。これによって、ドリフト領域からソース領域に主電流が流れる。つまり、スイッチング装置がオンする。また、スイッチング装置がオンするときには、接続半導体領域を介してボディ領域から底部半導体領域に電荷が供給される。底部半導体領域に電荷が供給されると、底部半導体領域からドリフト領域に広がっていた空乏層が底部半導体領域に向かって収縮する。このため、スイッチング装置がオンするときにドリフト領域の抵抗が低下する。したがって、主電流が低損失でドリフト領域を流れることができる。
スイッチング装置がオンしているときに、接続半導体領域が設けられている範囲には主電流が流れない。したがって、主電流の経路を広く確保するために、接続半導体領域は、トレンチの側面の一部にのみ形成される。
特開２０１３−２５８３６９号公報
底部半導体領域は、トレンチの長手方向に沿って伸びている。また、接続半導体領域は、トレンチの側面の一部のみに設けられている。したがって、底部半導体領域の一部（以下、特定部分という）は、接続半導体領域から長距離離れた位置に配置されている。このため、底部半導体領域の特定部分と接続半導体領域の間に比較的高い抵抗が存在する。したがって、スイッチング装置がオンするときに、接続半導体領域から底部半導体領域に供給された電荷が特定部分にまで到達するのに時間がかかり、特定部分の周囲の空乏層の収縮が遅くなる。その結果、特定部分の周囲のドリフト領域の抵抗が低下し難く、この部分で損失が高くなる。したがって、本明細書では、オンするときの損失をより低減することが可能なスイッチング装置を提供する。
本明細書が開示するスイッチング装置は、半導体基板と、前記半導体基板の上面に設けられたトレンチと、前記トレンチの底面に接するように前記トレンチの長手方向に沿って伸びる導体層と、前記導体層の上面を覆う底部絶縁層と、前記底部絶縁層よりも上側の前記トレンチの側面を覆うゲート絶縁層と、前記トレンチの内部に配置されており、前記底部絶縁層及び前記ゲート絶縁層によって前記半導体基板及び前記導体層から絶縁されているゲート電極を有する。前記半導体基板が、前記ゲート絶縁層に接する第１導電型の第１半導体領域と、前記第１半導体領域の下側で前記ゲート絶縁層に接する第２導電型のボディ領域と、前記ボディ領域の下側で前記ゲート絶縁層に接するとともに前記ボディ領域によって前記第１半導体領域から分離されている第１導電型の第２半導体領域と、前記導体層に接するように前記トレンチの長手方向に沿って伸びるとともに前記第２半導体領域に接する第２導電型の底部半導体領域と、前記トレンチの側面の一部に沿って伸びるとともに前記ボディ領域と前記底部半導体領域に接続されている第２導電型の接続半導体領域を有する。
なお、第１導電型と第２導電型の一方がｎ型であり、他方がｐ型である。
このスイッチング装置は、トレンチの底部に接するようにトレンチの長手方向に沿って伸びる導体層を有している。また、底部半導体領域が、導体層に接するようにトレンチの長手方向に沿って伸びている。導体層の抵抗が低いので、スイッチング素子がオンするときに接続半導体領域から供給される電荷が、導体層を介してトレンチの長手方向に高速で移動することができる。このため、接続半導体領域から供給される電荷が、上述した特定部分（すなわち、接続半導体領域から長距離離れた部分の底部半導体領域）へ短時間で到達することができる。つまり、接続半導体領域の全体に短時間で電荷が供給される。したがって、接続半導体領域の全体の周囲で空乏層が高速で収縮し、接続半導体領域の全体の周囲のドリフト領域の抵抗が短時間で低下する。このため、ターンオン時の損失が抑制される。
また、本明細書は、スイッチング装置の好適な製造方法を提供する。この製造方法は、半導体基板の上面にトレンチを形成する工程と、前記トレンチの底面が露出するように前記トレンチの側面を覆う保護膜を成膜する工程と、前記保護膜と前記トレンチの底面を覆う金属層を形成する工程と、前記金属層を加熱することによって前記金属層と前記トレンチの底面が合金化した導体層を形成する工程と、前記導体層が残存するように前記保護膜を覆う前記金属層をエッチングにより除去する工程と、前記導体層と前記トレンチを用いてスイッチング装置を完成させる工程を有する。前記スイッチング装置が、前記導体層の上面を覆う底部絶縁層と、前記底部絶縁層よりも上側の前記トレンチの側面を覆うゲート絶縁層と、前記トレンチの内部に配置されているとともに前記底部絶縁層及び前記ゲート絶縁層によって前記半導体基板及び前記導体層から絶縁されているゲート電極と、前記ゲート絶縁層に接する第１導電型の第１半導体領域と、前記第１半導体領域の下側で前記ゲート絶縁層に接する第２導電型のボディ領域と、前記ボディ領域の下側で前記ゲート絶縁層に接するとともに前記ボディ領域によって前記第１半導体領域から分離されている第１導電型の第２半導体領域と、前記導体層に接するように前記トレンチの長手方向に沿って伸びるとともに前記第２半導体領域に接する第２導電型の底部半導体領域と、前記トレンチの側面の一部に沿って伸びるとともに前記ボディ領域と前記底部半導体領域に接続されている第２導電型の接続半導体領域を有する。
なお、スイッチング装置を完成させる工程の一部（例えば、第１半導体領域、ボディ領域等の半導体領域の形成工程）を、金属層をエッチングする工程よりも前の任意のタイミング（例えば、トレンチを形成する工程の前）で行ってもよい。
この製造方法では、金属層を形成する工程において、トレンチの底面では金属層と半導体基板が接触し、トレンチの側面では保護膜と金属層が接触するように金属層が形成される。その後、金属層を加熱すると、トレンチの底面において金属層とトレンチの底面（すなわち、半導体基板を構成する半導体材料）が合金化する。これによって、トレンチの底面に導体層が形成される。トレンチの側面では、金属層が半導体基板に接していないので、合金が形成されない。その後、合金化しなかった金属層を除去することで、導体層がトレンチの底部に残存する。この方法によれば、トレンチの底部に導体層を容易に形成することができる。
実施形態のＭＯＳＦＥＴの平面図。 図１のＩＩ―ＩＩ線における断面図。 図１のＩＩＩ―ＩＩＩ線における断面図。 トレンチ形成前の半導体基板の断面図。 トレンチ形成後の半導体基板の断面図。 酸化膜形成後の半導体基板の断面図。 酸化膜エッチング後の半導体基板の断面図。 底部半導体領域形成後の半導体基板の断面図。 金属層形成後の半導体基板の断面図。 合金化処理後の半導体基板の断面図。 金属層及び酸化膜除去後の半導体基板の断面図。 底部絶縁層形成後の半導体基板の断面図。 接続半導体領域の位置が異なる例のＭＯＳＦＥＴの平面図。 図１３のＸＩＶ―ＸＩＶ線における断面図。
図１〜３は、実施形態のＭＯＳＦＥＴ１０を示している。図２、３に示すように、ＭＯＳＦＥＴ１０は、半導体基板１２と、電極、絶縁層等を備えている。なお、図１では、図の見易さのため、半導体基板１２の上面１２ａ上の電極、絶縁層の図示を省略している。以下では、半導体基板１２の上面１２ａと平行な一方向をｘ方向といい、上面１２ａに平行でｘ方向に直交する方向をｙ方向といい、半導体基板１２の厚み方向をｚ方向という。
半導体基板１２は、ＳｉＣにより構成されている。図２に示すように、半導体基板１２の上面１２ａには、複数のトレンチ２２が設けられている。図１に示すように、各トレンチ２２は、ｙ方向に直線状に長く伸びている。複数のトレンチ２２は、ｘ方向に間隔を開けて配列されている。図２、３に示すように、各トレンチ２２の内部に、導体層４０、底部絶縁層２４、ゲート絶縁層２５及びゲート電極２６が配置されている。
図２、３に示すように、導体層４０は、トレンチ２２の底面上に設けられている。導体層４０は、トレンチ２２の底面に接している。図３に示すように、導体層４０は、トレンチ２２の長手方向（すなわち、ｙ方向）に沿って長く伸びている。導体層４０は、トレンチ２２の長手方向において、トレンチ２２の一方の端部２２ａ近傍の位置から他方の端部２２ｂ近傍の位置まで伸びている。導体層４０は、金属化合物（例えば、ニッケルシリサイド）により構成されている。
底部絶縁層２４は、トレンチ２２の底部に配置されている。底部絶縁層２４は、導体層４０の上面を覆っている。また、底部絶縁層２４は、トレンチ２２の底面近傍において、トレンチ２２の側面を覆っている。底部絶縁層２４は、トレンチ２２の深さ方向に厚く形成されている。底部絶縁層２４は、酸化シリコンにより構成されている。
ゲート絶縁層２５は、底部絶縁層２４の上部に位置するトレンチ２２の側面を覆っている。ゲート絶縁層２５は、酸化シリコンにより構成されている。
ゲート電極２６は、底部絶縁層２４の上部に配置されている。すなわち、ゲート電極２６とトレンチ２２の底面の間の絶縁層が、底部絶縁層２４である。また、ゲート電極２６とトレンチ２２の側面の間の絶縁層が、ゲート絶縁層２５である。ゲート電極２６は、ゲート絶縁層２５と底部絶縁層２４によって半導体基板１２から絶縁されている。また、ゲート電極２６は、ゲート絶縁層２５と底部絶縁層２４によって導体層４０から絶縁されている。ゲート電極２６の上面は、層間絶縁膜２８によって覆われている。
ゲート絶縁層２５の厚み（すなわち、トレンチ２２の側面とゲート電極２６の側面の間の間隔）は、底部絶縁層２４の厚み（すなわち、底部絶縁層２４の上面と下面の間の幅（言い換えると、ゲート電極２６の下端とトレンチ２２の底面の間の間隔））よりも薄い。
半導体基板１２の上面１２ａには、上部電極７０が配置されている。上部電極７０は、層間絶縁膜２８が設けられていない部分で半導体基板１２の上面１２ａに接している。上部電極７０は、層間絶縁膜２８によってゲート電極２６から絶縁されている。半導体基板１２の下面１２ｂには、下部電極７２が配置されている。下部電極７２は、半導体基板１２の下面１２ｂに接している。
図１〜３に示すように、半導体基板１２の内部には、複数のソース領域３０、ボディ領域３２、ドリフト領域３４、ドレイン領域３５、複数の底部半導体領域３６及び複数の接続半導体領域３８が設けられている。
各ソース領域３０は、ｎ型領域である。図１、２に示すように、各ソース領域３０は、半導体基板１２の上面１２ａに露出しており、上部電極７０にオーミック接触している。また、各ソース領域３０は、トレンチ２２の短手方向の側面（短手方向の端部に位置する側面であり、ｙ方向に沿って伸びる側面）において、ゲート絶縁層２５に接している。各ソース領域３０は、トレンチ２２の上端部において、ゲート絶縁層２５に接している。
ボディ領域３２は、ｐ型領域である。ボディ領域３２は、各ソース領域３０に接している。ボディ領域３２は、２つのソース領域３０に挟まれた各範囲から各ソース領域３０の下側まで伸びている。ボディ領域３２は、低濃度領域３２ｂと複数の高濃度領域３２ａを有している。各高濃度領域３２ａは、低濃度領域３２ｂよりも高いｐ型不純物濃度を有している。各高濃度領域３２ａは、２つのソース領域３０に挟まれた各範囲に配置されている。各高濃度領域３２ａは、上部電極７０にオーミック接触している。低濃度領域３２ｂは、各高濃度領域３２ａと各ソース領域３０の下側に配置されている。低濃度領域３２ｂは、トレンチ２２の短手方向の側面において、ゲート絶縁層２５に接している。すなわち、低濃度領域３２ｂは、各ソース領域３０の下側で、ゲート絶縁層２５に接している。また、図１、３に示すように、低濃度領域３２ｂは、トレンチ２２の長手方向の側面（長手方向の端部に位置する側面であり、ｘ方向に沿って伸びる側面）に隣接する範囲にも配置されている。低濃度領域３２ｂは、トレンチ２２の長手方向の側面において、ゲート絶縁層２５に接している。ボディ領域３２の下端（すなわち、低濃度領域３２ｂの下端）は、ゲート電極２６の下端（すなわち、底部絶縁層２４の上面）よりも上側に配置されている。
ドリフト領域３４は、ｎ型領域である。ドリフト領域３４は、ボディ領域３２の下側に配置されており、ボディ領域３２によって各ソース領域３０から分離されている。ドリフト領域３４は、トレンチ２２の短手方向の側面において、ゲート絶縁層２５及び底部絶縁層２４に接している。すなわち、ドリフト領域３４は、ボディ領域３２の下側で、ゲート絶縁層２５及び底部絶縁層２４に接している。
ドレイン領域３５は、ｎ型領域である。ドレイン領域３５は、ドリフト領域３４よりも高いｎ型不純物濃度を有している。ドレイン領域３５は、ドリフト領域３４の下側に配置されている。ドレイン領域３５は、半導体基板１２の下面１２ｂに露出している。ドレイン領域３５は、下部電極７２にオーミック接触している。
各底部半導体領域３６は、ｐ型領域である。各底部半導体領域３６は、対応するトレンチ２２の底面に露出する範囲に配置されている。各底部半導体領域３６は、対応するトレンチ２２の底面において、導体層４０に接している。図３に示すように、各底部半導体領域３６は、対応するトレンチ２２の底面に沿ってｙ方向に長く伸びている。各底部半導体領域３６は、対応するトレンチ２２の一方の端部２２ａから他方の端部２２ｂまで伸びている。図２に示すように、各底部半導体領域３６の周囲は、ドリフト領域３４に囲まれている。後述する接続半導体領域３８が形成されている箇所を除いて、各底部半導体領域３６は、ドリフト領域３４によってボディ領域３２から分離されている。また、各底部半導体領域３６は、ドリフト領域３４によって互いから分離されている。
図１、３に示すように、各接続半導体領域３８は、対応するトレンチ２２の長手方向の側面に露出する範囲に配置されている。各接続半導体領域３８は、トレンチ２２の長手方向の側面に沿ってｚ方向に長く伸びている。図３に示すように、各接続半導体領域３８の下端は、対応する底部半導体領域３６に接続されている。各接続半導体領域３８の上端は、ボディ領域３２（低濃度領域３２ｂ）に接続されている。すなわち、各接続半導体領域３８は、ボディ領域３２と底部半導体領域３６に接続されている。なお、本明細書では、トレンチ２２の側面に沿ってボディ領域３２から底部半導体領域３６に向かって長く伸びている部分を、接続半導体領域３８という。つまり、半導体基板１２の上面１２ａに沿って横方向に分布しているｐ型領域がボディ領域３２であり、そのボディ領域３２からトレンチ２２の側面に沿って下方向に突出している部分が、接続半導体領域３８である。図３に示すように、各接続半導体領域３８は、対応するトレンチ２２の長手方向の側面において、ゲート絶縁層２５と底部絶縁層２４に接している。各接続半導体領域３８のｐ型不純物濃度は、各底部半導体領域３６のｐ型不純物濃度よりも低い。
次に、ＭＯＳＦＥＴ１０の動作について説明する。ＭＯＳＦＥＴ１０の使用時には、ＭＯＳＦＥＴ１０と負荷（例えば、モータ）と電源が直列に接続される。ＭＯＳＦＥＴ１０と負荷の直列回路に対して、電源電圧（本実施形態では、約８００Ｖ）が印加される。ＭＯＳＦＥＴ１０のドレイン側（下部電極７２）がソース側（上部電極７０）よりも高電位となる向きで、電源電圧が印加される。ゲート電極２６にゲートオン電位（ゲート閾値よりも高い電位）を印加すると、ゲート絶縁層２５に接する範囲のボディ領域３２（低濃度領域３２ｂ）にチャネル（反転層）が形成され、ＭＯＳＦＥＴ１０がオンする。ゲート電極２６にゲートオフ電位（ゲート閾値以下の電位）を印加すると、チャネルが消滅し、ＭＯＳＦＥＴ１０がオフする。以下に、ＭＯＳＦＥＴ１０のターンオフ時とターンオン時の動作について、詳細に説明する。なお、導体中にホールは存在しないが、以下では、説明の都合上、半導体と導体の間でホールに相当する電荷が流れる場合に、ホールに相当する電荷が導体中を流れることを、導体中をホールが流れるという場合がある。
ＭＯＳＦＥＴ１０をターンオフさせる場合には、ゲート電極２６の電位をゲートオン電位からゲートオフ電位に引き下げる。すると、チャネルが消失し、下部電極７２の電位が上昇する。下部電極７２の電位は、上部電極７０に対して電源電圧分（すなわち、約８００Ｖ）だけ高い電位まで上昇する。下部電極７２の電位が上昇する過程において、底部半導体領域３６と下部電極７２の間の容量結合によって、底部半導体領域３６の電位が少し上昇する。すると、底部半導体領域３６から導体層４０、接続半導体領域３８及びボディ領域３２を介して上部電極７０へホールが流れる。より詳細には、底部半導体領域３６内のホールは、底部半導体領域３６と導体層４０の内部をトレンチ２２の長手方向に沿って流れる。底部半導体領域３６が導体層４０に接しており、導体層４０の抵抗が底部半導体領域３６の抵抗よりも遥かに低いので、ホールは、主に導体層４０の内部を通ってトレンチ２２の長手方向に沿って流れる。導体層４０の抵抗が極めて低いので、ホールは導体層４０内をトレンチ２２の長手方向に沿って高速で流れる。導体層４０及び底部半導体領域３６に沿ってトレンチ２２の端部２２ａまたは２２ｂまで流れたホールは、接続半導体領域３８及びボディ領域３２を介して上部電極７０へ流れる。このようにホールが流れている間は、底部半導体領域３６の電位の上昇が抑制され、底部半導体領域３６の電位が上部電極７０の電位よりもわずかに高い電位に維持される。導体層４０によってホールがトレンチ２２の長手方向に沿って高速で流れることが可能とされているので、接続半導体領域３８から遠い位置の底部半導体領域３６（すなわち、トレンチ２２の長手方向の中央部２２ｃに位置する部分の底部半導体領域３６（図３参照））からも短時間でホールが排出される。したがって、中央部２２ｃに位置する部分でも電位の上昇が効果的に抑制される。
また、下部電極７２の電位の上昇に伴って、ドレイン領域３５及びドリフト領域３４の電位も上昇する。ドリフト領域３４の電位が上昇すると、ボディ領域３２とドリフト領域３４の間に電位差が生じる。このため、ボディ領域３２とドリフト領域３４の界面のｐｎ接合に逆電圧が印加される。したがって、ボディ領域３２からドリフト領域３４に空乏層が広がる。また、ドリフト領域３４の電位が上昇すると、底部半導体領域３６とドリフト領域３４の間に電位差が生じる。このため、底部半導体領域３６とドリフト領域３４の界面のｐｎ接合に逆電圧が印加される。したがって、底部半導体領域３６からドリフト領域３４に空乏層が広がる。このようにドリフト領域３４内に空乏層が広がることで、ドリフト領域３４内における電界集中が抑制される。特に、底部半導体領域３６から広がる空乏層によって、トレンチ２２の底面近傍における電界集中が抑制される。
また、ドリフト領域３４の電位が上昇すると、接続半導体領域３８とドリフト領域３４の界面のｐｎ接合にも逆電圧が印加される。接続半導体領域３８のｐ型不純物濃度が低いので、ｐｎ接合から接続半導体領域３８に広く空乏層が広がる。これによって、接続半導体領域３８が空乏化される。接続半導体領域３８が空乏化されることによって、底部半導体領域３６が上部電極７０から電気的に分離される。
底部半導体領域３６がボディ領域３２から電気的に分離されると、底部半導体領域３６から上部電極７０に向かうホールの流れが停止し、底部半導体領域３６の電位がフローティングとなる。このため、底部半導体領域３６の電位が、下部電極７２の電位の上昇に伴って上昇する。このように、底部半導体領域３６の電位がある程度上昇することで、底部半導体領域３６と下部電極７２の間の電位差が過大となることが防止される。下部電極７２の電位が上部電極７０に対して電源電圧分高い電位まで上昇することで、ＭＯＳＦＥＴ１０のターンオフか完了する。
ＭＯＳＦＥＴ１０をターンオンさせる場合には、ゲート電極２６の電位をゲートオフ電位からゲートオン電位に引き上げる。すると、トレンチ２２の短手方向の側面においてゲート絶縁層２５に接している範囲のボディ領域３２（低濃度領域３２ｂ）に電子が引き寄せられる。これによって、この範囲のボディ領域３２がｐ型からｎ型に反転し、チャネルが形成される。チャネルによって、ソース領域３０とドリフト領域３４が接続される。これによって、ドリフト領域３４、ドレイン領域３５及び下部電極７２の電位が低下する。ドリフト領域３４の電位が低下すると、ボディ領域３２とドリフト領域３４の界面のｐｎ接合に印加されていた逆電圧が低下する。このため、ボディ領域３２からドリフト領域３４に広がっていた空乏層が、ボディ領域３２に向かって収縮する。これにより、上部電極７０から、ソース領域３０、チャネル、ドリフト領域３４、ドレイン領域３５を経由して下部電極７２へ電子が流れるようになる。すなわち、ＭＯＳＦＥＴ１０がオンする。
また、ドリフト領域３４の電位が低下する過程において、接続半導体領域３８に広がっている空乏層が、ドリフト領域３４に向かって収縮して略消滅する。その結果、底部半導体領域３６が、ボディ領域３２に電気的に接続される。すると、上部電極７０からボディ領域３２、接続半導体領域３８及び導体層４０を介して底部半導体領域３６にホールが流れる。より詳細には、上部電極７０から、ボディ領域３２と接続半導体領域３８を介して導体層４０と底部半導体領域３６へホールが流れる。導体層４０の抵抗が底部半導体領域３６の抵抗よりも遥かに低いので、ホールは、主に導体層４０の内部を通ってトレンチ２２の長手方向に沿って流れる。導体層４０を介して、底部半導体領域３６の全体にホールが供給される。底部半導体領域３６にホールが供給されると、底部半導体領域３６からドリフト領域３４に広がっていた空乏層が底部半導体領域３６に向かって収縮する。このため、ドリフト領域３４の抵抗が低下し、上部電極７０から下部電極７２に向かって電子が流れ易くなる。このため、ドリフト領域３４で損失が生じ難い。特に、本実施形態では、導体層４０の抵抗が極めて低いので、ホールは導体層４０内をトレンチ２２の長手方向に沿って高速で流れることが可能とされている。このため、接続半導体領域３８から遠い位置の底部半導体領域３６（すなわち、中央部２２ｃに位置する部分の底部半導体領域３６）にも短時間でホールが供給される。したがって、底部半導体領域３６の全体に短時間でホールが供給される。このため、底部半導体領域３６全体の周囲で、ドリフト領域３４に広がっていた空乏層を高速で収縮させることができる。したがって、このＭＯＳＦＥＴ１０では、ゲート電極２６の電位をゲートオン電位に引き上げてから短時間でドリフト領域３４の抵抗が低下する。すなわち、このＭＯＳＦＥＴ１０は、ターンオンするときに短時間でオン抵抗が低下する。したがって、このＭＯＳＦＥＴ１０では、損失が生じ難い。
以上に説明したように、ＭＯＳＦＥＴ１０では、ターンオン時に、導体層４０を介して底部半導体領域３６全体に短時間でホールが供給される。このため、底部半導体領域３６全体の周囲において、底部半導体領域３６からドリフト領域３４に広がっている空乏層を短時間で収縮させることができる。したがって、ＭＯＳＦＥＴ１０では、ターンオン時に損失が生じ難い。
次に、ＭＯＳＦＥＴ１０の製造方法について説明する。まず、図４に示すように、ドレイン領域３５、ドリフト領域３４、ボディ領域３２及びソース領域３０を備える半導体基板１２ｘ（ＭＯＳＦＥＴ１０の材料となる半導体基板）を準備する。半導体基板１２ｘは、ＳｉＣによって構成されている。ドリフト領域３４は、ドレイン領域３５上にエピタキシャル成長によって形成された領域である。ボディ領域３２とソース領域３０は、エピタキシャル成長またはイオン注入によって形成された領域である。
次に、図５に示すように、半導体基板１２ｘの上面１２ａを部分的にエッチングすることによって、複数のトレンチ２２を形成する。トレンチ２２は、ソース領域３０とボディ領域３２を貫通してドリフト領域３４に達するように形成される。
次に、図６に示すように、半導体基板１２ｘの上面１２ａとトレンチ２２の内面（すなわち、底面と側面）に、薄い酸化膜５０を形成する。酸化膜５０は、酸化シリコンにより構成されており、絶縁性を有する。半導体基板１２ｘの表面を酸化させることで、酸化膜５０を形成することができる。
次に、図７に示すように、異方性のドライエッチングによって、半導体基板１２ｘの上面１２ａ上とトレンチ２２の底面上の酸化膜５０を除去する。トレンチ２２の側面には、酸化膜５０を残存させる。
次に、図８に示すように、トレンチ２２の底面にアルミニウムイオンを注入することによって、底部半導体領域３６を形成する。また、トレンチ２２の長手方向の側面にアルミニウムイオンを注入することによって、接続半導体領域３８を形成する。
次に、図９に示すように、半導体基板１２ｘの上面１２ａとトレンチ２２の内面（すなわち、トレンチ２２の底面と酸化膜５０の表面）に、金属層５２（例えば、ニッケル層）を成膜する。
次に、半導体基板１２ｘを約７００℃で熱処理する。トレンチ２２の底面では、金属層５２と半導体基板１２ｘとが直接接触しているので、金属層５２（すなわち、ニッケル）と半導体基板１２ｘ中のシリコンが合金化（シリサイド化）する。これによって、図１０に示すように、トレンチ２２の底部に、導体層４０が形成される。また、半導体基板１２ｘの上面１２ａでも、金属層５２の合金化により導体層４０が形成される。トレンチ２２の側面では、金属層５２が半導体基板１２ｘの間に酸化膜５０が存在しているので、合金化反応は生じない。導体層４０を形成したら、図１１に示すように、エッチング（例えば、リン硝酢酸ウェットエッチング）によって、合金化しなかった金属層５２を除去する。このとき、導体層４０はほとんどエッチングされないので、導体層４０を残存させることができる。さらに、エッチング（例えば、フッ酸エッチング）によって、酸化膜５０を除去する。その後、半導体基板１２ｘを約１０００℃で熱処理して、合金化（シリサイド化）の反応を促進する。これによって、導体層４０の抵抗が低減されるとともに、導体層４０の底部半導体領域３６に対するコンタクト抵抗が低減される。
次に、ＬＰ−ＣＶＤ等によってトレンチ２２内に酸化シリコンを埋め込み、その後に酸化シリコンをエッチングする。これによって、図１２に示すように、底部絶縁層２４が形成される。その後、従来周知の方法により、ゲート絶縁層２５、ゲート電極２６、層間絶縁膜２８、上部電極７０及び下部電極７２等を形成することで、図１〜３に示すＭＯＳＦＥＴ１０が完成する。なお、半導体基板１２ｘの上面１２ａ上の導体層４０は、上部電極７０の形成前に除去してもよいし、上部電極７０の一部として利用してもよい。
なお、上述した実施形態では、接続半導体領域３８がトレンチ２２の長手方向の側面に設けられていた。しかしながら、接続半導体領域３８は、トレンチ２２の側面の任意の部分に設けることができる。例えば、図１３に示すように、トレンチ２２の短手方向の側面の一部に接続半導体領域３８を設けてもよい。この場合、接続半導体領域３８を有する部分のトレンチ２２の断面は、図１４の構造となる。このような構成でも、導体層４０によってトレンチ２２の長手方向におけるホールの流れが促進されるので、上述した実施形態と同様の効果が得られる。但し、接続半導体領域３８を形成した位置ではＭＯＳＦＥＴの主電流が流れないので、接続半導体領域３８の数はなるべく少ないことが好ましい。他方、底部半導体領域３６全体により短時間でホールを供給するには、接続半導体領域３８をより分散して配置することが好ましい。接続半導体領域３８の数とその配置を最適化するために、上述した実施形態（図１）のように、接続半導体領域３８をトレンチ２２の長手方向の両端部に配置し、両端部近傍まで伸びるように導体層４０を設ける構造がより好ましい。
なお、上述した実施形態では、導体層４０の材料としてニッケルシリサイドを用いたが、チタンシリサイド、チタンカーバイド、アルミニウムシリサイド、アルミニウムカーバイド等を用いてもよい。また、ＳｉＣと反応性が有る鉄（Ｆｅ）や銅（Ｃｕ）を主成分とした化合物を導体層４０の材料として用いてもよい。また、導体層４０によるチャネル部の金属汚染を防止するために、底部絶縁層２４の厚みはなるべく厚いことが好ましい。底部絶縁層２４の厚みは、１００ｎｍ以上であることが好ましく、５００ｎｍ以上であることがより好ましい。また、底部絶縁層２４は、酸化シリコン以外の絶縁体（例えば、酸化アルミニウム（Ａｌ２Ｏ３））により構成されていてもよい。
また、上述した実施形態では、ｎチャネル型のＭＯＳＦＥＴについて説明したが、ｐチャネル型のＭＯＳＦＥＴに本明細書に開示の技術を適用してもよい。上述した実施形態のｎ型領域とｐ型領域を入れ換えることで、ｐチャネル型のＭＯＳＦＥＴを構成することができる。
また、上述した実施形態では、トレンチ２２の長手方向において、導体層４０がトレンチ２２の底面の略全域に設けられていた。しかしながら、トレンチ２２の長手方向において、導体層４０がトレンチ２２の底面の一部にのみ設けられていてもよい。このような構成でも、トレンチ２２の底面において、導体層４０によってホールがトレンチ２２の長手方向に移動し易くなり、底部半導体領域３６全体に短時間でホールを供給することができる。
上述した実施形態の各構成要素と請求項の各構成要素との関係について説明する。実施形態のソース領域３０は、請求項の第１半導体領域の一例である。実施形態のドリフト領域３４は、請求項の第２半導体領域の一例である。実施形態の酸化膜５０は、請求項の保護膜の一例である。
本明細書が開示する技術要素について、以下に列記する。なお、以下の各技術要素は、それぞれ独立して有用なものである。
本明細書が開示する一例の構成では、接続半導体領域が、トレンチの長手方向の一方の端部の側面に沿って伸びる第１部分と、他方の端部の側面に沿って伸びる第２部分を有している。
この構成によれば、トレンチの両端部から底部半導体領域に電荷が供給されるので、底部半導体領域の周囲のドリフト領域の抵抗がより速く低下する。
以上、実施形態について詳細に説明したが、これらは例示にすぎず、特許請求の範囲を限定するものではない。特許請求の範囲に記載の技術には、以上に例示した具体例をさまざまに変形、変更したものが含まれる。本明細書または図面に説明した技術要素は、単独あるいは各種の組み合わせによって技術有用性を発揮するものであり、出願時請求項記載の組み合わせに限定されるものではない。また、本明細書または図面に例示した技術は複数目的を同時に達成するものであり、そのうちの１つの目的を達成すること自体で技術有用性を持つものである。
１０：ＭＯＳＦＥＴ
１２：半導体基板
２２：トレンチ
２４：底部絶縁層
２５：ゲート絶縁層
２６：ゲート電極
２８：層間絶縁膜
３０：ソース領域
３２：ボディ領域
３４：ドリフト領域
３５：ドレイン領域
３６：底部半導体領域
３８：接続半導体領域
４０：導体層
７０：上部電極
７２：下部電極

Claims (3)

  1. 半導体基板と、
    前記半導体基板の上面に設けられたトレンチと、
    前記トレンチの底面に接するように前記トレンチの長手方向に沿って伸びる導体層と、
    前記導体層の上面を覆う底部絶縁層と、
    前記底部絶縁層よりも上側の前記トレンチの側面を覆うゲート絶縁層と、
    前記トレンチの内部に配置されており、前記底部絶縁層及び前記ゲート絶縁層によって前記半導体基板及び前記導体層から絶縁されているゲート電極、
    を有し、
    前記半導体基板が、
    前記ゲート絶縁層に接する第１導電型の第１半導体領域と、
    前記第１半導体領域の下側で前記ゲート絶縁層に接する第２導電型のボディ領域と、
    前記ボディ領域の下側で前記ゲート絶縁層に接しており、前記ボディ領域によって前記第１半導体領域から分離されている第１導電型の第２半導体領域と、
    前記導体層に接するように前記トレンチの長手方向に沿って伸び、前記第２半導体領域に接する第２導電型の底部半導体領域と、
    前記トレンチの側面の一部に沿って伸び、前記ボディ領域と前記底部半導体領域に接続されている第２導電型の接続半導体領域、
    を有するスイッチング装置。
  2. 前記接続半導体領域が、前記トレンチの長手方向の一方の端部の側面に沿って伸びる第１部分と、他方の端部の側面に沿って伸びる第２部分を有している、
    請求項１のスイッチング装置。
  3. 半導体基板の上面にトレンチを形成する工程と、
    前記トレンチの底面が露出するように前記トレンチの側面を覆う保護膜を成膜する工程と、
    前記保護膜と前記トレンチの底面を覆う金属層を形成する工程と、
    前記金属層を加熱することによって前記金属層と前記トレンチの底面が合金化した導体層を形成する工程と、
    前記導体層が残存するように前記保護膜を覆う前記金属層をエッチングにより除去する工程と、
    前記導体層と前記トレンチを用いて、スイッチング装置を完成させる工程、
    を有しており、
    前記スイッチング装置が、
    前記導体層の上面を覆う底部絶縁層と、
    前記底部絶縁層よりも上側の前記トレンチの側面を覆うゲート絶縁層と、
    前記トレンチの内部に配置されており、前記底部絶縁層及び前記ゲート絶縁層によって前記半導体基板及び前記導体層から絶縁されているゲート電極と、
    前記ゲート絶縁層に接する第１導電型の第１半導体領域と、
    前記第１半導体領域の下側で前記ゲート絶縁層に接する第２導電型のボディ領域と、
    前記ボディ領域の下側で前記ゲート絶縁層に接し、前記ボディ領域によって前記第１半導体領域から分離されている第１導電型の第２半導体領域と、
    前記導体層に接するように前記トレンチの長手方向に沿って伸び、前記第２半導体領域に接する第２導電型の底部半導体領域と、
    前記トレンチの側面の一部に沿って伸び、前記ボディ領域と前記底部半導体領域に接続されている第２導電型の接続半導体領域、
    を有する、
    製造方法。
JP2016190035A 2016-09-28 2016-09-28 スイッチング装置とその製造方法 Pending JP2018056304A (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP2016190035A JP2018056304A (ja) 2016-09-28 2016-09-28 スイッチング装置とその製造方法
US15/664,379 US9954096B2 (en) 2016-09-28 2017-07-31 Switching device and method of manufacturing the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2016190035A JP2018056304A (ja) 2016-09-28 2016-09-28 スイッチング装置とその製造方法

Publications (1)

Publication Number Publication Date
JP2018056304A true JP2018056304A (ja) 2018-04-05

Family

ID=61685716

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2016190035A Pending JP2018056304A (ja) 2016-09-28 2016-09-28 スイッチング装置とその製造方法

Country Status (2)

Country Link
US (1) US9954096B2 (ja)
JP (1) JP2018056304A (ja)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2020047726A (ja) * 2018-09-18 2020-03-26 トヨタ自動車株式会社 半導体装置
JP2021125605A (ja) * 2020-02-06 2021-08-30 株式会社デンソー スイッチング素子
JP2024068391A (ja) * 2022-11-08 2024-05-20 株式会社デンソー 半導体装置の製造方法

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6560141B2 (ja) * 2016-02-26 2019-08-14 トヨタ自動車株式会社 スイッチング素子
JP6560142B2 (ja) * 2016-02-26 2019-08-14 トヨタ自動車株式会社 スイッチング素子
JP6669628B2 (ja) * 2016-10-20 2020-03-18 トヨタ自動車株式会社 スイッチング素子
CN114122130B (zh) * 2020-08-27 2025-01-10 旭矽半导体(上海)有限公司 沟槽型mosfet器件
CN114122129B (zh) * 2020-08-27 2025-02-11 旭矽半导体(上海)有限公司 沟槽型mosfet器件及其制备方法
JP7701087B2 (ja) * 2022-01-04 2025-07-01 フーベイ ジゥフォンシャン ラボラトリー 炭化ケイ素ｍｏｓｆｅｔデバイス及びその製造方法
KR20240057165A (ko) * 2022-10-24 2024-05-02 현대자동차주식회사 전력 반도체 소자

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4414863B2 (ja) * 2004-10-29 2010-02-10 トヨタ自動車株式会社 絶縁ゲート型半導体装置およびその製造方法
JP5751213B2 (ja) 2012-06-14 2015-07-22 株式会社デンソー 炭化珪素半導体装置およびその製造方法
US20160013300A1 (en) * 2013-02-25 2016-01-14 Hitachi, Ltd. Semiconductor device, drive device for semiconductor circuit, and power conversion device

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2020047726A (ja) * 2018-09-18 2020-03-26 トヨタ自動車株式会社 半導体装置
JP2021125605A (ja) * 2020-02-06 2021-08-30 株式会社デンソー スイッチング素子
JP7359012B2 (ja) 2020-02-06 2023-10-11 株式会社デンソー スイッチング素子
JP2024068391A (ja) * 2022-11-08 2024-05-20 株式会社デンソー 半導体装置の製造方法
JP7794725B2 (ja) 2022-11-08 2026-01-06 株式会社デンソー 半導体装置の製造方法

Also Published As

Publication number Publication date
US20180090612A1 (en) 2018-03-29
US9954096B2 (en) 2018-04-24

Similar Documents

Publication Publication Date Title
US9214526B2 (en) Semiconductor device
JP2018056304A (ja) スイッチング装置とその製造方法
CN204680675U (zh) 半导体器件的结构
US8466513B2 (en) Semiconductor device with enhanced mobility and method
JP6606007B2 (ja) スイッチング素子
KR101439310B1 (ko) 반도체 장치
CN107833921B (zh) 开关器件和制造开关器件的方法
JP2018133528A (ja) スイッチング素子とその製造方法
JP2019087611A (ja) スイッチング素子とその製造方法
JP6639365B2 (ja) 半導体装置
JP2015185700A (ja) 半導体装置
JP2016096288A (ja) 半導体装置及び半導体装置の製造方法
JP2017191817A (ja) スイッチング素子の製造方法
JP6299658B2 (ja) 絶縁ゲート型スイッチング素子
CN110391296A (zh) 功率半导体元件
JP7147510B2 (ja) スイッチング素子
JP2018206914A (ja) 半導体装置
CN109075197A (zh) 半导体开关元件
JP2003031821A (ja) 半導体装置
JP6450659B2 (ja) 半導体装置
JP7326991B2 (ja) スイッチング素子
CN111295765B (zh) 半导体装置
JP2018046254A (ja) スイッチング素子
JP2009043795A (ja) 半導体装置
JP7560344B2 (ja) 半導体装置