JP2015185700A - 半導体装置 - Google Patents

Abstract

【課題】本発明は、トランジスタと逆並列接続された還流ダイオードをＳＢＤで形成しつつ、チップ面積の増大を抑制できる半導体装置を提供する。
【解決手段】第１半導体領域と、第１半導体領域の上に配置された第２半導体領域と、第２半導体領域の上部に配置された第３半導体領域と、第３半導体領域と第１半導体領域との間における第２半導体領域の上に配置されたゲート絶縁膜と、ゲート絶縁膜を介して第２半導体領域に沿って配置されたゲート電極と、第３半導体領域の上面から延伸して第１半導体領域に達する溝の底面に露出した第１半導体領域の上面に配置されたショットキー電極と、ショットキー電極及び第３半導体領域と電気的に接続された第１の主電極とを備え、ショットキー電極と第１半導体領域との界面にショットキーバリアダイオードが形成されている。
【選択図】図１

Description

本発明は、還流ダイオードを有する半導体装置に関する。

ＭＯＳ電界効果トランジスタ（ＭＯＳＦＥＴ）をインバータ装置などに使用する場合、ＭＯＳＦＥＴ内に寄生的に形成されるボディダイオード（ＰＮダイオード）を還流ダイオードとして利用する方法がある。しかし、特にシリコンカーバイト（ＳｉＣ）基板を用いた場合には、このＰＮダイオードは順方向電圧ＶＦが３Ｖ程度と高く、また、ボディダイオードの順方向電流劣化による耐圧不良などの問題が生じる。

このため、順方向電圧ＶＦの低いショットキーバリアダイオード（ＳＢＤ）をＭＯＳＦＥＴと逆並列接続した還流ダイオードに使用する半導体装置が検討されている（例えば、特許文献１参照。）。

特開２０１１−１４７４０号公報

しかしながら、トランジスタを搭載したチップとＳＢＤを搭載したチップとを並列接続させた場合には、半導体装置が大型化する。また、それぞれのチップに歩留まりが生じるため、コストが上昇する。一方、ＳＢＤをトランジスタと同一のチップに内蔵する場合には、チップにＳＢＤを形成する領域が必要である。このため、チップ面積が増大するという問題があった。例えば、トランジスタとＳＢＤを合わせた全チップ面積に対するトランジスタのセル数が少なくなり、（全チップ面積）×（オン抵抗）で表されるＡＲｏｎ値が上昇する。

上記問題点に鑑み、本発明は、トランジスタと逆並列接続された還流ダイオードをＳＢＤで形成しつつ、チップ面積の増大を抑制できる半導体装置を提供することを目的とする。

本発明の一態様によれば、（ア）第１導電型の第１半導体領域と、（イ）第１半導体領域の上に配置された第２導電型の第２半導体領域と、（ウ）第２半導体領域の上部に配置された第１導電型の第３半導体領域と、（エ）第３半導体領域と第１半導体領域との間における第２半導体領域の上に配置されたゲート絶縁膜と、（オ）ゲート絶縁膜を介して第２半導体領域に沿って配置されたゲート電極と、（カ）第３半導体領域の上面から延伸して第１半導体領域に達する溝の底面に露出した第１半導体領域の上面に配置されたショットキー電極と、（キ）ショットキー電極及び第３半導体領域と電気的に接続された第１の主電極とを備え、ショットキー電極と第１半導体領域との界面にショットキーバリアダイオードが形成されている半導体装置が提供される。

本発明によれば、トランジスタと逆並列接続された還流ダイオードをＳＢＤで形成しつつ、チップ面積の増大を抑制できる半導体装置を提供できる。

本発明の実施形態に係る半導体装置の構成を示す模式的な断面図である。 本発明の実施形態に係る半導体装置の構成を示す等価回路である。 本発明の実施形態に係る半導体装置の製造方法を説明するための模式的な工程断面図である（その１）。 本発明の実施形態に係る半導体装置の製造方法を説明するための模式的な工程断面図である（その２）。 本発明の実施形態に係る半導体装置の製造方法を説明するための模式的な工程断面図である（その３）。 本発明の実施形態に係る半導体装置の製造方法を説明するための模式的な工程断面図である（その４）。 本発明の実施形態に係る半導体装置の製造方法を説明するための模式的な工程断面図である（その５）。 本発明の実施形態に係る半導体装置の製造方法を説明するための模式的な工程断面図である（その６）。 本発明の実施形態に係る半導体装置の製造方法を説明するための模式的な工程断面図である（その７）。 本発明の実施形態に係る半導体装置の製造方法を説明するための模式的な工程断面図である（その８）。 本発明の実施形態に係る半導体装置の製造方法を説明するための模式的な工程断面図である（その９）。 本発明の実施形態に係る半導体装置の製造方法を説明するための模式的な工程断面図である（その１０）。 本発明の実施形態の変形例に係る半導体装置の構成を示す模式的な断面図である。

次に、図面を参照して、本発明の実施形態を説明する。以下の図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。ただし、図面は模式的なものであり、各層の厚みの比率等は現実のものとは異なることに留意すべきである。したがって、具体的な厚みや寸法は以下の説明を参酌して判断すべきものである。又、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることはもちろんである。

又、以下に示す実施形態は、この発明の技術的思想を具体化するための装置や方法を例示するものであって、この発明の実施形態は、構成部品の材質、形状、構造、配置等を下記のものに特定するものでない。この発明の実施形態は、特許請求の範囲において、種々の変更を加えることができる。

本発明の実施形態に係る半導体装置１は、図１に示すように、第１導電型の第１半導体領域１０と、第１半導体領域１０の上に配置された第２導電型の第２半導体領域２０と、第２半導体領域２０の上部に配置された第１導電型の第３半導体領域３０とを備える。

半導体装置１には、図１に示すように、第３半導体領域３０の上面から延伸して第１半導体領域１０に達する溝が形成されており、溝の底面に露出した第１半導体領域１０の上面にショットキー電極１００が配置されている。ショットキー電極１００と第１半導体領域１０との界面には、ショットキーバリアダイオード（ＳＢＤ）が形成されている。そして、ショットキー電極１００と接して溝を埋め込んで第１の主電極７０が配置されている。第１の主電極７０は、ショットキー電極１００及び第３半導体領域３０と電気的に接続されている。

更に、半導体装置１は、第２半導体領域２０と第３半導体領域３０との間の溝の側面に配置された、第２導電型のコンタクト領域２５を備える。第３半導体領域３０とコンタクト領域２５とは、溝の側面に沿って配置された側面電極１１０によって電気的に接続されている。コンタクト領域２５の不純物濃度は第２半導体領域２０よりも高い。第２半導体領域２０と第３半導体領域３０とは、ｐ型のコンタクト領域２５を介して確実にオーミック接続される。溝に埋め込まれた第１の主電極７０は、側面電極１１０を介して第３半導体領域３０と電気的に接続されている。

第１導電型と第２導電型とは互いに反対導電型である。すなわち、第１導電型がｎ型であれば、第２導電型はｐ型であり、第１導電型がｐ型であれば、第２導電型はｎ型である。以下では、第１導電型がｎ型、第２導電型がｐ型の場合を例示的に説明する。

図１に示した半導体装置１は、ＭＯＳＦＥＴである。以下では、説明を分かりやすくするため、第１半導体領域１０をｎ型のドリフト領域１０、第２半導体領域２０をｐ型のベース領域２０、第３半導体領域３０をｎ型のソース領域３０、第１の主電極７０をソース電極７０として説明する。

半導体装置１では、ゲート絶縁膜４０がソース領域３０とドリフト領域１０との間におけるベース領域２０の上に配置されている。そして、ゲート電極５０が、ゲート絶縁膜４０を介してベース領域２０に沿って配置されている。ゲート電極５０の側面及び上面は、層間絶縁膜６０に覆われている。半導体装置１の上面にソース電極７０が配置されているが、層間絶縁膜６０によってゲート電極５０とソース電極７０とは電気的に絶縁されている。

なお、半導体基板１１上に、ドリフト領域１０が形成されている。半導体基板１１は、例えばシリコン（Ｓｉ）基板やＳｉＣ基板などである。ドリフト領域１０は、例えばｎ型の半導体基板１１上にエピタキシャル成長によって形成される。また、ドリフト領域１０が配置された面と対向する半導体基板１１の裏面上に、第２の主電極であるドレイン電極８０が配置されている。

図２に、半導体装置１の等価回路図を示す。溝の底部に形成されたショットキー電極１００によって、ソース電極７０とドリフト領域１０との間にＳＢＤ２００が接続されている。ＳＢＤ２００のアノードはソース電極７０に接続し、カソードはドリフト領域１０に接続する。半導体装置１のＭＯＳＦＥＴとＳＢＤ２００とは逆並列に接続されており、ＳＢＤ２００は還流ダイオードとして機能する。なお、図２に示したダイオード２５０は、ＭＯＳＦＥＴ内に寄生的に形成されるＰＮダイオードである。

半導体装置１は、還流ダイオードとしてＳＢＤを使用することにより、ＭＯＳＦＥＴに寄生するＰＮダイオードを還流ダイオードに使用する場合と比べて、ダイオードのリカバリー特性が改善される。これにより、半導体装置１のスイッチング特性が向上する。また、ＭＯＳＦＥＴを形成したチップにＳＢＤを内蔵しているため、装置サイズの増大やコストの増大が抑制される。

即ち、ＭＯＳＦＥＴが形成された半導体基体の内部に形成された溝の底部にＳＢＤ２００が配置されている。溝はベース領域２０の間に形成され、隣接するＭＯＳＦＥＴの間にＳＢＤが配置された構造である。溝の底部にＳＢＤが形成されるため、プレーナ型のＭＯＳＦＥＴで半導体基体の表面でＭＯＳＦＥＴとＳＢＤを電気接続する場合に比べて、半導体装置の面積の増大が抑制される。

更に、ソース領域３０とコンタクト領域２５とを積層し、この積層体の側面に側面電極１１０が配置されている。これにより、ベース領域２０とソース領域３０とを確実にオーミック接続すると共に、面積の増大が更に抑制される。

したがって、図１に示した半導体装置１によれば、トランジスタと逆並列接続された還流ダイオードをＳＢＤで形成しつつ、チップ面積の増大を抑制できる。このため、トランジスタ自体のＡＲｏｎ値の上昇が抑制される。

以下に、半導体装置１の製造方法の例を説明する。なお、以下に述べる製造方法は一例であり、この変形例を含めて、これ以外の種々の形成方法により実現可能であることは勿論である。

先ず、図３に示すような、半導体基板１１上にドリフト領域１０をエピタキシャル成長させた半導体基体を準備する。半導体基板１１には、ＳｉＣ基板などを採用可能である。

その後、ベース領域２０を形成する領域にｐ型不純物を注入して、図４に示すようにベース形成領域２０ａを形成する。例えば、膜厚２μｍ程度のフォトレジスト膜をパターニングして、注入マスク２１を形成する。「イオン注入マスク」は、イオン注入しない領域の表面を覆うマスクである。そして、注入マスク２１を用いて、アルミニウム（Ａｌ）イオンを注入する。イオン注入条件は、例えばイオン注入エネルギーが２８０〜７００ＫｅＶ、注入ドーズ量が８Ｅ１３ｃｍ^-2である。このとき、図４に幅Ａで示したＳＢＤ２００を形成する領域には、イオン注入を行わない。即ち、複数のベース形成領域２０ａが互いに離間して形成される。

なお、ここでのイオン注入は、例えば、イオン注入エネルギー及び注入ドーズ量を変化させながらの段階的なイオン注入によって行ってもよい。段階的なイオン注入によって、不純物の濃度プロファイルを任意に設定できる。例えば、ベース形成領域２０ａの表面の不純物濃度を低く、深い位置での不純物濃度を高くする。ベース領域２０の表面濃度を下げることにより、半導体装置１のしきい値電圧を低下させられる。

注入マスク２１を除去した後、ソース領域３０を形成する領域にｎ型不純物を注入して、図５に示すようにソース形成領域３０ａを形成する。例えば、イオン注入エネルギーが７０〜２００ＫｅＶ、注入ドーズ量が１．０５Ｅ１５ｃｍ^-2のイオン注入条件で、リン（Ｐ）イオンを段階的に注入する。更に、図６に示すように、コンタクト領域２５を形成する領域にｐ型不純物を注入してコンタクト形成領域２５ａを形成する。即ち、ソース形成領域３０ａと積層構造を構成するように、ソース形成領域３０ａの下面に接してコンタクト形成領域２５ａを形成する。例えば、イオン注入エネルギーが２５０〜５００ＫｅＶ、注入ドーズ量が２．５Ｅ１５ｃｍ^-2のイオン注入条件で、Ａｌイオンを段階的に注入する。ソース形成領域３０ａ及びコンタクト形成領域２５ａのイオン注入時の注入マスクには、膜厚１．３μｍ程度のフォトレジスト膜などを採用可能である。

なお、ベース形成領域２０ａ、ソース形成領域３０ａ及びコンタクト形成領域２５ａの形成には、酸化膜などの絶縁膜を注入マスクとして使用し、高温でイオン注入を行ってもよい。

ベース形成領域２０ａ、ソース形成領域３０ａ及びコンタクト形成領域２５ａにイオン注入した後、レジスト膜などのカーボン層（図示略）を全面に形成し、１６００℃〜１８００℃程度の温度で２分〜１０分の活性化アニールを行う。これにより、ベース領域２０、ソース領域３０及びコンタクト領域２５が形成される。

カーボン層を酸素（Ｏ₂）アッシングなどによって除去した後、例えばフォトリソグラフィ技術とエッチング技術を用いて、図７に示したように溝３００を形成する。溝３００の先端は、ソース領域３０の上面から延伸してドリフト領域１０に達する。例えば、溝３００を形成しない領域の上面を膜厚３μｍ程度のフォトレジスト膜などで保護した状態で、四フッ化炭素（ＣＦ₄）ガスや六フッ化硫黄（ＳＦ₆）ガスなどを使用したドライエッチングによって、ソース領域３０及びコンタクト領域２５を貫通する溝３００を形成する。これにより、溝３００の底面にドリフト領域１０の上面が露出する。溝の幅や深さは、ベース領域２０、ソース領域３０及びコンタクト領域２５の膜厚や、ＭＯＳＦＥＴの面積などに依存する。例えば、溝３００の深さは６００ｎｍ程度以上、幅は１μｍ〜３μｍ程度である。

なお、溝３００は、図４に幅Ａで示したベース領域２０を形成しない領域を含む領域をエッチングして形成される。このため、溝３００は、少なくともソース領域３０とコンタクト領域２５とを貫通するように形成される。これにより、溝３００の先端の深さがベース領域２０の深さに達しなくても、溝３００の底面にドリフト領域１０の上面が露出する。

次いで、熱酸化法やＣＶＤ法などによって、全面に膜厚５０ｎｍ程度のゲート絶縁膜４０を形成する。次いで、ゲート絶縁膜４０上にポリシリコン膜を全面に堆積し、リン（Ｐ）やボロン（Ｂ）を注入する。そして、ポリシリコン膜をパターニングして、図８に示すようにゲート絶縁膜４０上の所定の位置にゲート電極５０を形成する。

その後、ＣＶＤ法などによって膜厚８００ｎｍ程度の酸化シリコン膜を層間絶縁膜６０として全面に形成する。そして、溝３００に埋め込まれた層間絶縁膜６０をエッチング除去して、図９に示すようにソース領域３０及びコンタクト領域２５の側面を露出させる。例えば、膜厚３μｍ程度のフォトレジスト膜をエッチングマスクに使用して、ＣＦ₄ガスや三フッ化メタン（ＣＨＦ₃）ガスなどを使用したドライエッチングによって、層間絶縁膜６０をエッチングする。

このとき、後述するコンタクトアニール時において溝３００の底部でのドリフト領域１０表面とニッケル（Ｎｉ）膜との反応を防ぐために、溝３００の底面に絶縁膜を残す。次に、膜厚５０ｎｎ〜１００ｎｍ程度のＮｉ膜を半導体基体の表面と裏面に形成する。そして、９５０℃、２分間の条件でコンタクトアニールを行い、溝３００の側面にＮｉシリサイドからなる側面電極１１０を形成する。つまり、側面電極１１０は、溝３００の側面に露出したソース領域３０とコンタクト領域２５の側面をシリサイド化して形成されている。同時に、半導体基板１１の底面にＮｉシリサイド膜１２０が形成される。

その後、層間絶縁膜６０上に残留している未反応のＮｉ膜を過硫酸などで除去する。そして、図１０に示すように、溝３００の底面の絶縁膜をＣＦ₄ガスやＣＨＦ₃ガスなどを使用したドライエッチングによって除去する。

次に、図１１に示すように、ショットキー電極１００を溝３００の底面に露出したドリフト領域１０の表面に形成する。例えば、膜厚５０ｎｍ〜１００ｎｍのモリブデン（Ｍｏ）膜を全面に形成した後、フォトリソグラフィ技術とエッチング技術を用いて、溝３００の底面でドリフト領域１０上に配置されるようにＭｏ膜をパターニングする。そして、６５０℃、１０分間の条件でアニールを行い、Ｍｏシリサイドを形成する。つまり、ショットキー電極１００は、溝３００の底面に露出したドリフト領域１０の表面をシリサイド化して形成されている。

上記のようにして、溝３００の底面にＭｏをショットキーメタルとしたＳＢＤ２００が形成される。なお、Ｍｏ膜のパターニングには、例えば膜厚１．５μｍ程度のフォトレジスト膜をパターニングしてエッチングマスクとして使用する。或いは、パターニングしたフォトレジスト膜上にＭｏ膜を形成し、フォトレジスト膜ごと不要なＭｏ膜を除去するリフトオフ法によってＭｏ膜をパターニングしてもよい。

次いで、蒸着法やスパッタなどによってチタン（Ｔｉ）／Ａｌの積層体などの金属膜を表面に形成する。そして、膜厚３μｍ程度のフォトレジスト膜をエッチングマスクに使用して金属膜をパターニングし、図１２に示すように、ソース電極７０などの表面電極を形成する。このとき、図示を省略するが、層間絶縁膜６０の一部をエッチング除去してゲート電極５０とのコンタクト領域を開口しておき、ゲート電極５０と接続する表面電極も形成する。

その後、半導体基板１１の裏面上のＮｉシリサイド膜１２０上に、蒸着法やスパッタなどによってチタン（Ｔｉ）／Ｎｉ／Ａｌの積層体などのドレイン電極８０を形成する。以上により、半導体装置１が完成する。

以上に説明したように、本発明の実施形態に係る半導体装置１の製造方法では、隣接するＭＯＳＦＥＴの間に形成された溝の底部にＳＢＤ２００が形成される。このため、半導体装置の面積の増大が抑制される。更に、ソース領域３０とコンタクト領域２５とを積層し、この積層体の側面に側面電極１１０が形成される。このため、半導体装置の面積の増大が更に抑制される。このように、上記に説明した半導体装置１の製造方法によれば、トランジスタと逆並列接続された還流ダイオードをＳＢＤで形成しつつ、半導体装置１のチップ面積の増大を抑制することができる。

＜変形例＞
上記では、溝３００の底面でショットキー電極１００とドリフト領域１０とが接触するショットキー接合が形成される例を示した。このために、溝３００の底面がベース領域２０の底面よりも上方に位置するように溝３００が形成される。

一方、溝３００をベース領域２０の底面を超えて延伸させてもよい。そして、図１３に示したように、溝の底面だけでなく、底面に隣接する溝の側面においても露出するドリフト領域１０の表面にショットキー電極１００を形成する。その結果、ドリフト領域１０と対向する溝の底面及び側面にショットキー接合が形成される。これにより、ＳＢＤ２００の面積が拡大し、還流ダイオードに流れる電流を増大させることができる。

（その他の実施形態）
上記のように本発明は実施形態によって記載したが、この開示の一部をなす論述及び図面はこの発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施形態、実施例及び運用技術が明らかとなろう。

例えば、上記では半導体装置１に含まれるトランジスタがプレーナ構造のＭＯＳＦＥＴである場合を例示的に説明した。しかし、半導体装置１に含まれるトランジスタが他の構造のトランジスタであってもよい。

また、上記ではドリフト領域１０やソース領域３０がｎ型であり、ベース領域２０がｐ型である場合を示したが、ドリフト領域１０やソース領域３０がｐ型であり、ベース領域２０がｎ型であってもよい。

このように、本発明はここでは記載していない様々な実施形態等を含むことは勿論である。したがって、本発明の技術的範囲は上記の説明から妥当な特許請求の範囲に係る発明特定事項によってのみ定められるものである。

１…半導体装置
１０…第１半導体領域、ドリフト領域
１１…半導体基板
２０…第２半導体領域、ベース領域
２５…コンタクト領域
３０…第３半導体領域、ソース領域
４０…ゲート絶縁膜
５０…ゲート電極
６０…層間絶縁膜
７０…第１の主電極、ソース電極
８０…ドレイン電極
１００…ショットキー電極
１１０…側面電極
１２０…Ｎｉシリサイド膜
２００…ＳＢＤ
３００…溝

Claims (5)

1. 第１導電型の第１半導体領域と、
   前記第１半導体領域の上に配置された第２導電型の第２半導体領域と、
   前記第２半導体領域の上部に配置された第１導電型の第３半導体領域と、
   前記第３半導体領域と前記第１半導体領域との間における前記第２半導体領域の上に配置されたゲート絶縁膜と、
   前記ゲート絶縁膜を介して前記第２半導体領域に沿って配置されたゲート電極と、
   前記第３半導体領域の上面から延伸して前記第１半導体領域に達する溝の底面に露出した前記第１半導体領域の上面に配置されたショットキー電極と、
   前記ショットキー電極及び前記第３半導体領域と電気的に接続された第１の主電極と
   を備え、前記ショットキー電極と前記第１半導体領域との界面にショットキーバリアダイオードが形成されていることを特徴とする半導体装置。
2. 前記ショットキー電極が、前記第１半導体領域の表面をシリサイド化して形成されていることを特徴とする請求項１に記載の半導体装置。
3. 前記第２半導体領域と前記第３半導体領域との間の溝の側面に配置された、前記第２半導体領域よりも不純物濃度が高いコンタクト領域を更に備え、
   前記第３半導体領域と前記コンタクト領域とが、前記溝の側面に沿って配置された側面電極によって電気的に接続されていることを特徴とする請求項１又は２に記載の半導体装置。
4. 前記側面電極が、前記第３半導体領域と前記コンタクト領域の側面をシリサイド化して形成されていることを特徴とする請求項３に記載の半導体装置。
5. 前記第１半導体領域と対向する前記溝の底面及び該底面に隣接する側面にショットキーバリアダイオードが形成されていることを特徴とする請求項１乃至４のいずれか１項に記載の半導体装置。