JP2003031821A - 半導体装置 - Google Patents
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- H10D84/141—VDMOS having built-in components
- H10D84/143—VDMOS having built-in components the built-in components being PN junction diodes
- H10D84/144—VDMOS having built-in components the built-in components being PN junction diodes in antiparallel diode configurations
Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】
【課題】オン抵抗を増加させることなく高耐圧が得ら
れ、動作開始時にも安定した動作が可能な半導体装置を
提供する。 【解決手段】ｎ+ 型半導体基板１１上に形成された、ｎ
+ 型半導体基板１１より電気抵抗が高いｎ- 型エピタキ
シャル層１２と、ｎ- 型エピタキシャル層１２上に形成
されたｐ+ 型アノード層１３と、ｎ- 型エピタキシャル
層１２内に、このｎ- 型エピタキシャル層１２の表面か
らｎ+ 型半導体基板１１まで到達し、ｎ-型エピタキシ
ャル層１２に接触するように形成された高抵抗体（ＳＩ
ＰＯＳ層）１４とを有する。
れ、動作開始時にも安定した動作が可能な半導体装置を
提供する。 【解決手段】ｎ+ 型半導体基板１１上に形成された、ｎ
+ 型半導体基板１１より電気抵抗が高いｎ- 型エピタキ
シャル層１２と、ｎ- 型エピタキシャル層１２上に形成
されたｐ+ 型アノード層１３と、ｎ- 型エピタキシャル
層１２内に、このｎ- 型エピタキシャル層１２の表面か
らｎ+ 型半導体基板１１まで到達し、ｎ-型エピタキシ
ャル層１２に接触するように形成された高抵抗体（ＳＩ
ＰＯＳ層）１４とを有する。
Description
【０００１】
【発明の属する技術分野】この発明は、半導体装置に関
するものであり、特に電力用機器などのスイッチング素
子として使用される高耐圧半導体装置に関するものであ
る。
するものであり、特に電力用機器などのスイッチング素
子として使用される高耐圧半導体装置に関するものであ
る。
【０００２】
【従来の技術】以下に、従来の高耐圧半導体装置とし
て、高耐圧ダイオード、及び高耐圧トランジスタの構造
と特性について説明する。
て、高耐圧ダイオード、及び高耐圧トランジスタの構造
と特性について説明する。
【０００３】図８は、従来の高耐圧ダイオードの構造を
示す断面図である。
示す断面図である。
【０００４】図８に示すように、低抵抗のｎ+ 型半導体
基板１０１の一方の面上には、高抵抗のｎ- 型エピタキ
シャル層１０２が形成されている。このｎ- 型エピタキ
シャル層１０２上には、低抵抗のｐ+ 型アノード層１０
３が形成されている。さらに、ｐ+ 型アノード層１０３
上にはアノード電極１０４が形成され、このアノード電
極１０４にはアノード端子Ａが接続されている。
基板１０１の一方の面上には、高抵抗のｎ- 型エピタキ
シャル層１０２が形成されている。このｎ- 型エピタキ
シャル層１０２上には、低抵抗のｐ+ 型アノード層１０
３が形成されている。さらに、ｐ+ 型アノード層１０３
上にはアノード電極１０４が形成され、このアノード電
極１０４にはアノード端子Ａが接続されている。
【０００５】一方、ｎ+ 型半導体基板１０１の他方の面
上には、カソード電極１０５が形成され、このカソード
電極１０５にはカソード端子Ｋが接続されている。
上には、カソード電極１０５が形成され、このカソード
電極１０５にはカソード端子Ｋが接続されている。
【０００６】図８に示した構造を有する高耐圧ダイオー
ドでは、ｐ+ 型アノード層１０３からｎ- 型エピタキシ
ャル層１０２の内部まで空乏層が広がり、この領域の電
界を緩和することで高耐圧を実現している。
ドでは、ｐ+ 型アノード層１０３からｎ- 型エピタキシ
ャル層１０２の内部まで空乏層が広がり、この領域の電
界を緩和することで高耐圧を実現している。
【０００７】このような高耐圧ダイオードでは、逆バイ
アスが印加されたとき、図９に示すように、アノード側
からカソード側に向かって一様に電界が弱くなるような
電界分布となる。このため、必要な耐圧を実現するため
には、ｎ- 型エピタキシャル層１０２の厚さを厚くしな
ければならない。しかし、ｎ- 型エピタキシャル層１０
２の厚さを厚くすると、オン抵抗が増加してしまうとい
う問題が発生する。このオン抵抗が増加するという問題
は、ＭＯＳ型電界効果トランジスタ（以下ＭＯＳＦＥ
Ｔ）に応用した場合も同様に発生する。
アスが印加されたとき、図９に示すように、アノード側
からカソード側に向かって一様に電界が弱くなるような
電界分布となる。このため、必要な耐圧を実現するため
には、ｎ- 型エピタキシャル層１０２の厚さを厚くしな
ければならない。しかし、ｎ- 型エピタキシャル層１０
２の厚さを厚くすると、オン抵抗が増加してしまうとい
う問題が発生する。このオン抵抗が増加するという問題
は、ＭＯＳ型電界効果トランジスタ（以下ＭＯＳＦＥ
Ｔ）に応用した場合も同様に発生する。
【０００８】そこで、オン抵抗を増加させることなく高
耐圧が得られる、図１０に示すような高耐圧ダイオード
が提案されている。この高耐圧ダイオードは、以下のよ
うな構造を有している。
耐圧が得られる、図１０に示すような高耐圧ダイオード
が提案されている。この高耐圧ダイオードは、以下のよ
うな構造を有している。
【０００９】図１０に示すように、アノード層１０３及
びｎ- 型エピタキシャル層１０２には、アノード層１０
３表面からｎ+ 型半導体基板１０１まで到達するトレン
チが形成され、このトレンチの内壁には酸化膜１０６が
形成されている。さらに、酸化膜１０６が形成されたト
レンチ内には、半絶縁の高抵抗体１０７が埋め込まれて
いる。
びｎ- 型エピタキシャル層１０２には、アノード層１０
３表面からｎ+ 型半導体基板１０１まで到達するトレン
チが形成され、このトレンチの内壁には酸化膜１０６が
形成されている。さらに、酸化膜１０６が形成されたト
レンチ内には、半絶縁の高抵抗体１０７が埋め込まれて
いる。
【００１０】
【発明が解決しようとする課題】図１０に示した高耐圧
ダイオードでは、ｎ- 型エピタキシャル層１０２と半絶
縁の高抵抗体１０７との間に酸化膜１０６を配置してい
るため、これらｎ- 型エピタキシャル層１０２と高抵抗
体１０７との間に大きな容量を持つキャパシタが形成さ
れる。よって、高抵抗体１０７の抵抗をＲ、前記キャパ
シタの容量をＣとすると、動作開始時のＣＲ時定数が大
きくなって、空乏層が形成されるまでに時間が掛かり、
空乏層の形成が終了するまでリーク電流が流れ続けるこ
とになる。これは、耐圧が形成されるまでに時間が掛か
ることを意味し、動作開始時に急激に高電圧が印加され
たときには、リーク電流が大きくなって破損する場合も
ある。
ダイオードでは、ｎ- 型エピタキシャル層１０２と半絶
縁の高抵抗体１０７との間に酸化膜１０６を配置してい
るため、これらｎ- 型エピタキシャル層１０２と高抵抗
体１０７との間に大きな容量を持つキャパシタが形成さ
れる。よって、高抵抗体１０７の抵抗をＲ、前記キャパ
シタの容量をＣとすると、動作開始時のＣＲ時定数が大
きくなって、空乏層が形成されるまでに時間が掛かり、
空乏層の形成が終了するまでリーク電流が流れ続けるこ
とになる。これは、耐圧が形成されるまでに時間が掛か
ることを意味し、動作開始時に急激に高電圧が印加され
たときには、リーク電流が大きくなって破損する場合も
ある。
【００１１】さらに、図１０に示した前記高耐圧ダイオ
ードは、ｎ- 型エピタキシャル層１０２にトレンチを掘
った後、このトレンチの内壁を酸化し、さらにトレンチ
底面の酸化膜を除去するという工程が必要であり、製造
上不利な点を有している。
ードは、ｎ- 型エピタキシャル層１０２にトレンチを掘
った後、このトレンチの内壁を酸化し、さらにトレンチ
底面の酸化膜を除去するという工程が必要であり、製造
上不利な点を有している。
【００１２】そこでこの発明は、前記課題に鑑みてなさ
れたものであり、オン抵抗を増加させることなく高耐圧
が得られ、動作開始時にも安定した動作が可能な半導体
装置を提供することを目的とする。
れたものであり、オン抵抗を増加させることなく高耐圧
が得られ、動作開始時にも安定した動作が可能な半導体
装置を提供することを目的とする。
【００１３】
【課題を解決するための手段】前記目的を達成するため
に、この発明に係る第１の半導体装置は、第１導電型半
導体基体上に形成された、前記第１導電型半導体基体よ
り電気抵抗が高い第１導電型半導体領域と、前記第１導
電型半導体領域上に形成された第２導電型半導体領域
と、前記第１導電型半導体領域内に、この第１導電型半
導体領域の表面から前記第１導電型半導体基体方向に延
在し、または到達し、前記第１導電型半導体領域に接触
するように形成された高抵抗領域とを具備することを特
徴とする。
に、この発明に係る第１の半導体装置は、第１導電型半
導体基体上に形成された、前記第１導電型半導体基体よ
り電気抵抗が高い第１導電型半導体領域と、前記第１導
電型半導体領域上に形成された第２導電型半導体領域
と、前記第１導電型半導体領域内に、この第１導電型半
導体領域の表面から前記第１導電型半導体基体方向に延
在し、または到達し、前記第１導電型半導体領域に接触
するように形成された高抵抗領域とを具備することを特
徴とする。
【００１４】また、前記目的を達成するために、この発
明に係る第２の半導体装置は、第１導電型半導体基体上
に形成された、前記第１導電型半導体基体より電気抵抗
が高い第１の第１導電型半導体領域と、前記第１の第１
導電型半導体領域上に形成された第２導電型半導体領域
と、前記第１の第１導電型半導体領域内に、この第１の
第１導電型半導体領域の表面から前記第１導電型半導体
基体方向に延在し、または到達し、前記第１導電型半導
体領域に接触するように形成された高抵抗領域と、前記
第２導電型半導体領域上に形成された、前記第１の第１
導電型半導体領域より電気抵抗が低い第２の第１導電型
半導体領域と、前記第２導電型半導体領域内に、この第
２導電型半導体領域の表面から前記第１の第１導電型半
導体領域まで到達するように形成されたゲート電極と、
前記第２導電型半導体領域及び前記第１の第１導電型半
導体領域と、前記ゲート電極との間に形成されたゲート
絶縁膜とを具備することを特徴とする。
明に係る第２の半導体装置は、第１導電型半導体基体上
に形成された、前記第１導電型半導体基体より電気抵抗
が高い第１の第１導電型半導体領域と、前記第１の第１
導電型半導体領域上に形成された第２導電型半導体領域
と、前記第１の第１導電型半導体領域内に、この第１の
第１導電型半導体領域の表面から前記第１導電型半導体
基体方向に延在し、または到達し、前記第１導電型半導
体領域に接触するように形成された高抵抗領域と、前記
第２導電型半導体領域上に形成された、前記第１の第１
導電型半導体領域より電気抵抗が低い第２の第１導電型
半導体領域と、前記第２導電型半導体領域内に、この第
２導電型半導体領域の表面から前記第１の第１導電型半
導体領域まで到達するように形成されたゲート電極と、
前記第２導電型半導体領域及び前記第１の第１導電型半
導体領域と、前記ゲート電極との間に形成されたゲート
絶縁膜とを具備することを特徴とする。
【００１５】また、前記目的を達成するために、この発
明に係る第３の半導体装置は、第１導電型半導体基体上
に形成された、前記第１導電型半導体基体より電気抵抗
が高い第１の第１導電型半導体領域と、前記第１の第１
導電型半導体領域上に形成された第２導電型半導体領域
と、前記第１の第１導電型半導体領域内に、この第１の
第１導電型半導体領域の表面から前記第１導電型半導体
基体方向に延在し、または到達し、前記第１の第１導電
型半導体領域に接触するように形成された高抵抗領域
と、前記第２導電型半導体領域上に形成された、前記第
１の第１導電型半導体領域より電気抵抗が低い第２の第
１導電型半導体領域と、前記第２導電型半導体領域上に
形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成
されたゲート電極とを具備することを特徴とする。
明に係る第３の半導体装置は、第１導電型半導体基体上
に形成された、前記第１導電型半導体基体より電気抵抗
が高い第１の第１導電型半導体領域と、前記第１の第１
導電型半導体領域上に形成された第２導電型半導体領域
と、前記第１の第１導電型半導体領域内に、この第１の
第１導電型半導体領域の表面から前記第１導電型半導体
基体方向に延在し、または到達し、前記第１の第１導電
型半導体領域に接触するように形成された高抵抗領域
と、前記第２導電型半導体領域上に形成された、前記第
１の第１導電型半導体領域より電気抵抗が低い第２の第
１導電型半導体領域と、前記第２導電型半導体領域上に
形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成
されたゲート電極とを具備することを特徴とする。
【００１６】
【発明の実施の形態】以下、図面を参照してこの発明の
実施の形態について説明する。説明に際し、全図にわた
り、共通する部分には共通する参照符号を付す。
実施の形態について説明する。説明に際し、全図にわた
り、共通する部分には共通する参照符号を付す。
【００１７】［第１の実施の形態］まず、この発明の第
１の実施の形態の半導体装置について説明する。
１の実施の形態の半導体装置について説明する。
【００１８】図１は第１の実施の形態の高耐圧ダイオー
ドの構造を示す断面図であり、図２は前記高耐圧ダイオ
ードの平面図である。
ドの構造を示す断面図であり、図２は前記高耐圧ダイオ
ードの平面図である。
【００１９】図１に示すように、低抵抗のｎ+ 型半導体
基板１１上には、高抵抗のｎ- 型エピタキシャル層１２
が形成されている。さらに、このｎ- 型エピタキシャル
層１２上には、低抵抗のｐ+ 型アノード層１３が形成さ
れている。前記ｎ- 型エピタキシャル層１２の単位面積
あたりの不純物総量（ドーズ量）は、２．０×１０１ ２
ｃｍ−２程度である。
基板１１上には、高抵抗のｎ- 型エピタキシャル層１２
が形成されている。さらに、このｎ- 型エピタキシャル
層１２上には、低抵抗のｐ+ 型アノード層１３が形成さ
れている。前記ｎ- 型エピタキシャル層１２の単位面積
あたりの不純物総量（ドーズ量）は、２．０×１０１ ２
ｃｍ−２程度である。
【００２０】前記ｐ+ 型アノード層１３及びｎ- 型エピ
タキシャル層１２には、アノード層１３の表面からｎ+
型半導体基板１１まで到達するトレンチが形成され、こ
のトレンチ内には半絶縁の高抵抗体（以下、ＳＩＰＯＳ
（Semi-Insulated polysilicon）層と記す）１４が埋め
込まれている。
タキシャル層１２には、アノード層１３の表面からｎ+
型半導体基板１１まで到達するトレンチが形成され、こ
のトレンチ内には半絶縁の高抵抗体（以下、ＳＩＰＯＳ
（Semi-Insulated polysilicon）層と記す）１４が埋め
込まれている。
【００２１】前記ＳＩＰＯＳ層１４は、図１に示す断面
構造において、ｐ+ 型アノード層１３及びｎ- 型エピタ
キシャル層１２内に所定の間隔でストライプ状に配置さ
れている。ＳＩＰＯＳ層１４の幅は０．５μｍ〜２μｍ
程度であり、ＳＩＰＯＳ層１４間に存在するｎ- 型エピ
タキシャル層１２の幅は２μｍ〜１５μｍ程度である。
ＳＩＰＯＳ層１４は、シリコンに酸素が添加されたもの
であり、ＳＩＰＯＳ層１４の比抵抗は１０８〜１０１３
Ω・ｃｍ程度である。なお、ここではＳＩＰＯＳ層を用
いたが、前記比抵抗を持つその他の高抵抗体、例えば、
シリコンナイトライドにシリコンが過剰に存在する高抵
抗体を用いてもよい。
構造において、ｐ+ 型アノード層１３及びｎ- 型エピタ
キシャル層１２内に所定の間隔でストライプ状に配置さ
れている。ＳＩＰＯＳ層１４の幅は０．５μｍ〜２μｍ
程度であり、ＳＩＰＯＳ層１４間に存在するｎ- 型エピ
タキシャル層１２の幅は２μｍ〜１５μｍ程度である。
ＳＩＰＯＳ層１４は、シリコンに酸素が添加されたもの
であり、ＳＩＰＯＳ層１４の比抵抗は１０８〜１０１３
Ω・ｃｍ程度である。なお、ここではＳＩＰＯＳ層を用
いたが、前記比抵抗を持つその他の高抵抗体、例えば、
シリコンナイトライドにシリコンが過剰に存在する高抵
抗体を用いてもよい。
【００２２】また、ｐ+ 型アノード層１３上には、アノ
ード電極１５が形成され、このアノード電極１５にはア
ノード端子Ａが接続されている。一方、ｎ+ 型半導体基
板１１の他方の面上には、カソード電極１６が形成さ
れ、このカソード電極１６にはカソード端子Ｋが接続さ
れている。
ード電極１５が形成され、このアノード電極１５にはア
ノード端子Ａが接続されている。一方、ｎ+ 型半導体基
板１１の他方の面上には、カソード電極１６が形成さ
れ、このカソード電極１６にはカソード端子Ｋが接続さ
れている。
【００２３】前記高耐圧ダイオードの平面図を図２に示
す。この図はアノード電極１５を透過してみたときのシ
リコン層とＳＩＰＯＳ層１４のレイアウトを示してい
る。前記シリコン層は、前述したアノード層１３とその
下層に存在するｎ- 型エピタキシャル層１２である。図
１に示した断面図は、図２中のＦ１−Ｆ１線に沿った断
面を示したものである。
す。この図はアノード電極１５を透過してみたときのシ
リコン層とＳＩＰＯＳ層１４のレイアウトを示してい
る。前記シリコン層は、前述したアノード層１３とその
下層に存在するｎ- 型エピタキシャル層１２である。図
１に示した断面図は、図２中のＦ１−Ｆ１線に沿った断
面を示したものである。
【００２４】図２に示すように、シリコン層（アノード
層１３及びｎ- 型エピタキシャル層１２）が所定の間隔
で配置され、これらシリコン層の間にはＳＩＰＯＳ層１
４が形成されている。
層１３及びｎ- 型エピタキシャル層１２）が所定の間隔
で配置され、これらシリコン層の間にはＳＩＰＯＳ層１
４が形成されている。
【００２５】次に、図１に示した高耐圧ダイオードの終
端部の構造を説明する。図３は、前記高耐圧ダイオード
の終端部の構造を示す断面図である。
端部の構造を説明する。図３は、前記高耐圧ダイオード
の終端部の構造を示す断面図である。
【００２６】図３に示すように、このダイオードの終端
部では、アノード電極１５に電気的に接続されたＳＩＰ
ＯＳ層１４の外側に、中央側から端部方向に向かって、
複数のＳＩＰＯＳ層１４Ａが所定間隔を保って配置され
ている。これらＳＩＰＯＳ層１４Ａ上には、アノード電
極１５が形成されていない。さらに、これらＳＩＰＯＳ
層１４Ａ間と最外部に配置されたＳＩＰＯＳ層１４Ａの
終端部側には、ｐ+ 型層１３Ａが形成されている。これ
らｐ+ 型層１３Ａは、アノード電極１５またはカソード
電極１６のいずれにも電気的に接続されておらず、電気
的にフローティング状態になっている。また、終端部の
ｎ- 型エピタキシャル層１２上には、ｎ+ 型層１７と電
極１８が形成されている。
部では、アノード電極１５に電気的に接続されたＳＩＰ
ＯＳ層１４の外側に、中央側から端部方向に向かって、
複数のＳＩＰＯＳ層１４Ａが所定間隔を保って配置され
ている。これらＳＩＰＯＳ層１４Ａ上には、アノード電
極１５が形成されていない。さらに、これらＳＩＰＯＳ
層１４Ａ間と最外部に配置されたＳＩＰＯＳ層１４Ａの
終端部側には、ｐ+ 型層１３Ａが形成されている。これ
らｐ+ 型層１３Ａは、アノード電極１５またはカソード
電極１６のいずれにも電気的に接続されておらず、電気
的にフローティング状態になっている。また、終端部の
ｎ- 型エピタキシャル層１２上には、ｎ+ 型層１７と電
極１８が形成されている。
【００２７】高耐圧ダイオードの終端部では、通常、ｎ
- 型エピタキシャル層１２の電位は片側からしかクラン
プされないため、この終端部近傍部分で耐圧が低下して
しまう。
- 型エピタキシャル層１２の電位は片側からしかクラン
プされないため、この終端部近傍部分で耐圧が低下して
しまう。
【００２８】そこで、図１に示したダイオードの終端部
近傍に、図３に示すように、電気的にいずれにも接続さ
れていないｐ+ 型層１３Ａを設ける。これにより、終端
部側に行くほど、ｐ+ 型層１３Ａの電位が高電位にな
り、高耐圧に適した構造を形成することができる。
近傍に、図３に示すように、電気的にいずれにも接続さ
れていないｐ+ 型層１３Ａを設ける。これにより、終端
部側に行くほど、ｐ+ 型層１３Ａの電位が高電位にな
り、高耐圧に適した構造を形成することができる。
【００２９】前述した図１に示したような構造を持つ高
耐圧ダイオードでは、アノード端子Ａとカソード端子Ｋ
との間に逆バイアスが印加された場合、ＳＩＰＯＳ層１
４中をカソード端子Ｋからアノード端子Ａへ微小な電流
が流れる。このため、ｎ- 型エピタキシャル層１２の電
位は、ＳＩＰＯＳ層１４によりクランプされて、ｎ-型
エピタキシャル層１２中の電界分布は図４に示すように
一様になる。したがって、この第１の実施の形態の高耐
圧ダイオードでは、図８に示した従来のダイオードに比
べて、短い（厚さが薄い）ｎ- 型エピタキシャル層１２
で高耐圧を実現することができる。
耐圧ダイオードでは、アノード端子Ａとカソード端子Ｋ
との間に逆バイアスが印加された場合、ＳＩＰＯＳ層１
４中をカソード端子Ｋからアノード端子Ａへ微小な電流
が流れる。このため、ｎ- 型エピタキシャル層１２の電
位は、ＳＩＰＯＳ層１４によりクランプされて、ｎ-型
エピタキシャル層１２中の電界分布は図４に示すように
一様になる。したがって、この第１の実施の形態の高耐
圧ダイオードでは、図８に示した従来のダイオードに比
べて、短い（厚さが薄い）ｎ- 型エピタキシャル層１２
で高耐圧を実現することができる。
【００３０】また、ｎ- 型エピタキシャル層１２と半絶
縁の高抵抗体１４との間に酸化膜を設けず、トレンチ内
のｎ- 型エピタキシャル層１２に高抵抗体１４が接触す
るように形成している。このため、これらｎ- 型エピタ
キシャル層１２と高抵抗体１４との間に大きな容量をも
つキャパシタが形成されることはなく、図１０に示した
従来のダイオードに比べて、動作開始時のＣＲ時定数が
大きくならず、空乏層が形成されるまでに時間が掛から
ない。したがって、空乏層がすぐに形成されて、リーク
電流を低減することができる。これにより、動作開始時
に急激に高電圧が印加されたときでも、リーク電流が低
減でき、破損を防止することができる。
縁の高抵抗体１４との間に酸化膜を設けず、トレンチ内
のｎ- 型エピタキシャル層１２に高抵抗体１４が接触す
るように形成している。このため、これらｎ- 型エピタ
キシャル層１２と高抵抗体１４との間に大きな容量をも
つキャパシタが形成されることはなく、図１０に示した
従来のダイオードに比べて、動作開始時のＣＲ時定数が
大きくならず、空乏層が形成されるまでに時間が掛から
ない。したがって、空乏層がすぐに形成されて、リーク
電流を低減することができる。これにより、動作開始時
に急激に高電圧が印加されたときでも、リーク電流が低
減でき、破損を防止することができる。
【００３１】さらに、図１に示した前記高耐圧ダイオー
ドは、ｎ- 型エピタキシャル層１２に形成したトレンチ
の内壁を酸化し、さらにトレンチ底面の酸化膜を除去す
るという工程が不要であり、製造上有利である。
ドは、ｎ- 型エピタキシャル層１２に形成したトレンチ
の内壁を酸化し、さらにトレンチ底面の酸化膜を除去す
るという工程が不要であり、製造上有利である。
【００３２】なお、この第１の実施の形態では、図２に
示したように、シリコン層（アノード層１３及びｎ- 型
エピタキシャル層１２）が所定の間隔で配置され、これ
らシリコン層の間にＳＩＰＯＳ層１４が形成された場合
を示したが、ＳＩＰＯＳ層１４が所定の間隔で配置さ
れ、これらＳＩＰＯＳ層１４の間にシリコン層（アノー
ド層１３及びｎ- 型エピタキシャル層１２）が形成され
ていてもよい。すなわち、図２においてシリコン層１２
及び１３と、ＳＩＰＯＳ層１４とを入れ換えてもよい。
この場合、図１に示したダイオードの終端部近傍には、
電気的にいずれにも接続されていないＳＩＰＯＳ層１４
Ａが形成される。これにより、高耐圧に適した構造を形
成することができる。
示したように、シリコン層（アノード層１３及びｎ- 型
エピタキシャル層１２）が所定の間隔で配置され、これ
らシリコン層の間にＳＩＰＯＳ層１４が形成された場合
を示したが、ＳＩＰＯＳ層１４が所定の間隔で配置さ
れ、これらＳＩＰＯＳ層１４の間にシリコン層（アノー
ド層１３及びｎ- 型エピタキシャル層１２）が形成され
ていてもよい。すなわち、図２においてシリコン層１２
及び１３と、ＳＩＰＯＳ層１４とを入れ換えてもよい。
この場合、図１に示したダイオードの終端部近傍には、
電気的にいずれにも接続されていないＳＩＰＯＳ層１４
Ａが形成される。これにより、高耐圧に適した構造を形
成することができる。
【００３３】以上説明したようにこの第１の実施の形態
の高耐圧ダイオードでは、高耐圧が得られ、動作開始時
にも安定した動作が可能である。
の高耐圧ダイオードでは、高耐圧が得られ、動作開始時
にも安定した動作が可能である。
【００３４】［第２の実施の形態］次に、この発明をＭ
ＯＳ型電界効果トランジスタに適用した第２の実施の形
態の半導体装置について説明する。
ＯＳ型電界効果トランジスタに適用した第２の実施の形
態の半導体装置について説明する。
【００３５】図５は、第２の実施の形態の高耐圧ＭＯＳ
型電界効果トランジスタの構造を示す断面図である。こ
のＭＯＳＦＥＴは、ゲート電極がトレンチ内に埋め込ま
れたトレンチゲート型のトランジスタを示している。
型電界効果トランジスタの構造を示す断面図である。こ
のＭＯＳＦＥＴは、ゲート電極がトレンチ内に埋め込ま
れたトレンチゲート型のトランジスタを示している。
【００３６】図５に示すように、低抵抗のｎ+ 型半導体
基板１１上には、高抵抗のｎ- 型エピタキシャル層１２
が形成されている。このｎ- 型エピタキシャル層１２上
には、ｐ 型ベース層２１が形成されている。さらに、
ベース層２１上には、低抵抗のｎ+ 型ソース層２２とｐ
+ 型コンタクト層２３が形成されている。なお、前記ｎ
- 型エピタキシャル層１２の単位面積あたりの不純物総
量（ドーズ量）は、２．０×１０１２ｃｍ−２程度であ
る。
基板１１上には、高抵抗のｎ- 型エピタキシャル層１２
が形成されている。このｎ- 型エピタキシャル層１２上
には、ｐ 型ベース層２１が形成されている。さらに、
ベース層２１上には、低抵抗のｎ+ 型ソース層２２とｐ
+ 型コンタクト層２３が形成されている。なお、前記ｎ
- 型エピタキシャル層１２の単位面積あたりの不純物総
量（ドーズ量）は、２．０×１０１２ｃｍ−２程度であ
る。
【００３７】前記ｐ+ 型コンタクト層２３、ｐ 型ベー
ス層２１及びｎ- 型エピタキシャル層１２には、ｐ+ 型
コンタクト層２３の表面からｎ+ 型半導体基板１１まで
到達するトレンチが形成され、このトレンチ内にはＳＩ
ＰＯＳ層１４が埋め込まれている。このとき、トレンチ
内のｎ- 型エピタキシャル層１２には、ＳＩＰＯＳ層１
４が接触するように形成されている。
ス層２１及びｎ- 型エピタキシャル層１２には、ｐ+ 型
コンタクト層２３の表面からｎ+ 型半導体基板１１まで
到達するトレンチが形成され、このトレンチ内にはＳＩ
ＰＯＳ層１４が埋め込まれている。このとき、トレンチ
内のｎ- 型エピタキシャル層１２には、ＳＩＰＯＳ層１
４が接触するように形成されている。
【００３８】前記ＳＩＰＯＳ層１４は、前記第１の実施
の形態に記載したものと同様であり、ｐ+ 型コンタクト
層２３、ｐ 型ベース層２１及びｎ- 型エピタキシャル
層１２内に所定の間隔で配置されている。
の形態に記載したものと同様であり、ｐ+ 型コンタクト
層２３、ｐ 型ベース層２１及びｎ- 型エピタキシャル
層１２内に所定の間隔で配置されている。
【００３９】また、ＳＩＰＯＳ層１４に挟まれた領域に
は、ｎ+ 型ソース層２２の表面からｎ- 型エピタキシャ
ル層１２まで到達するトレンチが形成され、このトレン
チの内壁にはゲート絶縁膜２４が形成されている。さら
に、トレンチ内のゲート絶縁膜２４上には、ゲート電極
２５が形成されている。このゲート電極２５は、ｎ+型
ソース層２２の表面からｐ 型ベース層２１を経てｎ-
型エピタキシャル層１２に到達する深さまで埋め込まれ
ている。すなわち、ゲート電極２５は、ｐ 型ベース層
２１の下面よりも深く、ＳＩＰＯＳ層１４の下面より浅
い位置まで埋め込まれている。
は、ｎ+ 型ソース層２２の表面からｎ- 型エピタキシャ
ル層１２まで到達するトレンチが形成され、このトレン
チの内壁にはゲート絶縁膜２４が形成されている。さら
に、トレンチ内のゲート絶縁膜２４上には、ゲート電極
２５が形成されている。このゲート電極２５は、ｎ+型
ソース層２２の表面からｐ 型ベース層２１を経てｎ-
型エピタキシャル層１２に到達する深さまで埋め込まれ
ている。すなわち、ゲート電極２５は、ｐ 型ベース層
２１の下面よりも深く、ＳＩＰＯＳ層１４の下面より浅
い位置まで埋め込まれている。
【００４０】また、前記ｐ+ 型コンタクト層２３、ｎ+
型ソース層２２、及びＳＩＰＯＳ層１４上には、ソース
電極２６が形成され、このソース電極２６にはソース端
子Ｓが接続されている。一方、ｎ+ 型半導体基板１１の
他方の面上には、ドレイン電極２７が形成され、このド
レイン電極２７にはドレイン端子Ｄが接続されている。
型ソース層２２、及びＳＩＰＯＳ層１４上には、ソース
電極２６が形成され、このソース電極２６にはソース端
子Ｓが接続されている。一方、ｎ+ 型半導体基板１１の
他方の面上には、ドレイン電極２７が形成され、このド
レイン電極２７にはドレイン端子Ｄが接続されている。
【００４１】前述した構造を持つ高耐圧ＭＯＳＦＥＴで
は、ｎ- 型エピタキシャル層１２に形成されたトレンチ
内に半絶縁の高抵抗体であるＳＩＰＯＳ層が埋め込まれ
ているため、ＳＩＰＯＳ層１４中をソース端子Ｓからド
レイン端子Ｄへ微小な電流が流れる。このため、ｎ- 型
エピタキシャル層１２の電位はＳＩＰＯＳ層１４により
クランプされて、ｎ- 型エピタキシャル層１２中の電界
分布は図４に示すように一様になる。また、前記ＳＩＰ
ＯＳ層１４で挟まれたトレンチ内に、ゲート電極が埋め
込まれている。このような構造をもつＭＯＳＦＥＴを形
成することにより、短い（厚さが薄い）ｎ- 型エピタキ
シャル層１２で高い耐圧を得ることができるため、オン
抵抗が低いＭＯＳＦＥＴを実現することができる。
は、ｎ- 型エピタキシャル層１２に形成されたトレンチ
内に半絶縁の高抵抗体であるＳＩＰＯＳ層が埋め込まれ
ているため、ＳＩＰＯＳ層１４中をソース端子Ｓからド
レイン端子Ｄへ微小な電流が流れる。このため、ｎ- 型
エピタキシャル層１２の電位はＳＩＰＯＳ層１４により
クランプされて、ｎ- 型エピタキシャル層１２中の電界
分布は図４に示すように一様になる。また、前記ＳＩＰ
ＯＳ層１４で挟まれたトレンチ内に、ゲート電極が埋め
込まれている。このような構造をもつＭＯＳＦＥＴを形
成することにより、短い（厚さが薄い）ｎ- 型エピタキ
シャル層１２で高い耐圧を得ることができるため、オン
抵抗が低いＭＯＳＦＥＴを実現することができる。
【００４２】以上説明したようにこの第２の実施の形態
のゲート電極がトレンチ内に埋め込まれた構造を有する
ＭＯＳ型電界効果トランジスタでは、オン抵抗を増加さ
せることなく高耐圧を得ることができる。
のゲート電極がトレンチ内に埋め込まれた構造を有する
ＭＯＳ型電界効果トランジスタでは、オン抵抗を増加さ
せることなく高耐圧を得ることができる。
【００４３】［第３の実施の形態］次に、この発明の第
３の実施の形態の半導体装置について説明する。前記第
２の実施の形態では、トレンチゲート型のＭＯＳＦＥＴ
について説明したが、この第３の実施の形態では、プレ
ーナ型のＭＯＳＦＥＴについて説明する。
３の実施の形態の半導体装置について説明する。前記第
２の実施の形態では、トレンチゲート型のＭＯＳＦＥＴ
について説明したが、この第３の実施の形態では、プレ
ーナ型のＭＯＳＦＥＴについて説明する。
【００４４】図６は、第３の実施の形態のプレーナ型の
高耐圧ＭＯＳ型電界効果トランジスタの構造を示す断面
図である。
高耐圧ＭＯＳ型電界効果トランジスタの構造を示す断面
図である。
【００４５】図６に示すように、低抵抗のｎ+ 型半導体
基板１１上には、高抵抗のｎ- 型エピタキシャル層１２
が形成されている。さらに、このｎ- 型エピタキシャル
層１２上には、ｐ 型ベース層２１が形成されている。
ｐ 型ベース層２１上には、低抵抗のｎ+ 型ソース層２
２とｐ+ 型コンタクト層２３が形成されている。なお、
前記ｎ- 型エピタキシャル層１２の単位面積あたりの不
純物総量（ドーズ量）は、２．０×１０１２ｃｍ−２程
度である。
基板１１上には、高抵抗のｎ- 型エピタキシャル層１２
が形成されている。さらに、このｎ- 型エピタキシャル
層１２上には、ｐ 型ベース層２１が形成されている。
ｐ 型ベース層２１上には、低抵抗のｎ+ 型ソース層２
２とｐ+ 型コンタクト層２３が形成されている。なお、
前記ｎ- 型エピタキシャル層１２の単位面積あたりの不
純物総量（ドーズ量）は、２．０×１０１２ｃｍ−２程
度である。
【００４６】前記ｐ+ 型コンタクト層２３、ｐ 型ベー
ス層２１及びｎ- 型エピタキシャル層１２には、ｐ+ 型
コンタクト層２３の表面からｎ+ 型半導体基板１１まで
到達するトレンチが形成され、このトレンチ内にはＳＩ
ＰＯＳ層１４が埋め込まれている。このとき、トレンチ
内のｎ- 型エピタキシャル層１２には、ＳＩＰＯＳ層１
４が接触するように形成されている。
ス層２１及びｎ- 型エピタキシャル層１２には、ｐ+ 型
コンタクト層２３の表面からｎ+ 型半導体基板１１まで
到達するトレンチが形成され、このトレンチ内にはＳＩ
ＰＯＳ層１４が埋め込まれている。このとき、トレンチ
内のｎ- 型エピタキシャル層１２には、ＳＩＰＯＳ層１
４が接触するように形成されている。
【００４７】前記ＳＩＰＯＳ層１４は、前記第１及び第
２の実施の形態に記載したものと同様であり、ｐ+ 型コ
ンタクト層２３、ｐ 型ベース層２１及びｎ- 型エピタ
キシャル層１２内に所定の間隔で配置されている。
２の実施の形態に記載したものと同様であり、ｐ+ 型コ
ンタクト層２３、ｐ 型ベース層２１及びｎ- 型エピタ
キシャル層１２内に所定の間隔で配置されている。
【００４８】また、ＳＩＰＯＳ層１４に挟まれたｐ 型
ベース層２１上には、ゲート絶縁膜３１が形成されてい
る。さらに、このゲート絶縁膜３１上には、ゲート電極
３２が形成されている。
ベース層２１上には、ゲート絶縁膜３１が形成されてい
る。さらに、このゲート絶縁膜３１上には、ゲート電極
３２が形成されている。
【００４９】また、前記ｐ+ 型コンタクト層２３、ｎ+
型ソース層２２、及びＳＩＰＯＳ層１４上にはソース電
極２６が形成され、このソース電極２６にはソース端子
Ｓが接続されている。一方、ｎ+ 型半導体基板１１の他
方の面上には、ドレイン電極２７が形成され、このドレ
イン電極２７にはドレイン端子Ｄが接続されている。
型ソース層２２、及びＳＩＰＯＳ層１４上にはソース電
極２６が形成され、このソース電極２６にはソース端子
Ｓが接続されている。一方、ｎ+ 型半導体基板１１の他
方の面上には、ドレイン電極２７が形成され、このドレ
イン電極２７にはドレイン端子Ｄが接続されている。
【００５０】前述した構造を持つプレーナ型の高耐圧Ｍ
ＯＳＦＥＴでは、前記トレンチゲート型と同様に、ｎ-
型エピタキシャル層１２のトレンチ内にＳＩＰＯＳ層が
埋め込まれているため、ＳＩＰＯＳ層１４中をソース端
子Ｓからドレイン端子Ｄへ微小な電流が流れる。このた
め、ｎ- 型エピタキシャル層１２の電位はＳＩＰＯＳ層
１４によりクランプされて、ｎ- 型エピタキシャル層１
２中の電界分布は図４に示すように一様になる。このよ
うな構造をもつＭＯＳＦＥＴを形成することにより、短
い（厚さが薄い）ｎ- 型エピタキシャル層１２で高い耐
圧を得ることができるため、オン抵抗が低いＭＯＳＦＥ
Ｔを実現することができる。
ＯＳＦＥＴでは、前記トレンチゲート型と同様に、ｎ-
型エピタキシャル層１２のトレンチ内にＳＩＰＯＳ層が
埋め込まれているため、ＳＩＰＯＳ層１４中をソース端
子Ｓからドレイン端子Ｄへ微小な電流が流れる。このた
め、ｎ- 型エピタキシャル層１２の電位はＳＩＰＯＳ層
１４によりクランプされて、ｎ- 型エピタキシャル層１
２中の電界分布は図４に示すように一様になる。このよ
うな構造をもつＭＯＳＦＥＴを形成することにより、短
い（厚さが薄い）ｎ- 型エピタキシャル層１２で高い耐
圧を得ることができるため、オン抵抗が低いＭＯＳＦＥ
Ｔを実現することができる。
【００５１】また、図７を用いて、この第３の実施形態
の半導体装置の変形例について説明する。
の半導体装置の変形例について説明する。
【００５２】この半導体装置は、図６に示した装置中の
ＳＩＰＯＳ層１４を、図７に示すように、酸化膜３３と
ＳＩＰＯＳ層３４に置き換えたものである。その他の構
成及び作用効果は、図６に示した前記第２実施の形態と
同様である。このように、酸化膜３３を配置し、この酸
化膜３３の両側にＳＩＰＯＳ層３４を配置するような構
成にしてもよい。
ＳＩＰＯＳ層１４を、図７に示すように、酸化膜３３と
ＳＩＰＯＳ層３４に置き換えたものである。その他の構
成及び作用効果は、図６に示した前記第２実施の形態と
同様である。このように、酸化膜３３を配置し、この酸
化膜３３の両側にＳＩＰＯＳ層３４を配置するような構
成にしてもよい。
【００５３】以上説明したようにこの第３の実施の形態
のプレーナ型のＭＯＳ型電界効果トランジスタでは、オ
ン抵抗を増加させることなく高耐圧を得ることができ
る。
のプレーナ型のＭＯＳ型電界効果トランジスタでは、オ
ン抵抗を増加させることなく高耐圧を得ることができ
る。
【００５４】また、前述した各実施の形態には種々の段
階の発明が含まれており、各実施の形態において開示し
た複数の構成要件の適宜な組み合わせにより、種々の段
階の発明を抽出することも可能である。たとえば、図
１、５、６の構造では高抵抗ＳＩＰＯＳはｎ+ 基板まで
到達していなくても、本発明の効果が得られる。また、
この構造に内蔵されるｐ層２１とｎ- 層１２で構成され
るダイオードの逆回復時の電流は適度にテイル電流を持
って流れるため、環流ダイオードとしての使用が可能で
ある。更に、埋め込んだ高抵抗膜１４はすべて高抵抗膜
である必要はなく、図６の２のようにシリコンに接する
部分だけ高抵抗層にして内部は絶縁膜にしても良い。
階の発明が含まれており、各実施の形態において開示し
た複数の構成要件の適宜な組み合わせにより、種々の段
階の発明を抽出することも可能である。たとえば、図
１、５、６の構造では高抵抗ＳＩＰＯＳはｎ+ 基板まで
到達していなくても、本発明の効果が得られる。また、
この構造に内蔵されるｐ層２１とｎ- 層１２で構成され
るダイオードの逆回復時の電流は適度にテイル電流を持
って流れるため、環流ダイオードとしての使用が可能で
ある。更に、埋め込んだ高抵抗膜１４はすべて高抵抗膜
である必要はなく、図６の２のようにシリコンに接する
部分だけ高抵抗層にして内部は絶縁膜にしても良い。
【００５５】
【発明の効果】以上述べたようにこの発明によれば、オ
ン抵抗を増加させることなく高耐圧が得られ、動作開始
時にも安定した動作が可能な半導体装置を提供すること
ができる。
ン抵抗を増加させることなく高耐圧が得られ、動作開始
時にも安定した動作が可能な半導体装置を提供すること
ができる。
【図１】この発明の第１の実施の形態の高耐圧ダイオー
ドの構造を示す断面図である。
ドの構造を示す断面図である。
【図２】この発明の第１の実施の形態の高耐圧ダイオー
ドの平面図である。
ドの平面図である。
【図３】この発明の第１の実施の形態の高耐圧ダイオー
ドの終端部の構造を示す断面図である。
ドの終端部の構造を示す断面図である。
【図４】この発明の第１の実施の形態の高耐圧ダイオー
ドの電界分布を示す図である。
ドの電界分布を示す図である。
【図５】この発明の第２の実施の形態の高耐圧ＭＯＳ型
電界効果トランジスタの構造を示す断面図である。
電界効果トランジスタの構造を示す断面図である。
【図６】この発明の第３の実施の形態の高耐圧ＭＯＳ型
電界効果トランジスタの構造を示す断面図である。
電界効果トランジスタの構造を示す断面図である。
【図７】この発明の第３の実施の形態の変形例の高耐圧
ＭＯＳ型電界効果トランジスタの構造を示す断面図であ
る。
ＭＯＳ型電界効果トランジスタの構造を示す断面図であ
る。
【図８】従来の高耐圧ダイオードの構造を示す断面図で
ある。
ある。
【図９】従来の前記高耐圧ダイオードの電界分布を示す
図である。
図である。
【図１０】従来の他の高耐圧ダイオードの構造を示す断
面図である。
面図である。
１１…ｎ+ 型半導体基板
１２…ｎ- 型エピタキシャル層
１３…ｐ+ 型アノード層
１４、１４Ａ…高抵抗体（ＳＩＰＯＳ層）
１５…アノード電極
１６…カソード電極
１７…ｎ+ 型層
１８…電極
２１…ｐ 型ベース層
２２…ｎ+ 型ソース層
２３…ｐ+ 型コンタクト層
２４…ゲート絶縁膜
２５…ゲート電極
２６…ソース電極
２７…ドレイン電極
３１…ゲート絶縁膜
３２…ゲート電極
３３…酸化膜
３４…ＳＩＰＯＳ層
Ａ…アノード端子
Ｋ…カソード端子
Ｓ…ソース端子
Ｄ…ドレイン端子
Claims (13)
- 【請求項１】 第１導電型半導体基体上に形成された、
前記第１導電型半導体基体より電気抵抗が高い第１導電
型半導体領域と、 前記第１導電型半導体領域上に形成された第２導電型半
導体領域と、 前記第１導電型半導体領域内に、この第１導電型半導体
領域の表面から前記第１導電型半導体基体方向に延在
し、または到達し、前記第１導電型半導体領域に接触す
るように形成された高抵抗領域と、 を具備することを特徴とする半導体装置。 - 【請求項２】 前記高抵抗領域は、前記第１導電型半導
体領域より電気抵抗が高く、絶縁体より電気抵抗が低い
ことを特徴とする請求項１乃至３のいずれか１つに記載
の半導体装置。 - 【請求項３】 前記第２導電型半導体領域上及び前記高
抵抗領域上に形成されたアノード電極と、 前記第１導電型半導体基体の前記第１導電型半導体領域
が形成された面と対向する面上に形成されたカソード電
極と、 をさらに具備することを特徴とする請求項１または２に
記載の半導体装置。 - 【請求項４】 前記第１導電型半導体領域の終端部近傍
には、前記第１導電型半導体基体に接触し、前記アノー
ド電極に接触していない高抵抗領域が形成されているこ
とを特徴とする請求項３に記載の半導体装置。 - 【請求項５】 前記第１導電型半導体領域の終端部近傍
には前記高抵抗領域が所定間隔で複数配置され、前記高
抵抗領域間の前記第１導電型半導体領域上には第２導電
型半導体領域が形成されていることを特徴とする請求項
４に記載の半導体装置。 - 【請求項６】 第１導電型半導体基体上に形成された、
前記第１導電型半導体基体より電気抵抗が高い第１の第
１導電型半導体領域と、 前記第１の第１導電型半導体領域上に形成された第２導
電型半導体領域と、 前記第１の第１導電型半導体領域内に、この第１の第１
導電型半導体領域の表面から前記第１導電型半導体基体
方向に延在し、または到達し、前記第１の第１導電型半
導体領域に接触するように形成された高抵抗領域と、 前記第２導電型半導体領域上に形成された、前記第１の
第１導電型半導体領域より電気抵抗が低い第２の第１導
電型半導体領域と、 前記第２導電型半導体領域内に、この第２導電型半導体
領域の表面から前記第１の第１導電型半導体領域まで到
達するように形成されたゲート電極と、 前記第２導電型半導体領域及び前記第１の第１導電型半
導体領域と、前記ゲート電極との間に形成されたゲート
絶縁膜と、 を具備することを特徴とする半導体装置。 - 【請求項７】 第１導電型半導体基体上に形成された、
前記第１導電型半導体基体より電気抵抗が高い第１の第
１導電型半導体領域と、 前記第１の第１導電型半導体領域上に形成された第２導
電型半導体領域と、 前記第１の第１導電型半導体領域内に、この第１の第１
導電型半導体領域の表面から前記第１導電型半導体基体
方向に延在し、または到達し、前記第１の第１導電型半
導体領域に接触するように形成された高抵抗領域と、 前記第２導電型半導体領域上に形成された、前記第１の
第１導電型半導体領域より電気抵抗が低い第２の第１導
電型半導体領域と、 前記第２導電型半導体領域上に形成されたゲート絶縁膜
と、 前記ゲート絶縁膜上に形成されたゲート電極と、 を具備することを特徴とする半導体装置。 - 【請求項８】 前記高抵抗領域は、前記第１の第１導電
型半導体領域より電気抵抗が高く、絶縁体より電気抵抗
が低いことを特徴とする請求項６または７に記載の半導
体装置。 - 【請求項９】 前記第２の第１導電型半導体領域上及び
前記高抵抗領域上に形成されたソース電極と、 前記第１導電型半導体基体の前記第１の第１導電型半導
体領域が形成された面と対向する面上に形成されたドレ
イン電極と、 をさらに具備することを特徴とする請求項６乃至８のい
ずれか１つに記載の半導体装置。 - 【請求項１０】 前記第１の第１導電型半導体領域の終
端部近傍には、前記第１導電型半導体基体に接触し、前
記ソース電極に接触していない高抵抗領域が形成されて
いることを特徴とする請求項９に記載の半導体装置。 - 【請求項１１】 前記第１の第１導電型半導体領域の終
端部近傍には前記高抵抗領域が所定間隔で複数配置さ
れ、前記高抵抗領域間の前記第１の第１導電型半導体領
域上には第２導電型半導体領域が形成されていることを
特徴とする請求項１０に記載の半導体装置。 - 【請求項１２】 前記高抵抗領域は、酸素が導入された
シリコン層を有していることを特徴とする請求項１乃至
１１のいずれか１つに記載の半導体装置。 - 【請求項１３】 前記高抵抗領域の比抵抗は、１０８〜
１０１３Ω・ｃｍであることを特徴とする請求項２また
は８に記載の半導体装置。
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