JP2017168598A - 半導体記憶装置及びその製造方法 - Google Patents

Abstract

【課題】記憶動作の信頼性を向上できる半導体記憶装置及びその製造方法を提供する。【解決手段】実施形態によれば、半導体記憶装置は、第１配線と、第１交差配線と、第１抵抗変化部と、第１絶縁部と、を含む。第１配線は、第１方向に延びる第１延在部分と、第１方向と交差する第２方向に突出した第１突出部分と、を含む。第１交差配線は、第１方向及び第２方向と交差する第３方向に延びる。第１抵抗変化部の少なくとも一部は、第１交差配線の少なくとも一部と第１突出部分との間に設けられる。第１絶縁部の少なくとも一部は、第２方向において第１延在部分の一部と第１交差配線の少なくとも一部との間に設けられる。【選択図】図１

Description

本発明の実施形態は、半導体記憶装置及びその製造方法に関する。

イオンメモリなどの抵抗変化型のメモリセルを用いた記憶装置がある。このような記憶装置において、メモリセルが３次元的に配置される。記憶装置において、隣り合うメモリセル間の影響により記憶動作の信頼性が低くなる場合がある。

特開２０１１−１２９７３７号公報

本発明の実施形態は、記憶動作の信頼性を向上できる半導体記憶装置及びその製造方法を提供する。

本発明の実施形態によれば、半導体記憶装置は、第１配線と、第１交差配線と、第１抵抗変化部と、第１絶縁部と、を含む。前記第１配線は、第１方向に延びる第１延在部分と、前記第１方向と交差する第２方向に突出した第１突出部分と、を含む。前記第１交差配線は、前記第１方向及び前記第２方向と交差する第３方向に延びる。前記第１抵抗変化部の少なくとも一部は、前記第１交差配線の少なくとも一部と前記第１突出部分との間に設けられる。前記第１絶縁部の少なくとも一部は、前記第２方向において前記第１延在部分の一部と前記第１交差配線の前記少なくとも一部との間に設けられる。

図１（ａ）及び図１（ｂ）は、第１の実施形態に係る半導体記憶装置を例示する模式的斜視図である。 第１の実施形態に係る半導体記憶装置を例示する模式的斜視図である。 第１の実施形態に係る半導体記憶装置を例示する模式的斜視図である。 第１の実施形態に係る半導体記憶装置の製造方法を例示するフローチャート図である。 第１の実施形態に係る半導体記憶装置の製造方法を例示する工程順の模式的斜視図である。 第１の実施形態に係る半導体記憶装置の製造方法を例示する工程順の模式的斜視図である。 第１の実施形態に係る半導体記憶装置の製造方法を例示する工程順の模式的斜視図である。 第１の実施形態に係る半導体記憶装置の製造方法を例示する工程順の模式的斜視図である。 第１の実施形態に係る半導体記憶装置の製造方法を例示する工程順の模式的斜視図である。 第１の実施形態に係る半導体記憶装置の製造方法を例示する工程順の模式的斜視図である。 第１の実施形態に係る別の半導体記憶装置を例示する模式的斜視図である。 図１２（ａ）及び図１２（ｂ）は、第２の実施形態に係る半導体記憶装置を例示する模式的斜視図である。

以下に、本発明の各実施の形態について図面を参照しつつ説明する。
図面は模式的または概念的なものであり、各部分の厚みと幅との関係、部分間の大きさの比率などは、必ずしも現実のものと同一とは限らない。同じ部分を表す場合であっても、図面により互いの寸法や比率が異なって表される場合もある。
本願明細書と各図において、既出の図に関して前述したものと同様の要素には同一の符号を付して詳細な説明は適宜省略する。

（第１の実施形態）
図１（ａ）及び図１（ｂ）は、第１の実施形態に係る半導体記憶装置を例示する模式的斜視図である。
図１（ａ）に示すように、本実施形態に係る半導体記憶装置１１０は、第１配線１１と、第１交差配線２１と、第１抵抗変化部３１と、第１絶縁部４１と、を含む。
図１（ｂ）において、第１配線１１が抜き出されて描かれている。

第１配線１１は、第１延在部分１１ｅ及び第１突出部分１１ｐを含む。第１延在部分１１ｅは、第１方向Ｄ１に延びる。第１突出部分１１ｐは、第２方向Ｄ２に突出する。第２方向Ｄ２は、第１方向Ｄ１と交差する。

第１方向Ｄ１をＺ方向とする。Ｚ方向に対して垂直な１つの方向をＸ方向とする。Ｚ方向及びＸ方向に対して垂直な方向をＹ方向とする。

この例では、第２方向Ｄ２は、Ｘ方向に沿っている。第２方向Ｄ２は、例えば、−Ｘ方向である。

第１交差配線２１は、第３方向Ｄ３に延びる。第３方向Ｄ３は、第１方向Ｄ１及び第２方向Ｄ２と交差する。この例では、第３方向Ｄ３は、Ｙ方向である。

第１抵抗変化部３１の少なくとも一部は、第１交差配線２１の少なくとも一部と、第１突出部分１１ｐと、の間に設けられる。第１抵抗変化部３１は、第１方向Ｄ１（Ｚ方向）において、第１交差配線２１の少なくとも一部、及び、第１突出部分１１ｐと重なる。

第１絶縁部４１の少なくとも一部は、第２方向Ｄ２（この例では−Ｘ方向）において、第１延在部分１１ｅの一部（部分１１ｅａ）と、第１交差配線２１の上記の少なくとも一部と、の間に設けられる。

第１交差配線２１と第１突出部分１１ｐとの交差部分に、例えば、１つのメモリ部（第１メモリ部ＭＰ１）が形成される。

このように、半導体記憶装置１１０においては、例えば、Ｚ方向に延びる第１延在部分１１ｅの一部に、−Ｘ方向に突出した第１突出部分１１ｐが設けられる。その第１突出部分１１ｐとＺ方向において離れて、第１交差配線２１が設けられる。第１突出部分１１ｐと第１交差配線２１との間に形成される第１メモリ部ＭＰ１においては、電流は、Ｚ方向に沿って流れる。第１メモリ部ＭＰ１と第１延在部分１１ｅとの間が、第１絶縁部４１により絶縁される。

半導体記憶装置１１０においては、第２交差配線２２、第２抵抗変化部３２及び第２絶縁部４２がさらに設けられる。

第２交差配線２２は、第３方向Ｄ３（Ｙ方向）に延びる。第２交差配線２２は、第１方向Ｄ１（Ｚ方向）において、第１交差配線２１と並ぶ。第２抵抗変化部３２の少なくとも一部は、第２交差配線２２の少なくとも一部と、第１突出部分１１ｐと、の間に設けられる。第２絶縁部４２の少なくとも一部は、第２方向Ｄ２（−Ｘ方向）において、第１延在部分１１ｅの別の一部（部分１１ｅｂ）と、第２交差配線２２の上記の少なくとも一部と、の間に設けられる。

第２交差配線２２と第１突出部分１１ｐとの交差部分に、例えば、別の１つのメモリ部（第２メモリ部ＭＰ２）が形成される。

例えば、Ｚ方向において、第１交差配線２１と第２交差配線２２との間に、第１突出部分１１ｐが設けられる。２つの交差配線と突出部との間のそれぞれに、メモリ部が設けられる。２つのメモリ部と第１配線１１（第１延在部分１１ｅ）との間は、第１絶縁部４１及び第２絶縁部４２により絶縁される。メモリ部（メモリセル）の側面（例えば、Ｚ方向に沿う面）におけるリークが、これらの絶縁部により抑制される。メモリ部に記憶された情報が良好に保持される。実施形態においては、例えば、記憶動作の信頼性を向上できる半導体記憶装置が提供できる。

この例では、第１配線１１は、第２延在部分１１ｆをさらに含む。第２延在部分１１ｆは、第１方向Ｄ１（Ｚ方向）に延びる。第２延在部分１１ｆは、第２方向Ｄ２（−Ｘ方向）において、第１延在部分１１ｅと並ぶ。この例では、第２延在部分１１ｆは、第１突出部分１１ｐと接続されている。

第１延在部分１１ｅと第２延在部分１１ｆとの間に、第１交差配線２１及び第１抵抗変化部３１が配置される。

第１絶縁部４１は、第２延在部分１１ｆと第１交差配線２１との間の領域に延びている。第１絶縁部４１は、第２延在部分１１ｆと第１交差配線２１との間を絶縁する。

この例では、第３交差配線２３及び第４交差配線２４がさらに設けられる。これらの交差配線は、第３方向Ｄ３（Ｙ方向）に延びる。第１配線１１は、２つめの突出部分１１ｑをさらに含む。この突出部分１１ｑが、Ｚ方向において、第３交差配線２３と第４交差配線２４との間に設けられる。

第３交差配線２３と突出部分１１ｑとの間に、第３抵抗変化部３３が設けられる。第４交差配線２４と突出部分１１ｑとの間に第４抵抗変化部３４が設けられる。第３交差配線２３と突出部分１１ｑと交差部分に第３メモリ部ＭＰ３が形成される。第４交差配線２４と突出部分１１ｑとの交差部分に第４メモリ部ＭＰ４が形成される。第１〜第４メモリ部ＭＰ１〜ＭＰ４は、例えば、Ｚ−Ｘ平面内に並ぶ。

図１（ａ）に示すように、第２配線１２及び第３配線１３が、設けられる。第１〜第３配線１１〜１３は、Ｙ方向に並ぶ。第２配線１２及び第３配線１３は、第１配線１１と同様の構成を有する。第１〜第３配線１１〜１３と、第１〜第４交差配線２１〜２４との間の交点のそれぞれに、メモリ部が形成される。半導体記憶装置１１０においては、メモリ部が、Ｘ、Ｙ及びＺ方向の３次元に配置される。

実施形態において、第１〜第３配線１１〜１３、及び、第１〜第４交差配線２１〜２４は、例えば、金属（例えばタングステンなど）を含む。これらの配線及び交差配線は、例えば、不純物を含む半導体を含んでも良い。

この例では、第１抵抗変化部３１は、第１金属含有層３１Ｍと、第１絶縁層３１ｉと、を含む。第１金属含有層３１Ｍは、例えば、銀、銅、アルミニウム及びテルルの少なくともいずれかを含む。第１絶縁層３１ｉは、第１方向Ｄ１（Ｚ方向）において、第１金属含有層３１Ｍと並ぶ。図１（ａ）に示す例では、第１絶縁層３１ｉは、第１金属含有層３１Ｍと第１突出部分１１ｐとの間に設けられている。すなわち、第１金属含有層３１Ｍは、第１絶縁層３１ｉと第１交差配線２１との間に設けられている。

第１絶縁層３１ｉは、例えば、酸化シリコンを含む。

第１交差配線２１と第１突出部分１１ｐ（第１配線１１）との間に電圧を印加すると、例えば、第１金属含有層１１Ｍから、第１金属含有層１１Ｍに含まれる金属のイオンが第１絶縁層３１ｉの中に侵入する。例えば、フィラメントが形成される。この状態の抵抗は低い。例えば、逆極性の電圧を印加すると、金属のイオンは、第１金属含有層３１Ｍに戻る。例えば、フィラメントは消える。この状態の抵抗は高い。

例えば、第１金属含有層３１Ｍの少なくとも一部が、第１交差配線２１と第１絶縁層３１ｉとの間に配置されている構成（図１（ａ）参照）において、２つの状態が形成される。第１状態においては、第１交差配線２１の電位が、第１配線１１の電位（すなわち、第１突出部分１１ｐの電位）よりも高い。一方、第２状態においては、第１交差配線２１の電位が第１配線１１の電位よりも低い。第１状態における第１抵抗変化部３１の抵抗は、第２状態における第１抵抗変化部３１の抵抗よりも低い。第１状態において、例えばフィラメントが形成される。第２状態において、例えばフィラメントが消失する。第１状態は、例えば、書き込み状態であり、第２状態は、例えば、消去状態である。実施形態において、第１導体の電位が第２導体の電位よりも高いときに、第１導体から第２導体に向かって電流が流れる。第１金属含有層３１Ｍは、例えばイオン供給層となる。第１絶縁層３１ｉは、例えば抵抗変化層となる。

同様に、第２抵抗変化部３２は、第２金属含有層３２Ｍと、第２絶縁層３２ｉと、を含む。第２金属含有層３２Ｍは、銀、銅、アルミニウム及びテルルの少なくともいずれかを含む。第２絶縁層３２ｉは、Ｚ方向において第２金属含有層３２Ｍと並ぶ。第２絶縁層３２ｉは、例えば、酸化シリコンを含む。第２抵抗変化部３２においても、第１抵抗変化部３１に関して説明したのと同様の抵抗変化が生じる。第２金属含有層３２Ｍは、例えばイオン供給層となる。第２絶縁層３２ｉは、例えば抵抗変化層となる。

実施形態において、抵抗変化部の構成は、任意である。例えば、抵抗変化部は、酸化ニッケルなどの抵抗変化材料を含んでも良い。抵抗変化部は、相変化材料を含んでも良い。

図１（ａ）に示すように、この例では、第２抵抗変化部３２に含まれる積層膜の積層順は、第１抵抗変化部３１に含まれる積層膜の積層順とは、逆である。この例では、第１交差配線２１と第２交差配線２２との間に、第１突出部分１１ｐが配置される。第１交差配線２１と第１突出部分１１ｐとの間に第１絶縁層３１ｉが配置される。第１交差配線２１と第１絶縁層３１ｉとの間に、第１金属含有層３１Ｍが配置される。第２交差配線２２と第１突出部分１１ｐとの間に第２絶縁層３２ｉが配置される。第２交差配線２２と第２絶縁層３２ｉとの間に、第２金属含有層３２Ｍが配置される。

この例では、第１絶縁層３１ｉは、複数の領域（第１領域３１ａ及び第２領域３１ｂ）を含む。第１領域３１ａは、第２領域３１ｂと第１交差配線２１との間に設けられる。第２絶縁層３２ｉは、複数の領域（第３領域３２ａ及び第４領域３２ｂ）を含む。第３領域３２ａは、第４領域３２ｂと第２交差配線２２との間に設けられる。これらの領域は、後述するように、製造過程において、異なる工程で形成される。形成された後においては、これらの領域に境界は、不明確でも良い。

図１（ａ）に示すように、この例では、第１絶縁部４１は、第１抵抗変化部３１の少なくとも一部と連続している。例えば、第１絶縁層３１ｉに含まれる第２領域３１ｂが、第１交差配線２１と、第１延在部分１１ｅの部分１１ｅａと、の間に延びている。この延びた部分が、第１絶縁部４１の少なくとも一部となっている。

同様に、第２絶縁部４２は、第２抵抗変化部３２の少なくとも一部と連続している。例えば、第２絶縁層３２ｉに含まれる第４領域３２ｂが、第２交差配線２２と、第１延在部分１１ｅの別の部分１１ｅｂと、の間に延びている。この延びた部分が、第２絶縁部４２の少なくとも一部となっている。

図１（ａ）に示すように、半導体記憶装置１１０において、第１中間層５１ａがさらに設けられている。第１中間層５１ａは、第１交差配線２１と第１金属含有層３１Ｍとの間に設けられる。第１中間層５１ａは、例えば、Ｔｉ、Ｔａ及びＷの少なくともいずれかの窒化物を含む。第１中間層５１ａは、例えば、バリアメタルとして機能する。

さらに、半導体記憶装置１１０においては、第１側面中間層５１ｓが設けられている。第１側面中間層５１ｓは、第１延在部分１１ｅ（部分１１ｅａ）と第１絶縁部４１との間に設けられる。第１側面中間層５１ｓは、例えば、Ｔｉ、Ｔａ及びＷの少なくともいずれかの窒化物を含む。第１側面中間層５１ｓは、例えば、バリアメタルとして機能する。

同様に、第２中間層５２ａがさらに設けられても良い。第２中間層５２ａは、第２交差配線２２と第２金属含有層３２Ｍとの間に設けられる。第２中間層５２ａは、例えば、第１中間層５１ａと同様の材料を含む。

同様に、第２側面中間層５２ｓが設けられても良い。第２側面中間層５２ｓは、第１延在部分１１ｅ（部分１１ｅｂ）と第２絶縁部４２との間に設けられる。第２側面中間層５２ｓは、例えば、第１側面中間層５１ｓと同様の材料を含む。

図２は、第１の実施形態に係る半導体記憶装置を例示する模式的斜視図である。
図２は、図１のＡ１−Ａ２線断面を例示する模式図である。

図２に示すように、第１交差配線２１と第２交差配線２２との間、及び、第３交差配線２３と第４交差配線２４との間に、層間絶縁層ＩＬＬが設けられる。この例では、第１抵抗変化部３１と第２抵抗変化部３２との間、及び、第３抵抗変化部３３と第４抵抗変化部３４との間に層間絶縁層ＩＬＬが配置される。層間絶縁層ＩＬＬは、例えば窒化シリコンを含む。

一方、第１交差配線２１と第３交差配線２３との間、及び、第２交差配線２２と第４交差配線２４との間に、絶縁部４０が設けられる。絶縁部４０は、第１抵抗変化部３１と第３抵抗変化部３３との間、及び、第２抵抗変化部３２と第４抵抗変化部３４との間にも設けられる。絶縁部４０は、例えば、第１絶縁部４１及び第２絶縁部４２と連続しても良い。絶縁部４０は、第１絶縁部４１及び第２絶縁部４２に用いられる材料を含んでも良い。

図３は、第１の実施形態に係る半導体記憶装置を例示する模式的斜視図である。
図３に示すように、半導体記憶装置１１０は、半導体基板１０をさらに含んでも良い。半導体基板１０は、面１０ａ（例えば主面）を有する。半導体基板１０の面１０ａの上に、配線（第１〜第３配線１１〜１３など）、交差配線（第１〜第４交差配線２１〜２４など）、抵抗変化部（第１〜第４抵抗変化部３１〜３４など）、及び、絶縁部（第１〜第４絶縁部４１〜４４）が設けられる。第１方向Ｄ１（Ｚ方向）は、面１０ａと交差する。第１方向Ｄ１は、例えば、面１０ａに対して垂直である。第２方向Ｄ２（−Ｘ方向）及び第３方向Ｄ３（Ｙ方向）は、面１０ａに沿う。第２方向Ｄ２及び第３方向Ｄ３は、例えば、面１０ａに対して実質的に平行である。半導体基板１０は、メモリ部と電気的に接続された半導体回路（トランジスタなど）など（図示しない）を含んでも良い。

図３に示すように、面１０ａの上に、例えば絶縁層などの層１０ｉが設けられても良い。さらに、例えば、コンタクト電極１０ｃが設けられても良い。コンタクト電極１０ｃは、例えば、層１０ｉ中をＺ方向に沿って延びる。コンタクト電極１０ｃは、配線（第１〜第３配線１１〜１３など）のそれぞれと、半導体基板１０の半導体回路と、を電気的に接続する。さらに、コンタクト電極１０ｄが設けられても良い。コンタクト電極１０ｄは、例えば、層１０ｉ中をＺ方向に沿って延びる。コンタクト電極１０ｄは、交差配線（第１〜第４配線２１〜２４など）のそれぞれと、半導体基板１０半導体回路と、を電気的に接続する。

半導体記憶装置１１０においては、Ｚ方向に延びる配線（第１〜第３配線１１〜１３など）は、コンタクト電極１０ｃを介して半導体基板１０と電気的に接続される。配線（第１〜第３配線１１〜１３など）と半導体基板１０との間の接続は簡単である。

一方、参考例において、Ｘ方向に延びる複数のＸ方向配線と、Ｙ方向に延びる複数のＹ方向配線と、それらの間に設けられた抵抗変化素子部と、が設けられる。複数のＸ方向配線及び複数のＹ方向配線の組が、Ｚ方向に複数積層される。このような参考例においては、Ｚ方向の位置が異なるＸ方向配線、及び、Ｚ方向の位置が異なるＹ方向配線のそれぞれに、コンタクト電極が設けられる。このため、接続が複雑である。コンタクト電極の数が多く、コンタクト電極が形成されるコンタクト領域の面積が大きくなる。逆に、メモリ部が設けられるメモリ領域の面積比率が低くなる。

実施形態に係る半導体記憶装置１１０においては、一方の配線群（第１〜第３配線１１〜１３など）はＺ方向に延びるため、コンタクト電極１０ｃの数が少ない。このため、コンタクト領域の面積が小さくでき、メモリ領域の面積比率を高くできる。例えば、大容量の記憶装置が得易い。

図３に示すように、半導体記憶装置１１０において、Ｚ方向に並ぶ交差配線の数は、任意である。図１は、図３に示す一部ＰＡに対応する。

以下、半導体記憶装置１１０の製造方法の例について説明する。
図４は、第１の実施形態に係る半導体記憶装置の製造方法を例示するフローチャート図である。
図５〜図１０は、第１の実施形態に係る半導体記憶装置の製造方法を例示する工程順の模式的斜視図である。
図４に示すように、積層体ＭＬを形成する（ステップＳ１１０）。
例えば、図５に示すように、半導体基板１０の面１０ａの上に、積層部ＭＢを含む積層体ＭＬを形成する。この例では、面１０ａの上に層１０ｉが形成され、さらに、所定の位置にコンタクト電極１０ｃが形成される。その上に、積層体ＭＬが形成される。積層体ＭＬは、例えば、Ｚ方向に積層された複数の積層部ＭＢを含む。以下、１つの積層部ＭＢについて説明する。

積層部ＭＢは、第１導電膜２１ｆと、第２導電膜２２ｆと、層間絶縁膜ＩＬｆと、第１抵抗変化膜３１ｆと、第２抵抗変化膜３２ｆと、を含む。第２導電膜２２ｆは、半導体基板１０の面１０ａに対して交差する第１方向（例えば−Ｚ方向）において、第１導電膜２１ｆと離れる。層間絶縁膜ＩＬｆは、第１導電膜２１ｆと第２導電膜２２ｆとの間に設けられる。第１抵抗変化膜３１ｆは、第１導電膜２１ｆと層間絶縁膜ＩＬｆとの間に設けられる。第２抵抗変化膜３２ｆは、第２導電膜２２ｆと層間絶縁膜ＩＬｆとの間に設けられる。層間絶縁膜ＩＬｆは、層間絶縁層ＩＬＬの少なくとも一部となる。

第１導電膜２１ｆは、例えば、交差配線の１つ（例えば第１交差配線２１）となる。第２導電膜２２ｆは、例えば、交差配線の別の１つ（例えば第２交差配線２２）となる。層間絶縁膜ＩＬｆは、例えば、犠牲膜である。後述するように、層間絶縁膜ＩＬｆの少なくとも一部が除去され、層間絶縁膜ＩＬｆが形成されていた場所に、配線（第１〜第３配線１１から１３など）が形成される。第１抵抗変化膜３１ｆは、例えば、第１抵抗変化部３１の少なくとも一部となる。第２抵抗変化膜３２ｆは、第２抵抗変化部３２の少なくとも一部となる。

この例では、第１抵抗変化膜３１ｆは、第１金属含有膜３１Ｍｆ及び第１絶縁膜３１ｉａｆを含む。この例では、第１導電膜２１ｆと第１絶縁膜３１ｉａｆとの間に、第１金属含有膜３１Ｍｆが配置される。第２抵抗変化膜３２ｆは、例えば、第２金属含有膜３２Ｍｆ及び第２絶縁膜３２ｉａｆを含む。例えば、第２導電膜２２ｆと第２絶縁膜３２ｉａｆとの間に、第２金属含有膜３２Ｍｆが配置される。

この例では、積層部ＭＢは、第１中間膜５１ａｆ及び第２中間膜５２ａｆをさらに含む。第１中間膜５１ａｆは、第１導電膜２１ｆと第１抵抗変化膜３１ｆとの間に設けられる。第２中間膜５２ａｆは、第２導電膜２２ｆと第２抵抗変化膜３２ｆとの間に設けられる。後述するように、第１中間膜５１ａｆは第１中間層５１ａとなり、第２中間膜５２ａｆは、第２中間層５２ａとなる。

例えば、半導体基板１０の面１０ａの上に（層１０ｉの上に）、ＳｉＯ_２膜を形成する。その上に、Ｗ（タングステン）膜（例えば、第２導電膜２２ｆとなる）を形成する。さらに、その上に、ＴｉＮ膜（例えば、第２中間膜５２ａｆとなる）を形成する。その上に、Ａｇ膜（例えば、第２金属含有膜３２Ｍｆとなる）を形成する。さらに、ＳｉＯ_２膜（例えば、第２絶縁膜３２ｉａｆとなる）を形成する。その上に、ＳｉＮ膜（例えば、層間絶縁膜ＩＬｆとなる）を形成する。その上に、ＳｉＯ_２膜（例えば、第１絶縁膜３１ｉａｆとなる）を形成する。その上に、Ａｇ膜（例えば、第１金属含有膜３１Ｍｆとなる）を形成する。その上に、ＴｉＮ膜（例えば、第１中間膜５１ａｆとなる）。さらに、その上に、Ｗ膜（例えば、第１導電膜２１ｆとなる）を形成する。これにより、１つの積層部ＭＢが形成される。このような膜の形成を繰り返す。これにより、積層体ＭＬが形成される。ＳｉＯ_２膜は、例えば、ＴＥＯＳを用いて形成される。

図４に示すように、積層体ＭＬを分断する（ステップＳ１２０）。
例えば、図５に示すように、積層体ＭＬの上に、マスクＭＬＭを形成する。マスクは、Ｙ方向に沿って延びる溝ＭＬＭＴを有する。このマスクＭＬＭを用いて、積層体ＭＬに溝を形成する。

以下では、図５に示す１つの積層部ＭＢについて図示する。

図６に示すように、このマスクＭＬＭを用いた加工により、積層体ＭＬに溝ＭＬＴが形成される。溝ＭＬＴは、第３方向Ｄ３に延びる。第３方向Ｄ３は、第１方向Ｄ１（Ｚ方向）と交差する１つの方向であり、この例では、Ｙ方向である。このようにして、積層体ＭＬは、第２方向Ｄ２において、分断される。第２方向Ｄ２は、第１方向Ｄ１及び第３方向Ｄ３と交差する方向であり、この例では、Ｘ方向である。

図４に示すように、溝ＭＬＴを第１絶縁材料膜で埋め込む（ステップＳ１３０）。
すなわち、図７に示すように、積層体ＭＬの溝ＭＬＴを第１絶縁材料膜ＩＭｆ１で埋め込む。第１絶縁材料膜ＩＭｆ１は、Ｙ方向に延びる。第１絶縁材料膜ＩＭｆ１として、例えばＳｉＯ_２膜が形成される。第１絶縁材料膜ＩＭｆ１の少なくとも一部は、例えば、絶縁部４０となる。

図４に示すように、第１絶縁材料膜ＩＭｆ１を第３方向Ｄ３に分断する（ステップＳ１４０）。
すなわち、図８に示すように、第１絶縁材料膜ＩＭｆ１に孔ＩＭｆｈを形成する。孔ＩＭｆｈは、Ｚ方向に延びる。孔ＩＭｆｈは、溝でも良い。孔ＩＭｆｈにより、第１絶縁材料膜ＩＭｆ１は、第３方向Ｄ３（Ｙ方向）に分断される。分断された複数の第１絶縁材料膜ＩＭｆ１は、第３方向Ｄ３（Ｙ方向）に並ぶ。

図４に示すように、第１抵抗変化膜３１ｆの少なくとも一部と、第２抵抗変化膜３２ｆの少なくとも一部と、の間に空間を形成する（ステップＳ１５０）。
すなわち、図９に示すように、孔ＩＭｆｈを介して層間絶縁膜ＩＬｆの少なくとも一部を除去する。層間絶縁膜ＩＬｆが除去された領域に空間ＩＬｓが形成される。空間ＩＬｓは、第１抵抗変化膜３１ｆの少なくとも一部と、第２抵抗変化膜３２ｆの少なくとも一部と、の間に位置する。

層間絶縁膜ＩＬｆとしてＳｉＮを用いる場合、層間絶縁膜ＩＬｆの少なくとも一部の除去においては、例えば、熱燐酸を用いたウエット処理が行われる。除去において、例えば、フッ素ガス及び塩素ガスの少なくともいずれかを用いたＣＤＥ（Chemical Dry Etching）処理が行われても良い。この方法により、他の膜に対して高い選択比で、ＳｉＮの等方エッチングが実施される。

図４に示すように、第２絶縁材料膜ＩＭｆ２を形成する（ステップＳ１６０）。
例えば、図１０に示すように、空間ＩＬｓ及び孔ＩＭｆｈの少なくともいずれかの中において、第１導電膜２１ｆ、第２導電膜２２ｆ、第１抵抗変化膜３１ｆ及び第２抵抗変化膜３２ｆの表面に、第２絶縁材料膜ＩＭｆ２を形成する。例えば、第１導電膜２１ｆ、第２導電膜２２ｆ、第１抵抗変化膜３１ｆ及び第２抵抗変化膜３２ｆは、空間ＩＬｓ及び孔ＩＭｆｈの少なくともいずれかの中において、露出する。露出したこれらの膜の表面に、第２絶縁材料膜ＩＭｆ２を形成する。第２絶縁材料膜ＩＭｆ２として、例えばＳｉＯ_２膜が形成される。例えば、第２絶縁材料膜ＩＭｆ２の一部及び第１絶縁膜３１ｉａｆが、第１絶縁層３１ｉとなる。第２絶縁材料膜ＩＭｆ２の別の一部は、第１絶縁部４１となる。第１金属含有膜３１Ｍｆが第１金属含有層３１Ｍとなる。

この例では、第２絶縁材料膜ＩＭｆ２の上に、ＴｉＮ膜（第１側面中間膜５１ｓｆ及び第２側面中間膜５２ｓｆ）がさらに形成される。

図４に示すように、残余の領域に導電材料を埋め込む（ステップＳ１７０）。
すなわち、図１０に示すように、第２絶縁材料膜ＩＭｆ２を形成する工程（ステップＳ１６０）の後（この例では、上記のＴｉＮ膜の形成の後）に、導電材料ＣＭｆ（例えばタングステン）を埋め込む。この導電材料ＣＭｆは、空間ＩＬｓの残余の領域、及び、孔ＩＭｆｈの残余の領域に埋め込まれる。埋め込まれた導電材料ＣＭｆにより、配線（第１〜第３配線１１〜１３など、図１参照）が形成される。

これにより、図１及び図３に例示した半導体記憶装置１１０が形成される。

上記のように、この例では、第２絶縁材料膜ＩＭｆ２を形成する工程（ステップＳ１６０）と、導電材料ＣＭｆを埋め込む工程（ステップＳ１７０）と、の間に、ＴｉＮ膜を形成する工程がさらに設けられる。すなわち、ステップＳ１６０とステップＳ１７０との間に、第２絶縁材料膜ＩＭｆ２の少なくとも一部に、Ｔｉ、Ｔａ、及びＷの少なくともいずれかの窒化物を含む膜（例えばＴｉＮ膜など）を形成する工程をさらに実施しても良い。この膜（例えばＴｉＮ膜など）が、例えば、第１側面中間層５１ｓ及び第２側面中間層５２ｓとなる。

上記の図９に関して説明した工程（空間ＩＬｓを形成する工程、ステップＳ１５０）において、第１方向Ｄ１と第２方向Ｄ２とを含む平面（Ｚ−Ｘ平面）に沿う１つの断面において、空間ＩＬｓは、第１抵抗変化膜３１ｆの全てと、第２抵抗変化膜３２ｆの全てと、の間に形成される。これにより、Ｚ−Ｘ平面に沿う１つの断面において、第１抵抗変化膜３１ｆの全てと、第２抵抗変化膜３２ｆの全てと、の間において、第１突出部分１１ｐが設けられる。後述するように、空間ＩＬｓは、Ｚ−Ｘ平面に沿う１つの断面において、第１抵抗変化膜３１ｆの一部と、第２抵抗変化膜３２ｆの一部と、の間に形成されても良い。

図１１は、第１の実施形態に係る別の半導体記憶装置を例示する模式的斜視図である。 図１１に示すように、本実施形態に係る別の半導体記憶装置１１１も、第１配線１１と、第１交差配線２１と、第１抵抗変化部３１と、第１絶縁部４１と、を含む。半導体記憶装置１１１においては、第１抵抗変化部３１に設けられる層の積層順が、半導体記憶装置１１０とは異なっている。これ以外は、半導体記憶装置１１０と同様なので説明を省略する。

半導体記憶装置１１１において、第１抵抗変化部３１は、第１金属含有層３１Ｍと、第１絶縁層３１ｉと、を含む。この場合も、第１金属含有層３１Ｍは、銀、銅、アルミニウム及びテルルの少なくともいずれかを含む。第１絶縁層３１ｉは、Ｚ方向において、第１金属含有層３１Ｍと並ぶ。半導体記憶装置１１１においては、第１金属含有層３１Ｍの少なくとも一部は、第１突出部分１１ｐと第１絶縁層３１ｉとの間に配置される。

半導体記憶装置１１１においても第１状態及び第２状態が形成される。第１状態においては、第１交差配線２１の電位が、第１配線１１の電位（第１突出部分１１ｐの電位）よりも低い。第２状態においては、第１交差配線２１の電位は、第１配線１１の電位よりも高い。例えば、第１状態における第１抵抗変化部３１の抵抗は、第２状態における第１抵抗変化部３１の抵抗よりも低い。このような抵抗の差異を、記憶される情報に対応させる。

この場合も。第１中間層５１ａが設けられても良い。第１中間層５１ａは、第１突出部分１１ｐと第１絶縁層３１ｉとの間に設けられる。第１中間層５１ａは、例えば、Ｔｉ、Ｔａ及びＷの少なくともいずれかの窒化物を含む。

（第２の実施形態）
図１２（ａ）及び図１２（ｂ）は、第２の実施形態に係る半導体記憶装置を例示する模式的斜視図である。
図１２（ａ）に示すように、本実施形態に係る半導体記憶装置１２０は、第１配線１１と、第１交差配線２１と、第１抵抗変化部３１と、第１絶縁部４１と、を含む。
図１２（ｂ）において、第１配線１１が抜き出されて描かれている。

半導体記憶装置１２０においても。第１配線１１は、第１方向Ｄ１（Ｚ方向）に延びる第１延在部分１１ｅと、第１方向Ｄ１と交差する第２方向Ｄ２（−Ｘ方向）に突出した第１突出部分１１ｐと、を含む。第１交差配線２１は、第１方向Ｄ１及び第２方向Ｄ２と交差する第３方向Ｄ３（Ｙ方向）に延びる。第１抵抗変化部３１の少なくとも一部は、第１交差配線２１の少なくとも一部と、第１突出部分１１ｐと、の間に設けられる。第１絶縁部４１の少なくとも一部は、第２方向Ｄ２において、第１延在部分１１ｅの一部と、第１交差配線２１の少なくとも一部と、の間に設けられる。

この場合も、第１抵抗変化部３１は、銀、銅、アルミニウム及びテルルの少なくともいずれかを含む第１金属含有層３１Ｍと、第１方向Ｄ１において第１金属含有層３１Ｍと並ぶ第１絶縁層３１ｉと、を含む。第１抵抗変化部３１において、抵抗の変化が生じる。

半導体記憶装置１２０において、第２配線１２と、第２抵抗変化部３２と、第２絶縁部４２と、がさらに設けられる。半導体記憶装置１２０においては、第２配線１２は、第１配線１１と第２方向Ｄ２（−Ｘ方向）に並ぶ。すなわち、半導体記憶装置１２０における第２配線１２の配置は、半導体記憶装置１１０におけるそれとは異なる。以下、第２配線１２について説明する。

第２配線１２は、第２延在部分１２ｅと、第２突出部分１２ｐと、を含む。第２延在部分１２ｅは、第１方向Ｄ１（Ｚ方向）に延びる。第２延在部分１２ｅは、第２方向Ｄ２において、第１延在部分１１ｅと並ぶ。第２突出部分１２ｐは、第２方向Ｄ２に沿って、第１突出部分１１ｐに向けて突出する。第２延在部分１２ｅと第１延在部分１１ｅとの間に、分断絶縁部ＩＬＡが設けられる。第２配線１２は、第１配線１１と独立して制御できる。第１延在部分１１ｅと第２延在部分１２ｅとの間に、第１交差配線２１及び第１抵抗変化部３１が配置される。

第２抵抗変化部３２は、第１交差配線２１の一部と第２突出部分１２ｐとの間に設けられる。この例では、第２抵抗変化部３２は、第１抵抗変化部３１と連続している。

第２絶縁部４２は、第２方向Ｄ２（−Ｘ方向）において、第２延在部分１２ｅの一部と、第１交差配線２１と、の間に設けられる。この例では、第２絶縁部４２は、第２抵抗変化部３２の少なくとも一部と連続している。この例では、第２抵抗変化部３２は、銀、銅、アルミニウム及びテルルの少なくともいずれかを含む第２金属含有層３２Ｍと、第１方向Ｄ１において第２金属含有層３２Ｍと並ぶ第２絶縁層３２ｉと、を含む。第２絶縁部４２は、第２抵抗変化部３２の第２絶縁層３２ｉの少なくとも一部と連続している。第２抵抗変化部３２は、第１抵抗変化部３１と連続している。

半導体記憶装置１２０においては、第１交差配線２１と第１突出部分１１ｐとの間に、第１メモリ部ＭＰ１が形成される。第１交差配線２１と第２突出部分１２ｐとの間に、第２メモリ部ＭＰ２が形成される。例えば、１つの交差配線（例えばビット線）と、２つの配線（例えば、第１配線１１及び第２配線１２、例えば、ワード線）と、の間に、おいて、１つの連続した抵抗変化部（イオン供給層及び抵抗変化層）が設けられる。２つのワード線の間において、独立した２つのメモリセル（メモリ部）が形成される。イオンメモリにおいては、電流のパスとなるフィラメントが抵抗変化層の中に局所的に形成される。局所的に形成されたフィラメントにより、メモリ機能が発現する。このため、ビット線、イオン供給層、抵抗変化層を共通化した場合においても、所望の動作が行われる。例えば、単位体積あたりのビット数を２倍にすることが可能となる。

半導体記憶装置１２０において、第２交差配線２２が設けられる。第２交差配線２２と第１突出部分１１ｐとの間に、第３メモリ部ＭＰ３が形成される。第２交差配線２２と第２突出部分１２ｐとの間に、第４メモリ部ＭＰ４が形成される。

半導体記憶装置１２０においても、記憶動作の信頼性を向上できる。

半導体記憶装置１２０においても、半導体基板１０の面１０ａの上に、第１配線１１、第１交差配線２１、第１抵抗変化部３１及び第１絶縁部４１などが設けられても良い。第１方向Ｄ１は、面１０ａと交差する。第２方向Ｄ２及び第３方向Ｄ３は、面１０ａに沿う。

半導体記憶装置１２０は、例えば、図９に関して説明した工程（空間ＩＬｓを形成する工程、ステップＳ１５０）において、空間ＩＬｓを、Ｚ−Ｘ平面に沿う１つの断面において、第１抵抗変化膜３１ｆの一部と、第２抵抗変化膜３２ｆの一部と、の間に形成する。すなわち、孔ＩＭｆｈを介して層間絶縁膜ＩＬｆの一部を除去し、層間絶縁膜ＩＬｆの別の一部は残す。このように、空間ＩＬｓを形成する工程（ステップＳ１５０）は、第１方向Ｄ１と第２方向Ｄ２とを含む平面（Ｚ−Ｘ平面）に沿う断面において、層間絶縁膜ＩＬｆの一部を、第１抵抗変化膜３１ｆと第２抵抗変化膜３２ｆとの間の一部に残すことを含んでも良い。これ例外は、図５〜図１０に関して説明した工程と同様にして、半導体記憶装置１２０が作製できる。

本実施形態に係る方法によれば、記憶動作の信頼性を向上できる半導体記憶装置の製造方法が提供できる。

実施形態によれば、記憶動作の信頼性を向上できる半導体記憶装置及びその製造方法を提供できる。

なお、本願明細書において、「垂直」及び「平行」は、厳密な垂直及び厳密な平行だけではなく、例えば製造工程におけるばらつきなどを含むものであり、実質的に垂直及び実質的に平行であれは良い。

以上、具体例を参照しつつ、本発明の実施の形態について説明した。しかし、本発明の実施形態は、これらの具体例に限定されるものではない。例えば、半導体記憶装置に含まれる配線、交差配線、抵抗変化部及び絶縁部などの各要素の具体的な構成に関しては、当業者が公知の範囲から適宜選択することにより本発明を同様に実施し、同様の効果を得ることができる限り、本発明の範囲に包含される。

また、各具体例のいずれか２つ以上の要素を技術的に可能な範囲で組み合わせたものも、本発明の要旨を包含する限り本発明の範囲に含まれる。

その他、本発明の実施の形態として上述した半導体記憶装置及びその製造方法を基にして、当業者が適宜設計変更して実施し得る全ての半導体記憶装置及びその製造方法も、本発明の要旨を包含する限り、本発明の範囲に属する。

その他、本発明の思想の範疇において、当業者であれば、各種の変更例及び修正例に想到し得るものであり、それら変更例及び修正例についても本発明の範囲に属するものと了解される。

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

１０…半導体基板、 １０ａ…面、 １０ｃ、１０ｄ…コンタクト電極、 １０ｉ…層、 １１…第１配線、 １１Ｍ…第１金属含有層、 １１ｅ…第１延在部分、 １１ｅａ、１１ｅｂ…部分、 １１ｆ…第２延在部分、 １１ｐ…第１突出部分、 １１ｑ…突出部分、 １２…第２配線、 １２ｅ…第２延在部分、 １２ｐ…第２突出部分、 １３…第３配線、 ２１…第１交差配線、 ２１ｆ…第１導電膜、 ２２…第２交差配線、 ２２ｆ…第２導電膜、 ２３…第３交差配線、 ２４…第４交差配線、 ３１…第１抵抗変化部、 ３１Ｍ…第１金属含有層、 ３１Ｍｆ…第１金属含有膜、 ３１ａ…第１領域、 ３１ｂ…第２領域、 ３１ｆ…第１抵抗変化膜、 ３１ｉ…第１絶縁層、 ３１ｉａｆ…第１絶縁膜、 ３２…第２抵抗変化部、 ３２Ｍ…第２金属含有層、 ３２Ｍｆ…第２金属含有膜、 ３２ａ…第３領域、 ３２ｂ…第４領域、 ３２ｆ…第２抵抗変化膜、 ３２ｉ…第２絶縁層、 ３２ｉａｆ…第２絶縁膜、 ３３…第３抵抗変化部、 ３４…第４抵抗変化部、 ４０…絶縁部、 ４１、４２…第１、第２絶縁部、 ５１ａ…第１中間層、 ５１ａｆ…第１中間膜、 ５１ｓ…第１側面中間層、 ５１ｓｆ…第１側面中間膜、 ５２ａ…第２中間層、 ５２ａｆ…第２中間膜、 ５２ｓ…第２側面中間層、 ５２ｓｆ…第２側面中間膜、 １１０、１１１、１２０…半導体記憶装置、 ＣＭｆ…導電材料、 Ｄ１〜Ｄ３…第１〜第３方向、 ＩＬＡ…分断絶縁部、 ＩＬＬ…層間絶縁層、 ＩＬｆ…層間絶縁膜、 ＩＬｓ…空間、 ＩＭｆ１…第１絶縁材料膜、 ＩＭｆ２…第２絶縁材料膜、 ＩＭｆｈ…孔、 ＭＢ…積層部、 ＭＬ…積層体、 ＭＬＭ…マスク、 ＭＬＭＴ…溝、 ＭＬＴ…溝、 ＭＰ１〜ＭＰ４…第１〜第４メモリ部、 ＰＡ…一部

Claims (20)

1. 第１方向に延びる第１延在部分と、前記第１方向と交差する第２方向に突出した第１突出部分と、を含む第１配線と、
   前記第１方向及び前記第２方向と交差する第３方向に延びる第１交差配線と、
   第１抵抗変化部と、
   第１絶縁部と、
   を備え、
   前記第１抵抗変化部の少なくとも一部は、前記第１交差配線の少なくとも一部と前記第１突出部分との間に設けられ、
   前記第１絶縁部の少なくとも一部は、前記第２方向において前記第１延在部分の一部と前記第１交差配線の前記少なくとも一部との間に設けられた、半導体記憶装置。
2. 半導体基板をさらに備え、
   前記半導体基板の面の上に、前記第１配線、前記第１交差配線、前記第１抵抗変化部及び前記第１絶縁部が設けられ、
   前記第１方向は、前記面と交差し、
   前記第２方向及び前記第３方向は前記面に沿う、請求項１記載の半導体記憶装置。
3. 前記第３方向に延び前記第１方向において前記第１交差配線と並ぶ第２交差配線と、
   第２抵抗変化部と、
   第２絶縁部と、
   をさらに備え、
   前記第２抵抗変化部の少なくとも一部は、前記第２交差配線の少なくとも一部と前記第１突出部分との間に設けられ、
   前記第２絶縁部の少なくとも一部は、前記第２方向において前記第１延在部分の別の一部と前記第２交差配線の前記少なくとも一部との間に設けられた、請求項１または２に記載の半導体記憶装置。
4. 前記第１抵抗変化部は、
   銀、銅、アルミニウム及びテルルの少なくともいずれかを含む第１金属含有層と、
   前記第１方向において前記第１金属含有層と並ぶ第１絶縁層と、
   を含む、請求項１〜３のいずれか１つに記載の半導体記憶装置。
5. 前記第１配線は、前記第１方向に延び前記第２方向において前記第１延在部分と並び前記第１突出部分と接続された第２延在部分をさらに含み、
   前記第１延在部分と前記第２延在部分との間に前記第１交差配線及び前記第１抵抗変化部が配置された、請求項１〜４のいずれか１つに記載の半導体記憶装置。
6. 前記第１方向に延び前記第２方向において前記第１延在部分と並ぶ第２延在部分と前記第２方向に沿って前記第１突出部分に向けて突出する第２突出部分とを含む第２配線であって、前記第１延在部分と前記第２延在部分との間に前記第１交差配線及び前記第１抵抗変化部が配置された、前記第２配線と、
   前記第１交差配線の一部と前記第２突出部分との間に設けられた第２抵抗変化部と、
   前記第２方向において前記第２延在部分の一部と前記第１交差配線との間に設けられた第２絶縁部と、
   をさらに備えた、請求項１〜４のいずれか１つに記載の半導体記憶装置。
7. 前記第２絶縁部は、前記第２抵抗変化部の少なくとも一部と連続し、
   前記第２抵抗変化部は、前記第１抵抗変化部と連続した、請求項６記載の半導体記憶装置。
8. 前記第１絶縁部は、前記第１抵抗変化部の少なくとも一部と連続している、請求項１〜７のいずれか１つに記載の半導体記憶装置。
9. 前記第１金属含有層の少なくとも一部は、前記第１交差配線と前記第１絶縁層との間に配置され、
   前記第１交差配線の電位が前記第１配線の電位よりも高い第１状態における前記第１抵抗変化部の抵抗は、前記第１交差配線の前記電位が前記第１配線の前記電位よりも低い第２状態における前記第１抵抗変化部の抵抗よりも低い、請求項４記載の半導体記憶装置。
10. 前記第１交差配線と前記第１絶縁層との間に設けられ、Ｔｉ、Ｔａ及びＷの少なくともいずれかの窒化物を含む第１中間層をさらに備えた請求項９記載の半導体記憶装置。
11. 前記第１金属含有層の少なくとも一部は、前記第１突出部分と前記第１絶縁層との間に配置され、
    前記第１交差配線の電位が前記第１配線の電位よりも低い第１状態における前記第１抵抗変化部の抵抗は、前記第１交差配線の前記電位が前記第１配線の前記電位よりも高い第２状態における前記第１抵抗変化部の抵抗よりも低い、請求項４記載の半導体記憶装置。
12. 前記第１突出部分と前記第１金属含有層との間に設けられ、Ｔｉ、Ｔａ及びＷの少なくともいずれかの窒化物を含む第１中間層をさらに備えた請求項１１記載の半導体記憶装置。
13. 前記第１絶縁層は、酸化シリコンを含む、請求項４記載の半導体記憶装置。
14. 前記第１延在部分と前記第１絶縁部との間に設けられ、Ｔｉ、Ｔａ及びＷの少なくともいずれかの窒化物を含む第１側面中間層をさらに備えた請求項１〜１３のいずれか１つに記載の半導体記憶装置。
15. 半導体基板の面の上に、積層部を含む積層体を形成する工程であって、前記積層部は、第１導電膜と、前記面に対して交差する第１方向において前記第１導電膜と離れた第２導電膜と、前記第１導電膜と前記第２導電膜との間に設けられた層間絶縁膜と、前記第１導電膜と前記層間絶縁膜との間に設けられた第１抵抗変化膜と、前記第２導電膜と前記層間絶縁膜との間に設けられた第２抵抗変化膜と、を含む、前記積層体を形成する前記工程と、
    前記積層体に前記第１方向と交差する第３方向に延びる溝を形成して前記積層体を前記第１方向及び前記第３方向と交差する第２方向において分断する工程と、
    前記溝を第１絶縁材料膜で埋め込む工程と、
    前記第１絶縁材料膜に孔を形成して前記第１絶縁材料膜を前記第３方向に分断する工程と、
    前記孔を介して前記層間絶縁膜の少なくとも一部を除去して前記第１抵抗変化膜の少なくとも一部と前記第２抵抗変化膜の少なくとも一部との間に空間を形成する工程と、
    前記空間及び前記孔の少なくともいずれかの中において、前記第１導電膜、前記第２導電膜、前記第１抵抗変化膜及び前記第２抵抗変化膜に第２絶縁材料膜を形成する工程と、
    前記第２絶縁材料膜を形成する前記工程の後に、前記空間の残余の領域及び前記孔の残余の領域に導電材料を埋め込む工程と、
    を備えた半導体記憶装置の製造方法。
16. 前記第１抵抗変化膜は、
    銀、銅、アルミニウム及びテルルの少なくともいずれか第１金属含有膜と、
    前記第１方向において前記第１金属含有膜と並ぶ第１絶縁材料膜と、
    を含む、請求項１５記載の半導体記憶装置の製造方法。
17. 前記空間を形成する前記工程は、前記第１方向と前記第２方向とを含む平面に沿う断面において、前記空間を、前記第１抵抗変化膜の全てと前記第２抵抗変化膜の全てとの間に形成することを含む、請求項１５または１６に記載の半導体記憶装置の製造方法。
18. 前記空間を形成する前記工程は、前記第１方向と前記第２方向とを含む平面に沿う断面において、前記層間絶縁膜の一部を、前記第１抵抗変化膜と前記第２抵抗変化膜との間の一部に残すことを含む、請求項１５または１６に記載の半導体記憶装置の製造方法。
19. 前記積層体は、前記第１方向に積層された複数の前記積層部を含む、請求項１５〜１８のいずれか１つに記載の半導体記憶装置の製造方法。
20. 前記第２絶縁材料膜を形成する前記工程と、前記導電材料を埋め込む前記工程と、の間に、前記第２絶縁材料膜の少なくとも一部に、Ｔｉ、Ｔａ及びＷの少なくともいずれかの窒化物を含む膜を形成する工程をさらに備えた請求項１５〜１９のいずれか１つに記載の半導体記憶装置の製造方法。

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