JP2018160529A

JP2018160529A - 記憶装置

Info

Publication number: JP2018160529A
Application number: JP2017056405A
Authority: JP
Inventors: 英恵石原; Hanae Ishihara
Original assignee: Toshiba Memory Corp
Current assignee: Kioxia Corp
Priority date: 2017-03-22
Filing date: 2017-03-22
Publication date: 2018-10-11
Also published as: US10622304B2; US20180277477A1

Abstract

【課題】積層構造を有する電極層における引き出し領域の面積を縮小できる記憶装置を提供する。【解決手段】記憶装置は、第１配線層と、前記第１配線層から見て第１方向に位置する第２配線層と、前記第１配線層と前記第２配線層との間において、前記第１方向に積層された複数の電極層と、前記複数の電極層を前記第１方向に貫く半導体ピラーと、を備える。前記複数の電極層は、前記第１配線層に含まれる第１配線に接続された第１電極層と、前記第２配線層に含まれる第２配線に接続された第２電極層と、を含む。【選択図】図１

Description

実施形態は、記憶装置に関する。

３次元配置されたメモリセルを含む記憶装置の開発が進められている。例えば、ＮＡＮＤ型記憶装置は、一方向に積層された複数の電極層と、それらを積層方向に貫く半導体チャネルと、を含み、メモリセルは半導体チャネルと電極層とが交差する部分に配置される。そして、電極層は、メモリセルの制御ゲートとして機能する。このような構造を有する記憶装置では、複数の電極層を個別に引き出し、駆動回路に電気的に接続する必要がある。このため、複数の電極層の端部を階段状に加工し、それぞれの端部にコンタクトプラグを接続する構造が採用されている。しかしながら、電極層の積層数が増えるにつれて、記憶装置のチップ面における階段状の端部の面積占有率が大きくなり、大容量化あるいは小型化を阻害する要因となっている。

特開２００７−２６６１４３号公報

実施形態は、積層構造を有する電極層における引き出し領域の面積を縮小できる記憶装置を提供する。

実施形態に係る記憶装置は、第１配線層と、前記第１配線層から見て第１方向に位置する第２配線層と、前記第１配線層と前記第２配線層との間において、前記第１方向に積層された複数の電極層と、前記複数の電極層を前記第１方向に貫く半導体ピラーと、を備える。前記複数の電極層は、前記第１配線層に含まれる第１配線に接続された第１電極層と、前記第２配線層に含まれる第２配線に接続された第２電極層と、を含む。

実施形態に係る記憶装置を示す模式断面図である。実施形態に係る別の記憶装置を示す模式断面図である。実施形態に係る記憶装置の製造過程を示す模式断面図である。図３に続く製造過程を示す模式断面図である。図４に続く製造過程を示す模式断面図である。実施形態の変形例に係る記憶装置を示す模式断面図である。

以下、実施の形態について図面を参照しながら説明する。図面中の同一部分には、同一番号を付してその詳しい説明は適宜省略し、異なる部分について説明する。なお、図面は模式的または概念的なものであり、各部分の厚みと幅との関係、部分間の大きさの比率などは、必ずしも現実のものと同一とは限らない。また、同じ部分を表す場合であっても、図面により互いの寸法や比率が異なって表される場合もある。

さらに、各図中に示すＸ軸、Ｙ軸およびＺ軸を用いて各部分の配置および構成を説明する。Ｘ軸、Ｙ軸、Ｚ軸は、相互に直交し、それぞれＸ方向、Ｙ方向、Ｚ方向を表す。また、Ｚ方向を上方、その反対方向を下方として説明する場合がある。

図１（ａ）および（ｂ）は、実施形態に係る記憶装置１を示す模式断面図である。記憶装置１は、ＮＡＮＤ型記憶装置であり、３次元配置されたメモリセルを備える。図１（ａ）は、ワード線ＷＬの延在方向に平行な断面を示す模式図であり、図１（ｂ）は、ワード線ＷＬに直交する断面を示す模式図である。図１（ａ）および（ｂ）では、便宜上、各構成要素間に設けられる絶縁膜を省略している。

図１（ａ）に示すように、記憶装置１は、基板１０上に設けられた回路ＤＣと、回路ＤＣの上に設けられた配線層ＩＬ１と、ソース線ＳＬと、複数のワード線ＷＬと、配線層ＩＬ２と、を備える。ソース線ＳＬは、配線層ＩＬ１の上に設けられ、ワード線ＷＬは、ソース線ＳＬの上に積層される。配線層ＩＬ２は、ワード線ＷＬの上に設けられる。

回路ＤＣは、例えば、複数のトランジスタＴｒと、配線Ｄ０と、を含み、配線層ＩＬ１は、例えば、配線Ｄ１と、配線Ｄ２と、を含む。配線Ｄ０は、トランジスタＴｒに電気的に接続され、配線Ｄ１は、配線Ｄ０に接続導体（以下、コンタクトプラグ）を介して接続される。また、配線Ｄ２は、別のコンタクトプラグを介して配線Ｄ１に接続される。ここで、コンタクトプラグは例示であり、「接続導体」は、例えば、絶縁膜に設けられたコンタクトホール内に埋め込まれた導電体も含む。

ソース線ＳＬは、導電層２０と、半導体層３０と、を含む。導電層２０は、タングステン（Ｗ）などの金属元素を含む低抵抗の材料を用いて形成される。導電層２０は、例えば、Ｘ方向およびＹ方向に広がる板状の金属層である。半導体層３０は、導電層２０の上に設けられる。半導体層３０は、例えば、ポリシリコン層である。

ワード線ＷＬは、図示しない層間絶縁膜を介してソース線ＳＬ上に積層される。ワード線ＷＬは、それぞれＸ方向に延在する。ワード線ＷＬは、例えば、タングステンなどを含む金属層である。また、配線層ＩＬ２は、例えば、ビット線ＢＬ、ゲート配線ＧＬ、配線Ｍ１およびＭ２を含む。

記憶装置１は、メモリセル領域ＭＣＲと、引き出し領域ＨＵＲと、を含む。メモリセル領域ＭＣＲには、３次元配置されたメモリセルＭＣが設けられ、引き出し領域ＨＵＲでは、複数のワード線のそれぞれに対して電気的な接続が形成される。

記憶装置１は、メモリセル領域ＭＣＲに設けられた柱状の半導体層（以下、半導体ピラー４０）をさらに備える。半導体ピラー４０は、ワード線ＷＬを貫いて、その積層方向（Ｚ方向）に延びる。半導体ピラー４０は、例えば、シリコンを含み、その下端においてソース線ＳＬの半導体層３０に接続される。また、半導体ピラー４０の上端は、コンタクトプラグＶ１を介してビット線ＢＬに接続される。メモリセルＭＣは、半導体ピラー４０がワード線ＷＬに交差する部分に配置される。半導体ピラー４０は、メモリセルＭＣのチャネルとして機能する。

ワード線ＷＬは、引き出し領域ＨＵＲにおいて、例えば、それぞれ端部が階段状に設けられる。ワード線ＷＬは、例えば、配線層ＩＬ１の配線Ｄ２に接続されるワード線ＷＬ１と、配線層ＩＬ２のゲート配線ＧＬに接続されるワード線ＷＬ２と、を含む。以下、各ワード線を総称してワード線ＷＬと説明する場合と、個別に、ワード線ＷＬ１およびワード線ＷＬ２として説明する場合がある。その他の構成要素についても同様に説明する場合がある。

ワード線ＷＬ１は、例えば、それぞれの端部においてコンタクトプラグＣＰ１に接続され、コンタクトプラグＣＰ１は、配線Ｄ２に接続される。すなわち、ワード線ＷＬ１は、配線Ｄ２、Ｄ１およびＤ０を介して回路ＤＣに電気的に接続される。

ワード線ＷＬ２は、例えば、それぞれの端部においてコンタクトプラグＣＰ２に接続され、コンタクトプラグＣＰ２は、ゲート配線ＧＬに接続される。ゲート配線ＧＬは、例えば、その上に位置する配線Ｍ１、Ｍ２およびコンタクトプラグＣＰ３を介して回路ＤＣに電気的に接続される。

図１（ａ）に示すように、記憶装置１は、ワード線ＷＬを貫いてＺ方向に延びるコンタクトプラグＣＰ４およびＣＰ５をさらに備えても良い。コンタクトプラグＣＰ４は、例えば、ソース線ＳＬをさらに貫き、配線層ＩＬ１の配線Ｄ２と、配線層ＩＬ２のいずれかの配線と、を電気的に接続するように構成される。また、コンタクトプラグＣＰ５は、例えば、ソース線ＳＬと、配線層ＩＬ２のいずれかの配線と、を電気的に接続するように構成される。コンタクトプラグＣＰ５は、例えば、ソース線ＳＬの導電層２０に接続される。

図１（ｂ）に示すように、ソース線ＳＬの上には、ワード線ＷＬを含む積層体１００が設けられる。積層体１００は、選択ゲートＳＧＳおよびＳＧＤをさらに含む。選択ゲートＳＧＳは、ソース線ＳＬとワード線ＷＬとの間に位置する。選択ゲートＳＧＤは、ワード線ＷＬと配線層ＩＬ２との間に位置する。積層体１００は、スリットＳＴにより複数の部分に分断されている。スリットＳＴは、Ｘ方向に延在し、ワード線ＷＬ、選択ゲートＳＧＳおよびＳＧＤの形状を画する。スリットＳＴの内部には、例えば、図示しない絶縁層が設けられる。

半導体ピラー４０は、選択ゲートＳＧＳ、ワード線ＷＬおよび選択ゲートＳＧＤを貫いてＺ方向に延びる。記憶装置１は、選択ゲートＳＧＳ、ワード線ＷＬおよび選択ゲートＳＧＤのそれぞれと、半導体ピラー４０と、の間に位置する絶縁膜５０をさらに備える。絶縁膜５０は、半導体ピラー４０の側面を囲み、Ｚ方向に延びる。

絶縁膜５０は、例えば、半導体ピラー４０からワード線ＷＬに向かう方向に複数の絶縁膜を積層した構造を有し、半導体ピラー４０と各ワード線ＷＬとの間に位置する部分において、電荷保持層として機能する。また、半導体ピラー４０が選択ゲートＳＧＳおよびＳＧＤと交差する部分には、それぞれ選択トランジスタが設けられる。

上記のように、記憶装置１では、引き出し領域ＨＵＲにおいて、ワード線ＷＬのそれぞれの端部が上方および下方に向いた階段状に設けられ、配線層ＩＬ１の配線Ｄ２および配線層ＩＬ２のゲート配線ＧＬにそれぞれ接続される。これにより、上方もしくは下方の一方に向いた階段を設ける場合に比べて、引き出し領域ＨＵＲの面積を縮小することができる。また、引き出し領域ＨＵＲの面積が縮小されることにより、配線層ＩＬ２の配線が短くなり、回路ＤＣに接続されるワード線ＷＬ２の配線抵抗よりも小さくなる。さらに、配線層ＩＬ１を介して回路ＤＣに接続されるワード線ＷＬ１の配線抵抗は、配線層ＩＬ２を介して回路ＤＣに接続されるワード線ＷＬ２の配線抵抗よりも小さい。したがって、ワード線ＷＬと回路ＤＣとの間の配線抵抗を小さくすることにより、ワード線ＷＬの応答速度を向上させることができる。

図２は、実施形態に係る別の記憶装置２を示す模式断面図である。記憶装置２では、配線層ＩＬ１の上に層間絶縁膜１３が設けられる。コンタクトプラグＣＰ１は、層間絶縁膜１３を貫き、配線層ＩＬ１の配線Ｄ２とワード線ＷＬ２とを電気的に接続する。この例では、複数のワード線ＷＬ１は、共通のレベル、例えば、層間絶縁膜１３の上面において、コンタクトプラグＣＰ１の上面と接続される。

メモリセル領域ＭＣＲでは、例えば、層間絶縁膜１３の上に、さらに絶縁膜１５が設けられる。ソース線ＳＬは、絶縁膜１５上に設けられる。ソース線ＳＬは、例えば、導電層２０と半導体層３０とを含む。ソース線ＳＬの上には、層間絶縁膜１７を介して選択ゲートＳＧＳが設けられる。選択ゲートＳＧＳは、例えば、ポリシリコンを含む。

図２に示すように、絶縁膜１５、ソース線ＳＬ、層間絶縁膜１７および選択ゲートＳＧＳは、引き出し領域ＨＵＲまで延在せず、それらの端は、例えば、メモリセル領域ＭＣＲと引き出し領域ＨＵＲとの境界に位置する。このため、選択ゲートＳＧＳと層間絶縁膜１３の上面との間に段差が設けられる。

ワード線ＷＬは、層間絶縁膜２１もしくは２３を介して選択ゲートＳＧＳの上に積層される。ワード線ＷＬ１は、メモリセル領域ＭＣＲと引き出し領域ＨＵＲとの境界に位置する段差を覆い、層間絶縁膜１３の上面においてコンタクトプラグＣＰ１とそれぞれ接するように設けられる。ワード線ＷＬ１は、層間絶縁膜２１により相互に電気的に絶縁される。さらに、ワード線ＷＬ１の最上層の端部に生じる段差は、例えば、絶縁膜２５を埋め込むことにより平坦化される。層間絶縁膜２１、２３および絶縁膜２５は、例えば、シリコン酸化膜である。

ワード線ＷＬ２は、層間絶縁膜２１および絶縁膜２５の平坦化された表面上に、層間絶縁膜２３を介して積層される。引き出し領域ＨＵＲにおいて、ワード線ＷＬ２のそれぞれの端部は、その上面を露出させた階段状に設けられる。そして、ワード線ＷＬ２は、それぞれの端部に接続されたコンタクトプラグＣＰ２を介してゲート配線ＧＬに接続される。

図２に示すように、ワード線ＷＬ１と配線Ｄ２とを接続するコンタクトプラグＣＰ１は、階段状に設けられたワード線ＷＬ２の端部の下方に配置される。これにより、引き出し領域ＨＵＲの面積を縮小することができる。また、ワード線ＷＬと回路ＤＣとの間の配線抵抗を小さくし、ワード線ＷＬの応答速度を向上させることもできる。

次に、図３（ａ）〜図５（ｂ）を参照して、実施形態に係る記憶装置２の製造方法を説明する。図３（ａ）〜図５（ｂ）は、記憶装置２の製造過程を示す模式断面図である。

図３（ａ）に示すように、層間絶縁膜１３、絶縁膜１５、ソース線ＳＬ、層間絶縁膜１７および選択ゲートＳＧＳを配線層ＩＬ１の上に積層する。層間絶縁膜１３、１７および絶縁膜１５は、例えば、プラズマＣＶＤ（Chemical Vapor Deposition）を用いて形成される。ソース線ＳＬおよび選択ゲートＳＧＳは、例えば、ＣＶＤを用いて形成される。層間絶縁膜１３には、図示しない配線Ｄ２に接続されたコンタクトプラグＣＰ１が埋め込まれる。コンタクトプラグＣＰ１は、例えば、タングステン（Ｗ）を含む。

図３（ｂ）に示すように、引き出し領域ＨＵＲにおいて、絶縁膜１５、ソース線ＳＬ、層間絶縁膜１７および選択ゲートＳＧＳを選択的に除去し、層間絶縁膜１３の上面にコンタクトプラグＣＰ１を露出させる。選択ゲートＳＧＳ、層間絶縁膜１７、ソース線ＳＬおよび絶縁膜１５は、例えば、ドライエッチングを用いて順に除去される。絶縁膜１５は、例えば、シリコン窒化膜であり、シリコン酸化膜である層間絶縁膜１３とは選択的に除去される。

図３（ｃ）に示すように、選択ゲートＳＧＳ、メモリセル領域ＭＣＲと引き出し領域の境界の段差および引き出し領域ＨＵＲを覆う層間絶縁膜２１を形成する。層間絶縁膜２１は、例えば、プラズマＣＶＤを用いて形成されるシリコン酸化膜である。

図４（ａ）に示すように、引き出し領域ＨＵＲにおいて層間絶縁膜２１を選択的に除去し、コンタクトプラグＣＰ１を露出させる。

図４（ｂ）に示すように、層間絶縁膜２１を覆う犠牲膜３１を形成する。犠牲膜３１は、例えば、プラズマＣＶＤを用いて形成されるシリコン窒化膜である。犠牲膜３１は、層間絶縁膜２１を覆う部分およびコンタクトプラグＣＰ１_Ａに接する部分を残し、コンタクトプラグＣＰ１_ＢおよびＣＰ１_Ｃを露出させるように選択的に除去される。コンタクトプラグＣＰ１_Ａ、ＣＰ１_ＢおよびＣＰ１_Ｃは、メモリセル領域ＭＣＲから順に離れた位置に配置される。

図４（ｃ）に示すように、層間絶縁膜２１と犠牲膜３１とを順に積層する。例えば、図３（ｃ）〜図４（ｂ）の手順を繰り返すことにより、コンタクトプラグＣＰ１_ＢおよびＣＰ１_Ｃにそれぞれ接する犠牲膜３１を積層する。

図５（ａ）に示すように、層間絶縁膜２１の最上層の段差を埋め込んだ絶縁膜２５を形成し、例えば、ＣＭＰ（Chemical Mechanical Polish）を用いて層間絶縁膜２１の最上層および絶縁膜２５の表面を平坦化する。絶縁膜２５は、例えば、ＣＶＤを用いて形成されるシリコン酸化膜である。

続いて、層間絶縁膜２１および絶縁膜２５の上に犠牲膜３３および層間絶縁膜２３を交互に積層する。層間絶縁膜２３は、例えば、シリコン酸化膜であり、犠牲膜３３は、例えば、シリコン窒化膜である。さらに、引き出し領域ＨＵＲにおいて、犠牲膜３３の端部を階段状に形成し、その結果として生じた凹部を絶縁膜２７により埋め込む。絶縁膜２７は、例えば、ＣＶＤを用いて形成されるシリコン酸化膜であり、その表面は、ＣＭＰにより平坦化される。

この後、メモリセル領域ＭＣＲの図示しない部分において、半導体ピラー４０および絶縁膜５０が形成される。例えば、層間絶縁膜１７、２１、２３、犠牲膜３１、３３および選択ゲートＳＧＳを貫き、ソース線ＳＬに連通するメモリホールを形成した後、その内部に絶縁膜５０および半導体ピラー４０を順に形成する。

図５（ｂ）に示すように、例えば、スリットＳＴ（図１（ｂ）参照）を介して、犠牲膜３１および３３を選択的に除去する。続いて、犠牲膜３１および３３の除去により形成されたスペースの内部に金属層を形成することにより、ワード線ＷＬおよび選択ゲートＳＧＤを形成する。犠牲膜３１を除去したスペースには、ワード線ＷＬ１が形成され、犠牲膜３３を除去したスペースには、ワード線ＷＬ２および選択ゲートＳＧＤが形成される。

次に、引き出し領域ＨＵＲにおいて、ワード線ＷＬ２および選択ゲートＳＧＤの端部にそれぞれ接続されるコンタクトプラグＣＰ２を形成した後、配線層ＩＬ２を形成し、記憶装置２を完成させる。

図６は、実施形態の変形例に係る記憶装置３を示す模式断面図である。記憶装置３では、ワード線ＷＬ２が設けられず、選択ゲートＳＧＳの上に、複数のワード線ＷＬ１が積層され、ワード線ＷＬ１の上に選択ゲートＳＧＤが積層される。この例では、ワード線ＷＬ１および選択ゲートＳＧＤのいずれも層間絶縁膜１３に設けられたコンタクトプラグＣＰ１を介して配線層ＩＬ１の配線Ｄ２に接続される。なお、図６では、簡単のために、ワード線ＷＬ１の積層数を減らして記載している。

例えば、ワード線ＷＬ２の端部を階段状に形成し、コンタクトプラグＣＰ２をそれぞれの端部に接続する構造では、ワード線ＷＬ２の積層数が多くなり、コンタクトプラグＣＰ２のアスペクト比が大きくなると、ワード線ＷＬ２の端部に対してコンタクトプラグＣＰ２を形成するコンタクトホールを位置合わせするためのマージンが大きくなる。これに対し、記憶装置３では、コンタクトプラグＣＰ１に対してワード線ＷＬ１に置き換えられる犠牲膜３１の端部を同一のレベルで位置合わせすることができる。このため、位置合わせのマージンを小さくすることが可能であり、階段状の端部にコンタクトプラグＣＰ２を下す場合に比べて引き出し領域ＨＵＲの面積を縮小することができる。また、ワード線ＷＬ１と回路ＤＣとの間の配線抵抗も大幅に低減することができる。さらに、犠牲膜３３の端部を階段状に形成する過程を省略し、製造過程を簡略化することもできる。

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

１、２、３…記憶装置、１０…基板、１３、１７、２１、２３…層間絶縁膜、１５、２５、２７、５０…絶縁膜、２０…導電層、３０…半導体層、３１、３３…犠牲膜、４０…半導体ピラー、１００…積層体、ＢＬ…ビット線、ＣＰ１、ＣＰ２、ＣＰ３、ＣＰ４、ＣＰ５、Ｖ１…コンタクトプラグ、Ｄ０、Ｄ１、Ｄ２、Ｍ１、Ｍ２…配線、ＤＣ…回路、ＧＬ…ゲート配線、ＨＵＲ…引き出し領域、ＩＬ１、ＩＬ２…配線層、ＭＣ…メモリセル、ＭＣＲ…メモリセル領域、ＳＧＤ、ＳＧＳ…選択ゲート、ＳＬ…ソース線、ＳＴ…スリット、Ｔｒ…トランジスタ、ＷＬ、ＷＬ１、ＷＬ２…ワード線

Claims

第１配線層と、
前記第１配線層から見て第１方向に位置する第２配線層と、
前記第１配線層と前記第２配線層との間において、前記第１方向に積層された複数の電極層と、
前記複数の電極層を前記第１方向に貫く半導体ピラーと、
を備え、
前記複数の電極層は、前記第１配線層に含まれる第１配線に接続された第１電極層と、前記第２配線層に含まれる第２配線に接続された第２電極層と、を含む記憶装置。
前記複数の配線層は、前記第１電極層を含む複数の第１電極層と、前記第２電極層を含む複数の第２電極層と、を含み、
前記複数の第１電極層は、前記第１配線層と前記複数の第２配線層との間に位置し、
前記複数の第２電極層は、前記第２配線層と前記複数の第１配線層との間に位置する請求項１記載の記憶装置。
前記複数の第１電極層にそれぞれ接続された複数の第１接続導体をさらに備え、
前記複数の第１電極層のうちの前記第１配線層に近い第１電極層に接続された第１接続導体ほど前記半導体ピラーから近い距離に配置される請求項２記載の記憶装置。
前記複数の第２電極層にそれぞれ接続された複数の第２接続導体をさらに備え、
前記複数の第２配線層は、階段状に設けられた端部をそれぞれ有し、
前記複数の第２接続導体は、前記端部にそれぞれ接続された請求項２または３に記載の記憶装置。
前記半導体ピラーおよび前記複数の電極層に電気的に接続された回路をさらに含み、
前記第１配線層は、前記回路と前記複数の電極層との間に位置する請求項１〜４のいずれか１つに記載の記憶装置。