JP2017011173A - 多層構成の薄膜トランジスタ及びその製造方法並びにアクティブマトリクス駆動ディスプレイ - Google Patents

Abstract

【課題】アクティブマトリクス駆動ディスプレイのピクセル毎のスイッチング素子等に好適な、小さな専有面積と優れたトランジスタ特性とを両立した薄膜トランジスタ及びその製造方法を提供する。【解決手段】同一構成の薄膜トランジスタを、層間絶縁膜を介して基板上に順次形成していくことにより、３個以上の薄膜トランジスタが基板上に垂直方向に一体的に積層された多層構成の薄膜トランジスタが得られる。当該素子の上側からゲート電極、ソース電極及びドレイン電極用の導電体をそれぞれ基板に向かって伸ばすことで、各薄膜トランジスタのゲート電極、ソース電極、ドレイン電極を共通接続した端子を素子上部に設ける。これにより、見掛け上の移動度の大きな薄膜トランジスタが得られるので、小専有面積で大電流を出力できる。【選択図】図２

Description

本発明は、多層構成の薄膜トランジスタ（以下、多層薄膜トランジスタとも略称する）及びその製造方法に関するものである。本発明は更にこのような多層薄膜トランジスタをスイッチング素子として使用したアクティブマトリクス駆動ディスプレイに関する。

薄膜トランジスタ（Thin Film Transistor（ＴＦＴ））は、アクティブマトリクス駆動方式を採用する液晶ディスプレイや有機エレクトロルミネッセンス（Electro Luminescence（ＥＬ））ディスプレイのスイッチング素子として数多く利用されている。

ＴＦＴとしては、半導体層（チャネル層）にアモルファスシリコンやポリシリコンを用いたものが知られている。近年では、種々の特性向上を図るため、金属酸化物半導体層にＩｎ（インジウム）−Ｚｎ（亜鉛）−Ｏ（ＩＺＯ）系、Ｉｎ−Ｇａ（ガリウム）−Ｚｎ−Ｏ（ＩＧＺＯ）系、あるいはＳｎ（錫）−Ｚｎ−Ｏ（ＳＺＯ）系の金属酸化物を用いたＴＦＴが検討されている（例えば、特許文献１参照）。

このような薄膜トランジスタはｎ型伝導であり、アモルファスシリコンよりも高い電子移動度を示すことから、高精細なディスプレイや大画面のディスプレイのスイッチング素子として好適に用いることができる。ｎ型伝導のメカニズムは諸説あるが、主に、酸化インジウム構造からの酸素脱離により酸素欠損が導入され、その結果、電荷を生成して半導体層として働くと言われている。また、金属酸化物を形成材料とする半導体層には、原理上ｐ型伝導を示さないためにｏｆｆ電流がきわめて小さくなることから、薄膜トランジスタを用いると消費電力を低減できるという利点を有する。

また、薄膜トランジスタの半導体層を構成する金属酸化物としてＩＺＯやＩＧＺＯに代えて、錫、チタン、タングステンのいずれかをドープした酸化インジウムを用いることが提案されている（例えば、特許文献２参照）。

上述した薄膜トランジスタの半導体層材料の各種の特性・特徴をまとめた表を下に示す。

さらに、薄膜トランジスタの性能を向上させる観点から、１つの金属酸化物半導体層に２つのゲート電極及びゲート絶縁膜を用いたダブルゲート構造が提案されている（例えば、特許文献３から６参照）。

薄膜トランジスタは、上述のように液晶ディスプレイや有機エレクトロルミネッセンスディスプレイのスイッチング素子として用いられる。この種のディスプレイを構成する各ピクセルは、図１に示すようにバックライト光を選択的に透過することによって全体として所望の画像を形成する。ディスプレイの高解像度化の進行に伴ってピクセルの面積はますます縮小している。ピクセル毎に配置される薄膜トランジスタはバックライト光を透過しないため、ディスプレイ表面中でバックライトを透過する部分の面積が占める割合（開口率）が減少して表示画面の輝度が低下するのを防止するためには、薄膜トランジスタを縮小してピクセル中にＴＦＴが占める面積の比率を維持、あるいは可能であれば減少させる必要がある。

ピクセルサイズが小さくなれば、一つのピクセルのスイッチングのための駆動電力は原理的には小さくなるが、高解像度化のためにピクセルの総数が増加してディスプレイを制御するアクティブマトリクスの行数が増加すると、ピクセルのスイッチング周波数を高くする必要があるため（つまり、各ピクセルの静電容量をそれが選択されている短い時間内で大電流を注入して充電する必要があるため）、この点では駆動電力を大きくする必要がある。従って、例え同じ周波数での駆動電力がピクセル面積に比例する場合であっても、実際にはディスプレイの解像度を上げていくと、個々のピクセルのスイッチング用の駆動電力はピクセル面積程には減少しない。その結果、ディスプレイ表面でバックライト光を遮るのが薄膜トランジスタのチャネル部だけであるという理想的なモデルで考えても、高解像度化のためにピクセル面積を小さくするほど開口率は減少する。

従って、解像度を上げても開口率が減少しないようにするには、薄膜トランジスタの専有面積当たりの供給可能なピクセルの駆動電流（以下、単に駆動電流と称する）を大きくすることで、薄膜トランジスタの専有面積を縮小しなければならない。このためには、使用する半導体の電子移動度を高くする必要がある。ディスプレイの高解像度化への要求その他を勘案するに、移動度は、所要ピクセルサイズ等によっても影響を受けるが、１００ｃｍ^２／Ｖｓ程度あれば当面の技術的な要請を満たすと考えられる。上掲の表に挙げた材料ではＬＴＰＳが当該移動度の要件を満たすが、表に示すように、この材料は大面積化が不可能であり、また所要マスク枚数が多く、プロセス温度も高いなど、ディスプレイ用薄膜トランジスタ材料として広く使用するのは困難であると考えられる。上掲の表中でＬＴＰＳに次ぐ移動度を有するＩｎＳｉＯ／ＩｎＷＯ（特許文献２に開示された、錫、チタン、タングステンのいずれかをドープした酸化インジウム）でも移動度は今のところ高々２０ｃｍ^２／Ｖｓ程度であり、これが２倍になったとしても、１００ｃｍ^２／Ｖｓの移動度が要求されるとしたらそのような要求水準とはまだかなりの開きがある。

材料ではなく薄膜トランジスタの構造面の改善として、上述のダブルゲート構造の薄膜トランジスタを採用しても、既存の半導体材料を使用した場合には十分な駆動電力を確保するためにはまだ不十分であり（高々２倍にしかならない）、トランジスタのサイズを大きくせざるを得ない問題点がある。また、ダブルゲート構造では、１つの半導体層の両面を用いるが、作製条件に影響を受けて、両面のトランジスタ特性が互いに大きく異なり、全体として十分な駆動電流が得られない問題もある。

本発明は、このような事情に鑑みてなされたものであって、トランジスタ構造の変更によってトランジスタ性能を高めることができ、その結果、薄膜トランジスタの専有面積を低減した多層薄膜トランジスタ及びその製造方法を提供すること、またそのような多層薄膜トランジスタを使用したディスプレイを提供することを目的とする。

本発明者は鋭意検討の結果、薄膜トランジスタを形成した半導体層を縦方向に積み重ねた積層構造とした多層薄膜トランジスタにより上記課題を解決できることを見出し、本発明に至った。本発明の一側面によれば、基板と、前記基板上に、前記基板に垂直方向に層間絶縁層を介して一体的に積層された３個以上の薄膜トランジスタと、前記複数の薄膜トランジスタ上に設けられ、前記複数の薄膜トランジスタのゲート電極、ソース電極及びドレイン電極に夫々接続されるゲート電極端子、ソース電極端子及びドレイン電極端子と
を設けた、多層構成の薄膜トランジスタが与えられる。
ここで、前記ゲート電極端子、前記ソース電極端子及び前記ドレイン電極端子はそれぞれ多層構成の薄膜トランジスタ表面から前記基板に垂直方向に伸びる貫通孔を介してそれぞれ各薄膜トランジスタの前記ゲート電極、前記ソース電極及び前記ドレイン電極に接続されてよい。
また、前記薄膜トランジスタの各々はボトムゲート型またはトップゲート型の薄膜トランジスタであってよい。
また、前記基板と前記薄膜トランジスタとの間に拡散バリア層が形成されてよい。
また、前記薄膜トランジスタの各々は以下の（ａ）〜（ｄ）を設けてよい。
（ａ）前記拡散バリア層上または直下に積層されている前記薄膜トランジスタ上の前記層間絶縁層上に形成された前記ゲート電極。
（ｂ）前記ゲート電極上に形成されたゲート絶縁層。
（ｃ）前記ゲート絶縁層上に形成された半導体層。
（ｄ）前記半導体層のソースコンタクト領域及びドレインコンタクト領域に夫々接して形成された前記ソース電極及び前記ドレイン電極。
あるいは、前記薄膜トランジスタの各々は以下の（ａ）〜（ｄ）を設けてよい。
（ａ）前記拡散バリア層上または直下に積層されている前記薄膜トランジスタ上の前記層間絶縁層上に形成された半導体層。
（ｂ）前記半導体層のソースコンタクト領域及びドレインコンタクト領域に夫々接して形成された前記ソース電極及び前記ドレイン電極。
（ｃ）前記半導体層、前記ソース電極及び前記ドレイン電極を覆うように形成されたゲート絶縁層。
（ｄ）前記ソース電極と前記ドレイン電極との間の前記半導体層に対応させて設けられた前記ゲート電極。
ここで、前記各半導体中の前記ゲート電極、前記ソース電極及び前記ドレイン電極が形成されている領域が、前記３個以上の薄膜トランジスタ間で互いに同一形状であってよい。
また、前記半導体が金属酸化物であってよい。
あるいは、前記半導体がカルコゲナイト系材料であってよい。
あるいは、前記半導体がグラファイト材料であってよい。
また、前記３個以上の薄膜トランジスタは互いに同一の入出力特性を有してよい。
本発明の他の側面によれば、以下のステップ（ア）から（ケ）を設けた、多層構成の薄膜トランジスタの製造方法が与えられる。
（ア）基板上に拡散バリア層を設ける。
（イ）前記拡散バリア層上に金属層を形成してパターニングを行うことにより、ゲート電極を形成する。
（ウ）前記ゲート電極を覆うようにゲート絶縁層を形成する。
（エ）前記ゲート絶縁層の上に半導体層を形成する。
（オ）前記半導体層のソースコンタクト領域及びドレインコンタクト領域上に夫々ソース電極及びドレイン電極を形成する。
（カ）前記半導体層、前記ソース電極及び前記ドレイン電極を覆うように層間絶縁層を形成し、平坦化する。
（キ）一つの薄膜トランジスタ及びその層間絶縁層を形成するステップ（イ）からステップ（カ）を３回以上繰り返すことにより、前記基板に垂直方向に層間絶縁層を介して一体的に積層された３個以上の薄膜トランジスタを形成する。
（ク）前記一体的に積層された３個以上の薄膜トランジスタ上から前記各薄膜トランジスタの前記ゲート電極、前記ソース電極及び前記ドレイン電極に夫々向かって伸びる貫通孔を設ける。
（ケ）前記貫通孔に金属を充填することにより、前記各薄膜トランジスタの前記ゲート電極、前記ソース電極及び前記ドレイン電極にそれぞれ導通するゲート電極端子、ソース電極端子及びドレイン電極端子を形成する。
本発明の更に他の側面によれば、以下のステップ（ア）から（ケ）を設けた、多層構成の薄膜トランジスタの製造方法が与えられる。
（ア）基板上に拡散バリア層を設ける。
（イ）前記拡散バリア層上に半導体層を形成する。
（ウ）前記半導体層のソースコンタクト領域及びドレインコンタクト領域にソース電極及びドレイン電極を形成する。
（エ）前記半導体層、前記ソース電極及び前記ドレイン電極を覆うようにゲート絶縁層を形成する。
（オ）前記ゲート絶縁層上に金属層を形成してパターニングを行うことにより、前記ソース電極と前記ドレイン電極との間の前記半導体層に対応させてゲート電極を形成する。
（カ）前記ゲート電極及び前記ゲート絶縁層を覆うように層間絶縁層を形成し、平坦化する。
（キ）一つの薄膜トランジスタ及びその層間絶縁層を形成するステップ（イ）からステップ（カ）を３回以上繰り返すことにより、前記基板に垂直方向に前記層間絶縁層を介して一体的に積層された３個以上の薄膜トランジスタを形成する。
（ク）前記一体的に積層された３個以上の薄膜トランジスタ上から前記各薄膜トランジスタの前記ゲート電極、前記ソース電極及び前記ドレイン電極に夫々向かって伸びる貫通孔を設ける。
（ケ）前記貫通孔に金属を充填することにより、前記各薄膜トランジスタの前記ゲート電極、前記ソース電極及び前記ドレイン電極にそれぞれ導通するゲート電極端子、ソース電極端子及びドレイン電極端子を形成する。
上記何れかの製造方法中の前記層間絶縁層を平坦化させるステップ後に熱処理する工程を設けてよい。
また、前記層間絶縁膜を平坦化させるステップは化学機械研磨により行ってよい。
また、前記各半導体中の前記ゲート電極、前記ソース電極及び前記ドレイン電極が形成されている領域が、前記３個以上の薄膜トランジスタ間で互いに同一形状であってよい。
また、前記半導体が金属酸化物であってよい。
あるいは、前記半導体がカルコゲナイト系材料であってよい。
あるいは、前記半導体がグラファイト材料であってよい。
また、前記３個以上の薄膜トランジスタは互いに同一の入出力特性を有してよい。
本発明の更に他の側面によれば、上記何れかの多層構成の薄膜トランジスタをピクセルのスイッチング素子として使用した、アクティブマトリクス駆動ディスプレイが与えられる。

本発明によれば、占有面積を低減することができ、従ってＴＦＴ型ディスプレイに適用した場合には解像度の向上、すなわち表示画面上のピクセル密度の増大による開口率の低下を抑えることができる多層薄膜トランジスタ、及びその製造方法が実現される。また、上記問題点が解消されたディスプレイを提供することができる。

本発明を適用することができるディスプレイにおける薄膜トランジスタによるディスプレイの開口率への影響を説明するための図。 本発明の一実施形態に係る多層薄膜トランジスタの概念的な構造を示す図。 本発明の一実施形態に係るボトムゲート型の薄膜トランジスタの概略断面図。 本発明の一実施形態に係るトップゲート型の薄膜トランジスタの概略断面図。 本発明の一実施形態に係るボトムゲート型の薄膜トランジスタの作製方法の前半の概略説明図。 本発明の一実施形態に係るボトムゲート型の薄膜トランジスタの作製方法の後半の概略説明図。 本発明の一実施形態に係るトップゲート型の薄膜トランジスタの作製方法の前半の概略説明図。 本発明の一実施形態に係るトップゲート型の薄膜トランジスタの作製方法の後半の概略説明図。 本発明の一実施例の多層薄膜トランジスタの層数と総飽和移動度との関係を示す図。 本発明の一実施例の多層薄膜トランジスタの層数とサブシュレショルドスイング（Ｓ．Ｓ．）値との関係を示す図。

以下、図面を参照しながら、本発明の実施形態に係る多層薄膜トランジスタ及び当該多層薄膜トランジスタの製造方法について説明する。なお、以下の全ての図面においては、図面を見やすくするため、各構成要素の寸法や比率などは適宜異ならせてあり、実寸やその比率とは必ずしも一致しない。また、図面間で対応する要素は、必ずしも完全に一致していなくても同一の参照番号を付してある。

本発明では、１つの半導体層から構成された薄膜トランジスタを縦方向（基板に垂直な方向）に３個以上重ね、これらのトランジスタを互いに並列接続することでトランジスタ性能を高めることができ、その結果、単位面積当たりの薄膜トランジスタの専有面積を低減した薄膜トランジスタ及びその製造方法が提供される。

図２に本発明の多層薄膜トランジスタの一実施形態の概念的な構造を示す。その上面図（基板に垂直な方向から見た図）には、薄膜トランジスタの周囲にソース電極、ドレイン電極及びゲート電極が配置されている様子が示されている。上面図にはまた、図２に示されたｘ断面図及びｙ断面図にそれぞれ対応するｘ断面及びｙ断面を示す、たがいに直交する２本の線分が示されている。

図２のｘ断面及びｙ断面に示すように、この多層薄膜トランジスタは３つの半導体層が設けられ、それぞれの半導体層は必要に応じて高ドープ低移動度膜及び低ドープ高移動度膜の２層構造とすることができる。この２層構造を採用すれば、酸素移動度の抑制と高い移動度の両方を実現可能である。また、それぞれの半導体層にはゲート絶縁膜を介してゲート電極が設けられる。上面図に示されたゲート電極はこの多層構造中を縦方向に伸びて半導体層毎に設けられたゲート電極に接続される。また、上面図に示されたソース電極及びドレイン電極も同じく縦方向に伸びて、各半導体層上でゲート電極に対応して形成されるチャネルの両端のソース及びドレイン上に設けられた半導体層個別のソース電極及びドレイン電極に接続される。その結果、各半導体層上の個々のトランジスタのゲート同士、ドレイン同士及びソース同士がそれぞれ相互接続されて多層薄膜トランジスタの外部にそれぞれ単一のゲート電極、ソース電極及びドレイン電極として現れる。従って、この多層薄膜トランジスタは全体として複合化された単一の薄膜トランジスタとして動作し、そのスイッチング能力は、それぞれのトランジスタの特性が実質的に同等であれば、単一の半導体層上に形成された薄膜トランジスタのスイッチング能力×層数となる。実際、これらの個々のトランジスタは同一構造、同一サイズで作製することができ、また一連のプロセスで製造できるため、作製されたこれらのトランジスタの特性を揃えることは容易である。

なお、図２には層数が３の場合を例示したが、上の説明からも明らかなように、この多層薄膜トランジスタの半導体層の総数には原理上は制限がないため、層数を増加すれば、専有面積を増やすことなく、スイッチング能力を層数に応じて増加することができる。逆に言えば、層数を増加することにより、スイッチング能力を維持したままで専有面積を所望の値まで小さくすることができる。これは見方を変えれば、半導体層を重ねることにより、見掛けの移動度（ｃｍ^２／Ｖｓ）を増大させることができ、結局は別個の半導体層上に形成された同じ特性のトランジスタを縦方向に所望個数積み上げて並列接続することにより、見掛け上は高移動度の半導体を使用した小専有面積で大スイッチング能力のトランジスタを作製することができるということにもなる。これについては、後述の実施例で、半導体の層数を１枚から３枚へ増加していったときの層数と複合化された薄膜トランジスタの総飽和移動度との関係を図７に示すので、参照されたい。

また、後述する実施例で作成した多層薄膜トランジスタでは、図８に示すように、層数を増加するとサブシュレショルドスイング（Ｓ．Ｓ．）値が増加する傾向が見られた。しかし、層数の増加につれてＳ．Ｓ．値が増加する場合でも、これは層数を更に増加させていく際の大きな障害とはならない。その理由は、Ｓ．Ｓ．値の増加は主にゲート絶縁膜とチャネル層の界面の固定電荷に依存するので、この固定電荷を低減する熱処理を追加することで、Ｓ．Ｓ．値を良好とされる０．４Ｖ以下へ低減できるからである。

ここで、先に言及したダブルゲート構造の薄膜トランジスタについて、本発明との比較で更に説明を加えれば、ダブルゲート構造の薄膜トランジスタはトランジスタを半導体層の上下に設けているとは言え、これらトランジスタが形成される半導体層はただ一つであり、この点で基本的な薄膜トランジスタの範疇から外へ踏み出すものではない。そのため、ダブルゲート構造の薄膜トランジスタは理想的な場合であっても、見掛けの移動度は高々２倍にしかならない。上掲の表から明らかなように、将来のディスプレイの高解像度化に備えるには、この程度の移動度の増加は極めて不十分なものである。

更に、既に述べたように、これら２つのトランジスタは半導体層の表と裏と言う互いに異なる面に作成されるため、その構造、製造条件、動作条件を同じにすることは非常に困難であり、従って、これらのトランジスタの特性を揃えることも困難である。そのため、両者を並列接続してもそのスイッチング能力は単純に２倍にはならないという問題がある。一方、本発明の多層薄膜トランジスタは半導体の同じ向きの面にトランジスタを形成することができるので、互いの特性を揃えることが遙かに容易になる。もちろん、半導体層の表裏に形成されるトランジスタの特性を充分にそろえることができる場合には、本発明の複数の半導体層全部あるいは一部に更にダブルゲート構造を採用することも可能である点に注意されたい。

また、半導体技術分野には、回路ブロックが形成された半導体チップなどを積層し、それらの間をビアと呼ばれる導電経路で接続することによって、狭い専有面積内に大規模な回路を高密度で集積する、三次元ＬＳＩと呼ばれる構造が知られている。しかし、三次元ＬＳＩは回路ブロックのレベルでの縦方向集積、つまり縦方向に相互接続されるものは回路ブロックであり、縦方向でこれらの回路ブロックを相互接続することにより、限られた専有面積内で複雑な回路を実現するという思想に基づく構造を提供する。本発明の多層薄膜トランジスタは、基本的に同じ構造の薄膜トランジスタを形成した層を複数積層し、縦方向に重なったこれらの薄膜トランジスタを相互接続して、大きな駆動電力を供給できる見掛け上単一のトランジスタを実現する点で本質的な相違がある。

本発明の多層薄膜トランジスタの製造プロセスは、基本的には単層の通常の薄膜トランジスタの製造プロセスを３回以上の所要の回数繰り返し、その後、このようにして形成された複数の薄膜トランジスタのゲート同士、ソース同士及びドレイン同士をそれぞれ導電材料により相互接続する。この導電材料による相互接続は、例えば図１の上側にある上面図に示すように、多層薄膜トランジスタの側面にゲート電極用、ソース電極用及びドレイン電極用の導電体を縦方向に取り付け、あるいは形成し、同図下側のｘ断面図及びｙ断面図に示すように、各半導体層上に形成された個別の薄膜トランジスタのゲート電極、ソース電極及びドレイン電極の横方向延長部と上記導電体とをそれぞれ相互接続することにより実現することができる。あるいはこれらの導電体の一部あるいはすべてを多層薄膜トランジスタの側面ではなく、その上側から縦方向に形成された縦方向の孔内に設けて、同様な相互接続を行うなど、各種の変形が可能である。多層薄膜トランジスタの具体的な形状や内部構造、使用する製造プロセス等の都合、あるいはその周囲の諸要素のレイアウト等に合わせて、相互接続用の導体の多層薄膜トランジスタ内部／表面での引き回し及びその外部の配線との接続を適宜行うことができる。

上で概念的に構造を説明した多層薄膜トランジスタはボトムゲート型、トップゲート型の何れの構造の薄膜トランジスタによっても実現することができる。以下では、それぞれの型の薄膜トランジスタにより実現される多層薄膜トランジスタの概念的な構造をより詳しく説明し、併せてそれぞれの製造プロセスも説明する。

［第１の実施形態の多層薄膜トランジスタ］
図３（ａ）ないし（ｃ）は、本発明の好ましい第１の実施形態に係る多層薄膜トランジスタ１の概略断面図である。本実施形態の薄膜トランジスタ１は、いわゆるボトムゲート型のトランジスタである。多層薄膜トランジスタ１は３個の薄膜トランジスタ２、３、４で構成され、ゲート電極３０、ソース電極６０及びドレイン電極７０は薄膜トランジスタ２、３、４のゲート電極、ソース電極及びドレイン電極とそれぞれ相互接続されている。第１層薄膜トランジスタ２は、基板１０全面を覆う拡散バリア層２０上に設けられたゲート電極３１と、ゲート電極３１を覆って設けられたゲート絶縁層４１と、ゲート絶縁層４１の上面に設けられた半導体層５１と、半導体層５１の上面において半導体層５１に接して設けられたソース電極６１及びドレイン電極７１、並びに層間絶縁層８１を有している。ゲート電極３１は、半導体層５１のチャネル領域に対応させて（チャネル領域と平面的に重なる位置に）設けられている。第２層薄膜トランジスタ３は、平坦化させた層間絶縁層層８１上へ、第１薄膜トランジスタの様にゲート電極３２、ゲート絶縁層４２、半導体層５２、ソース電極６２、ドレイン電極７２及び層間絶縁層８２を同じレイアウトで設けた構造を有している。第３層薄膜トランジスタ４は、第２層薄膜トランジスタ３と同じく、平坦化させた層間絶縁層層８２上へ、第１薄膜トランジスタの様にゲート電極３３、ゲート絶縁層４３、半導体層５３、ソース電極６３、ドレイン電極７３及び層間絶縁層８３を下層側の薄膜トランジスタと同じレイアウトで設けている。また、これら３個の薄膜トランジスタのゲート電極３１、３２、３３、ソース電極６１、６２、６３及びドレイン電極７１、７２、７３は、貫通孔を介して各々１個のゲート電極３０、ソース電極６０及びドレイン電極７０に相互接続されている。なお、当然のことであるが、各ゲート電極、ソース電極及びドレイン電極が相互接続できる構造であれば貫通孔でなくてもよい。

［第２の実施形態の多層薄膜トランジスタ］
図４（ａ）ないし（ｃ）は、本発明の好ましい第２の実施形態に係る多層薄膜トランジスタ１の概略断面図である。本実施形態の多層薄膜トランジスタ１は、いわゆるトップゲート型のトランジスタである。この多層薄膜トランジスタ１は３個の薄膜トランジスタ２、３、４で構成され、ゲート電極３０、ソース電極６０及びドレイン電極７０は薄膜トランジスタ２、３、４のゲート電極、ソース電極及びドレイン電極とそれぞれ相互接続されている。第１層薄膜トランジスタ２は、基板１０全面を覆う拡散バリア層２０上に設けられた半導体層５１と、半導体層５１の上面において半導体層５１に接して設けられたソース電極６１及びドレイン電極７１と、これらを覆って設けられたゲート絶縁層４１と、半導体層５１のチャネル領域に対応させて（チャネル領域と平面的に重なる位置に）設けられたゲート電極３１と、並びに層間絶縁層８１を有している。第２層薄膜トランジスタ３は、平坦化させた層間絶縁層層８１上へ、第１薄膜トランジスタの様にゲート電極３２、ゲート絶縁層４２、半導体層５２、ソース電極６２、ドレイン電極７２及び層間絶縁層８２を同じレイアウトで設けた構造を有している。第３層薄膜トランジスタ４は、第２層薄膜トランジスタ３と同じく、平坦化させた層間絶縁層層８２上へ、第１薄膜トランジスタの様にゲート電極３３、ゲート絶縁層４３、半導体層５３、ソース電極６３、ドレイン電極７３及び層間絶縁層８３を下層側の薄膜トランジスタと同じレイアウトで設けた構造を有している。また、これら３個の薄膜トランジスタ２、３、４のゲート電極３１、３２、３３、ソース電極６１、６２、６３及びドレイン電極７１、７２、７３は、貫通孔を介して各々１個のゲート電極３０、ソース電極６０及びドレイン電極７０と相互接続されている。なお、当然のことであるが、各ゲート電極、ソース電極及びドレイン電極が上述したような相互接続できる構造であれば、貫通孔でなくてもよい。

［第１及び第２の実施形態に共通する事項］
好ましくは、各薄膜トランジスタ２，３、４において、ゲート電極、ソース電極及びドレイン電極が形成されている領域がおのおの同一形状であれば、同じマスクパターンを用いることができるのでコストの点で好ましい。

基板１０は、公知の形成材料で形成されたものを用いることができ、光透過性を有するもの及び光透過性を有しないもののいずれも用いることができる。例えば、ケイ酸アルカリ系ガラス、石英ガラス、窒化ケイ素などを形成材料とする無機基板；シリコン基板；表面が絶縁処理された金属基板；アクリル樹脂、ポリカーボネート樹脂、ＰＥＴ（ポリエチレンテレフタレート）やＰＢＴ（ポリブチレンテレフタレート）などのポリエステル樹脂などを形成材料とする樹脂基板；紙製の基板などの種々のものを用いることができる。また、これらの材料を複数組み合わせた複合材料を形成材料とする基板であっても構わない。基板１０の厚さは、設計に応じて適宜設定することができる。

拡散バリア層は、窒化シリコン、酸窒化シリコンなどの、ガラス基板に含まれるボロン、カルシウム、ナトリウム等の拡散を抑制できる材料であれば良い。

ゲート電極３０、３１，３２，３３、ソース電極６０、６１、６２、６３、及びドレイン電極７０、７１、７２、７３は、それぞれ通常知られた材料で形成されたものを用いることができる。これらの電極の形成材料としては、例えば、アルミニウム（Ａｌ）、金（Ａｕ）、銀（Ａｇ）、銅（Ｃｕ）、ニッケル（Ｎｉ）、モリブデン（Ｍｏ）、タンタル（Ｔａ）、タングステン（Ｗ）などの金属材料やこれらの合金、インジウムスズ酸化物（Indium Tin Oxide、ＩＴＯ）、酸化亜鉛（ＺｎＯ）などの導電性酸化物を挙げることができる。また、これらの電極は、例えば表面を金属材料でめっきすることにより２層以上の積層構造を形成していてもよい。

ゲート電極３０、３１，３２，３３、ソース電極６０、６１、６２、６３、及びドレイン電極７０、７１、７２、７３は、同じ形成材料で形成されたものであってもよく、異なる形成材料で形成されたものであってもよい。製造が容易となることから、ソース電極６０、６１、６２、６３とドレイン電極７０、７１、７２、７３とは同じ形成材料であることが好ましい。

ゲート絶縁層４１、４２、４３は、絶縁性を有し、ゲート電極３０、３１，３２，３３、ソース電極６０、６１、６２、６３、及びドレイン電極７０、７１、７２、７３との間を電気的に絶縁することが可能であれば、無機材料及び有機材料のいずれを用いて形成してもよい。無機材料としては、例えばＳｉＯ_２、ＳｉＮ_ｘ、ＳｉＯＮ、Ａｌ_２Ｏ_３、ＨｆＯ_２などの通常知られた絶縁性の酸化物、窒化物、酸窒化物を挙げることができる。有機材料としては、例えば、アクリル樹脂、エポキシ樹脂、シリコン樹脂、フッ素系樹脂などを挙げることができる。有機材料としては、製造や加工が容易であることから、光硬化型の樹脂材料であることが好ましい。

半導体層５１、５２、５３は例えば先に挙げた表中の半導体等各種の材料を使用できるが、例えば金属酸化物であり、酸素欠損が導入されることで電子キャリアを生成できる第１金属酸化物と、酸素とのかい離エネルギーが第１金属酸化物の酸素のかい離エネルギーよりも２００ｋＪ／ｍｏｌ以上大きい第２酸化物とを含む複合酸化物で形成することが好ましい。ここで、第１金属酸化物は、好ましくは、インジウム（Ｉｎ）、ガリウム（Ｇａ）、亜鉛（Ｚｎ）、及び錫（Ｓｎ）からなる群から選択された少なくとも１つを含む金属酸化物であり、第２酸化物は、好ましくはジルコニウム（Ｚｒ）、ケイ素（Ｓｉ）、チタン（Ｔｉ）、タングステン（Ｗ）、タンタル（Ｔａ）、ハフニウム（Ｈｆ）、スカンジウム（Ｓｃ）、イットリウム（Ｙ）、ランタン（Ｌａ）、プラセオジム（Ｐｒ）、ネオジム（Ｎｄ）、ガドリニウム（Ｇｄ）、それ以外の希土類元素、アルミニウム（Ａｌ）、ボロン（Ｂ）及び炭素（Ｃ）からなる群から選択された少なくとも１つを含む酸化物である。

更に好ましくは、第１酸化物の元素がＩｎである場合、第２酸化物の元素は、Ｚｒ、Ｐｒ、Ｓｉ、Ｔｉ、Ｗ、Ｔａ、Ｌａ、Ｈｆ、Ｂ、Ｃからなる群から選択された少なくとも１つであり、第１酸化物の元素がＳｎである場合、第２酸化物の元素は、Ｓｃ、Ｔｉ、Ｗ、Ｎｄ、Ｇｄからなる群から選択された少なくとも１つの元素である。

また、半導体層（５１、５２、５３）は、ＭｅＡで表されるＭｅがＭｏ，Ｔｉ，Ｚｒ，Ｖ，Ｎｂ，Ｔａ及びＡがＳ，Ｓｅ，Ｔｅのカルコゲナイド系材料であるとよい。当然ながら、電子移動度を有すれば、上記以外の元素からなるカルコゲナイド系材料であってもよい。

また、半導体層（５１、５２、５３）は、電子移動度が１０００ｃｍ^２／Ｖｓを超えるグラフェンであってもよい。

［実施形態の多層薄膜トランジスタの製造方法］
次に、本実施形態の薄膜トランジスタ１の製造方法について説明する。本実施形態の薄膜トランジスタの半導体層を形成する方法には特に制限はないが、物理蒸着法（または物理気相成長法）を用いることにより形成することも可能である。

ここで、物理蒸着法としては、蒸着法やスパッタ法などが挙げられる。蒸着法としては、真空蒸着法、分子線蒸着法（ＭＢＥ）、イオンプレーティング法、イオンビーム蒸着法などを例示することができる。また、スパッタ法としては、コンベンショナル・スパッタリング、マグネトロン・スパッタリング、イオンビーム・スパッタリング、ＥＣＲ（電子サイクロトロン共鳴）・スパッタリング、反応性スパッタリングなどを例示することができる。スパッタリング法においてプラズマを用いた場合は、反応性スパッタリング法、ＤＣ（直流）スパッタリング法、高周波（ＲＦ）スパッタリング法等の成膜法を用いることができる。

［第１の実施形態の多層薄膜トランジスタの製造方法］
ここで、図３にその構造を示したいわゆるボトムゲート型の多層薄膜トランジスタの製造方法の好適な実施形態を図５Ａ及び図５Ｂの（ａ）ないし（ｏ）を参照して説明する。下記の製造方法を用いると、より高品質な多層薄膜トランジスタを製造することができる。本実施形態の多層薄膜トランジスタ１の製造方法においては、ガラス基板１０（ステップ（ａ））の上に拡散バリア層として膜厚１００ｎｍの窒化シリコンを形成する（ステップ（ｂ））。続いて、通常知られたフォトリソプロセスでゲート電極３１として膜厚１００ｎｍのＭｏＷ膜をパターニングする（ステップ（ｃ）、（ｄ））。次に、ゲート絶縁層４１として膜厚２００ｎｍの酸化シリコンをパターニングしたＭｏＷ膜を覆うように形成する（ステップ（ｅ））。

次に、例えば、半導体層５１として、フォトリソプロセスで加工した膜厚５０ｎｍのＩｎ−Ｓｉ−Ｏ系の金属酸化物を採用する場合には、ターゲットは、酸化インジウムの粉末と酸化ケイ素の粉末との焼結体を採用するとよい。また、ターゲットには、酸化ケイ素の重量％以下での添加物（金属酸化物など）等の不純物が混入していてもよい。例えば、ターゲットに、意図しない不純物として、酸化インジウム及び酸化ケイ素以外の金属酸化物（酸化亜鉛など）が、ターゲット全体における酸化ケイ素含有量以下の割合（重量比）で混入することがあっても構わない。

その場合、焼結体に含まれる酸化ケイ素の含有量が、０重量％より多く５０重量％以下であることが好ましい。また、酸化ケイ素の含有量は、０重量％より多く５重量％以下であることが、より好ましい。

通常知られた酸化物半導体であるＩｎ−Ｚｎ−Ｏ系やＩｎ−Ｇａ−Ｚｎ−Ｏ系の金属酸化物では、酸化インジウムを「ホスト材料」、酸化亜鉛や酸化ガリウムを「ゲスト材料」とすると、ホスト材料（酸化インジウム）に対して、通常２割〜３割のゲスト材料（酸化亜鉛や酸化ガリウム）が混入されている。

これに対して、本実施形態の多層薄膜トランジスタ１の半導体層５１は、上述のような焼結体をターゲットに用いて薄膜形成する（ステップ（ｆ）、（ｇ））。本実施形態の製造方法で製造された多層薄膜トランジスタ１においては、上述したように酸化ケイ素の含有量は０重量％より多く５重量％以下であるとより好ましいので、この好ましい組成とした場合の半導体層５１の半導体は、通常知られた酸化物半導体と比べて、ホスト材料（酸化インジウム）に対するゲスト材料（酸化ケイ素）の含有量が、極めて少ないものとすることも可能である。

また、多層薄膜トランジスタ１の製造方法においては、プロセスガスとして希ガスと酸素との混合ガスを用いてもよい。希ガスとしては、ヘリウム、ネオン、アルゴン、クリプトン、キセノンが挙げられる。また、プロセスガスには、水素原子を有する化合物を含まないことが好ましい。

本実施形態の薄膜トランジスタの製造方法においては、発明者の検討により、酸化インジウムと酸化ケイ素とを含むターゲットを用いて半導体層を形成する場合、半導体層を構成する金属酸化物を非晶質膜とするために高温を必要としないことが分かっている。そのため、薄膜トランジスタの製造方法においては、半導体層を形成する工程を、１０℃以上２００℃以下で行うことで非晶質な半導体層を形成することができる。また、２００℃より高く４００℃以下で行うことで、結晶化した好適な半導体層を形成することもできる。さらには、半導体層を形成する工程を、室温で実施してもよい。ここで、「室温で実施」とは、半導体層を形成する工程のために非加熱であり、作業環境の温度調整が不要であることを意味する。

本実施形態の薄膜トランジスタの製造方法において採用されるスパッタリング法としては、ＲＦスパッタリング及びＤＣスパッタリングなど公知のものを用いることができる。

また、半導体層５１としてＩｎ−Ｓｉ−Ｏ系の金属酸化物を採用する場合には、ターゲットは、酸化インジウムの粉末と、酸化ケイ素の粉末とを用いていればよく、これら粉末の混合物の焼結体であってもよく、それぞれの粉末の焼結体であってもよい。第２酸化物である酸化ケイ素の濃度分布の制御性の観点からは、後者が好ましい。この場合、複数の焼結体を用いた共スパッタリングにより半導体層を形成することができる。

次に、ソース電極及びドレイン電極の元となる金属層として膜厚１０ｎｍのＴｉ及び膜厚１００ｎｍのＷ膜（以下、一般化して金属層９０とも称する）を連続成膜する（ステップ（ｈ））。その後、フォトリソプロセスを経て上記金属層９０からソース電極６１及びドレイン電極７１を形成する（ステップ（ｉ））。

全面を覆うように層間絶縁層８１として膜厚１０００ｎｍの酸化ケイ素を形成（ステップ（ｊ））した後に、表面形状を、研磨用スラリーを用いた化学的機械的研磨（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ：ＣＭＰ）法により、凹凸２０ｎｍ以下になるように平坦化する（ステップ（ｋ））。ここで、研磨後残存する膜厚は、ソース電極及びドレイン電極が隠れていれる厚さであればよい。

次に、第２層薄膜トランジスタ３（図３）を第１層薄膜トランジスタ２（図３）上に、第１層薄膜トランジスタと同じ方法で形成する（ステップ（ｌ））。同じく、層間絶縁層８２を形成した後に、ＣＭＰ法で平坦化させる。

次に、第３層薄膜トランジスタ４（図３）を第２層薄膜トランジスタ３上に、第１層薄膜トランジスタと同じ方法で形成する。層間絶縁層８３を形成した後に、ＣＭＰ法で平坦化させてもよい（ステップ（ｍ））。

窒化ケイ素をハードマスクとしたフォトリソプロセス及びエッチングプロセスによって、ゲート電極、ソース電極及びドレイン電極領域に貫通孔を形成する（ステップ（ｎ））。次に、貫通孔に、化学気相成長法または原子層堆積法でＷ、ＴｉＮ、Ｃｕ電極を形成して、薄膜トランジスタを作製する（ステップ（ｏ））。

以上のようにして、図３に例示したような第１の実施形態の３つの薄膜トランジスタを積み重ねた積層構造にすることで、専有面積を小さくした、かつ電子移動度が高くゲート制御性に優れるという、実用上好ましい特性を高いレベルで兼ね備えた積層薄膜トランジスタが提供される。

また、以上のような多層薄膜トランジスタの製造方法によれば、本発明の効果を適切に実現した多層薄膜トランジスタを容易にかつ効率よく製造することができる。

［第２の実施形態の多層薄膜トランジスタの製造方法］
ここで、図４にその構造を示したいわゆるトップゲート型の多層薄膜トランジスタの製造方法の好適な実施形態を図６Ａ及び図６Ｂの（ａ）ないし（ｏ）を参照して説明する。下記の製造方法を用いると、より高品質な多層薄膜トランジスタを製造することができる。なお、上述した第１の実施形態の多層薄膜トランジスタの製造方法の説明の冒頭付近で半導体層５１で使用可能な半導体及びその製造方法について縷々説明したが、これは第２の実施形態の多層薄膜トランジスタの製造方法についてもそのまま適用される。

本実施形態の薄膜トランジスタ１の製造方法においては、ガラス基板１０（ステップ（ａ））の上に拡散バリア層２０として膜厚１００ｎｍの窒化シリコンを形成する（ステップ（ｂ））。続いて、通常知られたフォトリソプロセスで半導体層５１として、膜厚５０ｎｍのＩｎ−Ｓｉ−Ｏ膜を形成する（ステップ（ｃ）、（ｄ））。

次に、金属層９０として膜厚１０ｎｍのＴｉ及び膜厚１００ｎｍのＷ膜を連続成膜（ステップ（ｅ））した後に、フォトリソプロセスを経てソース電極６１及びドレイン電極７１を形成する（ステップ（ｆ））。

全面を覆うように、ゲート絶縁層４１として膜厚２００ｎｍの酸化シリコンを形成(ステップ（ｇ）)した後に、ゲート電極３１として膜厚１００ｎｍのＭｏＷ膜を酸化シリコン上に形成する（ステップ（ｈ））。次に、フォトリソグラフィ―及びエッチングプロセスで加工する(ステップ（ｉ）)。

全面を覆うように層間絶縁層８１として膜厚１０００ｎｍの酸化ケイ素を形成（ステップ（ｊ））した後に、その表面形状を、研磨用スラリーを用いたＣＭＰ法により、凹凸２０ｎｍ以下になるように平坦化する（ステップ（ｋ））。ここで、研磨した後に残る膜厚は、ソース電極及びドレイン電極が隠れていれる厚さであればよい。

次に、第２層薄膜トランジスタ３（図４）を第１層薄膜トランジスタ２（図４）上に、第１層薄膜トランジスタと同じ方法で形成し、同じく、層間絶縁層８２を形成した後に、ＣＭＰ法で平坦化させる（ステップ（ｌ））。

次に、第３層薄膜トランジスタ４（図４）を第２層薄膜トランジスタ３上に、第１層薄膜トランジスタと同じ方法で形成する。層間絶縁層８３を形成した後に、ＣＭＰ法で平坦化させてもよい（ステップ（ｍ））。

窒化ケイ素をハードマスクとしたフォトリソプロセス及びエッチングプロセスによって、ゲート電極、ソース電極及びドレイン電極領域に貫通孔を形成する（ステップ（ｎ））。次に、貫通孔に、化学気相成長法及び原子層堆積法で、Ｗ、ＴｉＮ、Ｃｕ電極を形成して、薄膜トランジスタを作製する（ステップ（ｏ））。

［第１及び第２の実施形態の多層薄膜トランジスタの製造方法に共通する事項］
以上、多層薄膜トランジスタの作製について説明してきたが、各層の薄膜トランジスタの作製段階で、ＣＭＰ法による層間絶縁層の平坦化処理の後、プロセス中に半導体層に導入された酸素欠陥等を補うために、酸素ガスを含む雰囲気で５０℃から５００℃の範囲内で熱処理すると、トランジスタ特性を向上できる。

特に、熱処理温度が１００℃から２００℃の範囲内の場合が、特性向上に著しい効果が現れる。

ボトムゲート型及びトップゲート型の３個の薄膜トランジスタを積層した構造について説明したが、４個以上の薄膜トランジスタを積層させてもよい。フォトリソグラフィ―及びエッチングプロセスであけられる貫通孔では、開口部の直径に対する孔の深さの比率が５０までの薄膜トランジスタの積層数まで重ねることができる。

以上、添付図面を参照しながら本発明に係る好適な実施形態例について説明したが、本発明は斯かる例に限定されないことは言うまでもない。上述した例において示した各構成部材の諸形状や組み合わせ等は一例であって、本発明の主旨から逸脱しない範囲において設計要求等に基づき種々変更可能である。

以下に本発明を実施例により説明するが、本発明はこれらの実施例に限定されるものではない。

［多層薄膜トランジスタの作製］
本実施例においては、図３に示すボトムゲート型の多層薄膜トランジスタを作製し、動作確認を行った。ゲート電極として膜厚１００ｎｍのＭｏＷ膜を、ゲート絶縁層として膜厚２００ｎｍのＳｉＯ_２膜を、半導体層として、ＳｉＯ_２濃度が１０重量％のＩｎ−Ｓｉ−Ｏターゲット及びＴｉ濃度が１０重量％のＩｎ−Ｔｉ−Ｏターゲットを用い、両ターゲットを同一チャンバーへ設置して、プロセスガス流量：Ｏ_２／Ａｒ＝３ｓｃｃｍ／２０ｓｃｃｍ、真空度０．２５Ｐａ、加熱無しで、成膜された膜厚に応じてお互いターゲットについてのスパッタリングパワーを連続的に変えて、膜厚６０ｎｍのＩｎ−Ｔｉ−Ｓｉ−Ｏ膜を作製した。ソース電極及びドレイン電極として、Ｔｉ（１０ｎｍ）とＭｏ（５０ｎｍ）を連続成膜した。ソース電極とドレイン電極との離間距離（ゲート長）は１００μｍであり、対向している部分の長さは５００μｍであった。更に、比較例として、同じ条件で単層、及び二層の薄膜トランジスタも作製した。

［作製した多層薄膜トランジスタの評価］
実施例１において作製した実施例の多層Ｉｎ−Ｔｉ−Ｓｉ−Ｏ薄膜トランジスタ及び２つの比較例の特性を評価するため、評価環境２５℃、暗所で、Ｖｄｓ＝１５Ｖ一定で、Ｉｄ−Ｖｇ特性より電子移動度（ｃｍ^２／Ｖｓ）を求めた。すなわち、薄膜トランジスタの積層数が１個から３個の薄膜トランジスタの特性を評価したことになる。薄膜トランジスタの積層数と総飽和移動度との関係を図７に示す。積層数に比例して総飽和移動度が増加する傾向を示す。また、積層数が多くなるに従ってバラツキが大きくなる傾向を示す。３個の薄膜トランジスタが積層された本発明の実施例では、約７５ｃｍ^２／Ｖｓの総飽和移動度が得られた。

更に、同じ試料を用いて、ゲート電圧とドレイン電流の関係からサブシュレショルドスイング（Ｓ．Ｓ．）値を求めた。薄膜トランジスタの積層数とＳ．Ｓ．値との関係を図８に示す。Ｓ．Ｓ．値は小さいほどトランジスタ特性としては優れている。薄膜トランジスタの積層数が多くなるに従ってＳ．Ｓ．値が大きくなる傾向を示したが、３個の積層を行った本発明の実施例でも０．４Ｖ以下の良好な値を維持した。

以上の結果から、本発明の薄膜トランジスタの動作確認ができ、本発明の有用性が確かめられた。

本発明は、薄膜トランジスタの専有面積を小さいままで、かつ電子移動度が高くゲート制御性に優れるという、実用上高い価値を有する特性を兼ね備えた薄膜トランジスタを提供することが可能であり、液晶ディスプレイや有機ＥＬディスプレイ等の表示機器をはじめとする産業の各分野において高い利用可能性を有する。

１ 多層薄膜トランジスタ
２ 第１層薄膜トランジスタ
３ 第２層薄膜トランジスタ
４ 第３層薄膜トランジスタ
１０ 基板
２０ 拡散バリア層
３０、３１、３２、３３ ゲート電極
４１、４２、４３ ゲート絶縁層
５１、５２、５３ 半導体層
６０、６１、６２、６３ ソース電極
７０、７１、７２、７３ ドレイン電極
８１、８２、８３ 層間絶縁層
９０ 金属層

特開２０１０―２０５７９８号公報 特開２００８―１９２７２１号公報 特開２００９−１７６８６５号公報 特開２０１３−１２６１０号公報 特開２０１３−１１０２９１号公報 特開２０１２−１９２０６号公報

Claims (21)

1. 基板と、
   前記基板上に、前記基板に垂直方向に層間絶縁層を介して一体的に積層された３個以上の薄膜トランジスタと、
   前記複数の薄膜トランジスタ上に設けられ、前記複数の薄膜トランジスタのゲート電極、ソース電極及びドレイン電極に夫々接続されるゲート電極端子、ソース電極端子及びドレイン電極端子と
   を設けた、多層構成の薄膜トランジスタ。
2. 前記ゲート電極端子、前記ソース電極端子及び前記ドレイン電極端子はそれぞれ多層構成の薄膜トランジスタ表面から前記基板に垂直方向に伸びる貫通孔を介してそれぞれ各薄膜トランジスタの前記ゲート電極、前記ソース電極及び前記ドレイン電極に接続される、請求項１に記載の多層構成の薄膜トランジスタ。
3. 前記薄膜トランジスタの各々はボトムゲート型またはトップゲート型の薄膜トランジスタである、請求項１または２に記載の多層構成の薄膜トランジスタ。
4. 前記基板と前記薄膜トランジスタとの間に拡散バリア層が形成された、請求項１から３の何れかに記載の多層構成の薄膜トランジスタ。
5. 前記薄膜トランジスタの各々は以下の（ａ）〜（ｄ）を設けた、請求項４に記載の多層構成の薄膜トランジスタ。
   （ａ）前記拡散バリア層上または直下に積層されている前記薄膜トランジスタ上の前記層間絶縁層上に形成された前記ゲート電極。
   （ｂ）前記ゲート電極上に形成されたゲート絶縁層。
   （ｃ）前記ゲート絶縁層上に形成された半導体層。
   （ｄ）前記半導体層のソースコンタクト領域及びドレインコンタクト領域に夫々接して形成された前記ソース電極及び前記ドレイン電極。
6. 前記薄膜トランジスタの各々は以下の（ａ）〜（ｄ）を設けた、請求項４に記載の多層構成の薄膜トランジスタ。
   （ａ）前記拡散バリア層上または直下に積層されている前記薄膜トランジスタ上の前記層間絶縁層上に形成された半導体層。
   （ｂ）前記半導体層のソースコンタクト領域及びドレインコンタクト領域に夫々接して形成された前記ソース電極及び前記ドレイン電極。
   （ｃ）前記半導体層、前記ソース電極及び前記ドレイン電極を覆うように形成されたゲート絶縁層。
   （ｄ）前記ソース電極と前記ドレイン電極との間の前記半導体層に対応させて設けられた前記ゲート電極。
7. 前記各半導体中の前記ゲート電極、前記ソース電極及び前記ドレイン電極が形成されている領域が、前記３個以上の薄膜トランジスタ間で互いに同一形状である、請求項５または６に記載の多層構成の薄膜トランジスタ。
8. 前記半導体が金属酸化物である、請求項１から７の何れかに記載の多層構成の薄膜トランジスタ。
9. 前記半導体がカルコゲナイト系材料である、請求項１から７の何れかに記載の多層構成の薄膜トランジスタ。
10. 前記半導体がグラファイト材料である、請求項１から７の何れかに記載の多層構成の薄膜トランジスタ。
11. 前記３個以上の薄膜トランジスタは互いに同一の入出力特性を有する、請求項１から１０の何れかに記載の多層構成の薄膜トランジスタ。
12. 以下のステップ（ア）から（ケ）を設けた、多層構成の薄膜トランジスタの製造方法。
    （ア）基板上に拡散バリア層を設ける。
    （イ）前記拡散バリア層上に金属層を形成してパターニングを行うことにより、ゲート電極を形成する。
    （ウ）前記ゲート電極を覆うようにゲート絶縁層を形成する。
    （エ）前記ゲート絶縁層の上に半導体層を形成する。
    （オ）前記半導体層のソースコンタクト領域及びドレインコンタクト領域上に夫々ソース電極及びドレイン電極を形成する。
    （カ）前記半導体層、前記ソース電極及び前記ドレイン電極を覆うように層間絶縁層を形成し、平坦化する。
    （キ）一つの薄膜トランジスタ及びその層間絶縁層を形成するステップ（イ）からステップ（カ）を３回以上繰り返すことにより、前記基板に垂直方向に層間絶縁層を介して一体的に積層された３個以上の薄膜トランジスタを形成する。
    （ク）前記一体的に積層された３個以上の薄膜トランジスタ上から前記各薄膜トランジスタの前記ゲート電極、前記ソース電極及び前記ドレイン電極に夫々向かって伸びる貫通孔を設ける。
    （ケ）前記貫通孔に金属を充填することにより、前記各薄膜トランジスタの前記ゲート電極、前記ソース電極及び前記ドレイン電極にそれぞれ導通するゲート電極端子、ソース電極端子及びドレイン電極端子を形成する。
13. 以下のステップ（ア）から（ケ）を設けた、多層構成の薄膜トランジスタの製造方法。
    （ア）基板上に拡散バリア層を設ける。
    （イ）前記拡散バリア層上に半導体層を形成する。
    （ウ）前記半導体層のソースコンタクト領域及びドレインコンタクト領域にソース電極及びドレイン電極を形成する。
    （エ）前記半導体層、前記ソース電極及び前記ドレイン電極を覆うようにゲート絶縁層を形成する。
    （オ）前記ゲート絶縁層上に金属層を形成してパターニングを行うことにより、前記ソース電極と前記ドレイン電極との間の前記半導体層に対応させてゲート電極を形成する。
    （カ）前記ゲート電極及び前記ゲート絶縁層を覆うように層間絶縁層を形成し、平坦化する。
    （キ）一つの薄膜トランジスタ及びその層間絶縁層を形成するステップ（イ）からステップ（カ）を３回以上繰り返すことにより、前記基板に垂直方向に前記層間絶縁層を介して一体的に積層された３個以上の薄膜トランジスタを形成する。
    （ク）前記一体的に積層された３個以上の薄膜トランジスタ上から前記各薄膜トランジスタの前記ゲート電極、前記ソース電極及び前記ドレイン電極に夫々向かって伸びる貫通孔を設ける。
    （ケ）前記貫通孔に金属を充填することにより、前記各薄膜トランジスタの前記ゲート電極、前記ソース電極及び前記ドレイン電極にそれぞれ導通するゲート電極端子、ソース電極端子及びドレイン電極端子を形成する。
14. 請求項１２または１３に記載の前記層間絶縁層を平坦化させるステップ後に熱処理する工程を設けた、多層構成の薄膜トランジスタの製造方法。
15. 前記層間絶縁膜を平坦化させるステップは化学機械研磨により行う、請求項１０から１２の何れかに記載の多層構成の薄膜トランジスタの製造方法。
16. 前記各半導体中の前記ゲート電極、前記ソース電極及び前記ドレイン電極が形成されている領域が、前記３個以上の薄膜トランジスタ間で互いに同一形状である、請求項１２から１５の何れかに記載の多層構成の薄膜トランジスタの製造方法。
17. 前記半導体が金属酸化物である、請求項１２から１６の何れかに記載の多層構成の薄膜トランジスタの製造方法。
18. 前記半導体がカルコゲナイト系材料である、請求項１２から１６の何れかに記載の多層構成の薄膜トランジスタの製造方法。
19. 前記半導体がグラファイト材料である、請求項１２から１６の何れかに記載の多層構成の薄膜トランジスタの製造方法。
20. 前記３個以上の薄膜トランジスタは互いに同一の入出力特性を有する、請求項１２から１９の何れかに記載の多層構成の薄膜トランジスタの製造方法。
21. 請求項１から１１の何れかに記載の多層構成の薄膜トランジスタをピクセルのスイッチング素子として使用した、アクティブマトリクス駆動ディスプレイ。