JP2013165108A - 薄膜トランジスタ、薄膜トランジスタの製造方法、表示装置および電子機器 - Google Patents

Abstract

【課題】電気的特性の向上を実現することが可能な薄膜トランジスタおよびその製造方法を提供する。
【解決手段】薄膜トランジスタは、ゲート電極、ソース電極およびドレイン電極と、ゲート電極の一方の側に絶縁膜を介して設けられると共に、ソース電極およびドレイン電極に非対向な領域に設けられ、かつソース電極およびドレイン電極に電気的に接続された酸化物半導体層と、酸化物半導体層に隣接すると共に、ソース電極およびドレイン電極の各々に対向する領域に設けられ、かつ酸化物半導体層よりも電気抵抗率の低い低抵抗酸化物層とを備える。酸化物半導体層の形成をソース電極およびドレイン電極の形成後に行うことができるため、酸素離脱等による格子欠陥の発生が抑制され、酸化物半導体層の劣化が抑制される。低抵抗酸化物層により、酸化物半導体層とソース電極およびドレイン電極との良好な電気的接続が確保される。
【選択図】図１

Description

本開示は、酸化物半導体を用いた薄膜トランジスタ（ＴＦＴ：Thin Film Transistor）、薄膜トランジスタの製造方法、表示装置および電子機器に関する。

亜鉛（Ｚｎ）、インジウム（Ｉｎ）、ガリウム（Ｇａ）、スズ（Ｓｎ）あるいはそれらの混合物の酸化物（酸化物半導体）は、優れた半導体特性を示すことが知られている。例えば、酸化物半導体を用いた薄膜トランジスタは、アモルファスシリコンを用いたものと比べて１０倍以上の電子移動度を示し、かつ良好なオフ特性を示す。従って、この酸化物半導体を用いた薄膜トランジスタは、大画面、高精細および高フレームレートの液晶表示装置や、有機ＥＬ（Electro Luminescence）表示装置向けの駆動素子として応用が期待されている。

ところが、酸化物半導体は耐熱性が十分ではなく、薄膜トランジスタの製造プロセスでの熱処理やプラズマ処理により酸素が脱離し、格子欠陥を形成する。この格子欠陥は、電気的には浅い不純物準位を形成し、酸化物半導体の低抵抗化を引き起こす。そのため、酸化物半導体を活性層に用いた場合、欠陥準位の増大によって閾値電圧が小さくなり、リーク電流が増大する。これにより、ゲート電流を印加しなくてもドレイン電流が流れる、いわゆるデプレッション型の動作を引き起こす。更には、欠陥準位が増大し続けると、トランジスタ動作から導電体動作へと移行してしまう。これは、特に多元系の酸化物半導体の場合、熱的に不安定な元素の含有比率によって安定性が変化することによると考えられる。また、上記したような格子欠陥の他にも、浅い不純物準位を形成する元素として、水素が報告されている（非特許文献１）。

特開２０１０−０１６１６３号公報

Cetin Kilic他１著，「n-type doping of oxides by hydrogen」，APPLIED PHYSICS LETTERS，2002年7月１日Vol.81，No.1 ，p.73−75

上記のように、酸化物半導体を用いた薄膜トランジスタでは、その製造プロセスにおいて酸化物半導体の特性が劣化し、電気的特性に影響を与え易い。このため、酸化物半導体の特性劣化の抑制し、電気的特性を向上することが望まれる。

本開示はかかる問題点に鑑みてなされたもので、その目的は、電気的特性の向上を実現することが可能な薄膜トランジスタ、薄膜トランジスタの製造方法、表示装置および電子機器を提供することにある。

本開示の薄膜トランジスタは、ゲート電極、ソース電極およびドレイン電極と、ゲート電極の一方の側に絶縁膜を介して設けられると共に、ソース電極およびドレイン電極に非対向な領域に設けられ、かつソース電極およびドレイン電極に電気的に接続された酸化物半導体層と、酸化物半導体層に隣接すると共に、ソース電極およびドレイン電極の各々に対向する領域に設けられ、かつ酸化物半導体層よりも電気抵抗率の低い低抵抗酸化物層とを備えたものである。

本開示の薄膜トランジスタでは、ソース電極およびドレイン電極に非対向な領域に酸化物半導体層が設けられ、ソース電極およびドレイン電極の各々に対向し、かつ酸化物半導体層に隣接する領域に、低抵抗酸化物層が設けられている。これにより、製造プロセスにおいて、酸化物半導体層（チャネル層）の形成をソース電極およびドレイン電極の形成後に行うことができる。酸化物半導体では、電極の成膜時やパターニング時に受けるダメージによって酸素が離脱し、これによって格子欠陥を生じるが、上記のように電極形成後に酸化物半導体層が形成されることで、そのような格子欠陥の発生が抑制され、酸化物半導体層の劣化が抑制される。また、この酸化物半導体層に隣接して低抵抗酸化物層が設けられることにより、酸化物半導体層とソース電極およびドレイン電極との良好な電気的接続が確保される。

本開示の薄膜トランジスタの製造方法は、ゲート電極、ソース電極およびドレイン電極を各々形成する工程と、ゲート電極の一方の側に絶縁膜を介して設けられると共に、ソース電極およびドレイン電極に非対向な領域に設けられ、かつソース電極およびドレイン電極に電気的に接続される酸化物半導体層を形成する工程とを含むものである。酸化物半導体層を形成する工程では、酸化物半導体層に隣接すると共に、ソース電極およびドレイン電極の各々に対向する領域に、酸化物半導体層よりも電気抵抗率の低い低抵抗酸化物層を形成する。

本開示の薄膜トランジスタの製造方法では、酸化物半導体層を形成する工程において、ソース電極およびドレイン電極に非対向な領域に酸化物半導体層を形成し、ソース電極およびドレイン電極の各々に対向し、かつ酸化物半導体層に隣接する領域に、低抵抗酸化物層を形成する。これにより、酸化物半導体層（チャネル層）の形成をソース電極およびドレイン電極形成後に行うことができる。酸化物半導体では、電極の成膜時やパターニング時に受けるダメージによって酸素が離脱し、これによって格子欠陥を生じるが、上記のように電極形成後に酸化物半導体層が形成されることで、そのような格子欠陥の発生が抑制され、酸化物半導体層の劣化が抑制される。また、酸化物半導体層に隣接して低抵抗酸化物層が形成されることにより、酸化物半導体層とソース電極およびドレイン電極との良好な電気的接続が確保される。

本開示の表示装置は、上記本開示の薄膜トランジスタを備えたものである。

本開示の電子機器は、上記本開示の薄膜トランジスタを備えた表示装置を有するものである。

本開示の薄膜トランジスタによれば、ソース電極およびドレイン電極に非対向な領域に酸化物半導体層を設け、ソース電極およびドレイン電極の各々に対向し、かつ酸化物半導体層に隣接する領域に、低抵抗酸化物層を設けたので、製造プロセスにおける酸化物半導体層の劣化を抑制できる。また、低抵抗酸化物層により、酸化物半導体層とソース電極およびドレイン電極との良好な電気的接続を確保することができる。よって、電気的特性の向上を実現可能となる。

本開示の薄膜トランジスタの製造方法によれば、ソース電極およびドレイン電極に非対向な領域に酸化物半導体層を形成し、ソース電極およびドレイン電極の各々に対向し、かつ酸化物半導体層に隣接する領域に、低抵抗酸化物層を形成するようにしたので、酸化物半導体層の劣化を抑制できる。また、低抵抗酸化物層により、酸化物半導体層とソース電極およびドレイン電極との良好な電気的接続が確保される。よって、電気的特性の向上を実現可能となる。

本開示の表示装置によれば、上記本開示の薄膜トランジスタを備えるようにしたので、薄膜トランジスタにおける電気的特性の向上を実現可能となる。

本開示の電子機器によれば、上記本開示の薄膜トランジスタを備えた表示装置を有するので、薄膜トランジスタにおける電気的特性の向上を実現可能となる。

本開示の第１の実施の形態に係る薄膜トランジスタの断面図である。 図１に示した薄膜トランジスタの製造方法を説明するための断面図である。 図２に続く工程を表す断面図である。 図３に続く工程を表す断面図である。 図４に続く工程を表す断面図である。 図５に続く工程を表す断面図である。 高抵抗化処理前後の電気的特性を表す図である。 比較例に係る薄膜トランジスタの断面図である。 図８に示した薄膜トランジスタの製造方法を説明するための断面図である。 変形例に係る薄膜トランジスタの製造方法を説明するための断面図である。 図１０に続く工程を表す断面図である。 本開示の第２の実施の形態に係る薄膜トランジスタの断面図である。 図１２に示した薄膜トランジスタの製造方法を説明するための断面図である。 図１３に続く工程を表す断面図である。 図１４に続く工程を表す断面図である。 各実施の形態の表示装置の周辺回路を含む全体構成を表す図である。 図１６に示した表示装置の画素回路構成を表す図である。 図１６に示した表示装置を含むモジュールの概略構成を表す平面図である。 適用例１の外観を表す斜視図である。 （Ａ）は適用例２の表側から見た外観を表す斜視図であり、（Ｂ）は裏側から見た外観を表す斜視図である。 適用例３の外観を表す斜視図である。 適用例４の外観を表す斜視図である。 （Ａ）は適用例５の開いた状態の正面図、（Ｂ）はその側面図、（Ｃ）は閉じた状態の正面図、（Ｄ）は左側面図、（Ｅ）は右側面図、（Ｆ）は上面図、（Ｇ）は下面図である。 適用例５の外観を表す斜視図である。

以下、本開示の実施の形態について図面を参照して詳細に説明する。尚、説明は以下の順序で行う。
１．第１の実施の形態（ソース・ドレイン電極形成後に、低抵抗な酸化物膜の一部を高抵抗化することで、チャネルとしての酸化物半導体層を形成する薄膜トランジスタの例）
２．変形例１（高抵抗化処理を保護膜形成時に行う場合の例）
３．第２の実施の形態（酸化物膜の一部を結晶化させることにより酸化物半導体層を形成する薄膜トランジスタの例）
４．適用例（表示装置，電子機器の例）

＜第１の実施の形態＞
［構成］
図１は、本開示の第１の実施の形態に係る薄膜トランジスタ（薄膜トランジスタ１０Ａ）の断面構造を表すものである。薄膜トランジスタ１０Ａは、例えばアクティブマトリクス型の有機ＥＬ表示装置（後述）や液晶表示装置の駆動素子として用いられるものである。この薄膜トランジスタ１０Ａでは、ゲート電極１２Ａの一面側に、ゲート絶縁膜１３を介して酸化物半導体層１４Ｃが配置され、この酸化物半導体層１４Ｃに電気的に接続されるように一対のソース・ドレイン電極１５Ａ，１５Ｂが設けられている。

ここでは、薄膜トランジスタ１０Ａは、いわゆるボトムゲート構造（逆スタガー構造）を有しており、例えばガラス等よりなる基板１１上の選択的な領域にゲート電極１２Ａを備えている。ゲート電極１２Ａを覆うように基板１１の全面に渡ってゲート絶縁膜１３が形成され、ゲート絶縁膜１３上の選択的な領域（ゲート電極１２Ａに対向する領域）には、酸化物半導体層１４Ｃが形成されている。酸化物半導体層１４Ｃよりも上層には、ソース・ドレイン電極１５Ａ，１５Ｂが配設されており、これらの酸化物半導体層１４Ｃおよびソース・ドレイン電極１５Ａ，１５Ｂを覆うように、保護膜１６が設けられている。

本実施の形態の薄膜トランジスタ１０Ａでは、酸化物半導体層１４Ｃが、ソース・ドレイン電極１５Ａ，１５Ｂに非対向の領域（ソース・ドレイン電極１５Ａ，１５Ｂから露出した領域）に形成されている。ゲート絶縁膜１３上には、この酸化物半導体層１４Ｃに隣接すると共に、ソース・ドレイン電極１５Ａ，１５Ｂの各々と対向する領域に、低抵抗酸化物層１４Ａ，１４Ｂが設けられている。即ち、本実施の形態では、酸化物半導体層１４Ｃとソース・ドレイン電極１５Ａ，１５Ｂの各々とは、低抵抗酸化物層１４Ａ，１４Ｂを介して電気的に接続されている。

薄膜トランジスタ１０Ａには、また、基板１１上の任意の領域に、ゲート電極１２Ａと同層に設けられた電極または配線（ゲート層）と、ソース・ドレイン電極１５Ａ，１５Ｂと同層に設けられた電極または配線（ソース・ドレイン層）との層間接続のためのコンタクト部（配線コンタクト部２０）が設けられている。配線コンタクト部２０において、ゲート絶縁膜１３は、ゲート電極１２Ａと同層に設けられた配線層１２Ｂ上にコンタクトホールＨを有している。このコンタクトホールＨの内部を覆って、低抵抗酸化物層１４Ｂが形成されており、更に、このコンタクトホールＨ上に、低抵抗酸化物層１４Ｂを介してソース・ドレイン電極１５Ｂが設けられている。以下、各構成要素について説明する。

ゲート電極１２Ａは、薄膜トランジスタ１０Ａに印加されるゲート電圧（Ｖｇ）によって酸化物半導体層１４Ｃ中のキャリア密度を制御するものである。このゲート電極１２Ａは、例えばモリブデン（Ｍｏ），アルミニウム，銀（Ａｇ）および銅（Ｃｕ）のうちの１種からなる単体もしくは合金、もしくはこれらのうちの２種以上からなる積層膜である。アルミニウム合金としては、例えばアルミニウムとネオジウム（Ｎｄ）との合金（ＡｌＮｄ合金）が挙げられる。ゲート電極１２Ａは、あるいはＩＴＯ（酸化インジウム錫）、ＡＺＯ（アルミニウムドープ酸化亜鉛）およびＧＺＯ（ガリウムドープ酸化亜鉛）等の透明導電膜から構成されていてもよい。

配線層１２Ｂは、例えばゲート電極１２Ａと同層に設けられ、かつゲート電極１２Ａと同一材料により構成されている。これらの配線層１２Ｂおよびゲート電極１２Ａは、互いに同一の工程において、一括してパターン形成される。この配線層１２Ｂは、例えば後述の表示装置における駆動回路に設けられた、いずれかの配線に相当するものである。ここで、駆動回路内には、後述するように、複数のトランジスタ、キャパシタ、およびそれらを接続する配線が設けられるが、これらのうちの電極および配線はいずれも、ゲート層またはソース・ドレイン層に配設される。つまり、ゲート層およびソース・ドレイン層の各層では、複雑な配線のレイアウトを実現するために、トランジスタのゲート、ソースおよびドレインとして機能する電極だけでなく、他の様々な配線を引き回したり、配線同士を層間接続させたりする必要がある。例えば、より厚膜（即ち低抵抗）な金属を使用可能なソース・ドレイン層において、配線を引き回すのが理想であるが、このソース・ドレイン層には、多くの信号線が張り巡らされている。そのため、ソース・ドレイン層からゲート層に配線の形成領域をシフトさせることで、様々な配線を交差させて設けることができ、複雑な配線のレイアウトを実現可能となる。配線層１２Ｂおよび配線コンタクト部２０は、そのようなソース・ドレイン層とゲート層とのコンタクト部分（ブリッジ）に相当する。

ゲート絶縁膜１３は、例えば酸化シリコン（ＳｉＯ_X）、窒化シリコン（ＳｉＮ）および酸化窒化シリコン（ＳｉＯＮ）等のうちの１種よりなる単層膜、または２種以上よりなる積層膜である。

酸化物半導体層１４Ｃは、活性層（チャネル）として機能する（ゲート電圧の印加によりチャネルを形成する）ものであり、例えばインジウム（Ｉｎ），ガリウム（Ｇａ）、スズ（Ｓｎ）および亜鉛（Ｚｎ）等のうちの１種または２種以上の混合物の酸化物よりなる。このような酸化物としては、例えば、酸化インジウムガリウム亜鉛（ＩＧＺＯ，ＩｎＧａＺｎＯ）が挙げられる。この酸化物半導体層１４Ｃの厚みは、例えば２０ｎｍ〜１００ｎｍである。この酸化物半導体層１４Ｃは、詳細は後述するが、低抵抗酸化物層１４Ａ，１４Ｂを構成する酸化物膜（低抵抗酸化物膜１４）の一部が高抵抗化されることにより形成されたものである（高抵抗化された部分に相当する）。

低抵抗酸化物層１４Ａ，１４Ｂは、酸化物半導体層１４Ｃと互いに同一の酸化物により構成され、酸化物半導体層１４Ｃと同等の厚みを有する。この低抵抗酸化物層１４Ａ，１４Ｂは、詳細は後述するが、後述の酸化物膜（低抵抗酸化物膜１４）の一部が高抵抗化された後（酸化物半導体層１４Ｃの形成後）、高抵抗化されることなく残存した他の領域に相当するものである。このため、低抵抗酸化物層１４Ａ，１４Ｂでは、酸化物半導体層１４Ｃよりも電気抵抗率が低くなっており、具体的には、２０μΩ・ｍ〜４０Ω・ｍ程度である。このような低抵抗酸化物層１４Ａ，１４Ｂ上に、ソース・ドレイン電極１５Ａ，１５Ｂが積層されており、これらの基板面に沿った面形状は略等しくなっている。これにより、低抵抗酸化物層１４Ａ，１４Ｂは、酸化物半導体層１４Ｃとソース・ドレイン電極１５Ａ，１５Ｂとの電気的なコンタクト層として機能する。

これらの酸化物半導体層１４Ｃおよび低抵抗酸化物層１４Ａ，１４Ｂを構成する上記酸化物は、ソース・ドレイン電極１５Ａ，１５Ｂのパターニング時に使用する薬液に対して耐性を有している。例えば、薬液として、ＰＡＮ系（リン酸−酢酸−硝酸系）、フッ酸系または塩酸系のものが用いられる場合には、それぞれ使用される薬液に対してエッチング耐性を有していればよい。あるいは、酸化物半導体層１４Ｃおよびソース・ドレイン電極１５Ａ，１５Ｂの各構成材料が、ウェットエッチング選択性が得られない組み合わせである場合には、ドライエッチングのガスを適当に選択することにより、選択的な加工が可能である。また、本実施の形態では、このような酸化物が、結晶性（結晶化可能な性質）を有しておらず、酸化物半導体層１４Ｃおよび低抵抗酸化物層１４Ａ，１４Ｂのいずれも非晶質となっている。

ソース・ドレイン電極１５Ａ，１５Ｂは、ソース電極またはドレイン電極として機能するものであり、ここでは、一方がソース電極、他方がドレイン電極となっている。このソース・ドレイン電極１５Ａ，１５Ｂの構成材料としては、上記ゲート電極１２Ａにおいて列挙したものと同等の金属または透明導電膜が挙げられるが、例えば厚み５０ｎｍのチタン（Ｔｉ）、厚み２００ｎｍ〜１μｍのアルミニウム（Ａｌ）および厚み５０ｎｍのモリブデン（Ｍｏ）を積層した３層膜から構成されている。

保護膜１６は、例えば酸化アルミニウム（ＡｌＯ_X）または酸化シリコン（ＳｉＯ_X）よりなり、薄膜トランジスタ１０Ａ内部を保護すると共に、酸化物半導体層１４Ｃへの外気（例えば水素）の混入を抑制するものである。

［製造方法］
図２〜図６は、薄膜トランジスタ１０Ａの製造方法を説明するための断面図である。薄膜トランジスタ１０Ａは、例えば次のようにして製造することができる。

まず、図２（Ａ）に示したように、ゲート電極１２Ａ，配線層１２Ｂを形成した後、ゲート絶縁膜１３を成膜する。具体的には、まず、基板１１上の全面に、上述した材料よりなる金属膜を、例えばスパッタリング法（以下、単に「スパッタ法」という）あるいはＣＶＤ（Chemical Vapor Deposition ；化学気相成長）法により堆積させた後、例えばフォトリソグラフィ法を用いたエッチングによりパターニングする。これにより、基板１１上の選択的な領域にゲート電極１２Ａおよび配線層１２Ｂを形成する。続いて、基板１１上の全面に渡って、例えばＣＶＤ法により、ゲート絶縁膜１３を成膜する。この際、原料ガスとしては、ゲート絶縁膜１３としてシリコン窒化膜を形成する場合には、例えばシラン（ＳｉＨ₄）、アンモニア（ＮＨ₃）、窒素を含む混合ガスを用いる。あるいは、ゲート絶縁膜１３としてシリコン酸化膜を形成する場合には、例えばシランおよび一酸化二窒素（Ｎ₂Ｏ）を含む混合ガスを用いる。

次いで、図２（Ｂ）に示したように、成膜したゲート絶縁膜１３の配線層１２Ｂ上の領域（配線層１２Ｂに対向する領域）に、例えばフォトリソグラフィ法を用いたエッチングによりコンタクトホールＨを形成する。尚、このコンタクトホールＨは、ゲート層に設けられた配線層１２Ｂと、ソース・ドレイン層に設けられた配線（ここでは、ソース・ドレイン電極１５Ａ，１５Ｂ）との間において、良好な電気的接続が得られるように加工されることが望ましい。

次に、図３（Ａ）に示したように、酸化物膜１４（後工程において最終的に酸化物半導体層１４Ｃおよび低抵抗酸化物層１４Ａ，１４Ｂとなる膜）を、例えばスパッタ法により、基板１１の全面にわたって成膜する。この際、酸化物膜１４は、コンタクトホールＨの内部までも覆って形成する。尚、スパッタ法を用いて成膜することにより、大型基板への成膜やプロセスの低温化が可能となり、シリコン系の薄膜トランジスタの製造ラインで使用されている既存の設備を利用できる、といった利点がある。

具体的には、酸化物としてＩＧＺＯを用いる場合には、ＩＧＺＯのセラミックをターゲットとした反応性スパッタ（ＤＣスパッタ，ＲＦスパッタあるいはＡＣスパッタ）を行う。例えば、スパッタ装置において、チャンバー内を所定の真空度（例えば、１×１０^-4Ｐａ以下）となるまで排気した後、ターゲットおよび基板１１を配置し、例えばアルゴン（Ａｒ）と酸素（Ｏ₂）の混合ガスを導入してプラズマ放電させる。これにより、ゲート絶縁膜１３上に、ＩＧＺＯよりなる酸化物膜１４が堆積する。

但し、この際、成膜される酸化物膜１４が低い電気抵抗率を示すように、上記スパッタの各条件を調整する。具体的には、スパッタ出力（パワー）、酸素濃度、水蒸気濃度およびスパッタ背圧のうちの少なくとも１つを調整することにより、成膜材料中の金属元素の組成比や結晶性を変化させ、電気抵抗率（キャリア密度）を制御することができる。特に、上記各条件のうち、酸素濃度を低く設定することにより、低抵抗を実現し易い。この酸化物膜１４の一部が、最終的に低抵抗酸化物層１４Ａ，１４Ｂとなるため、酸化物膜１４の成膜直後の電気抵抗率が、上述した低抵抗酸化物層１４Ａ，１４Ｂの電気抵抗率となる（酸化物膜１４および低抵抗酸化物層１４Ａ，１４Ｂの電気抵抗率は同等である）。

次いで、図３（Ｂ）に示したように、金属層１５（ソース・ドレイン電極１５Ａ，１５Ｂ）を成膜する。具体的には、酸化物膜１４上に、上述した電極材料（例えばチタン，アルミニウム，モリブデン）をこの順に、例えばスパッタ法により堆積させることにより、金属層１５（ソース・ドレイン電極１５Ａ，１５Ｂ）を成膜する。

この金属層１５の成膜工程は、上記酸化物膜１４の成膜工程に連続して行い、即ち、酸化物膜１４をパターニングする前に、ソース・ドレイン電極１５Ａ，１５Ｂとなる金属層１５を成膜する。

続いて、図４に示したように、金属層１５を、例えばフォトリソグラフィ法を用いたウェットエッチングまたはドライエッチングによりパターニングし、ソース・ドレイン電極１５Ａ，１５Ｂを形成する。この際、下層の酸化物膜１４とエッチング選択比をとることが可能な条件において、エッチングを行う。例えば、ＰＡＮ系、フッ酸系または塩酸系等の、酸化物膜１４が耐性を有する薬液を用いて、エッチングを行う。このようにして、酸化物膜１４上において、ソース・ドレイン電極１５Ａ，１５Ｂのみを選択的にパターニングする。尚、この際、ソース・ドレイン電極１５Ｂの一部をコンタクトホールＨ上の領域に残存させることにより、ソース・ドレイン電極１５Ｂが、酸化物膜１４（低抵抗酸化物層１４Ｂ）を介して配線層１２Ｂに電気的に接続される。

次いで、図５に示したように、酸化物膜１４を、例えばフォトリソグラフィ法を用いたエッチングにより、例えば島形状にパターニングする。これにより、酸化物膜１４を、ソース・ドレイン電極１５Ａ，１５Ｂと、これらのソース・ドレイン電極１５Ａ，１５Ｂ間の領域にのみ残存させ、他の領域との導通を防ぐことができる。但し、後の高抵抗化処理が施された状態において特に支障が生じない場合には、酸化物膜１４はパターニングしなくともよく、基板１１上の全面に形成されていてもよい。あるいは、後の保護膜１６の形成工程において、保護膜１６と共に酸化物膜１４をパターニングしてもよい。

この後、図６に示したように、酸化物膜１４の選択的な領域、具体的には、ソース・ドレイン電極１５Ａ，１５Ｂ間のソース・ドレイン電極１５Ａ，１５Ｂから露出した領域に対し、高抵抗化処理を施す。例えば、酸化雰囲気において、加熱処理あるいはプラズマ処理を施すことにより、高抵抗化が可能である。この際、先に形成したソース・ドレイン電極１５Ａ，１５Ｂがマスクとなり、上記選択的な領域が酸化されて高抵抗化され、この高抵抗化された部分が酸化物半導体層１４Ｃとなる。一方、酸化物膜１４のうちのソース・ドレイン電極１５Ａ，１５Ｂに対向する領域では、酸素雰囲気に曝されないために、高抵抗化されず、酸化物膜１４の電気抵抗率が維持される。また、コンタクトホールＨ内に延在形成された部分についても、ソース・ドレイン電極１５Ａ，１５Ｂによってマスクされるため、低抵抗が保持される。これらの高抵抗化されなかった部分（低抵抗が保持された部分）が、低抵抗酸化物層１４Ａ，１４Ｂとなる。このようにして、ソース・ドレイン電極１５Ａ，１５Ｂの形成後に、酸化物膜１４の選択的な領域を高抵抗化させることにより、酸化物半導体層１４Ｃを形成することができる。また、同時に、酸化物半導体層１４Ｃとソース・ドレイン電極１５Ａ，１５Ｂとのコンタクト層となる低抵抗酸化物層１４Ａ，１４Ｂを形成することができる。

最後に、保護膜１６を形成する。具体的には、上述した材料よりなる酸化膜を、例えばスパッタ法またはＣＶＤ法により、基板１１の全面にわたって成膜する。例えば、酸化アルミニウムを用いる場合には、スパッタ法を用い、例えばアルミニウムもしくは酸化アルミニウムをターゲットとして使用して、アルゴンと酸素の混合ガスによるプラズマ放電を行って形成する。あるいは、酸化シリコンを用いる場合には、ＣＶＤ法により、例えばシランおよび一酸化二窒素を含むガス雰囲気において成膜を行う。この後、保護膜１６を、例えばフォトリソグラフィ法を用いたエッチングにより、所望の形状にパターニングする。以上により、図１に示した薄膜トランジスタ１０Ａを完成する。

［作用、効果］
本実施の形態では、薄膜トランジスタ１０Ａの製造プロセスにおいて、ソース・ドレイン電極１５Ａ，１５Ｂに非対向な領域に酸化物半導体層１４Ｃを形成する一方、ソース・ドレイン電極１５Ａ，１５Ｂの各々に対向し、かつ酸化物半導体層１４Ｃに隣接する領域に、低抵抗酸化物層１４Ａ，１４Ｂを形成する。これにより、酸化物半導体層１４Ｃの形成をソース・ドレイン電極１５Ａ，１５Ｂの形成後に行うことができる。ここで、酸化物半導体では、一般に、電極の成膜時やパターニング時に受けるダメージにより酸素が離脱し、これによって格子欠陥を生じるが、本実施の形態のように電極形成後に酸化物半導体層１４Ｃが形成されることで、そのような格子欠陥の発生が抑制され、酸化物半導体層の劣化が抑制される。また、酸化物半導体層１４Ｃに隣接して低抵抗酸化物層１４Ａ，１４Ｂが形成されることにより、酸化物半導体層１４Ｃとソース・ドレイン電極１５Ａ，１５Ｂとの良好な電気的接続が確保される。

図７に、薄膜トランジスタ１０Ａの電気特性の一例を示す。図中実線は、高抵抗化処理を行った（酸化物半導体層１４Ｃを有する）薄膜トランジスタのＩＶ特性（ドレイン電流Ｉdsとゲート電圧Ｖgsとの関係）を示し、図中破線は、高抵抗化処理をせずに作製した（酸化物膜１４をそのままチャネルに用いた）薄膜トランジスタのＩＶ特性を示している。また、酸化物半導体層１４Ｃとしては、スパッタ成膜時の酸素分圧を０％として、膜厚４０ｎｍのＩＧＺＯを成膜し、パターニング後に、酸素雰囲気において加熱処理（３００℃，２時間）を行った。このように、高抵抗化処理を施すことにより、特に、オフ動作時のドレイン電流が抑制され、トランジスタ動作を示すことがわかる。

また、本実施の形態では、酸化物半導体層１４Ｃおよび低抵抗酸化物層１４Ａ，１４Ｂとなる酸化物膜１４と、ソース・ドレイン電極１５Ａ，１５Ｂとなる金属層１５とを連続成膜した後、金属層１５をパターニングしてソース・ドレイン電極１５Ａ，１５Ｂを形成する。この後、ソース・ドレイン電極１５Ａ，１５Ｂをマスクとした高抵抗化処理を行うことで、上記のような酸化物半導体層１４Ｃおよび低抵抗酸化物層１４Ａ，１４Ｂを形成することができる。

ここで、本実施の形態の比較例に係る薄膜トランジスタ（薄膜トランジスタ１００）について説明する。図８は、薄膜トランジスタ１００の断面構造を表したものであり、図９は、その製造方法を説明するためのものである。薄膜トランジスタ１００においても、本実施の形態と同様、基板１１上において、ゲート電極１０２Ａおよび配線層１０２Ｂを覆うように、ゲート絶縁膜１０３が形成され、このゲート絶縁膜１０３には、配線層１０２Ｂに対向してコンタクトホールＨが設けられている。但し、比較例では、ゲート絶縁膜１０３上の選択的な領域（ゲート電極１０２Ａに対向する領域）にのみ、酸化物半導体層１０４がパターン形成されており、この酸化物半導体層１０４の一部に重畳して、ソース・ドレイン電極１０５Ａ，１０５Ｂが設けられている。コンタクトホールＨには、ソース・ドレイン電極１０５Ｂのみが埋め込まれており、これにより配線層１０２Ｂと、ソース・ドレイン電極１０５Ｂとの電気的接続が確保されている。

このような比較例の薄膜トランジスタ１００の製造プロセスでは、ゲート絶縁膜１０３の形成後、図８（Ａ）に示したように、酸化物半導体層１０４を形成する。この際、まず、基板１０の全面にわたって酸化物半導体膜を成膜した後、フォトリソグラフィ法を用いたエッチングによりパターニングする工程を経る。この後、図８（Ｂ）に示したように、ソース・ドレイン電極１０５Ａ，１０５Ｂを形成するが、この際も、成膜工程およびパターニング工程を順に行う。従って、比較例のような製造プロセスでは、酸化物半導体層１０４とソース・ドレイン電極１０５Ａ，１０５Ｂとのスパッタリングによる成膜プロセスがそれぞれ必要となり、コスト高となり易い。

本実施の形態では、上述のように、低抵抗な状態で酸化物膜１４を予め成膜しておき、ソース・ドレイン電極１５Ａ，１５Ｂの形成後において、これらのソース・ドレイン電極１５Ａ，１５Ｂをマスクとして酸化処理（高抵抗化処理）を行う。これにより、酸化物膜１４のうち、必要な部分のみを選択的に高抵抗化し、チャネルとして機能する酸化物半導体層１４Ｃを形成することができる。また、酸化物膜１４のうち、酸化物半導体層１４Ｃに隣接すると共に、ソース・ドレイン電極１５Ａ，１５Ｂに対向する領域では、低抵抗状態が維持され、良好なコンタクト層となる。一般的な製造プロセスに比べ、スパッタリングによる成膜プロセスが削減され、低コスト化を図ることもできる。

また、上記比較例では、酸化物半導体層１０４がコンタクトホールＨ内を覆ってしまうと、配線層１０２Ｂとソース・ドレイン電極１０５Ｂとの電気的接続を確保しにくくなることから、パターニング時にコンタクトホールＨ内に成膜された半導体材料を除去する必要がある。これに対し、本実施の形態では、酸化物膜１４を予め低抵抗な状態で成膜しておくことから、コンタクトホールＨ内から除去する必要がなく、パターニングも不要である。

以上説明したように、本実施の形態では、ソース・ドレイン電極１５Ａ，１５Ｂに非対向な領域に酸化物半導体層１４Ｃを設け、ソース・ドレイン電極１５Ａ，１５Ｂの各々に対向し、かつ酸化物半導体層１４Ｃに隣接する領域に、低抵抗酸化物層１４Ａ，１４Ｂを設けたので、製造プロセスにおける酸化物半導体層１４Ｃの劣化を抑制できる。また、低抵抗酸化物層１４Ａ，１４Ｂにより、酸化物半導体層１４Ｃとソース・ドレイン電極１５Ａ，１５Ｂとの良好な電気的接続を確保することができる。よって、電気的特性の向上を実現可能となる。

以下、上記第１の実施の形態の変形例および他の実施の形態について説明する。尚、上記第１の実施の形態と同様の構成要素については同一の符号を付し、適宜説明を省略する。

＜変形例１＞
上記第１の実施の形態では、製造プロセスにおいて、酸化物膜１４の高抵抗化を、酸化雰囲気における加熱処理あるいはプラズマ処理によって、保護膜１６の形成前に行ったが、本変形例のように、高抵抗化処理を、保護膜１６の形成過程において行ってもよい。即ち、上述のように、保護膜１６は、例えば酸素ガスを用いたスパッタ法、あるいは一酸化二窒素を含むガスを用いたＣＶＤ法により、成膜する。このため、図１０に示したように、保護膜１６の成膜雰囲気（酸素雰囲気）に、酸化物膜１４を曝すことにより、酸化物膜１４を選択的に酸化することができる。即ち、保護膜１６の形成工程が、上記第１の実施の形態における酸化工程（高抵抗化工程）を兼ねることができる。これにより、図１１に示したように、保護膜１６の形成と同時に、酸化物半導体層１４Ｃおよび低抵抗酸化物層１４Ａ，１４Ｂをそれぞれ形成可能となる。

＜第２の実施の形態＞
図１２は、本開示の第２の実施の形態に係る薄膜トランジスタ（薄膜トランジスタ１０Ｂ）の断面構造を表すものである。薄膜トランジスタ１０Ｂは、上記第１の実施の形態の薄膜トランジスタ１０Ａと同様、ボトムゲート構造を有し、ゲート絶縁膜１３上において、ソース・ドレイン電極１５Ａ，１５Ｂに非対向な領域に酸化物半導体層１７Ｃが形成されたものである。また、この酸化物半導体層１７Ｃに隣接し、かつソース・ドレイン電極１５Ａ，１５Ｂに対向する領域には、低抵抗酸化物層１７Ａ，１７Ｂが形成されている。

酸化物半導体層１７Ｃおよび低抵抗酸化物層１７Ａ，１７Ｂは、上記第１の実施の形態の酸化物半導体層１４Ｃと同様の元素（インジウム等）を含む酸化物から構成されている。また、低抵抗酸化物層１７Ａ，１７Ｂは、酸化物半導体層１７Ｃよりも低い電気抵抗率を示し、低抵抗酸化物層１７Ｂは、コンタクトホールＨ内を覆って形成されている。

但し、本実施の形態では、酸化物半導体層１７Ｃおよび低抵抗酸化物層１７Ａ，１７Ｂを構成する酸化物として、結晶性（結晶化可能な性質）を有するものが用いられる。製造プロセスにおいて、非晶質状態で成膜された後、ソース・ドレイン電極１５Ａ，１５Ｂの形成後に、選択的な領域において結晶化されるようになっている。これにより、酸化物半導体層１７Ｃでは、結晶化された状態を有し、低抵抗酸化物層１７Ａ，１７Ｂでは、非晶質状態を有している。以下、本実施の形態の製造プロセスについて説明する。

具体的には、まず、上記第１の実施の形態と同様にして、基板１１上に、ゲート電極１２Ａおよび配線層１２Ｂを形成した後、コンタクトホールＨを有するゲート絶縁膜１３を成膜する。この後、図１３に示したように、ゲート絶縁膜１３上に、酸化物膜１７および金属層１５を、例えば上述したようなスパッタ法により連続成膜する。この際、酸化物膜１７は、低い電気抵抗率を示し、かつ非晶質状態で成膜されるように、スパッタ条件を調整する。

続いて、図１４に示したように、上記第１の実施の形態と同様にして、金属層１５のパターニングを行って、ソース・ドレイン電極１５Ａ，１５Ｂを形成した後、酸化物膜１７をパターニングする。

この後、図１５に示したように、酸化物膜１７の選択的な領域、具体的には、ソース・ドレイン電極１５Ａ，１５Ｂ間のソース・ドレイン電極１５Ａ，１５Ｂから露出した領域に対し、高抵抗化処理を施す。例えば、酸化雰囲気において、加熱処理あるいはプラズマ処理を施すことにより、非晶質状態にあった酸化物膜１７の上記選択的な領域を酸素雰囲気に曝しつつ、結晶化させ、これにより高抵抗化させることが可能である。この際、上記第１の実施の形態と同様、先に形成したソース・ドレイン電極１５Ａ，１５Ｂがマスクとなり、上記選択的な領域が高抵抗化され、この高抵抗化された部分が酸化物半導体層１７Ｃとなる。一方、酸化物膜１７のうちのソース・ドレイン電極１５Ａ，１５Ｂに対向する領域では、その一部が結晶化される可能性もあるが、仮に結晶化されたとしても、酸素雰囲気には曝されないために、十分な低抵抗率を保持することができる。この高抵抗化に寄与しなかった部分が、低抵抗酸化物層１７Ａ，１７Ｂとなる。このようにして、本実施の形態においても、ソース・ドレイン電極１５Ａ，１５Ｂの形成後に、酸化物膜１７の選択的な領域を高抵抗化させることにより、酸化物半導体層１７Ｃを形成すると共に、コンタクト層としての低抵抗酸化物層１４Ａ，１４Ｂを形成することができる。

最後に、上記第１の実施の形態と同様にして、保護膜１６を形成することにより、図１２に示した薄膜トランジスタ１０Ｂを完成する。

上記のように、結晶性を有する酸化物を用いて酸化物膜１７を成膜し、この酸化膜１７を選択的に結晶化させることにより、高抵抗化させることもできる。このような場合であっても、低抵抗酸化物層１７Ａ，１７Ｂでは、酸化物膜１７とほぼ同等の電気抵抗率を保持できるため、上記第１の実施の形態と同等の効果を得ることができる。

＜適用例＞
［表示装置］
次に、上記各実施の形態および変形例に係る薄膜トランジスタ（薄膜トランジスタ１０Ａ，１０Ｂ）は、例えば以下に説明するような表示装置および電子機器に適用可能である。図１６は、有機ＥＬディスプレイとして用いられる表示装置の周辺回路を含む全体構成を表すものである。このように、例えば基板１１上には、有機ＥＬ素子を含む複数の画素ＰＸＬＣがマトリクス状に配置されてなる表示領域３０が形成され、この表示領域３０の周辺に、信号線駆動回路としての水平セレクタ（ＨＳＥＬ）３１と、走査線駆動回路としてのライトスキャナ（ＷＳＣＮ）３２と、電源線駆動回路としての電源スキャナ（ＤＳＣＮ）３３とが設けられている。

表示領域３０において、列方向には複数（整数ｎ個）の信号線ＤＴＬ１〜ＤＴＬｎが配置され、行方向には、複数（整数ｍ個）の走査線ＷＳＬ１〜ＷＳＬｍおよび電源線ＤＳＬ１〜ＤＳＬｍがそれぞれ配置されている。また、各信号線ＤＴＬと各走査線ＷＳＬとの交差点に、各画素ＰＸＬＣ（Ｒ、Ｇ、Ｂに対応する画素のいずれか１つ）が設けられている。各信号線ＤＴＬは水平セレクタ３１に接続され、この水平セレクタ３１から各信号線ＤＴＬへ映像信号が供給されるようになっている。各走査線ＷＳＬはライトスキャナ３２に接続され、このライトスキャナ３２から各走査線ＷＳＬへ走査信号（選択パルス）が供給されるようになっている。各電源線ＤＳＬは電源スキャナ３３に接続され、この電源スキャナ３３から各電源線ＤＳＬへ電源信号（制御パルス）が供給されるようになっている。

図１７は、画素ＰＸＬＣにおける具体的な回路構成例を表したものである。各画素ＰＸＬＣは、有機ＥＬ素子３Ｄを含む画素回路４０を有している。この画素回路４０は、サンプリング用トランジスタ３Ａおよび駆動用トランジスタ３Ｂと、保持容量素子３Ｃと、有機ＥＬ素子３Ｄとを有するアクティブ型の駆動回路である。これらのうち、トランジスタ３Ａ（またはトランジスタ３Ｂ）が、上記実施の形態等の薄膜トランジスタ１０Ａ，１０Ｂに相当する。

サンプリング用トランジスタ３Ａは、そのゲートが対応する走査線ＷＳＬに接続され、そのソースおよびドレインのうちの一方が対応する信号線ＤＴＬに接続され、他方が駆動用トランジスタ３Ｂのゲートに接続されている。駆動用トランジスタ３Ｂは、そのドレインが対応する電源線ＤＳＬに接続され、ソースが有機ＥＬ素子３Ｄのアノードに接続されている。また、この有機ＥＬ素子３Ｄのカソードは、接地配線５Ｈに接続されている。なお、この接地配線５Ｈは、全ての画素ＰＸＬＣに対して共通に配線されている。保持容量素子３Ｃは、駆動用トランジスタ３Ｂのソースとゲートとの間に配置されている。

サンプリング用トランジスタ３Ａは、走査線ＷＳＬから供給される走査信号（選択パルス）に応じて導通することにより、信号線ＤＴＬから供給される映像信号の信号電位をサンプリングし、保持容量素子３Ｃに保持するものである。駆動用トランジスタ３Ｂは、所定の第１電位（図示せず）に設定された電源線ＤＳＬから電流の供給を受け、保持容量素子３Ｃに保持された信号電位に応じて、駆動電流を有機ＥＬ素子３Ｄへ供給するものである。有機ＥＬ素子３Ｄは、この駆動用トランジスタ３Ｂから供給された駆動電流により、映像信号の信号電位に応じた輝度で発光するようになっている。

このような回路構成では、走査線ＷＳＬから供給される走査信号（選択パルス）に応じてサンプリング用トランジスタ３Ａが導通することにより、信号線ＤＴＬから供給された映像信号の信号電位がサンプリングされ、保持容量素子３Ｃに保持される。また、上記第１電位に設定された電源線ＤＳＬから駆動用トランジスタ３Ｂへ電流が供給され、保持容量素子３Ｃに保持された信号電位に応じて、駆動電流が有機ＥＬ素子３Ｄ（赤色、緑色および青色の各有機ＥＬ素子）へ供給される。そして、各有機ＥＬ素子３Ｄは、供給された駆動電流により、映像信号の信号電位に応じた輝度で発光する。これにより、表示装置において、映像信号に基づく映像表示がなされる。

上記のような薄膜トランジスタ１０Ａ，１０Ｂを用いた表示装置は、例えば次のような電子機器に適用可能である。電子機器としては、例えばテレビジョン装置，デジタルカメラ，ノート型パーソナルコンピュータ、携帯電話等の携帯端末装置あるいはビデオカメラ等が挙げられる。言い換えると、上記表示装置は、外部から入力された映像信号あるいは内部で生成した映像信号を、画像あるいは映像として表示するあらゆる分野の電子機器に適用することが可能である。

（モジュール）
上記表示装置は、例えば図１８に示したようなモジュールとして、後述の適用例１〜６などの種々の電子機器に組み込まれる。このモジュールは、例えば、基板１１の一辺に、封止用基板６０から露出した領域２１０を設け、この露出した領域２１０に、水平セレクタ３１、ライトスキャナ３２および電源スキャナ３３の配線を延長して外部接続端子（図示せず）を形成したものである。この外部接続端子には、信号の入出力のためのフレキシブルプリント配線基板（ＦＰＣ；Flexible Printed Circuit）２２０が設けられていてもよい。

（適用例１）
図１９は、テレビジョン装置の外観を表したものである。このテレビジョン装置は、例えば、フロントパネル３１０およびフィルターガラス３２０を含む映像表示画面部３００を有しており、この映像表示画面部３００が上記表示装置に相当する。

（適用例２）
図２０は、デジタルカメラの外観を表したものである。このデジタルカメラは、例えば、フラッシュ用の発光部４１０、表示部４２０、メニュースイッチ４３０およびシャッターボタン４４０を有しており、この表示部４２０が上記表示装置に相当する。

（適用例３）
図２１は、ノート型パーソナルコンピュータの外観を表したものである。このノート型パーソナルコンピュータは、例えば、本体５１０，文字等の入力操作のためのキーボード５２０および画像を表示する表示部５３０を有しており、この表示部５３０が上記表示装置に相当する。

（適用例４）
図２２は、ビデオカメラの外観を表したものである。このビデオカメラは、例えば、本体部６１０，この本体部６１０の前方側面に設けられた被写体撮影用のレンズ６２０，撮影時のスタート／ストップスイッチ６３０および表示部６４０を有している。この表示部６４０が上記表示装置に相当する。

（適用例５）
図２３は、携帯電話機の外観を表したものである。この携帯電話機は、例えば上側筐体７１０と下側筐体７２０とを連結部（ヒンジ部）７３０で連結したものであり、ディスプレイ７４０，サブディスプレイ７５０，ピクチャーライト７６０およびカメラ７７０を有している。そして、これらのうちのディスプレイ７４０またはサブディスプレイ７５０が、上記表示装置に相当する。

（適用例６）
図２４は、スマートフォンの外観を表している。このスマートフォンは、例えば、表示部８１０および非表示部（筐体）８２０と、操作部８３０とを備えている。操作部８３０は、（Ａ）に示したように非表示部８２０の前面に設けられていてもよいし、（Ｂ）に示したように上面に設けられていてもよい。

以上、実施の形態および変形例を挙げて本開示を説明したが、本開示はこれらの実施の形態等に限定されず、種々の変形が可能である。例えば、上記実施の形態等では、ボトムゲート構造の薄膜トランジスタを例に挙げて説明したが、本開示の薄膜トランジスタは、トップゲート構造の薄膜トランジスタであってもよい。

また、上記実施の形態等では、ソース・ドレイン電極とゲート配線層との配線コンタクト部を有する場合を例示したが、この配線コンタクト部は設けられていなくともよい。例えば、有機ＥＬ表示装置では、配線コンタクト部が形成されるが、液晶表示装置では、形成されないことが多い。

更に、本開示の薄膜トランジスタは、上記実施の形態で説明した積層構造に限定されず、各層の材料や厚み、製造プロセス等も、上述したものに限定されない。

尚、本開示内容は、以下のような構成であってもよい。
（１）
ゲート電極、ソース電極およびドレイン電極と、
前記ゲート電極の一方の側に絶縁膜を介して設けられると共に、前記ソース電極および前記ドレイン電極に非対向な領域に設けられ、かつ前記ソース電極および前記ドレイン電極に電気的に接続された酸化物半導体層と、
前記酸化物半導体層に隣接すると共に、前記ソース電極および前記ドレイン電極の各々に対向する領域に設けられ、かつ前記酸化物半導体層よりも電気抵抗率の低い低抵抗酸化物層と
を備えた薄膜トランジスタ。
（２）
前記ゲート電極上に、前記絶縁膜を介して、前記酸化物半導体層および前記低抵抗酸化物層が設けられ、
前記ソース電極および前記ドレイン電極は、前記低抵抗酸化物層上に設けられている
上記（１）に記載の薄膜トランジスタ。
（３）
前記酸化物半導体層および前記低抵抗酸化物層は、互いに同一の酸化物材料からなる
上記（１）または（２）に記載の薄膜トランジスタ。
（４）
前記低抵抗酸化物層は非晶質状態を有し、前記酸化物半導体層は、結晶化された状態を有する
上記（１）〜（３）のいずれかに記載の薄膜トランジスタ。
（５）
前記酸化物材料は、前記ソース電極および前記ドレイン電極をパターニングする際に用いる薬液に対して耐性を有する
上記（１）〜（４）のいずれかに記載の薄膜トランジスタ。
（６）
前記絶縁膜は、前記ゲート電極と同層に設けられた配線層上に貫通孔を有し、
前記低抵抗酸化物層の一部は、前記貫通孔の内部を覆って形成されている
上記（１）〜（５）のいずれかに記載の薄膜トランジスタ。
（７）
前記ソース電極または前記ドレイン電極は、前記貫通孔上に、前記低抵抗酸化物層を介して設けられ、前記配線層と電気的に接続されている
上記（６）に記載の薄膜トランジスタ。
（８）
前記酸化物半導体層、前記ソース電極および前記ドレイン電極を覆って、保護膜が設けられている
上記（１）〜（７）のいずれかに薄膜トランジスタ。
（９）
前記保護膜は酸化シリコン（ＳｉＯ_x）または酸化アルミニウム（ＡｌＯ_X）からなる
上記（８）に記載の薄膜トランジスタ。
（１０）
ゲート電極、ソース電極およびドレイン電極を各々形成する工程と、
前記ゲート電極の一方の側に絶縁膜を介して設けられると共に、前記ソース電極および前記ドレイン電極に非対向な領域に設けられ、かつ前記ソース電極および前記ドレイン電極に電気的に接続される酸化物半導体層を形成する工程とを含み、
前記酸化物半導体層を形成する工程では、
前記酸化物半導体層に隣接すると共に、前記ソース電極および前記ドレイン電極の各々に対向する領域に、前記酸化物半導体層よりも電気抵抗率の低い低抵抗酸化物層を形成する
薄膜トランジスタの製造方法。
（１１）
前記ゲート電極を形成した後、
前記ゲート電極上に、前記絶縁膜を介して、一部が前記低抵抗酸化物層に対応する酸化物膜を成膜し、
成膜した酸化物膜上に、前記ソース電極および前記ドレイン電極を形成し、
前記ソース電極および前記ドレイン電極を形成した後、前記酸化物膜のうちの前記ソース電極および前記ドレイン電極から露出した選択的な領域に高抵抗化処理を施すことにより、前記酸化物半導体層を形成する
上記（１０）に記載の薄膜トランジスタの製造方法。
（１２）
前記高抵抗化処理として、酸素雰囲気における加熱処理を行う
上記（１１）に記載の薄膜トランジスタの製造方法。
（１３）
前記ソース電極および前記ドレイン電極を形成した後、酸素雰囲気において保護膜を形成する工程を含み、
前記保護膜の形成過程において、前記酸化物膜の前記選択的な領域を酸素雰囲気に曝すことにより、前記高抵抗化処理を行う
上記（１１）または（１２）に記載の薄膜トランジスタの製造方法。
（１４）
前記保護膜として、酸化シリコン（ＳｉＯ_x）または酸化アルミニウム（ＡｌＯ_X）を形成する
上記（１３）に記載の薄膜トランジスタの製造方法。
（１５）
前記酸化物膜を非晶質状態となるように成膜し、
前記高抵抗化処理として、前記酸化物膜の前記選択的な領域を結晶化させる処理を行う
上記（１１）に記載の薄膜トランジスタの製造方法。
（１６）
前記酸化物膜は、前記ソース電極および前記ドレイン電極をパターニングする際に用いる薬液に対して耐性を有する
上記（１１）〜（１５）のいずれかに記載の薄膜トランジスタ。
（１７）
前記絶縁膜のうちの前記ゲート電極と同層に設けられた配線層上に貫通孔を形成し、
前記酸化物膜を、前記貫通孔の内部を覆って形成する
上記（１１）〜（１６）のいずれかに記載の薄膜トランジスタの製造方法。
（１８）
前記ソース電極または前記ドレイン電極を、前記貫通孔内または前記貫通孔上に、前記酸化物膜を介して形成することにより、前記ソース電極または前記ドレイン電極を前記配線層と電気的に接続させる
上記（１７）に記載の薄膜トランジスタの製造方法。
（１９）
ゲート電極、ソース電極およびドレイン電極と、
前記ゲート電極の一方の側に絶縁膜を介して設けられると共に、前記ソース電極および前記ドレイン電極と非対向な領域に設けられ、かつ前記ソース電極および前記ドレイン電極に電気的に接続された酸化物半導体層と、
前記酸化物半導体層に隣接すると共に、前記ソース電極および前記ドレイン電極の各々に対向する領域に設けられ、かつ前記酸化物半導体層よりも電気抵抗率の低い低抵抗酸化物層と
を備えた薄膜トランジスタを有する表示装置。
（２０）
薄膜トランジスタを有する表示装置を備え、
前記薄膜トランジスタは、
ゲート電極、ソース電極およびドレイン電極と、
前記ゲート電極の一方の側に絶縁膜を介して設けられると共に、前記ソース電極および前記ドレイン電極と非対向な領域に設けられ、かつ前記ソース電極および前記ドレイン電極に電気的に接続された酸化物半導体層と、
前記酸化物半導体層に隣接すると共に、前記ソース電極および前記ドレイン電極の各々に対向する領域に設けられ、かつ前記酸化物半導体層よりも電気抵抗率の低い低抵抗酸化物層と
を備えた電子機器。

１０Ａ，１０Ｂ…薄膜トランジスタ、１１…基板、１２Ａ…ゲート電極、１３…ゲート絶縁膜、１４Ｃ，１７Ｃ…酸化物半導体層、１４Ａ，１４Ｂ，１７Ａ，１７Ｂ…低抵抗酸化物層、１５Ａ，１５Ｂ…ソース・ドレイン電極、１６…保護膜、１４…酸化物膜、１５…金属層、２０…配線コンタクト部、１２Ｂ…配線層、Ｈ…コンタクトホール。

Claims (20)

1. ゲート電極、ソース電極およびドレイン電極と、
   前記ゲート電極の一方の側に絶縁膜を介して設けられると共に、前記ソース電極および前記ドレイン電極に非対向な領域に設けられ、かつ前記ソース電極および前記ドレイン電極に電気的に接続された酸化物半導体層と、
   前記酸化物半導体層に隣接すると共に、前記ソース電極および前記ドレイン電極の各々に対向する領域に設けられ、かつ前記酸化物半導体層よりも電気抵抗率の低い低抵抗酸化物層と
   を備えた薄膜トランジスタ。
2. 前記ゲート電極上に、前記絶縁膜を介して、前記酸化物半導体層および前記低抵抗酸化物層が設けられ、
   前記ソース電極および前記ドレイン電極は、前記低抵抗酸化物層上に設けられている
   請求項１に記載の薄膜トランジスタ。
3. 前記酸化物半導体層および前記低抵抗酸化物層は、互いに同一の酸化物材料からなる
   請求項１に記載の薄膜トランジスタ。
4. 前記低抵抗酸化物層は非晶質状態を有し、前記酸化物半導体層は、結晶化された状態を有する
   請求項３に記載の薄膜トランジスタ。
5. 前記酸化物材料は、前記ソース電極および前記ドレイン電極をパターニングする際に用いる薬液に対して耐性を有する
   請求項３に記載の薄膜トランジスタ。
6. 前記絶縁膜は、前記ゲート電極と同層に設けられた配線層上に貫通孔を有し、
   前記低抵抗酸化物層の一部は、前記貫通孔の内部を覆って形成されている
   請求項２に記載の薄膜トランジスタ。
7. 前記ソース電極または前記ドレイン電極は、前記貫通孔上に、前記低抵抗酸化物層を介して設けられ、前記配線層と電気的に接続されている
   請求項６に記載の薄膜トランジスタ。
8. 前記酸化物半導体層、前記ソース電極および前記ドレイン電極を覆って、保護膜が設けられている
   請求項２に記載の薄膜トランジスタ。
9. 前記保護膜は酸化シリコン（ＳｉＯ_x）または酸化アルミニウム（ＡｌＯ_X）からなる
   請求項８に記載の薄膜トランジスタ。
10. ゲート電極、ソース電極およびドレイン電極を各々形成する工程と、
    前記ゲート電極の一方の側に絶縁膜を介して設けられると共に、前記ソース電極および前記ドレイン電極に非対向な領域に設けられ、かつ前記ソース電極および前記ドレイン電極に電気的に接続される酸化物半導体層を形成する工程とを含み、
    前記酸化物半導体層を形成する工程では、
    前記酸化物半導体層に隣接すると共に、前記ソース電極および前記ドレイン電極の各々に対向する領域に、前記酸化物半導体層よりも電気抵抗率の低い低抵抗酸化物層を形成する
    薄膜トランジスタの製造方法。
11. 前記ゲート電極を形成した後、
    前記ゲート電極上に、前記絶縁膜を介して、一部が前記低抵抗酸化物層に対応する酸化物膜を成膜し、
    成膜した酸化物膜上に、前記ソース電極および前記ドレイン電極を形成し、
    前記ソース電極および前記ドレイン電極を形成した後、前記酸化物膜のうちの前記ソース電極および前記ドレイン電極から露出した選択的な領域に高抵抗化処理を施すことにより、前記酸化物半導体層を形成する
    請求項１０に記載の薄膜トランジスタの製造方法。
12. 前記高抵抗化処理として、酸素雰囲気における加熱処理を行う
    請求項１１に記載の薄膜トランジスタの製造方法。
13. 前記ソース電極および前記ドレイン電極を形成した後、酸素雰囲気において保護膜を形成する工程を含み、
    前記保護膜の形成過程において、前記酸化物膜の前記選択的な領域を酸素雰囲気に曝すことにより、前記高抵抗化処理を行う
    請求項１１に記載の薄膜トランジスタの製造方法。
14. 前記保護膜として、酸化シリコン（ＳｉＯ_x）または酸化アルミニウム（ＡｌＯ_X）を形成する
    請求項１３に記載の薄膜トランジスタの製造方法。
15. 前記酸化物膜を非晶質状態となるように成膜し、
    前記高抵抗化処理として、前記酸化物膜の前記選択的な領域を結晶化させる処理を行う
    請求項１１に記載の薄膜トランジスタの製造方法。
16. 前記酸化物膜は、前記ソース電極および前記ドレイン電極をパターニングする際に用いる薬液に対して耐性を有する
    請求項１１に記載の薄膜トランジスタの製造方法。
17. 前記絶縁膜のうちの前記ゲート電極と同層に設けられた配線層上に貫通孔を形成し、
    前記酸化物膜を、前記貫通孔の内部を覆って形成する
    請求項１１に記載の薄膜トランジスタの製造方法。
18. 前記ソース電極または前記ドレイン電極を、前記貫通孔内または前記貫通孔上に、前記酸化物膜を介して形成することにより、前記ソース電極または前記ドレイン電極を前記配線層と電気的に接続させる
    請求項１７に記載の薄膜トランジスタの製造方法。
19. ゲート電極、ソース電極およびドレイン電極と、
    前記ゲート電極の一方の側に絶縁膜を介して設けられると共に、前記ソース電極および前記ドレイン電極と非対向な領域に設けられ、かつ前記ソース電極および前記ドレイン電極に電気的に接続された酸化物半導体層と、
    前記酸化物半導体層に隣接すると共に、前記ソース電極および前記ドレイン電極の各々に対向する領域に設けられ、かつ前記酸化物半導体層よりも電気抵抗率の低い低抵抗酸化物層と
    を備えた薄膜トランジスタを有する表示装置。
20. 薄膜トランジスタを有する表示装置を備え、
    前記薄膜トランジスタは、
    ゲート電極、ソース電極およびドレイン電極と、
    前記ゲート電極の一方の側に絶縁膜を介して設けられると共に、前記ソース電極および前記ドレイン電極と非対向な領域に設けられ、かつ前記ソース電極および前記ドレイン電極に電気的に接続された酸化物半導体層と、
    前記酸化物半導体層に隣接すると共に、前記ソース電極および前記ドレイン電極の各々に対向する領域に設けられ、かつ前記酸化物半導体層よりも電気抵抗率の低い低抵抗酸化物層と
    を備えた電子機器。

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